JPH04134488A - アクティブマトリクス型ｌｃｄのデータ線側ドライバ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、横方向に配列されたデータ線：、こ印加され
るデータ線電圧を、縦方向に配列さ几たゲート線に印加
されるゲート線電圧で選択し、該選択された交点の薄膜
トランジスタ（以下、ＴＰＴという）等をオンさせて液
晶セルに電圧を印加してこれを表示するアクティブマト
リクス型ＬＣＤ（液晶表示装置）のデータ線側ドライバ
回路に関するものである。

（従来の技術） 従来、このような分野の技術としては特開昭６３−１６
１４９５号公報、及び特開昭６３−３０５３９１号公報
に記載されるものがあった。以下、その構成を図を用い
て説明する。

第２図は、前記文献に記載された従来のアクティブマト
リクス型ＬＣＤにおけるデータ線側ドライバ回路の一構
成例を示すブロック図である。

アクティブマトリクス型ＬＣＤの表示パネル１０は、例
えば横方向に配列された複数のデータ線ＤＬと、縦方向
に配列された複数のゲート線ＧＬとを有し、それらの各
交点にはＴＦＴｌｌを介して液晶セル１２かそれぞれ接
続されている。各ゲート線ＧＬにはゲート線（則ドライ
バ回路２０か接続されると共に、各データ線ＤＬに（−
データ線側ドライバ回路３０か接続されている。

この種の表示パネル１０を駆動するには、データ線ＤＬ
に印加されるデータ線側ドライバ回路３０からのデータ
線電圧を、ゲート線ＧＬに印加されるケート線側ドライ
バ回路２０からのゲート線電圧で選択する。すると、選
択された交点のＴＦＴｌｌがオンし、そのＴＰＴ’ｌｌ
を介してデータ線電圧が液晶セル１２に印加され、それ
によって表示パネル１０上に画像等が表示される。

データ線側ドライバ回路３０のロジック系Ａ１には、水
平起動信号ＳＴＨを入力してその信号ＳＤＨを映像信号
の画素クロック、つまりドツトクロックＣＰＨによって
順次シフトするｎ＠のシフト段３１１〜３１ｎからなる
シフトレジスタ３１が設けられている。このシフトレジ
スタ３１の各シフト段３１、〜３１ｎの出力により、入
力映像信号り、　の各画素データ、つまりその画素の階
　ｎ 調含示すデっ′シタル値か第１のラッチ回路３２１〜３
２　ｎに順次画素毎にラッチされる。１主走査線分、つ
まり１ライン分の信号に対するラッチが終了すると、第
１のラッチ回路３２、〜３２　ｎにラッチされた全デー
タは、第２のラッチ回路３３１〜３３　に水平起動信号
ＳＴＨでラッチされる。

第２のラッチ回ｆ＃１３３１〜３３ｎにラッチされたデ
ータは、レベルシフタ３４１〜３４ｎにより、電圧変換
されて高耐圧系Ｂ１のデコーダ３５、〜３５　へ供給さ
れる。

デコーダ３５１〜３５ｎでは、各画素毎にそのデータ（
値）と対応した一つの出力端子に信号が出力される。こ
のデコーダ３５□〜３５ｎの出力によりオン、オフ動作
するアナログスイッチからなる選択回路３６□〜３６ｎ
により、各階調と対応した電圧■。〜■５の一つが選択
され、それがデータ線電圧として出力端子３７□〜３７
ｎを介して各データ線ＤＬへそれぞれ供給される。

この種のデータ線側ドライバ回路３０では、多階調ディ
ジタル映像信号Ｄｉｎを入力し、これをディジタル的に
処理する二とかてきる。

（発明が解決しようとする課題ｊＰ しかしながら、上記構成のデータ線側ドライバ回路３０
では、次のような課題があった。

第２図のデータ線側ドライバ回路３０において、レベル
シフタ３４１〜３４ｎの入力側は、論理信号で動作する
ロジック系Ａ１の回路であり、該レベルシフタ３４１〜
３４ｎの出力側は、高電圧で駆動する高耐圧系Ｂ１の回
路である。ところが、従来の回路では、この高耐圧系Ｂ
１の回路素子が多く、大規模集積回路（ＬＳＩ）化すれ
ば、チップサイズが大きくなり、コスト高になるという
問題があった。

例えば、高耐圧系Ｂ１の回路中で、特にチップサイズに
影響を与える選択回路３６□〜３６ｏについて考える。

一般に、選択回路３６、〜３６ｎを構成するアナログス
イッチのオン抵抗は、５００Ω程度であり、この抵抗値
は液晶の表示品質に関係する。このオン抵抗は、高けれ
ば、表示パネル１０にクロストークか生じたり、コント
ラスト９）悪くなる。

逆に、オン抵抗を小さくすれば、アナログ、スイ・・ノ
チのパターン面積が大きくなり、全体の千・・・ブサイ
ズら大きくなる。そこで、許容できるオン抵抗の範囲を
考えると、１ビツト出力当たり、４個のアナログスイ・
ソチ構成で５００〜７００Ω程度である。

ＬＣＤパネルは、ＣＲＴ等に比べて薄型であるなめ、ラ
ップトツブパソコン等の種々の小型機器に用いられてい
る。ところがＣＲＴに比べて階調表示性能が劣るため、
そのＣＲＴ表示と同様の機能を発揮させるためには、少
なくとも１６レベルの階調表示がＬＣＤパネルに必要と
なる。即ち、１ビツト出力当たり、１６個のアナログス
イッチが必要となり、トータルでは１６個×出力本数と
いう数のアナログスイッチが必要となる。ＬＣＤドライ
バ回路の出力本数は、表示パネル１０の表示すイズが大
きくなるに従い、多ピン化されてきており、例えば１２
０出力以上のＬＣＤドライバ回路が一般的になってきて
いる。このように、表示パネル１０の表示すイズが大き
くｆ：うに従い選択回路３６．〜３６ｎを構成するアナ
ログスイッチの数が増大し、それによって回路１模か大
きくなり、コスト高になるという問題があった。

本発明は前記従来技術が持っていた課題として、表示パ
ネルの大型化にともない、高耐圧系回路の回路規模が大
きくなり、それによってコスト高になるという点につい
て解決したアクティブマトリクス型ＬＣＤのデータ線側
ドライバ回路を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、アクティブマトリ
クス型ＬＣＤのデータ線側ドライバ回路において、１画
素につきｍビットの階調データを格納するためのｍビッ
ト×ｎ回路のシフトレジスタと、前記シフトレジスタに
格納された階調データを１水平ライン毎にラッチするｍ
ビット×ｎ回路のラッチ回路と、基準となる複数レベル
の階段波を生成するためのｍビットの階調カウンタと、
前記ラッチ回路の内容と前記Ｎ’Ａカウンタの内容とを
比較するｍビット×ｎ回路のコンパレータと、前記コン
パレータの出力を高耐圧系回路用にレベル変換するｎ個
の第１のレベルシフタと、前記階調カウンタの出力をデ
コードしてに本の信号を出力するｍ−にデコーダと、前
記ｍ−にデコーダの出力を高耐圧系回路用にレベル変換
するに個の第２のレベルシフタとを備えている。さらに
、前記第２のレベルシフタの出力によりオン、オフ制御
され、ｋ個の電圧レベルを加算して基準となる階段波を
生成する電圧切替回路と、前記第１のレベルシフタの出
力によりオン、オフ制御されて前記階段波をサンプルホ
ールドするサンプルホールド回路と、制御信号に基づき
前記サンプルホールド回路のｎ個のアナログ出力電圧を
所定のタイミングで表示パネルのデータ線側へ出力する
ｎ個の出力バッファとが、設けられている。

前記の電圧切替回路は、ｋ個のアナログスイッチで構成
し、かつサンプルホールド回路は、ｎ個のアナログイッ
チ及びｎ個のコンデンサで構成してもよい。

（作　用） 本発明によれば、以上のようにデータ線側ドライバ回路
を構成したので、ｍビットの階調データはシフトレジス
タスに格納された後、ラッチ回路にラッチされる。そし
て、階調カウンタの内容とラッチ回路の内容とはコンパ
レータで比較され、その比較結果が第１のレベルシフタ
でレベルシフトされて高耐圧系の回路へ供給される。ま
た、階調カウンタの内容はデコーダでデコードされ、そ
のデコード結果が第２のレベルシフタでレベルシフトさ
れ、高耐圧系の回路へ供給される。

高耐圧系の回路において、電圧切替回路は、第２のレベ
ルシフタの出力によりオン１オフ制御され、ｋ個の電圧
レベルを加算して階段波を生成し、サンプルホールド回
路へ与える。サンプルホールド回路では、第１のレベル
シフタの出力によりオン、オフ制御され、電圧切替回路
から供給される階段波をサンプリングし、そのサンプリ
ング結果を出力バッファを介してデータ線側へ供給する
。

ｋ個の電圧レベル、つまり多電源を切替るための電圧切
替回路を、例えばアナロク°スイ・ソチで構成した場合
、そのアナログスイッチは、出力本数に関係なく、例え
ば１６階調表示を実現する場合、１６個のアナログスイ
ッチでよい。しかも、多電源を切替るために必要な制御
信号を発生するデコーダについても、出力本数によらず
、１回路あればよい。さらに、サンプルホールド回路に
おけるサンプルホールド用のタイミング信号は、例えば
ロジック系（５Ｖ系）のコンパレータで生成される。そ
のため、高耐圧系回路の回路規模が小さくなる。その上
、サンプルホールド回路は、サンプリングスピードが遅
いので、それをアナログスイッチ及びコンデンサで構成
した場合、そのアナログスイッチのオン抵抗を大きく設
計することができるので、パターン面積の縮小化が図れ
る。

このように、高耐圧系回路の回路規模を極力小さくした
ので、ＬＳＩ化等によって大画面のデータ線側を駆動す
る低コストのドライバ回路が可能となる。従って、前記
課題を解決できるのである。

（実施例） 第１図は、本発明の実施例を請ｆ？り子イブマトリクス
型ＬＣＤにおけるデータ線１則ドライバ回路の構成ブロ
ック図である。

このデータ線側ドライバ回路は、第２図の表示パネル１
０のデータ線ＤＬ（！１！１に接続されるもので、ロジ
ック系ＡＩＯの回路と高耐圧系ＢＩＯの回路とで構成さ
れている。

ロジック系Ａ１０は、ｍビットＸｎ回路のシフトレジス
タ４０．１回路ｍビット構成のｍビットＸｎ回路のラッ
チ回路５０、ｍビット階調カウンタ６０．１回路ｍビッ
ト構成のｎ回路コンパレータ７０、及びｍ−にデコーダ
８０より構成されている。また、高耐圧系ＢＩＯは、ｎ
個の第１のレベルシフタ８１１〜８１ｎと、ｋ個の第２
のレベルシフタ８２１〜８２にと、ｋ個のアナログスイ
ッチ８３、〜８３ｋからなる電圧切替回路８３と、ｎ個
のアナログスイッチ９１１〜９１ｎ及びｎ個のコンデン
サ９２１〜９２ｎからなるサンプルホールド回路９０と
、ｎ個の出力バッファ１００１〜１００ｏとで、構成さ
れている。

即ち、ｍビットＸｎ回路のシフトレジスタ４０は、シフ
トクロックＣＫっがｎ回路共通に供給され、そのシフト
クロックＣＫ、により、ｍヒツトの階調データＤ□〜Ｄ
ｍを順次数り込む回路であり、その出力側には、ｍビッ
トＸｎ回路のラッチ回路５０を介してｎ回路のコンパレ
ータ７０が接続されている。ｍビットＸｎ回路のラッチ
回８５０には、第２図の表示パネル１０の１水平期間毎
に発生されるロードパルスＬＤがｎ回路共通に供給され
、そのロードパルスＬＤにより、シフト回路４０に取り
込まれたｎ個の階調データＤ□〜Ｄｍを一斉にラッチし
、そのラッチしたｍビットｎ個の階調データＤ１〜Ｄｍ
をｎ回路コンパレータ７０へ供給する機能を有している
。ｎ回路コンパレータ７０の他の入力側には、ｍビット
階調カウンタ６０が接続されている。ｍビット階調カウ
ンタ６０は、階調クロックＣＫ　１をカウントする回路
であり、その出力側には、ｎ回路コンパレータ７０の他
に、ｍ−にデコーダ８０が接続されている。

ｎ回路コンパレータ７０は、基準となるｍヒ・・・ト階
調カウンタ６０の内容と、ｍピッドくｎ回路のラッチ回
路５０の内容とを比較し、その比較結果出力Ｃ１〜Ｃｎ
を第１のレベルシフタ８１１・〜８１ｎへ供給する回路
である。ｍ−にデコーダ８０は、ｍビット階調カウンタ
６０の出力をデコードし、ｋ個の出力し１〜Ｌｋを第２
のレベルシフタ８２□〜８２にへ供給する回路である。

ロジック系ＡＩＯと高耐圧系ＢＩＯとの分岐点にある第
１及び第２のレベルシフタ８１１〜８１゜、８２□〜８
２にのうち、第１のレベルシフタ８１１〜８１　は、コ
ンパレータ７０の出力Ｃ１〜Ｃｎをレベル変換して高電
圧であるｎ個のサンプリング信号をサンプルホールド回
路９０へ供給する回路である。第２のレベルシフタ８２
１〜８２には、ｍ−にデコーダ８０の出力Ｌ１〜Ｌｋを
高電圧にレベル変換して電圧切替回路８３へ供給する回
路である。

電圧切替回路８３は、第２のレベルシフタ８２１〜８２
にの出力により、サンプルホールド用のに個の電圧ゝｑ
’　Ｂ〜■ｋを切ｇえて基準の階段波ＳＳを生成し、そ
の階段波ＳＳをサンプリングホールド回路９０へ供給す
る回路である。この電圧切替回路８３は、第２のレベル
シフタ８２１〜８２にの出力により切替えられるに個の
アナログスイッチ８３１〜８３ｋからなり、そのアナロ
グスイッチ８３〜８３にの出力が、共通接続されてサン
プルホールド回路９０の入力側に接続されている。

サンプルホールド回路９０は、階調データＤ１〜Ｄ　に
対応して階段波ＳＳをサンプリング・ホ−ルトする回路
であり、第１のレベルシフタ８１１〜８１　から出力さ
れるサンプリング信号に基づき、階段波ＳＳのサンプリ
ングを行うｎ個のアナログスイッチ９１１〜９１ｎと、
サンプリングされた階段波を保持するｎ個のコンデンサ
９２□〜９２　とで、構成されている。

このサンプルホールド回路９０の出力１則には、ｎ個の
出力バッファ１００１〜１００ｎが接続されている。出
力バッファ１００１〜１００ｎは、制御信号であるアウ
トブ・ソトイネーブル信号ＯＥにより制御され、その信
号ＯＥが“Ｈ°゛レベルでサンプルホールド回路９０の
ホールド値を出力し、“Ｌ゛ルベルハイインピーダンス
となるトライステートバッファより構成されている。こ
の出力バッファ１００１〜１００ｎの出力信号０１〜０
゜は、第２図に示すデータ線ＤＬへそれぞれ供給される
構成になっている。

第１図のシフトレジスタ４０、ラッチ回路５０、Ｎｔｌ
ｌカウンタ６０、及びコンパレータ７０の各回路構成図
が、第３図〜第６図にそれぞれ示されている。

第３図に示すｍビット×ｎ回路のシフトレジスタ４０は
、シフトクロックＣＫ２により動作する遅延型フリップ
フロップ（以下、Ｄ−ＦＦという）４１、〜４１　を有
し、それらのＤ−ＦＦ４１、〜４１　が階調データＤ１
〜Ｄｍを順次シフトするように従属接続されている。各
Ｄ−ＦＦ４１□〜４１　の出力Ｑｌ、１〜Ｑ１．ｍ、”
・Ｑｎ、ｍは、第４図のラッチ回路５０へ供給される。

第４図に示すｍビット７〈ｆ１回路のラッチ回８３０は
、ロードパルスＬＤによりシフト凹Ｂ４ｏの出力をラッ
チするｎ個のラッチ回路３１１＼５１□で構成され、そ
れらの各出力ｑ１，１〜ｑ１□、・・・、ｑｎ、１　　
　ｎ、ｍが第６図のコンパレータ７０へ供給される。

第５図に示すｍビット階調カウンタ６ｏは、階調クロッ
クＣＫ　　をカウントするためのｍ個のトリガ型フリッ
プフロップ（以下、Ｔ−ＦＦという）６１、〜６１ｍを
有し、それらが縦続接続され、その各Ｔ−ＦＦ６１　〜
６１　　（７）出力ｃＡＱ１〜　　　　ｍ ＣＡＱ　　が第６図のコンパレータ７ｏへ供給されるよ
うになっている。

第６図に示すｎ回路のコンパレータ７ｏは、ｎ個の比較
回路７０〜７０　″Ｃ″構成され、それら　　　　ｎ の各比較回＃１７０〜７ｏ　の出力ｃ１〜ｃｎが　　　
　ｎ 第１のレベルシフタ８１〜８１ｎへ供給されるようにな
っている。各比較回路７０１〜７ｏｎは、ロードパルス
ＬＤによりセットされ、階調カウンタ６０の内容とラッ
チ回路５ｏの内容との一致信号含階調クロックＣＫ１の
半クロ・・・り分ずらした信号でリセットされるように
なっている。即ろ、各比較回路７０．〜７０ｎは、ｍ個
の排他的論理和ゲート（以下、ＥＸ−ＯＲという）７１
１〜７１　と、否定論理和ゲート（以下、Ｎ　ＯＲとい
う）７２と、Ｄ−ＦＦ７３と、リセット・セット型フリ
ップフロップ（以下、Ｒ８−ＦＦという）７４と、イン
バータ７５とで構成されている。このような回路構成に
した理由は、基準となる階段波ＳＳの中央部分をサンプ
ルホールドするためと、階調カウンタ６０の内容とラッ
チ回路５０の内容との一致信号のハザード（ｈａｚａｒ
ｄ）を除去するためである。

第７図は、第１図の動作を示すタイムチャートであり、
この図を参照しつつ動作を説明する。

なお、以下の説明では、説明を簡単化するために、階調
データは４ビツトＤ１〜Ｄ４とする。そして、１番目の
階調データＤ工は“’０００１°°、２番目の階調デー
タＤ２は°“１１１０°°が与えられたとして、そのタ
イムチャートが第７図に示されでいる。

第７図において、ロードパルスＬＤの周期は第２図の表
示パネル１０の１水平期間毎に発生するパルスであり、
表示パネル１０の画面サイズとフレーム周波数に依存す
る。シフトクロックＣＫ。

は、ドツトクロックともいわれるもので、例えば横方向
６４０ドツトを表示するＬＣＤ画面では６４０クロツク
が供給される。

１番目の階調データＤ１は“’０００１”、２番目の階
調データＤ２は“１１１０’”であり、これらの階調デ
ータＤ１．Ｄ２がシフトクロックＣＫ２によってｍビッ
トｘｎＤｏ路のシフトレジスタ４０に順次取り込まれる
。このようにして取り込まれた階調データＤｉ、Ｄ２．
・・・は、ロードパルスＬＤにより、ｍビット×ｎ回路
のラッチ回路５０に格納される。このラッチ回路５０の
出力ｑ１，１〜ｑ１，４　ＩＱ２．１　”′Ｑ２．４は
、ｎ回路コンノにレータ７０へ供給される。一方、ｍビ
ット階調カウンタ６０は、階調クロックＣＫ１をカウン
トし、その出力ＣＡＱ１〜ＣＡＱ４をコンパレータ７０
へ供給する。二の例の場合は、０・〜Ｆまて゛カウント
する５ ｎ回路コンパレータ７０て゛は、階調カウンタ６０の出
力ＣＡＱ１〜ＣＡＱ□と、う・・ｌ子回路５０の出力ｑ
１１　”’１４　、ｑ２，１　””２．ｄとを比較し、
その比較結果の出力ＣＬ　”　２　’・・・を第１のレ
ベルシフタ８１〜８１１６へ供給する。この第１のレベ
ルシフタ８１１〜８１１６は、コンパレータ出力をレベ
ル変換し、サンプリング信号を生成してサンプルホール
ド回路９０へ供給する。

このようにしてサンプルホールドすべきタイミングが決
定する。

一方、サンプルホールド回路９０によりサンプルホール
ドするための電圧レベルは、外部から１６種類の電圧■
１〜■１６が電圧切替回路８３に供給されている。電圧
切替回路８３では、４−１６デコーダ８０の出力Ｌ１．
Ｌ２．・・・により、外部からの１６種類の電圧■１〜
Ｖ１６を切替えて階段波ＳＳを生成し、サンプルホール
ド回路９０内のアナログスイッチ９１、〜９．６へ供給
する。

サンプルホールド回＃Ｉ９０　＞こおいて、アナログス
イッチ９１１〜９１１６！；、第１のレベルシフタ８１
〜８１．６から出力されたサンプリング信号に基づきオ
ン、オフ動乍し、電圧切替回路８３からの階段波ＳＳを
サンプリングし、そのサンプリング結果をコンデンサ９
２１〜９２１６にホールトする。このコンデンサ９２１
〜９２１６のホールド値は、アウトプットイネーブル信
号ＯＥによりオン状態となる出力バッファ１００１〜１
００．６を介して、−斉に出力信号０１，０２・・・の
形で出力される。この出力信号００．０２・・・は、第
２図のデータ線ＤＬ及びＴＦＴＩＩを介して液晶セル１
２へ供給される。すると、液晶セル１２は、出力信号０
工、０゜、・・・により、充電され、表示パネル１０上
に画像等が表示される。

本実施例では、次のような利点を有している。

本実施例では、電圧切替回路８３によって基準の階段波
ＳＳを生成し、その階段波ＳＳを遅いタイミングで、サ
ンプルホールド回路９０によってラッチした後にサンプ
リングする構成としたので、大画面の表示パネル１０に
おいて確実なサンプリングができ、高耐圧系ＢＩＯの回
路規模を小さくできる。例えば、階調レベルを１６階調
とじた場合、サンプルホールド回路９０でのサンプリン
グ時間を計算する。縦方向の表示ライン数を２００ライ
ン、フレーム周波数を７０Ｈｚとして、１／′７〇二２
００＝７１．４μｓとなる。出力時間（ＯＥ−“Ｈ”レ
ベル時）を２１，４μｓとすれば、サンプリング期間は
７１．４μ５−２１．４μ５−５０μｓとなる。従って
、階段波ＳＳの１ステップ期間は５０μＳ／１６＝３．
１２５μｓとなる。サンプリング期間は階調データに応
じて変化する。一番最少のサンプリング期間は階調デー
タが“ｏ　ｏ　ｏ　ｏ　”の時で、この時確実にサンプ
ル・ホールドするには階段波の中央をとらえるため、サ
ンプリング期間は３．１２５μＳ／２＝１゜６μｓとな
る。

サンプリング期間は横方向の表示ドツト数に関係しない
ので、表示パネル１０の画面サイズ６４０Ｘ２００ドツ
ト程度の大画面でも、サンプリンり期間は１．６μｓと
遅いので、確実・：、こサンプリングできる。

また、高耐圧系ＢＩＯの回路は、出力１ビ・ノドにつき
、各レベルシフタ８１１〜８１ｎ、各アナログスイッチ
９１１〜９１ｎ、各コンデンサ９２１〜９２　　及び各
出力バッファ１００１〜１０ｎ゛ ０　がそれぞれ１回路で構成できるため、集積化した際
にパターン面積が小さい。従って、大画面のアクティブ
型ＬＣＤのデータ側を駆動する最適なドライバ回路を提
供できる。

なお、本発明は上記実施例に限定されず、種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。

（ａ）　　上記実施例の動作では、１６階調について説
明したが、この階調数は１６階調以外の数であってもよ
い。

（ｂ）　　階調カウンタ６０は、第５図ではアップカウ
ンタて゛構成したが、これをダウンカウンタて′構成し
てもよい。この際、第６図のコンパレータ７０のゲート
回路をダウンカウンタ出力用に他のゲート回路等て′変
形する必要かある。

（Ｃ）　　シフトレジスタ４０、ラッチ回路５０、及び
コンパレータ７０・：よ、種々の回路構成のものが採用
できる。また、サンプルホールド回路９０は、第１図以
外の回路で構成したり、あるいは出力バッファ１００１
〜１．００ｎは、トライステートインバータ等の他のバ
ッファで構成してもよい。

（ｄ）　　第１図のデータ線側ドライバ回路で駆動され
る表示パネルは、第２図以外の回路構成のものにも適用
できる。

（発明の効果） 以上詳細に説明したように、本発明によれば、シフトレ
ジスタ、階調カウンタ、コンパレータ、及びｍ−にデコ
ーダにより、第１及び第２のレベルシフタを介して、サ
ンプルホールド回路用のサンプリング信号をそれらのロ
ジック系で生成する。

そして、高耐圧系では、電圧切替回路により、複数の電
圧レベルを用いて階段波を生成し、その階段波のレベル
を、サンプリング信号により動作するサンプルホールド
回路でサンプリングしている。

そのため、電圧切替回路を、例えばアナログ、スイッチ
で構成１−だ場合、出力本数に関係なく、階調表示数に
対応する数のアナログスイッチで構成できる。さらに、
電圧切替回路を制御するためのｍｋテ゛コーダについて
も、出力本数によらず、１回路あればよい。従って、高
耐圧系の回路構成は、比較的少ない回路規模で実現でき
る。しかも、サンプルホールド回路は、例えばアナログ
スイッチ及びコンデンサで構成した場合、サンプリング
スピードが遅いので、そのアナログスイッチのオン抵抗
を大きく設定することができ、それによって集積化した
際のパターン面積の縮小化が図れる。

このように、高耐圧系の回路規模を縮小でき、それによ
って低コスト化が可能となるので、大画面用のアクティ
ブマトリクス型ＬＣＤのデータ線側を駆動する集積回路
化に適したドライバ回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すアクティブマトリクス型
ＬＣＤにおけるデータ線側ドライバ回路の構成ブロック
図、第２図は従来のデータ線側ドライバ回路の構成ブロ
ック図、第３図は第１図中のｍビット×ｎ回路のシフト
レジスタの構成図、第４図は第１図中のｍビット×ｎ回
路のラッチ回路の構成図、第５図は第１中のｍビット階
調カウンタの構成図、第６図は第１図中のｎ回路コンパ
レータの構成図、第７図は第１図の動作を示すタイムチ
ャートである。 ４０・・・ｍビット×ｎ回路シフトレジスタ、５０・・
・ｍビット×ｎ回路のラッチ回路、６０・・・ｍビット
階調カウンタ、７０・・・ｎ回路コンパレータ、８０・
・・ｍ−にデコーダ、８１１〜８１ｎ・・・第１のレベ
ルシフタ、８２〜８２ｋ・・・第２のレベルシフタ、８
３・・・電圧切替回路、８３〜８３ｋ・・・アナ０グス
イツチ、９０・・・サンプルホールド回路、９１〜９１
　・・・アナログスイッチ、９２１〜９２１　　　　　
ｎ 。・・・コンデンサ、１００１〜１００ｎ・・・出力バ
ッファ。 第１図中のｍヒしトＸ７２０路シフトしジ又り喪６３　
図 晃１図中のｍビ、７トＸη口銘のラッチ日足色第１図中
のＴ／ビ、７ト［Ｊリウンや 弗５図 第１図中のｎ口銘コンノ（０Ｌ、−夕 算６Ｍ

Claims (1)

1. 【特許請求の範囲】 １、１画素につきｍビットの階調データを格納するため
   のｍビット×ｎ回路のシフトレジスタと、前記シフトレ
   ジスタに格納された階調データを１水平ライン毎にラッ
   チするｍビット×ｎ回路のラッチ回路と、 基準となる複数レベルの階段波を生成するためのｍビッ
   トの階調カウンタと、 前記ラッチ回路の内容と前記階調カウンタの内容とを比
   較するｍビット×ｎ回路のコンパレータと、 前記コンパレータの出力を高耐圧系回路用にレベル変換
   するｎ個の第１のレベルシフタと、前記階調カウンタの
   出力をデコードしてｋ本の信号を出力するｍ−ｋデコー
   ダと、 前記ｍ−ｋデコーダの出力を高耐圧系回路用にレベル変
   換するｋ個の第２のレベルシフタと、前記第２のレベル
   シフタの出力によりオン、オフ制御され、ｋ個の電圧レ
   ベルを加算して基準となる階段波を生成する電圧切替回
   路と、 前記第１のレベルシフタの出力によりオン、オフ制御さ
   れて前記階段波をサンプルホールドするサンプルホール
   ド回路と、 制御信号に基づき前記サンプルホールド回路のｎ個のア
   ナログ出力電圧を所定のタイミングで表示パネルのデー
   タ線側へ出力するｎ個の出力バッファとを、 備えたことを特徴とするアクティブマトリクス型ＬＣＤ
   のデータ線側ドライバ回路。 ２、請求項１記載の電圧切替回路は、ｋ個のアナログス
   イッチで構成し、かつサンプルホールド回路は、ｎ個の
   アナログイッチ及びｎ個のコンデンサで構成したアクテ
   ィブマトリクス型ＬＣＤのデータ線側ドライバ回路。