JPH04112362A

JPH04112362A - 累積回路

Info

Publication number: JPH04112362A
Application number: JP2232914A
Authority: JP
Inventors: Kuniharu Uchimura; 内村　国治; Osamu Saito; 修斉藤; Yoshihito Amamiya; 好仁雨宮; Atsushi Iwata; 穆岩田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1990-09-03
Filing date: 1990-09-03
Publication date: 1992-04-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は累積回路に係り、特にパターン認識やニューラ
ルネットワーク回路の演算において、多数の入力と計数
の相関を計算する場合に使用される累積回路に関する。

ニューラルネットワーク回路は生物の神経回路ｍをモデ
ル化して、従来のノイマン形計算機では難しかった文字
認識や音声認識等のパターン認識処理、最適化問題、ロ
ボット制御等を実現するものである。従来のノイマン形
計算機ではプログラムに従って逐次処理するために膨大
な計算時間か必要とされたか、ニューラルネットワーク
回路ではニューロン回路か並列に演算を実行できるのて
処理速度か極めて高速になる特徴かある。また、同一の
ニューロン回路を多数接続してネットワクを構成するこ
とにより、故障した回路があっても他の正常な回路に簡
単に置き換えて動作できるので、ＬＳＩ化する場合なと
に高い欠陥耐性を実現できる。このようなニューラルネ
ットワーク回路なとて使用される累積回路は回路規模を
低減することか要求されている。

〔従来の技術〕

第４図は従来のニューラルネッ）・ワーク回路等て使用
されていた累積回路の構成図を示す。

４０〜４０．は入力端子、４１１１〜４１．、。はメモ
リ回路、４２１□〜４２ｍ、、は係数演算回路、４３１
、〜４３−は加算回路、４４．〜４４．は閾値回路、４
５１〜４５．は出力端子、４６．〜４６、は単位回路で
ある。

累積回路はｎ個（ｎは１以上の整数）の入力端子４０１
〜４０ｆｉと、ｍ個（ｍは１以上の整数）の出力端子４
５．〜４５．をもっており、ｍ個の同一構造の単位回路
４６１〜４６．、て構成されている。

単位回路４６□〜４６□はｎ個の入力端子４０、〜４０
゜からの信号とメモリ回路４１，１〜４１、ゎに記憶さ
れた係数との差や距離あるいは係数による荷重値などを
求める係数演算回路４２．。

〜４２．ａｆｉをｎ個もち、ｎ個の係数演算回路４２１
〜４２．。の出力を全て加算する加算回路４３３．〜４
３、ｆｆｉと１個の閾値回路４４１〜４４．とによって
構成されている。

出力値を最終的に決定する閾値回路４４１〜４４、は第
５図に示すような伝達特性をもっている。伝達特性を表
すものとして、同図（Ｃ）のシグモイド関数形か最も汎
用性か高いが、同図（Ａ）のステップ関数形、同図（Ｂ
）の折れ線形のように簡単化したものか多く使用される
。

ｍ個の単位回路４６．〜４６．．はそれぞれ独自の係数
をもっており、例えば、パターン認識なとてはとの単位
回路４６１〜４６．の出力端子４５、〜４５．からの出
力が閾値回路４４１〜４４１の閾値レベルを上回りハイ
レベルになったかで入力端子４０１〜４０．からの入カ
バターンを認識することができる。

〔発明か解決しようとする課題〕

しかるに、第４図の従来の累積回路は１組の入力信号に
対して、それぞれの単位回路４６．〜４６、が並列に演
算を実行できるようになっているので、高速に演算でき
る利点がある。しかし、ｎ個の入力端子４０１〜４０．
とｍ個の出力端子４５、〜４５．を持っネットワークで
は、係数演算回路４２，１〜４２．、、と加算回路４３
１．〜４３．６がほぼｎｍ個必要である。出力端子数ｍ
はパターン認識などでは認識するカテゴリー数に応じて
大きくする必要かあるため、係数演算回路４２，１〜４
２−と加算回路４３１１〜４３ゆ、の回路数ｎｍは極め
て大きな数になり、回路規模が大きくなり、また、多数
の演算回路４２１１〜４２．。か同時に並列に動作する
ために回路動作に伴う消費電力も極めて大きくなるため
、累積回路をＬＳＩ化する場合に大きな問題になってい
た。

本発明は上記の点に鑑みなされたもので従来の累積回路
の高速に演算できる利点を損なわずに、累積回路の回路
規模と消費電力を低減することかできる累積回路を提供
することを目的とする。

〔課題を解決するための手段〕

本発明はｎ（ｎは１より大きい整数）個の入力端子と、
ｍ（ｍは１より大きい整数）個の出力端子を持ち、独自
のｎ個の係数で構成される係数組をｍ組もち、全ての係
数組について、ｉ　（ｉはｌからｎまでの整数）番目の
係数と１番目の入力端子信号間の差や距離あるいは係数
による荷重値などを係数演算回路により単一極性の係数
演算値として求め、１からｎまでの係数演算値を全て累
積し、この累積結果を閾値処理して得られる変換値を出
力信号とする一連の演算を行う場合において、１からｋ
（ｋは１以上てｎより小さい整数）番目の入力端子信号
に対しては前記係数演算値を求めるために１個の係数に
それぞれ専用の第１の係数演算回路と、１からに番目の
係数演算回路の出力の累積を行うための第１の加算回路
を有する回路をｍ組並列に配置し、ｍ個の累積の途中結
果と閾値回路の飽和レベルを比較して残りの入力端子か
らの入力に対する演算を続行するかを判定し、演算の続
行か必要な累積の途中結果を出力する選択制御回路を備
え、演算の続行か必要な入力に対し、１個あるいは数個
の第２の係数演算回路と第２の加算回路を共通に使用し
て入力端子信号と係数値を切り換えて累積演算を続行し
、１からｎ番目の入力端子に対する累積結果を閾値回路
に入力し、閾値回路の処理結果を出力端子に出力する。

〔作用〕

本発明は、各入力端子からの入力に対応する第１の係数
演算回路や第１の加算回路の累積値の出力段の閾値回路
の飽和特性を利用して累積途中結果の値と、閾値回路の
閾値レベルを比較し、閾値回路の飽和レベルかハイレベ
ルの場合に残りの入力信号の累積演算を途中から省略す
ることによって、大幅に演算回路を削減する。

〔実施例〕

第１図は本発明の一実施例の回路構成図を示す。

同図中、第４図と同一構成部分には同一符号を付し、そ
の説明を省略する。

１０は選択制御回路、１２は係数ＲＡＭ回路、１４はレ
ジスタ回路、２０は集中演算部てあり、複数のレジスタ
回路１４＋〜１４．〜と、係数演算回路１５＋〜１５．
−、、加算回路１７１〜１７、、から構成されている。

１８は出力レジスタ回路、１９は閾値回路である。

また、ｎ個の入力端子４０と、ｍ個の出力端子４５の数
は第４図と同様である。さらに、入力端子４０１〜。４
０にの信号に対しては従来と同様に並列に全ての計算に
応じて係数演算回路４２＋＋〜４２１、と加算回路４３
，１〜４３＋ｔｋ−ｎか配置しである。これは、後述す
る第３図の入力端子ＩＮＩ〜ＩＮ４の列か該当している
。

１００は入力端子４０１〜４０にの入力により並列演算
処理か行われる並列演算部である。

一方、入力端子４０Ｌｋ＋ｚ〜４０．の入力に対しては
第１図に示す集中演算部２０のみて演算を実行するよう
になっている。これは後述する第３図の入力端子ＩＮＳ
以降の列が該当する。

入力端子４０．〜４０．に対する演算の途中結果はｍ個
の出力端子４５．〜４５．に対応してｍ個存在し、それ
らはすべて選択制御回路１０に入力される。

選択制御回路ｌＯは予め閾値回路１９の飽和レベルの情
報を保持しており上記累積の途中結果をの値と閾値回路
１９の飽和レベルを比較を行う。

その結果、閾値回路１９の飽和レベルに満たない場合に
は選択制御回路ＩＯはｍ個の加算回路４３．１〜４３．
。−１，の演算途中結果から１個を選択して集中演算部
２０に入力している。このとき選択制御回路１０は出力
端子４５．〜４５゜のうち何番目の出力端子４５．〜４
５．に対応する信号を選択したかをアドレス信号として
同時に出力している。そのアドレス信号は係数ＲＡＭ回
路１２と出力レジスタ回路１８に入力される。

また、選択制御回路１０は閾値回路１９の飽和レベルと
累積結果を比較して飽和レベルに達していた場合には、
次の入力に対しては集中演算部２０において演算を行う
ようアドレス信号を出力する。

係数ＲＡＭ回路１２は選択制御回路ｌＯのアドレス信号
によって必要な係数データを読み出して集中演算部２０
の入力端子に該当するレジスタ回路１４．〜１４　ｎ−
ｋに転送する。

転送された係数データは入力端子４０Ｌｋ＋＋＋〜４０
、の入力信号と集中演算部１６の入力端子に該当する係
数演算部１５１〜１５．、て演算か実行され、加算回路
１７．〜１７．．演算の途中結果と累積されて、全入力
に対する演算の累積結果は閾値回路１．９に入力される
。

閾値回路１９の出力信号は出力レジスタ回路１８に入力
される。一方、選択制御回路ＩＯからのアドレス信号に
よって選択された出力端子４５ｔ〜４５．に出力レジス
タ回路１８によって出力されるとともに出力レジスタ回
路１８は出力信号を保持する。

このように、入力端子４０＋に＋１１〜４０□の入力に
対する演算回路か殆ど省略されている。

第２図は本発明の他の実施例の構成図を示す。

同図中、第４図、第１図と同一構成部分には同一符号を
付し、その説明を省略する。

本実施例の集中演算部３５は第１の実施例の集中演算部
２０の構成と異なっている。２１はスイッチ、２２．２
４はスイッチ回路、２６は係数演算部、２８は累積用の
レジスタ回路（ＡＣＣ）、２９は加算回路、３３．〜３
３．．は係数データ用のレジスタ回路である。

本実施例では集中演算部３５の構成を第２図に示す如く
、第１図の集中演算部２ｏの係数演算回路Ｉ５と加算回
路１７の回路規模をさらに低減するために累積用のレジ
スタ回路（ＡＣＣ）２８とスイッチ回路２２．２４によ
って一組の係数演算回路２６と加算回路２９で入力端子
４０＋に＋１１〜４０、の入力信号の演算を実行てきる
ように構成されている。

つまり、第２実施例では係数演算回路２６の２つの入力
に夫々スイッチ回路２２．２４を設け、入力端子４０＋
に＋１１〜４０□からの入力信号と係数ＲＡＭ回路１２
からの係数とを切り換えている。

さらに、並列演算部１００で累積された累積ブタ信号を
選択制御回路ＩＯより取り出してスイッチ２１を図中、
左に倒してＡＣＣレジスタ回路２８に入力する。スイッ
チ２１は一度累積データを取り出した後は図中、右に倒
される。切り換えられた係数と入力信号を係数演算回路
２６て演算し、その値をレジスタ回路２８からの値とを
加算回路２９で加算し、閾値回路１９に入力し、出力レ
ジスタ回路１８を経て出方端子４５１〜４５゜に出力さ
れる。

これにより、入力端子４（ｌｆｋ＋１１〜４０．の入力
に対する演算回路規模は第１の実施例よりさらに低減さ
れる。

第３図は累積回路の動作を示す。従来の累積回路の場合
に対応して、係数演算回路４２と加算回路４３と係数の
メモリ回路４１を１個のセルと考える。第３図は入力端
子数ｎが８個、出カ端子数ｍカ月６個の場合について各
セルの演算動作を示すものである。

係数演算回路４２はパターン認識等では一般には入力信
号と係数の間の誤差や距離を計算している。その場合に
は係数演算回路４２の出力は正数である。一方、閾値回
路１９は第５図に示したように飽和特性をもっている。

飽和特性では入力レベルがある値以上では出力レベルが
変化しないようになる。つまり、出方レベルが飽和レベ
ルに達すると、それ以上に入力レベルか大きくなっても
出力レベルは変化しなくなる。従って、正数の累積演算
と閾値回路１９の組み合わせては、累積結果は単調増加
するだけなのて、累積途中で出力レベルか飽和レベルま
で達したら、それ以後の演算を省略することが可能であ
る。

第３図は演算の必要なセル３０と演算の省略か必要なセ
ル３２を示している。同図ではすべてのセルについて演
算を実行しなければならない列は８列目の１列だけであ
る。このとき、入力端子ＩＮ１〜ＩＮ４の行は演算の必
要なセルが多いが入力端子ＩＮ５〜ＩＮＳの行は８列目
を除いてすべて演算の不要なセルとなっている。このた
め、入力端子ＩＮＩ〜ＩＮ４の行については第１図、第
２図に示す並列演算部１００で演算を行い、一方、入力
端子ＩＮ５〜ｌＮ８の行については集中演算部２０．３
５て演算を行うことになる。

一般にパターン認識なとでは、入力に対していずれか１
個の出力が反応して入カバターンをカテゴリーに分類す
るように設計されている。

ニューラルネットワーク回路でも少数の出力か反応する
たけて殆との出力は反応しない。従って、第３図に示し
たような動作は多くの応用において見られる特性である
。同図の例では、入力端子ＩＮＳ以降は８列目の演算回
路４２しか演算は必要なく、その他の大部分の演算回路
については省略できることが明らかである。演算の必要
なセル３０と演算の不要なセル３２の配置は入力信号に
よって変化するか、とのような入力信号に対しても不要
なセルか第３図に近い形で分布するため、本発明の累積
回路のように演算回路を省略しても従来の累積回路と同
様の演算が実行できる。

〔発明の効果〕

上記のように本発明によれば、従来の累積回路に比較し
て演算速度を殆ど低下させずに、回路規模は大幅に低減
できる。また、演算回路の省略に伴い、消費電力も同様
に大幅に低減できる。

さらにパターン認識回路やニューラルネットワク回路を
ハード化するとき、必要な単位回路数は応用によって異
なるか、−船釣には回路数が大きいほと処理能力は向上
する。そのため、多数の単位回路を搭載したＬＳＩの実
現か期待されている。しかし、チップサイズの制限によ
って１チツプに搭載できる回路規模は限られているため
、放熱や実装の問題から１チツプで消費できる電力にも
制限かある。したかって、ＬＳＩか実用的な性能を発揮
するために、回路規模と消費電力の低減が最も重要な課
題となっている点において本発明は実用上極めて有用で
ある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成図、第２図は本発
明の他の実施例の回路構成図、第３図は累積回路の動作
を示す図、第４図は従来の累積回路の一例の構成図、第５図は閾値
回路の伝達特性を示す図である。１０・・・選択制御回路、１２・・・係数ＲＡＭ回路、
１４、〜１４．ｋ・・・レジスタ回路、１５．〜１５、
、．２６・・・係数演算回路、１７．〜＋７．．・・・
加算回路、１８・・・出力レジスタ回路、１９・・・閾
値回路、２０・・・集中演算部、４０゜〜４０、．４０
□や、、〜４０．．・・・入力端子、４２．。〜４２□、４３．〜４３□−ｚ　　　４５＋〜４５゜・
・・出力端子。特許出願人　　　日本電信電話株式会社閾値回路の伝達
特性第図（Ｃ）シグモイド関数形

Claims

【特許請求の範囲】ｎ（ｎは１より大きい整数）個の入力端子と、ｍ（ｍは
１より大きい整数）個の出力端子を持ち、独自のｎ個の
係数で構成される係数組をｍ組持ち、全ての係数組につ
いて、ｉ（ｉは１からｎまでの整数）番目の係数とｉ番
目の入力端子信号間の差や距離あるいは係数による荷重
値などを係数演算回路により単一極性の係数演算値とし
て求め、１からｎまでの係数演算値を全て累積し、この
累積結果を閾値処理して得られる変換値を出力信号とす
る一連の演算を行う場合において、１からｋ（ｋは１以上でｎより小さい整数）番目の入力
端子信号に対しては前記係数演算値を求めるために１個
の係数にそれぞれ専用の第１の係数演算回路と、１から
ｋ番目の該係数演算回路の出力の累積を行うための第１
の加算回路を有する回路をｍ組並列に配置し、ｍ個の累積の途中結果と閾値回路の飽和レベルを比較し
て残りの入力端子からの入力に対する演算を続行するか
を判定し、演算の続行が必要な累積の途中結果を出力す
る選択制御回路を備え、演算の続行が必要な入力に対し
、１個あるいは数個の第２の係数演算回路と第２の加算
回路を共通に使用して入力端子信号と係数値を切り換え
て累積演算を続行し、１からｎ番目の入力端子に対する累積結果を閾値回路に
入力し、該閾値回路の処理結果を出力端子に出力するこ
とを特徴とする累積回路。