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JPH04115721A - Phase synchronization circuit - Google Patents

Phase synchronization circuit

Info

Publication number
JPH04115721A
JPH04115721A JP2235321A JP23532190A JPH04115721A JP H04115721 A JPH04115721 A JP H04115721A JP 2235321 A JP2235321 A JP 2235321A JP 23532190 A JP23532190 A JP 23532190A JP H04115721 A JPH04115721 A JP H04115721A
Authority
JP
Japan
Prior art keywords
gain
frequency
read data
phase
mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2235321A
Other languages
Japanese (ja)
Inventor
Shinichiro Tsukagoshi
塚越 進一郎
Makoto Nagasawa
信 長沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Ibaraki Ltd
Original Assignee
NEC Ibaraki Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Ibaraki Ltd filed Critical NEC Ibaraki Ltd
Priority to JP2235321A priority Critical patent/JPH04115721A/en
Publication of JPH04115721A publication Critical patent/JPH04115721A/en
Pending legal-status Critical Current

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

PURPOSE:To attain quick locking to all read data frequencies by devising the circuit such that a loop gain of a PLL circuit is changed attended with a change in a frequency of a read data. CONSTITUTION:A gain switching control section 6 detects a frequency of a current read data and detects a mode by an external mode switching signal and gives a command of gain switching depending on the detected mode and frequency. A gain arithmetic section 3 receives the command to fetch a current phase detection signal and to decide a gain in response to the gain switching command from the control section 6. The phase detection signal and the gain are subject to multiple processing and adds the result of multiplication to the current phase control signal. The result of addition is a control voltage of a VCO 5 via a D/A converter 4. Then a loop gain of a PLL circuit is decided corresponding to the read frequency and quick locking corresponding to all the read frequencies is implemented.

Description

【発明の詳細な説明】 技術分野 本発明は位相同期回路に関し、特に磁気ディスク媒体か
らのリードデータの周波数に同期したリファレンスクロ
ックを再生するための磁気ディスク装置の位相同期回路
に関する。
TECHNICAL FIELD The present invention relates to a phase synchronization circuit, and more particularly to a phase synchronization circuit for a magnetic disk drive for reproducing a reference clock synchronized with the frequency of read data from a magnetic disk medium.

従来技術 この種の位相同期回路(PLL回路)では、磁気ディス
ク媒体からのリードデータとVCO(電圧制御発振器)
からの発振出力との位相差を位相検出器により検出し、
その検出出力に応じてVCOを制御するようになってお
り、このVCOの出力がリファレンスクロックとして用
いられる。
Prior art This type of phase-locked circuit (PLL circuit) uses read data from a magnetic disk medium and a VCO (voltage controlled oscillator).
A phase detector detects the phase difference with the oscillation output from the
The VCO is controlled according to the detected output, and the output of this VCO is used as a reference clock.

尚、位相検出器の検出出力は^/Dコンバータによりデ
ィジタル化されて演算回路へ供給される。
Note that the detection output of the phase detector is digitized by the ^/D converter and supplied to the arithmetic circuit.

この演算回路でループゲインが決定されて、このゲイン
とディジタル化された位相検出出力とが乗算され、この
乗算結果に応じたアナログ信号をD/Aコンバータによ
り得ている。そして、このアナログ信号によってVCO
を制御するディジタル処理が一般的である。
A loop gain is determined by this arithmetic circuit, this gain is multiplied by the digitized phase detection output, and an analog signal corresponding to the multiplication result is obtained by the D/A converter. Then, by this analog signal, the VCO
Digital processing is common.

この様な従来の磁気ディスク装置の位相同期回路では、
ゲインの切換えが装置の動作モードにより可能となって
いる。すなわち、引込み開始時と安定引込み時との2モ
ードにより、ゲイン切換えを行っている。
In the phase synchronization circuit of such a conventional magnetic disk device,
Gain switching is possible depending on the operating mode of the device. That is, gain switching is performed in two modes: at the start of retraction and at the time of stable retraction.

ここで、現在の磁気ディスク装置では、ディスク媒体の
シリンダ方向に対して書込み、読出しの周波数を段階的
に変化させる方法(ゾーンピットレコード方式:ZBR
)が−殻内となっている。
Here, current magnetic disk devices use a method (zone pit record method: ZBR) in which the frequency of writing and reading is changed stepwise in the cylinder direction of the disk medium.
) is inside the shell.

これは、ディスク媒体の記録密度を向上させるために採
用されている方法である。
This is a method adopted to improve the recording density of disk media.

この様な磁気ディスク装置では、同一の位相同期回路を
用いて広い周波数範囲に対して早くかつ安定した同期引
込みができることが重要となっている。
In such a magnetic disk drive, it is important to be able to quickly and stably pull in synchronization over a wide frequency range using the same phase synchronization circuit.

しかしながら、従来の位相同期回路では、前述した如く
、2通りのゲイン切換えを行っているにすぎず、このゲ
イン切換えはリードデータの周波数によらず、引込み開
始モードと安定引込みモードとの2通りのゲイン切換え
を行っているのみである。
However, in the conventional phase-locked circuit, as mentioned above, only two types of gain switching are performed, and this gain switching is performed in two ways, the pull-in start mode and the stable pull-in mode, regardless of the frequency of the read data. It only performs gain switching.

第5図(a)に従来のこの様なモード変化によるゲイン
切換えの態様を示しており、ゲイン51及び52は引込
み開始モード時の特性であり、ゲイン53.54は安定
引込みモード時の特性である。
FIG. 5(a) shows the conventional mode change mode for gain switching, where gains 51 and 52 are the characteristics in the pull-in start mode, and gains 53 and 54 are the characteristics in the stable pull-in mode. be.

ここで注意すべきことは、リードデータの周波数がFl
、F2と変化しても、引込み開始モード時のゲイン51
.52は同一ゲイン(傾きが同し)であり、また安定引
込みモード時のゲイン53゜54も同一ゲイン(傾きが
同じ)となっていることである。
What should be noted here is that the read data frequency is Fl
, F2, the gain 51 in the pull-in start mode
.. 52 is the same gain (same slope), and the gains 53 and 54 in the stable pull-in mode are also the same gain (same slope).

従って、データ周波数を段階的にシリンダ方向に変化さ
せた磁気ディスク装置の全周波数に対して全て同一のゲ
インとなっているので、全周波数に対して位相同期回路
の迅速な引込みができないという欠点がある。
Therefore, since the gain is the same for all frequencies in a magnetic disk drive in which the data frequency is changed stepwise in the cylinder direction, there is a drawback that the phase synchronization circuit cannot be quickly pulled in for all frequencies. be.

発明の目的 本発明の目的は、記録媒体の全リード周波数に対して迅
速に引込み動作が可能な位相同期回路を提供することで
ある。
OBJECTS OF THE INVENTION It is an object of the present invention to provide a phase synchronization circuit capable of performing a quick pull-in operation for all read frequencies of a recording medium.

発明の構成 本発明によれば、電圧制御発振器と、この発振器の出力
信号と磁気ディスク媒体からのリードデータとの位相差
を検出する位相検出手段と、この位相差に応じて前記電
圧制御発振器を制御する制御手段とからなり、前記電圧
制御発振器の出力信号をリファレンスクロックとするよ
うにした磁気ディスク装置の位相同期回路であって、前
記り一ドデータの周波数を検出してこの周波数に応じて
当該位相同期回路のループゲインを制御するゲイン制御
手段を含むことを特徴とする位相同期回路が得られる。
Structure of the Invention According to the present invention, a voltage controlled oscillator, a phase detection means for detecting a phase difference between an output signal of the oscillator and read data from a magnetic disk medium, and a phase detection means for detecting a phase difference between an output signal of the oscillator and read data from a magnetic disk medium; A phase synchronization circuit for a magnetic disk device, comprising a control means for controlling, and using the output signal of the voltage controlled oscillator as a reference clock, the phase synchronization circuit detects the frequency of the read data and controls the output signal according to the frequency. A phase-locked circuit characterized in that it includes a gain control means for controlling the loop gain of the phase-locked circuit is obtained.

実施例 以下に図面を用いて本発明の詳細な説明する。Example The present invention will be described in detail below using the drawings.

第1図は本発明の実施例を示すブロック図である。リー
ドデータは位相検出器1においてvC05の発信出力と
位相比較され、その位相差が位相検出信号として導出さ
れる。
FIG. 1 is a block diagram showing an embodiment of the present invention. The phase of the read data is compared with the transmission output of vC05 in the phase detector 1, and the phase difference is derived as a phase detection signal.

この位相検出信号はA/Dコンバータ2によりディジタ
ル化されてゲイン演算部3へ入力される。
This phase detection signal is digitized by the A/D converter 2 and input to the gain calculation section 3.

このゲイン演算部3では、ゲイン切換制御部6からのゲ
イン切換え指示に応してゲインが決定され、このゲイン
に応じて位相検出信号が増幅されてD/^コンバータ4
へ印加される。
In the gain calculation section 3, a gain is determined in response to a gain switching instruction from the gain switching control section 6, and the phase detection signal is amplified according to this gain to be sent to the D/^ converter 4.
applied to.

D/Aコンバータ4にてアナログ化された位相検出信号
はVCO5の制御電圧となり、VCO5の発振出力が制
御される。このVCO5がリファレンスクロックとして
外部へ導出されると共に、位相検出器1の1人力となる
The phase detection signal converted into an analog signal by the D/A converter 4 becomes a control voltage for the VCO 5, and the oscillation output of the VCO 5 is controlled. This VCO 5 is led out to the outside as a reference clock, and also serves as a single source for the phase detector 1.

ゲイン切換制御部6は前述した2通りのモードを示すモ
ード切換信号の他に、リードデータ及び基準周波数信号
が入力されており、モードに応じたゲイン切換え指示(
従来と同一)の他に、リードデータ周波数に応じたゲイ
ン切換え指示を行うものである。
The gain switching control section 6 receives read data and a reference frequency signal in addition to the mode switching signal indicating the two modes described above, and issues a gain switching instruction (according to the mode).
(same as conventional), it also provides a gain switching instruction according to the read data frequency.

第2図はリードデータ周波数と決定ゲインとの関係を示
す図であり、引込み開始モード時と安定引込みモード時
との2つのモード時における周波数の変化に対応したゲ
イン変化が示されている。
FIG. 2 is a diagram showing the relationship between the read data frequency and the determined gain, and shows gain changes corresponding to changes in frequency in two modes: the pull-in start mode and the stable pull-in mode.

安定引込み時には、周波数がFlからF2へ変化すると
ゲインはCからDへ変化し、また引込み開始時にはC′
からDoへと変化するようにしている。両モード時共に
、リニアに変化する場合とステップ的に変化する場合と
が示されており、いずれの変化態様を用いても良い。
During stable pull-in, when the frequency changes from Fl to F2, the gain changes from C to D, and at the start of pull-in, the gain changes from C'
It changes from to Do. In both modes, a linear variation and a stepwise variation are shown, and either variation mode may be used.

かかるゲイン変化を達成すべく、ゲイン切換制御部6は
第3図のフローに従って動作する。すなわち、ステップ
31で現在のリードデータの周波数を検出する。この周
波数の検出方法としては、基準周波数とリードデータ周
波数との比を検出して行う方法や、画周波数の位相差を
検出して行う方法がある。特に、リードデータの引込み
開始モード時には、最初の数個のリードデータと基準周
波数との位相差を検出することにより行う。
In order to achieve such a gain change, the gain switching control section 6 operates according to the flow shown in FIG. That is, in step 31, the frequency of the current read data is detected. As methods for detecting this frequency, there are a method of detecting the ratio between the reference frequency and the read data frequency, and a method of detecting the phase difference between the image frequencies. In particular, in the read data pull-in start mode, this is done by detecting the phase difference between the first few pieces of read data and the reference frequency.

次のステップ32において、外部から与えられるモード
切換信号によってモード検出を行い、次のステップ33
で、上記ステップ31.32で検出されたモードと周波
数とにより、ゲイン切換えの指示を行うのである。
In the next step 32, mode detection is performed using a mode switching signal given from the outside, and in the next step 33
Based on the mode and frequency detected in steps 31 and 32 above, a gain switching instruction is given.

ゲイン演算部3はこのゲイン切換え指示を受けて、第4
図に示すフローに従った動作を行う。ステップ41にて
現在の位相検出信号(ディジタル値)を取込み、ステッ
プ42にてゲイン切換制御部6からのゲイン切換え指示
に応じたゲインを決定する。
Upon receiving this gain switching instruction, the gain calculating section 3 performs the fourth gain switching instruction.
Perform operations according to the flow shown in the figure. In step 41, the current phase detection signal (digital value) is taken in, and in step 42, a gain is determined in accordance with the gain switching instruction from the gain switching control section 6.

ステップ43にて位相検出信号とゲインとを乗算処理し
、ステップ44にてこの乗算結果を現在の位相制御信号
に加算する。この加算結果がステップ45にて示す如く
、新たな制御信号とされ、Dハコンバータ4を介してV
CO5の制御電圧となるのである。
In step 43, the phase detection signal and gain are multiplied, and in step 44, this multiplication result is added to the current phase control signal. As shown in step 45, this addition result is used as a new control signal, and is passed through the D converter 4 to the V
This becomes the control voltage for CO5.

こうすることにより、そのときのリード周波数に対応し
てPLL回路のループゲインが決定されることになり、
全てのリード周波数に迅速に対応した引込み動作が行え
ることになる。
By doing this, the loop gain of the PLL circuit will be determined according to the read frequency at that time.
A pull-in operation that quickly responds to all read frequencies can be performed.

第5図(b)に本発明によるゲイン切換えの態様を、(
a)の従来例と対応して示している。ゲイン51°、5
2は引込み開始モードの特性であり、ゲイン53°、5
4は安定引込みモード時の特性である。
FIG. 5(b) shows the mode of gain switching according to the present invention (
This figure corresponds to the conventional example in a). Gain 51°, 5
2 is the characteristic of the pull-in start mode, with a gain of 53° and a gain of 5.
4 is the characteristic in stable retraction mode.

本発明では、リードデータ周波数がFl、F2と変化す
れば引込み開始モード時のゲイン51゜52もそれに従
って変化(傾きが異なる)しており、また安定引込みモ
ード時のゲイン53” 54も変化している。
In the present invention, when the read data frequency changes from Fl to F2, the gain 51°52 in the pull-in start mode changes accordingly (the slope is different), and the gain 53" 54 in the stable pull-in mode also changes accordingly. ing.

尚、上記実施例では、ディジタル処理を行っているPL
L回路を示したが、アナログ処理のPLL回路にも同様
に適用可能であり、要はPLL回路のループゲインをリ
ードデータ周波数に応じて変化するようにすれば良い。
In the above embodiment, the PL performing digital processing
Although the L circuit is shown, it can be similarly applied to a PLL circuit for analog processing, and the point is that the loop gain of the PLL circuit may be changed in accordance with the read data frequency.

発明の効果 以上述べた如く、本発明によれば、リードデータの周波
数の変化に伴ってPLL回路のループゲインも変化する
様構成したので、全リードデータ周波数に対して迅速な
引込み動作が可能になるという効果がある。
Effects of the Invention As described above, according to the present invention, since the loop gain of the PLL circuit is configured to change as the frequency of read data changes, rapid pull-in operation is possible for all read data frequencies. It has the effect of becoming.

【図面の簡単な説明】 第1図は本発明の実施例のブロック図、第2図は第1図
のブロックの周波数対ゲインの変化特性例を示す図、第
3図はゲイン切換制御部の動作を示すフローチャート、
第4図はゲイン演算部の動作を示すフローチャート、第
5図(a)は従来の位相同期回路のゲイン特性を示す図
、第5図(b)は本発明のゲイン特性を示す図である。 主要部分の符号の説明 1・・・・・・位相検出器 3・・・・・・ゲイン演算部 5・・・・・VCO 6・・・・・・ゲイン切換制御部
[BRIEF DESCRIPTION OF THE DRAWINGS] Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is a diagram showing an example of frequency vs. gain change characteristics of the block in Fig. 1, and Fig. 3 is a diagram of the gain switching control section. A flowchart showing the operation,
FIG. 4 is a flowchart showing the operation of the gain calculating section, FIG. 5(a) is a diagram showing the gain characteristics of a conventional phase locked circuit, and FIG. 5(b) is a diagram showing the gain characteristics of the present invention. Explanation of symbols of main parts 1... Phase detector 3... Gain calculation section 5... VCO 6... Gain switching control section

Claims (1)

【特許請求の範囲】[Claims] (1)電圧制御発振器と、この発振器の出力信号と磁気
ディスク媒体からのリードデータとの位相差を検出する
位相検出手段と、この位相差に応じて前記電圧制御発振
器を制御する制御手段とからなり、前記電圧制御発振器
の出力信号をリファレンスクロックとするようにした磁
気ディスク装置の位相同期回路であって、前記リードデ
ータの周波数を検出してこの周波数に応じて当該位相同
期回路のループゲインを制御するゲイン制御手段を含む
ことを特徴とする位相同期回路。
(1) A voltage controlled oscillator, a phase detection means for detecting a phase difference between the output signal of this oscillator and read data from a magnetic disk medium, and a control means for controlling the voltage controlled oscillator according to this phase difference. This is a phase-locked circuit for a magnetic disk drive in which the output signal of the voltage-controlled oscillator is used as a reference clock, and the loop gain of the phase-locked circuit is determined according to the frequency of the read data. A phase synchronized circuit comprising gain control means for controlling the gain.
JP2235321A 1990-09-05 1990-09-05 Phase synchronization circuit Pending JPH04115721A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2235321A JPH04115721A (en) 1990-09-05 1990-09-05 Phase synchronization circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2235321A JPH04115721A (en) 1990-09-05 1990-09-05 Phase synchronization circuit

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Publication Number Publication Date
JPH04115721A true JPH04115721A (en) 1992-04-16

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ID=16984378

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2235321A Pending JPH04115721A (en) 1990-09-05 1990-09-05 Phase synchronization circuit

Country Status (1)

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JP (1) JPH04115721A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5892407A (en) * 1996-03-14 1999-04-06 Nec Corporation Phase-locked loop synthesizer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5892407A (en) * 1996-03-14 1999-04-06 Nec Corporation Phase-locked loop synthesizer

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