JP7614063B2

JP7614063B2 - Wiring Board

Info

Publication number: JP7614063B2
Application number: JP2021156852A
Authority: JP
Inventors: 光柱金; 文男白木
Original assignee: NGK Spark Plug Co Ltd
Current assignee: Niterra Co Ltd
Priority date: 2021-09-27
Filing date: 2021-09-27
Publication date: 2025-01-15
Anticipated expiration: 2041-09-27
Also published as: JP2023047754A

Description

本開示は、配線基板に関する。 This disclosure relates to a wiring board.

近年、電子部品における小型集積化の要請が高まり、複数の半導体チップ（素子）を搭載する配線基板が広く用いられている。また、配線基板に係る技術として、ノイズ低減のためにキャパシタを搭載する技術が知られている。キャパシタとしては、例えば、チップコンデンサや薄膜キャパシタが知られている。特に薄膜キャパシタは、チップコンデンサに比べて、配線基板を小型化する上で有利である（例えば、特許文献１および２参照）。 In recent years, there has been an increasing demand for miniaturization and integration of electronic components, and wiring boards mounting multiple semiconductor chips (elements) are widely used. In addition, a technique related to wiring boards is known in which a capacitor is mounted to reduce noise. Examples of capacitors known include chip capacitors and thin film capacitors. Thin film capacitors in particular are more advantageous than chip capacitors in terms of miniaturizing wiring boards (see, for example, Patent Documents 1 and 2).

特開平４－２１１１９１号公報Japanese Patent Application Publication No. 4-211191 特開２０２０－１３６５１３号公報JP 2020-136513 A

上記のような、複数の素子を搭載すると共に、薄膜キャパシタを用いてノイズ低減する配線基板においては、配線基板全体の大型化を抑えつつ、製造工程を簡素化することが望まれていた。 For wiring boards such as those described above that are equipped with multiple elements and use thin-film capacitors to reduce noise, it is desirable to simplify the manufacturing process while preventing the overall size of the wiring board from increasing.

本開示は、以下の形態として実現することが可能である。
（１）本開示の一形態によれば、配線基板が提供される。この配線基板は、絶縁材料によって構成される絶縁部と、導体配線とを備える第１絶縁基板と、前記第１絶縁基板の上面に設けられた複数の薄膜キャパシタと、半導体素子と、半導体素子を搭載した第２絶縁基板と、のうちの少なくとも一方である複数の電子部品と、を備え、前記複数の電子部品は、１以上の前記電子部品によって構成されるグループごとに、前記複数の薄膜キャパシタのうちのいずれかにおいて、該薄膜キャパシタにおける前記第１絶縁基板と対向する面の裏面上に搭載されており、前記複数の薄膜キャパシタの各々は、該薄膜キャパシタ上に配置された前記電子部品と、前記第１絶縁基板の前記導体配線と、を電気的に接続する回路中に配置されており、前記複数の薄膜キャパシタのうちの少なくとも１つの薄膜キャパシタの静電容量は、前記複数の薄膜キャパシタのうちの他の薄膜キャパシタの静電容量とは異なり、前記複数の薄膜キャパシタの各々が備える誘電体層は、同種の誘電体により構成されており、前記複数の薄膜キャパシタのうちの前記少なくとも１つの薄膜キャパシタは、前記他の薄膜キャパシタに比べて、前記誘電体層の面積が前記第１絶縁基板の上面視で異なる。
この形態の配線基板によれば、複数の薄膜キャパシタの各々が備える誘電体層は、同種の誘電体により構成されており、複数の薄膜キャパシタのうちの記少なくとも１つの薄膜キャパシタは、他の薄膜キャパシタに比べて、誘電体層の面積が第１絶縁基板の上面視で異なると共に、静電容量が異なっている。そのため、配線基板が複数の電子部品を搭載する際に、各電子部品のノイズ低減に適した静電容量を有する薄膜キャパシタ上に電子部品を搭載することが可能になる。そして、薄膜キャパシタ上に搭載した電子部品のノイズ除去に必要な静電容量を、各薄膜キャパシタの面積により確保することが可能になる。このとき、ノイズ除去のためにキャパシタに望まれる静電容量が比較的小さい電子部品は、静電容量が比較的小さく上面視したときの面積が比較的小さい薄膜キャパシタ上に搭載すればよい。そのため、配線基板が備える複数の薄膜キャパシタ３０の面積の合計を抑えることができる。その結果、配線基板全体の小型化が可能になる。
さらに、配線基板が備える複数の薄膜キャパシタの各々が備える誘電体層を同種の誘電体により構成するため、例えば、上記複数の薄膜キャパシタのうちで同じ厚みの誘電体層を備える薄膜キャパシタについては、大きさの異なる薄膜キャパシタを一体でまとめて形成した後に個々の薄膜キャパシタに分割して作製することができる。そのため、配線基板の製造工程を簡素化することができる。
（２）上記形態の配線基板において、前記薄膜キャパシタ内には、前記回路を構成する貫通ビアが形成されていることとしてもよい。このような構成とすれば、薄膜キャパシタ内において回路構成を簡素化して回路長を短くし、薄膜キャパシタによるノイズ低減の効果を高めることができる。
（３）上記形態の配線基板において、前記配線基板を、前記第１絶縁基板と前記薄膜キャパシタとの積層方向から見たときに、前記複数の薄膜キャパシタが、前記第１絶縁基板の外周の内側に配置されていることとしてもよい。このような構成とすれば、第１絶縁基板における薄膜キャパシタが配置される面を有効利用しつつ、配線基板に搭載された薄膜キャパシタによって、配線基板を実装する動作が妨げられることを抑えることができる。
（４）上記形態の配線基板において、前記第１絶縁基板と、前記薄膜キャパシタとは、互いに樹脂を含む絶縁性の接着層を介して接合されていることとしてもよい。このような構成は、例えば、第１絶縁基板と薄膜キャパシタとを予め別体で作製した後に、第１絶縁基板と薄膜キャパシタとの間に上記接着層を介在させて、第１絶縁基板と薄膜キャパシタとを接合することで得られる。このような構成とするならば、例えば第１絶縁基板のような基板内に薄膜キャパシタを内蔵する場合とは異なり、配線基板にキャパシタを設けることに起因して絶縁基板の構内部造が複雑化することがないため、配線基板全体の製造工程を簡素化することができる。また、薄膜キャパシタを第１絶縁基板上に搭載するのに先だって、例えば薄膜キャパシタの回路を検査することができ、検査に合格した薄膜キャパシタのみを用いて配線基板を組み立てることができる。その結果、配線基板を製造する際の歩留まりを向上させることができる。
本開示は、上記以外の種々の形態で実現可能であり、例えば、配線基板の製造方法などの形態で実現することが可能である。 The present disclosure can be realized in the following forms.
(1) According to one embodiment of the present disclosure, there is provided a wiring board, the wiring board comprising: a first insulating substrate including an insulating portion made of an insulating material and a conductor wiring; a plurality of thin film capacitors provided on an upper surface of the first insulating substrate; a semiconductor element; and a second insulating substrate having the semiconductor element mounted thereon; the plurality of electronic components are mounted on a rear surface of the surface of the thin film capacitor facing the first insulating substrate in each group of one or more of the electronic components, the plurality of thin film capacitors are disposed in a circuit electrically connecting the electronic component disposed on the thin film capacitor and the conductor wiring of the first insulating substrate, the capacitance of at least one thin film capacitor of the plurality of thin film capacitors is different from the capacitance of the other thin film capacitors of the plurality of thin film capacitors, the dielectric layers of the plurality of thin film capacitors are made of the same type of dielectric, and the area of the dielectric layer of the at least one thin film capacitor of the plurality of thin film capacitors is different from that of the other thin film capacitors when viewed from above on the first insulating substrate.
According to the wiring board of this embodiment, the dielectric layer of each of the thin film capacitors is made of the same type of dielectric, and at least one of the thin film capacitors has a different area of the dielectric layer in a top view of the first insulating substrate and a different capacitance compared to the other thin film capacitors. Therefore, when the wiring board is mounted with a plurality of electronic components, it is possible to mount the electronic components on the thin film capacitors having a capacitance suitable for noise reduction of each electronic component. Then, it is possible to ensure the capacitance required for noise elimination of the electronic components mounted on the thin film capacitors by the area of each thin film capacitor. At this time, electronic components having a relatively small capacitance desired for the capacitor for noise elimination may be mounted on a thin film capacitor having a relatively small capacitance and a relatively small area when viewed from above. Therefore, the total area of the thin film capacitors 30 provided on the wiring board can be suppressed. As a result, it is possible to miniaturize the entire wiring board.
Furthermore, since the dielectric layers of the multiple thin film capacitors on the wiring board are made of the same type of dielectric, for example, thin film capacitors having dielectric layers of the same thickness among the multiple thin film capacitors can be manufactured by forming thin film capacitors of different sizes together as a single unit and then dividing them into individual thin film capacitors, thereby simplifying the manufacturing process of the wiring board.
(2) In the wiring board of the above embodiment, a through via that constitutes the circuit may be formed in the thin film capacitor. With such a configuration, the circuit configuration in the thin film capacitor can be simplified to shorten the circuit length, thereby enhancing the effect of noise reduction by the thin film capacitor.
(3) In the wiring board of the above embodiment, when the wiring board is viewed from a stacking direction of the first insulating substrate and the thin film capacitors, the thin film capacitors may be arranged inside the outer periphery of the first insulating substrate. With this configuration, it is possible to effectively utilize the surface of the first insulating substrate on which the thin film capacitors are arranged, while preventing the thin film capacitors mounted on the wiring board from interfering with the operation of mounting the wiring board.
(4) In the wiring board of the above embodiment, the first insulating substrate and the thin film capacitor may be bonded to each other via an insulating adhesive layer containing a resin. Such a configuration can be obtained, for example, by preparing the first insulating substrate and the thin film capacitor separately in advance, and then bonding the first insulating substrate and the thin film capacitor by interposing the adhesive layer between the first insulating substrate and the thin film capacitor. With such a configuration, unlike the case where a thin film capacitor is built into a substrate such as the first insulating substrate, the structure of the insulating substrate is not complicated due to the provision of a capacitor in the wiring substrate, and the manufacturing process of the entire wiring substrate can be simplified. In addition, prior to mounting the thin film capacitor on the first insulating substrate, for example, the circuit of the thin film capacitor can be inspected, and the wiring substrate can be assembled using only the thin film capacitors that have passed the inspection. As a result, the yield rate when manufacturing the wiring substrate can be improved.
The present disclosure can be realized in various forms other than those described above, and can be realized in the form of, for example, a method for manufacturing a wiring board.

配線基板の概略構成を模式的に表す断面図。FIG. 1 is a cross-sectional view illustrating a schematic configuration of a wiring board. 製造途中の配線基板の外観を模式的に表す斜視図。FIG. 1 is a perspective view that typically illustrates the appearance of a wiring board in the process of being manufactured. 製造途中の配線基板の外観を模式的に表す斜視図。FIG. 1 is a perspective view that typically illustrates the appearance of a wiring board in the process of being manufactured. 配線基板の製造方法を表すフローチャート。4 is a flowchart showing a method for manufacturing a wiring board.

Ａ．配線基板の構成：
図１は、本開示の第１実施形態としての配線基板１０の概略構成を模式的に表す断面図である。また、図２および図３は、製造途中の配線基板１０の外観を模式的に表す斜視図である。図３には、図１の断面の位置を、Ｉ－Ｉ断面として示している。図１～図３には、方向を特定するために、互いに直交するＸＹＺ軸を示している。各図に示されるＸ軸、Ｙ軸、Ｚ軸は、それぞれ同じ向きを表す。本願明細書においては、Ｚ軸は鉛直方向を示し、「積層方向」とも呼ぶ。そして、＋Ｚ側を上方とも呼び、－Ｚ側を下方とも呼ぶ。Ｘ軸およびＹ軸は水平方向を示している。また、上記した鉛直方向および水平方向は、配線基板１０の構成の説明のために便宜的に特定したものであり、配線基板１０を設置する方向とは一致しなくてもよい。なお、図１～図３は、各部の配置を模式的に表しており、各部の寸法の比率を正確に表すものではない。 A. Configuration of the wiring board:
FIG. 1 is a cross-sectional view that shows a schematic configuration of a wiring board 10 according to a first embodiment of the present disclosure. In addition, FIG. 2 and FIG. 3 are perspective views that show a schematic appearance of the wiring board 10 during manufacturing. In FIG. 3, the position of the cross section in FIG. 1 is shown as a cross section taken along line II. In FIG. 1 to FIG. 3, mutually orthogonal XYZ axes are shown in order to specify the direction. The X-axis, Y-axis, and Z-axis shown in each figure each indicate the same direction. In this specification, the Z-axis indicates the vertical direction and is also called the "stacking direction". The +Z side is also called the upper side, and the -Z side is also called the lower side. The X-axis and the Y-axis indicate the horizontal direction. In addition, the vertical direction and the horizontal direction described above are specified for the convenience of explaining the configuration of the wiring board 10, and may not coincide with the direction in which the wiring board 10 is installed. Note that FIG. 1 to FIG. 3 show the layout of each part in a schematic manner, and do not accurately show the ratio of the dimensions of each part.

本実施形態の配線基板１０は、第１絶縁基板２０と、複数の薄膜キャパシタ３０と、薄膜キャパシタ３０上に搭載される電子部品４０と、を備える。配線基板１０は、例えば、ＬＳＩパッケージを構成することができ、この場合には、上面側に半導体素子等を搭載する配線基板１０は、下面側でマザーボード等に接続される。なお、図１は、第１絶縁基板２０と薄膜キャパシタ３０と電子部品４０とが分離された状態を示しており、図１では、配線基板１０についてのＩ－Ｉ断面のうち、一つの薄膜キャパシタ３０を含む部位の様子を示している。また、図２は、第１絶縁基板２０の外観を示しており、図３は、第１絶縁基板２０上に複数（図３では２個）の薄膜キャパシタ３０を配置した様子を示している。 The wiring board 10 of this embodiment includes a first insulating substrate 20, a plurality of thin-film capacitors 30, and an electronic component 40 mounted on the thin-film capacitor 30. The wiring board 10 can be, for example, an LSI package. In this case, the wiring board 10, which has a semiconductor element or the like mounted on the upper surface side, is connected to a motherboard or the like on the lower surface side. Note that FIG. 1 shows a state in which the first insulating substrate 20, the thin-film capacitor 30, and the electronic component 40 are separated, and FIG. 1 shows a portion including one thin-film capacitor 30 in the I-I cross section of the wiring board 10. Also, FIG. 2 shows the appearance of the first insulating substrate 20, and FIG. 3 shows a state in which a plurality of thin-film capacitors 30 (two in FIG. 3) are arranged on the first insulating substrate 20.

第１絶縁基板２０は、絶縁材料によって構成される絶縁部と、導体配線と、を備え、上面視矩形の板状部材である。第１絶縁基板２０は、第１層２２と第２層２４とを備え、下方から上方へとこの順序で積層されている。第１層２２は、絶縁材料としてセラミックスを用いて形成されており、例えば、アルミナ（Ａｌ_２Ｏ_３）、ガラスセラミックス、ベリリア（ＢｅＯ）、あるいは窒化アルミニウム（ＡｌＮ）を主成分とするセラミックス層とすることができる。なお、本願明細書において、特定成分が「主成分である」とは、当該特定成分の含有率が、５０体積％以上であることを意味する。第２層２４は、絶縁材料として樹脂を用いて形成されており、例えば、ポリイミド樹脂（ＰＩ）、エポキシ樹脂（ＥＰ）、ビスマレイミド－トリアジン樹脂（ＢＴ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、あるいは、ポリフェニレンエーテル樹脂（ＰＰＥ）を主成分とする樹脂層とすることができる。第１絶縁基板２０の厚みは、例えば１．５５～７．５ｍｍとすることができ、第１層２２の厚みは、例えば１．５～７．０ｍｍとすることができ、第２層２４の厚みは、例えば０．０５～０．５ｍｍとすることができる。 The first insulating substrate 20 is a plate-like member having an insulating portion made of an insulating material and a conductor wiring, and is rectangular when viewed from above. The first insulating substrate 20 includes a first layer 22 and a second layer 24, which are laminated from bottom to top in this order. The first layer 22 is formed using ceramics as an insulating material, and can be, for example, a ceramic layer mainly composed of alumina (Al ₂ O ₃ ), glass ceramics, beryllia (BeO), or aluminum nitride (AlN). In this specification, the term "main component" means that the content of the specific component is 50 volume % or more. The second layer 24 is formed using resin as an insulating material, and can be, for example, a resin layer mainly composed of polyimide resin (PI), epoxy resin (EP), bismaleimide-triazine resin (BT), polyethylene terephthalate resin (PET), or polyphenylene ether resin (PPE). The first insulating substrate 20 may have a thickness of, for example, 1.55 to 7.5 mm, the first layer 22 may have a thickness of, for example, 1.5 to 7.0 mm, and the second layer 24 may have a thickness of, for example, 0.05 to 0.5 mm.

第１層２２の下面には、複数の第１電極パッド２６が設けられており、第２層２４の上面には、複数の第２電極パッド２８が設けられている。また、第１層２２および第２層２４の各々の内部には、導体層（導体パターン）、スルーホール導体、ビアホール導体などによって構成される導体配線が形成されている。そして、この導体配線によって、第１層２２の下面に形成された第１電極パッド２６と、第２層２４の上面に形成された第２電極パッド２８とが電気的に接続されており、配線基板１０に搭載される半導体素子の動作に係る電気回路の一部が形成されている。ただし、図１では、第１層２２および第２層２４の内部に形成される導体配線については記載を省略している。第１電極パッド２６は、配線基板１０をマザーボードに接続するために用いられ、第２電極パッド２８の少なくとも一部は、後述するように、薄膜キャパシタ３０に接続するために用いられる。 A plurality of first electrode pads 26 are provided on the lower surface of the first layer 22, and a plurality of second electrode pads 28 are provided on the upper surface of the second layer 24. Conductor wiring composed of a conductor layer (conductor pattern), a through-hole conductor, a via-hole conductor, etc. is formed inside each of the first layer 22 and the second layer 24. The first electrode pads 26 formed on the lower surface of the first layer 22 and the second electrode pads 28 formed on the upper surface of the second layer 24 are electrically connected by this conductor wiring, and a part of the electric circuit related to the operation of the semiconductor element mounted on the wiring board 10 is formed. However, in FIG. 1, the conductor wiring formed inside the first layer 22 and the second layer 24 is omitted. The first electrode pads 26 are used to connect the wiring board 10 to a motherboard, and at least a part of the second electrode pads 28 are used to connect to the thin film capacitor 30, as described later.

図２では、第２層２４の上面に配置される搭載エリアＡＲ１～ＡＲ５を、破線で囲んで示している。搭載エリアＡＲ１～ＡＲ５は、半導体素子、あるいは、薄膜キャパシタ３０が配置される領域であり、搭載エリアの各々には、複数の第２電極パッド２８が設けられている。図３では、搭載エリアＡＲ１～ＡＲ５のうちの搭載エリアＡＲ１および搭載エリアＡＲ３に、薄膜キャパシタ３０が搭載される様子を示している。搭載エリアの数は、５以外の複数であってもよく、少なくとも２以上の搭載エリアのそれぞれにおいて、薄膜キャパシタ３０が搭載されていればよい。 In FIG. 2, mounting areas AR1 to AR5 arranged on the upper surface of the second layer 24 are shown surrounded by dashed lines. Mounting areas AR1 to AR5 are regions in which semiconductor elements or thin film capacitors 30 are arranged, and each of the mounting areas is provided with a plurality of second electrode pads 28. FIG. 3 shows how thin film capacitors 30 are mounted on mounting areas AR1 and AR3 of mounting areas AR1 to AR5. The number of mounting areas may be any number other than five, as long as thin film capacitors 30 are mounted on each of at least two or more mounting areas.

薄膜キャパシタ３０は、上記したように、第１絶縁基板２０の上面において、搭載エリアＡＲ１～ＡＲ５のいずれかに配置される。薄膜キャパシタ３０は、図１に示すように、下部絶縁層３１、下部電極層３２、誘電体層３３、上部電極層３４、上部絶縁層３５が、この順で、下方から上方へと積層された構造を有している。薄膜キャパシタ３０は、さらに、複数の貫通ビア３６と、複数の第３電極パッド３７と、を備える。薄膜キャパシタ３０の厚みは、例えば０．０５～０．１５ｍｍとすることができる。 As described above, the thin film capacitor 30 is disposed in one of the mounting areas AR1 to AR5 on the upper surface of the first insulating substrate 20. As shown in FIG. 1, the thin film capacitor 30 has a structure in which a lower insulating layer 31, a lower electrode layer 32, a dielectric layer 33, an upper electrode layer 34, and an upper insulating layer 35 are stacked from bottom to top in this order. The thin film capacitor 30 further includes a plurality of through vias 36 and a plurality of third electrode pads 37. The thickness of the thin film capacitor 30 can be, for example, 0.05 to 0.15 mm.

誘電体層３３は、絶縁性材料により構成されており、例えば、チタン酸塩（チタン酸バリウム、チタン酸ストロンチウム、およびチタン酸鉛等）、酸化タンタル、あるいは酸化チタン等を用いて構成することができる。本実施形態では、配線基板１０が備える複数の薄膜キャパシタ３０の各々が備える誘電体層３３は、同種の誘電体により構成されている。 The dielectric layer 33 is made of an insulating material, and can be made of, for example, titanate (barium titanate, strontium titanate, lead titanate, etc.), tantalum oxide, titanium oxide, etc. In this embodiment, the dielectric layer 33 of each of the multiple thin film capacitors 30 provided on the wiring board 10 is made of the same type of dielectric.

下部電極層３２および上部電極層３４は、導電性材料によって形成されており、例えば、ニッケル、銅、あるいはこれらを含む合金によって形成することができる。下部電極層３２と上部電極層３４とを構成する導電性材料は、同じであってもよく、異なっていてもよい。下部電極層３２および上部電極層３４は、誘電体層３３の各々の面上において、予め定められた形状（パターン）となるように形成されている。 The lower electrode layer 32 and the upper electrode layer 34 are formed of a conductive material, and can be formed of, for example, nickel, copper, or an alloy containing these. The conductive materials constituting the lower electrode layer 32 and the upper electrode layer 34 may be the same or different. The lower electrode layer 32 and the upper electrode layer 34 are formed on each surface of the dielectric layer 33 so as to have a predetermined shape (pattern).

下部絶縁層３１および上部絶縁層３５は、絶縁材料によって構成されており、例えば、第１絶縁基板２０の第１層２２や第２層２４と同様の絶縁材料により構成することができる。製造の容易さの観点から、第２層２４と同様の樹脂材料により構成することが望ましい。下部絶縁層３１と上部絶縁層３５とを構成する絶縁材料は、同じであってもよく、異なっていてもよい。 The lower insulating layer 31 and the upper insulating layer 35 are made of an insulating material, and can be made of, for example, the same insulating material as the first layer 22 and the second layer 24 of the first insulating substrate 20. From the viewpoint of ease of manufacture, it is desirable to make them of the same resin material as the second layer 24. The insulating materials constituting the lower insulating layer 31 and the upper insulating layer 35 may be the same or different.

貫通ビア３６は、薄膜キャパシタ３０を厚み方向（Ｚ軸方向）に貫通するように設けられている。貫通ビア３６は、導電性材料により構成されており、例えば、銅（Ｃｕ）、銀（Ａｇ）、あるいはこれらの金属を主成分とする合金により形成することができる。薄膜キャパシタ３０に設けられた複数の貫通ビア３６の各々は、薄膜キャパシタ３０を第１絶縁基板２０の第２層２４の上面における対応する搭載エリアに配置したときに、当該搭載エリアに設けられた複数の第２電極パッド２８のうちのいずれかとＺ軸方向に重なる位置に設けられている。第３電極パッド３７は、上部絶縁層３５の上面において、各貫通ビア３６の端部が露出する部位を覆い、各貫通ビア３６と電気的に接続するように設けられている。そのため、薄膜キャパシタ３０を第１絶縁板２０上に搭載したときには、第１絶縁基板２０内の導体配線および貫通ビア３６を介して、第１絶縁基板２０の下面に設けられた特定の第１電極パッド２６と、薄膜キャパシタ３０の上面に設けられた特定の第３電極パッド３７とが、電気的に接続される。 The through vias 36 are provided so as to penetrate the thin film capacitor 30 in the thickness direction (Z-axis direction). The through vias 36 are made of a conductive material, and can be formed, for example, of copper (Cu), silver (Ag), or an alloy mainly composed of these metals. Each of the multiple through vias 36 provided in the thin film capacitor 30 is provided at a position that overlaps with one of the multiple second electrode pads 28 provided in the corresponding mounting area in the Z-axis direction when the thin film capacitor 30 is placed in the corresponding mounting area on the upper surface of the second layer 24 of the first insulating substrate 20. The third electrode pad 37 is provided on the upper surface of the upper insulating layer 35 so as to cover the portion where the end of each through via 36 is exposed and to be electrically connected to each through via 36. Therefore, when the thin-film capacitor 30 is mounted on the first insulating plate 20, a specific first electrode pad 26 provided on the lower surface of the first insulating substrate 20 and a specific third electrode pad 37 provided on the upper surface of the thin-film capacitor 30 are electrically connected via the conductor wiring and through vias 36 in the first insulating substrate 20.

図１では、貫通ビア３６として、薄膜キャパシタ３０上に配置される電子部品４０に接続される３つの貫通ビア３６、具体的には、電子部品４０の電源端子、グランド端子、信号端子の各々に接続される配線を構成する３つの貫通ビア３６が示されている。一つの薄膜キャパシタ３０上に複数の電子部品４０が搭載される場合には、薄膜キャパシタ３０内には、搭載する電子部品４０の各々が上記した一組の配線に接続されるように、搭載する電子部品４０の接続端子の数に応じた数の貫通ビア３６を設ければよい。 In FIG. 1, three through vias 36 are shown as being connected to electronic components 40 arranged on the thin film capacitor 30, specifically, three through vias 36 that constitute wiring connected to the power terminal, ground terminal, and signal terminal of the electronic components 40. When multiple electronic components 40 are mounted on one thin film capacitor 30, the thin film capacitor 30 may be provided with a number of through vias 36 corresponding to the number of connection terminals of the mounted electronic components 40 so that each mounted electronic component 40 is connected to the set of wiring described above.

電子部品４０は、半導体素子、または、半導体素子を搭載した絶縁基板（以下では、第２絶縁基板とも呼ぶ）であり、本実施形態の配線基板１０は、半導体素子と、半導体素子を搭載した第２絶縁基板と、のうちの少なくとも一方である複数の電子部品４０を、薄膜キャパシタ３０上に搭載している。より具体的には、複数の電子部品４０は、１以上の電子部品４０によって構成されるグループごとに、複数の薄膜キャパシタ３０のうちのいずれかにおいて、該薄膜キャパシタ３０における第１絶縁基板２０と対向する面の裏面上（薄膜キャパシタ３０の上面上）に搭載されている。ここで、第２絶縁基板は、例えば、第１層２２と同様にセラミック基板によって構成してもよく、あるいは、第２層と同様に樹脂基板によって構成してもよい。 The electronic components 40 are semiconductor elements or insulating substrates (hereinafter also referred to as second insulating substrates) carrying semiconductor elements, and the wiring substrate 10 of this embodiment has a plurality of electronic components 40, which are at least one of semiconductor elements and second insulating substrates carrying semiconductor elements, mounted on the thin-film capacitors 30. More specifically, the plurality of electronic components 40 are mounted on the back surface (on the top surface of the thin-film capacitors 30) of the surface of the thin-film capacitor 30 that faces the first insulating substrate 20 for each group consisting of one or more electronic components 40. Here, the second insulating substrate may be, for example, a ceramic substrate similar to the first layer 22, or may be a resin substrate similar to the second layer.

なお、配線基板１０が備えるすべての電子部品４０のうちの一部は、薄膜キャパシタ３０上に配置されることなく、第２層２４上の搭載エリアのうちの、薄膜キャパシタが配置されていない搭載エリアに搭載されていてもよい。図１では、薄膜キャパシタ３０上に、電子部品４０として、複数の半導体素子４２を搭載した第２絶縁基板４４が配置される様子を例示している。半導体素子４２を除いた第２絶縁基板４４の厚みは、例えば０．０２～０．５ｍｍとすることができる。電子部品４０を薄膜キャパシタ３０上に搭載することで、電子部品４０内の回路を構成する配線構造の端部（バンプ等）が、薄膜キャパシタ３０の上面の第３電極パッド３７と接続される。 It should be noted that some of the electronic components 40 included in the wiring board 10 may be mounted on the mounting areas on the second layer 24 where no thin-film capacitor is arranged, without being arranged on the thin-film capacitor 30. FIG. 1 illustrates an example of a second insulating substrate 44 on which a plurality of semiconductor elements 42 are mounted as electronic components 40, arranged on the thin-film capacitor 30. The thickness of the second insulating substrate 44 excluding the semiconductor elements 42 can be, for example, 0.02 to 0.5 mm. By mounting the electronic components 40 on the thin-film capacitor 30, the ends (bumps, etc.) of the wiring structure that constitutes the circuit in the electronic components 40 are connected to the third electrode pads 37 on the upper surface of the thin-film capacitor 30.

上記のように、複数の薄膜キャパシタ３０の各々は、当該薄膜キャパシタ３０上に配置された電子部品４０と、第１絶縁基板２０の導体配線と、を電気的に接続する回路中に配置されている。そして、薄膜キャパシタ３０内の貫通ビア３６は、上記した回路の一部を構成する。 As described above, each of the thin-film capacitors 30 is disposed in a circuit that electrically connects the electronic components 40 disposed on the thin-film capacitor 30 to the conductor wiring of the first insulating substrate 20. The through vias 36 in the thin-film capacitor 30 form part of the circuit described above.

Ｂ．薄膜キャパシタの静電容量について：
本実施形態では、配線基板１０が備える複数の薄膜キャパシタ３０のうちの少なくとも１つの薄膜キャパシタ３０の静電容量は、配線基板１０が備える複数の薄膜キャパシタ３０のうちの他の薄膜キャパシタ３０の静電容量とは異なっている。本実施形態では、上記した少なくとも一つの薄膜キャパシタ３０と、他の薄膜キャパシタ３０とは、同種の誘電体により構成されている。そして、上記した少なくとも一つの薄膜キャパシタ３０と、他の薄膜キャパシタ３０との間で、誘電体層３３の面積を第１絶縁基板２０の上面視で異ならせることにより、静電容量を異ならせている。また、上記した少なくとも一つの薄膜キャパシタ３０と、他の薄膜キャパシタ３０との間で、誘電体層３３の厚みを異ならせることとしてもよいが、本実施形態では、上記厚みも同じにしている。 B. Capacitance of thin film capacitors:
In this embodiment, the capacitance of at least one of the thin film capacitors 30 included in the wiring board 10 is different from the capacitance of the other thin film capacitors 30 included in the wiring board 10. In this embodiment, the at least one thin film capacitor 30 and the other thin film capacitors 30 are made of the same type of dielectric. The capacitance is made different between the at least one thin film capacitor 30 and the other thin film capacitors 30 by making the area of the dielectric layer 33 different when viewed from above the first insulating substrate 20. In addition, the thickness of the dielectric layer 33 may be made different between the at least one thin film capacitor 30 and the other thin film capacitors 30, but in this embodiment, the thickness is also the same.

薄膜キャパシタ３０は、電流変化を吸収し、電源電圧の変動やノイズの発生を抑えるデカップリングコンデンサとして機能する。例えば、薄膜キャパシタ３０上に搭載される半導体素子（電子部品４０が、半導体素子４２を搭載した第２絶縁基板４４である場合には、第２絶縁基板４４上の半導体素子４２）に係る信号の伝達速度（通信速度など）が速いほど、あるいは、薄膜キャパシタ３０上に搭載される半導体素子の消費電力量が大きいほど、薄膜キャパシタ３０の誘電体層３３の静電容量は大きい方が望ましい。また、薄膜キャパシタ３０上に搭載される半導体素子の動作周波数によっても、薄膜キャパシタ３０において確保することが望まれる静電容量が異なる。本実施形態では、搭載する半導体素子に応じて薄膜キャパシタ３０で確保することが望まれる静電容量を、誘電体層３３の面積を適宜設定することによって確保している。そのため、配線基板１０が備える複数の薄膜キャパシタ３０においては、少なくとも一つの薄膜キャパシタ３０と、他の薄膜キャパシタ３０との間で、第１絶縁基板２０の上面視で誘電体層３３の面積が異なり、静電容量が異なっている。 The thin film capacitor 30 functions as a decoupling capacitor that absorbs current changes and suppresses fluctuations in the power supply voltage and the generation of noise. For example, the faster the signal transmission speed (communication speed, etc.) of the semiconductor element (semiconductor element 42 on the second insulating substrate 44 when the electronic component 40 is the second insulating substrate 44 on which the semiconductor element 42 is mounted) mounted on the thin film capacitor 30, or the greater the power consumption of the semiconductor element mounted on the thin film capacitor 30, the greater the capacitance of the dielectric layer 33 of the thin film capacitor 30 is desirable. In addition, the capacitance desired to be secured in the thin film capacitor 30 differs depending on the operating frequency of the semiconductor element mounted on the thin film capacitor 30. In this embodiment, the capacitance desired to be secured in the thin film capacitor 30 according to the semiconductor element mounted is secured by appropriately setting the area of the dielectric layer 33. Therefore, in the multiple thin film capacitors 30 provided on the wiring board 10, the area of the dielectric layer 33 differs between at least one thin film capacitor 30 and the other thin film capacitors 30 when viewed from above on the first insulating substrate 20, and the capacitance differs.

また、本実施形態の配線基板１０では、薄膜キャパシタ３０を介して複数の電子部品４０を搭載する際に、薄膜キャパシタ３０で確保することが望まれる静電容量の大きさが比較的近い電子部品４０が同じグループになるように、複数の電子部品４０を分類している。そして、分類したグループごとに、誘電体層３３の面積が適切に設定された共通する薄膜キャパシタ３０上に搭載している。例えば、同じグループに含まれる電子部品４０の各々がノイズ除去のために要求する静電容量のうちで、最も大きな静電容量を満たすように、当該同じグループの電子部品４０を搭載する薄膜キャパシタ３０の面積を定めればよい。 In addition, in the wiring board 10 of this embodiment, when multiple electronic components 40 are mounted via thin film capacitors 30, the multiple electronic components 40 are classified so that electronic components 40 having relatively similar capacitance values desired to be secured by the thin film capacitors 30 are grouped together. Then, for each group, the electronic components 40 are mounted on a common thin film capacitor 30 in which the area of the dielectric layer 33 is appropriately set. For example, the area of the thin film capacitor 30 on which the electronic components 40 of the same group are mounted can be determined so as to satisfy the largest capacitance required for noise removal by each of the electronic components 40 included in the same group.

なお、通常は、各電子部品４０では裏面全体に接続端子が形成されているため、薄膜キャパシタ３０を上面視すると、各電子部品４０は、薄膜キャパシタ３０の外周の内側に配置されることになる。また、本実施形態では、配線基板１０が備える複数の薄膜キャパシタ３０の各々は、上面視で（配線基板１０を、第１絶縁基板２０と薄膜キャパシタ３０との積層方向から見たときに）、第１絶縁基板２０の外周の内側に配置されている。そのため、第１絶縁基板２０における薄膜キャパシタ３０が配置される面を有効利用しつつ、配線基板１０に搭載された薄膜キャパシタ３０等によって、配線基板１０を実装する動作が妨げられることを抑えることができる。 In addition, since each electronic component 40 usually has a connection terminal formed over the entire back surface, when the thin film capacitor 30 is viewed from above, each electronic component 40 is arranged inside the outer periphery of the thin film capacitor 30. Also, in this embodiment, each of the multiple thin film capacitors 30 provided on the wiring board 10 is arranged inside the outer periphery of the first insulating substrate 20 when viewed from above (when the wiring board 10 is viewed from the stacking direction of the first insulating substrate 20 and the thin film capacitor 30). Therefore, while effectively utilizing the surface of the first insulating substrate 20 on which the thin film capacitor 30 is arranged, it is possible to prevent the thin film capacitor 30 mounted on the wiring board 10 from interfering with the operation of mounting the wiring board 10.

Ｃ．配線基板の製造方法：
図４は、配線基板１０の製造方法の一例を表すフローチャートである。配線基板１０を製造する際には、まず、第１絶縁基板２０を作製する（工程Ｔ１００）。ここでは、第１絶縁基板２０を構成する各層の材料となる複数のセラミックグリーンシートを用意し、用意したグリーンシートに対して、予め定められた位置に、打抜き加工やレーザ加工によりホールを形成する。そして、形成したホールに導電性ペーストをスクリーン印刷等により充填し、未焼成のビアを形成する。また、特定のグリーンシート上に、導電体ペーストをスクリーン印刷することにより、導体配線の一部を構成するためのパターンを有する未焼成の導体層を形成する。これらのグリーンシートを特定の順序で積層し、加熱および加圧することにより積層体（以下、第１絶縁基板積層体と呼ぶ）を得る。得られた第１絶縁基板積層体を脱脂および焼成することで、第１絶縁基板２０が得られる。 C. Manufacturing method of wiring board:
FIG. 4 is a flow chart showing an example of a method for manufacturing the wiring board 10. When manufacturing the wiring board 10, first, the first insulating substrate 20 is produced (step T100). Here, a plurality of ceramic green sheets that are materials for each layer constituting the first insulating substrate 20 are prepared, and holes are formed in the prepared green sheets at predetermined positions by punching or laser processing. Then, the formed holes are filled with conductive paste by screen printing or the like to form unfired vias. In addition, an unfired conductor layer having a pattern for forming a part of the conductor wiring is formed by screen printing a conductor paste on a specific green sheet. These green sheets are stacked in a specific order, and heated and pressed to obtain a laminate (hereinafter referred to as a first insulating substrate laminate). The obtained first insulating substrate laminate is degreased and fired to obtain the first insulating substrate 20.

次に、薄膜キャパシタ３０を作製する（工程Ｔ１１０）。配線基板１０が備える複数の薄膜キャパシタ３０は、既述したように、同種の誘電体により構成される誘電体層３３を備える。複数の薄膜キャパシタ３０のうちの一部の薄膜キャパシタ３０では、他の薄膜キャパシタ３０と比べて誘電体層３３の厚みが異なっていてもよいが、ここでは、配線基板１０が備える複数の薄膜キャパシタ３０の誘電体層３３の厚みが同じである場合の製造方法の例を示す。誘電体層３３を構成する誘電体の種類および誘電体層３３の厚みが同じであれば、これらの薄膜キャパシタ３０を同時に製造することができる。 Next, the thin film capacitors 30 are fabricated (step T110). As described above, the multiple thin film capacitors 30 provided on the wiring board 10 have dielectric layers 33 made of the same type of dielectric. Some of the multiple thin film capacitors 30 may have a different thickness of the dielectric layer 33 compared to the other thin film capacitors 30, but here we will show an example of a manufacturing method in which the thicknesses of the dielectric layers 33 of the multiple thin film capacitors 30 provided on the wiring board 10 are the same. If the type of dielectric that constitutes the dielectric layer 33 and the thickness of the dielectric layer 33 are the same, these thin film capacitors 30 can be manufactured simultaneously.

具体的には、作製すべき複数の薄膜キャパシタ３０を作製可能な大きさの誘電体シートを用意し、その各面上に、下部電極層３２あるいは上部電極層３４を形成するために予め定めたパターンに成形された金属箔を配置する。あるいは、スパッタリング法、ＣＶＤ法、あるいはＰＶＤ法等の成膜法を用いるなど、異なる方法によって、誘電体シート上に下部電極層３２および上部電極層３４を形成してもよい。また、得られた導体層に対してエッチング等によりパターニングを行って、下部電極層３２および上部電極層３４を形成してもよい。当然、下部電極層３２、誘電体層３３および上部電極層３４が一体となったものに対してパターニングを行ってもよい。 Specifically, a dielectric sheet large enough to produce the multiple thin-film capacitors 30 to be produced is prepared, and metal foil formed into a predetermined pattern to form the lower electrode layer 32 or upper electrode layer 34 is placed on each side of the dielectric sheet. Alternatively, the lower electrode layer 32 and upper electrode layer 34 may be formed on the dielectric sheet by a different method, such as using a film formation method such as sputtering, CVD, or PVD. The resulting conductor layer may also be patterned by etching or the like to form the lower electrode layer 32 and upper electrode layer 34. Naturally, patterning may also be performed on the integrated lower electrode layer 32, dielectric layer 33, and upper electrode layer 34.

その後、下部電極層３２および上部電極層３４の各々を被覆するように絶縁層（例えば樹脂層）を設けて、下部絶縁層３１および上部絶縁層３５を形成して、下部絶縁層３１、下部電極層３２、誘電体層３３、上部電極層３４、および上部絶縁層３５を備える積層体（以下、キャパシタ積層体シートと呼ぶ）を作製する。得られたキャパシタ積層体シートの予め定められた位置に、打抜き加工やレーザ加工によりホールを形成し、形成したホールに導電性ペーストをスクリーン印刷等により充填して、貫通ビア３６が形成される。そして、上部絶縁層３５の上面において、各貫通ビア３６の端部が露出する部位を覆うように、スクリーン印刷等により導電性被膜のパターンが設けられて、複数の第３電極パッド３７が形成される。その後、キャパシタ積層体シートを、予め定めた複数種類の大きさにダイシングして、配線基板１０が備える複数種類の薄膜キャパシタ３０の各々の大きさに対応する大きさに切り分ける。これにより、配線基板１０が備える複数種類の薄膜キャパシタ３０が得られる。 Then, an insulating layer (e.g., a resin layer) is provided so as to cover each of the lower electrode layer 32 and the upper electrode layer 34, and the lower insulating layer 31 and the upper insulating layer 35 are formed to produce a laminate (hereinafter referred to as a capacitor laminate sheet) including the lower insulating layer 31, the lower electrode layer 32, the dielectric layer 33, the upper electrode layer 34, and the upper insulating layer 35. Holes are formed at predetermined positions of the obtained capacitor laminate sheet by punching or laser processing, and the formed holes are filled with conductive paste by screen printing or the like to form through vias 36. Then, on the upper surface of the upper insulating layer 35, a pattern of a conductive coating is provided by screen printing or the like so as to cover the exposed ends of each through via 36, and a plurality of third electrode pads 37 are formed. Then, the capacitor laminate sheet is diced into a plurality of predetermined sizes, and cut into sizes corresponding to the sizes of the plurality of types of thin film capacitors 30 provided on the wiring board 10. As a result, a plurality of types of thin film capacitors 30 provided on the wiring board 10 are obtained.

また、配線基板１０に搭載すべき電子部品４０を用意する（工程Ｔ１２０）。すなわち、電子部品４０としての半導体素子、あるいは、半導体素子を搭載した第２絶縁基板を用意する。そして、第１絶縁基板２０、薄膜キャパシタ３０、および電子部品４０の各部材を接合して（工程Ｔ１３０）、配線基板１０を完成する。薄膜キャパシタ３０は、例えば、フリップチップボンダ（ＦＣボンダ）等の設備でＴＣＢ（Thermal Compression Bonding：熱圧着）または積層プレスにより、第１絶縁基板２０に圧着される。このような第１絶縁基板２０と薄膜キャパシタ３０との間の接合は、例えば、第１絶縁基板２０と薄膜キャパシタ３０との間に樹脂を含む絶縁性の接着層を介在させることにより行えばよい。第１絶縁基板２０と薄膜キャパシタ３０とを互いに接合する接着層が含む樹脂は、例えば、第１絶縁基板２０の第２層２４を構成する樹脂や、薄膜キャパシタ３０の下部絶縁層３１を構成する樹脂と同種の樹脂とすることができる。また、半導体素子等の電子部品４０は、例えば、ＦＣボンダ等の設備でＴＣＢ（Thermal Compression Bonding：熱圧着）により、第１絶縁基板２０上に接合された薄膜キャパシタ３０上に接合される。 Also, the electronic component 40 to be mounted on the wiring board 10 is prepared (step T120). That is, a semiconductor element as the electronic component 40, or a second insulating substrate on which a semiconductor element is mounted is prepared. Then, the first insulating substrate 20, the thin film capacitor 30, and the electronic component 40 are bonded together (step T130) to complete the wiring substrate 10. The thin film capacitor 30 is bonded to the first insulating substrate 20 by, for example, TCB (Thermal Compression Bonding) or lamination pressing using equipment such as a flip chip bonder (FC bonder). The bonding between the first insulating substrate 20 and the thin film capacitor 30 can be performed, for example, by interposing an insulating adhesive layer containing a resin between the first insulating substrate 20 and the thin film capacitor 30. The resin contained in the adhesive layer bonding the first insulating substrate 20 and the thin film capacitor 30 to each other can be, for example, the same type of resin as the resin constituting the second layer 24 of the first insulating substrate 20 or the resin constituting the lower insulating layer 31 of the thin film capacitor 30. In addition, electronic components 40 such as semiconductor elements are bonded onto the thin film capacitor 30 bonded onto the first insulating substrate 20, for example, by thermal compression bonding (TCB) using equipment such as an FC bonder.

以上のように構成された本実施形態の配線基板１０によれば、複数の薄膜キャパシタ３０の各々が備える誘電体層３３は、同種の誘電体により構成されており、複数の薄膜キャパシタ３０のうちの記少なくとも１つの薄膜キャパシタ３０は、他の薄膜キャパシタ３０に比べて、誘電体層３３の面積が第１絶縁基板２０の上面視で異なると共に、静電容量が異なっている。このような構成とすることで、配線基板１０が性質の異なる複数の電子部品４０を搭載する際に、各電子部品４０のノイズ低減に適した静電容量を有する薄膜キャパシタ３０上に電子部品４０を搭載することが可能になる。そして、薄膜キャパシタ３０上に搭載した電子部品４０のノイズ除去に必要な静電容量を、各薄膜キャパシタ３０の面積により確保することが可能になる。 According to the wiring board 10 of the present embodiment configured as described above, the dielectric layer 33 of each of the multiple thin film capacitors 30 is composed of the same type of dielectric, and at least one of the multiple thin film capacitors 30 has a different area of the dielectric layer 33 when viewed from above the first insulating substrate 20 and a different capacitance compared to the other thin film capacitors 30. With this configuration, when the wiring board 10 mounts multiple electronic components 40 with different properties, it is possible to mount the electronic components 40 on the thin film capacitors 30 having a capacitance suitable for reducing noise of each electronic component 40. Then, the capacitance required for noise removal of the electronic components 40 mounted on the thin film capacitors 30 can be secured by the area of each thin film capacitor 30.

このとき、ノイズ除去のために薄膜キャパシタ３０に望まれる静電容量が比較的小さい電子部品４０は、静電容量が比較的小さく上面視したときの面積が比較的小さい薄膜キャパシタ３０上に搭載すればよいため、配線基板１０が備える複数の薄膜キャパシタ３０の面積の合計を抑えることができる。その結果、配線基板１０全体の小型化が可能になる。すなわち、既述したように、通常は、各電子部品４０では裏面全体に接続端子（バンプ）が形成されているため、薄膜キャパシタ３０を上面視すると、薄膜キャパシタ３０の面積は、搭載する電子部品４０の面積の合計以上となるが、本実施形態によれば、薄膜キャパシタ３０の面積を、電子部品４０の大きさと静電容量の観点から必要な範囲で抑えることにより、配線基板１０の構成を簡素化することが可能になる。 In this case, since the electronic component 40 having a relatively small capacitance desired for the thin film capacitor 30 for noise elimination can be mounted on the thin film capacitor 30 having a relatively small capacitance and a relatively small area when viewed from above, the total area of the multiple thin film capacitors 30 provided on the wiring board 10 can be reduced. As a result, the entire wiring board 10 can be made smaller. That is, as described above, since each electronic component 40 usually has a connection terminal (bump) formed on the entire back surface, when the thin film capacitor 30 is viewed from above, the area of the thin film capacitor 30 is equal to or greater than the total area of the mounted electronic components 40. However, according to this embodiment, the area of the thin film capacitor 30 can be reduced to a necessary range from the viewpoint of the size and capacitance of the electronic components 40, thereby simplifying the configuration of the wiring board 10.

配線基板１０全体を小型化するために、配線基板１０に搭載する複数の電子部品４０の各々を、どのような薄膜キャパシタ３０上に配置するのかを設定する方法の一例を、以下に示す。まず、配線基板１０に搭載する複数の電子部品４０のうちで、ノイズ低減のために薄膜キャパシタ３０に要求する静電容量が最も大きい電子部品４０に合わせて、最も大きな薄膜キャパシタ３０の大きさを設定する。そして、上記した要求する静電容量が最も大きい電子部品４０以外であって、当該薄膜キャパシタ３０によりノイズ低減可能な電子部品４０の中から、当該薄膜キャパシタ３０の面積が許容する範囲で、上記した要求する静電容量が最も大きい電子部品４０と共に当該薄膜キャパシタ３０に搭載する電子部品４０を決定する。その後、残余の電子部品４０のうちで、ノイズ低減のために薄膜キャパシタ３０に要求する静電容量が最も大きい電子部品４０に合わせて、２番目に大きな薄膜キャパシタ３０の大きさを設定する。そして、上記残余の電子部品４０であって、上記２番目に大きな薄膜キャパシタ３０によりノイズ低減可能な電子部品４０の中から、当該２番目に大きな薄膜キャパシタ３０に搭載する電子部品４０を決定し、同様の動作を繰り返せばよい。また、このとき、近くに配置すべき電子部品４０の組み合わせ等も考慮して、配線基板１０全体での配置を調整すればよい。 In order to miniaturize the entire wiring board 10, an example of a method for determining on what thin-film capacitor 30 each of the multiple electronic components 40 mounted on the wiring board 10 is to be placed is shown below. First, the size of the largest thin-film capacitor 30 is set according to the electronic component 40 that requires the thin-film capacitor 30 to have the largest capacitance for noise reduction among the multiple electronic components 40 mounted on the wiring board 10. Then, among the electronic components 40 that can reduce noise by the thin-film capacitor 30 other than the electronic component 40 that requires the largest capacitance, the electronic component 40 to be mounted on the thin-film capacitor 30 together with the electronic component 40 that requires the largest capacitance is determined within the range allowed by the area of the thin-film capacitor 30. After that, the size of the second largest thin-film capacitor 30 is set according to the electronic component 40 that requires the thin-film capacitor 30 to have the largest capacitance for noise reduction among the remaining electronic components 40. Then, from among the remaining electronic components 40 that can reduce noise using the second largest thin-film capacitor 30, the electronic component 40 to be mounted on the second largest thin-film capacitor 30 is selected, and the same operation is repeated. At this time, the arrangement of the entire wiring board 10 can be adjusted taking into consideration the combination of electronic components 40 to be placed nearby.

さらに、本実施形態では、同種の誘電体により構成される誘電体層３３の各々を同じ厚みにすることで、各薄膜キャパシタ３０の誘電率を、誘電体層３３の面積のみにより調節することができる。そして、これらの面積の異なる誘電体層３３を備える複数の薄膜キャパシタ３０を一体でまとめて形成した後に個々の薄膜キャパシタに分割して作製することができ、製造工程を簡素化できる。ただし、各薄膜キャパシタ３０が備える誘電体層３３のうちの一部は、他の誘電体層３３とは異なる厚みとしてもよい。この場合には、同じ厚みの誘電体層３３を備える薄膜キャパシタ３０ごとに、一体でまとめて形成した後に分割して作製することができる。各薄膜キャパシタ３０が備える誘電体層３３のうちの一部の厚みが異なる場合には、各薄膜キャパシタ３０の誘電体層３３の面積の合計を抑え、配線基板１０のさらなる小型化が可能になる。 Furthermore, in this embodiment, by making each of the dielectric layers 33 made of the same type of dielectric the same thickness, the dielectric constant of each thin film capacitor 30 can be adjusted only by the area of the dielectric layer 33. Then, a plurality of thin film capacitors 30 having dielectric layers 33 with different areas can be formed as a single unit and then divided into individual thin film capacitors, simplifying the manufacturing process. However, some of the dielectric layers 33 of each thin film capacitor 30 may have a different thickness from the other dielectric layers 33. In this case, each thin film capacitor 30 having a dielectric layer 33 of the same thickness can be formed as a single unit and then divided. When some of the dielectric layers 33 of each thin film capacitor 30 have different thicknesses, the total area of the dielectric layers 33 of each thin film capacitor 30 can be reduced, and the wiring board 10 can be further miniaturized.

また、本実施形態によれば、薄膜キャパシタ３０を、例えば第１絶縁基板２０のような基板内に内蔵するのではなく、第１絶縁基板２０とは別体で予め作製した後に、第１絶縁基板２０上に搭載している。そのため、薄膜キャパシタ３０を第１絶縁基板２０上に搭載するのに先だって、例えば薄膜キャパシタ３０の回路を検査することができ、薄膜キャパシタ３０に不具合がある場合には、不具合のある薄膜キャパシタ３０を用いることなく、検査に合格した薄膜キャパシタ３０のみを用いて配線基板１０を組み立てることができる。その結果、絶縁基板全体が不良となることを抑え、配線基板１０を製造する際の歩留まりを向上させることができる。 In addition, according to this embodiment, the thin film capacitor 30 is not embedded in a substrate such as the first insulating substrate 20, but is fabricated separately from the first insulating substrate 20 and then mounted on the first insulating substrate 20. Therefore, for example, the circuit of the thin film capacitor 30 can be inspected before mounting the thin film capacitor 30 on the first insulating substrate 20, and if there is a defect in the thin film capacitor 30, the wiring substrate 10 can be assembled using only the thin film capacitors 30 that have passed the inspection, without using the defective thin film capacitor 30. As a result, it is possible to prevent the entire insulating substrate from becoming defective, and to improve the yield when manufacturing the wiring substrate 10.

さらに、本実施形態によれば、上記のように薄膜キャパシタ３０を第１絶縁基板２０とは別体で予め作製するため、例えば第１絶縁基板２０のような基板内に薄膜キャパシタを内蔵する場合とは異なり、配線基板にキャパシタを設けることに起因して絶縁基板の構内部造が複雑化することがない。そして、予め別体で作製した第１絶縁基板２０と薄膜キャパシタ３０とは、例えば、樹脂を含む絶縁性の接着層を介在させることで容易に接合することができ、熱圧着のような一般的な接合工程により接合することができる。そのため、配線基板全体の製造工程を簡素化することができる。 Furthermore, according to this embodiment, since the thin film capacitor 30 is fabricated in advance separately from the first insulating substrate 20 as described above, unlike the case where a thin film capacitor is embedded in a substrate such as the first insulating substrate 20, the structure of the insulating substrate does not become complicated due to the provision of a capacitor in the wiring substrate. Furthermore, the first insulating substrate 20 and the thin film capacitor 30, which are fabricated in advance separately, can be easily joined together, for example, by interposing an insulating adhesive layer containing a resin, and can be joined by a general joining process such as thermocompression bonding. This simplifies the manufacturing process of the entire wiring substrate.

また、本実施形態によれば、第１絶縁基板２０の上面において複数の薄膜キャパシタ３０を並べて配置するため、複数の薄膜キャパシタ３０が互いに干渉することを抑え、ノイズ低減の効果を高めることができる。また、配線基板１０が備える複数の電子部品４０は、グループごとに分かれて、いずれかの薄膜キャパシタ３０上に配置されるため、電子部品４０間での信号の混濁や、信号が互いに干渉することを抑え、ノイズ低減の効果を高めることができる。 In addition, according to this embodiment, multiple thin film capacitors 30 are arranged side by side on the upper surface of the first insulating substrate 20, which prevents the multiple thin film capacitors 30 from interfering with each other, thereby enhancing the effect of noise reduction. Furthermore, the multiple electronic components 40 provided on the wiring substrate 10 are divided into groups and arranged on one of the thin film capacitors 30, which prevents signal confusion between the electronic components 40 and interference between the signals, thereby enhancing the effect of noise reduction.

特に、本実施形態によれば、薄膜キャパシタ３０上に電子部品４０を配置しており、薄膜キャパシタ３０が、ノイズ除去の対象となる電子部品４０の直下に配置されるため、回路長がより短くなって、各半導体素子における電荷の変動幅を抑えることが容易になり、信号ノイズの除去を効率的に行うことが可能になる。 In particular, according to this embodiment, the electronic component 40 is placed on the thin film capacitor 30, and the thin film capacitor 30 is placed directly below the electronic component 40 that is the target of noise removal. This shortens the circuit length, making it easier to suppress the fluctuation range of the charge in each semiconductor element, and enabling efficient removal of signal noise.

また、本実施形態によれば、各々の薄膜キャパシタ３０内には、薄膜キャパシタ３０上に配置された電子部品４０と、第１絶縁基板２０の導体配線と、を電気的に接続する回路の一部を構成するために貫通ビア３６が形成されているため、回路構成を簡素化して回路長を短くし、ノイズ低減の効果を高めることができる。ただし、回路長の影響が許容範囲であれば、薄膜キャパシタ３０内において上記回路を構成する導体部は、例えば、積層方向（Ｚ軸方向）に垂直な水平方向に引き回される部位を有していてもよい。 In addition, according to this embodiment, a through via 36 is formed in each thin film capacitor 30 to form part of a circuit that electrically connects the electronic components 40 arranged on the thin film capacitor 30 to the conductor wiring of the first insulating substrate 20, so that the circuit configuration can be simplified, the circuit length can be shortened, and the noise reduction effect can be improved. However, if the effect of the circuit length is within an acceptable range, the conductor portion that forms the above circuit in the thin film capacitor 30 may have a portion that is routed in a horizontal direction perpendicular to the stacking direction (Z-axis direction), for example.

Ｃ．他の実施形態：
上記した実施形態では、第１絶縁基板２０は、第１層２２と第２層２４とを備えることとしたが、異なる構成としてもよい。例えば、第１層２２と同様のセラミック基板のみによって構成する、あるいは、第２層と同様の樹脂基板のみによって構成するなどとすることができる。 C. Other embodiments:
In the above embodiment, the first insulating substrate 20 includes the first layer 22 and the second layer 24, but may have a different configuration. For example, the first insulating substrate 20 may be made of only a ceramic substrate similar to the first layer 22, or may be made of only a resin substrate similar to the second layer.

上記した実施形態では、第１絶縁基板２０と薄膜キャパシタ３０との間の接合は、第１絶縁基板２０と薄膜キャパシタ３０との間に樹脂を含む絶縁性の接着層を介在させることとしたが、第１絶縁基板２０と薄膜キャパシタ３０との間にはんだを介在させることで接合してもよい。 In the above embodiment, the first insulating substrate 20 and the thin film capacitor 30 are bonded by interposing an insulating adhesive layer containing resin between the first insulating substrate 20 and the thin film capacitor 30, but the first insulating substrate 20 and the thin film capacitor 30 may also be bonded by interposing solder between them.

本開示は、上述の実施形態等に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。 The present disclosure is not limited to the above-mentioned embodiments, and can be realized in various configurations without departing from the spirit of the present disclosure. For example, the technical features in the embodiments corresponding to the technical features in each form described in the Summary of the Invention column can be replaced or combined as appropriate to solve some or all of the above-mentioned problems or to achieve some or all of the above-mentioned effects. Furthermore, if a technical feature is not described as essential in this specification, it can be deleted as appropriate.

１０…配線基板
２０…第１絶縁基板
２２…第１層
２４…第２層
２６…第１電極パッド
２８…第２電極パッド
３０…薄膜キャパシタ
３１…下部絶縁層
３２…下部電極層
３３…誘電体層
３４…上部電極層
３５…上部絶縁層
３６…貫通ビア
３７…第３電極パッド
４０…電子部品
４２…半導体素子
４４…第２絶縁基板 REFERENCE SIGNS LIST 10 wiring board 20 first insulating substrate 22 first layer 24 second layer 26 first electrode pad 28 second electrode pad 30 thin film capacitor 31 lower insulating layer 32 lower electrode layer 33 dielectric layer 34 upper electrode layer 35 upper insulating layer 36 through via 37 third electrode pad 40 electronic component 42 semiconductor element 44 second insulating substrate

Claims

A wiring board,
A first insulating substrate including an insulating portion made of an insulating material and a conductor wiring;
a plurality of thin film capacitors provided on an upper surface of the first insulating substrate;
A plurality of electronic components, which are at least one of a semiconductor element and a second insulating substrate having a semiconductor element mounted thereon;
Equipped with
the plurality of electronic components are mounted on a back surface of a surface of the thin film capacitor facing the first insulating substrate in any one of the plurality of thin film capacitors for each group constituted by one or more of the electronic components;
each of the plurality of thin film capacitors is disposed in a circuit that electrically connects the electronic component disposed on the thin film capacitor and the conductor wiring of the first insulating substrate;
a capacitance of at least one thin film capacitor among the plurality of thin film capacitors is different from a capacitance of another thin film capacitor among the plurality of thin film capacitors;
the dielectric layers of each of the thin film capacitors are made of the same type of dielectric;
The wiring board, wherein the at least one thin film capacitor among the plurality of thin film capacitors has a dielectric layer with a different area when viewed from above on the first insulating substrate, compared to the other thin film capacitors.

2. The wiring board according to claim 1,
The wiring board, wherein a through via that constitutes the circuit is formed in the thin film capacitor.

3. The wiring board according to claim 1,
A wiring board, characterized in that, when the wiring board is viewed from a lamination direction of the first insulating substrate and the thin film capacitors, the plurality of thin film capacitors are arranged inside the outer periphery of the first insulating substrate.

4. The wiring board according to claim 1,
The wiring board, wherein the first insulating substrate and the thin film capacitor are bonded to each other via an insulating adhesive layer containing a resin.