[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7528628B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP7528628B2
JP7528628B2 JP2020139278A JP2020139278A JP7528628B2 JP 7528628 B2 JP7528628 B2 JP 7528628B2 JP 2020139278 A JP2020139278 A JP 2020139278A JP 2020139278 A JP2020139278 A JP 2020139278A JP 7528628 B2 JP7528628 B2 JP 7528628B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
main surface
type
buffer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020139278A
Other languages
English (en)
Other versions
JP2022035157A (ja
Inventor
則 陳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2020139278A priority Critical patent/JP7528628B2/ja
Priority to US17/322,770 priority patent/US11695065B2/en
Priority to DE102021119575.6A priority patent/DE102021119575A1/de
Priority to CN202110928918.2A priority patent/CN114078963A/zh
Publication of JP2022035157A publication Critical patent/JP2022035157A/ja
Application granted granted Critical
Publication of JP7528628B2 publication Critical patent/JP7528628B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/50—Physical imperfections
    • H10D62/53—Physical imperfections the imperfections being within the semiconductor body 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本開示は、半導体装置および半導体装置の製造方法に関する。
近年、省エネルギーの観点から電鉄分野、車載分野、産業機械分野または民生用機器分野などにおいて、エネルギー損失の低い半導体装置が必要とされている。例えば、半導体ウエハの厚みを薄くすることは、薄くした分の電気抵抗を低減することができるため、半導体装置のエネルギー損失を抑制する上で有効である。しかし、半導体ウエハを薄くした場合、空乏層が半導体ウエハの裏面に届きやすくなり耐圧の低下やリーク電流の増大が発生する。そこで、特許文献１では、不純物濃度がドリフト層よりも高いバッファ層を半導体ウエハの裏面側に形成することで、空乏層を緩やかに止めることができる半導体装置が提案されている。
国際公開２０１６－１４７２６４号公報
しかしながら、特許文献１の半導体装置では、正孔のライフタイムに起因したスイッチング損失が発生するという問題があった。
本開示は上記した問題点を解決するためになされたものであり、正孔のライフタイムを制御してスイッチング損失を抑制した半導体装置及びその製造方法を提供することを目的とするものである。
本開示に係る半導体装置は、第１主面と第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板と、ドリフト層と第２主面との間にドリフト層に接して設けられ、ドリフト層より抵抗率が小さく、ドリフト層より高い不純物濃度を有する第１導電型の第１バッファ層と、第１バッファ層と第２主面との間に設けられ、抵抗率がドリフト層より大きい高抵抗層と、を備え、高抵抗層の抵抗率は、１０Ωｃｍ～１０００Ωｃｍである。
本開示に係る半導体装置の製造方法は、第１主面と前記第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板を用意する工程と、半導体基板に第２主面から第１主面に向かう深さ方向へ第１導電型不純物の注入を行う第１注入工程と、第１導電型不純物を熱処理にて拡散させてドリフト層よりも低い抵抗率である第１バッファ層を形成し、第１バッファ層と第２主面との間には第１導電型不純物を拡散させずドリフト層より高い抵抗率である高抵抗層を形成する熱処理工程と、を備え、高抵抗層の抵抗率は、１０Ωｃｍ～１０００Ωｃｍである。
本開示に係る半導体装置によれば、半導体基板の第２主面とバッファ層との間に、高抵抗層を設けることで、正孔のライフタイムを制御してスイッチング損失を抑制することができる。
また、本開示に係る半導体装置の製造方法によれば、半導体基板の第２主面から第１主面に向かう深さ方向へ不純物注入を行い、熱処理工程にて高抵抗層とバッファ層を同時に形成することで、正孔のライフタイムを制御してスイッチング損失を抑制することができる半導体装置を製造することができる。
実施の形態１に係る半導体装置を示す平面図である。 実施の形態１に係る半導体装置のセル領域の構成を示す部分拡大平面図である。 実施の形態１に係る半導体装置のセル領域の構成を示すＡ－Ａ断面図である。 実施の形態１に係る半導体装置のセル領域の構成を示すＢ－Ｂ断面図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 比較例の半導体装置を示す図である。 比較例の半導体装置と実施の形態１に係る半導体装置との抵抗率分布を示す図である。 基板との抵抗率比とプロトン注入量との関係を示す図である。 比較例の半導体装置と実施の形態１に係る半導体装置とのターンオフ損失とコレクタエミッタ間電圧の関係を示す図である。 実施の形態１の変形例に係る半導体装置を示す図である。 実施の形態１の変形例に係る半導体装置の抵抗率分布を示す図である。 実施の形態２に係る半導体装置を示す図である。
以下、図面を参照しながら実施の形態について説明する。図面は模式的に示されたものであるため、サイズおよび位置の相互関係は変更し得る。以下の説明では、同じまたは対応する構成要素には同じ符号を付与し、繰り返しの説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられているものであり、実施される際の位置および方向を限定するものではない。
また、以下の説明では、ｎおよびｐは半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明する。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置を示す平面図であり、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である半導体装置を示す。
図１に示すように、セル領域１０にはパッド領域４０が隣接して設けられている。パッド領域４０は半導体装置１００を制御するための制御パッド４１が設けられる領域である。セル領域１０およびパッド領域４０を合わせた領域の周囲には半導体装置１００の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置１００のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ（Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ）を設けてもよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数やＶＬＤに用いられる濃度分布は、半導体装置１００の耐圧設計によって適宜選択してよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層を設けてもよく、パッド領域４０にセル領域を設けてもよい。
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ、４１ｅであってよい。電流センスパッド４１ａは、半導体装置１００のセル領域に流れる電流を検知するための制御パッドで、半導体装置１００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部に電気的に接続された制御パッドである。
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはセル領域１０のｐ型ベース層に電気的に接続され、ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ、４１ｅは、半導体装置１００に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１００の温度を測定する。
図２は、実施の形態１に係る半導体装置のセル領域の構成を示す部分拡大平面図である。また、図３および図４は、実施の形態１に係る半導体装置のセル領域の構成を示す断面図である。図２は、図１に示した半導体装置１００における破線８２で囲った領域を拡大して示したものである。図３は、図２に示した半導体装置１００の破線Ａ－Ａにおける断面図であり、図４は、図２に示した半導体装置１００の破線Ｂ－Ｂにおける断面図である。
図２に示すように、セル領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。アクティブトレンチゲート１１は、半導体基板に形成されたトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａを有する。ダミートレンチゲート１２は、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａを有する。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、半導体装置１００の第１主面上に設けられるエミッタ電極に電気的に接続される。すなわち、アクティブトレンチゲート１１はゲート駆動電圧を印加できるが、ダミートレンチゲート１２はゲート駆動電圧を印加できない。
ｎ＋型層１３が、アクティブトレンチゲート１１の幅方向の両側にゲートトレンチ絶縁膜１１ｂに接して設けられる。ｎ＋型エミッタ層１３は、アクティブトレンチゲート１１の延伸方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。ｐ＋型コンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にも設けられる。
図２では、１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数を３としたが、１以上であればよい。また、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は１以上であってよく、ダミートレンチゲート１２の数は０であってもよい。すなわち、セル領域１０に設けられるトレンチの全てをアクティブトレンチゲート１１としてもよい。
図３は、半導体装置１００の図２における破線Ａ－Ａでの断面図である。図３において半導体装置１００は、半導体基板からなるｎ－型ドリフト層１を有している。半導体装置１００は、半導体基板からなるｎ－型ドリフト層１を有している。半導体基板は、図３においては、ｎ＋型エミッタ層１３およびｐ＋型コンタクト層１４からｐ型コレクタ層１６までの範囲である。図３においてｎ＋型エミッタ層１３およびｐ＋型コンタクト層１４の紙面上端を半導体基板の第１主面、ｐ型コレクタ層１６の紙面下端を半導体基板の第２主面と呼ぶ。半導体基板の第１主面は、半導体装置１００のおもて面側の主面であり、半導体基板の第２主面は、半導体装置１００の裏面側の主面である。半導体装置１００は、第１主面と第１主面に対向する第２主面との間にｎ－型ドリフト層１を有している。
図３に示すように、半導体装置１００は、ｎ－型ドリフト層１の第１主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２が設けられている。なお、半導体装置１００は、ｎ型キャリア蓄積層２が設けられずに、図３で示したｎ型キャリア蓄積層２の領域にもｎ－型ドリフト層１が設けられてもよい。ｎ型キャリア蓄積層２を設けることによって、半導体装置１００に電流が流れた際の通電損失を抑制することができる。ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後、注入したｎ型不純物をアニールによってｎ－型ドリフト層１である半導体基板内に拡散させることで形成される。
ｎ型キャリア蓄積層２の第１主面側には、ｐ型ベース層１５が設けられている。ｐ型ベース層１５はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。ｐ型ベース層１５の第１主面側には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接してｎ＋型エミッタ層１３が設けられ、残りの領域にｐ＋型コンタクト層１４が設けられている。ｎ＋型エミッタ層１３およびｐ＋型コンタクト層１４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層１４とｐ型ベース層１５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでもよい。
また、半導体装置１００は、ｎ－型ドリフト層１の第２主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。半導体装置１００のｎ型バッファ層３は、第１のｎ型バッファ層３ａと第２のｎ型バッファ層３ｂを備えており、第１のｎ型バッファ層３ａはプロトン（Ｈ＋）を注入して形成され、第２のｎ型バッファ層３ｂはリン（Ｐ）又は砒素（Ａｓ）を注入して形成されている。なお、第２のｎ型バッファ層３ｂが設けられず、第１のｎ型バッファ層３ａのみでもよい。ｎ型バッファ層３は、半導体装置１００または半導体装置１０１がオフ状態のときにｐ型ベース層１５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。
半導体装置１００は、第１のｎ型バッファ層３ａと第２のｎ型バッファ層３ｂとの間に、高抵抗層２０を備えている。高抵抗層２０は、抵抗率がドリフト層より大きい層である。高抵抗層の第２主面から第１主面に向かう方向の厚みは３μｍ以上の厚みである。なお、高抵抗層２０は、第２のｎ型バッファ層３ｂを設けない場合、ｐ型コレクタ層１６と第１のｎ型バッファ層３ａの間に設けても良い。
半導体装置１００は、第２のｎ型バッファ層３ｂの下側に、ｐ型コレクタ層１６が設けられており、ｐ型コレクタ層１６の下面は半導体基板の第２主面を構成している。ｐ型コレクタ層１６は、セル領域１０だけでなく、終端領域３０にも設けられており、ｐ型コレクタ層１６のうち終端領域３０に設けられた部分はｐ型終端コレクタ層を構成している。
図３に示すように、半導体装置１００は、半導体基板の第１主面からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。トレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられることでアクティブトレンチゲート１１が構成されている。ゲートトレンチ電極１１ａは、ゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に面している。また、トレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることでダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に面している。アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５およびｎ＋型エミッタ層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
図３に示すように、アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には層間絶縁膜４が設けられている。半導体基板の第１主面の層間絶縁膜４が設けられていない領域の上、および層間絶縁膜４の上にはバリアメタル５が形成されている。バリアメタル５は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタン（ＴｉＮ）であってよく、チタンとシリコン（Ｓｉ）を合金化させたチタンシリサイド（ＴｉＳｉ）であってよい。
図３に示すように、バリアメタル５は、ｎ＋型エミッタ層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触し、ｎ＋型エミッタ層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａと電気的に接続されている。バリアメタル５の上には、エミッタ電極６が設けられる。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。
層間絶縁膜４に設けられたコンタクトホール１９の幅が狭く、エミッタ電極６では良好な埋め込みが得られない場合には、エミッタ電極６よりも埋込性が良好なタングステンをコンタクトホール１９に配置して、タングステンの上にエミッタ電極６を設けてもよい。なお、バリアメタル５を設けずに、ｎ＋型エミッタ層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａの上にエミッタ電極６を設けてもよい。また、ｎ＋型エミッタ層１３などのｎ型の半導体層の上のみにバリアメタル５を設けてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。
図３では、ダミートレンチゲート１２のダミートレンチ電極１２ａの上には層間絶縁膜４が設けらずにコンタクトホール１９を設けた構成を示したが、層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成しても良い。層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成した場合には、別の断面においてエミッタ電極６とダミートレンチ電極１２ａとを電気的に接続すれば良い。
ｐ型コレクタ層１６の第２主面側には、コレクタ電極７が設けられる。コレクタ電極７は、エミッタ電極６と同様、アルミ合金あるいはアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
図４は、半導体装置１００の図２における破線Ｂ－Ｂでの断面図であり、セル領域１０の断面図である。図３に示した破線Ａ－Ａでの断面図とは、アクティブトレンチゲート１１に接して、半導体基板の第１主面側に設けられるｎ＋型エミッタ層１３が、図４の破線Ｂ－Ｂでの断面には見られない点が異なる。つまり、図３に示したように、ｎ＋型エミッタ層１３は、ｐ型ベース層の第１主面側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを合わせて呼ぶｐ型ベース層のことである。
次に、実施の形態１に係る半導体装置の製造方法について説明する。以降の製造方法の説明においてはセル領域の製造方法を記載しており、任意な構造にて形成される終端領域３０およびパッド領域４０などの製造方法は省略している。
図５～図１１は、実施の形態１に係る半導体装置の製造方法を示す図であり、半導体装置１００の製造方法を示す。図５～図８は半導体装置１００のおもて面側を形成する工程を示す図であり、図９および図１１は、半導体装置１００の裏面側を形成する工程を示す図である。
まず、図５（ａ）に示すようにｎ－型ドリフト層１を構成する半導体基板を準備する。半導体基板には、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製された、いわゆるＦＺウエハやＭＣＺ（Ｍａｇｎｅｔｉｃ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｋｉ）法で作製された、いわゆるＭＣＺウエハを用いてよく、ｎ型不純物を含むｎ型ウエハであってよい。半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択される。図５（ａ）に示すように、半導体基板を準備する工程では、半導体基板の全体がｎ－型ドリフト層１となっているが、このような半導体基板の第１主面側または第２主面側から、ｐ型あるいはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型あるいはｎ型の半導体層を形成し、半導体装置１００は製造される。
また、図示しないがセル領域の周囲には終端領域３０となる領域を備えている。以下では、半導体装置１００の製造方法について主として説明するが、半導体装置１００の終端領域３０については周知の製造方法により作製してよい。例えば、終端領域３０に耐圧保持構造としてｐ型終端ウェル層を有するＦＬＲを形成する場合、半導体装置１００のセル領域１０を加工する前にｐ型不純物イオンを注入して形成してもよく、半導体装置１００のセル領域１０にｐ型不純物をイオン注入する際に同時にｐ型不純物イオンを注入して形成してもよい。
次に、図５（ｂ）に示すように、半導体基板の第１主面側からリン（Ｐ）などのｎ型不純物を注入してｎ型キャリア蓄積層２を形成する。また、半導体基板の第１主面側からボロン（Ｂ）などのｐ型不純物を注入してｐ型ベース層１５を形成する。ｎ型キャリア蓄積層２、ｐ型ベース層１５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物およびｐ型不純物は、半導体基板の第１主面上にマスク処理を施した後イオン注入されるため、半導体基板の第１主面側に選択的に形成される。ｎ型キャリア蓄積層２、ｐ型ベース層１５は、セル領域１０に形成され、終端領域３０でｐ型終端ウェル層に接続される。なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理を言う。
ｐ型ベース層１５は、ｐ型ベース層１５の深さやｐ型不純物濃度は同じでもよい。このような構成の場合、同時にイオン注入ができるため半導体装置の生産性を向上させることができる。また、ｐ型ベース層１５の深さが同じであるため、電界集中を緩和して耐圧低下を抑制することができる。なお、マスク処理によりｐ型ベース層１５に別々にｐ型不純物をイオン注入することで、ｐ型ベース層１５の深さやｐ型不純物濃度を異ならせてもよい。
次に、図６（ａ）に示すように、マスク処理によりｐ型ベース層１５の第１主面側に選択的にｎ型不純物を注入してｎ＋型エミッタ層１３を形成する。注入するｎ型不純物は、例えば、砒素（Ａｓ）またはリン（Ｐ）であってよい。
次に、図６（ｂ）に示すように、半導体基板の第１主面側からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達するトレンチ８を形成する。ｎ＋型エミッタ層１３を貫通するトレンチ８は、側壁がｎ＋型エミッタ層１３の一部を構成する。トレンチ８は、半導体基板上に二酸化珪素（ＳｉＯ２）などの酸化膜を堆積させた後、マスク処理によってトレンチ８を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成してよい。図６（ｂ）では，トレンチ８のピッチを同じにして形成しているが、トレンチ８のピッチを異ならせてもよい。トレンチ８のピッチの平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。
次に、図７（ａ）に示すように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ８の内壁および半導体基板の第１主面に酸化膜９を形成する。トレンチ８の内壁に形成された酸化膜９のうち、セル領域１０のトレンチ８に形成された酸化膜９がアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂおよびダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂである。半導体基板の第１主面に形成された酸化膜９は後の工程で除去される。
次に、図７（ｂ）に示すように、内壁に酸化膜９を形成したトレンチ８内に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａを形成する。
次に、図８（ａ）に示すように、アクティブトレンチゲート１１のゲートトレンチ電極１１ａ上に層間絶縁膜４を形成した後に半導体基板の第１主面に形成された酸化膜９を除去する。層間絶縁膜４は、例えば、二酸化珪素（ＳｉＯ２）であってよい。そして、マスク処理により堆積させた層間絶縁膜４にコンタクトホールを形成する。コンタクトホールは、ｎ＋型エミッタ層１３上、ｐ＋型コンタクト層１４上、ダミートレンチ電極１２ａ上に形成される。
次に、図８（ｂ）に示すように、半導体基板の第１主面および層間絶縁膜４上にバリアメタル５を形成し、さらにバリアメタル５の上にエミッタ電極６を形成する。バリアメタル５は、チタンまたは窒化チタンなどをＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤによって製膜することで形成される。
エミッタ電極６は、例えば、スパッタリングや蒸着などのＰＶＤによってアルミシリコン合金（Ａｌ－Ｓｉ系合金）をバリアメタル５の上に堆積させて形成してよい。また、形成したアルミシリコン合金の上に、無電解めっきや電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極６としてもよい。エミッタ電極６をめっきで形成すると、エミッタ電極６として厚い金属膜を容易に形成することができるので、エミッタ電極６の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極６を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の第２主面側の加工を行った後に実施してもよい。
次に、半導体基板の第２主面側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、８０μｍ～２００μｍであってよい。
次に、図９（ａ）に示すように、半導体基板の第２主面側からｎ型不純物を注入し第２のｎ型バッファ層３ｂを形成する。第２のｎ型バッファ層３ｂは、リン（Ｐ）イオンを注入して形成している。リンイオンを注入する加速エネルギーは１０００ＫｅＶ以下で、リンの注入量は１×１０１２ｃｍ－２以上１×１０１３ｃｍ－２以下である。なお、砒素（Ａｓ）イオンを注入して第２のｎ型バッファ層３ｂを形成してもよい。
次に、図９（ｂ）に示すように、半導体基板の第２主面側からｎ型不純物を注入し高抵抗層２０を形成する。高抵抗層２０は、プロトン（Ｈ＋）を注入して形成している。なお、第２のバッファ層３ｂを設ける場合に半導体基板へ注入するリンは、プロトンと比べて原子半径が大きく、注入時には原子核の衝突により、注入損傷が多数発生し、プロトンの注入プロファイルにリンの注入プロファイルが重なると、プロトンのドナー化に影響を与える可能性がある。例えば、プロトン注入の加速エネルギーが４００ｋｅＶ以下になると、リンとプロトンの注入プロファイルが重なってしまい、高抵抗領域が形成されない。そのため、プロトン注入の加速エネルギーは４００ｋｅＶを超えるエネルギーとして、リンとプロトンの注入位置を調整することで互いの干渉を防止する。なお、リンとプロトンの注入する順番はどちらが先でもよく、先にプロトンを注入してからリンを注入しても良い。
また、リンはプロトンと比較して、ｎ型不純物としての活性化率を高くすることができるので、リンで第２のｎ型バッファ層３ｂを形成することにより薄板化した半導体基板であってもより確実に空乏層がパンチスルーするのを抑制することができる。
次に、図１０（ａ）に示すように、半導体基板の第２主面側からｐ型不純物を注入しｐ型コレクタ層１６を形成する。ｐ型コレクタ層１６は、例えば、ボロン（Ｂ）を注入して形成してよい。ｐ型コレクタ層１６は、終端領域３０にも形成されｐ型終端コレクタ層となる。
次に、図１０（ｂ）に示すように、半導体基板の第２主面側から注入した不純物の熱処理を行って第１のバッファ層３ａを形成する。また、ｐ型コレクタ層、ｎ型バッファ層３ｂに注入された不純物も同時に拡散し活性化する。熱処理工程では、第２主面にレーザーを照射してレーザーアニールすることで、注入した不純物を活性化させる。第１のバッファ層３ａは、不純物を熱処理にて拡散させてドリフト層よりも低い抵抗率で形成される。このとき、第１のバッファ層３ａと第２のバッファ層３ｂとの間にはｎ型不純物を拡散させず、高抵抗層２０の抵抗率をドリフト層より高い抵抗率とする。
プロトン注入時のプロトン通過領域には結晶欠陥が形成されるのだが、熱処理工程後も結晶欠陥が残ることで高抵抗層２０が形成される。これは、プロトン通過領域は残存するプロトン量が少ないため、熱処理工程時にｎ型不純物であるプロトンが拡散して活性化されず高抵抗になるからである。一方で、プロトンが注入された位置によっては、プロトン量が高抵抗層２０に比べて多いため、熱処理工程時に第１のバッファ層３ａを形成することができる。つまり、熱処理工程では、ドリフト層より高い抵抗率の高抵抗層２０とドリフト層より低い抵抗率の第１のバッファ層３ａとを同時に形成することができる。なお、第１のｎ型バッファ層３ａと高抵抗層２０はセル領域１０および終端領域３０に形成してよく、セル領域１０のみに形成してもよい。
このような製造方法であれば、半導体装置のおもて面から裏面に向けて電子線照射することなく正孔のライフタイムを制御し、同時にバッファ層を形成するため、製造工程が簡略化し生産効率を向上させることができる。さらに、半導体装置のおもて面から電子線照射する必要がないため、おもて面を電子線が通過しないことからセル領域の電気特性のばらつきを防ぐことができる。
なお、半導体基板の第２主面側から注入した不純物であるプロトンは３５０℃以上４５０℃以下といったアニール温度で活性化されるので、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体がアニール温度より高い温度にならないように留意する必要がある。
また、プロトンは比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入することができ、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、バッファ層をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向に幅が広いバッファ層を形成することができる。この構成については後述する変形例で説明する。
次に、図１１に示すように、半導体基板の第２主面上にコレクタ電極７を形成する。コレクタ電極７は、第２主面のセル領域１０および終端領域３０の全面に亘って形成される。コレクタ電極７は、スパッタリングや蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ－Ｓｉ系合金）やチタン（Ｔｉ）などを堆積させて形成してよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成してもよい。さらには、ＰＶＤで形成した金属膜上に無電解めっきや電解めっきで、さらに金属膜を形成してコレクタ電極７としてもよい。
以上のような工程により半導体装置１００は作製される。半導体装置１００は、１枚のｎ型ウエハにマトリクス状に複数作製されるので、レーザーダイシングやブレードダイシングにより個々の半導体装置１００に切り分けることで半導体装置１００は完成する。
次に、実施の形態１に係る半導体装置１００の高抵抗層２０について説明するために、まず比較例の半導体装置を説明する。
図１２は比較例の半導体装置を示す図である。比較例の半導体装置では、第１のバッファ層３ａと第２のバッファ層３ｂの間に高抵抗層２０が設けられていない点で実施の形態１の半導体装置１００と相違する。つまり、比較例の半導体装置では、第１のバッファ層３ａと第２のバッファ層３ｂが隣接して設けられている。
図１３は、比較例の半導体装置と実施の形態１に係る半導体装置１００との抵抗率分布を示す図であり、ＳＲ（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ）プロファイルである。図１３の実線で示す実施例は、図１１に示した半導体装置１００の破線Ｃ－Ｃにおける抵抗率分布であり、図１３の破線で示す比較例は、図１２に示した半導体装置の破線Ｄ－Ｄにおける抵抗率分布である。高抵抗層２０では、基板抵抗率よりも抵抗率が大きい。すなわち、高抵抗層２０は、半導体基板の抵抗率との抵抗率比が１以上になる領域である。なお、高抵抗層２０の抵抗率は１０Ωｃｍ～１０００Ωｃｍ、半導体基板の抵抗率は１０Ωｃｍ～１００Ωｃｍ、第１のバッファ層３ａの抵抗率は１Ωｃｍ～１０Ωｃｍ、第２のバッファ層３ａの抵抗率は０．１Ωｃｍ～１Ωｃｍの範囲である。
図１４は、抵抗率比とプロトン注入量との関係を示す図である。図１４の最大抵抗率とは、図１１に示した半導体装置１００の破線Ｃ－Ｃにおける抵抗率分布のうち、最も大きい抵抗率となる値のことである。図１４は、高抵抗層が形成されるプロトン注入量と注入時の加速エネルギーの関係を例示している。
ｎ型不純物であるプロトンを半導体装置に注入する時には、プロトン通過領域に結晶欠陥が形成される。プロトン通過領域は残存するプロトン量が少ないため、熱処理工程でプロトンが拡散し活性化されにくい。従って、熱処理工程後も結晶欠陥が残ることで高抵抗層２０が形成される。
しかし、プロトン注入量によっては、熱処理工程時に半導体基板より抵抗率が低くなるバッファ層の幅が変化して高抵抗層２０が形成されないことがある。例えば、プロトン注入量を大きくするほど、熱処理工程時にプロトンが拡散し活性化されやすくなるため、半導体基板より抵抗率が低くなる第１のバッファ層３ａの幅が大きく形成される。従って、半導体基板の第２主面と第１のバッファ層３ａの間に高抵抗層２０を形成するためには、プロトン注入量が大きくなるほど、第２主面側から深い位置にプロトンを注入する必要がある。つまり、プロトン注入量によっては、第２主面側から浅い位置にプロトン注入すると、熱処理工程時にプロトンが注入された位置からプロトン通過領域までプロトンが拡散し活性化されることで結晶欠陥が残らず、高抵抗層２０が形成されなくなる。そのため、プロトンを注入する加速エネルギーを変えることで注入位置を調整する。
プロトンの飛程は５００ｋｅＶで６μｍ、１５００ｋｅＶで３０μｍ程度であり、加速エネルギーが大きいほど、深い位置までプロトンを注入できる。例えば、プロトン注入の加速エネルギーが５００ＫｅＶ以上であって、プロトンの注入量が７×１０１２ｃｍ－２未満で高抵抗層が形成される。また、プロトン注入の加速エネルギーが１０００ＫｅＶ以上であって、プロトンの注入量が５×１０１３ｃｍ－２未満で高抵抗層が形成される。また、プロトン注入の加速エネルギーが１５００ＫｅＶ以上であって、プロトンの注入量が１×１０１４ｃｍ－２未満で高抵抗層が形成される。
なお、図１４に示す範囲を超えてプロトンの注入量が３×１０１５ｃｍ－２と大きくなっても、加速エネルギーが２０００ＫｅＶを超えることで高抵抗層が形成される。もちろん、３×１０１５ｃｍ－２未満であっても、加速エネルギーが２０００ＫｅＶ以上であればプロトンを第２主面側から深い位置に注入することができるため、第１のバッファ層３ａと第２主面の間に高抵抗層２０を形成できる。
図１５は、比較例の半導体装置と実施の形態１に係る半導体装置１００とのターンオフ損失とコレクタエミッタ間飽和電圧Ｖｃｅ（ｓａｔ）の関係を示す図である。
図１５より、実施例は比較例に対してターンオフ損失が抑制されていることがわかる。これは、高抵抗層２０が結晶欠陥としてキャリアである正孔を捕獲し、電子との再結合により正孔を消失させることで正孔のライフタイムを短くできるためである。つまり、実施例では比較例に対して高抵抗層２０を備えているため、正孔の消失が早くなることでスイッチング速度が速くなり、スイッチング損失を抑制できる。
なお、高抵抗層２０はコレクタ層１６の近くに形成されることが好ましい。このような構成であれば、コレクタ層１６から移動する正孔を高抵抗層２０が捕獲しやすくなるため、スイッチング損失をより抑制できる。
実施の形態１に係る半導体装置においては、半導体基板の第２主面と第１のバッファ層３ａとの間に、高抵抗層２０を設けることで、正孔のライフタイムを制御してスイッチング損失を抑制することができる。
また、実施の形態１に係る半導体装置の製造方法によれば、半導体基板の第２主面から第１主面に向かう深さ方向へ不純物注入を行い、熱処理工程にて高抵抗層２０とバッファ層３ａを同時に形成することで生産効率を向上することができる。
＜変形例＞
図１６を用いて実施の形態１の変形例に係る半導体装置の構成を説明する。図１６は実施の形態１の変形例に係る半導体装置を示す図である。なお、実施の形態１の変形例において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図１６に示すように、変形例の半導体装置のｎ型バッファ層３は、実施の形態１の構成に加えて第３のｎ型バッファ層３ｃを備えており、第３のｎ型バッファ層３ｃはプロトン（Ｈ＋）を注入して形成されている。図１７は、実施の形態１の変形例に係る半導体装置の抵抗率分布を示す図であり、ＳＲ（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ）プロファイルである。図１７の変形例は、図１６に示した半導体装置の破線Ｅ－Ｅにおける抵抗率分布である。変形例の半導体装置では、第３のｎ型バッファ層３ｃを備えているため、高抵抗層２０と第１主面との間に複数の抵抗率のボトムを有する。このような構成においても、図１７に半導体基板の第２主面とバッファ層との間に、高抵抗層２０を設けることで、正孔のライフタイムを制御してスイッチング損失を抑制することができる。なお、変形例では第３のｎ型バッファ層３ｃを備えていたが、さらに複数のｎ型バッファ層を備えて、高抵抗層２０と第１主面との間に複数の抵抗率のボトムを有しても良い。
＜実施の形態２＞
図１８を用いて実施の形態２に係る半導体装置の構成を説明する。図１８は実施の形態２に係る半導体装置を示す図である。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図１８に示すように実施の形態２の半導体装置は、ダイオードである点が実施の形態１の半導体装置と相違する。図１８において半導体基板は、ｐ＋型コンタクト層２４からｎ＋型カソード層２６までの範囲である。図１８においてｐ＋型コンタクト層２４の紙面上端を半導体基板の第１主面、ｎ＋型カソード層２６の紙面下端を半導体基板の第２主面と呼ぶ。なお、ｐ＋型コンタクト層２４は必ずしも設ける必要はなく、ｐ＋型コンタクト層２４が設けられない場合は、ｐ型アノード層２５を半導体基板の第１主面と呼ぶ。
図１８に示すように、ｎ－型ドリフト層１の第２主面側に実施の形態１の半導体装置と同一の構成でｎ型バッファ層３である第１のｎ型バッファ層３ａと第２のｎ型バッファ層３ｂが設けられている。
実施の形態２の半導体装置５０のリカバリー動作時には、アノード電極２７にはカソード電極２８と比較して負の電圧が印加される。順方向動作時にｎ＋型カソード層２６に向かい移動していた正孔は、Ｐ型アノード層２５に向かう方向に移動方向を変えて移動する。しかし、順方向動作からリカバリー動作に切り替わるタイミングでは、電子より長いライフタイムである正孔の一部が、アノード電極２７を介して半導体装置外部に流出する。すると、キャリアの移動によってリカバリー電流が流れてリカバリー損失が発生する。このとき、実施の形態２の半導体装置は半導体基板の第２主面と第１のバッファ層３ａの間に高抵抗層２０が備えられているため、特に第２主面（裏面）近傍のキャリアである正孔を捕獲し、電子との再結合により正孔のライフタイムを短くすることができる。つまり、実施の形態２においては正孔のライフタイムに起因するリカバリー電流を抑えることでスイッチング損失を抑制できる。
したがって、実施の形態２に係る半導体装置においては、半導体基板の第２主面と第１のバッファ層３ａとの間に、高抵抗層２０を設けることで、正孔のライフタイムを制御してスイッチング損失を抑制することができる。
本開示のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものである。その要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。また各実施の形態は組み合わせることが可能である。
１ ｎ－型ドリフト層
２ ｎ型キャリア蓄積層
３ ｎ型バッファ層
４ 層間絶縁膜
５ バリアメタル
６ エミッタ電極
７ コレクタ電極
１０ セル領域
１１ アクティブトレンチゲート
１１ａ ゲートトレンチ電極
１１ｂ ゲートトレンチ絶縁膜
１１ｃ アクティブトレンチゲートの底面
１１ｄ アクティブトレンチゲートの側壁
１２ ダミートレンチゲート
１２ａ ダミートレンチ電極
１２ｂ ダミートレンチ絶縁膜
１３ ｎ＋型エミッタ層
１４ ｐ＋型コンタクト層
１５ ｐ型ベース層
１６ ｐ型コレクタ層
１９ コンタクトホール
２０ 高抵抗層
２１ ダイオードトレンチゲート
２１ａ ダイオードトレンチ電極
２１ｂ ダイオードトレンチ絶縁膜
２１ｃ ダイオードトレンチゲートの底面
２１ｄ ダイオードトレンチゲートの側壁
２４ ｐ＋型コンタクト層
２５ ｐ型アノード層
２６ ｎ＋型カソード層
２７ アノード電極
２８ カソード電極
３０ 終端領域
３１ ｐ型終端ウェル層
４０ パッド領域
４１ 制御パッド

Claims (18)

  1. 第１主面と前記第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板と、
    前記ドリフト層と前記第２主面との間に前記ドリフト層に接して設けられ、前記ドリフト層より抵抗率が小さく、前記ドリフト層より高い不純物濃度を有する第１導電型の第１バッファ層と、
    前記第１バッファ層と前記第２主面との間に設けられ、抵抗率が前記ドリフト層より大きい高抵抗層と、
    を備え、
    前記高抵抗層の抵抗率は、１０Ωｃｍ～１０００Ωｃｍである半導体装置。
  2. 前記第２主面と前記高抵抗層との間に設けられ、前記ドリフト層より高い不純物濃度を有する第１導電型の第２バッファ層を備えた請求項１に記載の半導体装置。
  3. 前記第２バッファ層の第１導電型不純物はリンまたはヒ素である請求項２に記載の半導体装置。
  4. 前記高抵抗層よりも第２主面側に第２導電型のコレクタ層を備えた請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記ドリフト層の前記第１主面側に接して設けられた第２導電型のアノード層と、前記高抵抗層よりも第２主面側に設けられた第１導電型のカソード層と、
    を備えた請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記高抵抗層の前記第２主面から前記第１主面に向かう方向の厚みは３μｍ以上の厚みである請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記第１バッファ層の前記第２主面から前記第１主面に向かう深さにおける抵抗率を示した抵抗率分布曲線は、複数の抵抗率のボトムを有する請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記第１バッファ層の第１導電型不純物はプロトンである請求項１から７のいずれか１項に記載の半導体装置。
  9. 第１主面と前記第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板を用意する工程と、
    前記半導体基板に前記第２主面から前記第１主面に向かう深さ方向へ第１導電型不純物の注入を行う第１注入工程と、
    前記第１導電型不純物を熱処理にて拡散させて前記ドリフト層よりも低い抵抗率である第１バッファ層を形成し、前記第１バッファ層と前記第２主面との間には前記第１導電型不純物を拡散させず前記ドリフト層より高い抵抗率である高抵抗層を形成する熱処理工程と、
    を備え、
    前記高抵抗層の抵抗率は、１０Ωｃｍ～１０００Ωｃｍである半導体装置の製造方法。
  10. 前記第１バッファ層に注入される第１導電型不純物はプロトンである請求項９に記載の半導体装置の製造方法。
  11. 前記第１注入工程で、加速エネルギーが５００ＫｅＶ以上であって、前記プロトンの注入量が７×１０１２ｃｍ－２未満である請求項１０に記載の半導体装置の製造方法。
  12. 前記第１注入工程で、加速エネルギーが１０００ＫｅＶ以上であって、前記プロトンの注入量が５×１０１３ｃｍ－２未満である請求項１１に記載の半導体装置の製造方法。
  13. 前記第１注入工程で、加速エネルギーが１５００ＫｅＶ以上であって、前記プロトンの注入量が１×１０１４ｃｍ－２未満である請求項１２に記載の半導体装置の製造方法。
  14. 前記第１注入工程で、加速エネルギーが２０００ＫｅＶ以上であって、前記プロトンの注入量が３×１０１５ｃｍ－２未満である請求項１３に記載の半導体装置の製造方法。
  15. 前記第２主面と前記高抵抗層との間に第１導電型不純物の注入により第２バッファ層を形成する第２注入工程を備えた請求項９から１４のいずれか１項に記載の半導体装置の製造方法。
  16. 前記第２バッファ層に注入される第１導電型不純物はリンまたはヒ素である請求項１５に記載の半導体装置の製造方法。
  17. 前記第２注入工程で、前記第２バッファ層に注入される第１導電型不純物がリンであり、加速エネルギーが１０００ＫｅＶ以下であって、前記リンの注入量が１×１０１２ｃｍ－２以上 １×１０１３ｃｍ－２以下である請求項１６に記載の半導体装置の製造方法。
  18. 前記熱処理工程の熱処理温度は３５０℃以上４５０℃以下である請求項９から１７のいずれか１項に記載の半導体装置の製造方法。
JP2020139278A 2020-08-20 2020-08-20 半導体装置および半導体装置の製造方法 Active JP7528628B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020139278A JP7528628B2 (ja) 2020-08-20 2020-08-20 半導体装置および半導体装置の製造方法
US17/322,770 US11695065B2 (en) 2020-08-20 2021-05-17 Semiconductor device and method of manufacturing semiconductor device
DE102021119575.6A DE102021119575A1 (de) 2020-08-20 2021-07-28 Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
CN202110928918.2A CN114078963A (zh) 2020-08-20 2021-08-13 半导体装置及半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020139278A JP7528628B2 (ja) 2020-08-20 2020-08-20 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2022035157A JP2022035157A (ja) 2022-03-04
JP7528628B2 true JP7528628B2 (ja) 2024-08-06

Family

ID=80112909

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020139278A Active JP7528628B2 (ja) 2020-08-20 2020-08-20 半導体装置および半導体装置の製造方法

Country Status (4)

Country Link
US (1) US11695065B2 (ja)
JP (1) JP7528628B2 (ja)
CN (1) CN114078963A (ja)
DE (1) DE102021119575A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7584713B1 (ja) 2024-03-12 2024-11-15 三菱電機株式会社 パワー半導体装置の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245475A (ja) 2005-03-07 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
WO2012169022A1 (ja) 2011-06-08 2012-12-13 トヨタ自動車株式会社 半導体装置とその製造方法
WO2013141141A1 (ja) 2012-03-19 2013-09-26 富士電機株式会社 半導体装置の製造方法
WO2013147275A1 (ja) 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法
WO2016147264A1 (ja) 2015-03-13 2016-09-22 三菱電機株式会社 半導体装置及びその製造方法
WO2016204126A1 (ja) 2015-06-17 2016-12-22 富士電機株式会社 半導体装置
JP2017135339A (ja) 2016-01-29 2017-08-03 株式会社デンソー 半導体装置
WO2018207394A1 (ja) 2017-05-10 2018-11-15 三菱電機株式会社 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10361134B4 (de) 2003-12-23 2014-10-23 Infineon Technologies Ag Verfahren zur Herstellung eines p-Emitters eines IGBTs, einer Anode, einer Diode und einer Anode eines asymmetrischen Thyristors.
JP6092760B2 (ja) * 2013-12-05 2017-03-08 株式会社豊田中央研究所 縦型半導体装置
JP6661575B2 (ja) 2017-06-20 2020-03-11 三菱電機株式会社 半導体装置およびその製造方法
JP6824135B2 (ja) * 2017-09-29 2021-02-03 三菱電機株式会社 半導体装置及びその製造方法
JP7361634B2 (ja) * 2020-03-02 2023-10-16 三菱電機株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245475A (ja) 2005-03-07 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
WO2012169022A1 (ja) 2011-06-08 2012-12-13 トヨタ自動車株式会社 半導体装置とその製造方法
WO2013141141A1 (ja) 2012-03-19 2013-09-26 富士電機株式会社 半導体装置の製造方法
WO2013147275A1 (ja) 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法
WO2016147264A1 (ja) 2015-03-13 2016-09-22 三菱電機株式会社 半導体装置及びその製造方法
WO2016204126A1 (ja) 2015-06-17 2016-12-22 富士電機株式会社 半導体装置
JP2017135339A (ja) 2016-01-29 2017-08-03 株式会社デンソー 半導体装置
WO2018207394A1 (ja) 2017-05-10 2018-11-15 三菱電機株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US11695065B2 (en) 2023-07-04
US20220059680A1 (en) 2022-02-24
CN114078963A (zh) 2022-02-22
JP2022035157A (ja) 2022-03-04
DE102021119575A1 (de) 2022-02-24

Similar Documents

Publication Publication Date Title
US11456376B2 (en) Semiconductor device
JP7403386B2 (ja) 半導体装置
JP7494745B2 (ja) 半導体装置および半導体装置の製造方法
US20210265491A1 (en) Semiconductor device
JP7403401B2 (ja) 半導体装置
US20220084825A1 (en) Semiconductor device and method of manufacturing semiconductor device
US12002806B2 (en) Reverse conducting semiconductor device and method for manufacturing reverse conducting semiconductor device
JP2024138091A (ja) 半導体装置
JP6454443B2 (ja) フラットゲート転流型サイリスタ
US20230126799A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP7528628B2 (ja) 半導体装置および半導体装置の製造方法
US20230083162A1 (en) Semiconductor device
CN113903800B (zh) 半导体装置
US20230307528A1 (en) Manufacturing method of forming semiconductor device and semiconductor device
US12062654B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20240047454A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20240405108A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP2024145429A (ja) 半導体装置
JP2024153517A (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JP2024030241A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20220427

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220831

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230905

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20231025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240322

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240625

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240708

R150 Certificate of patent or registration of utility model

Ref document number: 7528628

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150