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JP7512624B2 - 炭化珪素半導体装置 - Google Patents

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JP7512624B2 JP2020046991A JP2020046991A JP7512624B2 JP 7512624 B2 JP7512624 B2 JP 7512624B2 JP 2020046991 A JP2020046991 A JP 2020046991A JP 2020046991 A JP2020046991 A JP 2020046991A JP 7512624 B2 JP7512624 B2 JP 7512624B2
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Description

この発明は、炭化珪素半導体装置に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。
従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴを例に説明する（例えば、下記特許文献１、２参照）。図１７は、従来の炭化珪素半導体装置の構造を示す断面図である。図１７に示すように、トレンチ型ＭＯＳＦＥＴ１５０は、ｎ+型炭化珪素基板１０１のおもて面にｎ型炭化珪素エピタキシャル層１０２が堆積される。ｎ型炭化珪素エピタキシャル層１０２のｎ+型炭化珪素基板１０１側に対して反対側の表面側は、ｎ型高濃度領域１０６が設けられている。また、ｎ型高濃度領域１０６のｎ+型炭化珪素基板１０１側に対して反対側の表面層には、第１ｐ+型ベース領域１０４が選択的に設けられている。ｎ型高濃度領域１０６には、トレンチ１１８の底面全体を覆うように第２ｐ+型ベース領域１０５が選択的に設けられている。
また、トレンチ型ＭＯＳＦＥＴ１５０には、さらにｐ型炭化珪素エピタキシャル層１０３、ｎ+型ソース領域１０７、ｐ++型コンタクト領域１０８、ゲート絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１３、裏面電極１１４、トレンチ１１８、ソース電極パッド（不図示）およびドレイン電極パッド（不図示）が設けられている。ソース電極１１３は、ｎ+型ソース領域１０７、ｐ++型コンタクト領域１０８上に設けられ、ソース電極１１３上にソース電極パッドが設けられている。
特開２０１８－０１９０４５号公報 特開２０１８－０１９０４６号公報
図１８は、従来の炭化珪素半導体装置の構造を示す図１７のＡ－Ａ’平面図である。図１８に示すように、トレンチ１１８は、ストライプ状に設けられ、トレンチ１１８の間にｎ+型ソース領域１０７、ｐ++型コンタクト領域１０８、ｎ+型ソース領域１０７がこの順にストライプ状に設けられている。
ｐ++型コンタクト領域１０８は、ｐ型炭化珪素エピタキシャル層１０３をソース電極１１３と同じ電位に保つために必要である。従来の炭化珪素半導体装置では、ストライプ状のｎ+型ソース領域１０７に挟まれたｐ++型コンタクト領域１０８により、ｐ型炭化珪素エピタキシャル層１０３とソース電極１１３とを同じ電位に保っていた。
しかしながら、トレンチ１１８の間にｎ+型ソース領域１０７、ｐ++型コンタクト領域１０８、ｎ+型ソース領域１０７を設ける構造では、セルピッチを狭める限界があり、チャネル幅密度の向上に限界があった。
この発明は、上述した従来技術による問題点を解消するため、単位面積あたりのチャネル幅密度が向上し、オン抵抗を減少できる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の半導体基板のおもて面側に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第２半導体領域が設けられる。前記第２半導体層を貫通して、前記第１半導体層に達するストライプ状のトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第２半導体層、前記第１半導体領域および前記第２半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第１半導体領域および前記第２半導体領域は、前記トレンチがストライプ状に伸びる第１方向に、互いに離れて周期的に配置される。前記トレンチがストライプ状に伸びる第１方向と直交する前記トレンチの幅方向を第２方向として、前記第１半導体領域の前記第１方向の長さをＷｎ、前記第２半導体領域の前記第１方向の長さをＷｐｃ、前記第１半導体領域と前記第２半導体領域との間の前記第１方向の長さをＷｐ、前記ゲート電極の前記第２方向の長さをＬｇ、前記第１半導体領域の前記第２方向の長さをＬｎ、チャネル幅密度をＤｃｈとして、前記第１半導体領域および前記第２半導体領域を前記トレンチと平行にストライプ状に設けた場合の前記ゲート電極の前記第２方向の長さをＬｇ’＝０．７μｍ、前記第１半導体領域の前記第２方向の長さをＬｎ’＝０．８５μｍ、前記第２半導体領域の前記第２方向の長さをＬｐ’＝１μｍ、チャネル幅密度をＤｃｈ’とすると、Ｄｃｈ’＝２／（Ｌｇ’＋２Ｌｎ’＋Ｌｐ’）＝２／３．４、Ｄｃｈ≧Ｄｃｈ’、Ｄｃｈ≧２／３．４およびＤｃｈ＝２Ｗｎ／｛（Ｌｇ＋Ｌｎ）×（２Ｗｐ＋Ｗｐｃ＋Ｗｎ）｝が成り立つ。
また、この発明にかかる半導体装置は、上述した発明において、Ｗｎ≧（２Ｗｐ＋Ｗｐｃ）×（Ｌｇ＋Ｌｎ）／（Ｌｇ’＋２Ｌｎ’＋Ｌｐ’－Ｌｇ－Ｌｎ）が成り立つことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域のみが設けられたダイオードセル領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの底部に接する第２導電型の第３半導体領域を備え、前記ダイオードセル領域は、前記第２半導体領域と深さ方向に対向する領域に前記第３半導体領域が設けられ、前記ダイオードセル領域以外のセル領域は、前記第１半導体領域と深さ方向に対向する領域以外の領域に前記第３半導体領域が設けられることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードセル領域における第２半導体領域の前記第２方向の長さをＬｐ、前記ダイオードセル領域の間に、配置される前記ダイオードセル領域以外のセル領域の数をｎとすると、Ｗｎ≧（２Ｗｐ＋Ｗｐｃ）×｛ｎ（Ｌｇ＋Ｌｎ）＋Ｌｇ＋Ｌｐ｝／｛ｎ（Ｌｇ’＋２Ｌｎ’＋Ｌｐ’）－ｎ（Ｌｇ＋Ｌｎ）－Ｌｇ－Ｌｐ｝が成り立つことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは複数設けられ、前記第２半導体領域は、前記トレンチの間に設けられ、前記トレンチの一方と接する、または、前記トレンチと接しないことを特徴とする。
上述した発明によれば、ｎ+型ソース領域（第１導電型の第１半導体領域）およびｐ++型コンタクト領域（第２導電型の第２半導体領域）は、トレンチ間にｘ方向にトレンチに接するように設けられ、ｙ方向に互いに離れて周期的に配置されている。これにより、ｎ+型ソース領域および++型コンタクト領域の幅を狭くすることができる。このため、セルピッチを狭めることが可能になり、単位面積あたりのチャネル幅密度を向上させ、オン抵抗を減少することができる。
また、ｎ+型ソース領域とｐ++型コンタクト領域との間に間隔が設けられ、ｐ型炭化珪素エピタキシャル層が露出している。これにより、ｎ+型ソース領域とｐ++型コンタクト領域とが重なることを防止できる。このため、ｎ+型ソース領域とｐ++型コンタクト領域とが重なることにより欠陥が発生することを防止でき、ゲート信頼性を向上させることができる。
本発明にかかる半導体装置によれば、単位面積あたりのチャネル幅密度が向上し、オン抵抗を減少できるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す平面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＡ－Ａ’断面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＢ－Ｂ’断面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＣ－Ｃ’断面図である。 実施の形態１にかかる炭化珪素半導体装置の他の構造を示す平面図である。 実施の形態１にかかる炭化珪素半導体装置のチャネル幅密度を示すグラフである。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態２にかかる炭化珪素半導体装置の構造を示す平面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す図１２のＡ－Ａ’断面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す図１２のＢ－Ｂ’断面図である。 実施の形態２にかかる炭化珪素半導体装置のチャネル幅密度を示すグラフである。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の構造を示す図１７のＡ－Ａ’平面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す平面図である。図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＡ－Ａ’断面図である。図３は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＢ－Ｂ’断面図である。図４は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＣ－Ｃ’断面図である。
図２～図４に示すように、トレンチ型ＭＯＳＦＥＴ５０は、半導体基板のおもて面（後述するｐ型炭化珪素エピタキシャル層３側の面）側にトレンチゲート構造のＭＯＳゲートを備えている。炭化珪素半導体基体は、炭化珪素からなるｎ+型炭化珪素基板（第１導電型の半導体基板）１上にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２およびｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３を順にエピタキシャル成長させてなる。また、ｎ型高濃度領域６をｎ型炭化珪素エピタキシャル層２上にエピタキシャル成長させてもよい。
トレンチゲート構造のＭＯＳゲートは、ｐ型炭化珪素エピタキシャル層３、ｎ+型ソース領域（第１導電型の第１半導体領域）７、ｐ++型コンタクト領域（第２導電型の第２半導体領域）８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。
具体的には、トレンチ１８は、半導体基板のおもて面から深さ方向ｚにｐ型炭化珪素エピタキシャル層３を貫通して、ｎ型高濃度領域６（ｎ型高濃度領域６が設けられていない場合は、ｎ型炭化珪素エピタキシャル層２、以下（２）と称する）に達する。深さ方向ｚとは、半導体基板のおもて面から裏面へ向かう方向である。トレンチ１８は、ストライプ状に配置されている。
トレンチ１８の内部には、トレンチ１８の内壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９上にトレンチ１８の内部に埋め込むようにゲート電極１０が設けられている。１つのトレンチ１８内のゲート電極１０と、当該ゲート電極１０を挟んで隣り合うメサ領域（隣り合うトレンチ１８間の領域）と、でメイン半導体素子の１つの単位セルが構成される。図２および図３では、１つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
ｎ型炭化珪素エピタキシャル層２のソース側（後述するソース電極１３側）の表面層に、ｐ型炭化珪素エピタキシャル層３に接するようにｎ型領域（以下、ｎ型高濃度領域とする）６が設けられていてもよい。ｎ型高濃度領域６は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型高濃度領域６は、例えば、トレンチ１８の内壁を覆うように、基板おもて面（半導体基板のおもて面）に平行な方向に一様に設けられている。
ｎ型高濃度領域６は、ｐ型炭化珪素エピタキシャル層３との界面から、トレンチ１８の底面よりもドレイン側（後述する裏面電極１４側）に深い位置に達している。ｎ型高濃度領域６の内部には、第１，２ｐ+型ベース領域４、５がそれぞれ選択的に設けられていてもよい。第１ｐ+型ベース領域４は、隣り合うトレンチ１８間（メサ領域）に、第２ｐ+型ベース領域５およびトレンチ１８と接して設けられ、かつｐ型炭化珪素エピタキシャル層３に接する。第２ｐ+型ベース領域５は、トレンチ１８の底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ１８の底面コーナー部とは、トレンチ１８の底面と側壁との境界である。
第１，２ｐ+型ベース領域４、５とｎ型炭化珪素エピタキシャル層２とのｐｎ接合は、トレンチ１８の底面よりもドレイン側に深い位置に形成されている。ｎ型高濃度領域６を設けずに、第１，２ｐ+型ベース領域４、５がｎ型炭化珪素エピタキシャル層２の内部に設けられていてもよい。第１，２ｐ+型ベース領域４、５のドレイン側端部の深さ位置は、第１，２ｐ+型ベース領域４、５とｎ型炭化珪素エピタキシャル層２とのｐｎ接合がトレンチ１８の底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第１，２ｐ+型ベース領域４、５により、トレンチ１８の底面に沿った部分でゲート絶縁膜９に高電界が印加されることを防止することができる。
ｐ型炭化珪素エピタキシャル層３の内部には、ｎ+型ソース領域７が選択的に設けられている。ｎ+型ソース領域７と間隔を空け、ｐ++型コンタクト領域８が選択的に設けられている。ｎ+型ソース領域７は、トレンチ１８の側壁のゲート絶縁膜９に接し、トレンチ１８の側壁のゲート絶縁膜９を介してゲート電極１０に対向する。
層間絶縁膜１１は、ゲート電極１０を覆うように、半導体基板のおもて面全面に設けられている。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｚに貫通して基板おもて面に達するコンタクトホールが開口されている。
ソース電極（第１電極）１３は、コンタクトホール内において半導体基板（ｎ+型ソース領域７）にオーミック接触し、かつ層間絶縁膜１１によりゲート電極１０と電気的に絶縁されている。ソース電極１３上に、ソース電極パッド（不図示）が設けられている。ｐ++型コンタクト領域８が設けられている場合、ソース電極１３はｐ++型コンタクト領域８とオーミック接触する。
半導体基板の裏面に、ドレイン電極となる裏面電極（第２電極）１４が設けられている。裏面電極１４上には、ドレイン電極パッド（不図示）が設けられている。
ここで、実施の形態１では、図１に示すように、トレンチ１８はｙ方向（第１方向）にストライプ状に伸び、ｎ+型炭化珪素基板１のおもて面内でｙ方向と直交するｘ方向（第２方向に）に複数並んでいる。ｎ+型ソース領域７およびｐ++型コンタクト領域８は、トレンチ１８間にｘ方向にトレンチ１８に接するように設けられ、ｙ方向に互いに離れて周期的に配置されている。
ｎ+型ソース領域７およびｐ++型コンタクト領域８を、このように配置することで、ｎ+型ソース領域７および++型コンタクト領域８の幅を狭くすることができ、セルピッチ（トレンチ１８間の距離）を狭めることが可能になる。このため、実施の形態１にかかる炭化珪素半導体装置は、単位面積あたりのチャネル幅密度を向上させ、オン抵抗を減少することができる。
また、ｎ+型ソース領域７とｐ++型コンタクト領域８との間に間隔が設けられ、そこには、ｐ型炭化珪素エピタキシャル層３が露出している。ｙ方向は、ｎ+型炭化珪素基板１のオフ角方向になるため、イオン注入用マスクの位置がずれやすい。イオン注入用マスクの位置がずれ、ｎ+型ソース領域７とｐ++型コンタクト領域８とが重なると、点欠陥が発生し、ゲート信頼性が低下する。
実施の形態１では、ｎ+型ソース領域７とｐ++型コンタクト領域８との間に間隔を設けることで、ｎ+型ソース領域７またはｐ++型コンタクト領域８を形成する際のイオン注入用マスクの位置がずれたとしても、ｎ+型ソース領域７とｐ++型コンタクト領域８とが重なることを防止できる。このため、ｎ+型ソース領域７とｐ++型コンタクト領域８とが重なることにより、点欠陥が発生することを防止でき、ゲート信頼性を向上させることができる。
また、ｎ+型ソース領域７とｐ++型コンタクト領域８のそれぞれのイオン注入用マスクの位置は０．２μｍ程度ずれる可能性がある。さらに、イオン注入時のイオンの拡散で、ｎ+型ソース領域７とｐ++型コンタクト領域８の領域が０．３μｍ程度広がる可能性がある。このため、ｎ+型ソース領域７とｐ++型コンタクト領域８との間の間隔は、（０．３＋０．２）×２＝１．０μｍ以上であることが好ましい。
また、図２および図４に示すように、トレンチ１８間でｎ+型ソース領域７が設けられた領域と深さ方向ｚに対向する領域には、ｐ型炭化珪素エピタキシャル層３およびｎ型高濃度領域６（２）が配置されている。図３および図４に示すように、トレンチ１８間でｐ++型コンタクト領域８が設けられた領域と深さ方向ｚに対向する領域には、ｐ型炭化珪素エピタキシャル層３、第１ｐ+型ベース領域４および第２ｐ+型ベース領域５が互いに接して配置されている。図４に示すように、トレンチ１８間でｐ++型コンタクト領域８およびｎ+型ソース領域７が設けられていない領域と深さ方向ｚに対向する領域には、ｐ型炭化珪素エピタキシャル層３、第１ｐ+型ベース領域４および第２ｐ+型ベース領域５が互いに接して配置されている。
図５は、実施の形態１にかかる炭化珪素半導体装置の他の構造を示す平面図である。図１に示す構造では、ｐ++型コンタクト領域８は、両側でトレンチ１８と接している。しかしながら、図５に示すように、ｐ++型コンタクト領域８は、片側のみトレンチ１８と接していてもよいし、両側ともトレンチ１８と接していなくてもよい。
以下、実施の形態１にかかる炭化珪素半導体装置がチャネル幅密度を向上させるための条件を詳細に説明する。最初に、従来の炭化珪素半導体装置のチャネル幅密度Ｄｃｈ’を求める。従来の炭化珪素半導体装置でのゲート電極１１０の幅をＬｇ’（μｍ）、ｎ+型ソース領域１０７のｘ方向の長さをＬｎ’（μｍ）、ｐ++型コンタクト領域１０８のｘ方向の長さをＬｐ’（μｍ）とする（図１８参照）。例えば、それぞれの値は、Ｌｇ’＝０．７μｍ、Ｌｎ’＝０．８５μｍ、Ｌｐ’＝１μｍである。
ここで、ｙ方向のセルピッチＰｙ’を、固定の値で、例えば、１μｍにすると、ｘ方向のセルピッチＰｘ’（μｍ）、ｙ方向のセルピッチＰｙ’（μｍ）、ｙ方向のチャネル幅Ｗｃｈ’（μｍ）、チャネル幅密度Ｄｃｈ’（μｍ／μｍ2）は、以下のようになる。
Ｐｘ’＝Ｌｇ’＋２Ｌｎ’＋Ｌｐ’
Ｐｙ’＝１
Ｗｃｈ’＝２Ｐｙ’
Ｄｃｈ’＝Ｗｃｈ’／（Ｐｘ’×Ｐｙ’）＝２／（Ｌｇ’＋２Ｌｎ’＋Ｌｐ’）
実施の形態１でも同様に、ゲート電極１０の幅をＬｇ、ｎ+型ソース領域７のｘ方向の長さをＬｎとする。実施の形態１では、さらに、ｎ+型ソース領域７のｙ方向の長さをＷｎ、ｐ++型コンタクト領域８のｙ方向の長さをＷｐｃ、ｎ+型ソース領域７とｐ++型コンタクト領域８との間の間隔のｙ方向の長さをＷｐとする（図１参照）。
この場合、ｘ方向のセルピッチＰｘ（μｍ）、ｙ方向のセルピッチＰｙ（μｍ）、ｙ方向のチャネル幅Ｗｃｈ（μｍ）、チャネル幅密度Ｄｃｈ（μｍ／μｍ2）は、以下のようになる。
Ｐｘ＝Ｌｇ＋Ｌｎ
Ｐｙ＝２Ｗｐ＋Ｗｐｃ＋Ｗｎ
Ｗｃｈ＝２Ｗｎ（チャネルはｎ+型ソース領域７の両側に形成されるため）
Ｄｃｈ＝Ｗｃｈ／（Ｐｘ×Ｐｙ）＝２Ｗｎ／｛（Ｌｇ＋Ｌｎ）×（２Ｗｐ＋Ｗｐｃ＋Ｗｎ）｝
これらより、実施の形態１にかかる炭化珪素半導体装置でチャネル幅密度が向上するための条件は、Ｄｃｈ≧Ｄｃｈ’である。このため、
Ｗｎ≧（２Ｗｐ＋Ｗｐｃ）×Ｐｘ／（Ｐｘ’－Ｐｘ）＝（２Ｗｐ＋Ｗｐｃ）×（Ｌｇ＋Ｌｎ）／（Ｌｇ’＋２Ｌｎ’＋Ｌｐ’－Ｌｇ－Ｌｎ）
が成り立つことにより、実施の形態１にかかる炭化珪素半導体装置で、従来の炭化珪素半導体装置より、チャネル幅密度を向上させることができる。
図６は、実施の形態１にかかる炭化珪素半導体装置のチャネル幅密度を示すグラフである。図６では、横軸は、Ｗｎ（ｎ+型ソース領域７のｘ方向の長さ）を示し、単位はμｍである。縦軸は、チャネル幅密度Ｄｃｈを示し、単位は、μｍ／μｍ2である。従来の炭化珪素半導体装置では、Ｌｇ’＝０．７μｍ、Ｌｎ’＝０．８５μｍ、Ｌｐ’＝１μｍでのチャネル幅密度を示す。
実施の形態１にかかる炭化珪素半導体装置は、実施例１でＬｇ＝０．７μｍ、Ｌｎ＝１．１μｍ、Ｗｐ＝１μｍ、Ｗｐｃ＝１μｍ、実施例２でＬｇ＝０．７μｍ、Ｌｎ＝０．８５μｍ、Ｗｐ＝１μｍ、Ｗｐｃ＝１μｍの場合を示す。
図６より、実施例１では、Ｗｎ≧３．３７５μｍ以上で、従来の炭化珪素半導体装置よりチャネル幅密度Ｄｃｈが高くなり、実施例２では、Ｗｎ≧２．５１４μｍ以上で、従来の炭化珪素半導体装置よりチャネル幅密度Ｄｃｈが高くなることがわかる。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図７～図１２は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら、第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図７に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の第１ｐ+型ベース領域４を形成する。
また、隣り合う第１ｐ+型ベース領域４との距離が１．５μｍ程度となるよう形成する。第１ｐ+型ベース領域４の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを形成してもよい。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図８に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂとを合わせてｎ型炭化珪素エピタキシャル層２となる。
次に、ｎ+型ソース領域７が設けられない領域と深さ方向ｚに対向する領域の第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の第２ｐ+型ベース領域５（不図示）を、第１ｐ+型ベース領域４に重なるように形成する。第２ｐ+型ベース領域５の不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２ｎ型炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを形成してもよい。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図９に示されている。
次にｎ型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型炭化珪素エピタキシャル層３を１．１μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０17／ｃｍ3程度に設定する。ｐ型炭化珪素エピタキシャル層３をエピタキシャル成長により形成した後、ｐ型炭化珪素エピタキシャル層３にさらにアルミニウム等のｐ型の不純物を、ｐ型炭化珪素エピタキシャル層３のチャネル領域にイオン注入を行ってもよい。
次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ+型ソース領域７を形成する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にリン等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８（不図示）を形成する。ｐ++型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ｎ+型ソース領域７およびｐ++型コンタクト領域８は図１の平面図の形状に形成する。ここまでの状態が図１０に示されている。図１０は、図１のＡ－Ａ’断面を示している。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ+型ソース領域７およびｐ++型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型高濃度領域６（２）に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型高濃度領域６（２）に形成された第１ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図１１に示されている。
次に、ｎ+型ソース領域７の表面と、トレンチ１８の底部および側壁に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン膜を設ける。この多結晶シリコン膜はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン膜をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１２に示されている。また、層間絶縁膜１１にコンタクトホールを形成した後に、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。この場合、バリアメタルにもｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させるコンタクトホールが設けられる。
次に、層間絶縁膜１１に設けられたコンタクトホール内および層間絶縁膜１１上にソース電極１３となる導電性の膜を形成する。導電性の膜は、例えばニッケル（Ｎｉ）膜である。また、ｎ+型炭化珪素基板１の第２主面上にも、同様にニッケル（Ｎｉ）膜を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、コンタクトホール内部のニッケル膜をシリサイド化してソース電極１３とする。同時に、第２主面に形成したニッケル膜は、ｎ+型炭化珪素基板１とオーミック接合を形成する裏面電極１４となる。その後、未反応のニッケル膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１３を残す。
次に、コンタクトホールを埋め込むようにソース電極パッド（不図示）を形成する。ソース電極パッドを形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ+型炭化珪素基板１の裏面には、裏面電極１４のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、裏面電極１４を形成する。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１～図４に示すトレンチ型ＭＯＳＦＥＴ５０が完成する。
以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、ｎ+型ソース領域およびｐ++型コンタクト領域は、トレンチ間にｘ方向にトレンチに接するように設けられ、ｙ方向に互いに離れて周期的に配置されている。これにより、ｎ+型ソース領域および++型コンタクト領域の幅を狭くすることができる。このため、セルピッチを狭めることが可能になり、単位面積あたりのチャネル幅密度を向上させ、オン抵抗を減少することができる。
また、ｎ+型ソース領域とｐ++型コンタクト領域との間に間隔が設けられ、ｐ型炭化珪素エピタキシャル層が露出している。これにより、ｎ+型ソース領域とｐ++型コンタクト領域とが重なることを防止できる。このため、ｎ+型ソース領域とｐ++型コンタクト領域とが重なることにより点欠陥が発生することを防止でき、ゲート信頼性を向上させることができる。
（実施の形態２）
図１３は、実施の形態２にかかる炭化珪素半導体装置の構造を示す平面図である。図１４は、実施の形態２にかかる炭化珪素半導体装置の構造を示す図１２のＡ－Ａ’断面図である。図１５は、実施の形態２にかかる炭化珪素半導体装置の構造を示す図１２のＢ－Ｂ’断面図である。
実施の形態２にかかる炭化珪素半導体装置５１が、実施の形態１にかかる炭化珪素半導体装置５０と異なる点は、トレンチ１８に挟まれた全領域にｐ++型コンタクト領域８が設けられたダイオードセル領域２０を備えている点である。ダイオードセル領域２０を設けることで、炭化珪素半導体装置５１をインバータ等で用いるときに外部にダイオードを接続する必要がなくなる。
図１４および図１５に示すように、ダイオードセル領域２０では、トレンチ１８間でｐ++型コンタクト領域８が設けられた領域と深さ方向ｚに対向する領域には、ｐ型炭化珪素エピタキシャル層３、第１ｐ+型ベース領域４および第２ｐ+型ベース領域（第２導電型の第３半導体領域）５が互いに接して配置されている。
ダイオードセル領域２０の間に、トレンチ間にｎ+型ソース領域とｐ++型コンタクト領域を有するＭＯＳストライプが一つまたは複数配置されたＭＯＳセル領域２１が設けられている。図１３は、ＭＯＳセル領域２１にＭＯＳストライプが３つ配置された例を示している。ＭＯＳセル領域２１では、実施の形態１と同様に、ｎ+型ソース領域７およびｐ++型コンタクト領域８は、トレンチ１８間にｘ方向にトレンチ１８に接するように設けられ、ｙ方向に互いに離れて周期的に配置されている。
図１４に示すように、ＭＯＳセル領域２１のトレンチ１８間でｎ+型ソース領域７が設けられた領域と深さ方向ｚに対向する領域には、実施の形態１と同様に、ｐ型炭化珪素エピタキシャル層３およびｎ型高濃度領域６（２）が配置されている。図示されていないが、ＭＯＳセル領域２１のトレンチ１８間でｐ++型コンタクト領域８が設けられた領域と深さ方向ｚに対向する領域には、ｐ型炭化珪素エピタキシャル層３、第１ｐ+型ベース領域４および第２ｐ+型ベース領域５が互いに接して配置されている。つまり、ダイオードセル領域２０と同様の構造を有する。図示されてはいないが、ＭＯＳセル領域２１のトレンチ１８間でｐ++型コンタクト領域８およびｎ+型ソース領域７が設けられていない領域と深さ方向ｚに対向する領域には、ｐ型炭化珪素エピタキシャル層３、第１ｐ+型ベース領域４および第２ｐ+型ベース領域５が互いに接して配置されている。つまり、ダイオードセル領域２０と同様の構造を有する。
また、ダイオードセル領域２０での第１ｐ+型ベース領域４のｎ+型炭化珪素基板１側の表面は、ＭＯＳセル領域２１での第１ｐ+型ベース領域４のｎ+型炭化珪素基板１側の表面より浅い、つまりソース電極１３側にあってもよい。この場合、ダイオードセル領域２０が動作し、アバランシェ降伏が発生したときに連続したｐ型領域を設けることで電流を流れやすくして、電位差を減少させることができる。
実施の形態２においても、実施の形態１と同様に、ｐ++型コンタクト領域８は、片側のみトレンチ１８と接していてもよいし、また、両側ともトレンチ１８と接していなくてもよい。
以下、実施の形態２にかかる炭化珪素半導体装置がチャネル幅密度を向上させるための条件を詳細に説明する。ダイオードセル領域２０の間に、配置されるＭＯＳセル領域２１の数をｎ、ｐ++型コンタクト領域８のｘ方向の長さをＬｐとする。
この場合、ｘ方向のセルピッチＰｘ（μｍ）、ｙ方向のセルピッチＰｙ（μｍ）、ｙ方向のチャネル幅Ｗｃｈ（μｍ）、チャネル幅密度Ｄｃｈ（μｍ／μｍ2）は、以下のようになる。
Ｐｘ＝ｎ×（Ｌｇ＋Ｌｎ）＋Ｌｇ＋Ｌｐ
Ｐｙ＝２Ｗｐ＋Ｗｐｃ＋Ｗｎ
Ｗｃｈ＝２ｎＷｎ
Ｄｃｈ＝Ｗｃｈ／（Ｐｘ×Ｐｙ）＝２ｎＷｎ／［｛ｎ（Ｌｇ＋Ｌｎ）＋Ｌｇ＋Ｌｐ｝×（２Ｗｐ＋Ｗｐｃ＋Ｗｎ）］
これらより、実施の形態２にかかる炭化珪素半導体装置でチャネル幅密度が向上するための条件は、Ｄｃｈ≧Ｄｃｈ’である。このため、
Ｗｎ≧（２Ｗｐ＋Ｗｐｃ）×Ｐｘ／（ｎＰｘ’－Ｐｘ）＝（２Ｗｐ＋Ｗｐｃ）×｛ｎ（Ｌｇ＋Ｌｎ）＋Ｌｇ＋Ｌｐ｝／｛ｎ（Ｌｇ’＋２Ｌｎ’＋Ｌｐ’）－ｎ（Ｌｇ＋Ｌｎ）－Ｌｇ－Ｌｐ｝
が成り立つことにより、実施の形態２にかかる炭化珪素半導体装置で、従来の炭化珪素半導体装置より、チャネル幅密度を向上させることができる。
図１６は、実施の形態２にかかる炭化珪素半導体装置のチャネル幅密度を示すグラフである。図１６では、横軸は、Ｗｎ（ｎ+型ソース領域７のｘ方向の長さ）を示し、単位はμｍである。縦軸は、チャネル幅密度Ｄｃｈを示し、単位は、μｍ／μｍ2である。従来の炭化珪素半導体装置では、Ｌｇ’＝０．７μｍ、Ｌｎ’＝０．８５μｍ、Ｌｐ’＝１μｍでのチャネル幅密度を示す。
実施の形態２にかかる炭化珪素半導体装置は、実施例１でＬｇ＝０．７μｍ、Ｌｎ＝１．１μｍ、Ｗｐ＝１μｍ、Ｗｐｃ＝１μｍ、実施例２でＬｇ＝０．７μｍ、Ｌｎ＝０．８５μｍ、Ｗｐ＝１μｍ、Ｗｐｃ＝１μｍの場合を示す。実施例１および実施例２では、それぞれ、ｎ（ＭＯＳセル領域２１に含まれる、トレンチ間にｎ+型ソース領域７とｐ++型コンタクト領域８を有するＭＯＳストライプの数）＝１～４の場合を示している。
図１６より、実施例１ではｎ≧２以上の場合、従来の炭化珪素半導体装置よりチャネル幅密度Ｄｃｈが高くできることがわかる。具体的には、ｎ＝２では、Ｗｎ≧１１．５７２μｍ以上で、ｎ＝３では、Ｗｎ≧７．２μｍ以上で、ｎ＝４では、Ｗｎ≧５．８７μｍ以上で、従来の炭化珪素半導体装置よりチャネル幅密度Ｄｃｈが高くなることがわかる。また、実施例２ではｎ≧１以上の場合、従来の炭化珪素半導体装置よりチャネル幅密度Ｄｃｈが高くできることがわかる。具体的には、ｎ＝１では、Ｗｎ≧３１μｍ以上で、ｎ＝２では、Ｗｎ≧６．４８９μｍ以上で、ｎ＝３では、Ｗｎ≧４．６５μｍ以上で、ｎ＝４では、Ｗｎ≧３．９７５μｍ以上で、従来の炭化珪素半導体装置よりチャネル幅密度Ｄｃｈが高くなることがわかる。
実施の形態２にかかる炭化珪素半導体装置は、実施の形態１と同様に製造することができるため、製造方法の記載を省略する。
以上、説明したように、実施の形態２にかかる炭化珪素半導体装置によれば、ダイオードセル領域を設けた場合でも、実施の形態１と同様の効果を有する。また、ダイオードセル領域を設けることで、炭化珪素半導体装置をインバータ等で用いるときに外部にダイオードを接続する必要がなくなる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３、１０３ ｐ型炭化珪素エピタキシャル層
４、１０４ 第１ｐ+型ベース領域
５、１０５ 第２ｐ+型ベース領域
６、１０６ ｎ型高濃度領域
６ａ 下部ｎ型高濃度領域
６ｂ 上部ｎ型高濃度領域
７、１０７ ｎ+型ソース領域
８、１０８ ｐ++型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１３、１１３ ソース電極
１４、１１４ 裏面電極
１８、１１８ トレンチ
２０ ダイオードセル領域
２１ ＭＯＳセル領域
５０、５１、１５０ トレンチ型ＭＯＳＦＥＴ

Claims (6)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面側に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第２半導体領域と、
    前記第２半導体層を貫通して、前記第１半導体層に達するストライプ状のトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体層、前記第１半導体領域および前記第２半導体領域の表面に設けられた第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第１半導体領域および前記第２半導体領域は、前記トレンチがストライプ状に伸びる第１方向に、互いに離れて周期的に配置され、
    前記トレンチがストライプ状に伸びる第１方向と直交する前記トレンチの幅方向を第２方向として、
    前記第１半導体領域の前記第１方向の長さをＷｎ、
    前記第２半導体領域の前記第１方向の長さをＷｐｃ、
    前記第１半導体領域と前記第２半導体領域との間の前記第１方向の長さをＷｐ、
    前記ゲート電極の前記第２方向の長さをＬｇ、
    前記第１半導体領域の前記第２方向の長さをＬｎ、
    チャネル幅密度をＤｃｈとして、
    前記第１半導体領域および前記第２半導体領域を前記トレンチと平行にストライプ状に設けた場合の
    前記ゲート電極の前記第２方向の長さをＬｇ’＝０．７μｍ、
    前記第１半導体領域の前記第２方向の長さをＬｎ’＝０．８５μｍ、
    前記第２半導体領域の前記第２方向の長さをＬｐ’＝１μｍ、
    チャネル幅密度をＤｃｈ’とすると、
    Ｄｃｈ’＝２／（Ｌｇ’＋２Ｌｎ’＋Ｌｐ’）＝２／３．４、
    Ｄｃｈ≧Ｄｃｈ’、
    Ｄｃｈ≧２／３．４およびＤｃｈ＝２Ｗｎ／｛（Ｌｇ＋Ｌｎ）×（２Ｗｐ＋Ｗｐｃ＋Ｗｎ）｝が成り立つことを特徴とする半導体装置。
  2. Ｗｎ≧（２Ｗｐ＋Ｗｐｃ）×（Ｌｇ＋Ｌｎ）／（Ｌｇ’＋２Ｌｎ’＋Ｌｐ’－Ｌｇ－Ｌｎ）が成り立つことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２半導体層の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域のみが設けられたダイオードセル領域をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記トレンチの底部に接する第２導電型の第３半導体領域を備え、
    前記ダイオードセル領域は、前記第２半導体領域と深さ方向に対向する領域に前記第３半導体領域が設けられ、
    前記ダイオードセル領域以外のセル領域は、前記第１半導体領域と深さ方向に対向する領域以外の領域に前記第３半導体領域が設けられることを特徴とする請求項３に記載の半導体装置。
  5. 前記ダイオードセル領域における第２半導体領域の前記第２方向の長さをＬｐ、前記ダイオードセル領域の間に、配置される前記ダイオードセル領域以外のセル領域の数をｎとすると、
    Ｗｎ≧（２Ｗｐ＋Ｗｐｃ）×｛ｎ（Ｌｇ＋Ｌｎ）＋Ｌｇ＋Ｌｐ｝／｛ｎ（Ｌｇ’＋２Ｌｎ’＋Ｌｐ’）－ｎ（Ｌｇ＋Ｌｎ）－Ｌｇ－Ｌｐ｝が成り立つことを特徴とする請求項３または４に記載の半導体装置。
  6. 前記トレンチは複数設けられ、前記第２半導体領域は、前記トレンチの間に設けられ、前記トレンチの一方と接する、または、前記トレンチと接しないことを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
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