[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7541977B2 - 固体撮像装置 - Google Patents

固体撮像装置 Download PDF

Info

Publication number
JP7541977B2
JP7541977B2 JP2021527791A JP2021527791A JP7541977B2 JP 7541977 B2 JP7541977 B2 JP 7541977B2 JP 2021527791 A JP2021527791 A JP 2021527791A JP 2021527791 A JP2021527791 A JP 2021527791A JP 7541977 B2 JP7541977 B2 JP 7541977B2
Authority
JP
Japan
Prior art keywords
substrate
semiconductor layer
pixel
imaging device
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021527791A
Other languages
English (en)
Other versions
JPWO2020262643A1 (ja
Inventor
圭一 中澤
光一郎 財津
宣年 藤井
洋平 樋浦
茂貴 森
晋太郎 岡本
啓示 大島
周治 萬田
純平 山元
優衣 柚賀
慎一 三宅
智樹 神戸
亮 緒方
達貴 宮路
進次 中川
浩史 山下
寧 浜本
直彦 君塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of JPWO2020262643A1 publication Critical patent/JPWO2020262643A1/ja
Priority to JP2024109748A priority Critical patent/JP2024133097A/ja
Application granted granted Critical
Publication of JP7541977B2 publication Critical patent/JP7541977B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14638—Structures specially adapted for transferring the charges across the imager perpendicular to the imaging plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

本開示は、互いに積層された複数の半導体層を有する固体撮像装置に関する。
近年、固体撮像装置では、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等
のＭＯＳ型イメージセンサの開発が進められている。例えば、特許文献１では、画素アレイ部を有する半導体ウェハと、ロジック回路を有する半導体ウェハとが積層された固体撮像装置が提案されている。
特開２０１０－２４５５０６号公報
このような固体撮像装置では、より設計の自由度を高めることが望ましい。
したがって、より設計の自由度を高めることが可能な固体撮像装置を提供することが望ましい。
本開示の一実施の形態に係る固体撮像装置（１）は、画素毎に、光電変換部および光電変換部で発生した信号電荷が蓄積される電荷蓄積部を有する第１半導体層と、第１半導体層に設けられ、複数の画素を互いに仕切る画素分離部と、電荷蓄積部の信号電荷を読み出す画素トランジスタが設けられるとともに、第１半導体層に積層された第２半導体層と、第２半導体層と第１半導体層との間に設けられ、かつ、画素分離部を跨いで設けられるとともに複数の電荷蓄積部に電気的に接続された第１共有接続部と、第１半導体層に対向するゲート電極を有するとともに、光電変換部の信号電荷を電荷蓄積部に転送する転送トランジスタと、転送トランジスタのゲートと電気的に接続された第３貫通電極とを備えたものであり、第１共有接続部によって電気的に接続される複数の電荷蓄積部をそれぞれ有する複数の画素のそれぞれに設けられた第３貫通電極は、平面視において、互いに非対称に配置されている。本開示の一実施の形態に係る固体撮像装置（２）は、画素毎に、光電変換部および光電変換部で発生した信号電荷が蓄積される電荷蓄積部を有する第１半導体層と、第１半導体層に設けられ、複数の画素を互いに仕切る画素分離部と、電荷蓄積部の信号電荷を読み出す画素トランジスタが設けられるとともに、第１半導体層に積層された第２半導体層と、第２半導体層と第１半導体層との間に設けられ、かつ、画素分離部を跨いで設けられるとともに複数の電荷蓄積部に電気的に接続された第１共有接続部とを備えたものであり、第１共有接続部は、第１半導体層に埋め込み形成されている。
本開示の一実施の形態に係る固体撮像装置では、画素毎に光電変換部および電荷蓄積部が設けられた第１半導体層（または第１基板）に、画素トランジスタが設けられた第２半導体層（または第２基板）が積層されている。これにより、光電変換部と、画素トランジスタとを同じ半導体層（または基板）に設けた場合に比べて、光電変換部、画素トランジスタ各々がより自由に設計される。
本開示の一実施の形態に係る撮像装置の機能構成の一例を表すブロック図である。 図１に示した撮像装置の概略構成を表す平面模式図である。 図２に示したＩＩＩ－ＩＩＩ’線に沿った断面構成を表す模式図である。 図１に示した画素共有ユニットの等価回路図である。 複数の画素共有ユニットと複数の垂直信号線との接続態様の一例を表す図である。 図３に示した撮像装置の具体的な構成の一例を表す断面模式図である。 図６に示した第１基板の要部の平面構成の一例を表す模式図である。 図７Ａに示した第１基板の要部とともにパッド部の平面構成を表す模式図である。 図６に示した第１基板および第２基板の要部の断面構成の他の例（１）を表す模式図である。 図８Ａに示した第１基板および第２基板の要部の平面構成を表す模式図である。 図６に示した第１基板および第２基板の要部の断面構成の他の例（２）を表す模式図である。 図６に示した第２基板（半導体層）の主面に対して水平方向の平面構成の一例を表す模式図である。 図６に示した第１配線層とともに、画素回路および第１基板の要部の平面構成の一例を表す模式図である。 図６に示した第１配線層および第２配線層の平面構成の一例を表す模式図である。 図６に示した第２配線層および第３配線層の平面構成の一例を表す模式図である。 図６に示した第３配線層および第４配線層の平面構成の一例を表す模式図である。 図６に示した第１基板および第２基板の要部の断面構成の他の例（３）を表す模式図である。 図１５Ａに示した第１基板および第２基板の要部の平面構成を表す模式図である。 図６に示した増幅トランジスタの他の例（１）を表す断面模式図である。 図６に示した増幅トランジスタの他の例（２）を表す断面模式図である。 図６に示した増幅トランジスタの他の例（３）を表す断面模式図である。 図６に示した増幅トランジスタの他の例（４）を表す断面模式図である。 図６に示した増幅トランジスタの他の例（５）を表す断面模式図である。 図６に示した増幅トランジスタの他の例（６）を表す断面模式図である。 図６に示した増幅トランジスタの他の例（７）を表す断面模式図である。 図６に示した貫通電極および接続部のアスペクト比について説明するための模式図である。 図６等に示した撮像装置１の製造方法の一工程を表す断面模式図である。 図１８Ａに続く工程を表す断面模式図である。 図１８Ｂに続く工程を表す断面模式図である。 図１８Ｃに続く工程を表す断面模式図である。 図１８Ａ～図１８Ｄに示した工程の他の例（１）を表す断面模式図である。 図１９Ａに続く工程を表す断面模式図である。 図１９Ｂに続く工程を表す断面模式図である。 図１８Ａ～図１８Ｄに示した工程の他の例（２）を表す断面模式図である。 図１８Ａ～図１８Ｄに示した工程の他の例（３）を表す断面模式図である。 図２０Ｂに続く工程を表す断面模式図である。 図１８Ｄに続く工程を表す断面模式図である。 図２１Ａに続く工程を表す断面模式図である。 図２１Ｂに続く工程を表す断面模式図である。 図２１Ｃに続く工程を表す断面模式図である。 図２１Ｄに続く工程を表す断面模式図である。 図２１Ｅに続く工程を表す断面模式図である。 図３に示した撮像装置への入力信号等の経路について説明するための模式図である。 図３に示した撮像装置の画素信号の信号経路について説明するための模式図である。 （Ａ）は、変形例１に係る撮像装置の熱処理工程前の状態について説明するための模式図であり、（Ｂ）は、（Ａ）に示した撮像装置の熱処理工程後の状態について説明するための模式図である。 （Ａ）は、図２４に示した撮像装置の熱処理工程前の状態の他の例について説明するための模式図であり、（Ｂ）は、（Ａ）に示した撮像装置の熱処理工程後の状態について説明するための模式図である。 変形例２に係る撮像装置の要部の断面構成を表す模式図である。 図２６Ａに示した撮像装置の他の部分の断面構成を表す模式図である。 図２６Ａに示した撮像装置の製造方法の一工程を表す断面模式図である。 図２７Ａに続く工程を表す断面模式図である。 図２７Ｂに続く工程を表す断面模式図である。 図２７Ｃに続く工程を表す断面模式図である。 図２６Ａに示した撮像装置の他の例（１）を表す断面模式図である。 図２６Ａに示した撮像装置の他の例（２）を表す断面模式図である。 図２６Ａに示した撮像装置の他の例（３）を表す断面模式図である。 図２６Ａに示した撮像装置の他の例（４）を表す断面模式図である。 図３１に示した撮像装置の製造方法の一工程を表す断面模式図である。 図３２に示した撮像装置の製造方法の他の例を表す断面模式図である。 図３３Ａに続く工程を表す断面模式図である。 変形例３に係る撮像装置の要部の断面構成を表す模式図である。 図３４に示した撮像装置の製造方法の一工程を表す断面模式図である。 図３４に示した撮像装置の他の例を表す断面模式図である。 変形例４に係る撮像装置の要部の断面構成を表す模式図である。 変形例５に係る撮像装置の要部の断面構成を表す模式図である。 図３８に示したトランジスタおよび保護素子の関係を表す回路図である。 図３８に示した撮像装置の他の例（１）を表す断面模式図である。 図３８に示した撮像装置の他の例（２）を表す断面模式図である。 図３８に示した撮像装置の他の例（３）を表す断面模式図である。 図３８に示した撮像装置の他の例（４）を表す断面模式図である。 図３８に示した撮像装置の他の例（５）を表す断面模式図である。 図３８に示した撮像装置の他の例（６）を表す断面模式図である。 図３８に示した撮像装置の他の例（７）を表す断面模式図である。 図３８に示した撮像装置の他の例（８）を表す断面模式図である。 図３８に示した撮像装置の他の例（９）を表す断面模式図である。 図３８に示した撮像装置の他の例（１０）を表す断面模式図である。 図３８に示した撮像装置の他の例（１１）を表す断面模式図である。 図１０に示した第２基板（半導体層）の平面構成の一変形例を表す模式図である。 図５１に示した画素回路とともに、第１配線層および第１基板の要部の平面構成を表す模式図である。 図５２に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図５３に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図５４に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図７Ａに示した第１基板の平面構成の一変形例を表す模式図である。 図５６に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図５７に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図５８に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図５９に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図６０に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図５６に示した第１基板の平面構成の他の例を表す模式図である。 図６２に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図６３に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図６４に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図６５に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図６６に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図３に示した撮像装置の他の例を表す断面模式図である。 図６８に示した撮像装置への入力信号等の経路について説明するための模式図である。 図６８に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図６に示した撮像装置の他の例を表す断面模式図である。 図４に示した等価回路の他の例を表す図である。 図７Ａ等に示した画素分離部の他の例を表す平面模式図である。 図７Ａに示した第１基板の平面構成の一変形例を表す模式図である。 図７４に示した第１基板に対する第１配線層および第２配線層の平面構成の一例を表す模式図である。 図７４に示した第１基板に対する第２配線層および第３配線層の平面構成の一例を表す模式図である。 図７４に示した第１基板に対する第１配線層および第２配線層の平面構成の他の例を表す模式図である。 図７４に示した第１基板に対する第２配線層および第３配線層の平面構成の他の例を表す模式図である。 本開示の変形例１４に係る第２基板のレイアウトの一例を表す模式図である。 本開示の変形例１４に係る第２基板のレイアウトの他を表す模式図である。 本開示の変形例１４に係る第２基板のレイアウトの他を表す模式図である。 本開示の変形例１４に係る第２基板のレイアウトの他を表す模式図である。 本開示の変形例１４に係る第２基板のレイアウトの他を表す模式図である。 本開示の変形例１４に係る第２基板のレイアウトの他を表す模式図である。 本開示の変形例１４に係る第２基板のレイアウトの他を表す模式図である。 本開示の変形例１４に係る第２基板のレイアウトの他を表す模式図である。 本開示の変形例１４に係る第２基板のレイアウトの他を表す模式図である。 本開示の変形例１４に係る第２基板のレイアウトの他を表す模式図である。 本開示の変形例１４に係る第２基板のレイアウトの他を表す模式図である。 本開示の変形例１５に係る第１基板および第２基板の要部の断面構成の一例を表す模式図である。 図９０に示したパッド部と貫通電極との接続部分を表す拡大図である。 本開示の変形例１５に係る第１基板および第２基板の要部の断面構成の他の例を表す模式図である。 本開示の変形例１６に係る第１基板および第２基板の要部の断面構成の一例を表す模式図である。 図９３に示した第１基板の平面模式図である。 図９３に示したコンタクト部の製造工程を説明する断面模式図である。 図９５Ａに続く工程を表す断面模式図である。 図９５Ｂに続く工程を表す断面模式図である。 図９５Ｃに続く工程を表す断面模式図である。 図９５Ｄに続く工程を表す断面模式図である。 図９５Ｅに続く工程を表す断面模式図である。 図９５Ｆに続く工程を表す断面模式図である。 図９５Ｇに続く工程を表す断面模式図である。 本開示の変形例１６に係る第１基板および第２基板の要部の断面構成の他の例を表す模式図である。 図９６に示した第１基板の平面模式図である。 本開示の変形例１６に係る第１基板の要部の平面構成の他の例を表す模式図である。 図９６に示したコンタクト部の製造工程を説明する断面模式図である。 図９９Ａに続く工程を表す断面模式図である。 図９９Ｂに続く工程を表す断面模式図である。 図９９Ｃに続く工程を表す断面模式図である。 本開示の変形例１６に係る第１基板および第２基板の要部の断面構成の他の例を表す模式図である。 図１００に示した第１基板の平面模式図である。 図１００に示したコンタクト部の製造工程を説明する断面模式図である。 図１０２Ａに続く工程を表す断面模式図である。 図１０２Ｂに続く工程を表す断面模式図である。 図１０２Ｃに続く工程を表す断面模式図である。 本開示の変形例１７に係る第１基板および第２基板の要部の断面構成の一例を表す模式図である。 本開示の変形例１７に係る第１基板および第２基板の要部の断面構成の他の例を表す模式図である。 本開示の変形例１８に係る第１基板および第２基板の要部の断面構成の一例を表す模式図である。 図１０５に示した貫通電極および接続部の製造工程を説明する断面模式図である。 図１０６Ａに続く工程を表す断面模式図である。 図１０６Ｂに続く工程を表す断面模式図である。 図１０６Ｃに続く工程を表す断面模式図である。 図１０６Ｄに続く工程を表す断面模式図である。 図１０６Ｅに続く工程を表す断面模式図である。 図１０６Ｆに続く工程を表す断面模式図である。 図１０６Ｇに続く工程を表す断面模式図である。 本開示の変形例１８に係る第１基板および第２基板の要部の断面構成の他の例を表す模式図である。 図１０７に示した貫通電極および接続部の製造工程を説明する断面模式図である。 図１０８Ａに続く工程を表す断面模式図である。 図１０８Ｂに続く工程を表す断面模式図である。 図１０８Ｃに続く工程を表す断面模式図である。 図１０８Ｄに続く工程を表す断面模式図である。 図１０８Ｅに続く工程を表す断面模式図である。 図１０８Ｆに続く工程を表す断面模式図である。 図１０８Ｇに続く工程を表す断面模式図である。 本開示の変形例１８に係る貫通電極および接続部の製造工程の他の例を表す断面模式図である。 図１０９Ａに続く工程により得られる撮像装置の第１基板および第２基板の要部の断面構成の一例を表す模式図である。 本開示の変形例１９における画素トランジスタのレイアウトの一例を表す模式図である。 本開示の変形例１９における画素トランジスタのレイアウトの他の例を表す模式図である。 本開示の変形例１９における画素トランジスタのレイアウトの他の例を表す模式図である。 本開示の変形例１９における画素トランジスタのレイアウトの他の例を表す模式図である。 図１１０に示した増幅トランジスタおよび選択トランジスタの平面構成（Ａ）および断面構成（Ｂ）を表す模式図である。 本開示の変形例２０に係る撮像装置の要部の断面構成の一例を表す模式図である。 図１１５に示したトランジスタおよび保護素子の関係を表す平面模式図である。 図１１５に示したトランジスタおよび保護素子の関係を表す回路図である。 図１１５に示した撮像装置の他の例を表す断面模式図である。 図１１５に示した撮像装置の他の例を表す断面模式図である。 図１１５に示した撮像装置の他の例を表す断面模式図である。 図１１５に示した撮像装置の他の例を表す断面模式図である。 図１１５に示した撮像装置の他の例を表す断面模式図である。 本開示の変形例２０に係る撮像装置の要部の断面構成の他の例を表す模式図である。 図１２３に示したトランジスタおよび保護素子の関係を表す回路図である。 本開示の変形例２０に係る撮像装置の要部の断面構成の他の例を表す模式図である。 図１２５に示したトランジスタおよび保護素子の関係を表す回路図である。 本開示の変形例２０に係る撮像装置の要部の断面構成の他の例を表す模式図である。 図１２７に示したトランジスタおよび保護素子の関係を表す回路図である。 本開示の変形例２０に係る撮像装置の要部の断面構成の他の例を表す模式図である。 図１２９に示したトランジスタおよび保護素子の関係を表す回路図である。 本開示の変形例２０に係る撮像装置の要部の断面構成の他の例を表す模式図である。 図１３０に示したトランジスタおよび保護素子の関係を表す回路図である。 本開示の変形例２１に係る撮像装置の構成例を示す厚さ方向の断面図である。 本開示の変形例２１に係る撮像装置の構成例を示す厚さ方向の断面図である。 本開示の変形例２１に係る撮像装置の構成例を示す厚さ方向の断面図である。 本開示の変形例２１に係る複数の画素ユニットのレイアウト例を示す水平方向の断面図である。 本開示の変形例２１に係る複数の画素ユニットのレイアウト例を示す水平方向の断面図である。 本開示の変形例２１に係る複数の画素ユニットのレイアウト例を示す水平方向の断面図である。 本開示の変形例２１に係る撮像装置の構成例を示す厚さ方向の断面図である。 上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。 図１４０に示した撮像システムの撮像手順の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（３つの基板の積層構造を有する撮像装置）
２．変形例１（フローティングディフュージョンにヒ素（Ａｓ）が拡散されている例）
３．変形例２（貫通電極が第１部分および第２部分を有する例）
４．変形例３（接合膜に間隙が設けられている例）
５．変形例４（接合膜を酸化膜により構成する例）
６．変形例５（保護素子を有する例）
７．変形例６(平面構成の例１)
８．変形例７（平面構成の例２）
９．変形例８（平面構成の例３）
１０．変形例９（画素アレイ部の中央部に基板間のコンタクト部を有する例）
１１．変形例１０（プレーナー型の転送トランジスタを有する例）
１２．変形例１１（１つの読み出し回路に１つの画素が接続される例）
１３．変形例１２（画素分離部の構成例）
１４．変形例１３（平面構成の例４）
１５．変形例１４（平面構成の例５）
１６．変形例１５（コンタクト部の構成の例１）
１７．変形例１６（コンタクト部の構成の例２）
１８．変形例１７（第１基板および第２基板に設けられるトランジスタの構成例）
１９．変形例１８（貫通電極および接続部を別工程で形成する例）
２０．変形例１９（画素トランジスタの構造例）
２１．変形例２０（保護素子を有する例２）
２２．変形例２１（複数のセンサ画素毎に１つのウェル用コンタクトを設けた例）
２３．適用例（撮像システム）
２４．応用例
＜１．実施の形態＞
[撮像装置１の機能構成]
図１は、本開示の一実施の形態に係る固体撮像装置（撮像装置１）の機能構成の一例を示すブロック図である。
図１の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図１の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは各々、フォトダイオードＰＤ（後述の図６等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図３の画素回路２００Ｘ）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、１つの画素回路（後述の画素回路２００Ｘ）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図４を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
[撮像装置１の概略構成]
図２および図３は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図２は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図３は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図３は、図２に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図３に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２００Ｘ）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４（後述の電源線ＶＤＤ等）を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図２）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図２）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。
第１基板１００と第２基板２００とは、例えば、貫通電極（後述の図６の貫通電極１２０Ｅ，１２１Ｅ）により電気的に接続されている。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１，２０２，３０１，３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１，２０２が設けられ、第３基板３００にコンタクト部３０１，３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ，３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図３）。換言すれば、コンタクト領域２０１Ｒ，３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ，３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図２）。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図２，図３）。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動信号線５４２とを接続するものである。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図３）。換言すれば、コンタクト領域２０２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図２）。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図２，図３）。コンタクト部２０２，３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。
図３は、上記のように、撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１，２０２，３０１，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、などの金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。
第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図３においてコンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２００を貫通している（図３）。接続孔部Ｈ１，Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図２）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。
なお、図３では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２基板２００の信号を第１基板１００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。
図４は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図４では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１の画素回路２００Ｘと、画素回路２００Ｘに接続された垂直信号線５４３とを含んでいる。画素回路２００Ｘは、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２００Ｘを時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２００Ｘが接続されており、この複数の画素５４１の画素信号が、１の画素回路２００Ｘにより時分割で出力される態様を、「複数の画素５４１が１の画素回路２００Ｘを共有する」という。
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図１参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。ここでは、フォトダイオードＰＤが、本開示の「光電変換部」の一具体例に対応し、フローティングディフュージョンＦＤが、本開示の「電荷蓄積部」の一具体例に対応する。
１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図６に示すように、半導体層（後述の図６の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２００Ｘからの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図１参照）とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、Ｎ型のＣＭＯＳトランジスタである。
ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、Ｎ型のＣＭＯＳトランジスタである。
なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２００Ｘは、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２００Ｘは、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも１つを有する。
選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２００Ｘの出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２００Ｘを共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２００Ｘを共有してもよい。
図５は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図５には、説明を簡単にするため、４つのグループが各々、１つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、１つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理部５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に１つの垂直信号線５４３が接続されていてもよい。このとき、１つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。
[撮像装置１の具体的構成]
図６は、撮像装置１の第１基板１００、第２基板２００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図６は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１１、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。
図７Ａは、第１基板１００の平面構成の一例を表したものである。図７Ａは、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図６とともに、図７Ａを用いて第１基板１００の構成について説明する。
半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、画素共有ユニット５３９の中央部に互いに近接して設けられている（図７Ａ）。詳細は後述するが、この画素共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ここで、ＶＳＳコンタクト領域１１８が、本開示の「不純物拡散領域」の一具体例に対応する。
ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている（図７Ａ）。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している（図７Ａ）。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ，１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している（図７Ａ）。
図８Ａおよび図８Ｂは、第１基板１００および第２基板２００の要部の構成の他の例を模式的に表している。図８Ａは、第１基板１００および第２基板２００の要部の断面構成を表し、図８Ｂは、画素共有ユニット５３９の平面構成の一例を表している。
転送トランジスタＴＲは、平面型トランジスタにより構成されていてもよい（図８Ａ）。このとき、例えば、半導体層１００Ｓの表面上に転送ゲートＴＧが設けられている。例えば、この転送ゲートＴＧの側面は、サイドウォールＳＷにより覆われている。サイドウォールＳＷは、例えば窒化シリコン（ＳｉＮ）を含んでいる。半導体層１００Ｓと転送ゲートＴＧとの間には、ゲート絶縁膜（図８Ａでは図示を省略、後述の図１９Ｂのゲート絶縁膜ＴＲ－I）が設けられている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）は、例えば、平面視でフローティングディフュージョンＦＤを囲むように設けられている（図８Ｂ）。
半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している（図７Ａ，図７Ｂ）。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full Trench Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep Trench Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓ
の法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
半導体層１００Ｓと絶縁膜１１１との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
固定電荷膜１１２と絶縁膜１１１との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１１との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１１は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１１は、例えば、酸化シリコンにより構成されている。
半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０，１２１、パッシベーション膜１２２、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。ここでは、パッド部１２０が、本開示の「第１共有接続部」の一具体例に対応し、パッド部１２１が、本開示の「第２共有接続部」の一具体例に対応する。
図７Ｂは、図７Ａに示した平面構成とともに、パッド部１２０，１２１の構成を表している。パッド部１２０，１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている（図７Ｂ）。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている（図６，図７Ｂ）。具体的には、パッド部１２０は、画素回路２００Ｘを共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２００Ｘを共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とが電気的に接続されている。
パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト領域１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている（図７Ｂ）。図９は、パッド部１２０，１２１の構成の他の例を表している。このように、転送ゲートＴＧの側面とともに、パッド部１２０，１２１の側面にもサイドウォールＳＷが設けられていてもよい。
パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２００Ｘ（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減などが可能になる。
パッド部１２０、１２１は、第１基板１００、第２基板２００の所望の位置に設けることができる。具体的には、パッド部１２０、１２１を配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０、１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０、１２１が、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０、１２１に接続するフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ，１２１Ｃを設け、配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２の所望の位置にパッド部１２０、１２１を設ける構成でも良い。
特に、パッド部１２０、１２１を配線層１００Ｔに設ける場合には、半導体層２００Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、画素回路２００Ｘを形成する第２基板２００のうち、フローティングディフュージョンＦＤから画素回路２００Ｘに接続するための貫通配線を形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２００Ｘを形成する第２基板２００の面積を大きく確保することができる。画素回路２００Ｘの面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減などによる画質向上に寄与することができる。
特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０、１２１の構成を用いることで、第１基板１００と第２基板２００とを接続する配線を大幅に削減することができる。
また、図７Ｂのように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト領域１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０、１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。
パッド部１２０，１２１は、例えば、ポリシリコン（Poly Si）、より具体的には、不
純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２００Ｘを形成することが可能となる。以下、この理由について説明する。なお、以下の説明において、第１基板１００と第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２００Ｘを形成する方法を、第１の製造方法と呼ぶ。
ここで、第２基板２００に画素回路２００Ｘを形成した後に、これを第１基板１００に貼り合わせることも考え得る（以下第２の製造方法という）。この第２の製造方法では、第１基板１００の表面（配線層１００Ｔの表面）および第２基板２００の表面（配線層２００Ｔの表面）それぞれに、電気的接続用の電極を予め形成しておく。第１基板１００と第２基板２００を貼り合わせると、これと同時に、第１基板１００の表面と第２基板２００の表面のそれぞれに形成された電気的接続用の電極同士が接触する。これにより、第１基板１００に含まれる配線と第２基板２００に含まれる配線との間で電気的接続が形成される。よって、第２の製造方法を用いた撮像装置１の構成とすることで、例えば第１基板１００と第２基板２００の各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。
このような第２の製造方法では、第１基板１００と第２基板２００とを貼り合わせる際に、貼り合せ用の製造装置に起因して、位置合わせの誤差が生じることがある。また、第１基板１００および第２基板２００は、例えば、直径数十ｃｍ程度の大きさを有するが、第１基板１００と第２基板２００とを貼り合わせる際に、この第１基板１００、第２基板２００各部の微視的領域で、基板の伸び縮みが発生するおそれがある。この基板の伸び縮みは、基板同士が接触するタイミングが多少ずれることに起因する。このような第１基板１００および第２基板２００の伸び縮みに起因して、第１基板１００の表面および第２基板２００の表面それぞれに形成された電気的接続用の電極の位置に、誤差が生じることがある。第２の製造方法では、このような誤差が生じても、第１基板１００および第２基板２００それぞれの電極同士が接触するように対処しておくことが好ましい。具体的には、第１基板１００および第２基板２００の電極の少なくとも一方、好ましくは両方を、上記誤差を考慮して大きくしておく。このため、第２の製造方法を用いると、例えば、第１基板１００または第２基板２００の表面に形成された電極の大きさ（基板平面方向の大きさ）が、第１基板１００または第２基板２００の内部から表面に厚み方向へ延在する内部電極の大きさよりも大きくなる。
一方、パッド部１２０，１２１を耐熱性の導電材料により構成することで、上記第１の製造方法を用いることが可能となる。第１の製造方法では、フォトダイオードＰＤおよび転送トランジスタＴＲなどを含む第１基板１００を形成した後、この第１基板１００と第２基板２００（半導体層２０００Ｓ）とを貼り合わせる。このとき、第２基板２００は、画素回路２００Ｘを構成する能動素子および配線層などのパターンは未形成の状態である。第２基板２００はパターンを形成する前の状態であるため、仮に、第１基板１００と第２基板２００を貼り合わせる際、その貼り合せ位置に誤差が生じたとしても、この貼り合せ誤差によって、第１基板１００のパターンと第２基板２００のパターンとの間の位置合わせに誤差が生じることはない。なぜならば、第２基板２００のパターンは、第１基板１００と第２基板２００を貼り合わせた後に、形成するからである。なお、第２基板にパターンを形成する際には、例えば、パターン形成のための露光装置において、第１基板に形成されたパターンを位置合わせの対象としながらパターン形成する。上記理由により、第１基板１００と第２基板２００との貼り合せ位置の誤差は、第１の製造方法においては、撮像装置１を製造する上で問題とならない。同様の理由で、第２の製造方法で生じる基板の伸び縮みに起因した誤差も、第１の製造方法においては、撮像装置１を製造する上で問題とならない。
第１の製造方法では、このようにして第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合せた後、第２基板２００上に能動素子を形成する。この後、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（図６）を形成する。この貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの形成では、例えば、第２基板２００の上方から、露光装置による縮小投影露光を用いて貫通電極のパターンを形成する。縮小露光投影を用いるため、仮に、第２基板２００と露光装置との位置合わせに誤差が生じても、その誤差の大きさは、第２基板２００においては、上記第２の製造方法の誤差の数分の一（縮小露光投影倍率の逆数）にしかならない。よって、第１の製造方法を用いた撮像装置１の構成とすることで、第１基板１００と第２基板２００の各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。
このような第１の製造方法を用いて製造された撮像装置１は、第２の製造方法で製造された撮像装置と異なる特徴を有する。具体的には、第１の製造方法により製造された撮像装置１では、例えば、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが、第２基板２００から第１基板１００に至るまで、略一定の太さ（基板平面方向の大きさ）となっている。あるいは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶがテーパー形状を有するときには、一定の傾きのテーパー形状を有している。このような貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを有する撮像装置１は、画素５４１を微細化しやすい。
ここで、第１の製造方法により撮像装置１を製造すると、第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合わせた後に、第２基板２００に能動素子を形成するので、第１基板１００にも、能動素子の形成の際に必要な加熱処理の影響が及ぶことになる。このため、上記のように、第１基板１００に設けられたパッド部１２０，１２１には、耐熱性の高い導電材料を用いることが好ましい。例えば、パッド部１２０，１２１には、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い（すなわち耐熱性の高い）材料を用いていることが好ましい。例えば、パッド部１２０，１２１にドープトポリシリコン、タングステン、チタンあるいは窒化チタン等の耐熱性の高い導電材を用いる。これにより、上記第１の製造方法を用いて撮像装置１を製造することが可能となる。
パッド部１２０，１２１は、窒化タンタル（ＴａＮ），アルミニウム（Ａｌ）および銅（Ｃｕ）等の金属材料により構成されていてもよい。
パッシベーション膜１２２は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている（図６）。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２００との接合面に設けられている。即ち、接合膜１２４は、第２基板２００に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜により構成されている。
受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１１を間にして半導体層１００Ｓに対向している（図６）。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
第２基板２００は、第１基板１００側から、半導体層２００Ｓおよび配線層２００Ｔをこの順に有している。半導体層２００Ｓは、シリコン基板で構成されている。半導体層２００Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２００には、画素共有ユニット５３９毎に配置された画素回路２００Ｘが設けられている。この画素回路２００Ｘは、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。
図１０～図１４は、第２基板２００の平面構成の一例を模式的に表している。図１０には、半導体層２００Ｓの表面近傍に設けられた画素回路２００Ｘの構成を表す。図１１は、配線層２００Ｔ（具体的には後述の第１配線層Ｗ１）と、配線層２００Ｔに接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表している。図１２～図１４は、配線層２００Ｔの平面構成の一例を表している。以下、図６とともに、図１０～図１４を用いて第２基板２００の構成について説明する。図１０および図１１ではフォトダイオードＰＤの外形（画素分離部１１７とフォトダイオードＰＤとの境界）を破線で表し、画素回路２００Ｘを構成する各トランジスタのゲート電極に重なる部分の半導体層２００Ｓと素子分離領域２１３または絶縁領域２１２との境界を点線で表す。増幅トランジスタＡＭＰのゲート電極に重なる部分では、チャネル幅方向の一方に、半導体層２００Ｓと素子分離領域２１３との境界、および素子分離領域２１３と絶縁領域２１２との境界が設けられている。以下、図６とともに、図１０～図１４を用いて第２基板２００の構成について説明する。
第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている(図６)。例えば、Ｈ方向に隣り合う２つの画素回路２００Ｘの間に設けられた絶縁領域２１２に、この２つの画素回路２００Ｘに接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている（図１１）。ここでは、貫通電極１２０Ｅが、本開示の「第１貫通電極」の一具体例に対応し、貫通電極１２１Ｅが、本開示の「第２貫通電極」の一具体例に対応する。
絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している（図６）。半導体層２００Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２００Ｔの配線（後述の第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端はパッド部１２０，１２１に接続されている（図６）。貫通電極１２０Ｅは、パッド部１２０と画素回路２００Ｘとを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２００Ｘに電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。
貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線層２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３、パッシベーション膜１２２および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている（図６）。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図１１の配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。
絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための前記貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２００Ｘ（画素共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２００Ｘに接続された貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。絶縁領域２１２は、例えば、Ｖ方向に延在して設けられている（図８，図９）。ここでは、転送ゲートＴＧの水平部分ＴＧｂの配置を工夫することにより、垂直部分ＴＧａの位置に比べて、貫通電極ＴＧＶのＨ方向の位置が貫通電極１２０Ｅ，１２１ＥのＨ方向の位置に近づくように配置されている（図７Ａ，図９）。例えば、貫通電極ＴＧＶは、Ｈ方向において、貫通電極１２０Ｅ，１２０Ｅと略同じ位置に配置されている。これにより、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて設けることができる。別の配置例として、垂直部分ＴＧａに重畳する領域のみに水平部分ＴＧｂを設けることも考え得る。この場合には、垂直部分ＴＧａの略直上に貫通電極ＴＧＶが形成され、例えば、各画素５４１のＨ方向およびＶ方向の略中央部に貫通電極ＴＧＶが配置される。このとき、貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きくずれる。貫通電極ＴＧＶおよび貫通電極１２０Ｅ，１２１Ｅの周囲には、近接する半導体層２００Ｓから電気的に絶縁するため、例えば、絶縁領域２１２を設ける。貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きく離れる場合には、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶ各々の周囲に絶縁領域２１２を独立して設けることが必要となる。これにより、半導体層２００Ｓが細かく分断されることになる。これに比べ、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて配置するレイアウトは、半導体層２００ＳのＨ方向の大きさを大きくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
また、撮像装置１では、第１基板１００にパッド部１２０が設けられているので、貫通電極１２０Ｅは画素共有ユニット５３９毎に設けられる。更に、第１基板１００にパッド部１２１が設けられているので、貫通電極１２１Ｅは、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に設けられる。これにより、貫通電極１２０Ｅ，１２１Ｅの数を減らし、絶縁領域２１２を小さくすることができる。以下、この理由について説明する。
図１５Ａおよび図１５Ｂは、第１基板１００および第２基板２００の要部の構成の他の例を模式的に表している。図１５Ａは、第１基板１００および第２基板２００の要部の断面構成を表し、図１５Ｂは、画素共有ユニット５３９の平面構成の一例を表している。
図１５Ａに示したように、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を電気的に接続するための配線を第２基板２００に設けることも可能である。例えば、第２基板２００の配線層２００Ｔの配線（例えば、第１配線層Ｗ１）により、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤが電気的に接続される。また、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のＶＳＳコンタクト領域１１８を電気的に接続するための配線も、第２基板２００に設けるようにしてもよい。この場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４に貫通電極１２０Ｅが接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のＶＳＳコンタクト領域１１８に貫通電極１２１Ｅが接続される。したがって、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）各々に、貫通電極１２０Ｅ，１２１Ｅが１つずつ配置される（図１５Ｂ）。このように貫通電極１２０Ｅ，１２１Ｅの数が増えると絶縁領域２１２が大きくなる。
これに対し、第１基板１００にパッド部１２０，１２１を設けることにより、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、貫通電極１２０Ｅ，１２１Ｅが配置される（図８Ａ，図８Ｂ）。したがって、図１５Ａ，図１５Ｂに示した構成に比べて、貫通電極の数を減らし、絶縁領域２１２を小さくすることができる。これにより、増幅トランジスタＡＭＰの形成面積を大きくし、ノイズを抑えることが可能となる。また、貫通電極の数が少なくなることにより、レイアウトの自由度を向上させることができる。このため、例えば、寄生容量を小さくすることも可能となる。
素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２００Ｘを構成する複数のトランジスタ間を、画素回路２００Ｘのレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓ（具体的には、ウェル領域２１１）が延在している。
ここで、図７Ａ，図７Ｂおよび図１０を参照して、第１基板１００での画素共有ユニット５３９の外形形状（基板平面方向の外形形状）と、第２基板２００での画素共有ユニット５３９の外形形状との違いを説明する。
撮像装置１では、第１基板１００および第２基板２００の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２００に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。
図７Ａ，図７Ｂでは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ，５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ，５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。
図１０および図１１では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２００の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２００の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２００の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２００の画素共有ユニット５３９は、略長方形の外形形状を有している。
例えば、各画素回路２００Ｘでは、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている（図１０）。各画素回路２００Ｘの外形形状を、上記のように、略長方形状に設けることにより、一方向（図１０ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２００Ｘの形成領域を略正方形状に設けることも可能である（後述の図５７参照）。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２００Ｘの形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２００Ｘの形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２００Ｘの形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。
例えば、半導体層２００Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２００Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている（図１０）。
次に、図７Ｂおよび図１０を参照して、第1基板１００に設けられた画素共有ユニット５３９と第２基板２００に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図７Ｂの紙面上側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図１０の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図７Ｂの紙面下側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図１０の紙面右側）の画素共有ユニット５３９に接続されている。
例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。以下、このレイアウトによって得られる効果を説明する。
第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９では、各々のパッド部１２０が、画素共有ユニット５３９の外形形状の中央部、即ち、画素共有ユニット５３９のＶ方向およびＨ方向の中央部に配置される（図７Ｂ）。一方、第２基板２００の画素共有ユニット５３９は、上記のように、Ｖ方向に長い略長方形の外形形状を有しているので、例えば、パッド部１２０に接続される増幅トランジスタＡＭＰは、画素共有ユニット５３９のＶ方向の中央から紙面上方にずれた位置に配置されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトが同じであるとき、一方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７Ｂの紙面上側の画素共有ユニット５３９のパッド部１２０）との距離は比較的短くなる。しかし、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７Ｂの紙面下側の画素共有ユニット５３９のパッド部１２０）との距離が長くなる。このため、この増幅トランジスタＡＭＰとパッド部１２０との接続に要する配線の面積が大きくなり、画素共有ユニット５３９の配線レイアウトが複雑になるおそれがある。このことは、撮像装置１の微細化に影響を及ぼす可能性がある。
これに対して、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９で、互いの内部レイアウトを少なくともＶ方向に反転させることにより、これら２つの画素共有ユニット５３９の両方の増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることができる。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを同じにした構成と比べて、撮像装置１の微細化を行いやすくなる。なお、第２基板２００の複数の画素共有ユニット５３９各々の平面レイアウトは、図８に記載の範囲では左右対称であるが、後述する図１１に記載の第１配線層Ｗ１のレイアウトまで含めると、左右非対称のものとなる。
また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトは、互いに、Ｈ方向にも反転されていることが好ましい。以下、この理由について説明する。図１１に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９はそれぞれ、第１基板１００のパッド部１２０，１２１に接続されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のＨ方向の中央部（Ｈ方向に並ぶ２つの画素共有ユニット５３９の間）にパッド部１２０，１２１が配置されている。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを、互いに、Ｈ方向にも反転させることにより、第２基板２００の複数の画素共有ユニット５３９それぞれとパッド部１２０，１２１との距離を小さくすることができる。即ち、撮像装置１の微細化を更に行いやすくなる。
また、第２基板２００の画素共有ユニット５３９の外形線の位置は、第１基板１００の画素共有ユニット５３９のいずれかの外形線の位置に揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図１１の紙面左側）の画素共有ユニット５３９では、Ｖ方向の一方（例えば図１１の紙面上側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７Ｂの紙面上側）のＶ方向の一方の外形線の外側に配置されている。また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図１１の紙面右側）の画素共有ユニット５３９では、Ｖ方向の他方（例えば図１１の紙面下側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７Ｂの紙面下側）のＶ方向の他方の外形線の外側に配置されている。このように、第２基板２００の画素共有ユニット５３９と、第１基板１００の画素共有ユニット５３９とを互いに配置することにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
また、第２基板２００の複数の画素共有ユニット５３９の間で、互いの外形線の位置は揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９は、Ｖ方向の外形線の位置がずれて配置されている。これにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
図７Ｂおよび図１１を参照して、画素アレイ部５４０での画素共有ユニット５３９の繰り返し配置について説明する。第１基板１００の画素共有ユニット５３９は、Ｈ方向に２つ分の画素５４１の大きさ、およびＶ方向に２つ分の画素５４１の大きさを有している（図７Ｂ）。例えば、第１基板１００の画素アレイ部５４０では、この４つの画素５４１に相当する大きさの画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、で隣接して繰り返し配列されている。あるいは、第１基板１００の画素アレイ部５４０に、画素共有ユニット５３９がＶ方向に２つ隣接して配置された一対の画素共有ユニット５３９が設けられていてもよい。第１基板１００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４つ分に相当するピッチ）、で隣接して繰り返し配列している。第２基板２００の画素共有ユニット５３９は、Ｈ方向に１つ分の画素５４１の大きさ、およびＶ方向に４つ分の画素５４１の大きさを有している（図１１）。例えば、第２基板２００の画素アレイ部５４０には、この４つの画素５４１に相当する大きさの画素共有ユニット５３９を２つ含む、一対の画素共有ユニット５３９が設けられている。この画素共有ユニット５３９は、Ｈ方向に隣接して配置され、かつ、Ｖ方向にはずらして配置されている。第２基板２００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４個分に相当するピッチ）、で隙間なく隣接して繰り返し配列されている。このような画素共有ユニット５３９の繰り返し配置により、画素共有ユニット５３９を隙間なく配置することが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
増幅トランジスタＡＭＰは、例えば、フィン（Ｆｉｎ）型等の三次元構造を有していることが好ましい（図６）。例えば、Ｆｉｎ型の増幅トランジスタＡＭＰは、半導体層２００Ｓの一部により構成されたフィンと、このフィンを囲む３つの平面を有するゲート電極と、ゲート電極とフィンとの間に設けられたゲート絶縁膜とを有している。三次元構造のトランジスタは、チャネルに対向するゲート電極の平面が複数設けられているもの、あるいは、チャネルの周囲にゲート電極の曲面が設けられているものをいう。このような三次元構造のトランジスタでは、平面型のトランジスタと同じフットプリント（図１０での占有面積）を有する時、平面型のトランジスタに比べて実効のゲート幅を大きくすることができる。したがって、三次元構造のトランジスタには、多くの電流が流れ、トランスコンダクタンスｇｍが高くなる。これにより三次元構造のトランジスタでは、平面型のトランジスタに比べて、動作速度を向上させることが可能となる。加えて、ＲＮ（Random Noise）を低減することも可能である。また、三次元構造のトランジスタは、平面型のトランジスタに比べて、ゲート面積が大きくなるので、ＲＴＳ（Random Telegraph Signal）ノイズが小さくなる。
このような三次元構造のトランジスタを、少なくとも増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ転送トランジスタＦＤＧのいずれか一つに用いることにより、トランジシタ特性が向上し、例えば、画質を向上させることができる。特に、増幅トランジスタＡＭＰを三次元構造のトランジスタにより構成することにより、ノイズが効果的に低減され、画質を向上させることが可能となる。また、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ転送トランジスタＦＤＧの全てを三次元構造のトランジスタを用いて構成するようにしてもよい。このとき、画素回路２００Ｘの製造が容易となる。
図１６Ａ～図１６Ｇは、図６に示した増幅トランジスタＡＭＰの構成の他の例を表している。増幅トランジスタＡＭＰは、例えば、半導体層ＡＭＰ－Ｓと、半導体層ＡＭＰ－Ｓの周囲に設けられたゲート電極ＡＭＰ－Ｇと、ゲート電極ＡＭＰ－Ｇと半導体層ＡＭＰ－Ｓとの間のゲート絶縁膜ＡＭＰ－Ｉとを有している。増幅トランジスタＡＭＰがＦｉｎ型トランジシタにより構成されているとき、フィンを構成する半導体層ＡＭＰ－Ｓが、周囲の半導体層２００Ｓと分離して設けられていてもよい（図１６Ａ）。あるいは、フィンの高さ方向の一部が、ゲート電極ＡＭＰ－Ｇから露出されていてもよい（図１６Ｂ）。また、増幅トランジスタＡＭＰは、ダブルゲート構造を有していてもよい（図１６Ｃ）。このダブルゲート構造の増幅トランジスタＡＭＰは、フィンを間にして対向する一対のゲート電極（ゲート電極ＡＭＰ－Ｇ１，ＡＭＰ－Ｇ２）を有している。あるいは、増幅トランジスタＡＭＰは、シングルゲート構造を有していてもよい（図１６Ｄ）。増幅トランジスタＡＭＰは、ＧＡＡ（Gate All Around）構造を有していてもよい（図１６Ｅ）。このＧＡＡ構造の増幅トランジスタＡＭＰでは、半導体層ＡＭＰ－Ｓの全周がゲート電極ＡＭＰ－Ｇで囲まれる。また、増幅トランジスタＡＭＰは、縦型ＧＡＡ構造（図１６Ｆ）を有していてもよい。増幅トランジスタＡＭＰは、横型ＧＡＡ構造、ナノワイヤ（Nanowire）型（図１６Ｇ）またはナノシート（Nanosheet）型（図示は省略）であってもよい。増幅トランジスタＡＭＰは、図８Ａ等に示したように、平面型のトランジスタにより構成されていてもよい。
配線層２００Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。
配線層２００Ｔには、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１，２０２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２２には、第１配線層Ｗ１と半導体層２００ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。接続部２１８Ｖは、半導体層２００Ｓに対向する位置に設けられている。
例えば、このような第２基板２００の素子同士を接続する接続部（例えば接続部２１８Ｖ）の孔径は、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの孔径と異なっている。これにより、接続部の孔径と、貫通電極１２０Ｅ，１２１１Ｅ，ＴＧＶの孔径とを同じにした場合に比べて、設計の自由度を高めることができる。特に、第２基板２００の素子同士を接続する接続部の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくなっていることが好ましい。以下、この理由について説明する。
図１７は、接続部２１８Ｖおよび貫通電極１２０Ｅの互いの大きさの関係を表している。接続部２１８Ｖは、高さＤｖ（層間絶縁膜２２２の厚み方向の大きさ）、孔径Ｌｖを有している。貫通電極１２０Ｅは、高さＤｅ、孔径Ｌｅを有している。孔径Ｌｖ，Ｌｅは、接続部２１８Ｖおよび貫通電極１２０Ｅの孔径の大きさが、層間絶縁膜２２２の厚み方向で変化するとき、最も孔径が大きくなる部分の大きさを表す。第２基板２００内、より具体的には配線層２００Ｔ内に設けられた接続部２１８Ｖの高さＤｖは、第１基板１００と第２基板２００とを接続する貫通電極１２０Ｅの高さＤｅよりも小さくなっている。例えば、接続部２１８Ｖの孔径Ｌｖは、接続部２１８Ｖのアスペクト比（Ｄｖ/Ｌｖ）が、貫通電極１２０Ｅのアスペクト比（Ｄｅ/Ｌｅ）と略同じになるように設計されている。詳細は後述するが、このように第２基板２００の素子同士を接続する接続部のアスペクト比と、第１基板１００と第２基板２００とを接続する貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶのアスペクト比とを近づけることにより、これらを一度のエッチング工程で形成することが可能となる。
例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２００ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
次に、図１２～図１４を用いて、配線層２００Ｔの平面構成について説明する。図１２は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表したものである。図１３８は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表したものである。図１４は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表したものである。
例えば、第３配線層Ｗ３は、Ｈ方向（行方向）に延在する配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４，ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬを含んでいる（図１３）。これらの配線は、図４を参照して説明した複数の行駆動信号線５４２に該当する。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に駆動信号を送るためのものである。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、第２配線層Ｗ２、第１配線層Ｗ１および貫通電極１２０Ｅを介して転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に接続されている。配線ＳＥＬＬは選択トランジスタＳＥＬのゲートに、配線ＲＳＴＬはリセットトランジスタＲＳＴのゲートに、配線ＦＤＧＬは、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートに各々駆動信号を送るためのものである。配線ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬは各々、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して、選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，ＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲートに接続されている。
例えば、第４配線層Ｗ４は、Ｖ方向（列方向）に延在する電源線ＶＤＤ、基準電位線ＶＳＳおよび垂直信号線５４３を含んでいる（図１４）。電源線ＶＤＤは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに接続されている。基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部２１８Ｖを介してＶＳＳコンタクト領域２１８に接続されている。また、基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１、貫通電極１２１Ｅおよびパッド部１２１を介して第１基板１００のＶＳＳコンタクト領域１１８に接続されている。垂直信号線５４３は、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して選択トランジスタＳＥＬのソース（Ｖｏｕｔ）に接続されている。
コンタクト部２０１，２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく（例えば、図３）、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい（例えば、図６）。コンタクト部２０１，２０２は、第２基板２００の表面（配線層２００Ｔ側の面）に設けられている。コンタクト部２０１，２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２０１，２０２は、配線層２００Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１，２０２は、第２基板２００と第３基板３００との電気的な接続および、第２基板２００と第３基板３００との貼り合わせに用いられる。
図６には、第２基板２００の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図３に記載のように、第２基板２００の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１，Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。
第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１，３０２とを含んでいる。コンタクト部３０１，３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。
[撮像装置１の製造方法]
次に、図１８Ａ～図２１Ｆを用いて撮像装置１の製造方法の一例を説明する。
まず、図１８Ａに示したように、ｐウェル層１１５、ｎ型半導体領域１１４、画素分離部１１７および転送トランジシタＴＲを形成する。転送トランジスタＴＲは、半導体層１００Ｓに、ｐウェル層１１５、ｎ型半導体領域１１４および画素分離部１１７を形成した後に、形成する。転送ゲートＴＧの側面には、例えば、サイドウォールＳＷを形成しておく。
次に、半導体層１００Ｓの表面に、パッド部１２０，１２１を形成する。図１８Ｂ～図１８Ｄはパッド部１２０，１２１の形成方法の一例を表している。パッド部１２０，１２１は、例えば、以下のようにして形成する。
まず、転送ゲートＴＧを覆うようにして、半導体層１００Ｓの表面全面にエッチングストッパ膜１３１を形成する。エッチングストッパ膜１３１は、例えば、酸化膜または窒化膜等の絶縁膜により形成する。酸化膜は、例えば、酸化シリコン（ＳｉＯ）膜、窒化膜は、例えば、窒化シリコン（ＳｉＮ）膜である。次いで、図１８Ｂに示したように、このエッチングストッパ膜１３１に開口１３１Ｍを形成する。開口１３１Ｍは、パッド部１２０，１２１を形成する部分に設けておく。開口１３１Ｍでは半導体層１００Ｓの表面が露出される。エッチングストッパ膜１３１に開口１３１Ｍを形成した後、図１８Ｃに示したように、エッチングストッパ膜１３１を覆うように、半導体層１００Ｓの表面全面にポリシリコン膜１３２を成膜する。これにより、開口１３１Ｍでは、ポリシリコン膜１３２と半導体層１００Ｓとが接続される。ポリシリコン膜１３２を成膜した後、例えば、パッド部１２０の形成予定領域に成膜されたポリシリコン膜１３２に選択的にｎ型イオンインプラント、パッド部１２１の形成予定領域に成膜されたポリシリコン膜１３２に選択的にｐ型イオンインプラントを各々行う。このイオン種は、熱工程を経ることにより半導体層１００Ｓに拡散され、ポリシリコン膜１３２と半導体層１００Ｓとの接触抵抗を低減する。このとき、ｎ型イオンインプラントにより各画素５４１にフローティングディフュージョンＦＤが形成され、ｐ型イオンインプラントにより各画素５４１にＶＳＳコンタクト領域１１８が形成される。この後、図１８Ｄに示したように、ポリシリコン膜１３２のパターニングを行う。このとき、エッチングストッパ膜１３１により、ポリシリコン膜１３２のエッチングが制御される。ポリシリコン膜１３２のパターンは、エッチングストッパ膜１３１のパターンと反転して形成される。エッチングストッパ膜１３１の開口１３１Ｍの外側にポリシリコン膜１３２が残るようにパターニングを行う。例えば、このようにして所定の領域にパッド部１２０，１２１を形成することができる。パッド部１２０は、例えば、隣り合う画素５４１のサイドウォールＳＷの間に形成される。この方法では、パッド部１２０の大きさをサイドウォールＳＷの大きさにより制御することができるので、パッド部１２０を小さくして、寄生容量を低減することが可能となる。
図１９Ａ～図１９Ｃは、パッド部１２０，１２１の形成方法の他の例（１）を表している。この方法では、転送ゲートＴＧと同一工程でパッド部１２０，１２１が形成される。以下、具体的に説明する。まず、図１９Ａに示したように、半導体層１００Ｓに、ｐウェル層１１５、画素分離部１１７、ＶＳＳコンタクト領域１１８、ｎ型半導体領域１１４およびフローティングディフュージョンＦＤを形成する。次いで、図１９Ｂに示したように、半導体層１００Ｓの表面に開口ＩＭを有するゲート絶縁膜ＴＲ－Ｉを成膜する。開口ＩＭは、パッド部１２０，１２１を形成する部分に設けておく。このゲート絶縁膜ＴＲ－Ｉの開口ＩＭは、例えば、半導体層１００Ｓの表面全面にゲート絶縁膜ＴＲ－Ｉを成膜した後、フォトリソグラフィ法を用いて形成する。開口ＩＭを有するゲート絶縁膜ＴＲ－Ｉを形成した後、ゲート絶縁膜ＴＲ－Ｉ上に例えば、ポリシリコン膜を成膜する。次いで、このポリシリコン膜をパターニングすることにより、転送ゲートＴＧおよびパッド部１２０，１２１を形成する。この後、図１９Ｃに示したように、転送ゲートＴＧの側面およびパッド部１２０，１２１の側面にサイドウォールＳＷを形成する。この方法を用いてパッド部１２０，１２１を形成することにより、例えば、転送ゲートＴＧの側面とともに、パッド部１２０，１２１の側面にもサイドウォールＳＷが形成される。
図２０Ａ～図２０Ｃは、パッド部１２０，１２１の形成方法の他の例（２）を表している。この方法では、選択的エピタキシャル成長法を用いてパッド部１２０，１２１が形成される。以下、具体的に説明する。まず、上記図１８Ａで説明したのと同様に、半導体層１００Ｓに、ｐウェル層１１５、ｎ型半導体領域１１４、画素分離部１１７および転送トランジスタＴＲを形成する。次いで、半導体層１００Ｓの表面に開口１３１Ｍを有するエッチングストッパ膜１３１を形成する（図１８Ｂ）。このとき、エッチングストッパ膜１３１には、窒化膜を用いることが好ましい。この後、図２０Ａに示したように、エッチングストッパ膜１３１の開口１３１Ｍを用いて、シリコン（半導体層１００Ｓ）をエピタキシャル成長させる。このエピタキシャル成長により形成したシリコン層にｎ型イオンインプラントまたはｐ型イオンインプラントを行う。これにより、パッド部１２０，１２１とともに、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が形成される。この方法では、エピタキシャル成長によりパッド部１２０，１２１にファセット（Facet）が形成される。
シリコン（半導体層１００Ｓ）のエピタキシャル成長は、図２０Ｂに示したように、画素分離部１１７を掘りこんでから行うようにしてもよい。このとき、画素分離部１１７の掘り込みにより、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８の側面が露出され、この露出された側面からエピタキシャル成長が行われる（図２０Ｃ）。この後、エピタキシャル成長により形成したシリコン層にｎ型イオンインプラントまたはｐ型イオンインプラントを行う。これにより、パッド部１２０，１２１とともに、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が形成される。このように形成されたパッド部１２０，１２１にもファセットが形成される。あるいは、半導体層１００Ｓの表面からエピタキシャル成長を行うとともに、画素分離部１１７を掘りこんで、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８の形成予定領域の側面からエピタキシャル成長を行うことも可能である。このようにしてパッド部１２０，１２１を形成するようにしてもよい。
パッド部１２０，１２１を形成した後、このパッド部１２０，１２１を覆うように、半導体層１００Ｓの表面に、パッシベーション膜１２２および層間絶縁膜１２３をこの順に形成する。これにより、第１基板１００が形成される。
続いて、図２１Ａに示したように、接合膜１２４を間にして、半導体層１００Ｓに半導体層２００Ｓを貼り合わせる。この後、半導体層１００Ｓおよび半導体層２００Ｓの表面を例えば、プラズマ照射等により活性化し、続けて水洗および乾燥を行う。半導体層１００Ｓおよび半導体層２００Ｓの活性化は、薬品またはイオンビームなどにより行うようにしてもよい。半導体層１００Ｓおよび半導体層２００Ｓの表面を乾燥させた後、必要に応じて半導体層２００Ｓを薄くする。
次に、図２１Ｂに示したように、半導体層２００Ｓを分断する絶縁領域２１２を形成する。絶縁領域２１２は、半導体層２００Ｓの選択的な領域を、例えばドライエッチング法を用いて除去した後、この半導体層２００Ｓが除去された領域に、酸化シリコン（ＳｉＯ）等の絶縁材料を埋め込むことにより形成する。絶縁領域２１２を形成した後、半導体層２００Ｓの表面および絶縁領域２１２の表面を平坦化する。
続いて、図２１Ｃに示したように、画素回路２００Ｘを構成する複数のトランジシタ、パッシベーション膜２２１および層間絶縁膜２２２をこの順に形成する。これらは、例えば、以下のようにして形成する。まず、半導体層２００Ｓの表面近傍に、増幅トランジスタＡＭＰ等の複数のトランジシタおよびＶＳＳコンタクト領域２１８を形成する。ここでは、耐熱性の高いポリシリコン等を用いてパッド部１２０，１２１を形成しているので、トランジシタを形成する際に高温処理が施されても、パッド部１２０，１２１の特性が劣化しにくい。また、トランジスタのゲート絶縁膜に熱酸化膜を用いることが可能となる。複数のトランジシタおよびＶＳＳコンタクト領域１１８を形成した後、複数のトランジスタを覆うように、半導体層２００Ｓおよび絶縁領域２１２の表面に、パッシベーション膜２２１および層間絶縁膜２２２をこの順に形成する。例えば、このようにして、複数のトランジシタ、パッシベーション膜２２１および層間絶縁膜２２２を形成する。
次に、図２１Ｄに示したように、層間絶縁膜２２２上に、所定のパターンを有するレジスト膜２３１を形成する。このレジスト膜２３１は、半導体層２００Ｓの表面側の接続部（例えば接続部２１８Ｖ等）の形成予定領域および、第１基板１００に達する貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの形成予定領域に開口を有している。ここでは、上述のように、接続部の孔径が貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの孔径よりも小さくなっており、例えば、接続部のアスペクト比と貫通電極１２０Ｅ，１２１Ｅのアスペクト比とが略同じになるように設計されている。このため、接続部のエッチングと、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶのエッチングとを同時に行うことが可能となる。以下、このエッチングについて具体的に説明する。
図２１Ｅに示したように、レジスト膜２３１のパターンを用いて層間絶縁膜２２２およびパッシベーション膜２２１のドライエッチングを行うと、比較的大きな孔径を有する接続孔１２０Ｈ，１２１Ｈは、層間絶縁膜２２２、パッシベーション膜２２１、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して形成される。これに対し、比較的小さな孔径を有する接続孔２１８Ｈは、層間絶縁膜２２２およびパッシベーション膜２２１を貫通したとき、エッチングがセルフストップする。したがって、接続孔１２０Ｈ，１２１Ｈと同時に、接続孔１２０Ｈ，１２１Ｈよりも浅い接続孔２１８Ｈを形成しても、オーバーエッチングの発生が抑えられる。後の工程で、接続孔１２０Ｈ，１２１Ｈに貫通電極１２０Ｅ，１２１Ｅが形成され、接続孔２１８Ｈに接続部２１８Ｖが形成される。例えば、接続部の孔径と、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの孔径とが同じときには、接続部のエッチングと、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶのエッチングとを、互いに別の工程で行う。よって、接続部の孔径を貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの孔径よりも小さくすることにより、工程数を減らし、撮像装置１の製造工程を簡便にすることが可能となる。なお、図２１Ｅには、転送ゲートＴＧに達する接続孔（貫通電極ＴＧＶが形成される接続孔）は図示していない。
このようにして、半導体層２００Ｓの表面側の接続孔（例えば、接続孔２１８Ｈ）と、第１基板１００に達する接続孔（例えば、接続孔１２０Ｈ，１２１Ｈ）とを形成した後、この接続孔に導電材料を埋め込む。これにより、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶおよび接続部２１８Ｖが形成される。
続いて、図２１Ｆに示したように、半導体層２００Ｓ上に、層間絶縁膜２２２を間にして第１配線層Ｗ１を形成する。この後、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１，２０２をこの順に形成して配線層２００Ｔを形成する。これにより、第２基板２００が形成される。
最後に、この第２基板２００に、半導体層３００Ｓおよび配線層３００Ｔを含む第３基板を貼り合わせる。このとき、第２基板２００の配線層２００Ｔに形成したコンタクト部２０１，２０２と、第３基板３００の配線層３００Ｔに形成したコンタクト部３０１，３０２とを接合させる。これにより、第２基板２００と第３基板３００とが電気的に接続される。例えば、このようにして撮像装置１を製造することができる。
ここで、撮像装置１の特徴について説明する。
一般に、撮像装置は、主な構成として、フォトダイオードと画素回路とからなる。ここで、フォトダイオードの面積を大きくすると光電変換の結果発生する電荷が増加し、その結果画素信号のシグナル／ノイズ比（Ｓ／Ｎ比）が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。一方、画素回路に含まれるトランジスタのサイズ（特に増幅トランジスタのサイズ）を大きくすると、画素回路で発生するノイズが減少し、その結果撮像信号のＳ／Ｎ比が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。
しかし、フォトダイオードと画素回路とを同一の半導体基板に設けた撮像装置において、半導体基板の限られた面積の中でフォトダイオードの面積を大きくすると、画素回路に備わるトランジスタのサイズが小さくなってしまうことが考えられる。また、画素回路に備わるトランジスタのサイズを大きくすると、フォトダイオードの面積が小さくなってしまうことが考えられる。
これらの課題を解決するために、例えば、本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２００Ｘを共有し、かつ、共有した画素回路２００ＸをフォトダイオードＰＤに重畳して配置する構造を用いる。これにより、半導体基板の限られた面積の中で、フォトダイオードＰＤの面積をできるだけ大きくすることと、画素回路２００Ｘに備わるトランジスタのサイズをできるだけ大きくすることとを実現することができる。これにより、画素信号のＳ／Ｎ比を改善し、撮像装置１がよりよい画像データ（画像情報）を出力することができる。
複数の画素５４１が１つの画素回路２００Ｘを共有し、これをフォトダイオードＰＤに重畳して配置する構造を実現する際、複数の画素５４１各々のフローティングディフュージョンＦＤから１つの画素回路２００Ｘに接続される複数の配線が延在する。画素回路２００Ｘを形成する半導体層２００Ｓの面積を大きく確保するためには、例えばこれらの延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。ＶＳＳコンタクト領域１１８から延在する複数の配線についても同様に、延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。
例えば、複数の画素５４１各々のフローティングディフュージョンＦＤから延在する複数の配線の間を相互に接続する接続配線を、画素回路２００Ｘを形成する半導体層２００Ｓにおいて形成すると、画素回路２００Ｘに含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。同様に、複数の画素５４１各々のＶＳＳコンタクト領域１１８から延在する複数の配線の間を相互接続して１つにまとめる接続配線を、画素回路２００Ｘを形成する半導体層２００Ｓに形成すると、これにより画素回路２００Ｘに含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。
これらの課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２００Ｘを共有し、かつ、共有した画素回路２００ＸをフォトダイオードＰＤに重畳して配置する構造であって、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造を備えることができる。
ここで、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線とを、第１基板１００に設けるための製造方法として、先に述べた第２の製造方法を用いると、例えば、第１基板１００および第２基板２００各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。また、容易なプロセスで第１基板１００および第２基板２００の接続配線を形成することができる。具体的には、上記第２の製造方法を用いる場合、第１基板１００と第２基板２００の貼り合せ境界面となる第１基板１００の表面と第２基板２００の表面とに、フローティングディフュージョンＦＤに接続する電極とＶＳＳコンタクト領域１１８に接続する電極とをそれぞれ設ける。さらに、第１基板１００と第２基板２００を貼り合せた際にこれら２つの基板表面に設けた電極間で位置ずれが発生してもこれら２つの基板表面に形成した電極同士が接触するように、これら２つの基板表面に形成する電極を大きくすることが好ましい。この場合、撮像装置１に備わる各画素の限られた面積の中に上記電極を配置することが難しくなってしまうことが考えられる。
第１基板１００と第２基板２００の貼り合せ境界面に大きな電極が必要となる課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２００Ｘを共有し、かつ、共有した画素回路２００ＸをフォトダイオードＰＤに重畳して配置する製造方法として、先に述べた第１の製造方法を用いることができる。これにより、第１基板１００および第２基板２００各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。さらに、この製造方法を用いることによって生じる固有の構造を備えることができる。すなわち、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層した構造、言い換えれば、第１基板１００と第２基板２００をフェイストゥーバックで積層した構造を備え、かつ、第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを備える。
前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造において、この構造と第２基板２００とを前記第１の製造方法を用いて積層し第２基板２００に画素回路２００Ｘを形成すると、画素回路２００Ｘに備わる能動素子を形成する際に必要となる加熱処理の影響が、第１基板１００に形成した上記接続配線に及んでしまう可能性がある。
そこで、上記接続配線に対して、上記能動素子を形成する際の加熱処理の影響が及んでしまう課題を解決するために、本実施の形態の撮像装置１は、前記複数の画素５４１各々のフローティングディフュージョンＦＤ同士を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、に耐熱性の高い導電材料を用いることが望ましい。具体的には、耐熱性の高い導電材料は、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い材料を用いることができる。
このように、例えば本実施の形態の撮像装置１は、（１）第１基板１００と第２基板２００をフェイストゥーバックで積層した構造（具体的には、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層する構造）と、（２）第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを設けた構造と、（３）複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を耐熱性の高い導電材料で形成した構造と、を備えることで、第１基板１００と第２基板２００との界面に大きな電極を備えることなく、第１基板１００に、複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を設けることを可能としている。
[撮像装置１の動作]
次に、図２２および図２３を用いて撮像装置１の動作について説明する。図２２および図２３は、図３に各信号の経路を表す矢印を追記したものである。図２２は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図２３は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２００Ｘに入力されて、画素回路２００Ｘに含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図２２）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２００Ｘに供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２００Ｘに送られる。この画素信号に基づく画素信号は、画素回路２００Ｘから垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される（図２３）。
[効果]
本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２００Ｘとが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２００Ｘを同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２００Ｘの面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２００Ｘのトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
また、撮像装置１では、第１基板１００および第２基板２００が、絶縁領域２１２に設けられた貫通電極１２０Ｅ，１２１Ｅによって互いに電気的に接続されている。例えば、第１基板１００と第２基板２００とをパッド電極同士の接合により接続する方法や、半導体層を貫通する貫通配線（例えばＴＳＶ（Thorough Si Via））により接続する方法も考
え得る。このような方法に比べて、絶縁領域２１２に貫通電極１２０Ｅ，１２１Ｅを設けることにより、第１基板１００および第２基板２００の接続に要する面積を小さくすることができる。これにより、画素サイズを縮小し、撮像装置１をより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。チップサイズの小型化が不要なときには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２００Ｘの形成領域を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２００Ｘに備わるトランジスタのノイズを低減することが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素回路２００Ｘと列信号処理部５５０および画像信号処理部５６０とが互いに異なる基板（第２基板２００および第３基板３００）に設けられている。これにより、画素回路２００Ｘと列信号処理部５５０および画像信号処理部５６０とを同一基板に形成した場合と比べて、画素回路２００Ｘの面積と、列信号処理部５５０および画像信号処理部５６０の面積とを拡大することができる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。よって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素アレイ部５４０が、第１基板１００および第２基板２００に設けられ、かつ、列信号処理部５５０および画像信号処理部５６０が第３基板３００に設けられている。また、第２基板２００と第３基板３００とを接続するコンタクト部２０１，２０２，３０１，３０２は、画素アレイ部５４０の上方に形成されている。このため、コンタクト部２０１，２０２，３０１，３０２は、画素アレイに備わる各種配線からレイアウト上の干渉を受けずに自由にレイアウトにすることが可能となる。これにより、第２基板２００と第３基板３００との電気的な接続に、コンタクト部２０１，２０２，３０１，３０２を用いることが可能となる。コンタクト部２０１，２０２，３０１，３０２を用いることにより、例えば、列信号処理部５５０および画像信号処理部５６０はレイアウトの自由度が高くなる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。したがって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素分離部１１７が半導体層１００Ｓを貫通している。これにより、１画素あたりの面積の微細化によって隣り合う画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）の距離が近づいた場合であっても、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの間での混色を抑制できる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素共有ユニット５３９毎に画素回路２００Ｘが設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に画素回路２００Ｘを設けた場合に比べて、画素回路２００Ｘを構成するトランジスタ（増幅トランジスタＡＭＰ，リセットトランジスタＲＳＴ，選択トランジスタＳＥＬ，ＦＤ変換ゲイン切替トランジスタＦＤＧ）の形成領域を大きくすることが可能となる。例えば、増幅トランジスタＡＭＰの形成領域を大きくすることにより、ノイズを抑えることが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
更に、撮像装置１では、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を電気的に接続するパッド部１２０が、第１基板１００に設けられている。これにより、このようなパッド部１２０を第２基板２００に設ける場合に比べて、第１基板１００と第２基板２００とを接続する貫通電極（貫通電極１２０Ｅ）の数を減らすことができる。したがって、絶縁領域２１２を小さくし、画素回路２００Ｘを構成するトランジスタの形成領域（半導体層２００Ｓ）を十分な大きさで確保することができる。これにより、画素回路２００Ｘに含まれるトランジスタのノイズを低減することが可能となり、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。更に、貫通電極の数が少なくなるので、レイアウトの自由度を向上させることができる。これにより、例えば、寄生容量を低減することも可能となる。
更に、撮像装置１では、画素回路２００Ｘに含まれる増幅トランジスタＡＭＰ等のトランジスタが、三次元構造を有するトランジスタにより構成されている。これにより、平面型のトランジスタを用いる場合に比べて、フットプリントを維持しつつ実効のゲート幅を大きくすることができる。よって、画素の微細化を妨げることなく、トランジスタ性能（動作速度およびＲＮ等）を向上させることができる。また、ゲート面積が大きくなるので、ＲＴＳノイズを低減することも可能となる。よって、より効果的に画像へのノイズの影響を抑えることができる。
また、撮像装置１では、第２基板２００の配線層２００Ｔ内に設けられた接続部（例えば、接続部２１８Ｖ）の孔径と、第２基板２００から第１基板１００に達する貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの孔径とが異なっている。これにより、レイアウトの自由度を向上させることが可能となる。
また、本実施の形態では、第２基板２００に関して、画素回路２００Ｘを構成することのできる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬは、１つの半導体層２００Ｓに形成される例を示したが、少なくとも１つのトランジスタを半導体層２００Ｓ－１に形成し、残りのトランジスタを半導体層１００Ｓおよび半導体層２００Ｓ－１とは異なる、半導体層２００Ｓ－２に形成してもよい。半導体層２００Ｓ－２は、図示しないが、例えば、半導体層２００Ｓ－１（半導体層２００Ｓに相当）上に、絶縁層、接続部および接続配線を形成し、さらに半導体層２００Ｓ－２を積層する。この新たな半導体層２００Ｓ－２は、層間絶縁膜１２３の半導体層１００Ｓに積層される面と反対側の面に積層され、所望のトランジスタを形成することができる。一例として、半導体層２００Ｓ－１に増幅トランジスタＡＭＰを形成し、リセットトランジスタＲＳＴ及び／又は選択トランジスタＳＥＬを半導体層２００Ｓ－２に形成することができる。
また、新たな半導体層を複数設け、それぞれに所望の画素回路２００Ｘのトランジスタを設けても良い。一例として、半導体層２００Ｓ－１に増幅トランジスタＡＭＰを形成することができる。さらに、半導体層２００Ｓに絶縁層、接続部および接続配線を積層し、さらに半導体層２００Ｓ－２を積層すると、半導体層２００Ｓ－２にリセットトランジスタＲＳＴを形成することができる。半導体層２００Ｓ－２に絶縁層、接続部および接続配線を積層し、さらに半導体層２００Ｓ－３を積層すると、半導体層２００Ｓ－３に選択トランジスタＳＥＬを形成することができる。半導体層２００Ｓ－１，２００Ｓ－２，２００Ｓ－３に形成するトランジスタは、画素回路２００Ｘを構成するいずれのトランジスタでもよい。
このように、第２基板２００に複数の半導体層を設ける構成により、１つの画素回路２００Ｘが占める半導体層２００Ｓの面積を小さくすることができる。各画素回路２００Ｘの面積を小さくしたり、各トランジスタを微細化することができれば、チップの面積を小さくすることも可能になる。また、画素回路２００Ｘを構成することのできる増幅トランジスタ、リセットトランジスタ、選択トランジスタのうち、所望のトランジスタの面積を拡大することができる。特に、増幅トランジスタの面積を拡大することで、ノイズ低減効果も期待できる。
なお、上述したように、画素回路２００Ｘを複数の半導体層（例えば、半導体層２００Ｓ－１，２００Ｓ－２，２００Ｓ－３）に分けて形成する場合においては、例えば、後述する変形例１３に対応する図５３に示したように、増幅トランジスタＡＭＰのゲート電極２３を有する基板（下側基板１２１０）において、ゲート電極１２３１が配線Ｌ１００２（貫通電極１２０Ｅに相当）に接するように設けられていてもよい。更に、図１３９に示したように、配線Ｌ１００２（貫通電極１２０Ｅに相当）は、それぞれの半導体層（例えば、下側基板１２１０および上側基板１２２０）に設けられた素子分離領域２１３Ａ，２１３Ｂを貫通するように設けられている。
以下、上記実施の形態に係る撮像装置１の変形例について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。
＜２．変形例１＞
本変形例では、フローティングディフュージョンＦＤが、リン（Ｐ）よりも拡散速度の遅いｎ型不純物、例えば、ヒ素（Ａｓ）を含んでいる。これにより、不純物の過剰な拡散に起因したフォトダイオードＰＤの蓄積電荷量の減少を抑えることが可能となる。以下、この理由について説明する。
図２４（Ａ）（Ｂ）および図２５（Ａ）（Ｂ）は、パッド部１２０および半導体層１００Ｓ（具体的にはフローティングディフュージョンＦＤ）の熱処理工程（アニール）の影響を模式的に表している。図２４（Ａ）および図２５（Ａ）は、アニール前のｎ型不純物の状態を表し、図２４（Ｂ）および図２５（Ｂ）は、アニール後のｎ型不純物の状態を表している。
フローティングディフュージョンＦＤにヒ素を拡散させると、ヒ素はリンよりも拡散速度が遅いので、熱処理工程を経ても、過剰な拡散が生じにくい（図２４（Ａ）（Ｂ））。また、パッド部１２０に拡散されたリンは、半導体層１００Ｓまで所定の拡散距離を経るため、半導体層１００Ｓにリンが拡散されている場合に比べて、実効の拡散距離が長くなり、フォトダイオードＰＤに影響を及ぼしにくい。したがって、少なくともフローティングディフュージョンＦＤがヒ素を含むことにより、ｎ型不純物の過剰な拡散に起因したフォトダイオードＰＤの形成領域の減少が生じにくくなる。よって、フォトダイオードＰＤの蓄積電荷量の減少を抑えることが可能となる。
図２５（Ａ）（Ｂ）に示したように、熱処理工程により、パッド部１２０からヒ素を拡散させて、フローティングディフュージョンＦＤを形成するようにしてもよい。即ち、パッド部１２０およびフローティングディフュージョンＦＤがヒ素を含んでいてもよい。このとき、フローティングディフュージョンＦＤの不純物（ヒ素）濃度は、パッド部１２０の不純物濃度に比べて低くなっている。熱処理工程により、パッド部１２０からリンを拡散させてフローティングディフュージョンＦＤを形成するようにしてもよい。
パッド部１２１およびＶＳＳコンタクト領域１１８が、ｐ型不純物を含むとき、パッド部１２１およびＶＳＳコンタクト領域１１８は、例えば、ホウ素（Ｂ）を含んでいる。このとき、例えば、熱処理工程により、パッド部１２１からホウ素を拡散させて、ＶＳＳコンタクト領域１１８を形成する。これにより、ｐ型不純物の過剰な拡散に起因したフォトダイオードＰＤの形成領域の減少が生じにくくなる。よって、フォトダイオードＰＤの蓄積電荷量の減少を抑えることが可能となる。
このように、フローティングディフュージョンＦＤまたはＶＳＳコンタクト領域１１８が、リンよりも拡散速度の遅い不純物を含む撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。また、フォトダイオードＰＤの蓄積電荷量の減少を抑えることが可能となる。
＜３．変形例２＞
図２６Ａおよび図２６Ｂは、上記実施の形態に係る撮像装置１の要部の断面構成の一変形例を表したものである。図２６Ａは貫通電極１２０Ｅ，１２１Ｅ近傍の断面構成を模式的に表しており、上記実施の形態で説明した図８Ａに対応する。図２６Ｂは、貫通電極ＴＧＶ近傍の断面構成を模式的に表している。
本変形例では、貫通電極１２０Ｅが、半導体層１００Ｓ側から第１部分１２０ＥＡおよび第２部分１２０ＥＢを含んでいる。貫通電極１２１Ｅが、半導体層１００Ｓ側から第１部分１２１ＥＡおよび第２部分１２１ＥＢを含んでいる。貫通電極ＴＧＶが、半導体層１００Ｓ側から第１部分ＴＧＶＡおよび第２部分ＴＧＶＢを含んでいる。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
貫通電極１２０Ｅの第１部分１２０ＥＡは、パッド部１２０と第２部分１２０ＥＢとを接続している（図２６Ａ）。第１部分１２０ＥＡは、例えば、第１基板１００の配線層１００Ｔに設けられており、その上端面は、接合膜１２４と略同一平面上に設けられている。
第１部分１２０ＥＡの下端面はパッド部１２０に接している。
貫通電極１２１Ｅの第１部分１２１ＥＡは、パッド部１２１と第２部分１２１ＥＢとを接続している。第１部分１２１ＥＡは、例えば、第１基板１００の配線層１００Ｔに設けられており、その上端面は、接合膜１２４と略同一平面上に設けられている。第１部分１２１ＥＡの下端面はパッド部１２１に接している。
貫通電極ＴＧＶの第１部分ＴＧＶＡは、転送ゲートＴＧと第２部分ＴＧＶＢとを接続している（図２６Ｂ）。第１部分ＴＧＶＡは、例えば、第１基板１００の配線層１００Ｔに設けられており、その上端面は、接合膜１２４と略同一平面上に設けられている。第１部分ＴＧＶＡの下端面は転送ゲートＴＧ（より具体的には、水平部分ＴＧｂ）に接している。
第１部分１２０ＥＡ，１２１ＥＡ，ＴＧＶＡは、例えば、ポリシリコンにより構成されている。第１部分１２０ＥＡ，ＴＧＶＡは、例えば、ｎ型不純物がドーピングされたポリシリコン、第１部分１２１ＥＡは、例えば、ｐ型不純物がドーピングされたポリシリコンにより各々構成されている。例えば、上記図１５Ａで説明したように、撮像装置１にパッド部１２０，１２１が設けられていないとき、第１部分１２０ＥＡ，１２１ＥＡの下端面は、半導体層１００Ｓの表面に接していてもよい。
貫通電極１２０Ｅの第２部分１２０ＥＢは、第１部分１２０ＥＡと第１配線層Ｗ１とを接続している（図２６Ａ）。第２部分１２０ＥＢは、例えば、第２基板２００の絶縁領域２１２および配線層２００Ｔに設けられている。第２部分１２０ＥＢの下端面は、例えば、絶縁領域２１２の下端面と略同一平面上に設けられ、第１部分１２０ＥＡに接合されている。第２部分１２０ＥＢの上端面は第１配線層Ｗ１に接している。
貫通電極１２１Ｅの第２部分１２１ＥＢは、第１部分１２１ＥＡと第１配線層Ｗ１とを接続している。第２部分１２１ＥＢは、例えば、第２基板２００の絶縁領域２１２および配線層２００Ｔに設けられている。第２部分１２１ＥＢの下端面は、絶縁領域２１２の下端面と略同一平面上に設けられており、第１部分１２１ＥＡに接合されている。第２部分１２１ＥＢの上端面は第１配線層Ｗ１に接している。
貫通電極ＴＧＶの第２部分ＴＧＶＢは、第１部分ＴＧＶＡと第１配線層Ｗ１とを接続している（図２６Ｂ）。第２部分ＴＧＶＢは、例えば、第２基板２００の絶縁領域２１２および配線層２００Ｔに設けられている。第２部分ＴＧＶＢの下端面は、絶縁領域２１２の下端面と略同一平面上に設けられ、第１部分ＴＧＶＡに接合されている。第２部分ＴＧＶＢの上端面は第１配線層Ｗ１に接している。
第２部分１２０ＥＢ，１２１ＥＢ，ＴＧＶＢは、第１部分１２０ＥＡ，１２１ＥＡ，ＴＧＶＡの構成材料と異なる材料により構成されていてもよい。第２部分１２０ＥＢ，１２１ＥＢ，ＴＧＶＢは、例えば、タングステン（Ｗ）等の導電性の金属材料により構成されている。
第１部分１２０ＥＡ，１２１ＥＡ，ＴＧＶＡおよび第２部分１２０ＥＢ，１２１ＥＢ，ＴＧＶＢを含む貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶは、例えば、以下のようにして形成する（図２７Ａ～図２７Ｄ）。ここでは、貫通電極ＴＧＶの図示および説明は省略するが、貫通電極１２０Ｅ，１２１Ｅと同様に形成することができる。
まず、上記実施の形態で説明したのと同様に、第１基板１００を形成する。次いで、図２７Ａに示したように、この第１基板１００の層間絶縁膜１２３およびパッシベーション膜１２２を貫通してパッド部１２０，１２１に達する第１部分１２０ＥＡ，１２１ＥＡを形成する。このとき、例えば、まず、パッド部１２０，１２１に達する接続孔を形成した後、この接続孔にノンドープのポリシリコンを埋め込む。次いで、第１部分１２０ＥＡには、ｎ型不純物のイオン注入、第１部分１２１ＥＡには、ｐ型不純物のイオン注入を各々行う。ここでは、第１部分１２０ＥＡ，１２１ＥＡを第１基板１００に形成しているので、第１基板１００に半導体層２００Ｓを貼り合わせる前にイオン注入を行うことができる。したがって、第１部分１２０ＥＡ，１２１ＥＡの一部が第２基板２００に形成される場合（後述の図３１参照）に比べて、第１部分１２０ＥＡ，１２１ＥＡにイオン注入を行いやすくなる。
第１部分１２０ＥＡ，１２１ＥＡを形成する際に、これと同時にアライメントマークを形成しておくようにしてもよい。これにより、半導体層１００Ｓにアラインメントマークを形成する場合に比べて、第２基板２００により近い位置にアラインメントマークを形成することができる。よって、第２基板２００を形成する際のリソグラフィ工程で、位置合わせ精度を向上させることが可能となる。
第１部分１２０ＥＡ，１２１ＥＡを形成した後、図２７Ｂに示したように、接合膜１２４を間にして、第１基板１００に半導体層２００Ｓを貼り合わせる。ここでは、第１部分１２０ＥＡ，１２１ＥＡを、ポリシリコンにより形成しているので、第２基板２００を形成する際に、金属のコンタミネーションが生じにくい。
第１基板１００に半導体層２００Ｓを貼り合わせた後、図２７Ｃに示したように、絶縁領域２１２、素子分離領域２１３、増幅トランジスタＡＭＰ等のトランジスタ、パッシベーション膜２２１および層間絶縁膜２２２を形成する。この後、図２７Ｄに示したように、第１部分１２０ＥＡ，１２１ＥＡに接合させて第２部分１２０ＥＢ，１２１ＥＢを形成する。これにより、貫通電極１２０Ｅ，１２１Ｅが形成される。第１部分１２０ＥＡ，１２１ＥＡと第２部分１２０ＥＢ，１２１ＥＢとの接合部には、例えば、第１部分１２０ＥＡ，１２１ＥＡおよび第２部分１２０ＥＢ，１２１ＥＢを互いに異なるタイミングで形成したことに起因する位置ずれ、または太さのずれが生じている。第１部分１２０ＥＡ，１２１ＥＡと第２部分１２０ＥＢ，１２１ＥＢとの接合部にはバリア膜が形成されていてもよい。バリア膜は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）または窒化チタン（ＴｉＮ）により構成されている。ＶＳＳコンタクト領域２１８に達する接続部２１８Ｖは、例えば、第２部分１２０ＥＢ，１２１ＥＢの形成工程とは、別のリソグラフィ工程により形成する。
このように、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが第１部分１２０ＥＡ，１２１ＥＡ，ＴＧＶＡおよび第２部分１２０ＥＢ，１２１ＥＢ，ＴＧＶＢを含むことにより、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの孔径を小さくすることが可能となる。以下、この理由について説明する。
例えば、製造工程では、貫通電極および接続部のアスペクト比（高さ/孔径、図１７参照）を１０以下にすることが望ましい。プロセスのマージンを確保するためである。第２基板２００と第１基板１００とを接続する貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶは、例えば、第２基板２００の素子同士を接続する接続部（接続部２１８Ｖ等）に比べて、その高さが大きくなっている。このため、上記のアスペクト比を実現するためには、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの孔径を大きく設計することになる。例えば、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの高さが２μｍであるとき、これらの孔径は０．２μｍ以上に設計される。しかし、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの孔径が大きくなると、絶縁領域２１２も大きくなる。即ち、半導体層２００Ｓが小さくなるおそれがある。
ここでは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが第１部分１２０ＥＡ，１２１ＥＡ，ＴＧＶＡと、第２部分１２０ＥＢ，１２１ＥＢ，ＴＧＶＢとを有している。このため、第１部分１２０ＥＡ，１２１ＥＡ，ＴＧＶＡおよび第２部分１２０ＥＢ，１２１ＥＢ，ＴＧＶＢ各々の高さは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの高さよりも小さくなる。したがって、第１部分１２０ＥＡ，１２１ＥＡ，ＴＧＶＡおよび第２部分１２０ＥＢ，１２１ＥＢ，ＴＧＶＢの孔径を小さくすることができる。よって、上記アスペクト比を実現しつつ、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの孔径を小さくすることができる。例えば、第１部分１２０ＥＡ，１２１ＥＡ，ＴＧＶの高さが０．６μｍ、第２部分１２０ＥＢ，１２１ＥＢ，ＴＧＶＢの高さが１．４μｍであるとき、第１部分１２０ＥＡ，１２１ＥＡ，ＴＧＶの孔径を６０ｎｍ、第２部分１２０ＥＢ，１２１ＥＢ，ＴＧＶＢの孔径を１４０ｎｍにすることができる。これにより、絶縁領域２１２を小さくすることが可能となる。即ち、半導体層２００Ｓを大きくし、画素回路２００Ｘを構成するトランジスタを大きく形成することができる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
図２８～図３１は、図２６Ａに示した貫通電極１２０Ｅ，１２１Ｅの断面構成の他の例を表している。ここでは、貫通電極ＴＧＶの図示および説明は省略するが、貫通電極１２０Ｅ，１２１Ｅと同様の構成をなし得る。
第１部分１２０ＥＡ，１２１ＥＡは、拡大部ＡＰを含んでいてもよい（図２８）。拡大部ＡＰは、他の第１部分１２０ＥＡ，１２１ＥＡの占有面積（第１部分１２０ＥＡ，１２１ＥＡの太さ、基板面方向の占有面積）よりも大きな占有面積を有する部分であり、第１部分１２０ＥＡ，１２１ＥＡの上端に設けられている。即ち、拡大部ＡＰに第２部分１２０ＥＢ，１２１ＥＢが接合されている。第１部分１２０ＥＡ，１２１ＥＡに、このような拡大部ＡＰを設けることにより、第１部分１２０ＥＡ，１２１ＥＡと、第２部分１２０ＥＢ，１２１ＥＢとの間に合わせずれが生じた場合にも、これらの間の接触面積が確保され、電気抵抗の上昇を抑えることができる。
また、拡大部ＡＰ以外の第１部分１２０ＥＡ，１２１ＥＡの位置（基板面方向の位置）と、第２部分１２０ＥＢ，１２１ＥＢの位置とが互いに異なっていてもよい（図２９）。これにより、レイアウトの自由度を向上させることができる。
また、拡大部ＡＰ以外の第１部分１２０ＥＡ，１２１ＥＡが分岐されていてもよい（図３０）。例えば拡大部ＡＰから第１部分１２０ＥＡ，１２１ＥＡは４つに分岐されている。４つに分岐された第１部分１２０ＥＡは各々、半導体層１００Ｓに接しており、フローティングディフュージョンＦＤに接続されている。即ち、拡大部ＡＰにより、画素共有ユニット５３９のフローティングディフュージョンＦＤを電気的に接続することができる。４つに分岐された第１部分１２１ＥＡは各々、半導体層１００Ｓに接しており、ＶＳＳコンタクト領域１１８に接続されている。即ち、拡大部ＡＰにより、４つの画素５４１各々のＶＳＳコンタクト領域１１８を電気的に接続することができる。このように、拡大部ＡＰから第１部分１２０ＥＡ，１２１ＥＡを分岐させることにより、パッド部１２０，１２１が不要となる。したがって、パッド部１２０，１２１の形成工程をなくし、プロセスコストを抑えることが可能となる。
第１部分１２０ＥＡ，１２１ＥＡの一部は、第２基板２００に設けられていてもよい（図３１）。例えば、第１部分１２０ＥＡ，１２１ＥＡは、パッシベーション膜１２２、層間絶縁膜１２３、接合膜１２４および絶縁領域２１２を貫通して設けられている。第１部分１２０ＥＡ，１２１ＥＡの上端面は、例えば、第２基板２００のパッシベーション膜２２１と略同一平面に設けられている。このような第１部分１２０ＥＡ，１２１ＥＡを有する貫通電極１２０Ｅ，１２１Ｅでは、第１部分１２０ＥＡ，１２１ＥＡに接合される第２部分１２０ＥＢ，１２１ＥＢの高さが、接続部２１８Ｖ等の接合部の高さと略同じになるため、第２部分１２０ＥＢ，１２１ＥＢと接合部とを同一のリソグラフィ工程で形成することが可能となる。このような貫通電極１２０Ｅ，１２１Ｅは、例えば、以下のようにして形成する（図３２～図３３Ｂ）。
まず、上記実施の形態で説明したのと同様に、第１基板１００に半導体層２００Ｓを貼り合わせ、絶縁領域２１２および素子分離領域２１３を形成する（図２１Ｂ）。次いで、図３２に示したように、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通してパッド部１２０，１２１に達する第１部分１２０ＥＡ，１２１ＥＡを形成する。続いて、増幅トランジスタＡＭＰ等のトランジスタ、パッシベーション膜２２１および層間絶縁膜２２２を形成する（図２７Ｃ参照）。この後、第１部分１２０ＥＡ，１２１ＥＡに接合させて第２部分１２０ＥＢ，１２１ＥＢを形成する。このとき、第２部分１２０ＥＢ，１２１ＥＢと同一のリソグラフィ工程で、接続部２１８Ｖ等の接合部を形成することが可能となる。
あるいは、図３３Ａ，図３３Ｂに示したように、増幅トランジスタＡＭＰ等のトランジスタおよびパッシベーション膜２２１を形成した後、パッシベーション膜２２１、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通してパッド部１２０，１２１に達する第１部分１２０ＥＡ，１２１ＥＡを形成するようにしてもよい。
このような貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。更に、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの孔径を小さくできるので、絶縁領域２１２を小さくすることができる。これにより、半導体層２００Ｓを大きくし、画素回路２００Ｘを構成するトランジスタを大きく形成することが可能となる。したがって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
＜４．変形例３＞
図３４は、上記実施の形態に係る撮像装置１の要部の断面構成の一変形例を表したものである。図３４は、第１基板１００と第２基板２００（半導体層２００Ｓ）との間の接合面近傍の構成を模式的に表したものであり、上記実施の形態で説明した図８Ａに対応する。本変形例では、接合膜１２４が第１基板１００と第２基板２００との間の選択的な領域に設けられている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
接合膜１２４は、第１基板１００と第２基板２００、より具体的には、配線層１００Ｔと半導体層２００Ｓとの接合面を構成している。この接合膜１２４が、配線層１００Ｔと半導体層２００Ｓとの間の選択的な領域に設けられている。換言すれば、配線層１００Ｔと半導体層２００Ｓとの間の接合面には、接合膜１２４が設けられた領域と、接合膜１２４の間隙１２４Ｒとが存在している。
例えば、接合膜１２４は、半導体層２００Ｓに対向する部分に設けられ、接合膜１２４の間隙１２４Ｒは、絶縁領域２１２に対向する部分に設けられている。換言すれば、絶縁領域２１２は、接合膜１２４の間隙１２４Ｒに選択的に配置されている。貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２および接合膜１２４の間隙１２４Ｒを貫通してパッド部１２０，１２１に接続されている。即ち、接合膜１２４は、貫通電極１２０Ｅ，１２１Ｅを除けて設けられており、貫通電極１２０Ｅ，１２１Ｅは接合膜１２４を貫通しないように構成されている。ここでは、貫通電極ＴＧＶの図示および説明を省略するが、貫通電極１２０Ｅ，１２１Ｅと同様に、貫通電極ＴＧＶも、絶縁領域２１２および接合膜１２４の間隙１２４Ｒを貫通して転送ゲートＴＧに接続されている。
このような接合膜１２４の間隙１２４Ｒは、例えば、以下のようにして形成する。まず、上記実施の形態で説明したのと同様に、第１基板１００を形成した後、接合膜１２４を介して第１基板１００に半導体層２００Ｓを貼り合わせる（図２１Ａ）。
次いで、図３５に示したように、絶縁領域２１２の形成予定領域の半導体層２００Ｓを、ドライエッチング法を用いて除去する。このとき、オーバーエッチングにより、絶縁領域２１２の形成予定領域の接合膜１２４を除去する。これにより、接合膜１２４の間隙１２４Ｒが形成され、配線層１００Ｔ（第１基板１００）と半導体層２００Ｓ（第２基板２００）との接合面が一部除去される。接合膜１２４の間隙１２４Ｒを形成した後、絶縁領域２１２を形成する。以降の工程は、上記実施の形態で説明したのと同様にして、撮像装置１を完成させることができる。
このような接合膜１２４の間隙１２４Ｒを貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが貫通することにより、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの接合膜１２４を介したリークの発生を抑えることが可能となる。以下、この理由について説明する。
第１基板１００と第２基板２００との接合面には、粗な酸化膜が形成される。このため、貫通電極１２０Ｅ、貫通電極１２１Ｅおよび貫通電極ＴＧＶの間に接合膜１２４が存在していると、接合膜１２４の耐圧性の低下に起因してリーク電流が発生するおそれがある。
特に、接合膜１２４が窒化シリコン（ＳｉＮ）等の窒化膜により構成されているときには、リーク電流が発生しやすい。また、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを形成する際のエッチングに、フロロカーボン系のプラズマエッチングを用いると、窒化膜上にフロロカーボン膜が厚く体積される。プロセスばらつきに起因して、このフロロカーボン膜が適切に除去できずにエッチングが進行すると、接合膜１２４近傍で開口不良が生じるおそれがある。即ち、接合膜１２４が窒化膜により構成されているときには、フロロカーボン系のプラズマエッチングに起因して歩留まりが低下するおそれがある。
これに対し、本変形例では、接合膜１２４の間隙１２４Ｒを、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが貫通しているので、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの近傍に接合面が存在しない。これにより、粗な接合面に起因した貫通電極１２０Ｅ、貫通電極１２１Ｅおよび貫通電極ＴＧＶの間のリーク電流の発生を抑えることが可能となる。
また、接合膜１２４を窒化シリコン（ＳｉＮ）等の窒化膜により構成するようにしても、プロセスばらつきに起因した開口不良の発生が抑えられるので、歩留まりの低下を抑えることができる。更に、接合膜１２４に窒化膜を用いることにより、接合膜１２４に酸化膜を用いた場合に比べて第１基板１００と第２基板２００との間の接合強度を向上させることができる。また、第２基板２００以降の製造工程で、第１基板１００へのコンタミネーションの発生を効果的に抑えることができる。加えて、接合膜１２４に窒化膜を用いることにより、パッシベーション効果が得られ、第１基板１００に設けられた転送トランジシタＴＲのトランジシタ特性を向上させることができる。
図３６は、図３４に示した第１基板１００と第２基板２００との間の接合面近傍の断面構成の他の例を表している。このように、第２基板２００に設けられた複数のトランジシタ（増幅トランジスタＡＭＰ等）を覆うパッシベーション膜２２１が選択的な領域に設けられ、パッシベーション膜２２１に間隙２２１Ｒが設けられていてもよい。パッシベーション膜２２１は、間隙２２１Ｒに代えて開口を有していてもよい。パッシベーション膜２２１の間隙２２１Ｒまたは開口は、例えば、接合膜１２４の間隙１２４Ｒに対向する位置に設けられている。貫通電極１２０Ｅ，１２１Ｅは、パッシベーション膜２２１の間隙２２１Ｒ（または開口）、絶縁領域２１２および接合膜１２４の間隙１２４Ｒを介してパッド部１２０，１２１に接続されている。このように、パッシベーション膜２２１に、間隙２２１Ｒまたは開口を設けることにより、パッシベーション膜２２１を介した貫通電極１２０Ｅ、貫通電極１２１Ｅおよび貫通電極ＴＧＶの間のリーク電流の発生を抑えることができる。特に、パッシベーション膜２２１が窒化シリコン（ＳｉＮ）等の窒化膜により構成されているときには、効果的にこのリーク電流を抑えることができる。
このような接合膜１２４またはパッシベーション膜２２１を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。更に、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが接合膜１２４またはパッシベーション膜２２１を貫通することに起因したリーク電流の発生を抑えることが可能となる。よって、信頼性を向上させることができる。
＜５．変形例４＞
図３７は、上記実施の形態に係る撮像装置１の要部の断面構成の一変形例を表したものである。図３７は、第１基板１００と第２基板２００（半導体層２００Ｓ）との間の接合面近傍の構成を模式的に表したものであり、上記実施の形態で説明した図８Ａに対応する。本変形例では、接合膜１２４Ｓが酸化シリコン（ＳｉＯ）等の酸化膜により構成されている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
接合膜１２４Ｓは、上記実施の形態で説明した接合膜１２４と同様に、第１基板１００と第２基板２００、より具体的には、配線層１００Ｔと半導体層２００Ｓとの間の接合面を構成している。この接合膜１２４Ｓに酸化膜を用いることにより、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが、窒化膜を貫通することに起因したリーク電流の発生を抑えることができる。また、上記変形例３で説明したのと同様に、プロセスばらつきに起因した開口不良の発生が抑えられるので、歩留まりの低下を抑えることができる。
このような接合膜１２４Ｓを有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。更に、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが窒化膜を貫通することに起因したリーク電流の発生を抑えることが可能となる。よって、信頼性を向上させることができる。また、開口不良の発生を抑え、歩留まりを向上させることが可能となる。
＜６．変形例５＞
図３８は、上記実施の形態に係る撮像装置１の要部の断面構成の一変形例を表したものである。図３８は、第１基板１００および第２基板２００（半導体層２００Ｓ）の要部を模式的に表している。本変形例では、撮像装置１が有するトランジスタを保護するための保護素子ＰＥが設けられている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
保護素子ＰＥは、例えば、半導体層２００Ｓに設けられたトランジスタ（トランジスタＴｒ１）を保護するために設けられている。トランジスタＴｒ１は、例えば、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、ＦＤ転送トランジシタＦＤＧまたは選択トランジスタＳＥＬである。このトランジシタＴｒ１は、例えば、半導体層２００Ｓの表面に設けられたゲート電極２０８と、半導体層２００Ｓのウェル領域２１１に設けられたｎ型半導体領域２０９，２１０とを有している。ゲート電極２０８と半導体層２００Ｓとの間にはゲート絶縁膜（図示せず）が設けられている。ｎ型半導体領域２０９，２１０が、トランジシタＴｒ１のソース・ドレインとして機能する。ｎ型半導体領域２０９，２１０の一方（図３８ではｎ型半導体領域２０９）は、例えば、配線層２００Ｔに設けられた接続配線ＷＬにより、ｐ型半導体領域２０７（例えば、図６のＶＳＳコンタクト領域２１８）に電気的に接続されている。接続配線ＷＬは、例えば、第１配線層Ｗ１に設けられている。
保護素子ＰＥは、例えば、半導体層２００Ｓに設けられている。保護素子ＰＥとトランジシタＴｒ１との間には素子分離領域２１３が設けられている。保護素子ＰＥは、ウェル領域２１１とウェル領域２１１に設けられたｎ型半導体領域２１４とを含んでいる。即ち、保護素子ＰＥは、ｐｎ接合を有するダイオードにより構成されている。例えば、トランジシタＴｒ１のｎ型半導体領域２０９，２１０の他方（図３８ではｎ型半導体領域２１０）と保護素子ＰＥのｎ型半導体領域２１０との間に素子分離領域２１３が設けられている。この保護素子ＰＥは、トランジシタＴｒ１とウェル領域２１１を共有して設けられている。ここでは、半導体層２００Ｓが、本開示の「第３半導体層」の一具体例に対応し、ウェル領域２１１が、本開示の「第２半導体層の第２領域」および「第３半導体層の第３領域」の一具体例に対応する。即ち、ここでは、第２半導体層および第３半導体層が一体化されている。
保護素子ＰＥのｎ型半導体領域２１０と、トランジシタＴｒ１のゲート電極２０８とは、例えば、配線層２００Ｔに設けられたアンテナ配線ＷＨを介して電気的に接続されている。アンテナ配線ＷＨは、例えば、トランジシタＴｒ１のゲート電極２０８に信号を入力するためのものである。第１基板１００および第２基板２００の積層方向において、アンテナ配線ＷＨは、接続配線ＷＬよりも半導体層２００Ｓから離れた位置（より第３基板３００側の位置）に設けられている。換言すれば、第１基板１００および第２基板２００の積層方向において、接続配線ＷＬは、アンテナ配線ＷＨよりも半導体層２００Ｓに近い位置に設けられている。アンテナ配線ＷＨは、半導体層２００Ｓを間にして半導体層１００Ｓに対向している。アンテナ配線ＷＨは、例えば、配線層２００Ｔに設けられた配線であり、例えば、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４に設けられている。
図３９は、トランジシタＴｒ１と保護素子ＰＥとの関係の一例を表す回路図である。保護素子ＰＥは、例えば、トランジシタＴｒ１のゲートとソースとの間に設けられている。
このような保護素子ＰＥを設けることにより、例えば、ＰＩＤ（Plasma Induced Damage）に起因した歩留まりの低下を抑えることが可能となる。以下、この理由について説明する。
例えば、撮像装置１の配線およびビア（Via）等を形成する際には、プラズマ処理が施される。この配線またはビアに、トランジスタのゲート電極、ソースおよびドレインのいずれかが接続されていると、配線またはビアがプラズマからチャージを集めるアンテナとして作用する。この配線またはビアに集められたチャージが所定の量を超えると、トランジシタＴｒ１のゲート電極と半導体層との間に電位差が生じる。これに起因して、トランジシタＴｒ１のゲート絶縁膜にＦＮ（Fowler Nordheim）トンネル電流が流れ、ゲート絶縁膜を劣化させるおそれがある。このようなＰＩＤに起因して、例えばトランジシタのしきい値電圧（Ｖｔｈ）が変動し、歩留まりに影響を及ぼすおそれがある。例えば、トランジスタのゲート面積と、これに接続される配線またはビアの面積との比、いわゆるアンテナ比を調整することにより、ＰＩＤの影響を抑えることも考え得る。しかし、設計によっては、アンテナ比が大きくなる。この場合には、ＰＩＤの影響を抑えることが困難となる。
これに対し、本変形では、トランジシタＴｒ１のゲート電極２０８にアンテナ配線ＷＨを介して接続された保護素子ＰＥが設けられている。したがって、アンテナ配線ＷＨを形成する際のプラズマ処理により、アンテナ配線ＷＨにチャージが集められても、このチャージが保護素子ＰＥに流れるので、ＰＩＤに起因したトランジシタＴｒ１のしきい値電圧Ｖｔｈの変動等が抑えられる。保護素子ＰＥが設けられていても、仮に、保護素子ＰＥが設けられた半導体層の電位と、トランジシタＴｒ１の設けられた半導体層２００Ｓの電位とが大きく異なると、トランジシタＴｒ１のゲート電極２０８と半導体層２００Ｓとの間に電位差が生じ、十分にＰＩＤの影響を抑えられないおそれがある。ここでは、保護素子ＰＥとトランジシタＴｒ１とがともに半導体層２００Ｓに設けられているので、保護素子ＰＥが導通されたとき、トランジスタのゲート電極２０８と半導体層２００Ｓとが略同電位となる。よって、トランジシタＴｒ１へのＰＩＤの影響をより確実に抑え、歩留まりの低下を抑えることが可能となる。また、アンテナ比の調整が不要となるので、撮像装置１の設計の自由度を向上させることが可能となる。
図４０～図５０は、図３８に示したトランジスタＴｒ１および保護素子ＰＥの他の例を表している。
半導体層２００Ｓのｐ型半導体領域２０７は、接続配線ＷＬを介して半導体層１００Ｓのｐ型半導体領域１０７（例えば、図６のＶＳＳコンタクト領域１１８）に電気的に接続されていてもよい（図４０）。ｐ型半導体領域２０７は、例えば、接続部２０７Ｖ（例えば、図６の接続部２１８Ｖ）、接続配線ＷＬおよび貫通電極２０７Ｅ（例えば、図６の貫通電極１２１Ｅ）を介してｐ型半導体領域１０７に電気的に接続されている。これにより、保護素子ＰＥが導通されたとき、トランジシタＴｒ１のゲート電極２０８の電位は、半導体層２００Ｓの電位および半導体層１００Ｓの電位と略同電位となる。したがって、トランジシタＴｒ１へのＰＩＤが抑えられる。
トランジシタＴｒ１が設けられた半導体層２００Ｓと、保護素子ＰＥが設けられた半導体層２００Ｓとが、絶縁領域２１２により分断されていてもよい（図４１）。例えば、このとき、トランジシタＴｒ１が設けられた半導体層２００Ｓのｐ型半導体領域２０７は、接続配線ＷＬ１を介して半導体層１００Ｓのｐ型半導体領域１０７に接続され、保護素子ＰＥが設けられた半導体層２００Ｓのｐ型半導体領域２０７は、接続配線ＷＬ２を介して半導体層１００Ｓのｐ型半導体領域１０７に接続されている。これにより、保護素子ＰＥが導通されたとき、トランジシタＴｒ１のゲート電極２０８の電位は、トランジシタＴｒ１が設けられた半導体層２００Ｓの電位、保護素子ＰＥが設けられた半導体層２００Ｓの電位、および半導体層１００Ｓの電位と略同電位となる。したがって、トランジシタＴｒ１へのＰＩＤが抑えられる。
トランジシタＴｒ１が設けられた半導体層２００Ｓのｐ型半導体領域２０７と、保護素子ＰＥが設けられた半導体層２００Ｓのｐ型半導体領域２０７とを接続配線ＷＬにより電気的に接続するようにしてもよい（図４２）。このときも、図４１で説明したのと同様に、トランジシタＴｒ１へのＰＩＤが抑えられる。
保護素子ＰＥは、複数のｐｎ接合を有するダイオードにより構成されていてもよい（図４３）。例えば、保護素子ＰＥは、ウェル領域２１１、ｎ型半導体領域２１４、ｎウェル領域２１５およびｐ型半導体領域２１６を含んでいる。ｎウェル領域２１５は、ウェル領域２１１に隣接して設けられている。ｎ型半導体領域２１４は、ｎウェル領域２１５に設けられたｎ型不純物の拡散領域であり、半導体層２００Ｓの表面近傍に設けられている。ｐ型半導体領域２１６は、ｎウェル領域２１５に設けられたｐ型不純物の拡散領域であり、半導体層２００Ｓの表面近傍に設けられている。例えば、トランジシタＴｒ１側からｎ型半導体領域２１４およびｐ型半導体領域２１６の順に設けられており、トランジシタＴｒ１のｎ型半導体領域２１０とｎ型半導体領域２１４との間、およびｎ型半導体領域２１４とｐ型半導体領域２１６との間には各々、素子分離領域２１３が設けられている。例えば、保護素子ＰＥのｎ型半導体領域２１４およびｐ型半導体領域２１６が、アンテナ配線ＷＨを介して、トランジシタＴｒ１のゲート電極２０８に電気的に接続されている。例えば、保護素子ＰＥは、トランジシタＴｒ１の半導体層２００Ｓと同一の半導体層２００Ｓに設けられており、保護素子ＰＥはトランジシタＴｒ１とウェル領域２１１を共有している。これにより、上記図３８で説明したのと同様に、保護素子ＰＥが導通されたとき、トランジシタＴｒ１のゲート電極２０８の電位は、半導体層２００Ｓの電位と略同電位となる。したがって、トランジシタＴｒ１へのＰＩＤが抑えられる。
複数のｐｎ接合を有する保護素子ＰＥが設けられた半導体層２００Ｓで、上記図４０で説明したのと同様に、ｐ型半導体領域２０７を、接続配線ＷＬを介して半導体層１００Ｓのｐ型半導体領域１０７に電気的に接続するようにしてもよい（図４４）。あるいは、上記図４１で説明したのと同様に、トランジシタＴｒ１が設けられた半導体層２００Ｓと、保護素子ＰＥが設けられた半導体層２００Ｓとが、絶縁領域２１２により分断されていてもよい（図４５）。このとき、上記図４２で説明したのと同様に、トランジシタＴｒ１が設けられた半導体層２００Ｓのｐ型半導体領域２０７と、保護素子ＰＥが設けられた半導体層２００Ｓのｐ型半導体領域２０７とを接続配線ＷＬにより電気的に接続するようにしてもよい（図４６）。
保護素子ＰＥが接続されたトランジシタＴｒ１は、例えば、第１基板１００の半導体層１００Ｓに設けられていてもよい（図４７）。トランジシタＴｒ１は、例えば、転送トランジスタＴｒである。保護素子ＰＥは、例えば、第２基板２００の半導体層２００Ｓに設けられている。半導体層２００Ｓに設けられたｐ型半導体領域２０７は、接続配線ＷＬを介して半導体層１００Ｓのｐ型半導体領域１０７に電気的に接続されている。これにより、保護素子ＰＥが導通されたとき、トランジシタＴｒ１のゲート電極２０８の電位は、半導体層１００Ｓの電位と略同電位となる。したがって、トランジシタＴｒ１へのＰＩＤが抑えられる。上記図４３～図４６で説明したのと同様に、半導体層１００Ｓに設けたトランジシタＴｒ１に接続された保護素子ＰＥが、複数のｐｎ接合を有するダイオードにより構成されていてもよい（図４８）。
第２基板２００の半導体層２００Ｓに設けたトランジシタＴｒ１を、第１基板１００の半導体層１００Ｓに設けた保護素子ＰＥに接続するようにしてもよい（図４９）。このとき、保護素子ＰＥは、ｐウェル層１１５と、ｐウェル層１１５に設けられたｎ型半導体領域２１４とを含んでいる。トランジシタＴｒ１のゲート電極２０８は、アンテナ配線ＷＨを介して保護素子ＰＥのｎ型半導体領域２１４に電気的に接続されている。例えば、半導体層２００Ｓに設けられたｐ型半導体領域２０７は、接続配線ＷＬを介して半導体層１００Ｓに設けられたｐ型半導体領域１０７に電気的に接続されている。これにより、保護素子ＰＥが導通されたとき、トランジシタＴｒ１のゲート電極２０８の電位は、半導体層２００Ｓの電位および半導体層１００Ｓの電位と略同電位となる。したがって、トランジシタＴｒ１へのＰＩＤが抑えられる。上記図４３～図４６で説明したのと同様に、半導体層１００Ｓに設けたトランジシタＴｒ１に接続された保護素子ＰＥが、複数のｐｎ接合を有するダイオードにより構成されていてもよい（図５０）。
このような保護素子ＰＥを有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。更に、保護素子ＰＥによりＰＩＤの影響を抑え、歩留まりを向上させることが可能となる。なお、ここでは、トランジスタＴｒ１のゲート電極２０８に、アンテナ配線ＷＨを介して保護素子ＰＥが接続されている例を示したが、トランジスタＴｒ１のソースまたはドレインにアンテナ配線ＷＨを介して保護素子ＰＥが接続されていてもよい。このときにも、上記で説明したのと同様に、保護素子ＰＥによりＰＩＤの影響を抑え、歩留まりを向上させることが可能となる。
＜７．変形例６＞
図５１～図５５は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図５１は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図１０に対応する。図５２は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図１１に対応する。図５３は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図１２に対応する。図５４は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図１３に対応する。図５５は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図１４に対応する。
本変形例では、図５２に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば紙面右側）の画素共有ユニット５３９の内部レイアウトが、他方（例えば紙面左側）の画素共有ユニット５３９の内部レイアウトをＨ方向にのみ反転させた構成となっている。また、一方の画素共有ユニット５３９の外形線と他方の画素共有ユニット５３９の外形線との間のＶ方向のずれが、上記実施の形態で説明したずれ（図１１）よりも大きくなっている。このように、Ｖ方向のずれを大きくすることにより、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、これに接続されたパッド部１２０（図７Ｂに記載のＶ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（紙面下側）のパッド部１２０）との間の距離を小さくすることができる。このようなレイアウトにより、図５１～図５５に記載の撮像装置１の変形例６は、Ｈ方向に並ぶ２つの画素共有ユニット５３９の平面レイアウトを互いにＶ方向に反転させることなく、その面積を、上記実施の形態で説明した第２基板２００の画素共有ユニット５３９の面積と同じにすることができる。なお、第１基板１００の画素共有ユニット５３９の平面レイアウトは、上記実施の形態で説明した平面レイアウト（図７Ａ，図７Ｂ）と同じである。したがって、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と同様の効果を得ることができる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
＜８．変形例７＞
図５６～図６１は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図５６は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図７Ａに対応する。図５７は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図１０に対応する。図５８は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図１１に対応する。図５９は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図１２に対応する。図６０は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図１３に対応する。図６１は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図１４に対応する。
本変形例では、各画素回路２００Ｘの外形が、略正方形の平面形状を有している（図５７等）。この点において、本変形例の撮像装置１の平面構成は、上記実施の形態で説明した撮像装置１の平面構成と異なっている。
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図５６）。例えば、各々の画素共有ユニット５３９では、一方の画素列の画素５４１Ａおよび画素５４１Ｃの転送ゲートＴＧ１，ＴＧ３の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の中央部に向かう方向（より具体的には、画素５４１Ａ，５４１Ｃの外縁に向かう方向、かつ画素共有ユニット５３９の中央部に向かう方向）に延在し、他方の画素列の画素５４１Ｂおよび画素５４１Ｄの転送ゲートＴＧ２，ＴＧ４の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の外側に向かう方向（より具体的には、画素５４１Ｂ，５４１Ｄの外縁に向かう方向、かつ画素共有ユニット５３９の外側に向かう方向）に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部（画素共有ユニット５３９のＨ方向およびＶ方向の中央部）に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＨ方向において（図５６ではＨ方向およびＶ方向において）画素共有ユニット５３９の端部に設けられている。
別の配置例として、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを垂直部分ＴＧａに対向する領域のみに設けることも考え得る。このときには、上記実施の形態で説明したのと同様に、半導体層２００Ｓが細かく分断されやすい。したがって、画素回路２００Ｘのトランジスタを大きく形成することが困難となる。一方、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを、上記変形例のように、垂直部分ＴＧａに重畳する位置からＨ方向に延在させると、上記実施の形態で説明したのと同様に、半導体層２００Ｓの幅を大きくすることが可能となる。具体的には、転送ゲートＴＧ１，ＴＧ３に接続された貫通電極ＴＧＶ１，ＴＧＶ３のＨ方向の位置を、貫通電極１２０ＥのＨ方向の位置に近接させて配置し、転送ゲートＴＧ２，ＴＧ４に接続された貫通電極ＴＧＶ２，ＴＧＶ４のＨ方向の位置を、貫通電極１２１ＥのＨ方向の位置に近接して配置することが可能となる（図５８）。これにより、上記実施の形態で説明したのと同様に、Ｖ方向に延在する半導体層２００Ｓの幅（Ｈ方向の大きさ）を大きくすることができる。よって、画素回路２００Ｘのトランジスタのサイズ、特に増幅トランジスタＡＭＰのサイズを大きくすることが可能となる。その結果、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
第２基板２００の画素共有ユニット５３９は、例えば、第１基板１００の画素共有ユニット５３９のＨ方向およびＶ方向の大きさと略同じであり、例えば、略２行×２列の画素領域に対応する領域にわたって設けられている。例えば、各画素回路２００Ｘでは、Ｖ方向に延在する１の半導体層２００Ｓに選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＶ方向に並んで配置され、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴがＶ方向に延在する１の半導体層２００Ｓに、Ｖ方向に並んで配置されている。この選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが設けられた１の半導体層２００Ｓと、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴが設けられた１の半導体層２００Ｓとは、絶縁領域２１２を介してＨ方向に並んでいる。この絶縁領域２１２はＶ方向に延在している（図５７）。
ここで、第２基板２００の画素共有ユニット５３９の外形について、図５７および図５８を参照して説明する。例えば、図５６に示した第１基板１００の画素共有ユニット５３９は、パッド部１２０のＨ方向の一方（図５８の紙面左側）に設けられた増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬと、パッド部１２０のＨ方向の他方（図５８の紙面右側）に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴとに接続されている。この増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴを含む第２基板２００の画素共有ユニット５３９の外形は、次の４つの外縁により決まる。
第１の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の一端（図５８の紙面上側の端）の外縁である。この第１の外縁は、当該画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰと、この画素共有ユニット５３９のＶ方向の一方（図５８の紙面上側）に隣り合う画素共有ユニット５３９に含まれる選択トランジスタＳＥＬとの間に設けられている。より具体的には、第１の外縁は、これら増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第２の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の他端（図５８の紙面下側の端）の外縁である。この第２の外縁は、当該画素共有ユニット５３９に含まれる選択トランジスタＳＥＬと、この画素共有ユニット５３９のＶ方向の他方（図５８の紙面下側）に隣り合う画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰとの間に設けられている。より具体的には、第２の外縁は、これら選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第３の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の他端（図５８の紙面下側の端）の外縁である。この第３の外縁は、当該画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧと、この画素共有ユニット５３９のＶ方向の他方（図５８の紙面下側）に隣り合う画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴとの間に設けられている。より具体的には、第３の外縁は、これらＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第４の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の一端（図５８の紙面上側の端）の外縁である。この第４の外縁は、当該画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴと、この画素共有ユニット５３９のＶ方向の一方（図５８の紙面上側）に隣り合う画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧ（不図示）との間に設けられている。より具体的には、第４の外縁は、これらリセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間の素子分離領域２１３（不図示）のＶ方向の中央部に設けられている。
このような第１，第２，第３，第４の外縁を含む第２基板２００の画素共有ユニット５３９の外形では、第１，第２の外縁に対して、第３，第４の外縁がＶ方向の一方側にずれて配置されている（言い換えればＶ方向の一方側にオフセットされている）。このようなレイアウトを用いることにより、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースをともに、パッド部１２０にできるだけ近接して配置することが可能となる。したがって、これらを接続する配線の面積を小さくし、撮像装置１の微細化を行いやすくなる。なおＶＳＳコンタクト領域２１８は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００Ｓとの間に設けられている。例えば、複数の画素回路２００Ｘは、互いに同じ配置を有している。
このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
＜９．変形例８＞
図６２～図６７は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図６２は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図７Ｂに対応する。図６３は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図８に対応する。図６４は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図１１に対応する。図６５は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図１２に対応する。図６６は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図１３に対応する。図６７は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図１４に対応する。
本変形例では、第２基板２００の半導体層２００Ｓが、Ｈ方向に延在している（図６４）。即ち、上記図５７等に示した撮像装置１の平面構成を９０度回転させた構成に略対応している。
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図６２）。例えば、各々の画素共有ユニット５３９では、一方の画素行の画素５４１Ａおよび画素５４１Ｂの転送ゲートＴＧ１，ＴＧ２が、Ｖ方向において画素共有ユニット５３９の中央部に向かって延在し、他方の画素行の画素５４１Ｃおよび画素５４１Ｄの転送ゲートＴＧ３，ＴＧ４が、Ｖ方向において画素共有ユニット５３９の外側方向に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＶ方向において（図６２ではＶ方向およびＨ方向において）画素共有ユニット５３９の端部に設けられている。このとき、転送ゲートＴＧ１，ＴＧ２の貫通電極ＴＧＶ１，ＴＧＶ２のＶ方向の位置が貫通電極１２０ＥのＶ方向の位置に近づき、転送ゲートＴＧ３，ＴＧ４の貫通電極ＴＧＶ３，ＴＧＶ４のＶ方向の位置が貫通電極１２１ＥのＶ方向の位置に近づく（図６４）。したがって、上記実施の形態で説明したのと同様の理由により、Ｈ方向に延在する半導体層２００Ｓの幅（Ｖ方向の大きさ）を大きくすることができる。よって、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
各々の画素回路２００Ｘでは、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＨ方向に並んで配置され、選択トランジスタＳＥＬと絶縁領域２１２を間にしてＶ方向に隣り合う位置にリセットトランジスタＲＳＴが配置されている（図６３）。ＦＤ変換ゲイン切替トランジスタＦＤＧは、リセットトランジスタＲＳＴとＨ方向に並んで配置されている。ＶＳＳコンタクト領域２１８は、絶縁領域２１２に島状に設けられている。例えば、第３配線層Ｗ３はＨ方向に延在し（図６６）、第４配線層Ｗ４はＶ方向に延在している（図６７）。
このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。例えば、上記実施の形態および変形例６で説明した半導体層２００Ｓが、Ｈ方向に延在していてもよい。
＜１０．変形例９＞
図６８は、上記実施の形態に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図６８は、上記実施の形態で説明した図３に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
コンタクト部２０３，２０４は、第２基板２００に設けられており、第３基板３００との接合面の露出されている。コンタクト部３０３，３０４は、第３基板３００に設けられており、第２基板２００との接合面に露出されている。コンタクト部２０３は、コンタクト部３０３と接しており、コンタクト部２０４は、コンタクト部３０４と接している。即ち、この撮像装置１では、第２基板２００と第３基板３００とが、コンタクト部２０１，２０２，３０１，３０２に加えてコンタクト部２０３，２０４，３０３，３０４により接続されている。
次に、図６９および図７０を用いてこの撮像装置１の動作について説明する。図６９には、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表す。図７０には、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０３，２０３を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２００Ｘに入力されて、画素回路２００Ｘに含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０３，２０３を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２００Ｘに供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、画素共有ユニット５３９毎に第２基板２００の画素回路２００Ｘに送られる。この画素信号に基づく画素信号は、画素回路２００Ｘから垂直信号線５４３およびコンタクト部２０４，３０４を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
このようなコンタクト部２０３，２０４，３０３，３０４を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。コンタクト部３０３,３０４を介した
配線の接続先である、第３基板３００の回路等の設計に応じてコンタクト部の位置および数等を変えることができる。
＜１１．変形例１０＞
図７１は、上記実施の形態に係る撮像装置１の断面構成の一変形例を表したものである。図７１は、上記実施の形態で説明した図６に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
この転送トランジスタＴＲは、水平部分ＴＧｂのみにより転送ゲートＴＧが構成されている。換言すれば、転送ゲートＴＧは、垂直部分ＴＧａを有しておらず、半導体層１００Ｓに対向して設けられている。
このようなプレーナー構造の転送トランジスタＴＲを有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。更に、第１基板１００にプレーナー型の転送ゲートＴＧを設けることにより、縦型の転送ゲートＴＧを第１基板１００に設ける場合に比べて、より半導体層１００Ｓの表面近くまでフォトダイオードＰＤを形成し、これにより、飽和信号量（Ｑｓ）を増加させることも考え得る。また、第１基板１００にプレーナー型の転送ゲートＴＧを形成する方法は、第１基板１００に縦型の転送ゲートＴＧを形成する方法に比べて、製造工程数が少なく、製造工程に起因したフォトダイオードＰＤへの悪影響が生じにくい、とも考え得る。
＜１２．変形例１１＞
図７２は、上記実施の形態に係る撮像装置１の画素回路の一変形例を表したものである。図７２は、上記実施の形態で説明した図４に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２００Ｘが設けられている。即ち、画素回路２００Ｘは、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
本変形例の撮像装置１は、画素５４１Ａと画素回路２００Ｘとを互いに異なる基板（第１基板１００および第２基板２００）に設ける点では、上記実施の形態で説明した撮像装置１と同じである。このため、本変形例に係る撮像装置１も、上記実施の形態で説明したのと同様の効果を得ることができる。
＜１３．変形例１２＞
図７３は、上記実施の形態で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図７Ｂ参照）。
上記実施の形態では、画素分離部１１７が半導体層１００Ｓを貫通するＦＴＩ構造を有する例（図６参照）を説明したが、画素分離部１１７はＦＴＩ構造以外の構成を有していてもよい。例えば、画素分離部１１７は、半導体層１００Ｓを完全に貫通するように設けられていなくてもよく、いわゆる、ＤＴＩ（Deep Trench Isolation）構造を有していて
もよい。
＜１４．変形例１３＞
図７４は、上記実施の形態に係る撮像装置１の第１基板１００および第２基板２００の要部の平面構成一変形例を模式的に表したものである。図７５は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一変形例を模式的に表したものである。図７６は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一変形例を模式的に表したものである。本変形例では、画素共有ユニット５３９内において貫通電極ＴＧＶが非対称に配置されている点が、上記実施の形態で説明した撮像装置１と異なっている。
更に、図７７および図７８に示したように、配線ＴＲＧ２と、選択トランジスタＳＥＬおよびＦＤ変換ゲイン切替トランジスタＦＤＧとそれぞれ接続される配線（図７６および図７８では、ＳＥＬ，ＦＤＧと表記）とを入れ替えることにより、配線間の容量をさらに低減することが可能となる。
このように、画素共有ユニット５３９内において貫通電極ＴＧＶを非対称に配置することにより、第３配線層Ｗ３に形成される一方向（例えば、Ｈ方向）に延在する配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４，ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬ間の容量を低減することが可能となる。よって、読み出し画素の読み出し電極の影響による、隣接する非読み出し画素の読み出し電極下の、ポテンシャルの深化およびセンサ画素からフローティングディフュージョンＦＤへの障壁の低下による飽和信号量Ｑｓの損失を防ぐことが可能となる。
更に、画素共有ユニット５３９内において近接する貫通電極ＴＧＶ（例えば、貫通電極ＴＧＶ２と貫通電極ＴＧＶ４）の間に、選択トランジスタＳＥＬおよびＦＤ変換ゲイン切替トランジスタＦＤＧとそれぞれ接続される配線を配置することにより、最も配線間容量が大きくなる配線ＴＲＧ２と配線ＴＲＧ４との間の容量を低減することが可能となる。
＜１５．変形例１４＞
撮像装置１では、画素トランジスタ（増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）が形成される半導体層２００Ｓは、一般に、例えば２つの半導体層２００Ｓが各画素共有ユニット５３９内において並列配置された構造を有するが、３次元構造のトランジスタ（例えば、図８０に示した増幅トランジスタＡＭＰ）の下方の半導体層２００Ｓには空乏層が想定よりも広がる場合があり、例えば選択トランジスタＳＥＬが孤立してウェルがつながらなくなる虞がある。このため、半導体層２００Ｓにウェルコンタクト領域２１７を設けることが好ましい。
図７９は、上記実施の形態に係る撮像装置１の半導体層２００Ｓの平面構成の一変形例を表したものである。例えば、ウェルコンタクト領域２１７は、並列する２つの半導体層２００Ｓのそれぞれに設けるようにしてもよい。これにより、２つの半導体層２００Ｓそれぞれに、個別に電圧を印加することができるため、基板バイアス効果を回避することが可能となり、リニアリティを改善することができる。また、このとき、増幅トランジスタＡＭＰは、プレーナー型（図７９）に限らず、図８０に示したようにフィン（Ｆｉｎ）型等の三次元構造としてもよい。
図８１は、上記実施の形態に係る撮像装置１の半導体層２００Ｓの平面構成の一変形例を表したものである。例えば、ウェルコンタクト領域２１７を並列する２つの半導体層の間に設け、この１つのウェルコンタクト領域２１７を２つの半導体層２００Ｓで共有するようにしてもよい。これにより、並列する２つの半導体層２００Ｓに形成されるウェルコンタクト領域２１７を削減することができるため、各画素トランジスタのサイズを拡大することが可能となる。
図８２は、上記実施の形態に係る撮像装置１の半導体層２００Ｓの平面構成の一変形例を表したものである。例えば、ウェルコンタクト領域２１７は、並列する２つの半導体層２００Ｓの一方に設け、２つの半導体層２００Ｓを互いに接続するようにしてもよい。また、その場合、２つの半導体層２００Ｓは、例えば図８３に示したように、素子分離領域２１３によって互いに接続されていてもよい。
図８４は、上記実施の形態に係る撮像装置１の半導体層２００Ｓの平面構成の一変形例を表したものである。例えば、ウェルコンタクト領域２１７は、並列する２つの半導体層２００Ｓの間に設け、ＧＰのない半導体層２００Ｓ部分で互いに接続するようにしてもよい。これにより、図８２および図８３に示したように、２つの半導体層２００Ｓの一方にウェルコンタクト領域２１７を設けた場合と比較して、各画素トランジスタのサイズを拡大することが可能となる。
図８５は、上記実施の形態に係る撮像装置１の半導体層２００Ｓの平面構成の一変形例を表したものである。例えば、ウェルコンタクト領域２１７は、並列する２つの半導体層の間に設けるようにしてもよい。図８５では、ウェルコンタクト領域２１７は、並列する２つの半導体層２００ＳのＧＰに重なった素子分離領域２１３によって互いに接続されている。これにより、各画素トランジスタのサイズを拡大することが可能となる。
図８６は、上記実施の形態に係る撮像装置１の半導体層２００Ｓの平面構成の一変形例を表したものである。例えば、ウェルコンタクト領域２１７は、図８５と同様に並列する２つの半導体層の間に設け、２つの半導体層２００Ｓの接続は、ＧＰに重なった素子分離領域２１３による接続とは別に、さらにＧＰに重なった素子分離領域２１３を設け、これによって接続するようにしてもよい。これにより、各画素トランジスタとウェルとが繋がらない虞をさらに低減することが可能となる。
図８７は、上記実施の形態に係る撮像装置１の半導体層２００Ｓの平面構成の一変形例を表したものである。例えば、ウェルコンタクト領域２１７は、画素共有ユニット５３９内において並列する２つの半導体層の間に設け、並列する２つの半導体層２００ＳのＧＰに重なった素子分離領域２１３によって互いに接続し、さらに、隣り合う画素共有ユニット５３９間において、一方の半導体層２００Ｓと、隣接する画素共有ユニット５３９の半導体層２００Ｓとを、ＧＰに重なった素子分離領域２１３によって接続するようにしてもよい。
図８８は、上記実施の形態に係る撮像装置１の半導体層２００Ｓの平面構成の一変形例を表したものである。図８７では、素子分離領域２１３によって接続される２つの画素共有ユニット５３９のそれぞれにウェルコンタクト領域２１７を設けた例を示したが、ウェルコンタクト領域２１７は一方の画素共有ユニット５３９にのみ設けるようにしてもよい。
図８９は、上記実施の形態に係る撮像装置１の半導体層２００Ｓの平面構成の一変形例を表したものである。２つの半導体層２００Ｓの間で共有されるウェルコンタクト領域２１７は、必ずしも画素共有ユニット５３９内の２つの半導体層２００Ｓの間で共有されている必要はなく、例えば、図８９に示したように、隣り合う画素共有ユニット５３９間の２つの半導体層２００Ｓとの間で共有されていてもよい。
＜１６．変形例１５＞
図９０は、上記実施の形態に係る撮像装置１の第１基板１００と第２基板２００とを電気的に接続する貫通電極１２０Ｅおよび画素トランジスタ（例えば、増幅トランジスタＡＭＰ）との接続配線ＣＳの断面構成の一変形例を表したものである。図９１は、図９０に示した貫通電極１２０Ｅとパッド部１２０との接続部分を拡大して表したものである。
本変形例の貫通電極１２０Ｅおよび接続配線ＣＳは、以下のようにして形成することができる。なお、以下では貫通電極１２０Ｅを例に説明するが、接続配線ＣＳも同様にして形成することができる。
貫通電極１２０Ｅは、上記のように、例えば、レジスト膜２３１のパターンを用いて層間絶縁膜２２２およびパッシベーション膜２２１のドライエッチングを行い、接続孔１２０Ｈを形成する。このとき、接続孔１２０Ｈの孔径は、所望の貫通電極１２０Ｅの径よりも大きく形成する。続いて、例えばスパッタリングにより接続孔１２０Ｈの底部までチタン（Ｔｉ）、コバルト（Ｃｏ）またはニッケル（Ｎｉ）等の金属膜を成膜した後、アニール処理を行うことで、接続孔１２０Ｈの底面に露出したパッド部１２０のポリシリコン（Poly Si）を合金化する。次に、未反応の金属膜をウェットエッチングにより除去する。続いて、例えば原子層堆積（ＡＬＤ）法を用いて接続孔１２０Ｈ内に酸化膜を成膜し、接続孔１２０Ｈを所望の孔径にする。次に、エッチバックにより接続孔１２０Ｈの底部に成膜された酸化膜を除去する。その後、例えば、ＡＬＤ法を用いて、窒化チタン（ＴｉＮ）膜（バリアメタル）を、化学気相成長（ＣＶＤ）法を用いてタングステン（Ｗ）膜をこの順に成膜した後、化学機械研磨（ＣＭＰ）によって表面を平坦化する。以上により、図９０に示した貫通電極１２０Ｅが形成される。
上記のようにして形成された貫通電極１２０Ｅおよび接続配線ＣＳは、Ｗ膜１２０Ａの周囲にバリアメタルとして、例えばＴｉＮ膜１２０Ｂが成膜されており、さらにその周囲には、酸化膜１２０Ｄが形成されている。また、貫通電極１２０Ｅと接続されるパッド部１２０および接続配線ＣＳと接続される増幅トランジスタＡＭＰのゲートとの接続部には、それぞれ、貫通電極１２０Ｅおよび接続配線ＣＳの径よりも大きな合金領域１２０Ｒが形成されている。更に、貫通電極１２０Ｅおよび接続配線ＣＳと合金領域１２０Ｒとのそれぞれに接続部は、エッチバックにより一部が削られている。
このような構成を有する貫通電極１２０Ｅおよび接続配線ＣＳでは、層間絶縁膜（例えば、層間絶縁膜２２２およびパッシベーション膜２２１）の加工の際の接続孔（例えば、接続孔１２０Ｈ）の孔径が大きくなるため、接続孔１２０Ｈの底部に成膜されるＴｉ等の金属膜を厚く成膜することが可能となる。これにより、Ｔｉスパッタ量を抑えることができるため、Ｗボルケーノ（ＷＦ6とＴｉとの反応）を抑制することが可能となる。加えて、貫通電極１２０Ｅおよび接続配線ＣＳと、合金領域１２０Ｒとの接続部の側面にＴｉが存在しなくなり、接続部の抵抗を低減することが可能となる。また、金属コンタミによる白点を抑制することが可能となる。
貫通電極１２０Ｅおよび接続配線ＣＳの構造は、この他、例えば図９２に示したような構成としてもよい。図９２に示した貫通電極１２０Ｅおよび接続配線ＣＳの構造は、以下のようにして形成することができる。接続孔（例えば、接続孔１２０Ｈ）の側面および底面に、ＡＬＤ法を用いてＴｉ、ＣｏまたはＮｉ等の金属膜を成膜した後、アニール処理を行うことで、接続孔１２０Ｈの底部のパッド部１２０のポリシリコン（Poly Si）を合金化する。次に、ＡＬＤ法を用いて接続孔１２０Ｈ内にＴｉＮ膜を、ＣＶＤ法を用いてタングステン（Ｗ）膜をこの順に成膜した後、ＣＭＰによって表面を平坦化する。以上により、図９２に示した貫通電極１２０Ｅが形成される。
＜１７．変形例１６＞
図９３は、上記実施の形態に係る撮像装置１の第１基板１００および第２基板２００の要部の断面構成の一変形例を表したものである。図９４は、図９３に示した第１基板１００の要部の平面構成を表したものである。本変形例では、画素分離部１１７の上部に、上記パッド部１２０，１２１に相当するコンタクト部１２０Ｘ，１２１Ｘを埋め込み形成した点が、上記実施の形態で説明した撮像装置１と異なっている。
コンタクト部１２０Ｘ，１２１Ｘは、それぞれ、ｎ型またはｐ型の不純物が拡散したポリシリコン（Poly Si）によって構成されている。コンタクト部１２０Ｘ，１２１Ｘには、それぞれ、貫通電極１２０Ｅ，１２１Ｅが接続されている。コンタクト部１２０Ｘ，１２１Ｘの周囲には、それぞれ、上記実施の形態と同様に複数のフローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が形成されている。つまり、コンタクト部１２０Ｘと複数のフローティングディフュージョンＦＤおよびコンタクト部１２１Ｘと複数のＶＳＳコンタクト領域１１８とは、それぞれ、互いに側壁にて電気的に接続されている。
このように、コンタクト部１２０Ｘ，１２１Ｘを半導体層１００Ｓの表面近傍に埋め込み形成することにより、上記実施の形態と比較して、転送トランジスタＴＲの転送ゲートＴＧとの距離が確保される。よって、寄生容量を低減することが可能となる。
このようなコンタクト部１２０Ｘ，１２１Ｘは、以下のようにして製造することができる。
まず、図９５Ａに示したように、所定の深さを有する開口１１７Ｈ１を形成する。続いて、図９５Ｂに示したように、開口１１７Ｈ１に画素分離部１１７を構成する遮光膜１７Ａおよび絶縁膜１１７Ｂ（いずれも図示せず）を埋め込んだ後、図９５Ｃに示したようにエッチバックにより、半導体層１００Ｓの表面に所定の深さ（例えば、１５０ｎｍ程度）の開口１１７Ｈ２を形成する。
次に、図９５Ｄに示したように、開口１１７Ｈ２内にポリシリコン膜１３２を埋め込んだ後、ポリシリコン膜１３２の表面が半導体層１００Ｓの表面が同程度の高さとなるようにポリシリコン膜１３２をエッチバックする。続いて、図９５Ｅに示したように、所定のパターンを有するレジスト膜２３２を成膜し、フォトリソグラフィ法を用いたエッチバックにより、不要な画素分離部１１７上に形成されたポリシリコン膜１３２を除去する。次に、図９５Ｆに示したように、高密度プラズマ（ＨＤＰ）ＣＶＤを用いて、ポリシリコン（Poly Si）の除去により形成された開口１１７Ｈ３を絶縁膜１２５で埋設した後、ＣＭＰにより、ポリシリコン膜１３２および絶縁膜１２５が埋め込まれた半導体層１００Ｓの表面を平坦化する。
続いて、図９５Ｇに示したように、所定の位置に転送ゲートＴＧを形成した後、図９５Ｈに示したように、コンタクト部１２０Ｘ，１２１Ｘの、それぞれの形成予定領域に成膜されたポリシリコン膜１３２に、選択的にｎ型またはｐ型のイオンインプラントおよびアニール処理を行う。以上により、図９３等に示したコンタクト部１２０Ｘ，１２１Ｘが形成される。
また、図９３では、上記パッド部１２０，１２１の両方をｎ型またはｐ型の不純物が拡散したポリシリコン（Poly Si）によって形成した例を示したが、例えば、図９６および図９７に示したように、パッド部１２０のみをコンタクト部１２０Ｘとして、ｎ型の不純物が拡散したポリシリコン（Poly Si）によって形成するようにしてもよい。あるいは、図９８に示したように、パッド部１２１のみをコンタクト部１２１Ｘとして、ｐ型の不純物が拡散したポリシリコン（Poly Si）によって形成するようにしてもよい。
このように、上記パッド部１２０，１２１の一方をｎ型またはｐ型の不純物が拡散したポリシリコン（Poly Si）によって形成する場合には、例えば、以下のようにして製造することができる。なお、ここでは、パッド部１２０のみをコンタクト部１２０Ｘとして、ｎ型の不純物が拡散したポリシリコン（Poly Si）によって形成する場合を例に説明する。
まず、上記と同様にして所定の深さを有する開口１１７Ｈ１を形成し、開口１１７Ｈに画素分離部１１７を構成する遮光膜１７Ａおよび絶縁膜１１７Ｂ（いずれも図示せず）を埋め込んだ後、図９９Ａに示したように、所定のパターンを有するレジスト膜２３２を成膜し、フォトリソグラフィ法を用いたエッチバックにより、コンタクト部１２０Ｘの形成予定領域に所定の深さ（例えば、１５０ｎｍ程度）の開口１１７Ｈ２を形成する。
続いて、図９９Ｂに示したように、開口１１７Ｈ２内にポリシリコン膜１３２を埋め込んだ後、ポリシリコン膜１３２の表面が半導体層１００Ｓの表面が同程度の高さとなるようにポリシリコン膜１３２をエッチバックする。次に、開口１１７Ｈ２を絶縁膜１２５で埋設した後、図９９Ｃに示したように、不要な画素分離部１１７を構成する遮光膜１７Ａおよび絶縁膜１１７Ｂを除去すると共に、開口１１７Ｈ４を形成する。続いて、図９９Ｄに示したように、高密度プラズマ（ＨＤＰ）ＣＶＤを用いて、ポリシリコン（Poly Si）の除去により形成された開口１１７Ｈ４内に絶縁膜１２５を成膜した後、ＣＭＰにより、ポリシリコン膜１３２および絶縁膜１２５が埋め込まれた半導体層１００Ｓの表面を平坦化する。
その後、所定の位置に転送ゲートＴＧを形成した後、コンタクト部１２０Ｘの形成予定領域に成膜されたポリシリコン膜１３２に、選択的にｎ型のイオンインプラントおよびアニール処理を行う。以上により、コンタクト部１２０Ｘおよびパッド部１２１を作り分けることができる。
なお、パッド部１２１は、一般に、複数の画素５４１が行列状に配置されるＨ方向およびＶ方向に各辺が平行な矩形状に形成されるが、例えば、図９７に示したように、Ｈ方向およびＶ方向に対して約４５°回転させて形成するようにしてもよい。これにより、パッド部１２１と各画素５４１内に形成される他の素子との接触による不具合の発生を低減すると共に、面積効率を向上させることが可能となる。
また、図９３では、貫通電極１２０ＥとフローティングディフュージョンＦＤとの電気的な接続および貫通電極１２１ＥとＶＳＳコンタクト領域１１８との電気的な接続を、それぞれ、半導体層１００Ｓの表面に埋め込み形成されたｎ型またはｐ型の不純物が拡散したポリシリコン（Poly Si）（コンタクト部１２０Ｘ，１２１Ｘ）を介して行う例を示したが、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８との接続は、それぞれ、貫通電極１２０Ｅ，１２１Ｅと直接接続するようにしてもよい。
図１００は、フローティングディフュージョンＦＤと貫通電極１２０Ｅと、ＶＳＳコンタクト領域１１８と貫通電極１２１Ｅとを、それぞれ、直接接続した場合の第１基板１００および第２基板２００の要部の断面構成の一変形例を表したものである。図１０１は、図１００に示した第１基板１００の要部の平面構成を表したものである。
本変形例では、貫通電極１２０Ｅ，１２１Ｅは、それぞれ、Ｈ方向およびＶ方向にそれぞれ延伸する画素分離部１１７の交点の面積よりも大きな径を有すると共に、一部が半導体層１００Ｓに埋め込まれている。これにより、貫通電極１２０Ｅと複数のフローティングディフュージョンＦＤおよび貫通電極１２１Ｅと複数のＶＳＳコンタクト領域１１８とは、それぞれ、互いに側壁にて電気的に接続されている。
このように、それぞれの側壁においてフローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８と電気的に接続される貫通電極１２０Ｅ，１２１Ｅは、例えば、以下のようにして製造することができる。
まず、上記と同様にしてエッチバックにより、半導体層１００Ｓの表面の画素分離部１１７上に、所定の深さ（例えば、１５０ｎｍ程度）の開口１１７Ｈ２を形成した後、図１０２Ａに示したように、開口１７Ｈ２を埋め込むように、高密度プラズマ（ＨＤＰ）ＣＶＤを用いて絶縁膜１２５を成膜する。続いて、図１０２Ｂに示したように、ＣＭＰにより、絶縁膜１２５が埋め込まれた半導体層１００Ｓの表面を平坦化する。
次に、図１０２Ｃに示したように、所定の位置に転送ゲートＴＧを形成した後、半導体層１００Ｓおよび転送ゲートＴＧの表面を覆うようにパッシベーション膜１２２を成膜する。その後、上記実施の形態と同様にして第１基板１００と第２基板２００とを貼り合わせた後、半導体層１００Ｓに埋め込まれた絶縁膜１２５まで達する接続孔１２０Ｈ，１２１Ｈを形成する。この際、接続孔１２０Ｈ，１２１Ｈの深さは、それぞれ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８の側壁の一部が露出するように形成する。これにより、貫通電極１２０Ｅ，１２１Ｅの側壁と、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８の側壁とが、互いに接するようになる。
以上のように、本変形例では、貫通電極１２０ＥとフローティングディフュージョンＦＤと、貫通電極１２１ＥとＶＳＳコンタクト領域１１８とが、それぞれ、半導体層１００Ｓ内において、間接あるいは直接電気的に接続されるようにした。これにより、上記実施の形態と比較して、転送トランジスタＴＲの転送ゲートＴＧとの距離が確保されようになり、寄生容量を低減することが可能となる。
＜１８．変形例１７＞
図１０３は、上記実施の形態に係る撮像装置１の第１基板１００および第２基板２００の要部の断面構成の一変形例を表したものである。
撮像装置１では、第１基板１００および第２基板２００に形成されるそれぞれのトランジスタが、それぞれ、同じゲート構造を有する場合がある。しかしながら、第１基板１００と第２基板２００とでは、サーマルバジェットが異なり、第１基板１００のトランジスタ（例えば、転送トランジスタＴＲ）の方がより多くの熱工程を経るため、不純物が拡散する虞ある。そのため、転送トランジスタＴＲのオフ特性を維持するために、例えば転送ゲートＴＧの下方に高濃度のｐ型不純物をイオン注入することが考えられるが、その結果、電流のリークや、フローティングディフュージョンＦＤ近傍の電界集中が大きくなり白点が発生する虞がある。
これに対して本変形例では、例えば図１０３に示したように、第１基板１００側のトランジスタ（例えば、転送トランジスタＴＲ）のサイドウォールＳＷの幅を、第２基板２００側のトランジスタのサイドウォールＳＷの幅よりも大きくした。これにより、熱工程を経ることによる不純物が拡散を低減することが可能となる。また、第２基板２００側のトランジスタのサイドウォールＳＷの幅を小さくすることにより、第２基板２００におけるトランジスタのゲート面積を大きくすることができ、ノイズを低減することが可能となる。
図１０４は、上記実施の形態に係る撮像装置１の第１基板１００および第２基板２００の要部の断面構成の一変形例を表したものである。
貫通電極１２０Ｅ，１２１Ｅ等の貫通配線の歩留まりを向上させるためには、アスペクト比を小さくする必要があるが、第１基板１００側のトランジスタのゲート高さを低くすると、光電変換部（フォトダイオードＰＤ）のポテンシャル形成を行う際に注入する不純物がゲート下へ突き抜けてしまい、ゲートに対してセルフアラインでポテンシャル形成ができなくなる虞がある。その結果、合わせずれによる特性のばらつきが大きくなる虞がある。
これに対して本変形例では、図１０４に示したように、第２基板２００側のトランジスタのゲート高さを低くした。これにより、貫通配線のアスペクト比を小さくすることができ、歩留まりを改善することが可能となる。また、貫通配線の低抵抗化を実現することが可能となる。更に、第１基板１００側のトランジスタ（例えば、転送トランジスタＴＲ）におけるイオン注入のゲート突き抜けを抑制することができるようになり、セルフアラインでパターニングできるようになる。よって、特性のばらつきを低減することが可能となる。
なお、本変形例では、プレーナー型の転送トランジスタＴＲを例に示したが、転送トランジスタＴＲは、例えば図２１Ｆに示したように縦型トランジスタ構成されていてもよい。また、本変形例では、第２基板２００側のトランジスタがプレーナー型のトランジスタである例を示したが、第２基板２００側のトランジスタはフィン型等の３次元構造であってもよい。
＜１９．変形例１８＞
図１０５は、上記実施の形態に係る撮像装置１の第１基板１００および第２基板２００の要部の断面構成の一変形例を表したものである。本変形例では、貫通電極１２０Ｅ，１２１Ｅと、接続部２１９Ｖとが、第１配線層Ｗ１と異なる高さで接続されている点が、上記実施の形態で説明した撮像装置１と異なっている。
図１０５に示した構造は、例えば以下のようにして製造することができる。
まず、上記実施の形態と同様にして層間絶縁膜２２２まで成膜した後、図１０６Ａに示したように、ドライエッチングにより、層間絶縁膜２２２、パッシベーション膜２２１、接合膜１２４、層間絶縁膜１２３を貫通する接続孔１２０Ｈ，１２１Ｈを形成する。続いて、図１０６Ｂに示したように、接続孔１２０Ｈ，１２１Ｈに導電材料を埋め込み、貫通電極１２０Ｅ，１２１Ｅを形成する。
次に、図１０６Ｃに示したように、ＣＭＰにより、層間絶縁膜２２２上に設けられた導電膜を除去すると共に、層間絶縁膜２２２の表面を平坦化する。続いて、図１０６Ｄに示したように、層間絶縁膜２２２上に、例えば酸化シリコン（ＳｉＯ）または窒化シリコン（ＳｉＮ）からなる絶縁膜２２３を成膜した後、図１０６Ｅに示したように、絶縁膜２２３および層間絶縁膜２２２を貫通する接続孔２１８Ｈ，２１９Ｈを形成する。次に、図１０６Ｆに示したように、接続孔２１８Ｈ，２１９Ｈに導電材料を埋め込み、接続部２１８Ｖ，２１９Ｖを形成する。
続いて、図１０６Ｇに示したように、ＣＭＰにより、絶縁膜２２３上に設けられた導電膜を除去すると共に、絶縁膜２２３の表面を平坦化する。次に、図１０６Ｈに示したように、貫通電極１２０Ｅ，１２１Ｅに対応する位置に開口２２３Ｈを形成し、貫通電極１２０Ｅ，１２１Ｅを露出させる。その後、上記実施の形態と同様にして第１配線層Ｗ１を成膜する。これにより、図１０５に示した撮像装置１が完成する。
図１０７は、上記実施の形態に係る撮像装置１の第１基板１００および第２基板２００の要部の断面構成の一変形例を表したものである。図１０５では貫通電極１２０Ｅ，１２１Ｅの上面が接続部２１９Ｖの上面よりも低い位置に形成されている例を示したが、接続部２１９Ｖの上面を貫通電極１２０Ｅ，１２１Ｅの上面よりも低い位置に形成することもできる。
例えば、上記実施の形態と同様にして層間絶縁膜２２２まで成膜した後、図１０８Ａに示したように、ドライエッチングにより、層間絶縁膜２２２を貫通する接続孔２１８Ｈ，２１９Ｈを形成する。続いて、図１０８Ｂに示したように、接続孔２１８Ｈ，２１９Ｈに導電材料を埋め込み、接続部２１８Ｖ，２１９Ｖを形成する。
次に、図１０８Ｃに示したように、ＣＭＰにより、層間絶縁膜２２２上に設けられた導電膜を除去すると共に、層間絶縁膜２２２の表面を平坦化する。続いて、図１０８Ｄに示したように、層間絶縁膜２２２上に絶縁膜２２３を成膜した後、図１０８Ｅに示したように、ドライエッチングにより、層間絶縁膜２２２、パッシベーション膜２２１、接合膜１２４、層間絶縁膜１２３を貫通する接続孔１２０Ｈ，１２１Ｈを形成する。次に、図１０８Ｆに示したように、接続孔１２０Ｈ，１２１Ｈに導電材料を埋め込み、貫通電極１２０Ｅ，１２１Ｅを形成する。
続いて、図１０８Ｇに示したように、ＣＭＰにより、絶縁膜２２３上に設けられた導電膜を除去すると共に、絶縁膜２２３の表面を平坦化する。次に、図１０８Ｈに示したように、接続部２１８Ｖ，２１９Ｖに対応する位置に開口２２３Ｈを形成し、接続部２１８Ｖ，２１９Ｖを露出させる。その後、上記実施の形態と同様にして第１配線層Ｗ１を成膜する。これにより、図１０７に示した撮像装置１が完成する。
以上、貫通電極１２０Ｅ，１２１Ｅおよび接続部２１９Ｖの上面高さが互いに異なる例を示したが、例えば、図１０９Ａに示したように、例えば、図１０８Ｆに示したように接続孔２１８Ｈ，２１９Ｈに導電材料を埋め込んだ後、ＣＭＰにより、層間絶縁膜２２２上に設けられ導電膜および絶縁膜２２３を除去することにより、図１０９Ｂに示したように、貫通電極１２０Ｅ，１２１Ｅおよび接続部２１９Ｖの上面が同一面となる撮像装置１を形成することができる。
上記実施の形態では、第１基板１００と第２基板２００とを電気的に接続する貫通配線（例えば、貫通電極１２０Ｅ，１２１Ｅ）と、第２基板２００においてゲートと接続される配線（例えば、接続部２１９Ｖ）とを同一の工程で形成している。しかしながら、貫通電極１２０Ｅ，１２１Ｅと、接続部２１９Ｖとでは、アスペクト比が大きく異なるため、物理気相成長（ＰＶＤ）法を用いてバリアメタルの成膜をそれぞれの接続孔（例えば接続孔１２０Ｈ，１２１Ｈ，２１９Ｈ）で同時に行うと、アスペクト比の大きな接続孔１２０Ｈ，１２１Ｈの底部のバリアメタルは薄く、アスペクト比の小さな接続孔２１９Ｈの底部のバリアメタルが厚くなってしまう。これにより、コンタクト不良やメタル膜のボルケーノが発生しやすくなる虞がある。
これに対して、本変形例では、アスペクト比が大きく異なる貫通電極１２０Ｅ，１２１Ｅと、接続部２１９Ｖとを別工程で形成するようにした。これにより、それぞれ最適な条件でバリアメタルを成膜することが可能となる。具体的には、接続部２１９Ｖの底部に形成されるバリアメタルの厚みを３０ｎｍ以下に削減することができる。また、貫通電極１２０Ｅ，１２１Ｅの底部に形成されるバリアメタルの厚みを１０ｎｍ以上に成膜することが可能となる。よって、製造歩留まりおよび信頼性を向上させることが可能となる。
＜２０．変形例１９＞
本変形例では、第２基板２００における画素トランジスタ（増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）の具体的なレイアウト例を説明する。
例えば、画素トランジスタは、図１１０に示したように、増幅トランジスタＡＭＰをフィン型等の３次元構造で構成し、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧをプレーナー構造で構成してもよい。
例えば、画素トランジスタは、図１１１に示したように、増幅トランジスタＡＭＰおよび選択トランジスタをフィン型等の３次元構造で構成し、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧをプレーナー構造で構成してもよい。また、フィン構造は、図１１０に示したような１フィン構造ではなく、２フィン構造としてもよい。
例えば、画素トランジスタは、図１１２に示したように、増幅トランジスタＡＭＰ、選択トランジスタ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧの全てをフィン型等の３次元構造で構成してもよい。
例えば、画素トランジスタは、図１１３に示したように、増幅トランジスタＡＭＰ、選択トランジスタ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを、互いに独立した半導体層２００Ｓに設けるようにしてもよい。
図１１４は、図１に示した、互いに直列接続された増幅トランジスタＡＭＰと選択トランジスタＳＥＬとが平面構成（Ａ）および図１１４（Ａ）に示したＡ－Ａ’線における断面構成（Ｂ）を模式的に表したものである。
このように、第２基板２００に設けられる画素トランジスタを３次元構造とすることにより、フットプリント当たりの特性を向上させることができる。例えば、図１１１に示したように、選択トランジスタＳＥＬを３次元構造とした場合には、選択トランジスタＳＥＬのダイナミックレンジを拡大することができる。
更に、選択トランジスタＳＥＬのシリコンチャネルにドーパントとしてイオンを注入し、イオン注入領域を形成することにより、選択トランジスタＳＥＬの閾値電圧Ｖｔｈを制御することが可能となる。例えば、フィン形状のシリコンチャネルの選択トランジスタＳＥＬ部分にドーパントとしてホウ素（Ｂ）を注入することにより、イオン注入領域をｐ型の半導体とすることができる。つまり、選択トランジスタＳＥＬの閾値電圧Ｖｔｈを、ドーパントを注入しない場合よりも高くすることができる。また、例えば、フィン形状のシリコンチャネルの選択トランジスタＳＥＬの部分にドーパントとしてリン（Ｐ）を注入することにより、イオン注入領域をｎ型の半導体とすることができる。つまり、選択トランジスタＳＥＬの閾値電圧Ｖｔｈを、ドーパントを注入しない場合よりも低くすることができる。
なお、フィン型のトランジスタ（例えば、増幅トランジスタＡＭＰ）およびプレーナー構造のトランジスタ（例えば、選択トランジスタＳＥＬ）の拡散層の深さはそれぞれ異なっていてもよい。その場合には、フィン型のトランジスタの拡散層は、プレーナー構造のトランジスタよりも深く形成される。
なお、ホウ素（Ｂ）やリン（Ｐ）は、熱拡散係数が比較的大きく、比較的熱拡散しやすい。このような熱拡散しやすいドーパントを用いると、そのドーパントがその後の熱処理により選択トランジスタＳＥＬの領域から増幅トランジスタＡＭＰの領域に拡散し、増幅トランジスタＡＭＰの閾値電圧Ｖｔｈの制御性が悪化したり、ＭＯＳ界面電子密度の増大による１／ｆノイズの増大を招く虞があり、これにより、撮像画像の画質が低下する虞がある。
そこで、選択トランジスタＳＥＬのシリコンチャネルには、例えばホウ素（Ｂ）よりも熱拡散係数の小さなイオンを注入することが好ましい。これにより、ドーパントとしてホウ素（Ｂ）を用いた場合と比較して、選択トランジスタＳＥＬのシリコンチャネルに形成されたイオン注入領域の拡大を抑制することが可能となる。つまり、撮像画像の画質の低下を低減することが可能となる。
また、選択トランジスタＳＥＬのシリコンチャネルには、例えばリン（Ｐ）よりも熱拡散係数の小さなイオンを注入することが好ましい。例えば、ドーパントとしてヒ素（Ａｓ）やアンチモン（Ｓｂ）を注入するようにしてもよい。これにより、ドーパントとしてリン（Ｐ）を用いた場合と比較して、選択トランジスタＳＥＬのシリコンチャネルに形成されたイオン注入領域の拡大を抑制することが可能となる。従って、増幅トランジスタＡＭＰの閾値電圧Ｖｔｈの制御性の悪化や、ＭＯＳ界面電子密度の増大による１／ｆノイズの増大を抑制することができる。加えて、選択トランジスタＳＥＬの変調度や飽和電荷量を向上させることができる。つまり、撮像画像の画質の低下を低減することが可能となる。
更に、選択トランジスタＳＥＬのシリコンチャネルに、例えばホウ素（Ｂ）やリン（Ｐ）よりも熱拡散係数の小さなイオンを注入することにより、増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間に求められる距離を削減することができる。よって、画素サイズの増大を抑制することができる。
なお、選択トランジスタＳＥＬのシリコンチャネルにドーパントを注入する代わりに、ゲートの仕事関数を制御するようにしてもよい。つまり、選択トランジスタＳＥＬのゲートや増幅トランジスタＡＭＰのゲートとして適用する材料を選択することにより、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰの閾値電圧Ｖｔｈを制御することができる。
例えば、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰのゲートを、それぞれ、仕事関数がより小さな材料を用いて形成することにより、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰの閾値電圧Ｖｔｈを高くすることができる。これにより、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰのオフ特性を向上させることができる。つまり、撮像画像の画質の低下を低減することが可能となる。
例えば、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰのゲートを、それぞれ、仕事関数がより大きな材料を用いて形成することにより、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰの閾値電圧Ｖｔｈを低くすることができる。これにより、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰの変調度や飽和電荷量を向上させることができる。つまり、撮像画像の画質の低下を低減することが可能となる。
このように、ゲートを所定の仕事関数を有する材料を用いた選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰでは、ドーパントの注入は不要となる。従って、増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間に求められる距離を削減することができる。よって、画素サイズの増大を抑制することができる。
なお、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰのゲートには、仕事関数が互いに異なる材料を用いるようにしてもよい。例えば、選択トランジスタＳＥＬのゲート材料としてタングステン（Ｗ）、ルテニウム（Ｒｕ）またはロジウム（Ｒｈ）を用い、増幅トランジスタＡＭＰのゲート材料をｎ型半導体とすることにより、選択トランジスタＳＥＬの閾値電圧Ｖｔｈを、増幅トランジスタＡＭＰの閾値電圧Ｖｔｈよりも高くすることができる。また、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰのゲートには、例えば親族とシリコンの化合物（シリサイド）を用いるようにしてもよい。
更にまた、半導体層２００Ｓは、例えば、４５°ノッチ基板を用いることが好ましい。これにより、増幅トランジスタＡＭＰのＦｉｎＦＥＴ側壁が（１００）面となるため、界面準位が減り、ノイズの発生を低減することが可能となる。
＜２１．変形例２０＞
図１１５、図１２３、図１２５、図１２７、図１２９は、上記変形例５において説明したトランジスタＴｒ１および保護素子ＰＥの他の例を表したものである。変形例５では、保護素子ＰＥとしてｐｎ接合を有するダイオードを用いた例を示したが、これに限らない。保護素子ＰＥは、例えば、Ｇａｔｅｄ Ｄｉｏｄｅ型の保護素子（図１１５）、ダミーアンテナを利用したトランジスタ型の保護素子（図１２３）、ＰＭＯＳ型の保護素子（図１２５）、逆方向ダイオードを含むＰＭＯＳ型の保護素子（図１２７）およびさらにＮＭＯＳトランジスタを追加したＰＭＯＳ型の保護素子（図１２９）を用いることができる。
図１１６は、図１１５に示したトランジスタＴｒ１およびＧａｔｅｄ Ｄｉｏｄｅ型の保護素子ＰＥの平面構成の一例を表したものである。図１１７は、図１１５に示したトランジスタＴｒ１と保護素子ＰＥとの関係の一例を表した回路図である。保護素子ＰＥは、ドレインにアンテナ配線ＷＨが接続されており、ゲートおよびソースがウェル領域２１１に接続されている。
このように、Ｇａｔｅｄ Ｄｉｏｄｅ型の保護素子ＰＥを半導体層２００Ｓに設けることにより、プラズマプロセス中に、保護素子ＰＥのゲートとドレインとのオーバーラップ部分での電位が抑えられる。これにより、バンド間トンネル電流による半導体層２００Ｓへの大きなリーク電流が流れるようになり、これが保護電流となる。よって、保護素子ＰＥとして逆方向ダイオードを用いた場合と比較して、より高い保護機能を得ることが可能となる。更に、保護素子ＰＥのソースを接地することにより、Ｉｏｆｆも保護することが可能となる。
図１１８～図１２２は、図１１５に示したトランジスタＴｒ１およびＧａｔｅｄ Ｄｉｏｄｅ型の保護素子ＰＥの他の例を表したものである。
半導体層２００Ｓのｐ型半導体領域２０７は、例えば、接続部２０７Ｖ、接続配線ＷＬ１および貫通電極１０７Ｅを介して半導体層１００Ｓのｐ型半導体領域１０７（例えば、図６のＶＳＳコンタクト領域１１８）に電気的に接続されていてもよい（図１１８）。これにより、保護素子ＰＥが導通されたとき、トランジシタＴｒ１のゲート電極２０８の電位は、半導体層２００Ｓの電位および半導体層１００Ｓの電位と略同電位となる。したがって、トランジシタＴｒ１へのＰＩＤが抑えられる。
トランジシタＴｒ１が設けられた半導体層２００Ｓと、保護素子ＰＥが設けられた半導体層２００Ｓとは、絶縁領域２１２により分断されていてもよい（図１１９）。例えば、このとき、トランジシタＴｒ１が設けられた半導体層２００Ｓのｐ型半導体領域２０７は、接続配線ＷＬ１を介して半導体層１００Ｓのｐ型半導体領域１０７に接続され、保護素子ＰＥが設けられた半導体層２００Ｓのｐ型半導体領域２０７は、接続配線ＷＬ２を介して半導体層１００Ｓのｐ型半導体領域１０７に接続されている。これにより、保護素子ＰＥが導通されたとき、トランジシタＴｒ１のゲート電極２０８の電位は、トランジシタＴｒ１が設けられた半導体層２００Ｓの電位、保護素子ＰＥが設けられた半導体層２００Ｓの電位、および半導体層１００Ｓの電位と略同電位となる。したがって、トランジシタＴｒ１へのＰＩＤが抑えられる。
トランジシタＴｒ１が設けられた半導体層２００Ｓのｐ型半導体領域２０７と、保護素子ＰＥが設けられた半導体層２００Ｓのｐ型半導体領域２０７とを接続配線ＷＬにより電気的に接続するようにしてもよい（図１２０）。このときも、図１１８で説明したのと同様に、トランジシタＴｒ１へのＰＩＤが抑えられる。
保護素子ＰＥによって保護されるトランジスタＴｒ１は、第１基板１００に設けられていてもよい（図１２１）。保護素子ＰＥのｎ型半導体領域２１４と、トランジスタＴｒ１のゲート電極２０８とは、例えば、接続部２１４Ｖ、アンテナ配線ＷＨおよび貫通電極２０８Ｅを介して電気的に接続されている。これにより、保護素子ＰＥが導通されたとき、トランジスタＴｒ１のウェル領域（ｐウェル層１１５）とゲート電極２０８との電位差が小さくなり、トランジシタＴｒ１へのＰＩＤが抑えられる。あるいは、保護素子ＰＥが第１基板１００に設けられていてもよい（図１２２）。保護素子ＰＥのｎ型半導体領域２１４と、トランジスタＴｒ１のゲート電極２０８とは、例えば、貫通電極２１４Ｅ、アンテナ配線ＷＨおよび貫通電極２０８Ｖを介して電気的に接続されている。これにより、保護素子ＰＥが導通されたとき、トランジスタＴｒ１のゲート電極２０８と半導体層１００Ｓのウェル領域（ｐウェル層１１５）との電位が共通となり、トランジシタＴｒ１へのＰＩＤが抑えられる。
図１２４は、図１２３に示したトランジスタＴ１およびダミーアンテナを利用したトランジスタ型の保護素子ＰＥとの関係の一例を表した回路図である。保護素子ＰＥは、トランジスタＴｒ１のゲート電極２０８と接続されたドレインと、接地されたソースとを有している。また、保護素子ＰＥは、ドレインにアンテナ配線ＷＨ１が接続されており、ゲートにダミーアンテナとなるアンテナ配線ＷＨ２が接続されている。
このように、ダミーアンテナを利用したトランジスタ型の保護素子ＰＥを用いることにより、ＰＩＤチャージによりトランジスタＴｒ１のゲート電極２０８にチャージが蓄積するよりも先に保護素子ＰＥをオンさせることが可能となる。これにより、保護素子ＰＥのゲートには、ダミーアンテナ（アンテナ配線ＷＨ２）を介して流入するＰＩＤチャージの電流が流れることで保護素子ＰＥがオンされ、そのオン電流により、アンテナ配線ＷＨ２を介して龍有するＰＩＤチャージを逃がすことが可能となる。
なお、トランジスタＴｒ１およびダミーアンテナ（アンテナ配線ＷＨ２）を利用したトランジスタ型の保護素子ＰＥは、上記図１１８～図１２２に示した構造もとり得る。
図１２６は、図１２５に示したトランジスタＴ１およびＰＭＯＳ型の保護素子ＰＥとの関係の一例を表した回路図である。保護素子ＰＥは、少なくとも１つのＰＭＯＳ型のトランジスタＴｒ２を有している。トランジスタＴｒ２のｐ型半導体領域２４５はトランジスタＴｒ１のゲート電極２０８と電気的に接続されており、トランジスタＴｒ２のｐ型半導体領域２４６は、接地電位に接続されている。トランジスタＴｒ２のゲートおよびウェル２４８には、電源線が別に設けられている。
このように、ＰＭＯＳ型の保護素子ＰＥを用いることにより、プラズマ起因のダメージを受けた際に、トランジスタＴｒ２のｐ型半導体領域２４６、ゲートおよびウェル２４８の電圧が相対的に低下する。これにより、トランジスタＴｒ２はフォワードバイアスモードにより動作するようになる。
なお、トランジスタＴｒ１およびＰＭＯＳ型の保護素子ＰＥは、上記図１１８～図１２２に示した構造もとり得る。
また、ＰＭＯＳ型の保護素子ＰＥには、図１２７および図１２８に示したように、逆方向ダイオードを追加してもよい。逆方向ダイオードを追加することにより、トランジスタＴｒ２のゲートの電位を固定することができ、保護素子ＰＥとしての動作をより安定化することが可能となる。
更に、ＰＭＯＳ型の保護素子ＰＥには、図１２９および図１３０に示したように、ＮＭＯＳ型のトランジスタＴｒ３をさらに追加してもよい。トランジスタＴｒ３は、ソースまたはドレインの一方（例えば、ｎ型半導体領域２１９）がトランジスタＴｒ１のゲート電極２０８と電気的に接続されている。また、トランジスタＴｒ３のゲートおよびウェルには、電源線が別に設けられている。
このように、保護素子ＰＥとしてＮＭＯＳ型のトランジスタＴｒ３をさらに追加することにより、半導体層２００Ｓの加工段階において、プラズマ起因のダメージとして正電荷を受けた際に、ＮＭＯＳ型のトランジスタのＧＩＤ（Gate-Induced-Drain Leakage current）により保護することが可能となる。また、プラズマ起因のダメージとして負電荷を受けた際には、ＮＭＯＳ型のトランジスタＴｒ３がフォワードバイアスモードにより動作するようになり、電荷を逃がすことが可能となる。
更にまた、図１２９および図１３０に示したトランジスタＴ１および逆方向ダイオードおよびＮＭＯＳ型のトランジスタを追加したＰＭＯＳ型の保護素子ＰＥは、図１３１および図１３２に示した構造もとり得る。具体的には、トランジスタＴｒ１と保護素子ＰＥを、絶縁領域２１２により分断された互いに独立した半導体層２００Ｓに設けるようにしてもよい。保護素子ＰＥを構成するトランジスタＴｒ２およびトランジスタＴｒ２のそれぞれのウェルには、それぞれの電位を調整する回路を設けることが好ましい。これにより、保護素子ＰＥとしての動作をより安定化することが可能となる。
＜２２．変形例２１＞
上記実施の形態では、複数のセンサ画素の各々に、フローティングディフュージョンＦＤに電気的に接続する配線（すなわち、フローティングディフュージョン用コンタクト）と、ウェル層ＷＥに電気的に接続する配線（すなわち、ウェル用コンタクト）とがそれぞれ１つずつ配置される構造を説明した。しかしながら、本開示の実施形態はこれに限定されない。本開示の実施形態では、複数のセンサ画素ごとに、１つのフローティングディフュージョン用コンタクトが配置されていてもよい。例えば、互いに隣り合う４つのセンサ画素が、１つのフローティングディフュージョン用コンタクトを共有していてもよい。同様に、複数のセンサ画素ごとに、１つのウェル用コンタクトが配置されていてもよい。例えば、互いに隣り合う４つのセンサ画素が、１つのウェル用コンタクトを共有していてもよい。
図１３３から図１３５は、本開示の変形例２１に係る撮像装置１Ａの構成例を示す厚さ方向の断面図である。図１３６から図１３８は、本開示の変形例２１に係る複数の画素ユニットＰＵのレイアウト例を示す水平方向の断面図である。なお、図１３３から図１３５に示す断面図は、あくまで模式図であり、実際の構造を厳密に正しく示すことを目的とした図ではない。図１３３から図１３５に示す断面図は、撮像装置１Ａの構成を紙面でわかり易く説明するために、位置ｓｅｃ１からｓｅｃ３で、トランジスタや不純物拡散層の水平方向における位置を意図的に変えて示している。
具体的には、図１３３に示す撮像装置１Ａの画素ユニットＰＵにおいて、位置ｓｅｃ１における断面は図１３６をＡ１－Ａ１’線で切断した断面であり、位置ｓｅｃ２における断面は図１３７をＢ１－Ｂ１’線で切断した断面であり、位置ｓｅｃ３における断面は図１３８をＣ１－Ｃ１’線で切断した断面である。同様に、図１３４に示す撮像装置１Ａにおいて、位置ｓｅｃ１における断面は図１３６をＡ２－Ａ２’線で切断した断面であり、位置ｓｅｃ２における断面は図１３７をＢ２－Ｂ２’線で切断した断面であり、位置ｓｅｃ３における断面は図１３８をＣ２－Ｃ２’線で切断した断面である。図１３５に示す撮像装置１Ａにおいて、位置ｓｅｃ１における断面は図１３６をＡ３－Ａ３’線で切断した断面であり、位置ｓｅｃ２における断面は図１３７をＢ３－Ｂ３’線で切断した断面であり、位置ｓｅｃ３における断面は図１３８をＣ３－Ｃ３’線で切断した断面である。
図１３４及び図１３８に示すように、撮像装置１Ａは、複数のセンサ画素１０１２に跨るように配置された共通パッド電極１１０２と、共通パッド電極１１０２上に設けられた１つの配線Ｌ１００２と、を共有する。例えば、撮像装置１Ａには、平面視で、４つのセンサ画素１０１２の各フローティングディフュージョンＦＤ１からＦＤ４が素子分離層１０１６を介して互いに隣り合う領域が存在する。この領域に共通パッド電極１１０２が設けられている。共通パッド電極１１０２は、４つのフローティングディフュージョンＦＤ１からＦＤ４に跨るように配置されており、４つのフローティングディフュージョンＦＤ１からＦＤ４とそれぞれ電気的に接続している。共通パッド電極１１０２は、例えば、ｎ型不純物又はｐ型不純物がドープされたポリシリコン膜で構成されている。
共通パッド電極１１０２の中心部上に１つの配線Ｌ１００２（すなわち、フローティングディフュージョン用コンタクト）が設けられている。図１３４、図１３６から図１３８に示すように、共通パッド電極１１０２の中心部上に設けられた配線Ｌ１００２は、第１基板部１０１０から、第２基板部１０２０の下側基板１２１０を貫いて第２基板部１０２０の上側基板１２２０まで延設されており、上側基板１２２０に設けられた配線等を介して、増幅トランジスタＡＭＰのゲート電極ＡＧに接続している。
また、図１３３及び図１３８に示すように、撮像装置１Ａは、複数のセンサ画素１０１２に跨るように配置された共通パッド電極１１１０と、共通パッド電極１１１０上に設けられた１つの配線Ｌ１０１０と、を共有する。例えば、撮像装置１Ａには、平面視で、４つのセンサ画素１０１２の各ウェル層ＷＥが素子分離層１０１６を介して互いに隣り合う領域が存在する。この領域に共通パッド電極１１１０が設けられている。共通パッド電極１１１０は、４つのセンサ画素１０１２の各ウェル層ＷＥに跨るように配置されており、４つのセンサ画素１０１２の各ウェル層ＷＥとそれぞれ電気的に接続している。一例を挙げると、共通パッド電極１１１０は、Ｙ軸方向に並ぶ一の共通パッド電極１１０２と他の共通パッド電極１１０２との間に配置されている。Ｙ軸方向において、共通パッド電極１１０２、１１１０は交互に並んで配置されている。共通パッド電極１１１０は、例えば、ｎ型不純物又はｐ型不純物がドープされたポリシリコン膜で構成されている。
共通パッド電極１１１０の中心部上に１つの配線Ｌ１０１０（すなわち、ウェル用コンタクト）が設けられている。図１３３、図１３５から図１３８に示すように、共通パッド電極１１１０の中心部上に設けられた配線Ｌ１０１０は、第１基板部１０１０から、第２基板部１０２０の下側基板１２１０を貫いて第２基板部１０２０の上側基板１２２０まで延設されており、上側基板１２２０に設けられた配線等を介して、基準電位（例えば、接地電位：０Ｖ）を供給する基準電位線に接続している。
共通パッド電極１１１０の中心部上に設けられた配線Ｌ１０１０は、共通パッド電極１１１０の上面と、下側基板１２１０に設けられた貫通孔の内側面と、上側基板１２２０に設けられた貫通孔の内側面とに、それぞれ電気的に接続している。これにより、第１基板部１０１０の半導体基板１０１１のウェル層ＷＥと、第２基板部１０２０の下側基板１２１０のウェル層及び上側基板１２２０のウェル層は、基準電位（例えば、接地電位：０Ｖ）に接続される。
本開示の変形例２１に係る撮像装置１Ａは、実施の形態に係る撮像装置１と同様の効果を奏する。また、撮像装置１Ａは、第１基板部１０１０を構成する半導体基板１０１１のおもて面１１ａ側に設けられ、互いに隣り合う複数（例えば、４つ）のセンサ画素１０１２に跨るように配置された共通パッド電極１１０２、１１１０、をさらに備える。共通パッド電極１１０２は、４つのセンサ画素１０１２のフローティングディフュージョンＦＤと電気的に接続している。共通パッド電極１１１０は、４つのセンサ画素１０１２のウェル層ＷＥと電気的に接続している。これによれば、４つのセンサ画素１０１２ごとに、フローティングディフュージョンＦＤに接続する配線Ｌ１００２を共通化することができる。４つのセンサ画素１０１２ごとに、ウェル層ＷＥに接続する配線Ｌ１０１０を共通化することができる。これにより、配線Ｌ１００２、Ｌ１０１０の本数を低減することができるので、センサ画素１０１２の面積低減が可能であり、撮像装置１Ａの小型化が可能である。
＜２３．適用例＞
図１４０は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム７の概略構成の一例を表したものである。
撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム７は、例えば、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路１２４３、フレームメモリ１２４４、表示部１２４５、記憶部１２４６、操作部１２４７および電源部１２４８を備えている。撮像システム７において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路１２４３、フレームメモリ１２４４、表示部１２４５、記憶部１２４６、操作部１２４７および電源部１２４８は、バスライン１２４９を介して相互に接続されている。
上記実施の形態およびその変形例に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路１２４３は、上記実施の形態およびその変形例に係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ１２４４は、ＤＳＰ回路１２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部１２４５は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画を表示する。記憶部１２４６は、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１２４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部１２４８は、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路１２４３、フレームメモリ１２４４、表示部１２４５、記憶部１２４６および操作部１２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
次に、撮像システム７における撮像手順について説明する。
図１４１は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部１２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部１２４７は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
撮像装置１は、撮像により得られた画像データをＤＳＰ回路１２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１２４３は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路１２４３は、所定の信号処理がなされた画像データをフレームメモリ１２４４に保持させ、フレームメモリ１２４４は、画像データを記憶部１２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
本適用例では、上記実施の形態およびその変形例に係る撮像装置１が撮像システム７に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
＜２４．応用例＞
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図１４２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１４２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１４２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図１４３は、撮像部１２０３１の設置位置の例を示す図である。
図１４３では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図１４３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
[応用例２]
図１４４は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図１４４では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図１４５は、図１４４に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
以上、実施の形態およびその変形例、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
また、例えば、本開示は以下のような構成を取ることができる。以下の構成を有する固体撮像装置では、光電変換部が設けられた第１半導体層と、画素トランジスタが設けられた第２半導体層とを積層して設けるようにしたので、光電変換部と画素トランジスタとを各々、より自由に設計することができる。よって、より設計の自由度を高めることが可能となる。
（１）
画素毎に、光電変換部および前記光電変換部で発生した信号電荷が蓄積される電荷蓄積部を有する第１半導体層と、
前記第１半導体層に設けられ、複数の前記画素を互いに仕切る画素分離部と、
前記電荷蓄積部の前記信号電荷を読み出す画素トランジスタが設けられるとともに、前記第１半導体層に積層された第２半導体層と、
前記第２半導体層と前記第１半導体層との間に設けられ、かつ、前記画素分離部を跨いで設けられるとともに複数の前記電荷蓄積部に電気的に接続された第１共有接続部と、
前記第１半導体層に対向するゲート電極を有するとともに、前記光電変換部の前記信号電荷を前記電荷蓄積部に転送する転送トランジスタと、
前記転送トランジスタのゲートと電気的に接続された第３貫通電極とを備え、
前記第１共有接続部によって電気的に接続される複数の前記電荷蓄積部をそれぞれ有する前記複数の画素のそれぞれに設けられた前記第３貫通電極は、平面視において、互いに非対称に配置されている
固体撮像装置。
（２）
更に、前記第１半導体層と前記第１共有接続部が設けられた第１配線層とを含む第１基板と、
前記第２半導体層と前記第２半導体層を間にして前記第１基板に対向する第２配線層とを含む第２基板と、
前記第２基板を間にして前記第１基板に対向するとともに、前記第２半導体層に電気的に接続された回路を含む第３基板とを含む
前記（１）に記載の固体撮像装置。
（３）
更に、前記第１共有接続部と前記画素トランジスタとを電気的に接続し、かつ、前記第１基板および前記第２基板に設けられた第１貫通電極を有する
前記（２）に記載の固体撮像装置。
（４）
更に、前記第１半導体層に前記画素毎に設けられるとともに、前記電荷蓄積部と離間して配置され、前記第１半導体層に基準電位を供給する不純物拡散領域と、
前記第１配線層に設けられ、かつ、前記画素分離部を跨いで設けられるとともに複数の前記不純物拡散領域に電気的に接続された第２共有接続部と、
前記第２共有接続部と前記第２半導体層の所定の領域とを電気的に接続し、かつ、前記第１基板および前記第２基板に設けられた第２貫通電極とを有する
前記（２）または（３）に記載の固体撮像装置。
（５）
前記第１共有接続部はポリシリコンを含む
前記（１）ないし（４）のうちいずれか１つに記載の固体撮像装置。
（６）
前記電荷蓄積部はヒ素を含む
前記（１）ないし（５）のうちいずれか１つに記載の固体撮像装置。
（７）
前記第２半導体層に前記画素トランジスタと電気的に接続される不純物領域がさらに設けられている
前記（４）ないし（６）のうちいずれか１つに記載の固体撮像装置。
（８）
前記第１共有接続部はポリシリコンを含むとともに一部が合金化された合金領域を有し、前記合金領域には前記第１貫通電極が接続されている
前記（３）ないし（７）のうちいずれか１つに記載の固体撮像装置。
（９）
前記第１共有接続部は、前記第１半導体層に埋め込み形成されている
前記（１）ないし（８）のうちいずれか１つに記載の固体撮像装置。
（１０）
前記転送トランジスタと前記画素トランジスタとは、互いに異なる形状を有している
前記（１）ないし（９）のうちいずれか１つに記載の固体撮像装置。
（１１）
前記転送トランジスタおよび前記画素トランジスタのゲート電極は、それぞれ、互いに異なる幅を有するサイドウォールによって覆われている
前記（１０）に記載の固体撮像装置。
（１２）
前記転送トランジスタおよび前記画素トランジスタのゲート電極は、互いに異なる高さを有する
前記（１０）または（１１）に記載の固体撮像装置。
（１３）
前記第２半導体層は、前記画素トランジスタとして、増幅トランジスタ、選択トランジスタ、リセットトランジスタおよびＦＤ変換ゲイン切替トランジスタを有し、
前記増幅トランジスタ、前記選択トランジスタ、前記リセットトランジスタおよび前記ＦＤ変換ゲイン切替トランジスタは、それぞれ、プレーナー構造または３次元構造を有している
前記（１）ないし（１２）のうちいずれか１つに記載の固体撮像装置。
（１４）
画素毎に、光電変換部および前記光電変換部で発生した信号電荷が蓄積される電荷蓄積部を有する第１半導体層と、
前記第１半導体層に設けられ、複数の前記画素を互いに仕切る画素分離部と、
前記電荷蓄積部の前記信号電荷を読み出す画素トランジスタが設けられるとともに、前記第１半導体層に積層された第２半導体層と、
前記第２半導体層と前記第１半導体層との間に設けられ、かつ、前記画素分離部を跨いで設けられるとともに複数の前記電荷蓄積部に電気的に接続された第１共有接続部とを備え、
前記第１共有接続部は、前記第１半導体層に埋め込み形成されている
固体撮像装置。
（１５）
更に、前記第１半導体層と前記第１共有接続部が設けられた第１配線層とを含む第１基板と、
前記第２半導体層と前記第２半導体層を間にして前記第１基板に対向する第２配線層とを含む第２基板と、
前記第２基板を間にして前記第１基板に対向するとともに、前記第２半導体層に電気的に接続された回路を含む第３基板とを含む
前記（１４）に記載の固体撮像装置。
（１６）
更に、前記第１共有接続部と前記画素トランジスタとを電気的に接続し、かつ、前記第１基板および前記第２基板に設けられた第１貫通電極を有する
前記（１５）に記載の固体撮像装置。
（１７）
更に、前記第１半導体層に前記画素毎に設けられるとともに、前記電荷蓄積部と離間して配置され、前記第１半導体層に基準電位を供給する不純物拡散領域と、
前記第１配線層に設けられ、かつ、前記画素分離部を跨いで設けられるとともに複数の前記不純物拡散領域に電気的に接続された第２共有接続部と、
前記第２共有接続部と前記第２半導体層の所定の領域とを電気的に接続し、かつ、前記第１基板および前記第２基板に設けられた第２貫通電極とを有する
前記（１５）または（１６）に記載の固体撮像装置。
（１８）
前記第１共有接続部はポリシリコンを含む
前記（１４）乃至（１７）のうちのいずれか１つに記載の固体撮像装置。
（１９）
前記電荷蓄積部はヒ素を含む
前記（１４）乃至（１８）のうちのいずれか１つに記載の固体撮像装置。
（２０）
前記第２半導体層に前記画素トランジスタと電気的に接続されるとともに、前記不純物拡散領域と電気的に接続され、前記第２半導体層に基準電位を供給する不純物領域がさらに設けられている
前記（１７）乃至（１９）のうちのいずれか１つに記載の固体撮像装置。
（２１）
前記第１共有接続部はポリシリコンを含むとともに一部が合金化された合金領域を有し、前記合金領域には前記第１貫通電極が接続されている
前記（１６）乃至（２０）のうちのいずれか１つに記載の固体撮像装置。
（２２）
前記第１半導体層は、前記第１半導体層に対向するゲート電極を有するとともに、前記光電変換部の前記信号電荷を前記電荷蓄積部に転送する転送トランジスタをさらに有し、
前記転送トランジスタと前記画素トランジスタとは、互いに異なる形状を有している
前記（１４）乃至（２１）のうちのいずれか１つに記載の固体撮像装置。
（２３）
前記転送トランジスタおよび前記画素トランジスタのゲート電極は、それぞれ、互いに異なる幅を有するサイドウォールによって覆われている
前記（２２）に記載の固体撮像装置。
（２４）
前記転送トランジスタおよび前記画素トランジスタのゲート電極は、互いに異なる高さを有する、前記（２２）または（２３）に記載の固体撮像装置。
（２５）
前記第２半導体層は、前記画素トランジスタとして、増幅トランジスタ、選択トランジスタ、リセットトランジスタおよびＦＤ変換ゲイン切替トランジスタを有し、
前記増幅トランジスタ、前記選択トランジスタ、前記リセットトランジスタおよび前記ＦＤ変換ゲイン切替トランジスタは、それぞれ、プレーナー構造または３次元構造を有している
前記（１４）乃至（２４）のうちのいずれか１つに記載の固体撮像装置。
本出願は、日本国特許庁において２０１９年６月２６日に出願された日本特許出願番号２０１９－１１８２２２号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (25)

  1. 画素毎に、光電変換部および前記光電変換部で発生した信号電荷が蓄積される電荷蓄積部を有する第１半導体層と、
    前記第１半導体層に設けられ、複数の前記画素を互いに仕切る画素分離部と、
    前記電荷蓄積部の前記信号電荷を読み出す画素トランジスタが設けられるとともに、前記第１半導体層に積層された第２半導体層と、
    前記第２半導体層と前記第１半導体層との間に設けられ、かつ、前記画素分離部を跨いで設けられるとともに複数の前記電荷蓄積部に電気的に接続された第１共有接続部と、
    前記第１半導体層に対向するゲート電極を有するとともに、前記光電変換部の前記信号電荷を前記電荷蓄積部に転送する転送トランジスタと、
    前記転送トランジスタのゲートと電気的に接続された第３貫通電極とを備え、
    前記第１共有接続部によって電気的に接続される複数の前記電荷蓄積部をそれぞれ有する前記複数の画素のそれぞれに設けられた前記第３貫通電極は、平面視において、互いに非対称に配置されている
    固体撮像装置。
  2. 更に、前記第１半導体層と前記第１共有接続部が設けられた第１配線層とを含む第１基板と、
    前記第２半導体層と前記第２半導体層を間にして前記第１基板に対向する第２配線層とを含む第２基板と、
    前記第２基板を間にして前記第１基板に対向するとともに、前記第２半導体層に電気的に接続された回路を含む第３基板とを含む
    請求項１に記載の固体撮像装置。
  3. 更に、前記第１共有接続部と前記画素トランジスタとを電気的に接続し、かつ、前記第１基板および前記第２基板に設けられた第１貫通電極を有する
    請求項２に記載の固体撮像装置。
  4. 更に、前記第１半導体層に前記画素毎に設けられるとともに、前記電荷蓄積部と離間して配置され、前記第１半導体層に基準電位を供給する不純物拡散領域と、
    前記第１配線層に設けられ、かつ、前記画素分離部を跨いで設けられるとともに複数の前記不純物拡散領域に電気的に接続された第２共有接続部と、
    前記第２共有接続部と前記第２半導体層の所定の領域とを電気的に接続し、かつ、前記第１基板および前記第２基板に設けられた第２貫通電極とを有する
    請求項２に記載の固体撮像装置。
  5. 前記第１共有接続部はポリシリコンを含む
    請求項１に記載の固体撮像装置。
  6. 前記電荷蓄積部はヒ素を含む
    請求項１に記載の固体撮像装置。
  7. 前記第２半導体層に前記画素トランジスタと電気的に接続されるとともに、前記不純物拡散領域と電気的に接続され、前記第２半導体層に基準電位を供給する不純物領域がさらに設けられている
    請求項４に記載の固体撮像装置。
  8. 前記第１共有接続部はポリシリコンを含むとともに一部が合金化された合金領域を有し、前記合金領域には前記第１貫通電極が接続されている
    請求項３に記載の固体撮像装置。
  9. 前記第１共有接続部は、前記第１半導体層に埋め込み形成されている
    請求項１に記載の固体撮像装置。
  10. 前記転送トランジスタと前記画素トランジスタとは互いに異なる形状を有している、請求項１に記載の固体撮像装置。
  11. 前記転送トランジスタおよび前記画素トランジスタのゲート電極は、それぞれ、互いに異なる幅を有するサイドウォールによって覆われている
    請求項１０に記載の固体撮像装置。
  12. 前記転送トランジスタおよび前記画素トランジスタのゲート電極は、互いに異なる高さを有する
    請求項１０に記載の固体撮像装置。
  13. 前記第２半導体層は、前記画素トランジスタとして、増幅トランジスタ、選択トランジスタ、リセットトランジスタおよびＦＤ変換ゲイン切替トランジスタを有し、
    前記増幅トランジスタ、前記選択トランジスタ、前記リセットトランジスタおよび前記ＦＤ変換ゲイン切替トランジスタは、それぞれ、プレーナー構造または３次元構造を有している
    請求項１に記載の固体撮像装置。
  14. 画素毎に、光電変換部および前記光電変換部で発生した信号電荷が蓄積される電荷蓄積部を有する第１半導体層と、
    前記第１半導体層に設けられ、複数の前記画素を互いに仕切る画素分離部と、
    前記電荷蓄積部の前記信号電荷を読み出す画素トランジスタが設けられるとともに、前記第１半導体層に積層された第２半導体層と、
    前記第２半導体層と前記第１半導体層との間に設けられ、かつ、前記画素分離部を跨いで設けられるとともに複数の前記電荷蓄積部に電気的に接続された第１共有接続部とを備え、
    前記第１共有接続部は、前記第１半導体層に埋め込み形成されている
    固体撮像装置。
  15. 更に、前記第１半導体層と前記第１共有接続部が設けられた第１配線層とを含む第１基板と、
    前記第２半導体層と前記第２半導体層を間にして前記第１基板に対向する第２配線層とを含む第２基板と、
    前記第２基板を間にして前記第１基板に対向するとともに、前記第２半導体層に電気的に接続された回路を含む第３基板とを含む
    請求項１４に記載の固体撮像装置。
  16. 更に、前記第１共有接続部と前記画素トランジスタとを電気的に接続し、かつ、前記第１基板および前記第２基板に設けられた第１貫通電極を有する
    請求項１５に記載の固体撮像装置。
  17. 更に、前記第１半導体層に前記画素毎に設けられるとともに、前記電荷蓄積部と離間して配置され、前記第１半導体層に基準電位を供給する不純物拡散領域と、
    前記第１配線層に設けられ、かつ、前記画素分離部を跨いで設けられるとともに複数の前記不純物拡散領域に電気的に接続された第２共有接続部と、
    前記第２共有接続部と前記第２半導体層の所定の領域とを電気的に接続し、かつ、前記第１基板および前記第２基板に設けられた第２貫通電極とを有する
    請求項１５に記載の固体撮像装置。
  18. 前記第１共有接続部はポリシリコンを含む
    請求項１４に記載の固体撮像装置。
  19. 前記電荷蓄積部はヒ素を含む
    請求項１４に記載の固体撮像装置。
  20. 前記第２半導体層に前記画素トランジスタと電気的に接続されるとともに、前記不純物拡散領域と電気的に接続され、前記第２半導体層に基準電位を供給する不純物領域がさらに設けられている
    請求項１７に記載の固体撮像装置。
  21. 前記第１共有接続部はポリシリコンを含むとともに一部が合金化された合金領域を有し、前記合金領域には前記第１貫通電極が接続されている
    請求項１６に記載の固体撮像装置。
  22. 前記第１半導体層は、前記第１半導体層に対向するゲート電極を有するとともに、前記光電変換部の前記信号電荷を前記電荷蓄積部に転送する転送トランジスタをさらに有し、
    前記転送トランジスタと前記画素トランジスタとは、互いに異なる形状を有している
    請求項１４に記載の固体撮像装置。
  23. 前記転送トランジスタおよび前記画素トランジスタのゲート電極は、それぞれ、互いに異なる幅を有するサイドウォールによって覆われている
    請求項２２に記載の固体撮像装置。
  24. 前記転送トランジスタおよび前記画素トランジスタのゲート電極は、互いに異なる高さを有する、請求項２２に記載の固体撮像装置。
  25. 前記第２半導体層は、前記画素トランジスタとして、増幅トランジスタ、選択トランジスタ、リセットトランジスタおよびＦＤ変換ゲイン切替トランジスタを有し、
    前記増幅トランジスタ、前記選択トランジスタ、前記リセットトランジスタおよび前記ＦＤ変換ゲイン切替トランジスタは、それぞれ、プレーナー構造または３次元構造を有している
    請求項１４に記載の固体撮像装置。
JP2021527791A 2019-06-26 2020-06-26 固体撮像装置 Active JP7541977B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024109748A JP2024133097A (ja) 2019-06-26 2024-07-08 固体撮像装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019118222 2019-06-26
JP2019118222 2019-06-26
PCT/JP2020/025329 WO2020262643A1 (ja) 2019-06-26 2020-06-26 固体撮像装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024109748A Division JP2024133097A (ja) 2019-06-26 2024-07-08 固体撮像装置

Publications (2)

Publication Number Publication Date
JPWO2020262643A1 JPWO2020262643A1 (ja) 2020-12-30
JP7541977B2 true JP7541977B2 (ja) 2024-08-29

Family

ID=74060389

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2021527791A Active JP7541977B2 (ja) 2019-06-26 2020-06-26 固体撮像装置
JP2024109748A Pending JP2024133097A (ja) 2019-06-26 2024-07-08 固体撮像装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2024109748A Pending JP2024133097A (ja) 2019-06-26 2024-07-08 固体撮像装置

Country Status (8)

Country Link
US (1) US12136640B2 (ja)
EP (1) EP3993040A4 (ja)
JP (2) JP7541977B2 (ja)
KR (1) KR20220022905A (ja)
CN (1) CN113812000A (ja)
DE (1) DE112020003145T5 (ja)
TW (1) TW202118030A (ja)
WO (1) WO2020262643A1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018046039A (ja) * 2016-09-12 2018-03-22 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および固体撮像装置
DE112022001714T5 (de) * 2021-03-25 2024-01-11 Sony Semiconductor Solutions Corporation Festkörperbildgebungsvorrichtung und verfahren zur herstellung einer festkörperbildgebungsvorrichtung
CN115472636A (zh) * 2021-06-11 2022-12-13 群创光电股份有限公司 感测装置以及电子装置
CN117999653A (zh) * 2021-09-30 2024-05-07 索尼半导体解决方案公司 固态摄像装置和电子设备
WO2023058484A1 (ja) * 2021-10-05 2023-04-13 ソニーセミコンダクタソリューションズ株式会社 撮像装置
WO2023106215A1 (ja) * 2021-12-09 2023-06-15 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
KR20240148850A (ko) * 2022-02-14 2024-10-11 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 장치
CN118648111A (zh) * 2022-02-14 2024-09-13 索尼半导体解决方案公司 固体摄像装置
US20230268372A1 (en) * 2022-02-21 2023-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked cmos image sensor
WO2023176449A1 (ja) * 2022-03-15 2023-09-21 ソニーセミコンダクタソリューションズ株式会社 光検出装置
JP2023150199A (ja) * 2022-03-31 2023-10-16 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び半導体装置
WO2023248925A1 (ja) * 2022-06-24 2023-12-28 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
WO2023249116A1 (ja) * 2022-06-24 2023-12-28 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
WO2023249016A1 (ja) * 2022-06-24 2023-12-28 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
TW202410687A (zh) * 2022-07-27 2024-03-01 日商索尼半導體解決方案公司 攝像裝置及電子機器
JP2024041483A (ja) * 2022-09-14 2024-03-27 ソニーセミコンダクタソリューションズ株式会社 光検出装置、光検出装置の製造方法、及び電子機器
JP2024063426A (ja) * 2022-10-26 2024-05-13 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
WO2024116633A1 (ja) * 2022-11-30 2024-06-06 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
WO2024157747A1 (ja) * 2023-01-27 2024-08-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
US20240290810A1 (en) 2023-02-24 2024-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Pixel with dual-pd layout
WO2024202616A1 (ja) * 2023-03-31 2024-10-03 ソニーセミコンダクタソリューションズ株式会社 光検出装置、光検出装置の製造方法及び電子機器
WO2024210220A1 (ja) * 2023-04-07 2024-10-10 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004014911A (ja) 2002-06-10 2004-01-15 Renesas Technology Corp 半導体装置およびその製造方法
US20070018075A1 (en) 2005-07-21 2007-01-25 Stmicroelectronics S.A. Image sensor
JP2007095917A (ja) 2005-09-28 2007-04-12 Matsushita Electric Ind Co Ltd 固体撮像装置
JP2010278080A (ja) 2009-05-26 2010-12-09 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2011139069A (ja) 2009-12-30 2011-07-14 Commissariat A L'energie Atomique & Aux Energies Alternatives 集積ダイアモンド変換画素化撮像装置及びその製造方法
JP2011243747A (ja) 2010-05-18 2011-12-01 Canon Inc 光電変換装置およびカメラ
JP2012028665A (ja) 2010-07-27 2012-02-09 Renesas Electronics Corp 半導体装置およびトランジスタ制御方法
US20120223436A1 (en) 2011-03-06 2012-09-06 Sekar Deepak C Semiconductor device and structure for heat removal
WO2013094430A1 (ja) 2011-12-19 2013-06-27 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器
US20140138752A1 (en) 2012-08-10 2014-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Fabricating a 3D Image Sensor Structure
JP2014123771A (ja) 2014-03-14 2014-07-03 Canon Inc 固体撮像装置および撮像システム
WO2014185085A1 (ja) 2013-05-14 2014-11-20 株式会社 東芝 半導体記憶装置
WO2015016140A1 (ja) 2013-08-02 2015-02-05 ソニー株式会社 撮像素子、電子機器、および撮像素子の製造方法
JP2015154188A (ja) 2014-02-13 2015-08-24 キヤノン株式会社 撮像素子及び撮像素子の駆動方法
JP2015153772A (ja) 2014-02-10 2015-08-24 株式会社東芝 固体撮像装置
JP2015188083A (ja) 2014-03-13 2015-10-29 株式会社半導体エネルギー研究所 撮像装置
JP2017027982A (ja) 2015-07-16 2017-02-02 ルネサスエレクトロニクス株式会社 撮像装置およびその製造方法
US20180090435A1 (en) 2016-09-26 2018-03-29 Stmicroelectronics (Crolles 2) Sas Contact trench between stacked semiconductor substrates
US20180158860A1 (en) 2016-12-01 2018-06-07 Stmicroelectronics (Crolles 2) Sas Stacked image sensor with interconnects made of doped semiconductor material
WO2018110303A1 (ja) 2016-12-14 2018-06-21 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
JP2018129374A (ja) 2017-02-07 2018-08-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法
JP2018148116A (ja) 2017-03-08 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、および電子機器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233789A (ja) * 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
US7115925B2 (en) * 2005-01-14 2006-10-03 Omnivision Technologies, Inc. Image sensor and pixel having an optimized floating diffusion
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
US8366254B2 (en) 2009-03-26 2013-02-05 Xerox Corporation Method and apparatus for melt cessation to limit ink flow and ink stick deformation
US20110156197A1 (en) 2009-12-31 2011-06-30 Tivarus Cristian A Interwafer interconnects for stacked CMOS image sensors
JP5693060B2 (ja) 2010-06-30 2015-04-01 キヤノン株式会社 固体撮像装置、及び撮像システム
US8896125B2 (en) 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
JP2014022561A (ja) 2012-07-18 2014-02-03 Sony Corp 固体撮像装置、及び、電子機器
US10103190B2 (en) * 2016-05-13 2018-10-16 Semiconductor Components Industries, Llc Imaging sensor having floating region of imaging device on one substrate electrically coupled to another floating region formed on a second substrate
WO2018109821A1 (ja) * 2016-12-13 2018-06-21 オリンパス株式会社 固体撮像装置および撮像装置
US10075663B2 (en) * 2017-01-20 2018-09-11 Semiconductor Components Industries, Llc Phase detection pixels with high speed readout
JP2019024075A (ja) 2017-07-24 2019-02-14 パナソニックＩｐマネジメント株式会社 撮像装置
JP2019118222A (ja) 2017-12-27 2019-07-18 三菱自動車工業株式会社 電動車両の表示システム

Patent Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004014911A (ja) 2002-06-10 2004-01-15 Renesas Technology Corp 半導体装置およびその製造方法
US20070018075A1 (en) 2005-07-21 2007-01-25 Stmicroelectronics S.A. Image sensor
JP2007095917A (ja) 2005-09-28 2007-04-12 Matsushita Electric Ind Co Ltd 固体撮像装置
JP2010278080A (ja) 2009-05-26 2010-12-09 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2011139069A (ja) 2009-12-30 2011-07-14 Commissariat A L'energie Atomique & Aux Energies Alternatives 集積ダイアモンド変換画素化撮像装置及びその製造方法
JP2011243747A (ja) 2010-05-18 2011-12-01 Canon Inc 光電変換装置およびカメラ
JP2012028665A (ja) 2010-07-27 2012-02-09 Renesas Electronics Corp 半導体装置およびトランジスタ制御方法
US20120223436A1 (en) 2011-03-06 2012-09-06 Sekar Deepak C Semiconductor device and structure for heat removal
WO2013094430A1 (ja) 2011-12-19 2013-06-27 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器
US20140138752A1 (en) 2012-08-10 2014-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Fabricating a 3D Image Sensor Structure
WO2014185085A1 (ja) 2013-05-14 2014-11-20 株式会社 東芝 半導体記憶装置
WO2015016140A1 (ja) 2013-08-02 2015-02-05 ソニー株式会社 撮像素子、電子機器、および撮像素子の製造方法
JP2015153772A (ja) 2014-02-10 2015-08-24 株式会社東芝 固体撮像装置
JP2015154188A (ja) 2014-02-13 2015-08-24 キヤノン株式会社 撮像素子及び撮像素子の駆動方法
JP2015188083A (ja) 2014-03-13 2015-10-29 株式会社半導体エネルギー研究所 撮像装置
JP2014123771A (ja) 2014-03-14 2014-07-03 Canon Inc 固体撮像装置および撮像システム
JP2017027982A (ja) 2015-07-16 2017-02-02 ルネサスエレクトロニクス株式会社 撮像装置およびその製造方法
US20180090435A1 (en) 2016-09-26 2018-03-29 Stmicroelectronics (Crolles 2) Sas Contact trench between stacked semiconductor substrates
US20180158860A1 (en) 2016-12-01 2018-06-07 Stmicroelectronics (Crolles 2) Sas Stacked image sensor with interconnects made of doped semiconductor material
WO2018110303A1 (ja) 2016-12-14 2018-06-21 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
JP2018129374A (ja) 2017-02-07 2018-08-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法
JP2018148116A (ja) 2017-03-08 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、および電子機器

Also Published As

Publication number Publication date
KR20220022905A (ko) 2022-02-28
EP3993040A4 (en) 2023-03-29
CN113812000A (zh) 2021-12-17
JPWO2020262643A1 (ja) 2020-12-30
EP3993040A1 (en) 2022-05-04
US20220271070A1 (en) 2022-08-25
JP2024133097A (ja) 2024-10-01
US12136640B2 (en) 2024-11-05
DE112020003145T5 (de) 2022-03-17
TW202118030A (zh) 2021-05-01
WO2020262643A1 (ja) 2020-12-30

Similar Documents

Publication Publication Date Title
JP7541977B2 (ja) 固体撮像装置
US20240267654A1 (en) Solid-state image sensor
KR102716764B1 (ko) 촬상 소자 및 전자 기기
WO2020262584A1 (ja) 半導体装置及びその製造方法
WO2020262583A1 (ja) 半導体装置及びその製造方法
WO2020262131A1 (ja) 撮像装置
WO2020262559A1 (ja) 撮像装置
WO2020262582A1 (ja) 半導体装置及びその製造方法
WO2022085722A1 (ja) 撮像装置および受光素子
JP7568620B2 (ja) 固体撮像装置
JP2023169424A (ja) 固体撮像素子
TWI853040B (zh) 半導體裝置及攝像裝置
US20220367536A1 (en) Imaging device
CN116648785A (zh) 固态成像装置
WO2020262501A1 (ja) 撮像装置
WO2023223743A1 (ja) 光検出素子
WO2023243440A1 (ja) 比較器、光検出素子および電子機器
CN118648110A (zh) 比较器、光检测元件和电子设备

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230619

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240708

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240723

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240819

R150 Certificate of patent or registration of utility model

Ref document number: 7541977

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150