JP7540959B2

JP7540959B2 - Display device and method for manufacturing the same

Info

Publication number: JP7540959B2
Application number: JP2021005723A
Authority: JP
Inventors: 将紀小原
Original assignee: Jdi Design And Development
Current assignee: Jdi Design And Development
Priority date: 2021-01-18
Filing date: 2021-01-18
Publication date: 2024-08-27
Anticipated expiration: 2041-01-18
Also published as: JP2022110363A

Description

本開示は、複数の画素回路を備える表示装置、および、表示装置の製造方法に関する。 This disclosure relates to a display device having multiple pixel circuits and a method for manufacturing the display device.

従来、有機ＥＬ（Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いたアクティブマトリクス型の表示装置が実用化されている（例えば、特許文献１など参照）。表示装置は、発光色がそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の発光素子を搭載した３つのサブ画素回路から構成される画素回路を、複数個マトリクス状に配置して構成される。表示装置は、サブ画素回路ごとに発光輝度を制御することにより、カラー画像を表示する。 Active matrix display devices using organic EL (Electro-Luminescence) elements have been put to practical use (see, for example, Patent Document 1). A display device is configured by arranging multiple pixel circuits in a matrix, each of which is made up of three sub-pixel circuits equipped with light-emitting elements that emit light of red (R), green (G), and blue (B). The display device displays color images by controlling the emission brightness of each sub-pixel circuit.

特開２００７－７３４９９号公報JP 2007-73499 A

表示装置では、複数の画素回路を囲む外周領域において、複数の画素回路に電圧を供給するための配線である金属パターン層が形成される。しかし、従来の表示装置では、金属パターン層が外周領域内で分断して形成され、画素回路に電圧を安定して供給できない場合がある。そのため、画素回路の発光素子に発光不良が起きることがある。 In a display device, a metal pattern layer is formed in a peripheral region surrounding multiple pixel circuits, which is a wiring for supplying voltage to the multiple pixel circuits. However, in conventional display devices, the metal pattern layer is formed in a divided manner within the peripheral region, which may result in a lack of stable supply of voltage to the pixel circuits. This can cause light-emitting elements in the pixel circuits to fail to emit light.

そこで、本開示は、画素回路に電圧を安定して供給することができる表示装置等を提供することを目的とする。 Therefore, the present disclosure aims to provide a display device etc. that can stably supply voltage to pixel circuits.

上記目的を達成するために、開示される一態様に係る表示装置は、複数の画素回路を有する画素領域部と、前記画素領域部の外側を囲む外周領域部と、を備え、前記外周領域部は、底面および側面を有しかつ前記画素領域部を囲む外周溝と、前記側面に繋がる天面と、を備え、前記側面には、前記天面および前記底面に対して傾きを有する複数の傾斜部、ならびに、前記複数の傾斜部の間に位置する凹部が設けられ、前記天面、前記複数の傾斜部の表面、前記凹部の表面および前記底面は、金属パターン層によって覆われ、前記金属パターン層は、前記複数の画素回路に電気的に接続されている。 To achieve the above object, a display device according to one embodiment disclosed herein comprises a pixel region having a plurality of pixel circuits, and an outer peripheral region surrounding the pixel region, the outer peripheral region having a bottom surface and a side surface and a peripheral groove surrounding the pixel region, and a top surface connected to the side surface, the side surface being provided with a plurality of inclined portions inclined relative to the top surface and the bottom surface, and recesses located between the plurality of inclined portions, the top surface, the surfaces of the plurality of inclined portions, the surface of the recesses, and the bottom surface being covered with a metal pattern layer, and the metal pattern layer being electrically connected to the plurality of pixel circuits.

上記目的を達成するために、開示される一態様に係る表示装置の製造方法は、複数の画素回路を有する画素領域部と、前記画素領域部を囲む外周領域部と、を備える表示装置の製造方法であって、前記外周領域部に、底面、および、凹部を含む側面を有する外周溝を形成する溝形成工程と、前記底面、前記凹部を含む前記側面、および、前記側面に繋がる前記外周領域部の天面に金属パターン層を形成する金属パターン層形成工程と、を含む。 In order to achieve the above object, a manufacturing method of a display device according to one embodiment disclosed herein is a manufacturing method of a display device including a pixel region having a plurality of pixel circuits and a peripheral region surrounding the pixel region, and includes a groove forming process for forming a peripheral groove having a bottom surface and a side surface including a recess in the peripheral region, and a metal pattern layer forming process for forming a metal pattern layer on the bottom surface, the side surface including the recess, and the top surface of the peripheral region connected to the side surface.

本開示に係る表示装置等によれば、画素回路に電圧を安定して供給することができる。 The display device etc. disclosed herein can stably supply voltage to the pixel circuit.

比較例の表示装置を模式的に示す平面図である。FIG. 11 is a plan view illustrating a display device of a comparative example. 比較例の表示装置を模式的に示す断面図である。FIG. 11 is a cross-sectional view that illustrates a display device of a comparative example. 比較例の表示装置の外周溝の断面を示す拡大図である。13 is an enlarged view showing a cross section of a peripheral groove of a display device of a comparative example. FIG. 比較例の外周溝における金属パターン層の形成方法を示す図である。11A to 11C are diagrams showing a method for forming a metal pattern layer in a peripheral groove in a comparative example. 実施の形態に係る表示装置の機能的な構成を示すブロック図である。1 is a block diagram showing a functional configuration of a display device according to an embodiment; 実施の形態に係る表示装置が備える画素回路の回路図である。2 is a circuit diagram of a pixel circuit included in the display device according to the embodiment. 実施の形態の画素回路を模式的に示す平面図である。FIG. 2 is a plan view illustrating a pixel circuit according to the embodiment. 実施の形態に係る表示装置を模式的に示す断面図である。1 is a cross-sectional view that illustrates a display device according to an embodiment. 実施の形態に係る表示装置を模式的に示す平面図である。1 is a plan view illustrating a display device according to an embodiment of the present invention; 実施の形態に係る表示装置の外周溝の断面を示す拡大図である。4 is an enlarged view showing a cross section of a peripheral groove of the display device according to the embodiment. FIG. 実施の形態に係る表示装置の外周溝の他の断面を示す拡大図である。13 is an enlarged view showing another cross section of the outer circumferential groove of the display device according to the embodiment. FIG. 実施の形態に係る表示装置の製造方法を示すフローチャートである。4 is a flowchart showing a method for manufacturing the display device according to the embodiment. 実施の形態の外周溝における金属パターン層の形成方法を示す図である。11A to 11C are diagrams showing a method of forming a metal pattern layer in a peripheral groove according to an embodiment. 図１３に引き続き、外周溝における金属パターン層の形成方法を示す図である。Continuing from FIG. 13, a diagram showing a method for forming a metal pattern layer in the peripheral groove is shown. 外周領域部におけるコンタクト抵抗を示す図である。FIG. 13 is a diagram showing contact resistance in the peripheral region. 実施の形態の画素回路の駆動方法を示すタイミングチャートである。4 is a timing chart showing a method of driving the pixel circuit according to the embodiment. 実施の形態に係る表示装置の駆動方法を示すタイミングチャートである。4 is a timing chart showing a method of driving the display device according to the embodiment. 実施の形態の変形例１に係る表示装置の外周溝の断面を示す拡大図である。13 is an enlarged view showing a cross section of a peripheral groove of a display device according to a first modified example of an embodiment. FIG. 実施の形態の変形例２に係る表示装置の外周溝の断面を示す拡大図である。11 is an enlarged view showing a cross section of a peripheral groove of a display device according to a second modified example of the embodiment. FIG. 実施の形態の変形例３に係る表示装置の画素回路を模式的に示す平面図である。FIG. 11 is a plan view illustrating a pixel circuit of a display device according to a third modified example of the embodiment.

（本開示に至る経緯）
本開示に至る経緯について、図１～図４に示す比較例を参照しながら説明する。 (Background to this disclosure)
The process leading to the present disclosure will be described with reference to comparative examples shown in FIGS.

図１は、比較例の表示装置１０１を模式的に示す平面図である。図２は、比較例の表示装置１０１を模式的に示す断面図である。 Figure 1 is a plan view that shows a display device 101 of a comparative example. Figure 2 is a cross-sectional view that shows a display device 101 of a comparative example.

図１および図２に示すように、比較例の表示装置１０１は、複数の画素回路１１０を有する画素領域部１２１と、画素領域部１２１の外側を囲む外周領域部１２２とを備えている。 As shown in Figures 1 and 2, the display device 101 of the comparative example has a pixel area 121 having a plurality of pixel circuits 110, and a peripheral area 122 surrounding the outside of the pixel area 121.

複数の画素回路１１０のそれぞれは、Ｒ、Ｇ、Ｂの発光色にそれぞれ対応する３つのサブ画素回路１１Ｒ、１１Ｇ、１１Ｂを有している。各サブ画素回路１１Ｒ、１１Ｇ、１１Ｂは、有機ＥＬの発光素子、および、発光素子を発光させるために駆動する複数のトランジスタを有している（図示省略）。 Each of the pixel circuits 110 has three sub-pixel circuits 11R, 11G, and 11B that correspond to the emission colors R, G, and B, respectively. Each of the sub-pixel circuits 11R, 11G, and 11B has an organic EL light-emitting element and a number of transistors that drive the light-emitting element to emit light (not shown).

外周領域部１２２は、絶縁材料等によって構成されている。外周領域部１２２には、外部から画素領域部１２１に水分が侵入することを抑制するための外周溝１２５が設けられている。また、外周領域部１２２には、電源から画素回路１１０に電圧を供給するための給電配線１４１および金属パターン層１４３が形成されている。 The peripheral region 122 is made of an insulating material or the like. A peripheral groove 125 is provided in the peripheral region 122 to prevent moisture from entering the pixel region 121 from the outside. In addition, the peripheral region 122 is provided with a power supply wiring 141 and a metal pattern layer 143 for supplying a voltage from a power source to the pixel circuit 110.

図３は、表示装置１０１の外周溝１２５の断面を示す拡大図である。図３には、図１に示す外周溝１２５をＩＩＩ－ＩＩＩ線から見た断面が示されている。 Figure 3 is an enlarged view showing a cross section of the peripheral groove 125 of the display device 101. Figure 3 shows a cross section of the peripheral groove 125 shown in Figure 1 taken along line III-III.

外周溝１２５は、底面１２６と、底面１２６に対して傾斜する側面１２７とを有している。底面１２６および側面１２７には、発光素子の陰極に接続される金属パターン層１４３が形成される。金属パターン層１４３は、外周溝１２５の底面１２６にて給電配線１４１に接続され、画素回路１１０に電圧を供給する。しかしながら比較例の表示装置１０１では、図３に示すように、金属パターン層１４３が外周溝１２５の側面１２７にて分断され、画素回路１１０に電圧を供給できないことがある。 The peripheral groove 125 has a bottom surface 126 and a side surface 127 that is inclined relative to the bottom surface 126. A metal pattern layer 143 that is connected to the cathode of the light-emitting element is formed on the bottom surface 126 and the side surface 127. The metal pattern layer 143 is connected to the power supply wiring 141 at the bottom surface 126 of the peripheral groove 125 and supplies voltage to the pixel circuit 110. However, in the display device 101 of the comparative example, as shown in FIG. 3, the metal pattern layer 143 is divided by the side surface 127 of the peripheral groove 125, and voltage may not be supplied to the pixel circuit 110.

図４は、外周溝１２５における金属パターン層１４３の形成方法を示す図である。 Figure 4 shows a method for forming the metal pattern layer 143 in the peripheral groove 125.

外周溝１２５は、例えば、絶縁材料からなる外周領域部１２２を露光および現像処理することで形成される。この露光および現像処理によって、外周溝１２５の側面１２７は、図４の（ａ）に示すように、底面１２６に対して傾きを有して形成される。 The peripheral groove 125 is formed, for example, by exposing and developing the peripheral region 122 made of an insulating material. Through this exposure and development process, the side surface 127 of the peripheral groove 125 is formed at an inclination with respect to the bottom surface 126, as shown in FIG. 4(a).

次に、図４の（ｂ）に示すように、外周溝１２５の底面１２６および側面１２７の全面を覆うように、金属膜１３３を形成する。 Next, as shown in FIG. 4B, a metal film 133 is formed to cover the entire bottom surface 126 and side surface 127 of the peripheral groove 125.

次に、金属膜１３３上に液状のレジスト１３２が塗布されるが、側面１２７は傾きを有しており、側面１２７に塗布されたレジスト１３２の一部は、底面１２６側に向かって流動する。そのため、図４の（ｃ）に示すように、側面１２７には、レジスト１３２に覆われず金属膜１３３の露出した領域が形成される。 Next, liquid resist 132 is applied onto metal film 133, but since side surface 127 is inclined, part of resist 132 applied to side surface 127 flows toward bottom surface 126. Therefore, as shown in FIG. 4C, an area of side surface 127 that is not covered by resist 132 and where metal film 133 is exposed is formed.

次に、エッチングによって金属パターン層１４３を形成するが、この例では、本来レジスト１３２が形成されるべき領域にレジスト１３２が形成されていないため、図４の（ｄ）に示すように、エッチングすべきでない領域の金属膜１３３がエッチングされる。そのため、金属パターン層１４３が外周溝１２５の側面１２７にて分断して形成され、画素回路１１０に電圧を安定して供給できないことがある。 Next, the metal pattern layer 143 is formed by etching. However, in this example, the resist 132 is not formed in the area where the resist 132 should be formed, so the metal film 133 in the area that should not be etched is etched as shown in FIG. 4(d). As a result, the metal pattern layer 143 is formed divided by the side surface 127 of the peripheral groove 125, and it may not be possible to stably supply voltage to the pixel circuit 110.

それに対し、本開示の表示装置は、側面に塗布されたレジストが底面側に流動することを抑制することが可能な構造を有している。本開示の表示装置によれば、金属パターン層が外周溝の側面にて分断して形成されることを抑制し、画素回路に電圧を安定して供給することができる。 In contrast, the display device of the present disclosure has a structure that can prevent the resist applied to the side from flowing toward the bottom. The display device of the present disclosure can prevent the metal pattern layer from being divided and formed on the side of the peripheral groove, and can stably supply voltage to the pixel circuit.

以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。 The following describes embodiments of the present disclosure with reference to the drawings. Note that each embodiment described below is a specific example of the present disclosure. Therefore, the numerical values, shapes, materials, components, the arrangement and connection of the components, steps, and the order of steps shown in the following embodiments are merely examples and are not intended to limit the present disclosure. Therefore, among the components in the following embodiments, components that are not described in an independent claim that represents the highest concept in the present disclosure are described as optional components.

また、各図は模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺などは必ずしも一致していない。なお、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。 In addition, each figure is a schematic diagram and is not necessarily an exact illustration. Therefore, the scale and the like are not necessarily the same in each figure. In addition, the same reference numerals are used in each figure for substantially the same configuration, and duplicate explanations are omitted or simplified.

また、本明細書において、「上」及び「下」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上」及び「下」という用語は、２つの構成要素が互いに接する状態で配置される場合のみならず、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合にも適用される。 In addition, in this specification, the terms "above" and "below" do not refer to the upward (vertically upward) and downward (vertically downward) directions in an absolute spatial sense, but are used as terms defined by a relative positional relationship based on the stacking order in a stacked configuration. Furthermore, the terms "above" and "below" are used not only when two components are arranged in contact with each other, but also when two components are arranged with a gap between them and another component is present between the two components.

（実施の形態）
［表示装置の構成］
まず、実施の形態に係る表示装置１の全体構成について、図５～図７を参照しながら説明する。 (Embodiment)
[Configuration of the display device]
First, the overall configuration of a display device 1 according to the embodiment will be described with reference to FIGS.

図５は、実施の形態に係る表示装置１の機能的な構成を示すブロック図である。以下の説明では、簡潔のため、信号と信号を伝達する配線とを同一の符号で参照し、電圧と電圧を供給する配線とを同一の符号で参照することがある。また、回路と回路が形成される領域とを同一の符号で参照することがある。 Figure 5 is a block diagram showing the functional configuration of a display device 1 according to an embodiment. In the following description, for simplicity, signals and wiring that transmit signals may be referred to by the same reference numerals, and voltages and wiring that supply voltages may be referred to by the same reference numerals. Also, circuits and areas in which the circuits are formed may be referred to by the same reference numerals.

図５に示すように、表示装置１は、表示パネル１２、ゲートドライバ１３、データドライバ１５、コントローラ１６、および、電源１７を備える。 As shown in FIG. 5, the display device 1 includes a display panel 12, a gate driver 13, a data driver 15, a controller 16, and a power supply 17.

表示パネル１２は、マトリクス状に配置された複数の画素回路１０を有している。複数の画素回路１０は、第１方向ｄ１、および、第１方向ｄ１に交差する第２方向ｄ２に沿って配置されている。第１方向ｄ１および第２方向ｄ２は、互いに直交している。 The display panel 12 has a plurality of pixel circuits 10 arranged in a matrix. The pixel circuits 10 are arranged along a first direction d1 and a second direction d2 that intersects with the first direction d1. The first direction d1 and the second direction d2 are perpendicular to each other.

各画素回路１０は、Ｒ、Ｇ、Ｂの発光色にそれぞれ対応する３つのサブ画素回路１１Ｒ、１１Ｇ、１１Ｂを有している。 Each pixel circuit 10 has three sub-pixel circuits 11R, 11G, and 11B that correspond to the emitted colors R, G, and B, respectively.

表示パネル１２には、画素回路１０に接続される初期化信号線ＩＮＩ、参照信号線ＲＥＦ、書き込み信号線ＷＳが設けられる。初期化信号線ＩＮＩ、参照信号線ＲＥＦ、書き込み信号線ＷＳは、ゲートドライバ１３から供給される初期化信号ＩＮＩ、参照信号ＲＥＦおよび書き込み信号ＷＳを、画素回路１０へ、それぞれ伝達する。 The display panel 12 is provided with an initialization signal line INI, a reference signal line REF, and a write signal line WS that are connected to the pixel circuit 10. The initialization signal line INI, the reference signal line REF, and the write signal line WS transmit the initialization signal INI, the reference signal REF, and the write signal WS, respectively, supplied from the gate driver 13 to the pixel circuit 10.

また、表示パネル１２には、画素回路１０に接続されるデータ信号線Ｖｄａｔ_Ｒ、Ｖｄａｔ_Ｇ、Ｖｄａｔ_Ｂが設けられる。データ信号線Ｖｄａｔ_Ｒ、Ｖｄａｔ_Ｇ、Ｖｄａｔ_Ｂは、データドライバ１５から供給されるＲ、Ｇ、Ｂの発光輝度に関連するデータ信号Ｖｄａｔ_Ｒ、Ｖｄａｔ_Ｇ、Ｖｄａｔ_Ｂを、画素回路１０へ、それぞれ伝達する。 The display panel 12 is also provided with data signal lines Vdat _R , Vdat _G , and Vdat _B connected to the pixel circuits 10. The data signal lines Vdat _R , Vdat _G , and Vdat _B transmit data signals Vdat _R , Vdat _G , and Vdat _B related to the emission luminance of R, G, and B supplied from the data driver 15 to the pixel circuits 10, respectively.

コントローラ１６は、外部から映像信号を受信し、当該映像信号の各フレームの画像を表示パネル１２で表示するための制御信号を、ゲートドライバ１３およびデータドライバ１５へ供給する。 The controller 16 receives a video signal from the outside and supplies control signals to the gate driver 13 and data driver 15 to display the image of each frame of the video signal on the display panel 12.

電源１７は、表示パネル１２、ゲートドライバ１３、データドライバ１５、およびコントローラ１６へ電圧を供給する。表示パネル１２には、初期化電圧ＶＩＮＩ、参照電圧ＶＲＥＦ、正電源電圧ＶＣＣおよび負電源電圧ＶＣＡＴＨが、電源１７から供給される。 The power supply 17 supplies voltages to the display panel 12, the gate driver 13, the data driver 15, and the controller 16. The display panel 12 is supplied with an initialization voltage VINI, a reference voltage VREF, a positive power supply voltage VCC, and a negative power supply voltage VCATH from the power supply 17.

図６は、表示装置１が備える画素回路１０の回路図である。図７は、画素回路１０を模式的に示す平面図である。 Figure 6 is a circuit diagram of a pixel circuit 10 provided in the display device 1. Figure 7 is a plan view showing a schematic diagram of the pixel circuit 10.

図６および図７に示すように、各サブ画素回路１１Ｒ、１１Ｇ、１１Ｂは、有機ＥＬの発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂ、および、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂを発光させるために駆動する複数のトランジスタを有している。画素回路１０には、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂを発光させるための電圧である正電源電圧ＶＣＣが供給される。また、画素回路１０には、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂを発光させるための電圧である負電源電圧ＶＣＡＴＨが、陰極層５６（図８参照）等を介して供給される。 6 and 7, each of the sub-pixel circuits 11R, 11G, and 11B has organic EL light-emitting elements EL _R , EL _G , and EL _B , and a plurality of transistors that are driven to cause the light-emitting elements EL _R , EL _G , and EL _B to emit light. A positive power supply voltage VCC, which is a voltage for causing the light-emitting elements EL _R , EL _G , and EL _B to emit light, is supplied to the pixel circuit 10. In addition, a negative power supply voltage VCATH, which is a voltage for causing the light-emitting elements EL _R , EL _G , and EL _B to emit light, is supplied to the pixel circuit 10 via a cathode layer 56 (see FIG. 8 ) or the like.

画素回路１０を構成するサブ画素回路１１Ｒ、１１Ｇ、１１Ｂは、互いに同一の構成を有している。以下、画素回路１０の構成について、サブ画素回路１１Ｒに着目して説明する。 The sub-pixel circuits 11R, 11G, and 11B that make up the pixel circuit 10 have the same configuration. Below, the configuration of the pixel circuit 10 will be explained with a focus on the sub-pixel circuit 11R.

サブ画素回路１１Ｒは、初期化トランジスタＴ１_Ｒ、電圧補償トランジスタＴ２_Ｒ、書き込みトランジスタＴ３_Ｒ、駆動トランジスタＴＤ_Ｒ、保持容量ＣＳ_Ｒ、発光素子ＥＬ_Ｒを有している。 The sub-pixel circuit 11R includes an initialization transistor _T1R , a voltage compensation transistor _T2R , a writing transistor _T3R , a driving transistor TD _R , a holding capacitance CS _R and a light-emitting element EL _R.

初期化トランジスタＴ１_Ｒは、初期化信号ＩＮＩに従ってオン状態となり、駆動トランジスタＴＤ_Ｒのソースノードを初期化電圧ＶＩＮＩに設定する。電圧補償トランジスタＴ２_Ｒは、参照信号ＲＥＦに従ってオン状態となり、駆動トランジスタＴＤ_Ｒのゲートノードを参照電圧ＶＲＥＦに設定する。書き込みトランジスタＴ３_Ｒは、書き込み信号ＷＳに従ってオン状態となり、データ信号Ｖｄａｔ_Ｒの電圧を保持容量ＣＳ_Ｒに保持する。駆動トランジスタＴＤ_Ｒは、保持容量ＣＳ_Ｒに保持された電圧に応じて、発光素子ＥＬ_Ｒに電流を供給する。これにより、発光素子ＥＬ_Ｒは、データ信号Ｖｄａｔ_Ｒの電圧に応じた輝度で発光する。 The initialization transistor _T1R is turned on in response to the initialization signal INI, and sets the source node of the drive transistor _TDR to the initialization voltage VINI. The voltage compensation transistor _T2R is turned on in response to the reference signal REF, and sets the gate node of the drive transistor _TDR to the reference voltage VREF. The write transistor _T3R is turned on in response to the write signal WS, and holds the voltage of the data signal _VdatR in the holding capacitance _CSR . The drive transistor _TDR supplies a current to the light-emitting element _ELR in response to the voltage held in the holding capacitance _CSR . This causes the light-emitting element _ELR to emit light with a luminance corresponding to the voltage of the data signal _VdatR .

サブ画素回路１１Ｇ、１１Ｂも、サブ画素回路１１Ｒと同様に構成される。そのため、サブ画素回路１１Ｇ、１１Ｂにおいても、初期化信号ＩＮＩ、参照信号ＲＥＦ、書き込み信号ＷＳに従って同じタイミングでデータ信号Ｖｄａｔ_Ｇ、Ｖｄａｔ_Ｂが保持され、保持されたデータ信号の電圧に応じた輝度で発光素子ＥＬ_Ｇ、ＥＬ_Ｂが発光する。 The sub-pixel circuits 11G and 11B are configured in the same manner as the sub-pixel circuit 11R. Therefore, in the sub-pixel circuits 11G and 11B as well, the data signals Vdat _G and Vdat _B are held at the same timing in accordance with the initialization signal INI, the reference signal REF, and the write signal WS, and the light-emitting elements EL _G and EL _B emit light with a luminance according to the voltage of the held data signals.

次に、表示装置１の具体的な構成について、図８～図１１を参照しながら説明する。 Next, the specific configuration of the display device 1 will be described with reference to Figures 8 to 11.

図８は、表示装置１を模式的に示す断面図である。 Figure 8 is a cross-sectional view showing a schematic diagram of the display device 1.

図８に示されている表示パネル１２は、トップエミッション構造を有する有機ＥＬ表示パネルである。この表示パネル１２の画素回路１０は、基板５０上に設けられたＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）層５１、ＴＦＴ層５１上に設けられた層間絶縁層６６、６７、６８、および、層間絶縁層６７、６８上に設けられたＥＬ層５３等によって構成されている。なお、ＥＬ層５３上に、保護膜、封止樹脂および封止基板がこの順で積層されてもよい（図示省略）。 The display panel 12 shown in FIG. 8 is an organic EL display panel having a top emission structure. The pixel circuit 10 of this display panel 12 is composed of a TFT (Thin Film Transistor) layer 51 provided on a substrate 50, interlayer insulating layers 66, 67, and 68 provided on the TFT layer 51, and an EL layer 53 provided on the interlayer insulating layers 67 and 68. Note that a protective film, sealing resin, and sealing substrate may be laminated in this order on the EL layer 53 (not shown).

基板５０は、平坦な基台であり、例えば、ガラス基板またはガラスフィルムである。 The substrate 50 is a flat base, for example a glass substrate or a glass film.

ＴＦＴ層５１は、チャネル領域を有する半導体層Ｌ０、ゲート電極を構成する第１配線層Ｌ１、ドレイン電極およびソース電極を構成する第２配線層Ｌ２、ならびに、複数の絶縁層６１、６２および６３等を有している。 The TFT layer 51 includes a semiconductor layer L0 having a channel region, a first wiring layer L1 forming a gate electrode, a second wiring layer L2 forming a drain electrode and a source electrode, and a number of insulating layers 61, 62, and 63.

ＴＦＴ層５１上には、第１の層間絶縁層６６および第２の層間絶縁層６７が設けられ、さらに、複数のバンク（隔壁）を構成する第３の層間絶縁層６８が設けられている。各層間絶縁層６６～６８は、例えば、ポリイミド、ポリアミドまたはアクリル系樹脂材料などの絶縁材料によって構成される。 A first interlayer insulating layer 66 and a second interlayer insulating layer 67 are provided on the TFT layer 51, and a third interlayer insulating layer 68 is further provided, which constitutes a plurality of banks (partition walls). Each of the interlayer insulating layers 66 to 68 is made of an insulating material such as polyimide, polyamide, or an acrylic resin material.

第１の層間絶縁層６６は、絶縁層６３を覆うように設けられている。第２の層間絶縁層６７は、第１の層間絶縁層６６を覆うように設けられている。第３の層間絶縁層６８は、第２の層間絶縁層６７上に格子状に形成される。この格子状の第３の層間絶縁層６８によって、複数のバンクが形成され、隣り合うバンクの間にコンタクトホールが形成される。 The first interlayer insulating layer 66 is provided so as to cover the insulating layer 63. The second interlayer insulating layer 67 is provided so as to cover the first interlayer insulating layer 66. The third interlayer insulating layer 68 is formed in a lattice shape on the second interlayer insulating layer 67. This lattice-shaped third interlayer insulating layer 68 forms a plurality of banks, and contact holes are formed between adjacent banks.

ＥＬ層５３は、第２の層間絶縁層６７および第３の層間絶縁層６８を覆うように設けられている。ＥＬ層５３は、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの陽極を構成する陽極層５４、所定の電圧が印加されることで発光する発光層５５、および、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの陰極を構成する陰極層５６が、この順で積層されることで形成されている。 The EL layer 53 is provided so as to cover the second interlayer insulating layer 67 and the third interlayer insulating layer 68. The EL layer 53 is formed by laminating, in this order, an anode layer 54 constituting the anode of the light-emitting elements EL _R , EL _G , and EL _B , a light-emitting layer 55 that emits light when a predetermined voltage is applied, and a cathode layer 56 constituting the cathode of the light-emitting elements EL _R , EL _G , and EL _B.

陽極層５４は、各発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂのコンタクトホールに対応して複数設けられている。陰極層５６は、表示パネル１２の全体で繋がった１枚の透明かつ面状の電極で構成され、第２の層間絶縁層６７上に設けられた金属パターン層４３に接続されている。陰極層５６には、金属パターン層４３を介して電圧が供給される。 A plurality of anode layers 54 are provided corresponding to the contact holes of the light-emitting elements EL _R , EL _G , and EL _B. The cathode layer 56 is composed of one transparent planar electrode connected throughout the display panel 12, and is connected to a metal pattern layer 43 provided on the second interlayer insulating layer 67. A voltage is supplied to the cathode layer 56 via the metal pattern layer 43.

図９は、表示装置１を模式的に示す平面図である。なお、図９では、画素領域部２１および金属パターン層４３をハッチングで示している。 Figure 9 is a plan view showing a schematic diagram of the display device 1. Note that in Figure 9, the pixel region 21 and the metal pattern layer 43 are shown hatched.

図８および図９に示すように、表示装置１は、複数の画素回路１０を有する画素領域部２１と、画素領域部２１の外側を囲む外周領域部２２と、を備えている。 As shown in Figures 8 and 9, the display device 1 has a pixel area 21 having a plurality of pixel circuits 10, and a peripheral area 22 surrounding the outside of the pixel area 21.

外周領域部２２は、底面２６および側面２７を有する外周溝２５と、側面２７に繋がる天面２４と、を備えている。 The outer peripheral region 22 has an outer peripheral groove 25 having a bottom surface 26 and a side surface 27, and a top surface 24 connected to the side surface 27.

外周溝２５は、外部から画素領域部２１に水分が侵入することを抑制するための溝である。外周溝２５は、画素領域部２１を囲むように四角形状に形成されている。 The peripheral groove 25 is a groove for preventing moisture from entering the pixel region 21 from the outside. The peripheral groove 25 is formed in a rectangular shape so as to surround the pixel region 21.

天面２４は、第２の層間絶縁層６７の上側の面である。前述した陰極層５６および金属パターン層４３は、外周溝２５と画素領域部２１との間に位置する天面２４上にて接続されている。 The top surface 24 is the upper surface of the second interlayer insulating layer 67. The cathode layer 56 and the metal pattern layer 43 described above are connected on the top surface 24 located between the peripheral groove 25 and the pixel region 21.

外周領域部２２は、電源端子４０と、第１の給電配線層４１および第２の給電配線層４２と、を備えている。図８および図９には、１つの電源端子４０、２本の第１の給電配線層４１および２本の第２の給電配線層４２が示されている。 The peripheral area 22 includes a power supply terminal 40, a first power supply wiring layer 41, and a second power supply wiring layer 42. Figures 8 and 9 show one power supply terminal 40, two first power supply wiring layers 41, and two second power supply wiring layers 42.

電源端子４０は、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの陰極に供給する電圧、すなわち、負電源電圧ＶＣＡＴＨが入力される端子である。電源端子４０は、絶縁層６３上に設けられている。 The power supply terminal 40 is a terminal to which a voltage to be supplied to the cathodes of the light emitting elements EL _R , EL _G , and EL _B , that is, a negative power supply voltage VCATH, is input. The power supply terminal 40 is provided on the insulating layer 63 .

第１の給電配線層４１は、電源端子４０に入力された電圧を画素回路１０に供給するための配線層である。第１の給電配線層４１は、絶縁層６３上に設けられている。第１の給電配線層４１は、一方端が電源端子４０に接続され、他方端が外周溝２５の底面２６に到達するまで引き出されている。第１の給電配線層４１の一部である他方端は、外周溝２５の底面２６を構成し、外周溝２５に形成された金属パターン層４３に電気的に接続されている。具体的には、第１の給電配線層４１は、底面２６において、第２の給電配線層４２を介して金属パターン層４３に電気的に接続されている。 The first power supply wiring layer 41 is a wiring layer for supplying the voltage input to the power supply terminal 40 to the pixel circuit 10. The first power supply wiring layer 41 is provided on the insulating layer 63. One end of the first power supply wiring layer 41 is connected to the power supply terminal 40, and the other end is drawn out until it reaches the bottom surface 26 of the peripheral groove 25. The other end, which is a part of the first power supply wiring layer 41, constitutes the bottom surface 26 of the peripheral groove 25 and is electrically connected to the metal pattern layer 43 formed in the peripheral groove 25. Specifically, the first power supply wiring layer 41 is electrically connected to the metal pattern layer 43 at the bottom surface 26 via the second power supply wiring layer 42.

第２の給電配線層４２は、第１の給電配線層４１による給電を補助するための配線層である。第２の給電配線層４２は、第１の層間絶縁層６６上に設けられている。第２の給電配線層４２は、一方端が電源端子４０に電気的に接続され、他方端が外周溝２５の側面２７および底面２６に到達するまで引き出されている。第２の給電配線層４２の一部である他方端も、外周溝２５の底面２６を構成し、外周溝２５に形成された金属パターン層４３に電気的に接続されている。 The second power supply wiring layer 42 is a wiring layer for assisting the power supply by the first power supply wiring layer 41. The second power supply wiring layer 42 is provided on the first interlayer insulating layer 66. One end of the second power supply wiring layer 42 is electrically connected to the power supply terminal 40, and the other end is drawn out until it reaches the side surface 27 and bottom surface 26 of the peripheral groove 25. The other end, which is part of the second power supply wiring layer 42, also constitutes the bottom surface 26 of the peripheral groove 25 and is electrically connected to the metal pattern layer 43 formed in the peripheral groove 25.

図１０は、表示装置１の外周溝２５の断面を示す拡大図である。図１１は、表示装置１の外周溝２５の他の断面を示す拡大図である。図１０には、図９に示す外周溝２５をＸ－Ｘ線から見た断面図が示され、図１１には、図９に示す外周溝２５をＸＩ－ＸＩ線から見た断面図が示されている。なお、図１０および図１１の断面の拡大図では、基板５０、絶縁層６１、６２、陰極層５６等の図示を省略している（以下の断面の拡大図においても同様）。 Figure 10 is an enlarged view showing a cross section of the peripheral groove 25 of the display device 1. Figure 11 is an enlarged view showing another cross section of the peripheral groove 25 of the display device 1. Figure 10 shows a cross section of the peripheral groove 25 shown in Figure 9 taken from line X-X, and Figure 11 shows a cross section of the peripheral groove 25 shown in Figure 9 taken from line XI-XI. Note that in the enlarged cross sections of Figures 10 and 11, the substrate 50, insulating layers 61 and 62, cathode layer 56, etc. are omitted (this also applies to the enlarged cross sections below).

図１０および図１１に示すように、外周領域部２２は、層間絶縁層６６、６７の一部によって構成されている。外周溝２５は、外周領域部２２に位置する層間絶縁層６６、６７の一部を貫通する溝である。外周溝２５の側面２７は、層間絶縁層６６、６７の一部である、層間絶縁層６６、６７の貫通側面によって構成されている。外周溝２５の底面２６は、前述したように給電配線層４１、４２によって構成されている。 As shown in Figures 10 and 11, the peripheral region 22 is formed by a part of the interlayer insulating layers 66, 67. The peripheral groove 25 is a groove that penetrates a part of the interlayer insulating layers 66, 67 located in the peripheral region 22. The side surface 27 of the peripheral groove 25 is formed by the penetrating side surface of the interlayer insulating layers 66, 67, which is a part of the interlayer insulating layers 66, 67. The bottom surface 26 of the peripheral groove 25 is formed by the power supply wiring layers 41, 42 as described above.

外周溝２５の側面２７には、複数の傾斜部２７ａ、および、複数の傾斜部２７ａの間に位置する凹部２７ｂが設けられている。複数の傾斜部２７ａおよび凹部２７ｂは、第１の層間絶縁層６６および第２の層間絶縁層６７のそれぞれに設けられている。 The side surface 27 of the peripheral groove 25 is provided with a plurality of inclined portions 27a and recesses 27b located between the plurality of inclined portions 27a. The plurality of inclined portions 27a and the recesses 27b are provided in the first interlayer insulating layer 66 and the second interlayer insulating layer 67, respectively.

傾斜部２７ａは、天面２４または底面２６に対して傾きを有している。傾斜部２７ａは、直線状であってもよいし、曲線状であってもよい。傾斜部２７ａの平均の傾斜角は、例えば、１５°以上４５°以下である。傾斜部２７ａは、外周溝２５の両側面２７のそれぞれに、複数設けられている。図１０および図１１に示す例では、片側の側面２７に５つの傾斜部２７ａが設けられている。 The inclined portion 27a is inclined with respect to the top surface 24 or the bottom surface 26. The inclined portion 27a may be linear or curved. The average inclination angle of the inclined portion 27a is, for example, 15° or more and 45° or less. A plurality of inclined portions 27a are provided on each of the two side surfaces 27 of the outer peripheral groove 25. In the example shown in Figures 10 and 11, five inclined portions 27a are provided on one side surface 27.

凹部２７ｂは、溝状であり、画素領域部２１を囲むように設けられている。凹部２７ｂは、複数の画素回路１０で構成される画面すなわち表示パネル１２に対して垂直な方向から見た場合に、四角形状である。複数の四角形状の凹部２７ｂは、相似形であり、中心の位置が同じである。凹部２７ｂは、外周溝２５の両側面２７のそれぞれに、複数設けられている。図１０および図１１に示す例では、側面２７に４つの凹部が設けられている。凹部２７ｂは、画面に対して垂直な方向に窪んでいる。凹部２７ｂの深さは、第１の層間絶縁層６６の厚み寸法または第２の層間絶縁層６７の厚み寸法よりも浅い。凹部２７ｂの幅は、金属パターン層４３の厚みの２倍よりも大きく、例えば、２μｍよりも大きく５μｍよりも小さい。凹部２７ｂは、深さ方向に向かうに従って幅が狭くなっていてもよい。凹部２７ｂのアスペクト比は、例えば、０．５以上１以下である。 The recess 27b is groove-shaped and is provided to surround the pixel region 21. The recess 27b is rectangular when viewed from a direction perpendicular to the screen, i.e., the display panel 12, which is composed of a plurality of pixel circuits 10. The rectangular recesses 27b are similar in shape and have the same center position. A plurality of recesses 27b are provided on each of the two side surfaces 27 of the peripheral groove 25. In the example shown in FIG. 10 and FIG. 11, four recesses are provided on the side surface 27. The recesses 27b are recessed in a direction perpendicular to the screen. The depth of the recess 27b is shallower than the thickness dimension of the first interlayer insulating layer 66 or the thickness dimension of the second interlayer insulating layer 67. The width of the recess 27b is greater than twice the thickness of the metal pattern layer 43, for example, greater than 2 μm and less than 5 μm. The width of the recess 27b may be narrower in the depth direction. The aspect ratio of the recess 27b is, for example, 0.5 or more and 1 or less.

なお、凹部２７ｂは、四角形状の溝に限られず、非貫通穴であってもよいし、長さの短い溝であってもよい。すなわち、外周溝２５の側面２７には、画素領域部２１の外側をドット状または破線状に囲む複数の凹部が設けられていてもよい。 The recesses 27b are not limited to rectangular grooves, but may be non-through holes or short grooves. In other words, the side surface 27 of the peripheral groove 25 may be provided with a plurality of recesses that surround the outside of the pixel region 21 in a dotted or dashed line pattern.

金属パターン層４３は、所定パターンを有する配線層であり、画素回路１０に電気的に接続されている。具体的には、金属パターン層４３は、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂを構成する陰極層５６に接続され、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの陰極に電圧を供給する。金属パターン層４３は、例えば、アルミニウムまたは銀などの金属材料によって構成される。金属パターン層４３の厚みは、例えば、０．５μｍ以上１μｍ以下である。 The metal pattern layer 43 is a wiring layer having a predetermined pattern, and is electrically connected to the pixel circuit 10. Specifically, the metal pattern layer 43 is connected to the cathode layer 56 constituting the light-emitting elements EL _R , EL _G , and EL _B , and supplies a voltage to the cathodes of the light-emitting elements EL _R , EL _G , and EL _B. The metal pattern layer 43 is made of a metal material such as aluminum or silver. The thickness of the metal pattern layer 43 is, for example, 0.5 μm or more and 1 μm or less.

天面２４、底面２６、複数の傾斜部２７ａの表面および複数の凹部２７ｂの表面は、この金属パターン層４３によって覆われている。天面２４に設けられた金属パターン層４３および底面２６に設けられた金属パターン層４３は、複数の傾斜部２７ａの表面および複数の凹部２７ｂの表面に設けられた金属パターン層４３を介して、電気的に接続されている。 The top surface 24, the bottom surface 26, the surfaces of the multiple inclined portions 27a, and the surfaces of the multiple recesses 27b are covered with this metal pattern layer 43. The metal pattern layer 43 provided on the top surface 24 and the metal pattern layer 43 provided on the bottom surface 26 are electrically connected via the metal pattern layer 43 provided on the surfaces of the multiple inclined portions 27a and the surfaces of the multiple recesses 27b.

このように表示装置１では、外周溝２５の側面２７の傾斜部２７ａおよび凹部２７ｂに金属パターン層４３が形成される。そのため、金属パターン層４３が側面２７にて分断して形成されることを抑制できる。これにより、画素回路１０に電圧を安定して供給することができる。 In this manner, in the display device 1, the metal pattern layer 43 is formed on the inclined portion 27a and the recessed portion 27b of the side surface 27 of the peripheral groove 25. This prevents the metal pattern layer 43 from being formed in sections at the side surface 27. This allows a stable supply of voltage to the pixel circuit 10.

［表示装置の製造方法］
次に、表示装置１の製造方法について、図１２～図１４を参照しながら説明する。 [Display Device Manufacturing Method]
Next, a method for manufacturing the display device 1 will be described with reference to FIGS.

図１２は、表示装置１の製造方法を示すフローチャートである。図１３および図１４は、外周溝２５における金属パターン層４３の形成方法を示す図である。 Figure 12 is a flowchart showing a method for manufacturing the display device 1. Figures 13 and 14 are diagrams showing a method for forming the metal pattern layer 43 in the peripheral groove 25.

表示装置１の製造方法では、まず、基板５０上に、ＴＦＴ層５１、第１の給電配線層４１および第１の層間絶縁層６６を形成する（ステップＳ１０）。具体的には、基板５０上に、絶縁層６１、半導体層Ｌ０、絶縁層６２、第１配線層Ｌ１および絶縁層６３を形成する。次に、絶縁層６３上に第２配線層Ｌ２および電源端子４０を形成する。第２配線層Ｌ２の一部は、第１の給電配線層４１となる。そして、第１の給電配線層４１を覆うように、絶縁層６３上に第１の層間絶縁層６６を形成する（図１３の（ａ）参照）。 In the manufacturing method of the display device 1, first, the TFT layer 51, the first power supply wiring layer 41, and the first interlayer insulating layer 66 are formed on the substrate 50 (step S10). Specifically, the insulating layer 61, the semiconductor layer L0, the insulating layer 62, the first wiring layer L1, and the insulating layer 63 are formed on the substrate 50. Next, the second wiring layer L2 and the power terminal 40 are formed on the insulating layer 63. A part of the second wiring layer L2 becomes the first power supply wiring layer 41. Then, the first interlayer insulating layer 66 is formed on the insulating layer 63 so as to cover the first power supply wiring layer 41 (see FIG. 13(a)).

次に、外周領域部２２に外周溝２５および複数の凹部２７ｂを形成する溝形成工程を実行する（ステップＳ２０）。この溝形成工程は、外周溝２５の下部分を形成する第１段階および下部分を形成する第２段階に分けて実行される。 Next, a groove forming process is performed to form the peripheral groove 25 and the multiple recesses 27b in the peripheral region 22 (step S20). This groove forming process is performed in a first stage to form the lower portion of the peripheral groove 25, and a second stage to form the lower portion.

第１段階では、まず、フォトマスク３１ａを用いて、外周領域部２２に位置する第１の層間絶縁層６６を露光する（ステップＳ２１）。フォトマスク３１ａとしては、外周溝２５および複数の凹部２７ｂの下部分に対応するパターン形状を有するものが用いられる。なお、フォトマスク３１ａとしては、エリアによって透過率が異なるグレイトーンマスクが用いられてもよい。 In the first stage, the first interlayer insulating layer 66 located in the peripheral region 22 is exposed to light using a photomask 31a (step S21). The photomask 31a has a pattern shape that corresponds to the peripheral groove 25 and the lower portions of the multiple recesses 27b. Note that a gray-tone mask with different transmittances depending on the area may be used as the photomask 31a.

次に、露光後の第１の層間絶縁層６６を現像することで、露光された部分の第１の層間絶縁層６６を除去し、図１３の（ｂ）に示すように、外周溝２５の下部分を形成する（ステップＳ２２）。このステップＳ２２の処理にて、第１の給電配線層４１の一部が、外周溝２５の底面２６を構成し、第１の層間絶縁層６６の一部が、外周溝２５の側面２７の下部分を構成する構造となる。なお、側面２７の下部分が形成される際に、下部分に対応する複数の傾斜部２７ａおよび複数の凹部２７ｂも形成される。 Next, the exposed first interlayer insulating layer 66 is developed to remove the exposed portion of the first interlayer insulating layer 66, forming the lower portion of the peripheral groove 25 as shown in FIG. 13(b) (step S22). This step S22 results in a structure in which a portion of the first power supply wiring layer 41 forms the bottom surface 26 of the peripheral groove 25, and a portion of the first interlayer insulating layer 66 forms the lower portion of the side surface 27 of the peripheral groove 25. When the lower portion of the side surface 27 is formed, a plurality of inclined portions 27a and a plurality of recesses 27b corresponding to the lower portion are also formed.

次に、図１３の（ｃ）に示すように、第１の層間絶縁層６６上に第２の給電配線層４２を形成する（ステップＳ２３）。第２の給電配線層４２は、堆積、露光および現像処理によって、所定のパターン形状に形成される。 Next, as shown in FIG. 13(c), a second power supply wiring layer 42 is formed on the first interlayer insulating layer 66 (step S23). The second power supply wiring layer 42 is formed into a predetermined pattern shape by deposition, exposure, and development processes.

そして、第２の給電配線層４２および第１の層間絶縁層６６を覆うように、第２の層間絶縁層６７を形成する（ステップＳ２４）。 Then, a second interlayer insulating layer 67 is formed to cover the second power supply wiring layer 42 and the first interlayer insulating layer 66 (step S24).

第２段階では、まず、フォトマスク３１ｂを用いて、外周領域部２２に位置する第２の層間絶縁層６７を露光する（ステップＳ２５）。フォトマスク３１ｂとしては、外周溝２５および複数の凹部２７ｂの上部分に対応するパターン形状を有するものが用いられる。なお、フォトマスク３１ｂとしては、エリアによって透過率が異なるグレイトーンマスクが用いられてもよい。 In the second stage, first, the second interlayer insulating layer 67 located in the peripheral region 22 is exposed to light using a photomask 31b (step S25). The photomask 31b has a pattern shape corresponding to the peripheral groove 25 and the upper parts of the multiple recesses 27b. Note that a gray-tone mask with different transmittances depending on the area may be used as the photomask 31b.

次に、露光後の外周領域部２２を現像することで、露光された部分の第２の層間絶縁層６７を除去し、図１３の（ｄ）に示すように、外周溝２５の上部分を形成する（ステップＳ２６）。このステップＳ２６の処理にて、第２の層間絶縁層６７の一部が、外周溝２５の側面２７の上部分を構成する構造となる。なお、側面２７の上部分が形成される際に、上部分に対応する複数の傾斜部２７ａおよび複数の凹部２７ｂも形成される。これらのステップＳ２１～Ｓ２６が実行されることで、外周領域部２２に、複数の凹部２７ｂを有する外周溝２５が形成される。 Next, the exposed peripheral region 22 is developed to remove the exposed portion of the second interlayer insulating layer 67, forming the upper portion of the peripheral groove 25, as shown in FIG. 13(d) (step S26). In the process of step S26, part of the second interlayer insulating layer 67 becomes a structure that forms the upper portion of the side surface 27 of the peripheral groove 25. When the upper portion of the side surface 27 is formed, a plurality of inclined portions 27a and a plurality of recesses 27b corresponding to the upper portion are also formed. By performing these steps S21 to S26, a peripheral groove 25 having a plurality of recesses 27b is formed in the peripheral region 22.

次に、底面２６、凹部２７ｂを含む側面２７、および、側面２７に繋がる外周領域部２２の天面２４に金属パターン層４３を形成する金属パターン層形成工程を実行する（ステップＳ３０）。 Next, a metal pattern layer formation process is carried out to form a metal pattern layer 43 on the bottom surface 26, the side surface 27 including the recess 27b, and the top surface 24 of the peripheral region 22 connected to the side surface 27 (step S30).

まず、図１４の（ａ）に示すように、底面２６、凹部２７ｂを含む側面２７、および、天面２４の全面に金属膜３３を形成する（ステップＳ３１）。 First, as shown in FIG. 14(a), a metal film 33 is formed on the entire bottom surface 26, the side surface 27 including the recess 27b, and the top surface 24 (step S31).

次に、金属膜３３上に所定パターンを有するレジスト３２を形成する（ステップＳ３２）。具体的には、まず、図１４の（ｂ）に示すように、金属膜３３の全面を覆うように液状のレジスト３２を塗布する。本実施の形態では、側面２７に凹部２７ｂが設けられているので、レジスト３２が凹部２７ｂの表面に保持され、レジスト３２の流動が抑制される。そして、レジスト３２の流動が抑制された状態で、レジスト３２を感光させることで、所定パターンを有するレジスト３２を形成する。レジスト３２としては、例えば、ＰＦＯＳ（ペルフルオロオクタンスルホン酸）を含む感光レジストが用いられる。 Next, a resist 32 having a predetermined pattern is formed on the metal film 33 (step S32). Specifically, first, as shown in FIG. 14B, a liquid resist 32 is applied so as to cover the entire surface of the metal film 33. In this embodiment, since a recess 27b is provided on the side surface 27, the resist 32 is held on the surface of the recess 27b, and the flow of the resist 32 is suppressed. Then, while the flow of the resist 32 is suppressed, the resist 32 is exposed to light to form the resist 32 having the predetermined pattern. For example, a photosensitive resist containing PFOS (perfluorooctane sulfonic acid) is used as the resist 32.

次に、レジスト３２で覆われていない領域の金属膜３３をエッチングして除去する（ステップＳ３３）。 Next, the metal film 33 in the areas not covered by the resist 32 is etched away (step S33).

そして、図１４の（ｃ）に示すように、レジスト３２を除去することで金属パターン層４３を形成する（ステップＳ３４）。 Then, as shown in FIG. 14(c), the resist 32 is removed to form the metal pattern layer 43 (step S34).

これらのステップＳ１０、Ｓ２０（Ｓ２１～Ｓ２６）およびＳ３０（Ｓ３１～Ｓ３４）が実行されることで、金属パターン層４３が外周溝２５において分断して形成されることを抑制できる。 By carrying out these steps S10, S20 (S21 to S26) and S30 (S31 to S34), it is possible to prevent the metal pattern layer 43 from being formed in pieces at the peripheral groove 25.

図１５は、外周領域部２２におけるコンタクト抵抗を示す図である。なお、図１５の横軸はコンタクト抵抗であり、縦軸は度数（個数）である。コンタクト抵抗は、天面２４における金属パターン層４３および陰極層５６の接続点と、電源端子４０との間の配線抵抗である。この図に示すように、実施の形態は、比較例に比べてコンタクト抵抗が低い。また、実施の形態は、比較例に比べてコンタクト抵抗のばらつきが小さい。 Figure 15 is a diagram showing contact resistance in the peripheral region 22. The horizontal axis of Figure 15 is contact resistance, and the vertical axis is frequency (number). The contact resistance is the wiring resistance between the connection point of the metal pattern layer 43 and the cathode layer 56 on the top surface 24, and the power terminal 40. As shown in this figure, the embodiment has a lower contact resistance than the comparative example. Also, the embodiment has a smaller variation in contact resistance than the comparative example.

このように表示装置１の製造方法では、外周溝２５の側面２７に凹部２７ｂが形成される。これによれば、レジスト３２を塗布した際に、凹部２７ｂによってレジスト３２が保持され、側面２７からレジスト３２が流動して無くなることを抑制できる。そのため、エッチングすべきでない領域の金属膜３３がエッチングされることを抑制し、金属パターン層４３が側面２７にて分断して形成されることを抑制できる。これにより、比較例に比べて、陰極層５６に電圧を供給する配線の配線抵抗を低くすることができる。また、金属パターン層４３が分断して形成されることを抑制できるので、比較例に比べて、配線抵抗のばらつきを小さくすることができる。 In this manner, in the manufacturing method of the display device 1, a recess 27b is formed on the side surface 27 of the peripheral groove 25. With this, when the resist 32 is applied, the resist 32 is held by the recess 27b, and the resist 32 can be prevented from flowing away from the side surface 27. This prevents the metal film 33 in the area that should not be etched from being etched, and prevents the metal pattern layer 43 from being divided and formed at the side surface 27. This makes it possible to reduce the wiring resistance of the wiring that supplies voltage to the cathode layer 56 compared to the comparative example. In addition, since the metal pattern layer 43 can be prevented from being divided and formed, the variation in wiring resistance can be reduced compared to the comparative example.

［画素回路および表示装置の駆動方法］
次に、画素回路１０および表示装置１の駆動方法について説明する。 [Pixel circuit and display device driving method]
Next, a method of driving the pixel circuit 10 and the display device 1 will be described.

図１６は、実施の形態の画素回路１０の駆動方法を示すタイミングチャートである。画素回路１０では、発光色Ｒ、Ｇ、Ｂにそれぞれ対応する次の動作が行われる。 Figure 16 is a timing chart showing a method for driving the pixel circuit 10 of the embodiment. The pixel circuit 10 performs the following operations corresponding to the emission colors R, G, and B, respectively.

まず、消灯期間で駆動トランジスタＴＤ_Ｒ、ＴＤ_Ｇ、ＴＤ_Ｂのゲートノードに参照電圧ＶＲＥＦが供給され、サブ画素回路１１Ｒ、１１Ｇ、１１Ｂが消灯する。次に初期化期間で、駆動トランジスタＴＤ_Ｒ、ＴＤ_Ｇ、ＴＤ_Ｂのソースノードに初期化電圧ＶＩＮＩが供給される。次に電圧補償期間で、駆動トランジスタＴＤ_Ｒ、ＴＤ_Ｇ、ＴＤ_Ｂのゲートノードに参照電圧ＶＲＥＦが供給され、保持容量ＣＳ_Ｒ、ＣＳ_Ｇ、ＣＳ_Ｂに駆動トランジスタＴＤ_Ｒ、ＴＤ_Ｇ、ＴＤ_Ｂの閾値電圧Ｖｔｈ相当の電荷が保持される（Ｖｔｈ補償動作）。次に、書き込み信号ＷＳに応じて発光輝度に関連するデータ信号Ｖｄａｔが、保持容量ＣＳ_Ｒ、ＣＳ_Ｇ、ＣＳ_Ｂに保持され、各データ信号Ｖｄａｔに応じた電流が、駆動トランジスタＴＤ_Ｒ、ＴＤ_Ｇ、ＴＤ_Ｂから出力される。駆動トランジスタＴＤ_Ｒ、ＴＤ_Ｇ、ＴＤ_Ｂから出力された電流は、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂに供給される。これにより各発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂは発光する。 First, in an off period, a reference voltage VREF is supplied to the gate nodes of the drive transistors TD _R , TD _G , and TD _B , and the subpixel circuits 11R, 11G, and 11B are turned off. Next, in an initialization period, an initialization voltage VINI is supplied to the source nodes of the drive transistors TD _R , TD _G , and TD _B. Next, in a voltage compensation period, a reference voltage VREF is supplied to the gate nodes of the drive transistors TD _R , TD _G , and TD _B , and charges equivalent to the threshold voltages Vth of the drive transistors TD _R , TD _G , and TD _B are held in the storage capacitors CS _R , CS _G , and CS _B (Vth compensation operation). Next, a data signal Vdat related to light emission luminance is held in the holding capacitances CS _R , CS _G , and CS _B in response to the write signal WS, and a current corresponding to each data signal Vdat is output from the drive transistors TD _R , TD _G , and TD _B. The currents output from the drive transistors TD _R , TD _G , and TD _B are supplied to the light-emitting elements EL _R , EL _G , and EL _B. This causes each of the light-emitting elements EL _R , EL _G , and EL _B to emit light.

図１７は、実施の形態に係る表示装置１の駆動方法を示すタイミングチャートである。図１７において、信号名に付したかっこ書きの数字は、信号が供給される行を示している。この図に示すように、画素回路１０の動作は、表示装置１のすべての行０～ｎの画素回路において、行順次に行われる。 Figure 17 is a timing chart showing a method of driving the display device 1 according to the embodiment. In Figure 17, the numbers in parentheses following the signal names indicate the row to which the signal is supplied. As shown in this figure, the operation of the pixel circuits 10 is performed row-sequentially in the pixel circuits of all rows 0 to n of the display device 1.

［変形例１］
実施の形態の変形例１に係る表示装置１について説明する。変形例１では、外周溝２５Ａの形状が、実施の形態と異なる例について説明する。 [Modification 1]
A display device 1 according to a first modification of the embodiment will be described below. In the first modification, an example in which the shape of the outer circumferential groove 25A is different from that of the embodiment will be described.

図１８は、実施の形態の変形例１に係る表示装置１の外周溝２５Ａの断面を示す拡大図である。 Figure 18 is an enlarged view showing a cross section of the outer peripheral groove 25A of the display device 1 according to the first modified embodiment.

変形例１の表示装置１では、外周溝２５Ａの側面２７に、５つの傾斜部２７ａおよび３つの凹部２７ｂが設けられ、そのうちの２つの傾斜部２７ａの間に、凹部２７ｂの代わりに平坦部２７ｃが設けられている。平坦部２７ｃは、第１の層間絶縁層６６上に形成されている。平坦部２７ｃには、凹部２７ｂのような窪みが形成されておらず、天面２４または底面２６に対して平行である。変形例１に係る表示装置１も、実施の形態と同様の効果を有する。 In the display device 1 of the first modification, five inclined portions 27a and three recessed portions 27b are provided on the side surface 27 of the peripheral groove 25A, and a flat portion 27c is provided between two of the inclined portions 27a instead of the recessed portions 27b. The flat portion 27c is formed on the first interlayer insulating layer 66. The flat portion 27c does not have a depression like the recessed portions 27b, and is parallel to the top surface 24 or the bottom surface 26. The display device 1 of the first modification also has the same effect as the embodiment.

［変形例２］
実施の形態の変形例２に係る表示装置１について説明する。変形例２では、外周溝２５Ｂの形状が、実施の形態と異なる例について説明する。 [Modification 2]
A display device 1 according to a second modification of the embodiment will be described below. In the second modification, an example in which the shape of the outer circumferential groove 25B is different from that of the embodiment will be described.

図１９は、実施の形態の変形例２に係る表示装置１の外周溝２５Ｂの断面を示す拡大図である。 Figure 19 is an enlarged view showing a cross section of the outer peripheral groove 25B of the display device 1 according to the second variation of the embodiment.

変形例２の表示装置１では、外周溝２５Ｂの２つの層間絶縁層６６、６７が、１つの層間絶縁層によって構成されている。この１つの層間絶縁層は、層間絶縁層６６によって構成されていてもよいし、層間絶縁層６７によって構成されていてもよい。変形例２に係る表示装置１も、実施の形態と同様の効果を有する。 In the display device 1 of the modified example 2, the two interlayer insulating layers 66, 67 of the outer peripheral groove 25B are formed of a single interlayer insulating layer. This single interlayer insulating layer may be formed of the interlayer insulating layer 66, or may be formed of the interlayer insulating layer 67. The display device 1 of the modified example 2 also has the same effect as the embodiment.

［変形例３］
実施の形態の変形例３に係る表示装置１の画素回路１０Ｃについて説明する。変形例３では、実施の形態に対して、画素回路１０Ｃに電圧を供給する電圧供給線がさらに追加されている例について説明する。 [Modification 3]
A pixel circuit 10C of a display device 1 according to a third modification of the embodiment will be described. In the third modification, an example in which a voltage supply line for supplying a voltage to the pixel circuit 10C is further added to the embodiment will be described.

図２０は、変形例３に係る表示装置１の画素回路１０Ｃを模式的に示す平面図である。 Figure 20 is a plan view that shows a schematic of a pixel circuit 10C of a display device 1 according to modification example 3.

変形例３の表示装置１は、複数の画素回路１０Ｃに電圧を供給する複数の電圧供給線Ｖｓ１および複数の電圧供給線Ｖｓ２をさらに備えている。電圧供給線Ｖｓ１、Ｖｓ２のそれぞれは、複数の画素回路１０Ｃのそれぞれに接続されている。なお、図２０では、電圧供給線Ｖｓ１、Ｖｓ２をハッチング無しで示している。 The display device 1 of the third modification further includes a plurality of voltage supply lines Vs1 and a plurality of voltage supply lines Vs2 that supply voltage to the plurality of pixel circuits 10C. Each of the voltage supply lines Vs1 and Vs2 is connected to each of the plurality of pixel circuits 10C. Note that in FIG. 20, the voltage supply lines Vs1 and Vs2 are shown without hatching.

画素回路１０Ｃには、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂを発光させるための電圧である正電源電圧ＶＣＣが第１方向ｄ１に沿って延在している。変形例３では、さらに、正電源電圧ＶＣＣを補助するための電圧が、３本の電圧供給線Ｖｓ１を用いて供給される。電圧供給線Ｖｓ１は、ビアを介して正電源電圧ＶＣＣに接続されている。また、画素回路１０Ｃには、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂを発光させるための電圧である負電源電圧ＶＣＡＴＨが、陰極層５６によって供給される。変形例３では、さらに、負電源電圧ＶＣＡＴＨを補助するための電圧が、３本の電圧供給線Ｖｓ２を用いて供給される。これにより、画素回路１０Ｃに電圧を安定して供給することができる。 In the pixel circuit 10C, a positive power supply voltage VCC, which is a voltage for making the light-emitting elements EL _R , EL _G , and EL _B emit light, extends along the first direction d1. In the third modification, a voltage for supplementing the positive power supply voltage VCC is further supplied using three voltage supply lines Vs1. The voltage supply line Vs1 is connected to the positive power supply voltage VCC through a via. In addition, a negative power supply voltage VCATH, which is a voltage for making the light-emitting elements EL _R , EL _G , and EL _B emit light, is supplied to the pixel circuit 10C by the cathode layer 56. In the third modification, a voltage for supplementing the negative power supply voltage VCATH is further supplied using three voltage supply lines Vs2. This allows a stable supply of voltage to the pixel circuit 10C.

［効果等］
本実施の形態に係る表示装置１は、複数の画素回路１０を有する画素領域部２１と、画素領域部２１の外側を囲む外周領域部２２と、を備える。外周領域部２２は、底面２６および側面２７を有しかつ画素領域部２１を囲む外周溝２５と、側面２７に繋がる天面２４と、を備える。側面２７には、天面２４および底面２６に対して傾きを有する複数の傾斜部２７ａ、ならびに、複数の傾斜部２７ａの間に位置する凹部２７ｂが設けられている。天面２４、複数の傾斜部２７ａの表面、凹部２７ｂの表面および底面２６は、金属パターン層４３によって覆われている。金属パターン層４３は、複数の画素回路１０に電気的に接続されている。 [Effects, etc.]
The display device 1 according to the present embodiment includes a pixel region 21 having a plurality of pixel circuits 10, and an outer peripheral region 22 surrounding the pixel region 21. The outer peripheral region 22 includes an outer peripheral groove 25 having a bottom surface 26 and a side surface 27 and surrounding the pixel region 21, and a top surface 24 connected to the side surface 27. The side surface 27 is provided with a plurality of inclined portions 27a inclined with respect to the top surface 24 and the bottom surface 26, and a recess 27b located between the plurality of inclined portions 27a. The top surface 24, the surfaces of the plurality of inclined portions 27a, the surfaces of the recess 27b, and the bottom surface 26 are covered with a metal pattern layer 43. The metal pattern layer 43 is electrically connected to the plurality of pixel circuits 10.

このように、外周溝２５の側面２７の傾斜部２７ａおよび凹部２７ｂに金属パターン層４３が形成されることで、金属パターン層４３が側面２７にて分断して形成されることを抑制できる。これにより、画素回路１０に電圧を安定して供給することができる。 In this way, by forming the metal pattern layer 43 on the inclined portion 27a and the recessed portion 27b of the side surface 27 of the peripheral groove 25, it is possible to prevent the metal pattern layer 43 from being formed in sections at the side surface 27. This allows a stable supply of voltage to the pixel circuit 10.

また、天面２４に設けられた金属パターン層４３および底面２６に設けられた金属パターン層４３は、複数の傾斜部２７ａの表面および凹部２７ｂの表面に設けられた金属パターン層４３を介して電気的に接続されていてもよい。 In addition, the metal pattern layer 43 provided on the top surface 24 and the metal pattern layer 43 provided on the bottom surface 26 may be electrically connected via the metal pattern layer 43 provided on the surfaces of the multiple inclined portions 27a and the surfaces of the recesses 27b.

これによれば、天面２４に設けられた金属パターン層４３および底面２６に設けられた金属パターン層４３を、確実に接続することができる。これにより、画素回路１０に電圧を安定して供給することができる。 This allows the metal pattern layer 43 on the top surface 24 and the metal pattern layer 43 on the bottom surface 26 to be reliably connected. This allows a stable supply of voltage to the pixel circuit 10.

また、凹部２７ｂは、溝状であり、画素領域部２１を囲むように設けられていてもよい。 The recess 27b may also be groove-shaped and arranged to surround the pixel area 21.

これによれば、画素領域部２１の周囲において、金属パターン層４３が分断して形成されることを抑制できる。これにより、画素回路１０に電圧を安定して供給することができる。 This prevents the metal pattern layer 43 from being divided around the pixel region 21. This allows a stable supply of voltage to the pixel circuit 10.

また、凹部２７ｂは、側面２７に複数設けられていてもよい。 In addition, multiple recesses 27b may be provided on the side surface 27.

これによれば、側面２７において、さらに金属パターン層４３が分断して形成されることを抑制でき、画素回路１０に電圧を安定して供給することができる。 This prevents the metal pattern layer 43 from being further divided on the side surface 27, allowing a stable supply of voltage to the pixel circuit 10.

また、複数の画素回路１０のそれぞれは、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂを有し、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂは、陽極層５４、発光層５５および陰極層５６が積層されたＥＬ層５３によって構成され、金属パターン層４３は、陰極層５６に接続され、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの陰極に電圧を供給してもよい。 Furthermore, each of the multiple pixel circuits 10 has light-emitting elements EL _R , EL _G , and EL _B , and the light-emitting elements EL _R , EL _G , and EL _B are configured by an EL layer 53 in which an anode layer 54, a light-emitting layer 55, and a cathode layer 56 are laminated, and the metal pattern layer 43 is connected to the cathode layer 56 and may supply a voltage to the cathodes of the light-emitting elements EL _R , EL _G , and EL _B.

この構成によれば、画素回路１０に電圧を安定して供給することができ、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの発光不良の発生を抑制することができる。 According to this configuration, a voltage can be stably supplied to the pixel circuit 10, and the occurrence of defective light emission of the light-emitting elements EL _R , EL _G , and EL _B can be suppressed.

また、外周領域部２２は、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの陰極に供給する電圧が入力される電源端子４０と、電源端子４０に接続された第１の給電配線層４１と、を備え、第１の給電配線層４１の一部は、外周溝２５の底面２６を構成し、底面２６に設けられた金属パターン層４３に電気的に接続されていてもよい。 The peripheral region 22 also includes a power supply terminal 40 to which a voltage to be supplied to the cathodes of the light-emitting elements EL _R , EL _G , and EL _B is input, and a first power supply wiring layer 41 connected to the power supply terminal 40, and a portion of the first power supply wiring layer 41 forms the bottom surface 26 of the peripheral groove 25, and may be electrically connected to a metal pattern layer 43 provided on the bottom surface 26.

これによれば、電源端子４０に入力された電圧を確実に金属パターン層４３へ供給することができる。これにより、画素回路１０に電圧を安定して供給することができ、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの発光不良の発生を抑制することができる。 This allows the voltage input to the power supply terminal 40 to be reliably supplied to the metal pattern layer 43. As a result, a voltage can be stably supplied to the pixel circuit 10, and the occurrence of defective light emission of the light-emitting elements EL _R , EL _G , and EL _B can be suppressed.

また、外周領域部２２は、さらに、第１の給電配線層４１上に設けられた第２の給電配線層４２を備え、第１の給電配線層４１は、底面２６において、第２の給電配線層４２を介して金属パターン層４３に電気的に接続されていてもよい。 The peripheral region 22 may further include a second power supply wiring layer 42 provided on the first power supply wiring layer 41, and the first power supply wiring layer 41 may be electrically connected to the metal pattern layer 43 via the second power supply wiring layer 42 at the bottom surface 26.

このように、外周領域部２２が、第１の給電配線層４１に加え、さらに第２の給電配線層４２を備えることで、画素回路１０に電圧を供給する配線の配線抵抗を低くすることができる。これにより、画素回路１０に電圧を安定して供給することができ、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂの発光不良の発生を抑制することができる。 In this way, by providing the second power supply wiring layer 42 in addition to the first power supply wiring layer 41 in the peripheral region 22, it is possible to reduce the wiring resistance of the wiring that supplies voltage to the pixel circuit 10. This allows a stable supply of voltage to the pixel circuit 10, and suppresses the occurrence of light emission defects in the light emitting elements EL _R , EL _G , and EL _B.

また、複数の画素回路１０のそれぞれは、発光素子ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂを発光させるために駆動するトランジスタ（例えば駆動トランジスタＴＤ_Ｒ、ＴＤ_Ｇ、ＴＤ_Ｂ）を有し、トランジスタは、チャネル領域を有する半導体層Ｌ０、ゲート電極を構成する第１配線層Ｌ１、ならびに、ドレイン電極およびソース電極を構成する第２配線層Ｌ２を有するＴＦＴ層５１によって形成されている。ＴＦＴ層５１とＥＬ層５３との間には、層間絶縁層６６、６７が設けられ、外周領域部２２は、層間絶縁層６６、６７の一部によって構成され、外周溝２５は、層間絶縁層６６、６７の一部を貫通する溝であってもよい。 Each of the pixel circuits 10 has a transistor (e.g., driving transistors TD _R , TD _G , TD _B ) that drives the light-emitting elements EL _R , EL _G , EL _B to emit light, and the transistor is formed by a TFT layer 51 having a semiconductor layer L0 having a channel region, a first wiring layer L1 that constitutes a gate electrode, and a second wiring layer L2 that constitutes a drain electrode and a source electrode. Interlayer insulating layers 66, 67 are provided between the TFT layer 51 and the EL layer 53, the peripheral region 22 is formed by part of the interlayer insulating layers 66, 67, and the peripheral groove 25 may be a groove that penetrates part of the interlayer insulating layers 66, 67.

この構成によれば、外周領域部２２において、外周溝２５を適切に形成することができる。これにより、外周溝２５の側面２７に凹部２７ｂを適切に設けることができ、金属パターン層４３が側面２７にて分断して形成されることを抑制できる。これにより、画素回路１０に電圧を安定して供給することができる。 This configuration allows the peripheral groove 25 to be properly formed in the peripheral region 22. This allows the recess 27b to be properly provided on the side surface 27 of the peripheral groove 25, and prevents the metal pattern layer 43 from being divided at the side surface 27. This allows a stable supply of voltage to the pixel circuit 10.

また、層間絶縁層は、ＴＦＴ層５１上に設けられた第１の層間絶縁層６６、および、第１の層間絶縁層６６上に設けられた第２の層間絶縁層６７を含み、複数の傾斜部２７ａおよび凹部２７ｂは、第１の層間絶縁層６６および第２の層間絶縁層６７のそれぞれに設けられていてもよい。 The interlayer insulating layer may also include a first interlayer insulating layer 66 provided on the TFT layer 51 and a second interlayer insulating layer 67 provided on the first interlayer insulating layer 66, and the multiple inclined portions 27a and recesses 27b may be provided in each of the first interlayer insulating layer 66 and the second interlayer insulating layer 67.

これによれば、外周溝２５を構成する層間絶縁層６６、６７において、金属パターン層４３が分断して形成されることを抑制できる。これにより、画素回路１０に電圧を安定して供給することができる。 This prevents the metal pattern layer 43 from being divided in the interlayer insulating layers 66 and 67 that form the peripheral groove 25. This allows a stable supply of voltage to the pixel circuit 10.

また、さらに、側面２７には、天面２４および底面２６に対して平行な平坦部２７ｃが設けられていてもよい。 Furthermore, the side surface 27 may have a flat portion 27c that is parallel to the top surface 24 and the bottom surface 26.

これによれば、金属パターン層４３が側面２７にて分断して形成されることを抑制できる。これにより、画素回路１０に電圧を安定して供給することができる。 This prevents the metal pattern layer 43 from being divided at the side surface 27. This allows a stable supply of voltage to the pixel circuit 10.

本実施の形態に係る表示装置１の製造方法は、複数の画素回路１０を有する画素領域部２１と、画素領域部２１を囲む外周領域部２２と、を備える表示装置１の製造方法であって、外周領域部２２に、底面２６、および、凹部２７ｂを含む側面２７を有する外周溝２５を形成する溝形成工程と、底面２６、凹部２７ｂを含む側面２７、および、側面２７に繋がる外周領域部２２の天面２４に金属パターン層４３を形成する金属パターン層形成工程と、を含む。 The manufacturing method of the display device 1 according to the present embodiment is a manufacturing method of a display device 1 including a pixel region 21 having a plurality of pixel circuits 10 and a peripheral region 22 surrounding the pixel region 21, and includes a groove forming process of forming a peripheral groove 25 having a bottom surface 26 and a side surface 27 including a recess 27b in the peripheral region 22, and a metal pattern layer forming process of forming a metal pattern layer 43 on the bottom surface 26, the side surface 27 including the recess 27b, and the top surface 24 of the peripheral region 22 connected to the side surface 27.

このように、外周領域部２２に、凹部２７ｂを含む側面２７を有する外周溝２５を形成することで、例えば側面２７にレジスト３２を形成する際に、凹部２７ｂによってレジスト３２が保持され、側面２７のレジスト３２が流動して無くなることを抑制できる。そのため、エッチングすべきでない領域の金属パターン層４３がエッチングされることを抑制でき、金属パターン層４３が側面２７にて分断して形成されることを抑制できる。これにより、画素回路１０に電圧を安定して供給することができる。 In this way, by forming the peripheral groove 25 having the side 27 including the recess 27b in the peripheral region 22, for example, when forming the resist 32 on the side 27, the resist 32 is held by the recess 27b, and the resist 32 on the side 27 can be prevented from flowing and disappearing. Therefore, the metal pattern layer 43 in the area that should not be etched can be prevented from being etched, and the metal pattern layer 43 can be prevented from being divided and formed by the side 27. This allows a stable supply of voltage to the pixel circuit 10.

また、溝形成工程は、底面２６、および、凹部２７ｂを含む側面２７を有する外周溝２５に対応するパターン形状を有するフォトマスク３１ａ、３１ｂを用いて、外周領域部２２を露光する工程と、露光後の外周領域部２２を現像することで外周溝２５を形成する工程と、を含んでいてもよい。 The groove forming process may also include a process of exposing the outer peripheral region 22 to light using photomasks 31a and 31b having a pattern shape corresponding to the outer peripheral groove 25 having a bottom surface 26 and a side surface 27 including a recess 27b, and a process of developing the outer peripheral region 22 after exposure to form the outer peripheral groove 25.

これによれば、外周溝２５の側面２７に凹部２７ｂを適切に形成することができる。これにより、金属パターン層４３が側面２７にて分断して形成されることを適切に抑制できる。これにより、画素回路１０に電圧を安定して供給することができる。 This allows the recess 27b to be appropriately formed on the side surface 27 of the peripheral groove 25. This appropriately prevents the metal pattern layer 43 from being divided at the side surface 27. This allows a stable supply of voltage to the pixel circuit 10.

また、金属パターン層形成工程は、底面２６、凹部２７ｂを含む側面２７、および、天面２４に金属膜３３を形成する工程と、金属膜３３上に所定パターンを有するレジスト３２を形成した後、レジスト３２に覆われていない金属膜３３をエッチングする工程と、レジスト３２を除去することで金属パターン層４３を形成する工程と、を含んでいてもよい。 The metal pattern layer formation process may also include a process of forming a metal film 33 on the bottom surface 26, the side surface 27 including the recess 27b, and the top surface 24, a process of forming a resist 32 having a predetermined pattern on the metal film 33, and then etching the metal film 33 that is not covered by the resist 32, and a process of removing the resist 32 to form the metal pattern layer 43.

これによれば、側面２７にレジスト３２を形成する際に、凹部２７ｂによってレジスト３２が保持され、側面２７のレジスト３２が流動することを抑制できる。これにより、エッチングすべきでない領域の金属パターン層４３がエッチングされることを抑制でき、金属パターン層４３が分断して形成されることを抑制できる。これにより、画素回路１０に電圧を安定して供給することができる。 As a result, when the resist 32 is formed on the side surface 27, the resist 32 is held by the recess 27b, and the resist 32 on the side surface 27 can be prevented from flowing. This prevents the metal pattern layer 43 in areas that should not be etched from being etched, and prevents the metal pattern layer 43 from being formed in fragments. This allows a stable supply of voltage to the pixel circuit 10.

（その他の実施の形態）
以上、本開示の各実施の形態に係る表示装置について説明したが、本開示は、個々の実施の形態には限定されない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の一つまたは複数の態様の範囲内に含まれてもよい。 Other Embodiments
Although the display devices according to the embodiments of the present disclosure have been described above, the present disclosure is not limited to the individual embodiments. As long as they do not deviate from the spirit of the present disclosure, various modifications conceived by a person skilled in the art to the present embodiments and forms constructed by combining components in different embodiments may also be included within the scope of one or more aspects of the present disclosure.

例えば、上記説明では、画素回路１０は、発光素子を発光させる表示装置として、駆動トランジスタと、初期化トランジスタと、電圧補償トランジスタと、書き込みトランジスタと、保持容量とを有する、いわゆる４Ｔｒ１Ｃの構成について説明した。しかし、画素回路１０の構成は、これに限らず、例えば、駆動トランジスタ回路と、書き込みトランジスタと、保持容量とを有する、いわゆる２Ｔｒ１Ｃの構成であってもよい。 For example, in the above description, the pixel circuit 10 has been described as a so-called 4Tr1C configuration having a drive transistor, an initialization transistor, a voltage compensation transistor, a write transistor, and a storage capacitor as a display device that causes a light-emitting element to emit light. However, the configuration of the pixel circuit 10 is not limited to this, and may be, for example, a so-called 2Tr1C configuration having a drive transistor circuit, a write transistor, and a storage capacitor.

また、各トランジスタは、例えばＮ型チャネルのＴＦＴ素子であるが、それに限られず、Ｐ型チャネルのＴＦＴ素子であってもよい。また、複数のトランジスタのうちの一部のトランジスタがＮ型チャネルのＴＦＴ素子であって、他のトランジスタがＰ型チャネルのＴＦＴ素子であってもよい。 Although each transistor is, for example, an N-type channel TFT element, the present invention is not limited to this and may be a P-type channel TFT element. Also, some of the multiple transistors may be N-type channel TFT elements, and the other transistors may be P-type channel TFT elements.

例えば、ゲートドライバ１３は、表示パネル１２の片側に配置されていてもよいが、両側に配置されていてもよい。ゲートドライバ１３は、フリップフロップ回路を多段に接続したシフトレジスタで構成されてもよい。また、ゲートドライバ１３は、ＣＭＯＳトランジスタ、Ｎ型チャネルトランジスタ、およびＰ型チャネルトランジスタのいずれのトランジスタで構成されてもよい。 For example, the gate driver 13 may be arranged on one side of the display panel 12, or on both sides. The gate driver 13 may be configured as a shift register in which flip-flop circuits are connected in multiple stages. The gate driver 13 may also be configured as any of the following transistors: CMOS transistors, N-type channel transistors, and P-type channel transistors.

また、データドライバ１５は、表示パネル１２にＣＯＧ（ＣｈｉｐｏｎＧｌａｓｓ）で実装されてもよく、ＣＯＦ（ＣｈｉｐＯｎＦｉｌｍ）で実装されてもよい。 The data driver 15 may also be implemented on the display panel 12 using COG (chip on glass) or COF (chip on film).

本開示は、表示装置として、携帯情報端末、パーソナルコンピュータ、テレビジョン受信機などの様々な映像表示装置に広く利用できる。 This disclosure can be widely used as a display device in a variety of video display devices, such as mobile information terminals, personal computers, and television receivers.

１表示装置
１０、１０Ｃ画素回路
１１Ｒ、１１Ｇ、１１Ｂサブ画素回路
１２表示パネル
１３ゲートドライバ
１５データドライバ
１６コントローラ
１７電源
２１画素領域部
２２外周領域部
２４天面
２５、２５Ａ、２５Ｂ外周溝
２６底面
２７側面
２７ａ傾斜部
２７ｂ凹部
２７ｃ平坦部
３１ａ、３１ｂフォトマスク
３２レジスト
３３金属膜
４０電源端子
４１第１の給電配線層
４２第２の給電配線層
４３金属パターン層
５０基板
５１ＴＦＴ層
５３ＥＬ層
５４陽極層
５５発光層
５６陰極層
６１、６２、６３絶縁層
６６第１の層間絶縁層
６７第２の層間絶縁層
６８第３の層間絶縁層
ＥＬ_Ｒ、ＥＬ_Ｇ、ＥＬ_Ｂ発光素子
Ｌ０半導体層
Ｌ１第１配線層
Ｌ２第２配線層
ＴＤ_Ｒ、ＴＤ_Ｇ、ＴＤ_Ｂ駆動トランジスタ
ＶＣＡＴＨ負電源電圧線（負電源電圧）
ＶＣＣ正電源電圧線（正電源電圧） REFERENCE SIGNS LIST 1 display device 10, 10C pixel circuit 11R, 11G, 11B sub-pixel circuit 12 display panel 13 gate driver 15 data driver 16 controller 17 power supply 21 pixel area 22 peripheral area 24 top surface 25, 25A, 25B peripheral groove 26 bottom surface 27 side surface 27a inclined portion 27b recess 27c flat portion 31a, 31b photomask 32 resist 33 metal film 40 power supply terminal 41 first power supply wiring layer 42 second power supply wiring layer 43 metal pattern layer 50 substrate 51 TFT layer 53 EL layer 54 anode layer 55 light-emitting layer 56 cathode layer 61, 62, 63 insulating layer 66 first interlayer insulating layer 67 second interlayer insulating layer 68 Third interlayer insulating layer EL _R , EL _G , EL _B light emitting element L0 Semiconductor layer L1 First wiring layer L2 Second wiring layer TD _R , TD _G , TD _B drive transistor VCATH Negative power supply voltage line (negative power supply voltage)
VCC Positive power supply voltage line (positive power supply voltage)

Claims

A pixel region having a plurality of pixel circuits and a peripheral region surrounding the pixel region,
the outer periphery region includes an outer periphery groove having a bottom surface and a side surface and surrounding the pixel region, and a top surface connected to the side surface;
The side surface is provided with a plurality of inclined portions inclined with respect to the top surface and the bottom surface, and a recess is located between the plurality of inclined portions,
the top surface, the surfaces of the inclined portions, the surface of the recessed portion, and the bottom surface are covered with a metal pattern layer;
the metal pattern layer is electrically connected to the pixel circuits.

The display device according to claim 1 , wherein the metal pattern layer provided on the top surface and the metal pattern layer provided on the bottom surface are electrically connected via the metal pattern layer provided on the surfaces of the plurality of inclined portions and the surfaces of the recesses.

The display device according to claim 1 , wherein the recess is a groove and is provided so as to surround the pixel region.

The display device according to claim 1 , wherein a plurality of the recesses are provided on the side surface.

Each of the plurality of pixel circuits has a light emitting element,
The light-emitting element is configured by an EL (Electro-Luminescence) layer in which an anode layer, a light-emitting layer, and a cathode layer are laminated,
5. The display device according to claim 1, wherein the metal pattern layer is connected to the cathode layer and supplies a voltage to the cathode of the light-emitting element.

the peripheral region includes a power supply terminal to which a voltage to be supplied to a cathode of the light-emitting element is input, and a first power supply wiring layer connected to the power supply terminal;
The display device according to claim 5 , wherein a part of the first power supply wiring layer constitutes the bottom surface of the outer circumferential groove and is electrically connected to the metal pattern layer provided on the bottom surface.

the peripheral region further includes a second power supply wiring layer provided on the first power supply wiring layer,
The display device according to claim 6 , wherein the first power supply wiring layer is electrically connected to the metal pattern layer on the bottom surface via the second power supply wiring layer.

Each of the plurality of pixel circuits has a transistor that drives the light emitting element to emit light,
The transistor is formed by a TFT (Thin Film Transistor) layer having a semiconductor layer having a channel region, a first wiring layer constituting a gate electrode, and a second wiring layer constituting a drain electrode and a source electrode,
an interlayer insulating layer is provided between the TFT layer and the EL layer;
the peripheral region is formed by a part of the interlayer insulating layer,
8. The display device according to claim 5, wherein the peripheral groove is a groove that penetrates a part of the interlayer insulating layer.

the interlayer insulating layer includes a first interlayer insulating layer provided on the TFT layer and a second interlayer insulating layer provided on the first interlayer insulating layer;
The display device according to claim 8 , wherein the plurality of inclined portions and the recessed portion are provided in the first interlayer insulating layer and the second interlayer insulating layer, respectively.

The display device according to claim 9 , further comprising a flat portion on the side surface that is parallel to the top surface and the bottom surface.

A method for manufacturing a display device including a pixel region having a plurality of pixel circuits and a peripheral region surrounding the pixel region, the method comprising the steps of:
a groove forming step of forming a peripheral groove having a bottom surface and a side surface including a recess in the peripheral region;
a metal pattern layer forming step of forming a metal pattern layer on the bottom surface, the side surface including the recess, and a top surface of the outer peripheral region portion connected to the side surface;
A method for manufacturing a display device comprising the steps of:

The groove forming step includes:
exposing the outer periphery region to light using a photomask having a pattern shape corresponding to the outer periphery groove having the bottom surface and the side surface including the recess;
developing the exposed peripheral region to form the peripheral groove;
The method for manufacturing a display device according to claim 11 ,

The metal pattern layer forming step includes:
forming a metal film on the bottom surface, the side surface including the recess, and the top surface;
forming a resist having a predetermined pattern on the metal film, and then etching the metal film that is not covered with the resist;
removing the resist to form the metal pattern layer;
The method for manufacturing a display device according to claim 11 or 12, comprising: