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JP7429089B2 - 過渡事象の影響を受けないレベルシフタ - Google Patents

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JP7429089B2
JP7429089B2 JP2020536566A JP2020536566A JP7429089B2 JP 7429089 B2 JP7429089 B2 JP 7429089B2 JP 2020536566 A JP2020536566 A JP 2020536566A JP 2020536566 A JP2020536566 A JP 2020536566A JP 7429089 B2 JP7429089 B2 JP 7429089B2
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Description

本願は、一般に、独立した電圧ドメイン間で信号をシフトさせるためのレベルシフタ回路要素に関する。
レベルトランスレータと呼ばれることもあるレベルシフタは、（例えば、論理システム及び／又は電力システムにおいて）一層低い電圧の回路要素と一層高い電圧の回路要素との間を、一層高い電圧の回路要素と一層低い電圧の回路要素との間で信号を安全に変換することなどによってインターフェースする。例えば、レベルシフタは、（一層高い電圧の回路要素からの）一層高い電圧から一層低い電圧の回路要素を隔離及び保護し得、そうしないと、一層高い電圧は一層低い電圧の回路要素を損傷させるおそれがある。
レベルシフタの例示の応用例には、オートモーティブシステムが含まれる。或るオートモーティブシステムにおいて、バッテリー電圧はＤＣ電圧であり、ＤＣ電圧は、オルタネータ又はジェネレータ動作、周囲又はエンジン温度、及び負荷に応じて、３ボルトもの低さから４０ボルトもの高さまで変化し得、一方で、公称バッテリー電圧は約１２ボルトである。オートモーティブシステムは、パワー電界効果トランジスタ（「パワーＦＥＴ」）を含むが、これらのパワーＦＥＴは、生じ得るバッテリー電圧の全域に定格されない。その代わりに、これらのパワーＦＥＴは、ゲート－ソース電圧（Ｖｇｓ）に対して３．３ボルト～５ボルトの例示の安全な電圧範囲を有し得、低オン抵抗及び低静電容量を有し得る。これらのパワーＦＥＴを恒久的に損傷させることを避けるため、オートモーティブシステムは、ゲート電圧が安全な電圧範囲内にあることを保証しなければならない。
レベルシフタのための付加的な応用例が、入力端子上に１０ＭＨｚもの高さの動作周波数を必要とし得るスイッチング電力コンバータを含む。或るＤＣ－ＤＣコンバータ応用例において、レベルシフタ速度は（少なくとも部分的に）、スイッチングコンバータが用い得る最小のデューティサイクルを制限し、それゆえ、実現され得る電圧変換のレベルを限定する。例えば、いくつかのコンバータにおいて、レベルシフタは、必要とされる動作周波数を実現するために、５ナノ秒未満など、急速な立ち上がり及び立ち下がり時間（Ｔｒ、Ｔｆ）を有さなければならない。
レベルシフタには、ドレイン拡張された金属酸化物半導体（ＤＥＭＯＳ）トランジスタを含むものがある。或るＤＥＭＯＳトランジスタは、そのゲート下の電界を低減させる、拡張され軽くドープされたドレイン領域を有する。この低減された電界は、（他のＭＯＳトランジスタと比較して）ドレイン‐ソース（ＶＤＳ）降伏電圧を増加させ、そのため、異なる電圧動作レベルを有する二つの電力ドメイン間をインターフェースするためにＤＥＭＯＳトランジスタが有用である。というのも、ＤＥＭＯＳトランジスタは、異なるレベルの電圧を結合するために適しているからである。他のＭＯＳトランジスタタイプと比較して、ＤＥＭＯＳトランジスタは、より大きな寄生静電容量を有し、より大きなシリコン領域を占める。また、ＤＥＭＯＳトランジスタデバイスを備えるレベルシフタが、非対称信号変換、高電力使用、及び低帯域幅を示し得る。
説明される例において、或る装置が、第１の正の供給電圧及び第１の負の供給電圧に結合される少なくとも一つのラッチを含む。ラッチは、互いにバックツーバック結合される第１のインバータ及び第２のインバータを有し、ラッチは、第１のセット信号及び第１のリセット信号に応答して、第１のラッチ状態に対応する第１の電圧及び第２のラッチ状態に対応する第２の電圧を出力するように結合される。隔離回路が、第２の正の供給電圧及び第２の負の供給電圧に結合され、第２のセット信号、第２のリセット信号、及びイネーブル信号を受信するように結合され、第２の正の供給電圧は、第１の正の供給電圧に対して浮遊している。隔離回路は、第２のセット信号及び第２のリセット信号に応答して第１のセット信号及び第１のリセット信号を出力するように結合され、隔離回路は、二ペアより少ないドレイン拡張された金属酸化物半導体（ＤＥＭＯＳ）トランジスタを含む。
レベルシフタのブロック図である。
従来技術のレベルシフタアーキテクチャの概略図である。
別の従来技術のレベルシフタアーキテクチャの概略図である。
ゼロ静止電力を有する例示のレベルシフタのブロック図である。
レベルシフタのための例示の高電圧コア及び隔離回路のブロック図である。
レベルシフタのための例示のスタートアップセクションの概略図である。
レベルシフタのための例示のパルス生成器セクションの概略図である。
レベルシフタの別の例示の高電圧コア及び隔離回路の概略図である。
ゼロ静止電力を有するレベルシフタの例示の動作のフローチャートである。
図面において、特に指示のない限り、対応する数字及び記号は、概して、対応する部分を指す。図面は必ずしも一定の縮尺で描かれていない。用語「結合される」は、介在要素を備えて成される接続を含み得、「結合される」任意の要素間に付加的な要素及び種々の接続が存在し得る。
後述される例において、回路が「ゼロ静止電力」を有するものとして説明される。静止電力とは、バイアス電流に起因して用いられる電力や、安定した回路状態を維持するために用いられる電力など、意図的に消費される電力である。静止電力は、回路が状態を変化させていないときに消費される電力である。「ゼロ静止電力」を有する回路とは、回路が安定しており、状態を変化させていないとき、電力を消費しない回路である。それでも、ゼロ静止電力を有する回路が、漏れ電流に起因していくらかのごくわずかな電力消費を有する。漏れ電流は、半導体デバイス物理学に起因した、回路に本質的に流れる電流であり、なくすことができない。本説明のため、回路が状態を変化させていないときに流れる漏れ電流のみを有する回路要素が、ゼロ静止電力を示す。
本記載において、例示の低電圧ドメインがデジタル論理を含み、このデジタル論理の互換性のある電圧範囲は、正の供給電圧と負の供給電圧との間、又は、正の供給電圧と基準電圧（例えば、接地）との間で、約５ボルト又はそれ未満である。同様に、本記載において、例示の高電圧ドメインがデジタル論理を含み、このデジタル論理の互換性のある電圧範囲は、正の供給電圧と負の供給電圧との間、又は、正の供給電圧と基準電圧（例えば、接地）との間で、約５～６ボルト又はそれ未満である。しかし、高電圧ドメイン及び低電圧ドメインは、互いから独立しており（例えば、互いに対して浮遊しており）、そのため、（ａ）高電圧ドメインの正の供給電圧は、低電圧ドメインの正の供給電圧を最大で数百ボルト上回ることがあり、（ｂ）同様に、高電圧ドメインの基準電圧は、低電圧ドメインの基準電圧を最大で数百ボルト上回ることがある。
図１は、或るレベルシフタのブロック図である。レベルシフタ１００が、４つの電力供給ライン、即ち、第１の正の供給電圧ＶＤＤＨ１０７、第１の負の供給電圧ＶＳＳＨ１０５、第２の正の供給電圧ＶＤＤＬ１０３、及び第２の負の供給電圧ＶＳＳＬ１０１を有する。レベルシフタ１００は、３つのセクション、即ち、低電圧セクション（ＬＶＳ）１２０、隔離セクション（ＩＳＯ）１３０、及び高電圧セクション（ＨＶＳ）１４０を有する。低電圧セクション１２０は入力信号ＳＩＧ＿ＩＮ１２５を受信する。高電圧セクションＨＶＳ１４０は出力信号ＳＩＧ＿ＯＵＴ１４５を有する。その他のレベルシフタにおいて、入力は高電圧ドメイン信号であり得、出力は低電圧ドメイン信号であり得、その場合、レベルシフタは、高電圧ドメインから低電圧ドメインに信号をシフトさせ得る。本願における例示の配置が、両方の状況において有用である。二つの信号１２１、１２３が、低電圧セクションＬＶＳ１２０を隔離セクションＩＳＯ１３０に結合する。信号１３１、１３３が、ＩＳＯ１３０をＨＶＳ１４０に結合する。
動作において、ＬＶＳ１２０が、入力ＳＩＧ＿ＩＮ１２５上で低電圧ドメイン入力信号を受信する。これに応じて、ＬＶＳ１２０は、相補信号１２１、１２３をＩＳＯ１３０に出力する。ＩＳＯ１３０は、相補信号１３１、１３３をＨＶＳ１４０に出力する。ＩＳＯ１３０ブロック内で、要素が、ＬＶＳ１２０からの低電圧ドメイン信号を保護し、これを、高電圧ドメインセクションＨＶＳ１４０における一層高い電圧に変換する。理想的には、レベルシフトは、他の回路に対して透過的である。しかし、実際のレベルシフタ回路において、低電圧システムと高電圧システムとの間で信号をインターフェースするために用いられるＩＳＯ１３０内の種々の回路要素は、何らかのアーチファクトを有する。
一例において、ドレイン拡張された金属酸化物半導体（ＤＥＭＯＳ）トランジスタが、高電圧ドメインから低電圧回路要素を隔離するために用いられる。ＤＥＭＯＳトランジスタが、（他の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と比較したとき）ドレインからソースへの高い降伏電圧を有する。ＬＶＳ１２０とＨＶＳ１４０との間で信号を結合するために、ＩＳＯ１３０ブロックにおいてＤＥＭＯＳトランジスタが用いられる。ＤＥＭＯＳトランジスタは、ＬＶＳ１２０における低電圧回路要素に対して高電圧保護を提供する。しかし、ＤＥＭＯＳトランジスタは、（標準的なＭＯＳＦＥＴトランジスタと比較したとき）大きな寄生静電容量を有する物理的に大きなトランジスタである。寄生静電容量が大きいと、低電力において低帯域幅でスイッチング速度が遅くなり、或いは代替として、一層高い帯域幅信号のために電力使用が比較的高くなる。代替の例において、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）トランジスタが、ＨＶＳにおける高電圧から、ＬＶＳにおける低電圧回路要素を遮蔽するために有用である。
また、ＬＶＳ１２０とＨＶＳ１４０との間で電圧を変換するために、ＩＳＯ１３０ブロック内でレジスタ（図１には図示せず）が用いられ得る。レジスタを用いるレベルシフト回路において、レジスタは特定の応用例のために選択される。一層低い抵抗が選択されるとき、レジスタのサイズは一層小さく、回路は一層高い帯域幅を有する。しかし、低抵抗は、高電力消費及び一層高い静止電流の要因となり得るので、設計トレードオフが在る。バッテリー駆動の応用例にとって、高電力及び／又は一層高い静止電流は、それに応じてバッテリー寿命が短くなるので、望ましくない。また、レベルシフタにおけるレジスタの使用は、ゼロ静止電力システムの可能性を妨げる。というのも、電力供給と接地との間に抵抗経路が在り、静止電流がそこを流れており、（安定した動作条件においてさえ）回路が静止電力を消費するからである。
図２は、従来技術のレベルシフタ２００の回路図であり、レベルシフタ２００は、３つのセクション、すなわち、ＬＶＳ２２０（低電圧セクション）、ＩＳＯ２３０（隔離セクション）、及びＨＶＳ２４０（高電圧セクション）を有する。図２において、明確にするため、図１において用いられたものと類似の要素に対して、類似の参照標示が用いられる。ＬＶＳ２２０が入力ＳＩＧ＿ＩＮ２２５上で信号を受信し、ＬＶＳ２２０からの出力ラインＳＩＧ＿ＯＵＴ２４５がＨＶＳ２４０に結合する。ＬＶＳ２２０からの二つのノード２２１、２２３がＩＳＯ２３０に結合し、ＩＳＯ２３０からの二つのラインがＨＶＳ２４０に結合する。レベルシフタ２００が、低電圧ドメイン及び高電圧ドメインを結合する。高電圧ドメインは、第１の正の供給電圧ＶＤＤＨ２０７及び第１の負の電力供給電圧ＶＳＳＨを含む。低電圧ドメインは、第２の正の供給電圧ＶＤＤＬ２０３及び第２の負の供給電圧ＶＳＳＬ２０１を含む。この例では、第１の正の供給電圧ＶＤＤＨは、高電圧ドメイン供給であり、低電圧ドメイン供給である第２の正の供給電圧ＶＤＤＬより大きい。二つの正の供給電圧は独立しており、互いに対して浮遊している。同様に、高電圧ドメインの一部である第１の負の供給電圧ＶＳＳＨ、及び、低電圧ドメインの一部である第２の負の供給電圧ＶＳＳＬは独立しており、互いに対して浮遊している。
ＬＶＳ２２０が、二つのＮ型ＭＯＳ（ＮＭＯＳ）トランジスタＭ１、Ｍ２と、インバータＩ１とを含む。ＩＳＯ２３０が、二つのＰ型ＭＯＳ（ＰＭＯＳ）トランジスタＭ３及びＭ４と、二つのＮＭＯＳトランジスタＭ７及びＭ８とを含む。ＩＳＯ２３０内の４つのトランジスタＭ３、Ｍ４、Ｍ７、及びＭ８は、ＤＥＭＯＳトランジスタである。ＨＶＳ２４０が、二つのＰＭＯＳトランジスタＭ５、Ｍ６と、インバータＩ２とを含む。トランジスタＭ５及びＭ６は、ラッチを形成するために交差結合されたゲート端子及びドレイン端子を有する。インバータＩ２のための入力はノード２４１に結合し、インバータＩ２の出力は出力ラインＳＩＧ＿ＯＵＴ２４５に結合する。
動作において、ＬＶＳ２２０が、入力ラインＳＩＧ＿ＩＮ２２５上で正の入力を受信する。ＳＩＧ＿ＩＮ２２５は、トランジスタＭ１のゲート端子に及びインバータＩ１の入力に結合する。インバータＩ１の出力はＭ２のゲートに結合する。正の入力信号に応答して、トランジスタＭ１が導通し、そのため、トランジスタＭ１の動作によって、ノード２２１、２３１及び２４１が、第２の負の供給電圧又は接地ＶＳＳＬ２０１に結合する。トランジスタＭ１がオンになり導通した後、トランジスタＭ７及びＭ３が導通し、ノード２４１を「論理低」電圧にプルダウンする。ノード２４１が低になった後、インバータＩ２が信号を反転させ、入力パルスと同じ極性に一致する高信号を出力ラインＳＩＧ＿ＯＵＴ２４５上で生成する。インバータＩ２は、第１の正の供給電圧ＶＤＤＨ２０７及び第１の負の供給電圧ＶＳＳＨ２０５を含む高電圧ドメインからの電圧によって供給され、そのため、インバータＩ２からの出力信号は、高電圧ドメイン内の電圧である。また、ノード２４１における低がトランジスタＭ６をオンにし、その後、これが、ノード２４３において高電圧を提供し、トランジスタＭ５（ＰＭＯＳトランジスタである）をオフにする。交差結合されたトランジスタＭ５、Ｍ６は、ラッチとして作用し、ノード２４３、２４１における電圧を強化及び安定化させる。
入力ＳＩＧ＿ＩＮにおける低になる信号の場合、レベルシフタ２００は、上述したものと同様の方式で動作する。この場合、トランジスタＭ１は導通していないが、インバータＩ１がトランジスタＭ２のゲートに高電圧を配し、その後トランジスタＭ２はオンになり導通する。トランジスタＭ２が、ノード２２３、２３３、及び２４３を、低電圧ドメインの第２の負の供給電圧ＶＳＳＬ２０１に結合する。Ｍ５がＰＭＯＳデバイスなので、トランジスタＭ５のゲートにおける低電圧がＭ５をオンにする。トランジスタＭ５が、高電圧ドメインの第１の正の供給電圧ＶＤＤＨ２０７をノード２４１に結合し、ノード２４１は、インバータＩ２への入力である。その後、インバータＩ２は、出力ラインＳＩＧ＿ＯＵＴ２４５上で低信号を出力し、そのため、出力は再び、ラインＳＩＧ＿ＩＮにおいて入力パルスを追跡する。高電圧ドメイン電圧ＶＤＤＨ２０７及びＶＳＳＨ２０５は、インバータＩ２に電力供給する。それゆえ、出力ラインＳＩＧ＿ＯＵＴ２４５上の出力電圧は、第１の正の供給電圧ＶＤＤＨ及び第１の負の供給電圧ＶＳＳＨを有する範囲まで及び、それゆえ、電圧レベルは、ＳＩＧ＿ＩＮにおける低電圧ドメイン入力信号から、ＳＩＧ＿ＯＵＴにおける高電圧ドメイン出力信号までシフトされる。
ノード２３１及び２３３における電圧は、第２の負の供給電圧ＶＳＳＬ２０１辺りから、第１の正の供給電圧ＶＤＤＨ２０７辺りの範囲まで及び、同時に、これらのノードは、二つのＤＥＭＯＳトランジスタペア、Ｍ３、Ｍ７と、Ｍ４、Ｍ８とからの高寄生静電容量に結合される。ＤＥＭＯＳトランジスタは物理的に大きく、結果として、大きな寄生静電容量を有する。寄生静電容量が大きいと、これらのトランジスタのための遷移時間が比較的遅くなり、動的電力消費が一層高くなる。というのも、回路が状態を変化させるとき、寄生コンデンサが充電及び放電されるからである。図２におけるレベルシフタ２００の別のアーチファクトは、トランジスタＭ１、Ｍ２を介する放電時間は、通常、トランジスタＭ５、Ｍ６を介する充電時間よりはるかに速いので、ノード２３１及び２３３の充電及び放電時間が異なることである。ＮＭＯＳトランジスタＭ１、Ｍ２を介する放電は、ＰＭＯＳトランジスタＭ５、Ｍ６のための放電より速い。従って、レベルシフタ２００は非対称の動作特性を有し、これは望ましくない。
図３は、別の従来技術のレベルシフタ３００の回路図であり、レベルシフタ３００は、３つのセクションを、すなわち、ＬＶＳ３２０（低電圧セクション）、ＩＳＯ３３０（隔離セクション）、及びＨＶＳ３４０（高電圧セクション）を有する。図３において、明確にするため、図２と類似の要素に対して、類似の参照標示が用いられる。ＬＶＳ３２０が、入力ラインＳＩＧ＿ＩＮ３２５上で入力を受信し、出力信号ＳＩＧ＿ＯＵＴ３４５がＨＶＳ３４０に結合する。ＬＶＳ３２０は、二つのノード３３１、３３３においてＩＳＯ３３０に結合し、ＩＳＯ３３０は、二つのノード３４１、３４３を用いてＨＶＳ３４０に結合する。レベルシフタ３００は、低電圧ドメインと高電圧ドメインを結合する。高電圧ドメインは、第１の正の供給電圧ＶＤＤＨ３０７及び第１の負の供給電圧ＶＳＳＨ３０５を含む。低電圧ドメインは、第２の正の供給電圧ＶＤＤＬ３０３及び第２の負の供給電圧ＶＳＳＬ３０１を含む。例示の低電圧ドメインが、０～５又は６ボルトの論理互換性のある電圧範囲を有する。高電圧ドメインは、第１の正の供給電圧ＶＤＤＨと第１の負の供給電圧ＶＳＳＨとの間に類似の範囲を有し得る。これら二つのドメインは、独立しており、互いに対して浮遊しており、低電圧ドメインの第２の負の供給電圧ＶＳＳＬと高電圧ドメインの第１の負の供給電圧ＶＳＳＨとの間の差は、（例えば、システムの特有の仕様に従って）０から２０ボルト、４０ボルト、それどころか１００ボルト或いはそれ以上のまでわたり得る。高電圧ドメインの第１の正の供給電圧ＶＤＤＨから低電圧ドメインの第２の正の供給電圧ＶＳＳＨの間のデルタは、ゼロから多くても１００ボルトまでの任意の値であり得る。ＬＶＳ３２０は、二つのＮＭＯＳトランジスタＭ７、Ｍ８と、インバータＩ１とを含む。ＩＳＯ３３０は、二つのＰＭＯＳトランジスタＭ３、Ｍ４を含む。この例では、トランジスタＭ３、Ｍ４、Ｍ７、及びＭ８は全て、ＤＥＭＯＳトランジスタである。ＨＶＳ３４０は、二つのＰＭＯＳトランジスタＭ５、Ｍ６と、二つのＮＭＯＳトランジスタＭ９、Ｍ１０と、インバータＩ２とを含む。トランジスタＭ５及びＭ６は、交差結合されたゲート及びドレイン端子を有する。ノード３４１がインバータＩ２に結合し、インバータＩ２の出力はラインＳＩＧ＿ＯＵＴ３４５に結合する。トランジスタＭ９及びＭ１０は、互いに結合されるゲート及びソースを備えるクランピングダイオードとして作用する。トランジスタＭ９が、Ｍ３のソース及びゲート間にダイオード結合され、トランジスタＭ１０が、トランジスタＭ４のソース及びゲート間にダイオード結合される。
図３におけるレベルシフタ３００は、図２のレベルシフタ２００の動作と類似の方式で動作し、そのため、本願では、レベルシフタ３００の回路動作を更に説明しない。レベルシフタ３００は、いくつかの違いはあるが、レベルシフタ２００と類似の構造を有する。レベルシフタ３００において、ＤＥＭＯＳトランジスタＭ３及びＭ４のソースが、高電圧ドメインの負の供給電圧ＶＳＳＨからダイオード電圧降下以上に移動することが、図３におけるダイオード結合されるトランジスタＭ９及びＭ１０によって防止される。このクランピングアクションは、（トランジスタＭ３及びＭ４のための最大ゲート－ソース電圧ＶＧＳを制御することによって）ノード３４１上の電圧振幅を低減し、トランジスタ内のゲート酸化物を過度の電界から保護する。図２のレベルシフタ２００と比較した別の違いにおいて、図３のレベルシフタでは、ＬＶＳ３２０は、プルダウントランジスタのためのＤＥＭＯＳトランジスタＭ７、Ｍ８を直接に用いる。図３のレベルシフタ配置において、図２のＬＶＳ２２０において用いられるプルダウントランジスタをなくすことで、シリコン空間が節減され、スイッチング時間が低減される。しかし、図３におけるノード３３１及び３３３は、やはり、Ｍ３、Ｍ７、及びＭ４、Ｍ８を含む二つのＤＥＭＯＳトランジスタペアからの大きな寄生静電容量を充電及び放電する必要がある。
レベルシフタのための例示の配置が、ＤＥＭＯＳトランジスタの数を、二ペアより少ないＤＥＭＯＳトランジスタまで低減させると、一層高速な動作となり、一方で、低電圧回路要素に高電圧保護を依然として提供する。また、例示の配置は、ＤＥＭＯＳトランジスタの残りのペアへの低インピーダンス経路を特徴とし、そのため、ＤＥＭＯＳトランジスタにおける寄生静電容量は急速に充電及び放電され得る。いくつかの例において、或る回路及び方法は、レベルシフタがイナクティブであり、状態を変化させていないとき、静止電力をゼロまで低減する。
図４は、ゼロ静止電力を有する例示の高速の対称レベルシフタのブロック図である。例えば、入力における変化がない状態の間消費される電力は、ピコアンペアからナノアンペアの範囲を有する。この配置において、入力遷移間で電流経路が閉じられ、そのため、後に更に説明するように、静止状態の回路に電流が流れない。一例において、高電圧ドメインの第１の正の供給電圧が、２０ボルト以上、低電圧ドメインの第２の正の供給電圧を上回る。図４における例によって、信号が、低電圧ドメインにおける入力から高電圧ドメインにおける出力にトランスレートされる。
レベルシフタ４００が４つのブロックを有する。４つのブロックとは、スタートアップ４１０、ＰＧＳ（パルス生成器セクション）４２０、ＩＳＯ（隔離）４３０、及びＨＶＣ（高電圧コア）４４０である。
レベルシフタ４００は、第１の正の供給電圧及び第１の負の供給電圧を有する高電圧ドメインを、第２の正の供給電圧及び第２の負の供給電圧を有する低電圧ドメインに結合する。低電圧ドメインは、第２の負の供給電圧又は接地電位ＶＳＳＬ４０１及び第２の正の供給電圧ＶＤＤＬ４０３を含む。これらの電圧は、パルス生成セクションＰＧＳ４２０及び隔離セクションＩＳＯ４３０に結合する。高電圧ドメインは、スタートアップ４１０及びＨＶＣ４４０に結合される、第１の負の供給電圧ＶＳＳＨ４０５及び第１の正の供給電圧ＶＤＤＨ４０７を含む。入力ＳＩＧ＿ＩＮ４２５は低電圧ドメイン信号であり、一方、出力ＳＩＧ＿ＯＵＴ４４５は高電圧ドメイン信号である。一例において、低電圧ドメインの第２の正の供給電圧ＶＤＤＬ４０３は、第２の負の供給電圧ＶＳＳＬ４０１を上回る「論理高」電圧であり得、そのため、ＶＤＤＬは、ＶＳＳＬを５～６ボルト上回り得る。或る代替の配置において、論理高は、例えば３．３ボルトであり得、そのため、第２の正の供給電圧ＶＤＤＬ４０３は、第２の負の供給電圧ＶＳＳＬより３．３ボルト又は約３ボルト大きいものであり得る。また、高電圧ドメインの第１の正の供給電圧ＶＤＤＨは、例えば、高電圧ドメインの第１の負の供給電圧ＶＳＳＨを上回る「論理１」電圧であり得る。電圧ドメインにおける負電位と正電位との間で、３．３Ｖなどの、他の電圧範囲（又は１２Ｖなどの、更に一層高い範囲）が用いられてもよい。上述したように、これら二つの電圧ドメインは、互いから独立しており、互いに対して浮遊している。一例において、高電圧ドメインの第１の正の供給電圧ＶＤＤＨは、低電圧ドメインの第２の正の供給電圧ＶＤＤＬを、２０ボルトなど、数ボルト上回り得る。代替の例において、二つのドメインが独立し、互いに対して浮遊しているので、差は数百ボルトもの大きさとなり得る。更なる代替の配置において、入力信号ＳＩＧ＿ＩＮは高電圧ドメイン信号であり得、一方、出力信号ＳＩＧ＿ＯＵＴは低電圧ドメイン信号である。
図４において、スタートアップブロック４１０は、出力ライン４１１を介してＨＶＣ４４０に結合する。ＰＧＳブロック４２０は、入力ラインＳＩＧ＿ＩＮ４２５を有し、ラインＩＮ＿Ｒ、ＩＮ＿Ｓ、及びＥＮによってＩＳＯ４３０に結合する。ＩＳＯ４３０は、ＩＳＯ４３０からのラインＲＳＴ＿及びラインＳＥＴ＿によってＨＶＣ４４０に結合する。ＨＶＣ４４０は、出力ラインＳＩＧ＿ＯＵＴ４４５を有する。第１のリセット信号ＲＳＴ＿及び第１のセット信号ＳＥＴ＿は、ＨＶＣ４４０に入力され、それぞれ、第２のセット信号ＩＮ＿Ｓ及び第２のリセット信号ＩＮ＿Ｒに応答して遷移する。第２のセット信号ＩＮ＿Ｓ及び第２のリセット信号ＩＮ＿Ｒは、ＰＧＳブロック４２０からＩＳＯブロック４３０に入力される。
動作において、スタートアップ４１０は、パワーアップ動作の間、高電圧ドメインの第１の正の供給電圧ＶＤＤＨが所定のレベルに達するまで、出力信号ＳＩＧ＿ＯＵＴ４４５のレベルが制御されることを保証する。スタートアップ４１０は、論理レベルに対応する既知のレベルにおいて動作を開始する。スタートアップが完了した後、入力において相補信号が受信されるまで、初期状態は維持される。一例において、ＳＩＧ＿ＯＵＴ４４５が、高電圧ドメインのため「論理低」電圧で（すなわち、第１の負の供給電圧ＶＳＳＨの電圧で又はその辺りで）開始する。別の例において、ＳＩＧ＿ＯＵＴが、「論理高」電圧に（すなわち、第１の正の供給電圧ＶＤＤＨに又はその辺りに）保たれ得る。スタートアップ４１０は、パワーアップ時間の間、ＨＶＣ４４０及びＩＳＯ４３０における回路要素を安定に保つ。電力が安定し、所定のレベルになった後、スタートアップブロック４１０は、ディセーブルされ、もはやアクティブでない。
レベルシフタ４００の低電圧ドメイン部におけるＰＧＳブロック４２０が、ラインＳＩＧ＿ＩＮ４２５上で入力信号を受信する。この入力信号から、ＰＧＳ４２０は、第２の相補セット信号ＩＮ＿Ｓ及び第２の相補リセット信号ＩＮ＿Ｒをつくる。入力ＳＩＧ＿ＩＮ上の信号の各遷移において、ＰＧＳ４２０は、１０ナノ秒など、短持続時間ＥＮ（イネーブル）パルスを出力する。図４に示すように、信号ＩＮ＿Ｒ、ＩＮ＿Ｓ、及びＥＮは、ＩＳＯ４３０に結合する。ＩＳＯ４３０は、ＤＥＭＯＳトランジスタの単一ペア（図４では見えないが、更に後述される）を用いて、ＰＧＳ４２０における低電圧ドメイン信号に、通信及び高電圧隔離保護を提供する。ＰＧＳ４２０からのＥＮパルスは、ＩＳＯ４３０が電力を受けとる時間の長さを決定する。ＩＳＯ４３０が給電されない期間において、ＩＳＯ４３０における回路に電流は流れない。
図４において、ＨＶＣブロック４４０は、ラインＳＩＧ＿ＯＵＴ４４５上で高電圧ドメイン論理出力を提供する。ＨＶＣ４４０は、少なくとも一つのセット‐リセット（ＳＲ）ラッチ（図４に図示しないが、後述される）を含む。ラッチは、レベルシフタ４００が給電され、入力遷移に応答していない時間の間、ＳＩＧ＿ＯＵＴ４４５上の高電圧ドメイン論理レベルが安定レベルに維持されることを保証する。ＨＶＣ４４０は、上述したように、ＥＮパルスがアクティブである時間の間、セット信号及びリセット信号を処理する。ＥＮパルスがアクティブであるとき、ＨＶＣ４４０内のラッチは、ラインＳＩＧ＿ＩＮ上の信号に応じて状態を変化させ得、ラッチ状態は、出力ＳＩＧ＿ＯＵＴ４４５上の電圧を決定する。いくつかの配置において、更に後述するように、ラッチは、バックツーバックインバータのペアを用いて実装され、インバータの各々は、独立した正の供給電圧を有する。インバータへの正の供給電圧は、入力における変化に応答して非対称に低減される。一つのインバータに、低減された正の供給電圧が供給されている一方で、もう一つのインバータに充分な正の供給電圧ＶＤＤＨを供給することによって、第１の論理状態から第２の論理状態へのラッチ遷移が一層迅速に成され、回路性能が向上する。
図５は、ゼロ静止電力を有する高速の対称レベルシフタのための、高電圧コア５４０及び隔離回路５３０のための例５００のブロック図である。例えば、図５のブロック図は、図４のブロック、ＩＳＯ４３０及びＨＶＣ４４０を実装するために適している。例５００は、（ａ）Ｍ１ ５４７、Ｍ２ ５５８、Ｍ３ ５６８、Ｍｒ５５０、及びＭｓ５６０である５つのＭＯＳＦＥＴと、（ｂ）ＳＳ１ ５５２、ＳＳ２ ５６４、ＳＲ１ ５６２、及びＳＲ２ ５５４である４つのスイッチと、（ｃ）Ｕ１ ５６６、Ｕ２ ５５６、及びＵ３ ５４１である３つのインバータと、（ｄ）第１の正の供給電圧ＶＤＤＨ５０７、第１の負の供給電圧ＶＳＳＨ５０５、及び第２の負の供給電圧ＶＳＳＬ５０１のための３つの電力供給入力と、（ｅ）第２のセット信号ＩＮ＿Ｓ５２１、第２のリセット信号ＩＮ＿Ｒ５２２、及びイネーブル信号ＥＮ５２４である３つの信号入力と、（ｆ）ＳＩＧ＿ＯＵＴ５４５である一つの出力とを有する。インバータＵ１ ５６６及びＵ２ ５５６は、正であり、別個の第１及び第２のインバータ供給電圧を、それぞれ、ノード５８３及び５８１から受信し、これらの供給電圧は、更に後述するように、独立して生じる。
入力ＥＮ５２４上のアクティブパルス信号が、Ｍ１ ５４７のゲート端子に結合し、第２のセット信号である入力ＩＮ＿Ｓ５２１がＭ３ ５６８ゲート端子に結合し、第２のリセット信号である入力ＩＮ＿ＲがＭ２ ５５８のゲート端子に結合する。出力ＳＩＧ＿ＯＵＴ５４５が、インバータＵ３ ５４１の出力端子に結合する。第２の負の供給電圧信号ＶＳＳＬ５０１は、Ｍ１ ５４７のソース端子に結合する。第１の負の供給電圧ＶＳＳＨ５０５は、３つのインバータＵ１ ５６６、Ｕ２ ５５６、及びＵ３ ５４１のための負の電力供給端子に結合される。第１の正の供給電圧ＶＤＤＨ５０７は、Ｕ３ ５４１の正の電力供給と、Ｍｓ５６０のソース端子と、Ｍｒ５５０のソース端子と、４つのスイッチＳＳ１ ５５２、ＳＲ２ ５５４、ＳＳ２ ５６４、及びＳＲ１ ５６２の第１の端子とに結合する。ＳＳ１ ５５２の第２の端子は、Ｍｒ５５０のドレイン及びゲート端子と、Ｍ２ ５５８のドレイン端子と、Ｕ２ ５５６の正の供給５８１とに結合する。ＳＲ１ ５６２の第２の端子は、ＭＳ５６０のドレイン及びゲート端子と、Ｕ１ ５６６の正の電力供給５８３と、Ｍ３ ５６８のドレイン端子とに結合する。ＳＲ２ ５５４の第２の端子は、Ｕ２ ５５６の入力と、Ｕ３ ５４１の入力と、Ｕ１ ５６６の出力とに結合する。ＳＳ２ ５６４の第２の端子は、Ｕ１ ５６６の入力と、Ｕ２ ５５６の出力とに結合する。Ｍ１ ５４７のドレイン端子は、Ｍ２ ５５８及びＭ３ ５６８のソース端子に結合する。
高電圧ドメインの第１の正の供給電圧ＶＤＤＨ５０７及び第１の負の供給電圧ＶＳＳＨ５０５は、それぞれ、第１の電力供給（ＰＳ１）の正及び負の接続である。第２の正の供給電圧ＶＤＤＬ（図示せず）及び第２の負の供給電圧ＶＳＳＬ５０１は、それぞれ、第２の電力供給（ＰＳ２）の正及び負の接続である。電力供給ＰＳ１及びＰＳ２は別個の電圧ドメインからのものであり、ここで、ＰＳ１ドメインは一層高い電圧ドメインである。一例において、ＰＳ１ドメインの高電圧の第１の正の供給電圧ＶＤＤＨは、ＰＳ２ドメインの低電圧の第２の正の供給電圧ＶＤＤＬより２０ボルト以上大きくし得る。更なる例において、二つのドメインが独立し、互いに対して浮遊しているので、高電圧ドメインＰＳ１における正の電圧は、低電圧ドメインＰＳ２における正の電圧より数百ボルト大きくし得る。
トランジスタＭ２ ５５８及びＭ３ ５６８はＤＥＭＯＳデバイスであり、これらのトランジスタは、低電圧ドメイン構成要素（図５に図示せず）に対して、高電圧ドメイン電圧からの保護を提供する。インバータＵ１ ５６６及びＵ２ ５５６が、図５におけるノード５８３、５８１に形成される、独立した正のインバータ供給を有し、これらのバックツーバックインバータは共にラッチＬ１ ５１４を形成する。ノード５８３、５８１における独立したインバータ供給は、第１の正の供給電圧ＶＤＤＨから導出される。
入力信号ＩＮ＿Ｓ５２１及びＩＮ＿Ｒ５２２は、低電圧ドメインからの相補セット信号及び相補リセット信号である。Ｍ１ ５４７は、イネーブル信号ＥＮ５２４が高であるとき、高電圧コア５４０を通過する全ての電流がＭ１ ５４７を通過するという点で、イネーブルトランジスタであるＭＯＳＦＥＴスイッチである。ゼロ静止電力を実現するため、入力に遷移が存在しないとき、ＥＮ５２４信号は低であり（図４参照、ＳＩＧ＿ＩＮが入力である）、低電圧ドメインにおける入力信号において状態変化が生じる予め決定された持続時間期間を除いて、電流はＨＶＣ５４０を介して流れ得ない。一例において、低電圧ドメインにおいて状態変化が生じるとき、イネーブル信号ＥＮ５２４は、出力ＳＩＧ＿ＯＵＴ５４５が状態を変化させるために、及び、ラッチＬ１ ５１４が安定化し出力状態を保持するために、５ナノ秒間など、充分に長く高のみにされる。
トランジスタＭｓ５６０及びＭｒ５５０はダイオードとして構成され、これらは、ゲート－ソース電圧ＶＧＳが、ダイオード構成されたトランジスタの閾値電圧（ＶＴ）より大きいとき、導通する。
ＳＳ１ ５５２及びＳＳ２ ５６４のスイッチングは、Ｍｓ５６０のゲート－ソース電圧（ＶＧＳ）に結合される（図示せず）。Ｍｓ５６０のゲート－ソース電圧が閾値電圧より小さいとき、スイッチＳＳ１ ５５２及びＳＳ２ ５６４が開く。ＳＲ１ ５６２及びＳＲ２ ５５４のスイッチングは、Ｍｒ５５０のＶＧＳに結合される（図示せず）。Ｍｒ５５０のＶＧＳが閾値電圧より小さいとき、スイッチＳＲ１ ５６２及びＳＲ２ ５５４が開く。
ブロック図５００に示した４つのスイッチＳＳ１ ５５２、ＳＳ２ ５６４、ＳＲ２ ５５４、ＳＲ１ ５６２の状態は、第２のセット信号である入力ＩＮ＿Ｓ５２１に印加される論理高（ＨＩ）信号、及び、第２のリセット信号であるＩＮ＿Ｒ５２２に印加される論理低（ＬＯ）信号の結果である。状態が変化すると（後述するＰＧＳブロックにおいて検出される）、イネーブル信号ＥＮ５２４上で論理ＨＩとなり、これがトランジスタＭ１ ５４７をオンにし、電流が流れ得る。論理ＨＩがＩＮ＿Ｓ５２１に印加されると、Ｍ３ ５６８がＭｓ５６０を介して電流を導通する。Ｍ３の出力は第１のセット信号である。Ｍｓ５６０を介して流れる電流は、ゲート－ソース電圧ＶＧＳを充分に上昇させて、スイッチＳＳ１ ５５２及びＳＳ２ ５６４を閉じる。ＳＳ１ ５５２を閉じることが、Ｍｒ５５０のＶＧＳをほぼゼロにし、その結果、ブロック図５００に示すように、ＳＲ１ ５６２及びＳＲ２ ５５４が開く。ＳＳ２ ５６４が、Ｕ１ ５６６への入力を論理ＨＩに駆動し、その結果、インバータ出力におけるノード５７０は低になる。ノード５７０がＬＯ状態にあると、Ｕ３ ５４１はＳＩＧ＿ＯＵＴ５４５を論理ＨＩに変化させ、Ｕ２ ５５６は状態を変化させ、ラッチＬ１ ５１４をロックする。ＨＶＣ５４０がイネーブルされる期間の間、（ノード５８１における）Ｕ２ ５５６のインバータの正の供給は、ＳＳ１ ５５２を介して第１の正の供給電圧ＶＤＤＨ５０７に直接結合される。ノード５８３における電圧が、ＶＤＤＨ５０７からＭｓ５６０のゲート－ソース電圧を低減したものであるので、インバータＵ１ ５６６が、（ノード５８３において）低減された正のインバータ供給を有する。インバータＵ１及びＵ２間の正の電力供給の不平衡は、ラッチＬ１ ５１４の論理状態遷移及びラッチングを促進する。ＨＶＣ５４０を含む例５００における回路要素が（入力ＥＮにイネーブル信号がないことに起因して）ディセーブルされるとき、電流はＭ１ ５４７を介して流れず、Ｕ１ ５６６及びＵ２ ５５６のためのインバータ電力供給が等しくなり、ラッチ状態を維持する。ＨＶＣ５４０は対称に構成され、第２のリセット信号ＩＮ＿Ｒ５２２がＨＩであり及び第２のセット信号ＩＮ＿Ｓ５２１がＬＯである論理状態の変化の結果、上述したものと同様の動作となり、ラッチＬ１ ５１４及びＳＩＧ＿ＯＵＴ５４５は反対の論理状態に変化する。この場合、遷移の間、（第１の正の供給電圧ＶＤＤＨにおける、ノード５８３における）Ｕ１ ５６６のためのインバータの正の電力供給と比較したとき、（ノード５８１における）Ｕ２ ５５６のための正のインバータ供給は低減され、これが、新たな状態へのラッチＬ１ ５１４の遷移を速める。
図６は、ゼロ静止電力を有する高速の対称レベルシフタのための例示のスタートアップセクション６００の概略図である。例えば、図６における回路は、図４のスタートアップ４１０を実装し得る。スタートアップ６００は、４つのＰＭＯＳトランジスタ６１０、６１２、６１４、６１６と、３つのＮＭＯＳトランジスタ６２０、６２２、６２４とを有し、スタートアップ６００は高電圧ドメインの一部である。ＶＤＤＨ６０７が高電圧ドメインの第１の正の供給電圧であり、ＶＳＳＨ６０５が高電圧ドメインの第１の負の供給電圧である。スタートアップ６００は、３つの出力、ＳＴ－Ａ６３０、ＳＴ－Ｂ６３２及びＳＴ－Ｃ６３４を有する。
第１の正の供給電圧ＶＤＤＨ６０７は、ＰＭＯＳトランジスタ６１０、６１２、６１４のソース端子に、並びに、ＰＭＯＳトランジスタ６１６のソース及びゲート端子に結合する。ＶＳＳＨ６０５が、ＮＭＯＳトランジスタ６２２、６２４のソース端子、並びに、ＮＭＯＳトランジスタ６２０のソース及びドレイン端子に結合する。トランジスタ６２０は、ゲート酸化物がコンデンサ誘電体として作用することにより、コンデンサとして結合される。ＰＭＯＳトランジスタ６１０のドレイン端子は、ＮＭＯＳトランジスタ６２０、６２２のゲート端子及びＰＭＯＳ６１２、６１４のゲート端子に結合する。ＰＭＯＳ６１２のドレイン端子は、ＮＭＯＳ６２２のドレイン端子に、並びに、ＮＭＯＳ６２４のドレイン及びゲート端子と、出力６３４とに結合する。ＰＭＯＳ６１４のドレイン端子は出力６３２に結合し、ＰＭＯＳ６１６のドレイン端子は出力６３０に結合する。
動作において、スタートアップ６００は、第１の正の供給電圧及び第１の負の供給電圧（ＶＤＤＨ及びＶＳＳＨ）がまずパワーアップし始めるとき、レベルシフタ（図４におけるＨＶＣ４４０など）の出力信号が、（例えば、システムの特定の仕様に応じて）高或いは低の、予め決定された論理状態にあることを保証する。図６を参照すると、スタートアップ６００は、出力ＳＴ－Ａ６３０、ＳＴ－Ｂ６３２、及びＳＴ－Ｃ６３４を有し、これらの出力は、前述の予め決定された状態においてＨＶＣ回路を初期化する。正の供給電圧ＶＤＤＨが安定電力レベルに達する前、スタートアップ６００の内部ノードが、第１の負の供給電圧ＶＳＳＨ６０５に保たれる（この時点で、ＶＤＤＨはＶＳＳＨにほぼ等しい）。スタートアップの間、高電圧ドメインの第１の正の供給ＶＤＤＨが増加するとき、ＶＤＤＨ６０７が、第１の負の供給電圧ＶＳＳＨ６０５に対してランプアップし、ＰＭＯＳトランジスタ６１０、６１２、及び６１４はオンになる。次いで、ＰＭＯＳトランジスタ６１０、６１２、及び６１４が、それぞれ、ノード６４０並びに出力ＳＴ－Ｃ６３４及びＳＴ－Ｂ６３２を充電し始める。コンデンサとして作用するＮＭＯＳ６２０が、ＮＭＯＳ６２４よりかなり大きく、それゆえ、ノード６３４がノード６４０より速く充電されることを保証する。しかし、ＮＭＯＳ６２４は、ダイオードとして構成され、ノード６３４を、第１の負の供給電圧ＶＳＳＨを上回る、１つ分のゲート－ソース電圧以下にクランプし、一方、ＮＭＯＳ６２０のコンデンサ構成により、ノード６４０は、ＶＤＤＨに向かって充電し続け得る。ノード６３４がノード６４０より電位が高くなる時間間隔において、ＨＶＣ回路に対し、それぞれ、出力ＳＴ－Ｃ６３４及びＳＴ－Ｂ６３２において、ＮＭＯＳ６２４がバイアス電圧を提供し、ＰＭＯＳ６１４がバイアス電流を提供する。
ＮＭＯＳ６２２に結合されるコンデンサが充電した後、適時に、ノード６４０が、ノード６３４より高い電位まで充電し、ＮＭＯＳ６２２は、導通して、ノード６３４を第１の負の供給電圧ＶＳＳＨまでプルダウンし始める。次いで、ＰＭＯＳ６１０が、一層強く駆動され、ノード６４０を第１の正の供給電圧ＶＤＤＨまでプルアップする。最終的な状態において、ＮＭＯＳ６２０が第１の正の供給電圧ＶＤＤＨまで充電され、ゲート、ドレイン及びソースが第１の負の供給電圧ＶＳＳＨに結合されるとＮＭＯＳ６２４が遮断モードになり、ＰＭＯＳトランジスタ６１２及び６１４が、それらのゲートがＶＤＤＨに結合されると遮断状態になり、出力ＳＴ－Ｃ６３４がＶＳＳＨに保たれ、出力ＳＴ－Ｂ６３２が高インピーダンスノードである。最終的に、その最終状態においてＰＭＯＳ６１４に類似して構成されるＰＭＯＳ６１６が、出力ＳＴ－Ａ６３０に同じ寄生値を提供し、出力ＳＴ－Ｂ６３２のと平衡を維持し、後述するようなレベルシフタ過渡応答の対称性を維持する。
図７は、ゼロ静止電力を有する高速の対称レベルシフタのための例示のパルス生成器セクションの回路図である。ＰＧＳ（パルス生成器セクション）７００が、図４のＰＧＳブロック４２０を実装するために用いられ得る。図７において、ＰＧＳ７００は、４つのインバータ７１０、７１２、７１４、７１８と、排他的ＯＲ（ＸＯＲ）ゲート７１６と、二つのコンデンサ７３１、７３２とを有する。ＰＧＳ７００は低電圧ドメインの一部である。低電圧ドメインは、上述したような第２の正の供給電圧ＶＤＤＬ７０３と、第２の負の供給電圧又は接地電位ＶＳＳＬ７０１とを含む。低電圧ドメインは、電圧ＶＤＤＬ及びＶＳＳＬ間に０～７ボルトの例示の電圧範囲を有し得る。ＰＧＳ７００は、入力ラインＳＩＧ＿ＩＮ７２５と、二つの出力ラインＩＮ＿Ｒ７２０（リセット入力を示す）、ＩＮ＿Ｓ７２２（セット入力を示す）と、イネーブル出力ＥＮ７２４とを有する。
ＶＳＳＬ７０１は、インバータ７１０、７１２、７１４、７１８と、ＸＯＲゲート７１６と、コンデンサ７３１の第１の端子とに結合する。ＶＤＤＬ７０３は、インバータ７１０、７１２、７１４、７１８と、ＸＯＲゲート７１６と、コンデンサ７３２の第１の端子とに結合される。
入力ＳＩＧ＿ＩＮ７２５が、インバータ７１０、インバータ７１２、及びインバータ７１４を含む遅延ラインに結合し、インバータ７１４は、ＸＯＲゲートの第１の端子と、コンデンサ７３１及び７３２の第２の端子とに結合する。ＸＯＲゲート７１６の第２の入力端子はＳＩＧ＿ＩＮ７２５に結合する。ＸＯＲゲート７１６の出力はインバータ７１８に結合する。
入力ラインＳＩＧ＿ＩＮ７２５が論理低にある定常状態動作において、ＸＯＲゲート７１６は、ＳＩＧ＿ＩＮ７２５からの論理低の入力、及びインバータ７１４からの論理高の入力を有し、その結果、インバータ７１８の入力に対し論理高の出力となる。インバータ７１８が論理高を反転させ、ラインＥＮ７２４上で論理低信号を出力する。
動作において、正の遷移がＳＩＧ＿ＩＮ７２５に適用されるとき、正のエッジがＸＯＲゲート７１６に直接適用され、その結果、ＸＯＲゲート７１６への両方の入力が論理高になる。これら二つの論理高入力の結果、ＸＯＲゲート７１６の出力は高状態から論理低に切り替わる。ＸＯＲ７１６の出力はインバータ７１８に結合する。インバータ７１８は、出力ラインＥＮ７２４上で論理高を出力する。反転されたＳＩＧ＿ＩＮ７２５の遅延信号をＸＯＲゲートが受信するまで、ＥＮ７２４は論理高であり続ける。インバータ７１０、７１２、及び７１４を介する時間遅延は、ラインＥＮ７２４上のパルスの持続時間を決定する。この例に関して、ラインＥＮ７２４上のパルス持続時間は５ナノ秒～１０ナノ秒である。コンデンサ７３１及び７３２が、ＸＯＲ７１６の第１の端子に付加的な遅延を付加し、その結果、ラインＥＮ７２４上のパルスの伸長となる。代替の配置において、ＥＮ７２４上のパルス持続時間を調節するために、付加的な静電容量又はインバータペア７１２及び７１４が付加され得る。反転された信号ＳＩＧ＿ＩＮ７２５がＸＯＲゲート７１６の入力に達した後、ＸＯＲゲート７１６の入力は、反対の論理レベルになり、ＸＯＲゲート７１６の出力は論理高を出力する。論理高信号は、論理高信号を論理低に反転させるインバータ７１８に結合され、インバータ７１８は、ラインＥＮ７２４上で低を出力する。
入力ＳＩＧ＿ＩＮが高レベルから低レベルに遷移するとき、出力ＩＮ＿Ｒ、ＩＮ＿Ｓは、ＳＩＧ＿ＩＮ７２５端子における電圧の反転を備える入力ＩＮ＿Ｒ７２０、及び、ＳＩＧ＿ＩＮ７２５端子における電圧と同じ極性である出力ＩＮ＿Ｓ７２２を追跡する。ＸＯＲゲート７１６は、ＳＩＧ＿ＩＮ端子に直接結合される入力において論理低を有し得、論理低が、一時的に第２の入力にあり、そのため、ＸＯＲゲート７１６の出力がゼロになり得、インバータ７１８は論理高を出力し得る。遅延ライン７１０、７１２、７１４が、入力における変化をＸＯＲゲート７１６に結合した後、入力はもはや等しいものではなくなり、ＸＯＲゲート７１６は論理高を出力し、インバータ７１８は論理低に遷移する。上述したように、ＥＮライン上のパルスの持続時間は、インバータ７１０、７１２、７１４及びコンデンサ７３２、７３１の遅延によって決定される。従って、パルス生成器セクション７００は、入力ＳＩＧ＿ＩＮ７２５における電圧が変化するたびに、出力ＥＮ上でイネーブルパルスを生成する。
図８は、ゼロ静止電力を有する高速の対称レベルシフタの高電圧コアＨＶＣ８４０及び隔離回路８３０のための例８００の回路図である。例えば、ＨＶＣ８４０は、図５のＨＶＣ５４０を実装し得る。ＨＶＣ８４０は、３つの電力供給端子を有する。３つの電力供給端子とは、図５のＶＳＳＬ５０１に類似する、低電圧ドメインの第２の負の供給電圧又は接地電位ＶＳＳＬ８０１と、図５のＶＳＳＨ５０５に類似する、高電圧ドメインの第１の負の供給電圧又は接地基準電位ＶＳＳＨ８０５と、図５のＶＤＤＨ５０７に類似する、高電圧ドメインの第１の正の供給電圧ＶＤＤＨ８０７である。例８００は、幾つかのブロック、ＩＳＯ８３０（隔離）及びＨＶＣ８４０に分割される。ＨＶＣ８４０は、クランプ８１２、ラッチ８１４、ＳＲ８１６（セット及びリセット）、ＳＵＰ８１８Ａ（供給Ａ）、ＳＵＰ８１８Ｂ（供給Ｂ）、及びインバータ８４１を含む。
ＩＳＯブロック８３０が含むＤＥＭＯＳトランジスタは二ペアより少ない。つまり、図５のトランジスタＭ２ ５５８及びＭ３ ５６８に類似するＮ型ＤＥＭＯＳトランジスタ８５８及び８６８の単一ペアのみである。また、ＩＳＯブロック８３０は、図５のトランジスタＭ１ ５４７に相当するトランジスタＮＭＯＳ８４７を含む。クランプ８１２は、二つのＮＭＯＳトランジスタ８５７、８６７を有する。ラッチ８１４は、トランジスタ８６５及び８６６のペアを含み、トランジスタ８６５及び８６６は共に、図５のＵ１ ５６６に相当するインバータを形成する。また、ラッチ８１４は、トランジスタ８５５及び８５６の別のペアを含み、トランジスタ８５５及び８５６は共に、図５のＵ２ ５５６に相当するインバータを形成する。トランジスタ８５５及び８６５はＰＭＯＳトランジスタであり、トランジスタ８５６及び８６６はＮＭＯＳトランジスタである。ＳＲブロック８１６は、それぞれ、図５のスイッチ５５４及び５６４に相当する二つのＰＭＯＳトランジスタ８５４、８６４を有する。供給８１８Ａは、二つのＰＭＯＳトランジスタ８５０、８５２を有する。供給８１８Ｂは、二つのＰＭＯＳトランジスタ８６０、８６２を有する。トランジスタ８５０が図５のトランジスタＭｒ５５０に相当し、トランジスタ８５２が図５のスイッチＳＳ１ ５５２に相当する。トランジスタ８６０が図５のトランジスタＭｓ５６０に相当し、トランジスタ８６２が図５のスイッチＳＲ１ ５６２に相当する。例８００は、（ａ）ＩＮ＿Ｓ８２１、ＩＮ＿Ｒ８２２、ＥＮ（イネーブル）８２４、ＳＴ－Ａ（スタートアップＡ）８３１、ＳＴ－Ｂ（スタートアップＢ）８３２、及びＳＴ－Ｃ（スタートアップＣ）８３４である６つの入力と、（ｂ）ＳＩＧ＿ＯＵＴ８４５である１つの出力ラインとを有する。
低電圧ドメインの第２の負の供給電圧又は接地基準電位ＶＳＳＬ８０１は、ＮＭＯＳトランジスタ８４７のソース端子に結合する。高電圧ドメインの第１の負の供給電圧又は接地基準電位ＶＳＳＨ８０５は、トランジスタＮＭＯＳ８５６、ＮＭＯＳ８５７、ＮＭＯＳ８６６、ＮＭＯＳ８６７のソース端子と、ＮＭＯＳ８６７のゲート端子と、インバータ８４１の第１の電力端子とに結合される。高電圧ドメインの第１の正の供給電圧ＶＤＤＨ８０７は、トランジスタＰＭＯＳ８５０、ＰＭＯＳ８５２、ＰＭＯＳ８５４、ＰＭＯＳ８６０、ＰＭＯＳ８６２、ＰＭＯＳ８６４のソース端子と、インバータ８４１の第２の電力端子とに結合される。イネーブル信号を受信するための入力ラインＥＮ８２４が、ＮＭＯＳ８４７のゲート端子に結合する。第２のセット信号である入力ラインＩＮ＿Ｓ８２１が、ＤＥＭＯＳ８６８のゲート端子に結合する。第２のリセット信号である入力ラインＩＮ＿Ｒ８２２が、ＤＥＭＯＳ８５８のゲート端子に結合する。ノード８４２及び８４３が、これらの入力をアクティブ低信号として受信する。ノード８４２及び８４３は、図４のＩＳＯブロック４３０の第１のリセット信号ＲＳＴ＿及び第１のセット信ＳＥＴ＿に対応する。入力ラインＳＴ－Ｃ８３４は、ＮＭＯＳ８５７のゲート端子に結合される。入力ラインＳＴ－Ｂ８３２は、ＮＭＯＳ８５６のゲート端子、ＰＭＯＳ８５５のゲート端子、ＰＭＯＳ８５４のドレイン端子、ＮＭＯＳ８６６のドレイン端子、ＰＭＯＳ８６５のドレイン端子、及びインバータ８４１の入力に結合される。入力ラインＳＴ－Ａ８３１は、ＰＭＯＳ８５５のドレイン端子、ＮＭＯＳ８５６のドレイン端子、ＰＭＯＳ８６４のドレイン端子、ＰＭＯＳ８６５のゲート端子、及びＮＭＯＳ８６６のゲート端子に結合される。出力ラインＳＩＧ＿ＯＵＴ８４５は、インバータ８４１の出力端子に結合される。更なる例において、第２のインバータ（図示せず）が、ＳＩＧ＿ＯＵＴを反転させることによって反対の極性出力信号を提供し得る。更に別の代替例において、第２のインバータが、ノード８７２、Ｑ’に及び反対の極性出力端子に結合することによって反対の極性出力信号を提供し得る。
ノード８４２（第１のリセット信号）は、Ｎ型ＤＥＭＯＳ８５８のドレイン端子、ＮＭＯＳ８５７のドレイン端子、ＰＭＯＳ８５０のドレイン端子、ＰＭＯＳ８５０のゲート端子、ＰＭＯＳ８５２のゲート端子、ＰＭＯＳ８５４のゲート端子、ＰＭＯＳ８６２のドレイン端子、及びＰＭＯＳ８５５のソース端子を結合する。ノード８４３（第１のセット信号）は、Ｎ型ＤＥＭＯＳ８６８のドレイン端子、ＰＭＯＳ８６０のゲート及びドレイン端子、ＮＭＯＳ８６７のドレイン端子、ＰＭＯＳ８５２のドレイン端子、ＰＭＯＳ８６５のソース端子、ＰＭＯＳ８６４のゲート端子、並びに、ＰＭＯＳ８６２のゲート端子を結合する。ＮＭＯＳ８４７のドレイン端子は、ＤＥＭＯＳ８５８のソース端子及びＤＥＭＯＳ８６８のソース端子に結合する。
動作において、隔離回路ＩＳＯ８３０は、（図７に図示したようなパルス生成器から）相補入力ＩＮ＿Ｓ８２１及びＩＮ＿Ｒ８２２上で低電圧ドメイン入力信号を受信し、これらの入力信号は、それぞれ、ＤＥＭＯＳトランジスタ８６８及び８５８の単一ペアのゲート端子を駆動する。ＤＥＭＯＳトランジスタは、回路８００の低電圧ドメイン部から高電圧ドメイン部に、高電圧隔離及び通信を提供する。入力ラインＥＮ８２４は、図７のＰＧＳ７００などのパルス生成器から正のパルスを受信する。イナクティブ期間の間、ラインＥＮ８２４は論理低であり、これによりＮＭＯＳ８４７がオフにされ、その結果、イナクティブ期間の間、電流が流れないので、ゼロ静止電流となる。５～１０ナノ秒などの所定の期間であるアクティブ期間の間、ＥＮ８２４上のイネーブルパルスが論理高であり、その結果、ＮＭＯＳ８４７が充分に導通する。その後、ＨＶＣ８４０におけるラッチ８１４の状態を変化させるために必要とされる回路要素を介して、電流が流れ得る。
過渡事象の間、入力ＩＮ＿Ｓ８２１及びＩＮ＿Ｒ８２２における変化、又は、高電圧ドメイン基準電位ＶＳＳＨ８０５における高速な変化に起因して、ノード８４２又はノード８４３が、高電圧ドメイン基準ＶＳＳＨ８０５を下回ってプルされ得る。デバイスの信頼性を保障するために、クランプ８１２のＮＭＯＳトランジスタ８５７及び８６７は、定常状態においてＰ－Ｎ接合として動作し、及び、高電圧ドメイン基準ＶＳＳＨ８０５を下回るダイオード降下電圧である電圧にノード８４２及び８４３をクランプする。
ラッチ８１４ブロックは、ＳＲ８１６ブロックと共にＳ－Ｒラッチであり、このＳ－Ｒラッチは、入力、すなわち、第２のセット信号ＩＮ＿Ｓ８２１に応答する、ノード８４３における第１のセット信号と、第２のリセット信号ＩＮ＿Ｒ８２２に応答する、ノード８４２における第１のリセット信号とを有する。ラッチ８１４は二つのインバータを有し、一つはトランジスタ８５５、８５６から形成され、もう一つはトランジスタ８６５、８６６から形成され、これらは図５のインバータＵ１及びＵ２に対応し、これらのインバータは、ラッチ８１４を形成するためにバックツーバック結合する。ノード８７０（Ｑ）及びノード８７２（Ｑ’）は、Ｑノード８７０に結合されるインバータ８４１の入力を備えるＳ－Ｒラッチを完成する。出力ＳＩＧ＿ＯＵＴ８４５はノードＱの反転されたバージョンである。
図８における供給ブロック供給８１８Ａ及び供給８１８Ｂは、マッチング供給ブロックである。ブロック供給８１８Ａを参照すると、ＰＭＯＳ８５０は、共に接続されるゲート及びドレインを備えてダイオード結合される。ダイオード構成は、ノード８４２において低インピーダンスをつくり、そのため、ＤＥＭＯＳ８５８及びＮＭＯＳ８４７がオンになるとき、ＤＥＭＯＳ８５８にみられる大きな寄生静電容量を充電するために高電流が流れる。ＰＭＯＳ８５２は、ラッチ８１４のＱ側のＰＭＯＳ８６５及びＮＭＯＳ８６６を含むインバータのための供給構成スイッチである。ＨＶＣ８４０は対称に構成され、供給８１８Ｂは、ラッチのＱ’側において供給８１８Ａと同じように働く。ＰＭＯＳ８６０は、接続されるゲート及びドレインを備えてダイオード接続され、ＰＭＯＳ８６０は、ＤＥＭＯＳ８６８に結合されるノード８４３をフィードする。ＰＭＯＳ８６２は、ラッチ８１４のＱ’側のＰＭＯＳ８５５及びＮＭＯＳ８５６を含むインバータのための供給構成スイッチである。高電圧ドメインの電力供給ＶＤＤＨ及び高電圧基準電位ＶＳＳＨ並びに低電圧ドメインの基準電位ＶＳＳＬの各々がそれぞれの入力に印加されることによって、ＨＶＣ８４０が給電されると、ＳＩＧ＿ＯＵＴ８４５の状態が論理高状態であるとき、Ｑノード８７０が論理低であり、Ｑ’ノード８７２が論理高であり、ＩＮ＿Ｓ８２１が論理高であり、ＩＮ＿Ｒ８２２が論理低である。
入力ＩＮ＿Ｒ８２２上で正の電圧が受信されると、第２のセット信号ＩＮ＿Ｓ８２１上で対応する低電圧が受信され、ＥＮ８２４上で短持続時間パルスが受信される。ＥＮ８２４上のパルスは、イネーブルパルスの持続時間の間、ＮＭＯＳ８４７をオンにする。第２のリセット信号ＩＮ＿Ｒ８２２上の正の電圧は、ＤＥＭＯＳ８５８をオンにする。電流がＤＥＭＯＳ８５８及びＮＭＯＳ８４７を介して流れるので、ノード８４２が、第１の負の供給電圧ＶＳＳＨに向かって低にプルされ、ダイオード構成されたＰＭＯＳ８５０がオンになり、これにより、高レベルの電流がＤＥＭＯＳ８５８における寄生静電容量を充電し得、ラッチ８１４のＱ’側のＰＭＯＳ８５５及びＮＭＯＳ８５６インバータの正のインバータ供給電圧を、ＶＤＤＨからＰＭＯＳ８５０のゲート－ソース電圧（ＶＧＳ）を引いた供給電圧まで低減する。ノード８４２がＶＤＤＨをかなり下回ると、ＰＭＯＳ８５２がオンになり、ノード８４３をＶＤＤＨに向かってプルし、それにより、ラッチ８１４のＱ側のＰＭＯＳ８６５及びＮＭＯＳ８６６インバータのインバータ正の供給を、第１の正の供給電圧ＶＤＤＨまで拡張する。ＰＭＯＳ８５２と同様に、ＰＭＯＳ８５４がオンになり、Ｑノード８７０を、第１の正の供給電圧ＶＤＤＨ又は論理高に向かって高にプルする。Ｑノード８７０が論理高であると、ＰＭＯＳ８５５がオフになり、ＮＭＯＳ８５６がオンになり、Ｑ’ノード８７２を第１の負の供給電圧ＶＳＳＨ又は論理低にプルする。これに応じて、ＰＭＯＳ８６５がオンになり、ＮＭＯＳ８６６がオフになり、これにより、ノードＱ８７０がＰＭＯＳ８６５及びＰＭＯＳ８５２を介してＶＤＤＨに結合し得、インバータ８４１が、ＳＩＧ＿ＯＵＴ８４５上で低電圧を出力する。
ＥＮ８２４信号が論理低に戻ると、ＮＭＯＳ８４７がオフになり、電流経路を閉じ、そのため、イナクティブ期間の間、静止電力はゼロである。ラッチ８１４及びＳＲ８１６内の論理は、最後の出力電圧を、この例では低電圧を保つ。
再び図８を参照すると、ＳＩＧ＿ＯＵＴ８４５における電圧が論理低状態にあるとき、Ｑノード８７０が論理高状態にあり、Ｑ’ノード８７２が論理低であり、第２のセット信号ＩＮ＿Ｓが論理低状態にあり、第２のリセット信号ＩＮ＿Ｒが論理高状態にある。第２のセット信号入力ＩＮ＿Ｓ８２１上で正の電圧が受信されると、第２のセット信号ＩＮ＿Ｒ８２２上で対応する低電圧が受信され、ＥＮ８２４上で短持続時間パルスが受信される。短持続時間パルス期間の間、ＥＮ８２４上のパルスはＮＭＯＳ８４７をオンにする。第２のセット信号ＩＮ＿Ｓ８２１上の正の電圧がＤＥＭＯＳ８６８をオンにする。電流がＤＥＭＯＳ８６８及びＮＭＯＳ８４７を介して流れるので、ノード８４３（第１のセット信号）は、第１の負の供給電圧ＶＳＳＨに向かって低にプルされ、ダイオード構成のされたＰＭＯＳ８６０がオンになり、これにより、高レベルの電流が、ＤＥＭＯＳ８６８における寄生静電容量を充電し得、ラッチ８１４のＱ側のＰＭＯＳ８６５及びＮＭＯＳ８６６のインバータの正のインバータ供給電圧を、ＶＤＤＨからＰＭＯＳ８６０のゲート－ソース電圧ＶＧＳを引いた、（ノード８８３における）供給電圧まで低減する。ノード８４３がＶＤＤＨを大幅に下回ると、ＰＭＯＳ８６２がオンになり、ノード８４２をＶＤＤＨに向かってプルし、ＰＭＯＳ８５５及びＮＭＯＳ８５６のため供給を、第１の正の供給電圧ＶＤＤＨに向かってプルする。ＰＭＯＳ８６４がオンになり、Ｑ’ノード８２７を論理高に又はＶＤＤＨに向かってプルする。Ｑ’ノード８７２が論理高にあると、ＰＭＯＳ８６５がオフになり、ＮＭＯＳ８６６がオンになる。ＮＭＯＳ８６６がＱノード８７０を論理低にプルし、出力ＳＩＧ＿ＯＵＴ８４５は、インバータ８４１の動作に起因して、論理高電圧にある。ＥＮ８２４上の短持続時間パルスが終了すると、ＮＭＯＳ８４７がオフになり、電流経路が閉じ、そのため、静止期間の間、ゼロ電力が消費される。上述したように、ラッチ８１４における論理は、ＳＩＧ＿ＯＵＴ８４５において最後の出力電圧、この例では高電圧を保つ。
上述したＨＶＣ８４０の動作の一態様が、供給８１８Ａ及び供給８１８Ｂのアクションによって、ラッチ８１４のＱ側及びＱ’側の供給に課される不均衡である。この配置において、一方のインバータに正の供給レベルＶＤＤＨを供給し、他方のインバータが、ＶＤＤＨからゲート－ソース電圧降下を引いた低減された電圧によって供給されることによって、ラッチ８１４のための遷移時間は低減される。これにより、ラッチの論理状態遷移は、（これらの特徴を備えずに形成される類似のラッチと比較したとき）一層迅速に、非常にわずかな電力で生じ得る。
配置８００内で対称的で迅速な遷移を可能にするため、ＤＥＭＯＳトランジスタへの低インピーダンス経路が、ＤＥＭＯＳトランジスタ内の大きな寄生コンデンサを急速に充電することを可能にする。同時に、ＤＥＭＯＳトランジスタがアクティブであるとき、アクティブ低インピーダンス経路は、一時的に、アクティブＤＥＭＯＳトランジスタを有するインバータの半分まで電力がなくなる。一つのインバータに対する電力供給をなくすことによって、相補インバータが、非常にわずかな電力を用いて状態を変化させ得る。ＥＮパルスがアクティブ低になるとき、動作は終了する。
図４～図７の例示の配置は、隔離ブロックにおいて二つ以下のＤＥＭＯＳトランジスタを含む、ゼロ静止電流を有するレベルシフタを提供する。こうした配置は、レベルシフタのために必要とされるシリコン領域を低減し、対称回路動作を提供する。高電圧ドメインにおける正の電圧ＶＤＤＨは広範囲にわたって変化し得、一方で、正確な回路動作が継続する。図８における低インピーダンスノード８４２、８４３は、スイッチング応用例において高周波数動作を可能にする急速な立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを、レベルシフト回路に提供する。一例において、図８における配置を用いたレベルシフタが１０ＭＨｚで動作した。一例において、図４のブロック、並びに、図６、図７、及び図８の例示の実装は、単一のモノシリック集積回路を形成する。更なる例において、図４のブロックは、複数の集積回路上に実装され得る。
上述の配置において、隔離回路要素は、ＤＥＭＯＳトランジスタの単一ペアを含み、高電圧コアは、一つのラッチ状態から別のラッチ状態への遷移の間、非対称である独立した正の供給電圧を有するインバータのペアを特徴とする。しかし、代替の配置において、これらの特徴は、別個に有用である。従って、レベルシフタが、二ペアより少ない（例えば、一つのペアの）ＤＥＭＯＳトランジスタを用いて、この配置の隔離回路要素を組み込み得る。別の配置のレベルシフタが、ラッチを形成するインバータを備える電圧コアを組み込み得、こうしたインバータは、一つのラッチ状態から別のラッチ状態への遷移を速めるために、遷移の間非対称である独立した正の供給電圧を有する。さらに、本願で図示及び説明されるように、レベルシフタ配置が、独立した正の供給電圧を有するインバータを備える高電圧コアと、図８に図示したようなＤＥＭＯＳトランジスタの単一ペアのみを用いた隔離回路との両方を含み得る。これらの配置の全てが、種々の応用例において有用である。
図９は、ゼロ静止電力を有する高速の対称レベルシフタの例示の動作のフローチャートである。図９において、ブロック９０１で、４５ボルトなどの高電圧ドメイン供給電圧によって給電されるラッチが、ゼロ又はゼロ付近の静止電力消費及び安定した出力電圧を有する初期状態にある。
ブロック９０３で、決定が成される。入力信号において電圧遷移が検出されると、この方法は、ブロック９０５に遷移する。遷移が検出されない場合、この方法はブロック９０１に戻り、ゼロ静止電力でのラッチの電流状態で動作を継続する。低電圧ドメイン入力信号において遷移が生じると、入力信号は、例えば低から高など、一つの論理レベルから第２の異なる論理レベルに変化する。
ブロック９０５で、パルスが生成される。パルスは、低電圧ドメインによって給電されるパルス生成器回路を用いて生成される。例えば、図７におけるパルス生成器回路が用いられ得る。パルスは、５ナノ秒～１０ナノ秒など、特定の及び限定された持続時間を有する。パルス持続時間は、遅延ライン、コンデンサ、及びこれらの組み合わせを用いて決定され得る。この方法はブロック９０７へ続く。
ブロック９０７で、９０５において生成されたイネーブルパルスが、隔離回路によって受信される。これに応じて、隔離回路はアクティブになる。例えば、イネーブルパルスは、低電圧ドメインの負又は接地電位供給に結合されるトランジスタのゲートに結合し得る。図８に示した８３０などの隔離回路要素が用いられ得る。隔離回路要素は、例えば、図４及び図８における、低電圧ドメインの負の供給電圧又は接地電位と、高電圧ドメインとの間に置かれるＤＥＭＯＳトランジスタの単一ペアを含み得る。
ブロック９０７で、イネーブルパルスが隔離回路をイネーブルする。イネーブルパルスによって、第２のセット信号及び第２のリセット信号が、隔離回路を介して高電圧ドメインラッチに結合され得る。隔離回路は、図８におけるＩＳＯブロックに示したようなＤＥＭＯＳトランジスタのペアを含み得る。イネーブルパルスによって、電流は、第２のセット信号及び第２のリセット信号が遷移検出回路要素によって提供された後、隔離回路要素を流れ得る。隔離回路は、アクティブイネーブルパルスの間、アクティブのみであり、これにより、消費される電力が制限される。イネーブルパルスが終了した後、隔離回路要素はイナクティブになり、もはや電力を消費しない。
図９のブロック９１３で、高電圧ドメインにおけるラッチが更新する。低電圧ドメインにおける入力信号が一つの論理電圧から別のものに遷移する場合、この遷移は、出力信号が変化すべきであること、及び、高電圧ドメインにおけるラッチが状態を変化させるべきであることを示す。パルス生成器回路からの第２のセット信号及び第２のリセット信号は、高電圧コアにおけるドライバトランジスタによって、及び、隔離回路におけるＤＥＭＯＳトランジスタの動作によって、高電圧ドメインにシフトされる第１のセット信号及び第１リセット信号を形成するように隔離回路に結合される。例えば、図８のラッチにおけるノードＱ及びＱ’は、低電圧ドメインのセット信号及びリセット信号に応答して状態を変化させ得る。
その後、この方法はブロック９１５に続く。イネーブルパルスが終了すると、ラッチ状態は安定する。図８に示したようなＳＩＧ＿ＯＵＴなど、ラッチ値が出力ライン上で出力される。
例示の方法において、レベルシフト回路要素は、高電圧ドメインにおいて出力の変化を生じさせる入力信号を低電圧ドメインにおいて受信し、それゆえ、レベルシフタは、低電圧ドメイン入力信号を高電圧ドメイン出力ラインに結合する。低電圧ドメイン回路要素は、ＤＥＭＯＳトランジスタによって高電圧ドメインにおける高電圧から隔離されている。しかし、例示の配置では、ＤＥＭＯＳトランジスタの数は二つのＤＥＭＯＳトランジスタに限定され、それにより、レベルシフタを含む集積回路において用いられるシリコン領域が低減される。（ａ）状態を変化させるとき、回路のみが動的電力を消費し、（ｂ）入力信号の変化がない場合、回路に電流が流れないので回路要素がゼロ静止電力を有する。それゆえ、消費される電力が制限される。独立した正の電圧供給（遷移の後に非対称である）を備えるインバータのペアを有するラッチを用いることによって、ラッチ及びレベルシフタの一層迅速な動作が実現され、それにより、遷移時間が低減される。
一例において、或るレベルシフタが、二ペアより少ないＤＥＭＯＳデバイスを用いてシリコンに実装された。例示の配置を有さずに形成されるレベルシフタのアプローチのための、１３５００平方ミクロンのダイサイズと比較して、必要とされるダイサイズは９３００平方ミクロンであった。
特許請求の範囲内で、説明される配置における改変が可能であり、他の配置が可能である。

Claims (28)

  1. 装置であって、
    第１の正側供給電圧に結合され、第１のインバータ供給電圧を出力するように構成される第１のダイオードと、
    前記第１の正側供給電圧に結合され、第２のインバータ供給電圧を出力するように構成される第２のダイオードと、
    互いにバックツーバック結合される第１のインバータと第２のインバータとを含むラッチであって、第１のセット信号と第１のリセット信号とに応答して第１のラッチ状態に対応する第１の電圧と第２のラッチ状態に対応する第２の電圧とを出力するように結合され、前記第１のインバータが前記第１のインバータ供給電圧と第１の負側供給電圧とに結合され、前記第２のインバータが前記第２のインバータ供給電圧と前記第１の負側供給電圧とに結合される、前記ラッチと、
    前記第１のインバータ供給電圧と前記第２のインバータ供給電圧と第２の負側供給電圧とに結合され、第２のセット信号と第２のリセット信号とイネーブル信号とを受信するように結合される隔離回路であって、前記第２のセット信号と前記第２のリセット信号とに応答して前記第１のセット信号と前記第１のリセット信号とを出力するように構成されるドレイン拡張された金属酸化物半導体（ＤＥＭＯＳ）トランジスタのペアを含む、前記隔離回路と、
    を含む、装置。
  2. 請求項１に記載の装置であって、
    前記第２のセット信号と前記第２のリセット信号とが、前記ＤＥＭＯＳトランジスタのペアのそれぞれ１つのゲート端子に結合される、装置。
  3. 請求項２に記載の装置であって、
    前記隔離回路が、前記第２の負側供給電圧と前記ＤＥＭＯＳトランジスタのペアのソース端子との間に結合されるソース及びドレイン端子と、前記イネーブル信号に結合されるゲート端子とを有するＭＯＳトランジスタを更に含む、装置。
  4. 請求項１に記載の装置であって、
    前記第２のセット信号と前記第２のリセット信号と前記イネーブル信号とが第２の正側供給電圧と前記第２の負側供給電圧とに基づいており、
    前記第１の正側供給電圧が、前記第２の正側供給電圧より少なくとも２０ボルト大きい、装置。
  5. 請求項１に記載の装置であって、
    前記第１の正側供給電圧が、前記第１の負側供給電圧より少なくとも５ボルト大きい、装置。
  6. 請求項１に記載の装置であって、
    前記第２の負側供給電圧が、前記第１の負側供給電圧から独立しており、前記第１の負側供給電圧に対して浮遊している、装置。
  7. 請求項６に記載の装置であって、
    前記第２のセット信号と前記第２のリセット信号と前記イネーブル信号とが第２の正側供給電圧と前記第２の負側供給電圧とに基づいており、
    前記第２の正側供給電圧が、前記第２の負側供給電圧より少なくとも５ボルト大きい、装置。
  8. 請求項６に記載の装置であって、
    前記第２のセット信号と前記第２のリセット信号と前記イネーブル信号とが第２の正側供給電圧と前記第２の負側供給電圧とに基づいており、
    前記第２の正側供給電圧が、前記第２の負側供給電圧より少なくとも３ボルト大きい、装置。
  9. 請求項１に記載の装置であって、
    前記第１のインバータ供給電圧と前記第２のインバータ供給電圧とが別個の電圧である、装置。
  10. 請求項９に記載の装置であって、
    電圧コアであって、前記ラッチと、ダイオード接続されるトランジスタである前記第１のダイオードと、ダイオード接続されるトランジスタである前記第２のダイオードとを含む、前記電圧コアを更に含む、装置。
  11. 請求項１０に記載の装置であって、
    前記電圧コアが、前記第１のセット信号と前記第１のリセット信号との少なくとも一方における遷移に応答して、前記第１のインバータ供給電圧を前記第２のインバータ供給電圧と異なるものにさせるように結合される、装置。
  12. 請求項１１に記載の装置であって、
    前記電圧コアが、前記第１のセット信号と前記第１のリセット信号との一方における遷移に応答して、前記第１及び第２のインバータ供給電圧の一方を前記第１及び第２のダイオード接続されるトランジスタの一方のゲート－ソース電圧降下分だけ前記第１の正側供給電圧より低くさせるように結合される、装置。
  13. 請求項１２に記載の装置であって、
    前記第１のダイオード接続されるトランジスタが、互いに結合されるゲート端子及びドレイン端子と、前記第１の正側供給電圧に結合されるソース端子とを有する第１のＰＭＯＳトランジスタであり、
    前記第１のＰＭＯＳトランジスタが、前記第２のリセット信号を受信するように結合される前記隔離回路における第１のＤＥＭＯＳトランジスタからの前記第１のリセット信号に結合され、
    前記第２のダイオード接続されるトランジスタが、互いに結合されるドレイン端子及びゲート端子と、前記第１の正側供給電圧に結合されるソース端子とを有する第２のＰＭＯＳトランジスタであり、
    前記第２のＰＭＯＳトランジスタが、前記第２のセット信号を受信するように結合される前記隔離回路における第２のＤＥＭＯＳトランジスタからの前記第１のセット信号に結合される、装置。
  14. 請求項１に記載の装置であって、
    スタートアップ回路であって、
    前記第１のインバータの入力に結合される第１の出力と、
    前記第２のインバータの入力に結合される第２の出力と、
    前記第１の正側供給電圧のパワーアップの間に前記第１の負側供給電圧から前記第１の正側供給電圧を充電するためにコンデンサとして結合されるトランジスタと、
    を含む、前記スタートアップ回路、
    を更に含む、装置。
  15. 請求項１４に記載の装置であって、
    前記スタートアップ回路が、前記第１の正側供給電圧のパワーアップの間に前記第１の出力と前記第２の出力との一方に低電圧を出力するように結合され、前記第１の出力と前記第２の出力とが、前記コンデンサが充電するまで前記ラッチを予め決定された論理状態にさせるために前記ラッチに結合される、装置。
  16. 請求項１５に記載の装置であって、
    前記ラッチと前記スタートアップ回路とが、ＤＥＭＯＳトランジスタを含まない、装置。
  17. 集積回路であって、
    第１の正側供給電圧に結合され、第１のインバータ供給電圧を出力するように構成される第１のダイオードと、
    前記第１の正側供給電圧に結合され、第２のインバータ供給電圧を出力するように構成される第２のダイオードと、
    互いにバックツーバック結合される第１のインバータと第２のインバータとを含み、第１のセット信号と第１のリセット信号とに応答して第１のラッチ状態に対応する第１の電圧と第２のラッチ状態に対応する第２の電圧とを出力するように結合されるラッチであって、前記第１のインバータが前記第１のインバータ供給電圧と第１の負側供給電圧とに結合され、前記第２のインバータが前記第２のインバータ供給電圧と前記第１の負側供給電圧とに結合される、前記ラッチと、
    前記第１のインバータ供給電圧と前記第２のインバータ供給電圧と第２の負側供給電圧とに結合され、第２のセット信号と第２のリセット信号とイネーブルパルス信号とを受信するように結合される隔離回路であって、
    前記第１のセット信号と前記第１のリセット信号とを出力するように結合されるドレイン拡張されたＭＯＳ（ＤＥＭＯＳ）トランジスタのペアと、
    前記第２の負側供給電圧と前記イネーブルパルス信号とに結合されるイネーブルトランジスタと、
    を含む、前記隔離回路と、
    を含み、
    前記第１の負側供給電圧が前記第２の負側供給電圧に対して浮遊している、集積回路。
  18. 請求項１７に記載の集積回路であって、
    前記ＤＥＭＯＳトランジスタのペアがＮ型ＤＥＭＯＳトランジスタである、集積回路。
  19. 請求項１７に記載の集積回路であって、
    前記イネーブルトランジスタが、前記第２の負側供給電圧と前記ＤＥＭＯＳトランジスタのペアのソース端子との間に結合されるソース端子及びドレイン端子と、前記イネーブルパルス信号に結合されるゲート端子とを有するＮ型ＭＯＳトランジスタである、集積回路。
  20. 請求項１９に記載の集積回路であって、
    前記隔離回路が前記ＤＥＭＯＳトランジスタのペアを含む一方で、前記ラッチがＤＥＭＯＳトランジスタを含まない、集積回路。
  21. 請求項１７に記載の集積回路であって、
    前記第１のインバータ供給電圧が前記第２のインバータ供給電圧と別個である、集積回路。
  22. 請求項２１に記載の集積回路であって、
    前記第１のダイオードがダイオード接続されるトランジスタであり、前記第２のダイオードがダイオード接続されるトランジスタである、集積回路。
  23. 請求項１７に記載の集積回路であって、
    前記第２のセット信号と前記第２のリセット信号と前記イネーブルパルス信号とが第２の正側供給電圧と前記第２の負側供給電圧とに基づいており、
    前記第１の正側供給電圧が、前記第２の正側供給電圧より少なくとも２０ボルト大きい電圧を有する、集積回路。
  24. 装置であって、
    第１の正側供給電圧に結合され、第１のインバータ供給電圧を出力するように構成される第１のダイオードと、
    前記第１の正側供給電圧に結合され、第２のインバータ供給電圧を出力するように構成される第２のダイオードと、
    互いにバックツーバック結合される第１のインバータと第２のインバータとを含み、第１のセット信号と第１のリセット信号とに応答して第１のラッチ状態に対応する第１の電圧と第２のラッチ状態に対応する第２の電圧とを出力するように結合されるラッチであって、前記第１のインバータが前記第１のインバータ供給電圧と第１の負側供給電圧とに結合され、前記第２のインバータが前記第１のインバータ供給電圧と異なる前記第２のインバータ供給電圧と前記第１の負側供給電圧とに結合される、前記ラッチと、
    前記第１のインバータ供給電圧と前記第２のインバータ供給電圧と第２の負側供給電圧とに結合され、第２のセット信号と第２のリセット信号とイネーブル信号とを受信するように結合される隔離回路であって、前記第２のセット信号と前記第２のリセット信号とに応答して前記第１のセット信号と前記第１のリセット信号とを出力するように構成される、前記隔離回路と、
    を含み、
    前記第１の負側供給電圧が前記第２の負側供給電圧に対して浮遊している、装置。
  25. 請求項２４に記載の装置であって、
    電圧コアであって、前記ラッチと、ダイオード接続されるトランジスタである前記第１のダイオードと、ダイオード接続されるトランジスタである前記第２のダイオードとを含む、前記電圧コアを更に含む、装置。
  26. 請求項２５に記載の装置であって、
    前記電圧コアが、前記第１のセット信号と前記第１のリセット信号との少なくとも１つにおける遷移に応答して、前記第１のインバータ供給電圧を前記第２のインバータ供給電圧と異なるものにさせるように結合される、装置。
  27. 請求項２６に記載の装置であって、
    前記電圧コアが、前記第１のセット信号と前記第１のリセット信号との一方の遷移に応答して、前記第１及び第２のインバータ供給電圧の一方を前記第１及び第２のダイオード接続されるトランジスタの一方のゲート－ソース電圧降下分だけ前記第１の正側供給電圧より低い電圧にさせるように結合される、装置。
  28. 請求項２６に記載の装置であって、
    前記第１のダイオード接続されるトランジスタが、互いに結合されるゲート端子及びドレイン端子と、前記第１の正側供給電圧に結合されるソース端子とを有する第１のＰＭＯＳトランジスタであり、
    前記第１のＰＭＯＳトランジスタが、前記第２のリセット信号を受信するように結合される前記隔離回路における第１のＤＥＭＯＳトランジスタからの前記第１のリセット信号に結合され、
    前記第２のダイオード接続されるトランジスタが、互いに結合されるドレイン端子及びゲート端子と、前記第１の正側供給電圧に結合されるソース端子とを有する第２のＰＭＯＳトランジスタであり、
    前記第２のＰＭＯＳトランジスタが、前記第２のセット信号を受信するように結合される前記隔離回路における第２のＤＥＭＯＳトランジスタからの前記第１のセット信号に結合される、装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10103261B1 (en) * 2017-12-28 2018-10-16 Texas Instruments Incorporated Transient-insensitive level shifter
CN113131917B (zh) * 2019-12-31 2022-10-21 圣邦微电子（北京）股份有限公司 一种抗高压高速度电平转换器
US11695342B2 (en) * 2021-07-15 2023-07-04 Dialog Semiconductor (Uk) Limited Active pull-up and level shifter circuit
US20230299762A1 (en) * 2022-03-15 2023-09-21 Faraday Technology Corporation Level shifter and electronic device
CN114679167B (zh) * 2022-04-12 2023-05-05 电子科技大学 一种高速无静态功耗的电平位移电路
US20240223190A1 (en) * 2023-01-03 2024-07-04 Texas Instruments Incorporated Transient insensitive level shifter

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000332586A (ja) 1999-05-20 2000-11-30 Hitachi Ltd パワーオンリセット回路
JP2002298582A (ja) 2001-03-29 2002-10-11 Oki Electric Ind Co Ltd 半導体記憶装置
JP2005323195A (ja) 2004-05-10 2005-11-17 Texas Instr Japan Ltd レベルシフト回路
JP2007174627A (ja) 2005-11-24 2007-07-05 Fuji Electric Device Technology Co Ltd レベルシフト回路
JP2017532910A (ja) 2014-10-16 2017-11-02 セインチップス テクノロジー カンパニーリミテッド Ｉｏインターフェースレベル変換回路、ｉｏインターフェースレベル変換方法及び記憶媒体

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3796034B2 (ja) * 1997-12-26 2006-07-12 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路装置
JP3579633B2 (ja) * 2000-05-19 2004-10-20 株式会社ルネサステクノロジ 半導体集積回路
JP4327411B2 (ja) * 2001-08-31 2009-09-09 株式会社ルネサステクノロジ 半導体装置
JP3657235B2 (ja) 2002-03-25 2005-06-08 Ｎｅｃマイクロシステム株式会社 レベルシフタ回路及び該レベルシフタ回路を備えた半導体装置
US7053657B1 (en) * 2003-06-26 2006-05-30 Cypress Semiconductor Corporation Dynamically biased wide swing level shifting circuit for high speed voltage protection input/outputs
US20050134355A1 (en) * 2003-12-18 2005-06-23 Masato Maede Level shift circuit
TWI326084B (en) * 2005-09-13 2010-06-11 Hynix Semiconductor Inc Synchronous dynamic random access memory integrated circuit semiconductor memory with reset function and method of resetting a memory without powering down the memory
JP4607976B2 (ja) 2008-03-07 2011-01-05 株式会社東芝 半導体集積装置
JP5203791B2 (ja) * 2008-04-18 2013-06-05 ルネサスエレクトロニクス株式会社 レベルシフト回路
US8030972B2 (en) * 2009-11-17 2011-10-04 Zoran Corporation High-speed latched comparator circuit with variable positive feedback
US20140266306A1 (en) * 2013-03-12 2014-09-18 Analog Devices Technology High speed dynamic latch
US8975943B2 (en) * 2013-05-29 2015-03-10 Silanna Semiconductor U.S.A., Inc. Compact level shifter
JP6088936B2 (ja) * 2013-08-07 2017-03-01 ルネサスエレクトロニクス株式会社 レベルシフタ
US9191007B1 (en) * 2014-06-20 2015-11-17 Freescale Semiconductor, Inc. Latching level shifter and method of operation
US9484897B2 (en) * 2015-03-18 2016-11-01 Peregrine Semiconductor Corporation Level shifter
US9559673B2 (en) * 2015-04-01 2017-01-31 Qualcomm Incorporated Low-power wide-range level shifter
JP6591220B2 (ja) * 2015-07-15 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置および電力制御装置
US10038058B2 (en) * 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same
WO2018090334A1 (en) * 2016-11-18 2018-05-24 Texas Instruments Incorporated High voltage level shifter with short propagation delay
US10103261B1 (en) * 2017-12-28 2018-10-16 Texas Instruments Incorporated Transient-insensitive level shifter
US10498315B2 (en) * 2018-03-05 2019-12-03 Texas Instruments Incorporated Level shifter circuit
US10270448B1 (en) * 2018-05-16 2019-04-23 Nxp B.V. Level shifter circuit with transistor drive strength variation compensation
TWI715249B (zh) * 2018-10-17 2021-01-01 美商高效電源轉換公司 用於半橋氮化鎵驅動器應用之位準偏移器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000332586A (ja) 1999-05-20 2000-11-30 Hitachi Ltd パワーオンリセット回路
JP2002298582A (ja) 2001-03-29 2002-10-11 Oki Electric Ind Co Ltd 半導体記憶装置
JP2005323195A (ja) 2004-05-10 2005-11-17 Texas Instr Japan Ltd レベルシフト回路
JP2007174627A (ja) 2005-11-24 2007-07-05 Fuji Electric Device Technology Co Ltd レベルシフト回路
JP2017532910A (ja) 2014-10-16 2017-11-02 セインチップス テクノロジー カンパニーリミテッド Ｉｏインターフェースレベル変換回路、ｉｏインターフェースレベル変換方法及び記憶媒体

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