JP7421455B2

JP7421455B2 - 半導体装置

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Publication number: JP7421455B2
Application number: JP2020157903A
Authority: JP
Inventors: 裕行入船; 洋志河野; 誠水上; 周次鎌田
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2020-09-18
Filing date: 2020-09-18
Publication date: 2024-01-24
Anticipated expiration: 2040-09-18
Also published as: JP2022051424A; US20220093805A1; US11527661B2; CN114203817A

Description

本発明の実施形態は、半導体装置に関する。

炭化シリコン（ＳｉＣ）を含む半導体部分を有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor-Field-Effect-Transistor：金属酸化膜半導体電界効果トランジスタ）は、寄生ダイオードの動作を抑制するために、ショットキーバリアダイオード（Schottky diode、ＳＢＤ）が併設されることがある。このような半導体装置においても、更なる信頼性の向上が求められている。

特開２００９－２７７７５５号公報

本発明の実施形態は、信頼性を向上できる半導体装置を提供する。

実施形態に係る半導体装置は、第１電極と、第２電極と、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第１導電形の第１活動領域と、第３電極と、を有する。前記第１半導体層は、前記第１電極と前記第２電極の間に設けられている。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられている。前記第１活動領域は、前記第１電極から前記第２電極に向かう第１方向と直交する第２方向において前記第２半導体層と隣接する。前記第１活動領域は、前記第１上部と第２下部を有する。前記第１上部は、前記第１半導体層と前記第２電極との間に位置する。前記第１下部は、前記第１半導体層と前記第１上部との間に位置している。前記第１下部の前記第２方向における幅の平均値は、前記第１上部の前記第２方向における幅の平均値よりも大きい。前記第３半導体層は、前記第２半導体層と前記第２電極との間に設けられている。前記第３半導体層は、前記第２電極と電気的に接続されている。前記第３電極は、前記第１活動領域、前記第２半導体層、及び、前記第３半導体層と、前記第２電極との間に絶縁膜及び絶縁層を介して設けられている。

実施形態に係る半導体装置は、第１電極と、第２電極と、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の活動領域と、を有する。前記第１半導体層は、前記第１電極と前記第２電極の間に設けられている。前記第２半導体層は、前記第１半導体層と前記第２電極の間に設けられている。前記活動領域は、前記第１電極から前記第２電極に向かう第１方向と直交する第２方向において前記第２半導体層と隣接する。前記活動領域は、上部と下部を有する。前記上部は、前記第１半導体層と前記第２電極との間に設けられている。前記上部は、前記第２電極に接している。前記下部は、前記第１半導体層と前記上部の間に位置している。前記下部の前記第２方向における幅の平均値は、前記上部の前記第２方向における幅の平均値よりも大きい。

第１実施形態に係る半導体装置を示す平面図である。図１の領域Ａを示す拡大平面図である。図２に示すＢ－Ｂ'線による断面図である。第１実施形態の第１変形例に係る半導体装置のＭＯＳＦＥＴを示す拡大断面図である。第１実施形態の第２変形例に係る半導体装置のＭＯＳＦＥＴを示す拡大断面図である。第１実施形態の第３変形例に係る半導体装置のＭＯＳＦＥＴを示す拡大断面図である。

以下に、各実施形態について図面を参照しつつ説明する。
なお、図面は模式的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。さらに、本明細書と各図において、既出の図に関して説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、本実施形態に係る半導体装置を示す平面図である。図２は、図１の領域Ａを示す拡大平面図である。図３は、図２に示すＢ－Ｂ’線による断面図である。図１～図３は、保護膜、及び、配線層が省略されている。

図１～図３に示すように、本実施形態に係る半導体装置１００は、電流を制御するために用いられ、例えば約３．３ｋＶの電圧が印加されるパワー半導体装置である。図１、図３に示すように、半導体装置１００の下面には第１電極２１が設けられている。半導体装置１００のセル領域の上面には、第２電極２２及びパッド２３ａが設けられている。第２電極２２はゲートパッド２３ａよりも大きい。半導体装置１００の終端領域の上面には、終端絶縁膜６０が設けられている。図２に示すように、半導体装置１００は、複数のＭＯＳＦＥＴ１００ｍと複数のＳＢＤ１００ｓが交互に配列されている。

図３に示すように、ＭＯＳＦＥＴ１００ｍは、ゲート制御部１００ｍ１と、寄生ダイオード部１００ｍ２を有する。ゲート制御部１００ｍ１は、接続された外部機器に電流を流入し、電流量を制御する。寄生ダイオード部１００ｍ２は、ゲート制御部１００ｍ１の両側に形成されたボディダイオードであり、ソース電極からドレイン電極に向かって電流を流す。ＳＢＤ１００ｓは、ＭＯＳＦＥＴ１００ｍのソース電極とドレイン電極と、その間に位置する半導体部分１０によって構成されるダイオードである。

半導体装置１００は、半導体部分１０と、第１電極２１と、第２電極２２と、第３電極２３と、絶縁膜３１と、コンタクト４１と、絶縁層５１、５２を有する。
第１電極２１は、例えばドレイン電極である。第１電極２１は、略板形状であり、半導体装置１００の下面の例えば全体に形成されている。第１電極２１は、例えばアルミニウム（Ａｌ）を含んでいる。

半導体部分１０は、例えば炭化ケイ素（ＳｉＣ）を含んでいる。半導体部分１０は、ｎ⁺形バッファ層１８と、ｎ^-形ドリフト層１１（第１半導体層）と、ｐ形ベース層１２（第２半導体層）と、ｎ⁺形ソース層１３（第３半導体層）と、ｐ⁺形コンタクト層１４（第４半導体層）と、ｎ形半導体層１５と、を有する。なお、「ｎ^＋形」とは、「ｎ形」よりもキャリア濃度が高いことを示し、「ｎ^－形」とは、「ｎ形」よりもキャリア濃度が低いことを示す。ｐ形についても同様である。

ｎ^-形ドリフト層１１は、ｎ⁺形バッファ層１８の上に設けられている。ｎ^-形ドリフト層１１は、ｎ形の半導体からなるが、不純物濃度が部分的に異なる。図３に示すように、ｎ^-形ドリフト層１１は、第１活動領域Ｄと、第２活動領域Ｅと、を有する。ｎ^-形ドリフト層１１における第１活動領域Ｄ及び第２活動領域Ｅを除く部分を、第１領域Ｕとする。第１領域Ｕは、例えばｎ^－形の半導体からなる。

第１活動領域Ｄは、ゲート制御部１００ｍ１において電流が流れる領域である。第２活動領域Ｅは、ＳＢＤ１００ｓにおいて電流が流れる領域である。第１活動領域Ｄと第２活動領域Ｅは、例えばｎ形の半導体からなり、ｐ形ベース層１２を介して互いに離隔している。

第１領域Ｕは、第１活動領域Ｄ、第２活動領域Ｅおよびｐ形ベース層１２の下に位置する。図３に示すように、第１領域Ｕの上面Ｕｂは、ｐ形ベース層１２の下面１２ａに接している。第１活動領域Ｄと第１領域Ｕの境界である境界面Ｂｄは、第１活動領域Ｄの下面である。境界面Ｂｄは、ｐ形ベース層１２の下面１２ａの第１活動領域Ｄ側の端縁１２ａｄに接している。境界面Ｂｄは、例えば、第１活動領域Ｄの両側に位置する２つの端縁１２ａｄの間の領域である。

同様に、第２活動領域Ｅと第１領域Ｕの境界面Ｂｅは、第２活動領域Ｅの下面であり、境界面Ｂｅは、ｐ形ベース層１２の下面１２ａにおける第２活動領域Ｅ側の端縁１２ａｅに接し、境界面Ｂｅは、例えば、第２活動領域Ｅの両側に位置する２つの端縁１２ａｅの間の領域である。例えば、境界面Ｂｄ及び境界面Ｂｅは、ｐ形ベース層１２の下面１２ａと連続した平坦面を構成する。

図３に示すように、ｐ形ベース層１２は、ＭＯＳＦＥＴ１００ｍとＳＢＤ１００ｓにおいてｎ^-形ドリフト層１１の上に設けられ、ｎ^-形ドリフト層１１の第１活動領域Ｄと第２活動領域Ｅ間に位置している。

ｎ⁺形ソース層１３は、ＭＯＳＦＥＴ１００ｍのソース層である。ｎ⁺形ソース層１３は、ｐ形ベース層１２の上に設けられ、ｐ形ベース層１２を介してｎ^-形ドリフト層１１の第１活動領域Ｄ及び第２活動領域Ｅから離隔している。

ｐ⁺形コンタクト層１４は、寄生ダイオード部１００ｍ２においてｐ形ベース層１２上に配置されている。ｐ⁺形コンタクト層１４は、寄生ダイオード部１００ｍ２のコンタクト層である。

コンタクト４１は、例えば寄生ダイオード部１００ｍ２におけるオーミックコンタクトである。コンタクト４１は、ｐ⁺形コンタクト層１４の上に設けられている。コンタクト４１は、例えばサリサイド（ｓａｌｉｃｉｄｅ）によって形成され、例えばニッケル（Ｎｉ）とシリコン（Ｓｉ）を含んでいる。

図１、図３に示すように、第２電極２２は、例えばソース電極である。第２電極２２は、半導体部分１０の上に設けられている。第２電極２２は、ｐ形ベース層１２とｎ⁺形ソース層１３に接続されている。また、第２電極２２は、ｎ^-形ドリフト層１１の第２活動領域Ｅの上面Ｅ１０に接している。第２電極２２は、コンタクト４１に接している。第２電極２２は、例えばアルミニウムを含んでいる。

絶縁膜３１は、例えばゲート絶縁膜である。絶縁膜３１は、ｎ^-形ドリフト層１１（第１活動領域Ｄ）、ｐ形ベース層１２、及び、ｎ⁺形ソース層１３の上面に接している。絶縁膜３１は、具体的には、第１活動領域Ｄの上面Ｄ１０に接している。

第３電極２３は、例えばゲート電極である。第３電極２３は、絶縁膜３１の上に設けられている。第３電極２３は、第１活動領域Ｄ、ｐ形ベース層１２、及び、ｎ⁺形ソース層１３に絶縁膜３１を挟んで対向している。図３に示すように、第３電極２３は、絶縁層５１を介して第２電極２２から離隔している。第３電極２３は、パッド２３ａと電気的に接続されている。

以下、第１活動領域Ｄの形状について詳述する。
図２、図３に示すように、上面視においてＭＯＳＦＥＴ１００ｍが延びている方向を方向Ｙとし、方向Ｙに直交し第１電極２１から第２電極２２に向かう方向を方向Ｚとし、方向Ｙと方向Ｚに直交する方向を方向Ｘとする。以下、幅とは、方向Ｘに沿った長さをいう。

図３に示すように、方向Ｙに直交する第１活動領域Ｄの断面形状は、略台形状である。第１活動領域Ｄは、上面Ｄ１０と下面である境界面Ｂｄを有する。第１活動領域Ｄは、台形の上辺である上面Ｄ１０の幅が、台形の下辺である境界面Ｂｄの幅よりも狭い。

第１活動領域Ｄを以下のように設定して、第１活動領域Ｄの形状を更に説明する。
図３に示すように、第１活動領域Ｄを上下に２等分した場合の第１活動領域Ｄの第１下部Ｄ２０と第１上部Ｄ３０を設定する。図３に示すように、先ず、第１活動領域Ｄの方向Ｚの長さを二等分する位置を通り、方向Ｘに平行な線である２等分線ＤＬを設定する。第１下部Ｄ２０は、第１活動領域Ｄにおいて２等分線ＤＬより下の部分となり、第１上部Ｄ３０は、第１活動領域Ｄにおいて２等分線ＤＬより上の部分となる。また、第１下部Ｄ２０と第１上部Ｄ３０を区画する内部境界面Ｄ４０は、第１活動領域Ｄにおいて２等分線ＤＬを含む面である。内部境界面Ｄ４０の幅は、例えば第１上部Ｄ３０の下辺の長さと同一であり、例えば第１下部Ｄ２０の上辺の長さと同一である。

以上の設定を用いて、図３から以下のことが確認できる。
第１活動領域Ｄは、上面Ｄ１０の幅が境界面Ｂｄの幅よりも狭い。また、第１活動領域Ｄは、第１上部Ｄ３０の幅の平均値が、第１下部Ｄ２０の幅の平均値よりも小さい。幅の平均値とは、例えば、対象となる部分または構成の幅を、Ｚ方向において均一に離散した箇所において１つずつ測定し、その測定値の総和をその測定箇所の数で割ったものである。

上面Ｄ１０の幅は、第１上部Ｄ３０の幅の平均値よりも小さい。また、上面Ｄ１０の幅は、内部境界面Ｄ４０の幅よりも狭い。
境界面Ｂｄの幅は、第１下部Ｄ２０の幅の平均値よりも大きい。また、境界面Ｂｄの幅は、内部境界面Ｄ４０の幅よりも大きい。

図３に示すように、本実施形態における第２活動領域Ｅの形状は、第１活動領域Ｄと略同一である。方向Ｙに直交する第２活動領域Ｅの断面形状は、略台形状である。第２活動領域Ｅは、上面Ｅ１０と下面である境界面Ｂｅを有する。第２活動領域Ｅは、台形の上辺である上面Ｅ１０の幅が、台形の下辺である境界面Ｂｅの幅よりも狭い。
また、第２活動領域Ｅについても第１活動領域Ｄと同様に設定して説明する。
第２活動領域Ｅについて、２等分線ＥＬと、第２下部Ｅ２０及び第２上部Ｅ３０と、内部境界面Ｅ４０を設定する。

以上の設定より、以下のことが確認できる。
第２活動領域Ｅは、上面Ｅ１０の幅が境界面Ｂｅの幅よりも狭い。また、第２活動領域Ｅは、第２上部Ｅ３０の幅の平均値が、第２下部Ｅ２０の幅の平均値よりも小さい。また、第２活動領域Ｅの上面Ｅ１０の幅は、第２上部Ｅ３０の幅の平均値よりも小さく、内部境界面Ｅ４０の幅の平均値よりも小さい。さらに、境界面Ｂｅの幅は、第２下部Ｅ２０の幅の平均値よりも大きく、内部境界面Ｅ４０の幅の平均値よりも大きい。

本実施形態に係る半導体装置１００においては、第１活動領域Ｄと第２活動領域Ｅは、略同一の形状であるが、異なる形状あってもよい。また、第１活動領域Ｄと第２活動領域Ｅは、断面形状が略台形状でなくてもよい。例えば、第１活動領域Ｄ及び第２活動領域Ｅのうちの一方は、断面形状が長方形又は長円形を用いた形状であってもよい。第１活動領域Ｄ及び第２活動領域Ｅのうちの少なくとも一方において、そのＸＹ断面の形状が、上部の幅の平均値が下部の幅の平均値よりも小さければよい。例えば、上面Ｄ１０、Ｅ１０の幅が、境界面Ｂｄ、Ｂｅの幅よりも狭く、上部Ｄ３０、Ｅ３０と下部Ｄ２０、Ｅ２０を区画する内部境界面Ｄ４０、Ｅ４０の幅が、上面Ｄ１０、Ｅ１０よりも広く、境界面Ｂｄ、Ｂｅよりも狭くなっていることが好ましい。

また、本実施形態においては、２等分線ＤＬを使って活動領域Ｄ、Ｅを上下に２等分した場合の上部Ｄ３０、Ｅ３０及び下部Ｄ２０、Ｅ２０の幅の平均値と、内部境界面Ｄ４０の幅によって、活動領域Ｄ、Ｅの幅の変化を評価していたが、これに限らず、活動領域Ｄの高さの３分の１までの部分を上部、それ以外の部分を下部とした幅の平均値と、その内部境界面によって、活動領域の幅の変化を評価してもよい。

図３に示すように、本実施形態における第１活動領域Ｄと第２活動領域Ｅは、多段階のエピタキシャル成長、イオン注入、エッチング等を適宜用いた多段階工程によって略台形状にしているが、これに限らない。また、第１活動領域Ｄとｐ形ベース層１２の側方境界面Ｐｄ、Ｐｅが略平面にならなくてもよい。側方境界面Ｐｄ、Ｐｅが複数の階段状であってもよい。

以下に、本実施形態に係る半導体装置１００の動作及び効果について説明する。
本実施形態に係る半導体装置１００は、ＭＯＳＦＥＴ１００ｍにＳＢＤ１００ｓを併設している。
先ず、順方向動作時においては、第２電極２２に相対的に正の電位、第１電極２１に相対的に負の電位が印加される。ＳＢＤ１００ｓの動作電圧は、ＭＯＳＦＥＴ１００ｍの動作電圧よりも低いため、先ずＳＢＤ１００ｓに優先的に電流が流れ、ＭＯＳＦＥＴ１００ｍには電流が流れない。ＳＢＤ１００ｓにおいては、第１電極２１から第１領域Ｕ及び第２活動領域Ｅを通過して第２電極２２へ電子が流れる。これにより、寄生ダイオード部１００ｍ２の動作が、所定の電圧まで抑制される。この間、寄生ダイオード部１００ｍ２による正孔の注入が抑制され、ＭＯＳＦＥＴ１００ｍにおける電子と正孔の両方が流れるバイポーラ動作が抑制される。これにより、半導体装置１００は、炭化シリコンを含む半導体部分１０の結晶欠陥の拡張が抑えられ、ＭＯＳＦＥＴ１００ｍの順方向電圧とＤＳ間リーク特性等のデバイス特性の劣化を抑止している。

逆方向動作時のゲート制御部１００ｍ１のオフ状態においては、第２電極２２は相対的に負の電位、第１電極２１は相対的に正の電位、第３電極２３は相対的に負の電位が与えられる。オフ状態においては、絶縁膜３１の電界強度が強まる。図３に示すように、詳細には、絶縁膜３１は、中央において最大電界となる。これに対して、第１活動領域Ｄの上面Ｄ１０の幅を狭くすることにより、絶縁膜３１の電界強度を緩和して絶縁破壊を抑制している。また、第１活動領域Ｄの上面Ｄ１０の幅を境界面Ｂｄの幅よりも狭くして、ｐ形ベース層１２と第１活動領域Ｄの側方境界面Ｐｄを傾斜させている。これにより、第１活動領域Ｄにおける空乏層を側方境界面Ｐｄと同様に傾斜させることができ、空乏層を徐々につなげることができる。これにより、ＭＯＳＦＥＴ１００ｍの第３電極２３と第１電極２１間の静電容量の急峻な変化を抑え、スイッチング時のノイズの発生を抑制している。

逆方向動作時のゲート制御部１００ｍ１のオン状態においては、第２電極２２は相対的に負の電位、第１電極２１は相対的に正の電位、第３電極２３は相対的に正の電位が与えられる。これにより、図３に示すように、ｐ形ベース層１２には、第３電極２３の直下域であってｎ⁺形ソース層１３から第１活動領域Ｄの間にチャネルが形成される。ｎ⁺形ソース層１３から供給される電子は、チャネルを通って第１電極２１に流れる。このとき、第１活動領域Ｄの上面Ｄ１０を狭くした分、チャネル長が長くなるが、下面である境界面Ｂｄを広くして電流経路の幅を広げ、オン抵抗の上昇を抑制している。

仮に、第１活動領域Ｄの幅が略均一である場合は、幅を狭くすることによる絶縁膜の電界強度の抑制と、幅を大きくすることによるオン抵抗の抑制は、いわゆるトレードオフの関係であるが、本実施形態に係る半導体装置１００は、第１活動領域Ｄの上面Ｄ１０を狭くし、境界面Ｂｄを広くすることによって、ともに解消している。

ＳＢＤ１００ｓの第２活動領域Ｅは、上面Ｅ１０を狭く、下面である境界面Ｂｅを広くしている。これにより、ＳＢＤ１００ｓは、第２電極２２と第２活動領域Ｅの接合面が狭くなるためリーク電流が低減され、境界面Ｂｅを広げることにより動作電圧が低減される。ＳＢＤ１００ｓの動作電圧を低減させることにより、ＳＢＤ１００ｓの始動を寄生ダイオード部１００ｍ２よりも早め、寄生ダイオード部１００ｍ２の始動を抑止している。これにより、半導体部分の結晶欠陥の拡張を効果的に抑止している。

仮に、第２活動領域Ｅの幅が略均一である場合は、幅を狭くすることによるリーク電流の低減と、幅を大きくすることによる動作電圧の低減は、いわゆるトレードオフの関係であるが、本実施形態に係る半導体装置１００は、第１活動領域Ｄの上面Ｄ１０を狭くし、境界面Ｂｄを広くすることによって、ともに解消している。

以上のように、本実施形態に係る半導体装置１００は、信頼性と動作性能を向上できる。

（第１実施形態の第１変形例）
本変形例に係る半導体装置１０１においては、例えば第１活動領域Ｄ１の第１上部Ｄ３１の幅を更に小さくして、第１下部Ｄ２１の幅を更に大きくすることにより、第１上部Ｄ３１と第１下部Ｄ２１の幅の差を大きくしている。すなわち、第１上部Ｄ３１の断面形状と第１下部Ｄ２１の断面形状はそれぞれ略台形であり、第１上部Ｄ３１の下辺の長さは、第１下部Ｄ２１の上辺の長さよりも短い。
図４は、本変形例に係る半導体装置のＭＯＳＦＥＴを示す拡大断面図である。
図４は、図３と同様な箇所を示しており、保護膜、及び、配線層が省略されている。

本変形例における第１活動領域Ｄ１も、上面Ｄ１１の幅が、下面である境界面Ｂｄ１の幅よりも狭い。第１活動領域Ｄ１の形状を更に説明するために、第１活動領域Ｄ１を以下のように設定する。
図４に示すように、第１活動領域Ｄ１において２等分線ＤＬを設定し、第１下部Ｄ２１及び第１上部Ｄ３１と内部境界面Ｄ４１を設定する。
以上の設定を用いて、図４から以下のことが確認できる。

第１活動領域Ｄ１は、第１上部Ｄ３１の幅を、第１実施形態の第１上部Ｄ３０の幅よりも小さくし、第１下部Ｄ２１の幅を、第１実施形態の第１下部Ｄ２０よりも大きくしている。これにより、第１上部Ｄ３１と第１下部Ｄ２１の内部境界面Ｄ４１には、切り欠き面Ｄ６１が形成されている。側方境界面Ｐｄ１は、切り欠き面Ｄ６１によって一つの段を有している。

第１活動領域Ｄ１は、第１上部Ｄ３１の幅は、第１下部Ｄ２１の幅よりも狭い。第１活動領域Ｄ１は、第１上部Ｄ３１の幅の平均値が、第１下部Ｄ２１の幅の平均値よりも小さい。
上面Ｄ１１の幅は、第１上部Ｄ３１の幅の平均値よりも小さい。また、上面Ｄ１１の幅は、内部境界面Ｄ４１の幅よりも小さい。
下面である境界面Ｂｄ１の幅は、第１下部Ｄ２１の幅の平均値よりも大きい。または、境界面Ｂｄ１の幅は、内部境界面Ｄ４１の幅の平均値よりも大きい。
本変形例における第２活動領域は、第１活動領域Ｄ１と同様な形状である。

本変形例によれば、第１活動領域Ｄ１において、上面Ｄ１１をさらに狭くし、境界面Ｂｄ１を更に広くすることができる。よって、第１実施形態の効果を更に向上させることができる。

本変形例における上記以外の構成、動作、及び効果は、第１実施形態と同様である。

（第１実施形態の第２変形例）
本変形例に係る半導体装置１０２は、半導体部分１０が例えばシリコンＳｉを含み、第１活動領域Ｄ２は、半導体部分１０において方向Ｚに沿って例えば２か所に不純物をイオン注入した後、熱拡散させて形成されている。
図５は、本変形例に係る半導体装置のＭＯＳＦＥＴを示す拡大断面図である。
図５は、図３と同様な箇所を示しており、保護膜、及び、配線層が省略されている。

本変形例における第１活動領域Ｄ２も、同様に設定して形状を以下に説明する。
図５に示すように、第１上部Ｄ３２と第１下部Ｄ２２は、不純物を熱拡散させて形成しているため、方向Ｚにおける中央部分の幅が最も広くなっている。すなわち、第１上部Ｄ３２の断面形状は長円形であり、第１下部Ｄ２２の断面形状も長円形であり、第１上部Ｄ３２の最大径は第１下部Ｄ２２の最大径よりも小さい。図５に示すように、第１上部Ｄ３２と第１下部Ｄ２２の内部境界面Ｄ４２は、くびれ面Ｄ６２になっている。側方境界面Ｐｄ２は、くびれ面Ｄ６２によってくびれた曲面になっている。

また、第１活動領域Ｄ２は、第１上部Ｄ３２の幅が、第１下部Ｄ２２の幅よりも狭い。第１活動領域Ｄ２は、第１上部Ｄ３２の幅の平均値が、第１下部Ｄ２２の幅の平均値よりも小さい。
上面Ｄ１２の幅は、第１上部Ｄ３２の幅の平均値よりも小さい。また、上面Ｄ１１の幅は、内部境界面Ｄ４２がくびれ面Ｄ６２であるため、内部境界面Ｄ４２の幅よりも小さいとは一概には言えない。

一方、境界面Ｂｄ２の幅は、第１下部Ｄ２２の幅の平均値よりも大きいとは一概に言えない。また、境界面Ｂｄ２の幅は、内部境界面Ｄ４２がくびれ面Ｄ６２であるため、内部境界面Ｄ４２の幅よりも大きいとは一概に言えない。

なお、本変形例における第１活動領域Ｄ１は、半導体部分１０において方向Ｚに沿って２か所に不純物を注入して２段に形成されているが、これに限らず、例えば、方向Ｚに沿って３か所以上に不純物を注入して３段以上に形成してもよい。

本変形例における第１活動領域Ｄ２は、不純物を熱拡散させて形成することにより、第１上部Ｄ３２と第１下部Ｄ２２の方向Ｚにおける例えば中央部分の幅が最も広くなっている。これにより、第１活動領域Ｄ２の上面Ｄ１２を狭くしても、方向Ｚにおける中央部分の幅は広くなり、電流経路が広くなる。これにより、ＭＯＳＦＥＴ１０２ｍのオン抵抗を小さくでき、ＳＢＤ１００ｓの動作電圧を低減できる。
以上のように、本変形例に係る半導体装置１０２も、信頼性と動作性能を向上できる。

（第１実施形態の第３変形例）
本変形例に係る半導体装置１０３は、半導体部分１０が例えば炭化シリコンを含み、第１活動領域Ｄ３は、例えば、半導体部分１０において方向Ｚに沿って例えば３か所に不純物をイオン注入した後、熱拡散させて形成されている。
図６は、本変形例に係る半導体装置のＭＯＳＦＥＴを示す拡大断面図である。
図６は、図３と同様な箇所を示しており、保護膜、及び、配線層が省略されている。

図６に示すように、第１活動領域Ｄ３は、方向Ｚにおいて３か所の位置に不純物をイオン注入し、熱拡散させて形成されている。本変形例においては、不純物の拡散が少ないため、第１活動領域Ｄ３の断面形状は、例えば３つの略長方形を重ねたような形状になっている。
第１活動領域Ｄ３は、最も上に位置する上部分の幅が最も狭く、最も下に位置する下部分の幅が最も広く、これらの間に位置する部分の略中心に、２等分線ＤＬが位置している。側方境界面Ｐｄ３は、例えば３段の階段形状になっている。

本変形例における第１活動領域Ｄ３も、同様に設定して形状を以下に説明する。
第１活動領域Ｄ３は、第１上部Ｄ３３の幅の平均値が、第１下部Ｄ２３の幅の平均値よりも小さい。
上面Ｄ１３の幅は、第１上部Ｄ３３の幅の平均値よりも小さい。また、上面Ｄ１３の幅は、内部境界面Ｄ４３の幅の平均値よりも小さい。
境界面Ｂｄ３の幅は、第１下部Ｄ２３の幅の平均値よりも大きいとは一概には言えない。また、境界面Ｂｄ３の幅は、内部境界面Ｄ４３の幅の平均値よりも大きい。

本変形例における第２活動領域は、第１活動領域Ｄ３と同様な形状である。
本変形例においては、第１活動領域Ｄ３を、例えばエピタキシャル成長法によって形成してもよい。
本変形例における上記以外の構成、動作、及び効果は、第１実施形態と同様である。

本発明の実施形態によれば、信頼性を向上できる半導体装置を提供することができる。

以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれるＭＯＳＦＥＴとＳＢＤにおける半導体部分、複数の電極、及び、絶縁膜の具体的な構成や材質等に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…半導体部分
１１…ｎ^-形ドリフト層
１２…ｐ形ベース層
１２ａ…下面
１２ａｄ、１２ａｅ…端縁
１３…ｎ⁺形ソース層
１４…ｐ⁺形コンタクト層
１５…ｎ形半導体層
１８…ｎ⁺形バッファ層
２１…第１電極
２２…第２電極
２３…第３電極
２３ａ…パッド
３１…絶縁膜
４１…コンタクト
５１、５２…絶縁層
６０…終端絶縁膜
１００、１０１、１０２、１０３…半導体装置
１００ｍ…ＭＯＳＦＥＴ
１００ｍ１…ゲート制御部
１００ｍ２…寄生ダイオード部
１００ｓ…ＳＢＤ
Ｂｄ、Ｂｄ１、Ｂｄ２、Ｂｄ３、Ｂｅ…境界面
Ｄ、Ｄ１、Ｄ２、Ｄ３…第１活動領域
Ｄ１０、Ｄ１１、Ｄ１２、Ｄ１３…上面
Ｄ３０、Ｄ３１、Ｄ３２、Ｄ３３…第１上部
Ｄ２０、Ｄ２１、Ｄ２２、Ｄ２３…第１下部
Ｄ４０、Ｄ４１、Ｄ４２、Ｄ４３…内部境界面
Ｄ６１…切り欠き面
Ｄ６２…くびれ面
ＤＬ…２等分線
Ｅ…第２活動領域
Ｅ１０…上面
Ｅ３０…第２上部
Ｅ２０…第２下部
Ｅ４０・・・内部境界面
ＥＬ…２等分線
Ｐｄ、Ｐｄ１、Ｐｄ２、Ｐｄ３、Ｐｅ…側方境界面
Ｕ…第１領域
Ｕｂ・・・上面

Claims

第１電極と、
第２電極と、
前記第１電極と前記第２電極の間に設けられた第１導電形の第１半導体層と、
前記第１半導体層と前記第２電極との間に設けられた、第２導電形の第２半導体層と、
前記第２半導体層と前記第２電極との間に設けられ、前記第２電極と電気的に接続された第１導電形の第３半導体層と、
前記第１半導体層、前記第２半導体層、及び、前記第３半導体層と、前記第２電極との間に絶縁膜及び絶縁層を介して設けられた第３電極と、
を備え、
前記第１半導体層は、
第１領域と、
前記第１領域上に設けられ、前記第２半導体層及び前記絶縁膜に接し、前記第２電極から離隔した第１活動領域と、
前記第１領域上に設けられ、前記第２半導体層及び前記第２電極に接し、前記第２半導体層を介して前記第１活動領域から離隔した第２活動領域と、
を有し、
前記第１活動領域は、
前記第１領域と前記第２電極との間に位置する第１上部と、
前記第１領域と前記第１上部との間に位置し、前記第１電極から前記第２電極に向かう第１方向と直交する第２方向における幅の平均値が、前記第１上部の前記第２方向における幅の平均値よりも大きい第１下部と、
を有し、
前記第２活動領域は、
前記第２電極に接した第２上部と、
前記第１領域と前記第２上部との間に位置し、前記第２方向における幅の平均値が、前記第２上部の前記第２方向における幅の平均値よりも大きい第２下部と、
を有し、
前記第１活動領域の前記絶縁膜に接した上面の幅は、前記第１上部の幅の平均値よりも小さい半導体装置。
前記第１活動領域の前記絶縁膜に接した上面の幅は、前記第１上部と前記第１下部の内部境界面の幅よりも小さい請求項１に記載の半導体装置。
前記第１活動領域の前記絶縁膜に接した上面の幅は、前記第１活動領域と前記第１領域との第１境界面の幅よりも小さい請求項１または２に記載の半導体装置。
前記第２活動領域と前記第１領域との第２境界面の幅は、前記第２下部の幅の平均値よりも大きい請求項１～３のいずれか１つに記載の半導体装置。
前記第２活動領域と前記第１領域との第２境界面の幅は、前記第２上部と前記第２下部の内部境界面の幅よりも大きい請求項１～３のいずれか１つに記載の半導体装置。