JP7407757B2 - 半導体装置 - Google Patents

Description

本発明の実施形態は、半導体装置に関する。

電力用の半導体装置の一例として、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。

近年、ＩＧＢＴと還流ダイオード（Ｆｒｅｅｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を同一の半導体チップに形成したＲｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ（ＲＣ－ＩＧＢＴ）が広く開発及び製品化されている。ＲＣ－ＩＧＢＴは、例えば、インバータ回路のスイッチング素子として使用される。還流ダイオードはＩＧＢＴのオン電流と逆方向に電流を流す機能を有する。ＩＧＢＴと還流ダイオードを同一の半導体チップに形成することには、終端領域の共有化によるチップサイズの縮小や、発熱箇所の分散など、多くの利点がある。

ＲＣ－ＩＧＢＴでは、ＩＧＢＴを含むＩＧＢＴ領域と、ダイオードを含むダイオード領域との間に、ＩＧＢＴ及びダイオードを含まない境界領域を設ける。境界領域を設けることにより、ＩＧＢＴの動作とダイオードの動作が干渉し、ＲＣ－ＩＧＢＴの素子特性が劣化することを抑制する。しかし、例えば、境界領域の裏面から注入される正孔に起因して、ＩＧＢＴ領域の端部に電流が集中し、ＩＧＢＴが破壊するおそれがある。

特許第５４１７８１１号公報

本発明が解決しようとする課題は、電流集中による破壊が抑制された半導体装置を提供することにある。

実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層と、前記半導体層の前記第１の面の側に設けられた第１のゲート電極を、有する第１のトランジスタと、前記半導体層の前記第２の面の側に設けられた第２のゲート電極を、有する第２のトランジスタと、を含むトランジスタ領域と、前記半導体層と、前記第２のゲート電極に電気的に接続され前記半導体層の前記第２の面の側に設けられた第３のゲート電極を有し、前記第２のトランジスタの閾値電圧の絶対値よりも小さい閾値電圧の絶対値を有する第３のトランジスタと、を含み前記トランジスタ領域に隣接する隣接領域と、を備える。

第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の駆動方法の説明図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式平面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。

本明細書中、ｎ^＋形、ｎ形、ｎ^－形との表記がある場合、ｎ^＋形、ｎ形、ｎ^－形の順でｎ形の不純物濃度が低くなっていることを意味する。また、ｐ^＋形、ｐ形、ｐ^－形の表記がある場合、ｐ^＋形、ｐ形、ｐ^－形の順で、ｐ形の不純物濃度が低くなっていることを意味する。

本明細書中、半導体領域の不純物濃度の分布及び絶対値は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することが可能である。また、２つの半導体領域の不純物濃度の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定することが可能である。また、不純物濃度の分布及び絶対値は、例えば、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ：ＳＲＡ）を用いて測定することが可能である。ＳＣＭ及びＳＲＡでは、半導体領域のキャリア濃度の相対的な大小関係や絶対値が求まる。不純物の活性化率を仮定することで、ＳＣＭ及びＳＲＡの測定結果から、２つの半導体領域の不純物濃度の間の相対的な大小関係、不純物濃度の分布、及び、不純物濃度の絶対値を求めることが可能である。

（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の第１の面の側に設けられた第１のゲート電極を、有する第１のトランジスタと、半導体層の第２の面の側に設けられた第２のゲート電極を、有する第２のトランジスタと、を含むトランジスタ領域と、半導体層と、第２のゲート電極に電気的に接続され半導体層の第２の面の側に設けられた第３のゲート電極を有し、第２のトランジスタの閾値電圧の絶対値よりも小さい閾値電圧の絶対値を有する第３のトランジスタと、を含みトランジスタ領域に隣接する隣接領域と、を備える。

第１の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ１００である。また、ＲＣ－ＩＧＢＴ１００は、半導体層の表面側及び裏面側にゲート電極を備える両面ゲート構造のＩＧＢＴである。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。

図１は、第１の実施形態の半導体装置の模式平面図である。図１（ａ）はＲＣ－ＩＧＢＴ１００の半導体層の表面側から見た平面図である。図１（ｂ）はＲＣ－ＩＧＢＴ１００の半導体層の裏面側から見た平面図である。図１は、ＲＣ－ＩＧＢＴ１００のレイアウトを示す図である。

ＲＣ－ＩＧＢＴ１００は、ＩＧＢＴ領域１００ａ、ダイオード領域１００ｂ、及び境界領域１００ｃを備える。また、ＲＣ－ＩＧＢＴ１００は、第１の電極パッド１０１及び第２の電極パッド１０２を備える。ＩＧＢＴ領域１００ａは、トランジスタ領域の一例である。境界領域１００ｃは、隣接領域の一例である。

ＩＧＢＴ領域１００ａとダイオード領域１００ｂとの間に、境界領域１００ｃが設けられる。境界領域１００ｃは、ＩＧＢＴ領域１００ａに隣接する。境界領域１００ｃは、ＩＧＢＴ領域１００ａのＩＧＢＴの動作と素子領域のダイオードの動作が干渉し、ＲＣ－ＩＧＢＴ１００の特性劣化が生じることを抑制する。

第１の電極パッド１０１は、例えば、半導体層の表面側に設けられる。第２の電極パッド１０２は、例えば、半導体層の裏面側に設けられる。

図２は、第１の実施形態の半導体装置の模式断面図である。図２は、図１（ａ）のＡＡ’断面である。

第１の実施形態のＲＣ－ＩＧＢＴ１００は、半導体層１０、上部電極１２（第１の電極）、下部電極１４（第２の電極）、第１のゲート絶縁膜２１、第２のゲート絶縁膜２２、第３のゲート絶縁膜２３、ダミーゲート絶縁膜２４、第１のゲート電極３１、第２のゲート電極３２、第３のゲート電極３３、ダミーゲート電極３４、表面層間絶縁層４２、裏面層間絶縁層４４、第１の電極パッド１０１、第２の電極パッド１０２を備える。

ＩＧＢＴ領域１００ａは、ＩＧＢＴとして動作する。ダイオード領域１００ｂは、還流ダイオードとして動作する。還流ダイオードは、例えば、Ｆａｓｔ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ（ＦＲＤ）である。

ＩＧＢＴ領域１００ａは、第１のゲート電極３１を有する第１のトランジスタと、第２のゲート電極３２を有する第２のトランジスタを含む。境界領域１００ｃは、第３のゲート電極３３を有する第３のトランジスタを含む。

第１のトランジスタは、第１のゲート電極３１に印加される電圧によって制御される。第２のトランジスタは、第２のゲート電極３２に印加される電圧によって制御される。第３のトランジスタは、第３のゲート電極３３に印加される電圧によって制御される。

第１のトランジスタは、半導体層１０の第１の面Ｐ１側に設けられる。第１のトランジスタは、ゲート電極がトレンチの中に設けられたトレンチゲート構造を有する。第１のトランジスタは、ＩＧＢＴである。

第２のトランジスタは、半導体層１０の第２の面Ｐ２側に設けられる。第２のトランジスタは、プレーナゲート構造である。第２のトランジスタは、いわゆる裏面トランジスタである。第２のトランジスタは、電子をキャリアとするｎ形のＭｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）である。

第３のトランジスタは、半導体層１０の第２の面Ｐ２側に設けられる。第３のトランジスタは、プレーナゲート構造である。第３のトランジスタは、いわゆる裏面トランジスタである。第３のトランジスタは、電子をキャリアとするｎ形のＭＯＳＦＥＴである。

第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタは、構造上明確に他の構造と分離されているわけではない。例えば、図２中の破線Ｘで囲まれる領域が第１のトランジスタの一つのユニットに対応する。また、例えば、図２中の破線Ｙで囲まれる領域が第２のトランジスタの一つのユニットに対応する。また、例えば、図２中の破線Ｚで囲まれる領域が第３のトランジスタの一つのユニットに対応する。

半導体層１０の中には、メインゲートトレンチ５１（第１のトレンチ）、ダミーゲートトレンチ５２、ｎ形の第１のドレイン領域６０（第６の半導体領域）、ｎ形の第２のドレイン領域６２（第７の半導体領域）、ｐ形の第１のコレクタ領域６４（第４の半導体領域）、ｐ形の第２のコレクタ領域６６（第５の半導体領域）、ｎ形のバッファ領域６８、ｎ形のドリフト領域７０（第１の半導体領域）、ｐ形のベース領域７２（第２の半導体領域）、ｎ形のエミッタ領域７４（第３の半導体領域）、ｎ形のカソード領域７６、及びｐ形のアノード領域７８が設けられる。

上部電極１２は、第１の電極の一例である。下部電極１４は、第２の電極の一例である。メインゲートトレンチ５１は、第１のトレンチの一例である。第１のドレイン領域６０は、第６の半導体領域の一例である。第２のドレイン領域６２は、第７の半導体領域の一例である。第１のコレクタ領域６４は、第４の半導体領域の一例である。第２のコレクタ領域６６は、第５の半導体領域の一例である。ドリフト領域７０は、第１の半導体領域の一例である。ベース領域７２は、第２の半導体領域の一例である。エミッタ領域７４は、第３の半導体領域の一例である。

半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。第１の面Ｐ１が半導体層１０の表面、第２の面Ｐ２が半導体層１０の裏面である。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。

本明細書中、第１の面Ｐ１に平行な一方向を第１の方向と称する。また、第１の面Ｐ１に平行で第１の方向に直交する方向を第２の方向と称する。また、本明細書中、「深さ」とは、第１の面Ｐ１を基準とする第２の面Ｐ２に向かう方向の距離と定義する。

上部電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。上部電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。

上部電極１２は、ＩＧＢＴ領域１００ａでは、第１のトランジスタのエミッタ電極として機能する。上部電極１２は、ダイオード領域１００ｂでは、ダイオードのアノード電極として機能する。上部電極１２は、例えば、金属である。

上部電極１２は、ＩＧＢＴ領域１００ａにおいて、エミッタ領域７４に電気的に接続される。上部電極１２は、ＩＧＢＴ領域１００ａにおいて、エミッタ領域７４に接する。

上部電極１２は、ダイオード領域１００ｂにおいて、アノード領域７８に電気的に接続される。上部電極１２は、ダイオード領域１００ｂにおいて、アノード領域７８に接する。

上部電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。

下部電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。下部電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。

下部電極１４は、ＩＧＢＴ領域１００ａでは、第１のトランジスタのコレクタ電極として機能する。下部電極１４は、ダイオード領域１００ｂでは、ダイオードのカソード電極として機能する。下部電極１４は、例えば、金属である。

下部電極１４は、ＩＧＢＴ領域１００ａにおいて、第１のコレクタ領域６４に電気的に接続される。下部電極１４は、ＩＧＢＴ領域１００ａにおいて、第１のコレクタ領域６４に接する。

下部電極１４は、ダイオード領域１００ｂにおいて、カソード領域７６に電気的に接続される。下部電極１４は、ダイオード領域１００ｂにおいて、カソード領域７６に接する。

下部電極１４は、境界領域１００ｃにおいて、第２のコレクタ領域６６に電気的に接続される。下部電極１４は、境界領域１００ｃにおいて、第２のコレクタ領域６６に接する。

下部電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。

ドリフト領域７０は、ｎ形の半導体領域である。ドリフト領域７０は、ＩＧＢＴ領域１００ａ、ダイオード領域１００ｂ、及び境界領域１００ｃに設けられる。

ドリフト領域７０は、第１のトランジスタのオン状態の際にオン電流の経路となる。ドリフト領域７０は、ＩＧＢＴのオフ状態の際に空乏化し、ＩＧＢＴの耐圧を維持する機能を有する。

ドリフト領域７０は、ダイオードのオン状態の際にオン電流の経路となる。ドリフト領域７０は、ダイオードのオフ状態の際に空乏化し、ダイオードの耐圧を維持する機能を有する。

ベース領域７２は、ｐ形の半導体領域である。ベース領域７２は、ＩＧＢＴ領域１００ａと境界領域１００ｃに設けられる。ベース領域７２は、ドリフト領域７０と第１の面Ｐ１との間に設けられる。なお、境界領域１００ｃのベース領域７２のｐ形不純物濃度は、ＩＧＢＴ領域１００ａのベース領域７２のｐ形不純物濃度と同じであっても異なっていても構わない。また、境界領域１００ｃのベース領域７２のｐ形不純物濃度は、ダイオード領域１００ｂのアノード領域７８のｐ形不純物濃度と同じであっても異なっていても構わない。

ベース領域７２の第１のゲート電極３１と対向する領域には、第１のトランジスタのオン状態の際にｎ形反転層が形成される。ベース領域７２は第１のトランジスタのチャネル領域として機能する。ベース領域７２は、上部電極１２に電気的に接続される。ベース領域７２は、図示しない部分で、上部電極１２と接する。

エミッタ領域７４は、ｎ形の半導体領域である。エミッタ領域７４は、ＩＧＢＴ領域１００ａに設けられる。エミッタ領域７４は、ダイオード領域１００ｂ及び境界領域１００ｃには設けられない。

エミッタ領域７４は、ＩＧＢＴ領域１００ａにおいて、ベース領域７２と第１の面Ｐ１との間に設けられる。エミッタ領域７４のｎ形不純物濃度は、ドリフト領域７０のｎ形不純物濃度より高い。

エミッタ領域７４は、上部電極１２に電気的に接続される。エミッタ領域７４は、上部電極１２に接する。エミッタ領域７４は、第１のトランジスタのオン状態の際に電子の供給源となる。

第１のコレクタ領域６４は、ｐ形の半導体領域である。第１のコレクタ領域６４は、ＩＧＢＴ領域１００ａに設けられる。第１のコレクタ領域６４は、ドリフト領域７０と第２の面Ｐ２との間に設けられる。第１のコレクタ領域６４は、第２の面Ｐ２に接する。

第１のコレクタ領域６４は、下部電極１４に電気的に接続される。第１のコレクタ領域６４は、下部電極１４に接する。第１のコレクタ領域６４は、第１のトランジスタのオン状態の際に正孔の供給源となる。

第１のコレクタ領域６４の一部は、第２のゲート電極３２に対向する。第２のゲート電極３２に対向する第１のコレクタ領域６４には、第２のゲート電極３２によって制御される第２のトランジスタのチャネルが形成される。

第２のコレクタ領域６６は、ｐ形の半導体領域である。第２のコレクタ領域６６は、境界領域１００ｃに設けられる。第２のコレクタ領域６６は、ドリフト領域７０と第２の面Ｐ２との間に設けられる。第２のコレクタ領域６６は、第２の面Ｐ２に接する。

第２のコレクタ領域６６は、下部電極１４に電気的に接続される。第２のコレクタ領域６６は、下部電極１４に接する。第２のコレクタ領域６６は、第１のトランジスタのオン状態の際に正孔の供給源となる。

第２のコレクタ領域６６の一部は、第３のゲート電極３３に対向する。第３のゲート電極３３に対向する第２のコレクタ領域６６には、第３のゲート電極３３によって制御される第３のトランジスタのチャネルが形成される。

第３のゲート電極３３に対向する部分の第２のコレクタ領域６６のｐ形不純物濃度は、第２のゲート電極３２に対向する部分の第１のコレクタ領域６４のｐ形不純物濃度よりも低い。なお、ＩＧＢＴ領域１００ａと境界領域１００ｃとを跨ぐコレクタ領域については、第１のコレクタ領域６４と第２のコレクタ領域６６のいずれのコレクタ領域であっても構わない。

第１のドレイン領域６０は、ｎ形の半導体領域である。第１のドレイン領域６０は、ＩＧＢＴ領域１００ａに設けられる。第１のドレイン領域６０は、第１のコレクタ領域６４と第２の面Ｐ２との間に設けられる。第１のドレイン領域６０は、第２の面Ｐ２に接する。

第１のドレイン領域６０の一部は、第２のゲート電極３２に対向する。第１のドレイン領域６０の一部は、下部電極１４に接する。

第１のドレイン領域６０は、第２のトランジスタのドレインとして機能する。第１のドレイン領域６０のｎ形不純物濃度は、ドリフト領域７０のｎ形不純物濃度より高い。

第２のドレイン領域６２は、ｎ形の半導体領域である。第２のドレイン領域６２は、境界領域１００ｃに設けられる。第２のドレイン領域６２は、第２のコレクタ領域６６と第２の面Ｐ２との間に設けられる。第２のドレイン領域６２は、第２の面Ｐ２に接する。

第２のドレイン領域６２の一部は、第２のゲート電極３２に対向する。第２のドレイン領域６２の一部は、下部電極１４に接する。

第２のドレイン領域６２は、第３のトランジスタのドレインとして機能する。第２のドレイン領域６２のｎ形不純物濃度は、ドリフト領域７０のｎ形不純物濃度より高い。

バッファ領域６８は、ｎ形の半導体領域である。バッファ領域６８は、ＩＧＢＴ領域１００ａ、境界領域１００ｃ、及びダイオード領域１００ｂに設けられる。

バッファ領域６８は、ドリフト領域７０と第１のコレクタ領域６４との間に設けられる。バッファ領域６８は、ドリフト領域７０と第１のコレクタ領域６４との間に設けられる。バッファ領域６８は、ドリフト領域７０とカソード領域７６との間に設けられる。

バッファ領域６８の一部は第２の面Ｐ２に接する。バッファ領域６８の一部は、第２のゲート電極３２に対向する。バッファ領域６８の一部は、第３のゲート電極３３に対向する。

バッファ領域６８のｎ形不純物濃度は、ドリフト領域７０のｎ形不純物濃度よりも高い。

バッファ領域６８は、ドリフト領域７０よりも低抵抗である。バッファ領域６８を設けることで、第２のトランジスタ及び第３のトランジスタがオン状態となる時に、ドリフト領域７０から第２のトランジスタ及び第３のトランジスタを経由した下部電極１４への電子の排出が促進される。

また、バッファ領域６８は、ＲＣ－ＩＧＢＴ１００のオフ状態の際に、空乏層の伸びを抑制する機能も有する。なお、バッファ領域６８を設けない構成とすることも可能である。

カソード領域７６は、ｎ形の半導体領域である。カソード領域７６は、ダイオード領域１００ｂに設けられる。カソード領域７６は、バッファ領域６８と第２の面Ｐ２との間に設けられる。

カソード領域７６のｎ形不純物濃度は、バッファ領域６８のｎ形不純物濃度よりも高い。

カソード領域７６は、下部電極１４に電気的に接続される。カソード領域７６は、下部電極１４に接する。

アノード領域７８は、ｐ形の半導体領域である。アノード領域７８は、ダイオード領域１００ｂに設けられる。アノード領域７８は、ドリフト領域７０と第１の面Ｐ１との間に設けられる。

アノード領域７８は、上部電極１２に電気的に接続される。アノード領域７８は、上部電極１２に接する。

メインゲートトレンチ５１は、ＩＧＢＴ領域１００ａに設けられる。メインゲートトレンチ５１は、半導体層１０の第１の面Ｐ１の側に、ベース領域７２に接して設けられる。

メインゲートトレンチ５１は、半導体層１０に設けられた溝である。メインゲートトレンチ５１は、半導体層１０の一部である。

メインゲートトレンチ５１は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。メインゲートトレンチ５１は、ストライプ形状を有する。複数のメインゲートトレンチ５１は、第１の方向に直交する第２の方向に繰り返し配置される。

メインゲートトレンチ５１は、ベース領域７２を貫通し、ドリフト領域７０に達する。

第１のゲート電極３１は、ＩＧＢＴ領域１００ａに設けられる。第１のゲート電極３１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１のゲート電極３１は、メインゲートトレンチ５１の中に設けられる。

第１のゲート電極３１は、例えば、半導体又は金属である。第１のゲート電極３１は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第１のゲート電極３１は、第１の電極パッド１０１に電気的に接続される。

第１のゲート絶縁膜２１は、第１のゲート電極３１と半導体層１０との間に設けられる。第１のゲート絶縁膜２１は、第１のゲート電極３１とドリフト領域７０との間、第１のゲート電極３１とベース領域７２との間、及び、第１のゲート電極３１とエミッタ領域７４との間に設けられる。第１のゲート絶縁膜２１は、ドリフト領域７０、ベース領域７２、及び、エミッタ領域７４に接する。第１のゲート絶縁膜２１は、例えば、酸化シリコンである。

ダミーゲートトレンチ５２は、境界領域１００ｃ及びダイオード領域１００ｂに設けられる。ダミーゲートトレンチ５２は、半導体層１０の第１の面Ｐ１の側に設けられる。なお、境界領域１００ｃ又はダイオード領域１００ｂにダミーゲートトレンチ５２を設けない構成とすることも可能である。

ダミーゲートトレンチ５２は、半導体層１０に設けられた溝である。ダミーゲートトレンチ５２は、半導体層１０の一部である。

ダミーゲートトレンチ５２は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。ダミーゲートトレンチ５２は、ストライプ形状を有する。複数のダミーゲートトレンチ５２は、第１の方向に直交する第２の方向に繰り返し配置される。

ダミーゲートトレンチ５２は、ベース領域７２を貫通し、ドリフト領域７０に達する。ダミーゲートトレンチ５２は、アノード領域７８を貫通し、ドリフト領域７０に達する。

ダミーゲート電極３４は、ダミーゲートトレンチ５２の中に設けられる。ダミーゲート電極３４は、例えば、半導体又は金属である。ダミーゲート電極３４は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。

ダミーゲート電極３４は、例えば、上部電極１２に電気的に接続される。なお、ダミーゲート電極３４を特定の電位に固定しないフローティング状態とすることも可能である。

ダミーゲート絶縁膜２４は、ダミーゲート電極３４と半導体層１０との間に設けられる。ダミーゲート絶縁膜２４は、境界領域１００ｃにおいて、ダミーゲート電極３４とドリフト領域７０との間、及びダミーゲート電極３４とベース領域７２との間に設けられる。ダミーゲート絶縁膜２４は、ダイオード領域１００ｂにおいて、ダミーゲート電極３４とドリフト領域７０との間、及びダミーゲート電極３４とアノード領域７８との間に設けられる。ダミーゲート絶縁膜２４は、例えば、酸化シリコンである。

第２のゲート電極３２は、ＩＧＢＴ領域１００ａに設けられる。第２のゲート電極３２は、半導体層１０の第２の面の側に設けられる。

第２のゲート電極３２は、例えば、半導体又は金属である。第２のゲート電極３２は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第２のゲート電極３２は、第２の電極パッド１０２に電気的に接続される。

第２のゲート絶縁膜２２は、第２のゲート電極３２と半導体層１０との間に設けられる。第２のゲート絶縁膜２２は、第２のゲート電極３２と第１のコレクタ領域６４との間、第２のゲート電極３２と第１のドレイン領域６０との間、及び第２のゲート電極３２とバッファ領域６８との間に設けられる。第２のゲート絶縁膜２２は、第１のコレクタ領域６４、第１のドレイン領域６０、及びバッファ領域６８に接する。第２のゲート絶縁膜２２は、例えば、酸化シリコンである。

第３のゲート電極３３は、境界領域１００ｃに設けられる。第３のゲート電極３３は、半導体層１０の第２の面の側に設けられる。

第３のゲート電極３３は、例えば、半導体又は金属である。第３のゲート電極３３は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第３のゲート電極３３は、第２の電極パッド１０２に電気的に接続される。

第３のゲート絶縁膜２３は、第３のゲート電極３３と半導体層１０との間に設けられる。第３のゲート絶縁膜２３は、第３のゲート電極３３と第２のコレクタ領域６６との間、第３のゲート電極３３と第２のドレイン領域６２との間、及び第３のゲート電極３３とバッファ領域６８との間に設けられる。第３のゲート絶縁膜２３は、第２のコレクタ領域６６、第２のドレイン領域６２、及びバッファ領域６８に接する。第３のゲート絶縁膜２３は、例えば、酸化シリコンである。

表面層間絶縁層４２は、第１のゲート電極３１と上部電極１２との間に設けられる。表面層間絶縁層４２は、第１のゲート電極３１と上部電極１２との間を電気的に分離する。表面層間絶縁層４２は、例えば、酸化シリコンである。

裏面層間絶縁層４４は、第２のゲート電極３２と下部電極１４との間に設けられる。裏面層間絶縁層４４は、第２のゲート電極３２と下部電極１４との間を電気的に分離する。裏面層間絶縁層４４は、第３のゲート電極３３と下部電極１４との間に設けられる。裏面層間絶縁層４４は、第３のゲート電極３３と下部電極１４との間を電気的に分離する。裏面層間絶縁層４４は、例えば、酸化シリコンである。

第１の電極パッド１０１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１の電極パッド１０１は、第１のゲート電極３１に電気的に接続される。第１の電極パッド１０１と第１のゲート電極３１は、例えば、図示しない金属配線で接続される。第１の電極パッド１０１には、第１のゲート電圧（Ｖｇ１）が印加される。

第２の電極パッド１０２は、半導体層１０の第２の面Ｐ２の側に設けられる。第２の電極パッド１０２は、第２のゲート電極３２及び第３のゲート電極３３に電気的に接続される。第２の電極パッド１０２と、第２のゲート電極３２及び第３のゲート電極３３は、例えば、図示しない金属配線で接続される。第２の電極パッド１０２には、第２のゲート電圧（Ｖｇ２）が印加される。

ＲＣ－ＩＧＢＴ１００の第３のトランジスタの閾値電圧の絶対値は、第２のトランジスタの閾値電圧より低い。ＲＣ－ＩＧＢＴ１００において、第２のトランジスタ及び第３のトランジスタはｎ形ＭＯＳＦＥＴである。したがって、第２のトランジスタの閾値電圧及び第３のトランジスタの閾値電圧は正の値である。よって、第３のトランジスタの閾値電圧は、第２のトランジスタの閾値電圧より低い。

第３のゲート電極３３を有する第３のトランジスタの閾値電圧は、例えば、第２のゲート電極３２を有する第２のトランジスタの閾値電圧の３分の２以下である。

第３のゲート電極３３に対向する部分の第２のコレクタ領域６６のｐ形不純物濃度は、第２のゲート電極３２に対向する部分の第１のコレクタ領域６４のｐ形不純物濃度よりも低い。第３のゲート電極３３に対向する部分の第２のコレクタ領域６６のｐ形不純物濃度が、第２のゲート電極３２に対向する部分の第１のコレクタ領域６４のｐ形不純物濃度よりも低いことで、第３のトランジスタの閾値電圧が第２のトランジスタの閾値電圧よりも低くなる。

次に、ＲＣ－ＩＧＢＴ１００の駆動方法について説明する。

図３は、第１の実施形態の半導体装置の駆動方法の説明図である。図３は、第１の電極パッド１０１に印加される第１のゲート電圧（Ｖｇ１）と、第２の電極パッド１０２に印加される第２のゲート電圧（Ｖｇ２）のタイミングチャートである。

ＲＣ－ＩＧＢＴ１００のオフ状態では、上部電極１２には、エミッタ電圧（Ｖｅ）が印加される。例えば、時刻ｔ０では、上部電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧（Ｖｅ）は、例えば、０Ｖである。

ＲＣ－ＩＧＢＴ１００のオフ状態では、下部電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧（Ｖｃ）は、例えば、２００Ｖ以上６５００Ｖ以下である。下部電極１４と上部電極１２の間に印加されるコレクタ－エミッタ間電圧（Ｖｃｅ）は、例えば、２００Ｖ以上６５００Ｖ以下である。

なお、第１のゲート電圧（Ｖｇ１）はエミッタ電圧（Ｖｅ）を基準とする電圧である。また、第２のゲート電圧（Ｖｇ２）は、コレクタ電圧（Ｖｃ）を基準とする電圧である。

最初に、第１のトランジスタに印加される第１のゲート電圧（Ｖｇ１）の変化タイミングについて説明する。

例えば、時刻ｔ０では、第１のゲート電圧（Ｖｇ１）として第１のターンオフ電圧（Ｖｏｆｆ１）が印加されている。第１のターンオフ電圧（Ｖｏｆｆ１）とは、第１のトランジスタがオン状態とならない閾値電圧以下の電圧である。

第１のターンオフ電圧（Ｖｏｆｆ１）は、例えば、０Ｖ又は負電圧である。図３には、第１のターンオフ電圧（Ｖｏｆｆ１）が０Ｖである場合を例示する。

時刻ｔ１で、第１のゲート電圧（Ｖｇ１）として第１のターンオン電圧（Ｖｏｎ１）が印加される。第１のターンオン電圧（Ｖｏｎ１）は、第１のトランジスタの閾値電圧を超える正電圧である。図３には、第１のターンオン電圧（Ｖｏｎ１）が１５Ｖである場合を例示する。

第１のトランジスタに第１のターンオン電圧（Ｖｏｎ１）が印加されることで、ＲＣ－ＩＧＢＴ１００がオン状態になる。ＲＣ－ＩＧＢＴ１００を時刻ｔ１でターンオン動作させる。

第１のトランジスタに第１のターンオン電圧（Ｖｏｎ１）を印加することにより、ｐ形のベース領域７２の第１のゲート絶縁膜２１との界面近傍にｎ形反転層が形成される。ｎ形反転層が形成されることにより、ｎ形のエミッタ領域７４から電子がｎ形反転層を通ってｎ形のドリフト領域７０に注入される。

ｎ形のドリフト領域７０に注入された電子は、ｎ形のバッファ領域６８とｐ形の第１のコレクタ領域６４との間、及び、ｎ形のバッファ領域６８とｐ形の第２のコレクタ領域６６との間で形成されるｐｎ接合を順バイアスする。電子は、下部電極１４に到達するとともにｐ形の第１のコレクタ領域６４及びｐ形の第２のコレクタ領域６６から正孔の注入を引き起こす。したがって、ＲＣ－ＩＧＢＴ１００がオン状態となる。

時刻ｔ２で、第１のゲート電圧（Ｖｇ１）として第１のターンオフ電圧（Ｖｏｆｆ１）が印加される。第１のトランジスタに第１のターンオフ電圧（Ｖｏｆｆ１）が印加されることで、ＲＣ－ＩＧＢＴ１００がオフ状態になる。時刻ｔ１から時刻ｔ２の間で、ＲＣ－ＩＧＢＴ１００がオン状態にある。

次に、裏面トランジスタである第２のトランジスタ及び第３のトランジスタに印加される第２のゲート電圧（Ｖｇ２）の変化タイミングについて説明する。

例えば、時刻ｔ０では、第２のゲート電圧（Ｖｇ２）として第２のターンオフ電圧（Ｖｏｆｆ２）が印加されている。第２のターンオフ電圧（Ｖｏｆｆ２）とは、第２のトランジスタ及び第３のトランジスタがオン状態とならない閾値電圧以下の電圧である。

第２のターンオフ電圧（Ｖｏｆｆ２）は、例えば、０Ｖ又は負電圧である。図３には、第２のターンオフ電圧（Ｖｏｆｆ２）が０Ｖである場合を例示する。

時刻ｔ１以降の時刻ｔｘで、第２のゲート電圧（Ｖｇ２）として第２のターンオン電圧（Ｖｏｎ２）が印加される。第２のターンオン電圧（Ｖｏｎ２）は、第２のトランジスタ及び第３のトランジスタの閾値電圧を超える正電圧である。図３には、第２のターンオン電圧（Ｖｏｎ２）が１５Ｖである場合を例示する。

なお、時刻ｔｘは、時刻ｔ２の前であっても、時刻ｔ２の後であっても構わない。図３では、時刻ｔｘが時刻ｔ２の前である場合を例示している。

第２のトランジスタに第２のターンオン電圧（Ｖｏｎ２）を印加することにより、ｐ形の第１のコレクタ領域６４の第２のゲート絶縁膜２２との界面近傍に、ｎ形反転層が形成される。また、第３のトランジスタに第２のターンオン電圧（Ｖｏｎ２）を印加することにより、ｐ形の第２のコレクタ領域６６の第３のゲート絶縁膜２３との界面近傍に、ｎ形反転層が形成される。

ｐ形の第１のコレクタ領域６４の第２のゲート絶縁膜２２との界面近傍にｎ形反転層が形成されることにより、電子がＩＧＢＴ領域１００ａのｎ形のバッファ領域６８から、ｎ形反転層、ｎ形の第１のドレイン領域６０を通って下部電極１４へと排出される経路が形成される。

また、ｐ形の第２のコレクタ領域６６の第３のゲート絶縁膜２３との界面近傍にｎ形反転層が形成されることにより、電子が境界領域１００ｃのｎ形のバッファ領域６８から、ｎ形反転層、ｎ形の第２のドレイン領域６２を通って下部電極１４へと排出される経路が形成される。

つまり、ＩＧＢＴ領域１００ａ及び境界領域１００ｃのｎ形のバッファ領域６８と下部電極１４とが短絡する状態、いわゆる、アノード・ショートが生じる。

アノード・ショートが生じることにより、電子がＩＧＢＴ領域１００ａのｎ形のバッファ領域６８からｐ形の第１のコレクタ領域６４を通って下部電極１４へ到達することが妨げられる。このため、ｐ形の第１のコレクタ領域６４からＩＧＢＴ領域１００ａのドリフト領域７０への正孔の注入が抑制される。

同様に、アノード・ショートが生じることにより、電子が境界領域１００ｃのｎ形のバッファ領域６８からｐ形の第２のコレクタ領域６６を通って下部電極１４へ到達することが妨げられる。このため、ｐ形の第２のコレクタ領域６６から境界領域１００ｃのドリフト領域７０への正孔の注入が抑制される。

なお、第１の実施形態のＲＣ－ＩＧＢＴ１００では、境界領域１００ｃの第３のトランジスタの閾値電圧が、ＩＧＢＴ領域１００ａの第２のトランジスタの閾値電圧より低い。したがって、時刻ｔｘで、第２のゲート電極３２と第３のゲート電極３３とに同時に第２のターンオン電圧（Ｖｏｎ２）を印加した場合、閾値電圧の低い第３のトランジスタが第２のトランジスタに先行してターンオン動作する。

したがって、境界領域１００ｃのドリフト領域７０への正孔の注入が、ＩＧＢＴ領域１００ａのドリフト領域７０への正孔の注入に先行して抑制される。よって、境界領域１００ｃのドリフト領域７０の正孔の量が、ＩＧＢＴ領域１００ａのドリフト領域７０の正孔の量よりも先行して減少する。

その後、時刻ｔ３で、第２のゲート電圧（Ｖｇ２）として第２のターンオフ電圧（Ｖｏｆｆ２）を印加して、第２のトランジスタ及び第３のトランジスタをオフ状態にする。

次に、第１の実施形態の半導体装置の作用及び効果について説明する。

第１の実施形態のＲＣ－ＩＧＢＴ１００は、ＩＧＢＴ領域１００ａの半導体層１０の裏面側に、裏面トランジスタとして第２のトランジスタを備える。ＲＣ－ＩＧＢＴ１００のターンオフ動作の際に、第２のトランジスタをオン状態にすることで、ＩＧＢＴ領域１００ａのドリフト領域７０への正孔の注入を抑制する。ドリフト領域７０への正孔の注入を抑制することで、裏面トランジスタを備えない場合と比較して、ターンオフ損失が低減する。よって、ＲＣ－ＩＧＢＴ１００の消費電力の低減が可能である。

また、第１の実施形態のＲＣ－ＩＧＢＴ１００は、ＩＧＢＴ領域１００ａとダイオード領域１００ｂとの間に、第１のトランジスタ及びダイオードを含まない境界領域１００ｃが設けられる。境界領域１００ｃは、ＩＧＢＴ領域１００ａのＩＧＢＴの動作と素子領域のダイオードの動作が干渉し、ＲＣ－ＩＧＢＴ１００の特性劣化が生じることを抑制する。例えば、ダイオードのリカバリ動作時にＩＧＢＴ領域１００ａから注入されたキャリアの影響で、ダイオードのリカバリ損失が大きくなることを抑制する。

ＲＣ－ＩＧＢＴ１００のオン状態では、上部電極１２と、境界領域１００ｃの下部電極１４との間にもオン電流が流れる。このため、ＲＣ－ＩＧＢＴ１００のオン状態では、境界領域１００ｃのドリフト領域７０にもキャリアが蓄積する。言い換えれば、ＲＣ－ＩＧＢＴ１００がオン状態の際に、表面に第１のトランジスタの存在しない境界領域１００ｃまでキャリアが広がった状態になる。

ＲＣ－ＩＧＢＴ１００のターンオフ動作の際に、境界領域１００ｃのドリフト領域７０に蓄積されたキャリアを排出する必要がある。しかし、境界領域１００ｃの表面側には、キャリアの排出経路が存在しない。このため、キャリアがＩＧＢＴ領域１００ａの端部に集中して排出される。したがって、ＩＧＢＴ領域１００ａの端部に電流集中が生じる。よって、電流集中によるＲＣ－ＩＧＢＴ１００の破壊が生じるおそれがある。

第１の実施形態のＲＣ－ＩＧＢＴ１００は、境界領域１００ｃの半導体層１０の裏面側に、閾値電圧が低いために第２のトランジスタに先行して動作を開始する第３のトランジスタを備える。時刻ｔｘに第３のトランジスタをオン状態にすることで、境界領域１００ｃのドリフト領域７０への正孔の注入が、ＩＧＢＴ領域１００ａのドリフト領域７０への正孔の注入に先行して抑制される。よって、境界領域１００ｃのドリフト領域７０の正孔の量が、ＩＧＢＴ領域１００ａのドリフト領域７０の正孔の量よりも先行して減少する。

したがって、ＲＣ－ＩＧＢＴ１００のターンオフ動作の際に、ＩＧＢＴ領域１００ａの端部に電流集中が生じることを抑制できる。よって、電流集中によるＲＣ－ＩＧＢＴ１００の破壊を抑制できる。

電流集中によるＲＣ－ＩＧＢＴ１００の破壊を抑制する観点から、第３のゲート電極３３を有する第３のトランジスタの閾値電圧は、第２のゲート電極３２を有する第２のトランジスタの閾値電圧の３分の２以下であることが好ましく、２分の１以下であることがより好ましい。

第１の実施形態の半導体装置の第１の変形例は、第３のゲート絶縁膜２３の厚さが、第２のゲート絶縁膜２２の厚さよりも薄い点で、第１の実施形態の半導体装置と異なる。第１の実施形態の半導体装置の第１の変形例においては、例えば、第３のゲート電極３３に対向する部分の第２のコレクタ領域６６のｐ形不純物濃度と、第２のゲート電極３２に対向する部分の第１のコレクタ領域６４のｐ形不純物濃度は等しい。

第１の実施形態の半導体装置の第１の変形例では、第３のゲート絶縁膜２３の厚さが、第２のゲート絶縁膜２２の厚さよりも薄いことにより、第３のトランジスタの閾値電圧が第２のトランジスタの閾値電圧よりも低くなる。

第１の実施形態の半導体装置の第２の変形例は、第３のトランジスタのチャネル長が、第２のトランジスタのチャネル長よりも短い点で、第１の実施形態の半導体装置と異なる。具体的には、例えば、境界領域１００ｃの第２のドレイン領域６２とバッファ領域６８との間の第２の方向の距離を、ＩＧＢＴ領域１００ａの第１のドレイン領域６０とバッファ領域６８との間の第２の方向の距離よりも短くすることにより、第３のトランジスタのチャネル長を第２のトランジスタのチャネル長よりも短くする。第１の実施形態の半導体装置の第２の変形例においては、例えば、第３のゲート電極３３に対向する部分の第２のコレクタ領域６６のｐ形不純物濃度と、第２のゲート電極３２に対向する部分の第１のコレクタ領域６４のｐ形不純物濃度は等しい。

第１の実施形態の半導体装置の第２の変形例では、第３のトランジスタのチャネル長を第２のトランジスタのチャネル長よりも短くすることで、ショートチャネル効果により、第３のトランジスタの閾値電圧が第２のトランジスタの閾値電圧よりも低くなる。

以上、第１の実施形態及び変形例によれば、電流集中による破壊が抑制されたＲＣ－ＩＧＢＴが実現できる。

（第２の実施形態）
第２の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の第１の面の側に設けられた第１のゲート電極を、有する第１のトランジスタと、半導体層の第２の面の側に設けられた第２のゲート電極を、有する第２のトランジスタと、を含むトランジスタ領域と、半導体層と、第２のゲート電極に電気的に接続され、所定の面積における占有割合が第２のゲート電極の所定の面積における占有割合よりも高く、半導体層の第２の面の側に設けられた第３のゲート電極を有する第３のトランジスタと、を含みトランジスタ領域に隣接する隣接領域と、を備える。

第２の実施形態の半導体装置は、第３のゲート電極の所定の面積における占有割合が、第２のゲート電極の所定の面積における占有割合よりも高い点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

第２の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ２００である。また、ＲＣ－ＩＧＢＴ２００は、半導体層の表面側及び裏面側にゲート電極を備える両面ゲート構造のＩＧＢＴである。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。

図４は、第２の実施形態の半導体装置の模式断面図である。図４は、第１の実施形態の半導体装置の図２に対応する図である。

第２の実施形態のＲＣ－ＩＧＢＴ２００は、半導体層１０、上部電極１２（第１の電極）、下部電極１４（第２の電極）、第１のゲート絶縁膜２１、第２のゲート絶縁膜２２、第３のゲート絶縁膜２３、ダミーゲート絶縁膜２４、第１のゲート電極３１、第２のゲート電極３２、第３のゲート電極３３、ダミーゲート電極３４、表面層間絶縁層４２、裏面層間絶縁層４４、第１の電極パッド１０１、及び第２の電極パッド１０２を備える。

半導体層１０の中には、メインゲートトレンチ５１（第１のトレンチ）、ダミーゲートトレンチ５２、ｎ形の第１のドレイン領域６０（第６の半導体領域）、ｎ形の第２のドレイン領域６２（第７の半導体領域）、ｐ形の第１のコレクタ領域６４（第４の半導体領域）、ｐ形の第２のコレクタ領域６６（第５の半導体領域）、ｎ形のバッファ領域６８、ｎ形のドリフト領域７０（第１の半導体領域）、ｐ形のベース領域７２（第２の半導体領域）、ｎ形のエミッタ領域７４（第３の半導体領域）、ｎ形のカソード領域７６、及びｐ形のアノード領域７８が設けられる。

ＲＣ－ＩＧＢＴ２００は、境界領域１００ｃの第３のゲート電極３３の所定の面積における占有割合が、ＩＧＢＴ領域１００ａの第２のゲート電極３２の上記所定の面積における占有割合よりも高い。言い換えれば、境界領域１００ｃの第３のゲート電極３３の密度が、ＩＧＢＴ領域１００ａの第２のゲート電極３２よりも高い。すなわち、境界領域１００ｃの第３のトランジスタの密度が、ＩＧＢＴ領域１００ａの第２のトランジスタの密度よりも高い。

ＲＣ－ＩＧＢＴ２００では、隣り合う第３のゲート電極３３の間の距離は、隣り合う第２のゲート電極３２の間の距離よりも小さい。隣り合う第３のゲート電極３３の間の距離を、隣り合う第２のゲート電極３２の間の距離よりも小さくすることで、境界領域１００ｃの第３のゲート電極３３の所定の面積における占有割合が、ＩＧＢＴ領域１００ａの第２のゲート電極３２の上記所定の面積における占有割合よりも高くなる。

所定の面積とは、第２の面Ｐ２上で境界領域１００ｃを含み得る面積である。所定の面積は、例えば、５０μｍ×５０μｍの面積である。

境界領域１００ｃの第３のゲート電極３３の所定の面積における占有割合は、例えば、ＩＧＢＴ領域１００ａの第２のゲート電極３２の上記所定の面積における占有割合の１．５倍以上である。

ＲＣ－ＩＧＢＴ２００においては、第３のトランジスタの閾値電圧と第２のトランジスタの閾値電圧は、例えば、同一である。ＲＣ－ＩＧＢＴ２００においては、例えば、第３のゲート電極３３に対向する部分の第２のコレクタ領域６６のｐ形不純物濃度と、第２のゲート電極３２に対向する部分の第１のコレクタ領域６４のｐ形不純物濃度は等しい。

ＲＣ－ＩＧＢＴ２００は、第１の実施形態の図３で示した駆動方法で駆動される。

時刻ｔｘで、第２のトランジスタ及び第３のトランジスタに第２のターンオン電圧（Ｖｏｎ２）を印加することにより、第１の実施形態のＲＣ－ＩＧＢＴ１００と同様、アノード・ショートが生じる

アノード・ショートが生じることにより、電子がＩＧＢＴ領域１００ａのｎ形のバッファ領域６８からｐ形の第１のコレクタ領域６４を通って下部電極１４へ到達することが妨げられる。このため、ｐ形の第１のコレクタ領域６４からＩＧＢＴ領域１００ａのドリフト領域７０への正孔の注入が抑制される。

同様に、アノード・ショートが生じることにより、電子が境界領域１００ｃのｎ形のバッファ領域６８からｐ形の第２のコレクタ領域６６を通って下部電極１４へ到達することが妨げられる。このため、ｐ形の第２のコレクタ領域６６から境界領域１００ｃのドリフト領域７０への正孔の注入が抑制される。

第２の実施形態のＲＣ－ＩＧＢＴ２００では、境界領域１００ｃの第３のトランジスタの密度が、ＩＧＢＴ領域１００ａの第２のトランジスタの密度よりも高い。したがって、時刻ｔｘで、第２のゲート電極３２と第３のゲート電極３３とに同時に第２のターンオン電圧（Ｖｏｎ２）を印加した場合、境界領域１００ｃのドリフト領域７０への正孔の注入の減少量が、ＩＧＢＴ領域１００ａのドリフト領域７０の正孔の注入の減少量よりも大きくなる。よって、境界領域１００ｃのドリフト領域７０の正孔の量が、ＩＧＢＴ領域１００ａのドリフト領域７０の正孔の量よりも先行して減少する。

したがって、ＲＣ－ＩＧＢＴ２００のターンオフ動作の際に、ＩＧＢＴ領域１００ａの端部に電流集中が生じることを抑制できる。よって、電流集中によるＲＣ－ＩＧＢＴ２００の破壊を抑制できる。

電流集中によるＲＣ－ＩＧＢＴ２００の破壊を抑制する観点から、境界領域１００ｃの第３のゲート電極３３の所定の面積における占有割合は、例えば、ＩＧＢＴ領域１００ａの第２のゲート電極３２の上記所定の面積における占有割合の１．５倍以上であることが好ましく、２倍以上であることがより好ましい。

以上、第２の実施形態によれば、電流集中による破壊が抑制されたＲＣ－ＩＧＢＴが実現できる。

（第３の実施形態）
第３の実施形態の半導体装置は、半導体層は、第２の面の側に設けられた第２のトレンチと、第２の面の側に設けられた第３のトレンチと、を、更に含み、第２のゲート電極は、第２のトレンチの中に設けられ、第３のゲート電極は、第３のトレンチの中に設けられた点で、第２の実施形態の半導体装置と異なる。以下、第１又は第２の実施形態と重複する内容については、一部記述を省略する場合がある。

第３の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ３００である。また、ＲＣ－ＩＧＢＴ３００は、半導体層の表面側及び裏面側にゲート電極を備える両面ゲート構造のＩＧＢＴである。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。

図５は、第３の実施形態の半導体装置の模式断面図である。図５は、第１の実施形態の半導体装置の図２に対応する図である。

第３の実施形態のＲＣ－ＩＧＢＴ３００は、半導体層１０、上部電極１２（第１の電極）、下部電極１４（第２の電極）、第１のゲート絶縁膜２１、第２のゲート絶縁膜２２、第３のゲート絶縁膜２３、ダミーゲート絶縁膜２４、第１のゲート電極３１、第２のゲート電極３２、第３のゲート電極３３、ダミーゲート電極３４、表面層間絶縁層４２、裏面層間絶縁層４４、第１の電極パッド１０１、及び第２の電極パッド１０２を備える。

半導体層１０の中には、メインゲートトレンチ５１（第１のトレンチ）、ダミーゲートトレンチ５２、第１の裏面トレンチ５３（第２のトレンチ）、第２の裏面トレンチ５４（第３のトレンチ）、ｎ形の第１のドレイン領域６０（第６の半導体領域）、ｎ形の第２のドレイン領域６２（第７の半導体領域）、ｐ形の第１のコレクタ領域６４（第４の半導体領域）、ｐ形の第２のコレクタ領域６６（第５の半導体領域）、ｎ形のバッファ領域６８、ｎ形のドリフト領域７０（第１の半導体領域）、ｐ形のベース領域７２（第２の半導体領域）、ｎ形のエミッタ領域７４（第３の半導体領域）、ｎ形のカソード領域７６、及びｐ形のアノード領域７８が設けられる。

メインゲートトレンチ５１は、第１のトレンチの一例である。第１の裏面トレンチ５３は、第２のトレンチの一例である。第２の裏面トレンチ５４は、第３のトレンチの一例である。

第１のトランジスタは、半導体層１０の第１の面Ｐ１側に設けられる。第１のトランジスタは、ゲート電極がトレンチの中に設けられたトレンチゲート構造を有する。第１のトランジスタは、ＩＧＢＴである。

第２のトランジスタは、半導体層１０の第２の面Ｐ２側に設けられる。第２のトランジスタは、トレンチゲート構造である。第２のトランジスタは、いわゆる裏面トランジスタである。第２のトランジスタは、電子をキャリアとするｎ形のＭＯＳＦＥＴである。

第３のトランジスタは、半導体層１０の第２の面Ｐ２側に設けられる。第３のトランジスタは、トレンチゲート構造である。第３のトランジスタは、いわゆる裏面トランジスタである。第３のトランジスタは、電子をキャリアとするｎ形のＭＯＳＦＥＴである。

第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタは、構造上明確に他の構造と分離されているわけではない。例えば、図５中の破線Ｘで囲まれる領域が第１のトランジスタの一つのユニットに対応する。また、例えば、図５中の破線Ｙで囲まれる領域が第２のトランジスタの一つのユニットに対応する。また、例えば、図５中の破線Ｚで囲まれる領域が第３のトランジスタの一つのユニットに対応する。

ＲＣ－ＩＧＢＴ３００は、境界領域１００ｃの第３のゲート電極３３の所定の面積における占有割合が、ＩＧＢＴ領域１００ａの第２のゲート電極３２の上記所定の面積における占有割合よりも高い。すなわち、境界領域１００ｃの第３のトランジスタの密度が、ＩＧＢＴ領域１００ａの第２のトランジスタの密度よりも高い。

ＲＣ－ＩＧＢＴ３００では、隣り合う第３のゲート電極３３の間の距離は、隣り合う第２のゲート電極３２の間の距離よりも小さい。隣り合う第３のゲート電極３３の間の距離を、隣り合う第２のゲート電極３２の間の距離よりも小さくすることで、境界領域１００ｃの第３のゲート電極３３の所定の面積における占有割合が、ＩＧＢＴ領域１００ａの第２のゲート電極３２の上記所定の面積における占有割合よりも高くなる。

ＲＣ－ＩＧＢＴ３００は、第１の実施形態の図３で示した駆動方法で駆動される。

第３の実施形態のＲＣ－ＩＧＢＴ３００では、境界領域１００ｃの第３のトランジスタの密度が、ＩＧＢＴ領域１００ａの第２のトランジスタの密度よりも高い。したがって、第２の実施形態のＲＣ－ＩＧＢＴ２００と同様、ＲＣ－ＩＧＢＴ３００のターンオフ動作の際に、ＩＧＢＴ領域１００ａの端部に電流集中が生じることを抑制できる。よって、電流集中によるＲＣ－ＩＧＢＴ３００の破壊を抑制できる。

以上、第３の実施形態によれば、電流集中による破壊が抑制されたＲＣ－ＩＧＢＴが実現できる。

（第４の実施形態）
第４の実施形態の半導体装置は、終端領域を備えた半導体装置である点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

第４の実施形態の半導体装置は、半導体層の表面側及び裏面側にゲート電極を備える両面ゲート構造のＩＧＢＴ４００である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。

図６は、第４の実施形態の半導体装置の模式平面図である。図６（ａ）はＩＧＢＴ４００の半導体層の表面側から見た平面図である。図６（ｂ）はＩＧＢＴ４００の半導体層の裏面側から見た平面図である。図６は、ＩＧＢＴ４００のレイアウトを示す図である

ＩＧＢＴ４００は、ＩＧＢＴ領域４００ａ及び終端領域４００ｂを備える。終端領域４００ｂは、ＩＧＢＴ領域４００ａを囲む。終端領域４００ｂは、ＩＧＢＴ領域４００ａに隣接する。

また、ＩＧＢＴ４００は、第１の電極パッド１０１及び第２の電極パッド１０２を備える。第１の電極パッド１０１は、例えば、半導体層の表面側に設けられる。第２の電極パッド１０２は、例えば、半導体層の裏面側に設けられる。

ＩＧＢＴ領域４００ａは、トランジスタ領域の一例である。終端領域４００ｂは、隣接領域の一例である。

図７は、第４の実施形態の半導体装置の模式断面図である。図７は、図６（ａ）のＢＢ’断面である。

第４の実施形態のＩＧＢＴ４００は、半導体層１０、上部電極１２（第１の電極）、下部電極１４（第２の電極）、第１のゲート絶縁膜２１、第２のゲート絶縁膜２２、第３のゲート絶縁膜２３、第１のゲート電極３１、第２のゲート電極３２、第３のゲート電極３３、表面層間絶縁層４２、裏面層間絶縁層４４、第１の電極パッド１０１、及び第２の電極パッド１０２を備える。

ＩＧＢＴ領域４００ａは、ＩＧＢＴとして動作する。終端領域４００ｂは、ＩＧＢＴ領域４００ａの端部の耐圧の低下を抑制する機能を有する。

ＩＧＢＴ領域４００ａは、第１のゲート電極３１を有する第１のトランジスタと、第２のゲート電極３２を有する第２のトランジスタを含む。終端領域４００ｂは、第３のゲート電極３３を有する第３のトランジスタを含む。

第１のトランジスタは、第１のゲート電極３１に印加される電圧によって制御される。第２のトランジスタは、第２のゲート電極３２に印加される電圧によって制御される。第３のトランジスタは、第３のゲート電極３３に印加される電圧によって制御される。

第１のトランジスタは、半導体層１０の第１の面Ｐ１側に設けられる。第１のトランジスタは、ゲート電極がトレンチの中に設けられたトレンチゲート構造を有する。第１のトランジスタは、ＩＧＢＴである。

第２のトランジスタは、半導体層１０の第２の面Ｐ２側に設けられる。第２のトランジスタは、プレーナゲート構造である。第２のトランジスタは、いわゆる裏面トランジスタである。第２のトランジスタは、電子をキャリアとするｎ形ＭＯＳＦＥＴである。

第３のトランジスタは、半導体層１０の第２の面Ｐ２側に設けられる。第３のトランジスタは、プレーナゲート構造である。第３のトランジスタは、いわゆる裏面トランジスタである。第３のトランジスタは、電子をキャリアとするｎ形のＭＯＳＦＥＴである。

第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタは、構造上明確に他の構造と分離されているわけではない。例えば、図７中の破線Ｘで囲まれる領域が第１のトランジスタの一つのユニットに対応する。また、例えば、図７中の破線Ｙで囲まれる領域が第２のトランジスタの一つのユニットに対応する。また、例えば、図７中の破線Ｚで囲まれる領域が第３のトランジスタの一つのユニットに対応する。

半導体層１０の中には、メインゲートトレンチ５１（第１のトレンチ）、ｎ形の第１のドレイン領域６０（第６の半導体領域）、ｎ形の第２のドレイン領域６２（第７の半導体領域）、ｐ形の第１のコレクタ領域６４（第４の半導体領域）、ｐ形の第２のコレクタ領域６６（第５の半導体領域）、ｎ形のバッファ領域６８、ｎ形のドリフト領域７０（第１の半導体領域）、ｐ形のベース領域７２（第２の半導体領域）、ｎ形のエミッタ領域７４（第３の半導体領域）、ｐ形の中間領域８０、及びｐ形のガードリング領域８２が設けられる。

上部電極１２は、第１の電極の一例である。下部電極１４は、第２の電極の一例である。メインゲートトレンチ５１は、第１のトレンチの一例である。第１のドレイン領域６０は、第６の半導体領域の一例である。第２のドレイン領域６２は、第７の半導体領域の一例である。第１のコレクタ領域６４は、第４の半導体領域の一例である。第２のコレクタ領域６６は、第５の半導体領域の一例である。ドリフト領域７０は、第１の半導体領域の一例である。ベース領域７２は、第２の半導体領域の一例である。エミッタ領域７４は、第３の半導体領域の一例である。

半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。

上部電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。上部電極１２は、第１のトランジスタのエミッタ電極として機能する。

上部電極１２は、ＩＧＢＴ領域４００ａにおいて、エミッタ領域７４に電気的に接続される。上部電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。

下部電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。下部電極１４は、ＩＧＢＴ領域４００ａでは、第１のトランジスタのコレクタ電極として機能する。下部電極１４は、ＩＧＢＴ領域４００ａにおいて、第１のコレクタ領域６４に電気的に接続される。

下部電極１４は、終端領域４００ｂにおいて、第２のコレクタ領域６６に電気的に接続される。下部電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。

ドリフト領域７０は、ｎ形の半導体領域である。ドリフト領域７０は、ＩＧＢＴ領域４００ａ、及び終端領域４００ｂに設けられる。

ベース領域７２は、ｐ形の半導体領域である。ベース領域７２は、ＩＧＢＴ領域４００ａに設けられる。

エミッタ領域７４は、ｎ形の半導体領域である。エミッタ領域７４は、ＩＧＢＴ領域４００ａに設けられる。エミッタ領域７４は、終端領域４００ｂには設けられない。

エミッタ領域７４は、上部電極１２に電気的に接続される。エミッタ領域７４は、上部電極１２に接する。

第１のコレクタ領域６４は、ｐ形の半導体領域である。第１のコレクタ領域６４は、ＩＧＢＴ領域４００ａに設けられる。

第１のコレクタ領域６４は、下部電極１４に電気的に接続される。第１のコレクタ領域６４は、下部電極１４に接する。

第１のコレクタ領域６４の一部は、第２のゲート電極３２に対向する。第２のゲート電極３２に対向する第１のコレクタ領域６４には、第２のゲート電極３２によって制御される第２のトランジスタのチャネルが形成される。

第２のコレクタ領域６６は、ｐ形の半導体領域である。第２のコレクタ領域６６は、終端領域４００ｂに設けられる。

第２のコレクタ領域６６は、下部電極１４に電気的に接続される。第２のコレクタ領域６６は、下部電極１４に接する。

第２のコレクタ領域６６の一部は、第３のゲート電極３３に対向する。第３のゲート電極３３に対向する第２のコレクタ領域６６には、第３のゲート電極３３によって制御される第３のトランジスタのチャネルが形成される。

第３のゲート電極３３に対向する部分の第２のコレクタ領域６６のｐ形不純物濃度は、第２のゲート電極３２に対向する部分の第１のコレクタ領域６４のｐ形不純物濃度よりも低い。

第１のドレイン領域６０は、ｎ形の半導体領域である。第１のドレイン領域６０は、ＩＧＢＴ領域４００ａに設けられる。

第２のドレイン領域６２は、ｎ形の半導体領域である。第２のドレイン領域６２は、終端領域４００ｂに設けられる。

バッファ領域６８は、ｎ形の半導体領域である。バッファ領域６８は、ＩＧＢＴ領域４００ａ及び終端領域４００ｂに設けられる。

ｐ形の中間領域８０は、終端領域４００ｂに設けられる。中間領域８０は、ドリフト領域７０と第１の面Ｐ１との間に設けられる。中間領域８０は、ＩＧＢＴ領域４００ａを囲む。

ｐ形のガードリング領域８２は、終端領域４００ｂに設けられる。ガードリング領域８２は、ドリフト領域７０と第１の面Ｐ１との間に設けられる。ガードリング領域８２は、中間領域８０を囲む。ガードリング領域８２は、例えば、複数設けられる。

中間領域８０及びガードリング領域８２を設けることにより、終端領域４００ｂの端部の電界強度が低下し、ＩＧＢＴ４００がオフ状態の時の耐圧の低下が抑制される。

メインゲートトレンチ５１は、ＩＧＢＴ領域４００ａに設けられる。

第１のゲート電極３１は、ＩＧＢＴ領域４００ａに設けられる。第１のゲート電極３１は、メインゲートトレンチ５１の中に設けられる。第１のゲート電極３１は、第１の電極パッド１０１に電気的に接続される。

第１のゲート絶縁膜２１は、第１のゲート電極３１と半導体層１０との間に設けられる。

第２のゲート電極３２は、ＩＧＢＴ領域４００ａに設けられる。第２のゲート電極３２は、半導体層１０の第２の面の側に設けられる。第２のゲート電極３２は、第２の電極パッド１０２に電気的に接続される。

第２のゲート絶縁膜２２は、第２のゲート電極３２と半導体層１０との間に設けられる。

第３のゲート電極３３は、終端領域４００ｂに設けられる。第３のゲート電極３３は、半導体層１０の第２の面の側に設けられる。第３のゲート電極３３は、第２の電極パッド１０２に電気的に接続される。

第３のゲート絶縁膜２３は、第３のゲート電極３３と半導体層１０との間に設けられる。

表面層間絶縁層４２は、第１のゲート電極３１と上部電極１２との間に設けられる。

裏面層間絶縁層４４は、第２のゲート電極３２と下部電極１４との間に設けられる。裏面層間絶縁層４４は、第３のゲート電極３３と下部電極１４との間に設けられる。

第１の電極パッド１０１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１の電極パッド１０１は、第１のゲート電極３１に電気的に接続される。第１の電極パッド１０１と第１のゲート電極３１は、例えば、図示しない金属配線で接続される。第１の電極パッド１０１には、第１のゲート電圧（Ｖｇ１）が印加される。

第２の電極パッド１０２は、半導体層１０の第２の面Ｐ２の側に設けられる。第２の電極パッド１０２は、第２のゲート電極３２及び第３のゲート電極３３に電気的に接続される。第２の電極パッド１０２と、第２のゲート電極３２及び第３のゲート電極３３は、例えば、図示しない金属配線で接続される。第２の電極パッド１０２には、第２のゲート電圧（Ｖｇ２）が印加される。

ＩＧＢＴ４００の第３のトランジスタの閾値電圧は、第２のトランジスタの閾値電圧より低い。第３のゲート電極３３を有する第３のトランジスタの閾値電圧は、第２のゲート電極３２を有する第２のトランジスタの閾値電圧より低い。第３のゲート電極３３を有する第３のトランジスタの閾値電圧は、例えば、第２のゲート電極３２を有する第２のトランジスタの閾値電圧の３分の２以下である。

第３のゲート電極３３に対向する部分の第２のコレクタ領域６６のｐ形不純物濃度は、第２のゲート電極３２に対向する部分の第１のコレクタ領域６４のｐ形不純物濃度よりも低い。第３のゲート電極３３に対向する部分の第２のコレクタ領域６６のｐ形不純物濃度が、第２のゲート電極３２に対向する部分の第１のコレクタ領域６４のｐ形不純物濃度よりも低くなることで、第３のトランジスタの閾値電圧が、第２のトランジスタの閾値電圧よりも低くなる。

次に、ＩＧＢＴ４００の駆動方法について説明する。

ＩＧＢＴ４００は、第１の実施形態の図３に示した駆動方法で駆動される。

時刻ｔｘで、第２のトランジスタ及び第３のトランジスタに第２のターンオン電圧（Ｖｏｎ２）を印加することにより、第１の実施形態のＲＣ－ＩＧＢＴ１００と同様、アノード・ショートが生じる

アノード・ショートが生じることにより、電子がＩＧＢＴ領域４００ａのｎ形のバッファ領域６８からｐ形の第１のコレクタ領域６４を通って下部電極１４へ到達することが妨げられる。このため、ｐ形の第１のコレクタ領域６４からＩＧＢＴ領域４００ａのドリフト領域７０への正孔の注入が抑制される。

同様に、アノード・ショートが生じることにより、電子が終端領域４００ｂのｎ形のバッファ領域６８からｐ形の第２のコレクタ領域６６を通って下部電極１４へ到達することが妨げられる。このため、ｐ形の第２のコレクタ領域６６から終端領域４００ｂのドリフト領域７０への正孔の注入が抑制される。

第４の実施形態のＩＧＢＴ４００は、ＩＧＢＴ領域４００ａの半導体層１０の裏面側に、裏面トランジスタとして第２のトランジスタを備える。ＩＧＢＴ４００のターンオフ動作の際に、第２のトランジスタをオン状態にすることで、ターンオフ損失が低減する。よって、ＩＧＢＴ４００の消費電力の低減が可能である。

また、第４の実施形態のＩＧＢＴ４００は、ＩＧＢＴ領域４００ａの周囲に、終端領域４００ｂが設けられる。終端領域４００ｂには、中間領域８０及びガードリング領域８２が設けられる。中間領域８０及びガードリング領域８２が設けられることにより、ＩＧＢＴ領域４００ａの端部の電界強度が低下し、ＩＧＢＴ４００がオフ状態の時の耐圧の低下が抑制される。

ＩＧＢＴ４００のオン状態では、上部電極１２と、終端領域４００ｂの下部電極１４との間にもオン電流が流れる。このため、ＩＧＢＴ４００のオン状態では、終端領域４００ｂのドリフト領域７０にもキャリアが蓄積する。言い換えれば、ＩＧＢＴ４００がオン状態の際に、表面に第１のトランジスタの存在しない終端領域４００ｂまでキャリアが広がった状態になる。

ＩＧＢＴ４００のターンオフ動作の際に、終端領域４００ｂのドリフト領域７０に蓄積されたキャリアを排出する必要がある。しかし、終端領域４００ｂの表面側には、キャリアの排出経路が存在しない。このため、キャリアがＩＧＢＴ領域４００ａの端部に集中して排出される。したがって、ＩＧＢＴ領域４００ａの端部に電流集中が生じる。よって、電流集中によるＩＧＢＴ４００の破壊が生じるおそれがある。

第４の実施形態のＩＧＢＴ４００は、終端領域４００ｂの半導体層１０の裏面側に、閾値電圧が低いために第２のトランジスタに先行して動作を開始する第３のトランジスタを備える。時刻ｔｘに第３のトランジスタをオン状態にすることで、終端領域４００ｂのドリフト領域７０への正孔の注入が、ＩＧＢＴ領域４００ａのドリフト領域７０への正孔の注入に先行して抑制される。よって、終端領域４００ｂのドリフト領域７０の正孔の量が、ＩＧＢＴ領域４００ａのドリフト領域７０の正孔の量よりも先行して減少する。

したがって、ＩＧＢＴ４００のターンオフ動作の際に、ＩＧＢＴ領域４００ａの端部に電流集中が生じることを抑制できる。よって、電流集中によるＩＧＢＴ４００の破壊を抑制できる。

電流集中によるＩＧＢＴ４００の破壊を抑制する観点から、第３のゲート電極３３を有する第３のトランジスタの閾値電圧は、第２のゲート電極３２を有する第２のトランジスタの閾値電圧の３分の２以下であることが好ましく、２分の１以下であることがより好ましい。

なお、第３のゲート絶縁膜２３の厚さを、第２のゲート絶縁膜２２の厚さよりも薄くすることにより、第３のトランジスタの閾値電圧を第２のトランジスタの閾値電圧よりも低くすることも可能である。

また、第３のトランジスタのチャネル長を第２のトランジスタのチャネル長よりも短くすることで、第３のトランジスタの閾値電圧を第２のトランジスタの閾値電圧よりも低くすることも可能である。

以上、第４の実施形態によれば、電流集中による破壊が抑制されたＩＧＢＴが実現できる。

（第５の実施形態）
第５の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の第１の面の側に設けられた第１のゲート電極を、有する第１のトランジスタと、半導体層の第２の面の側に設けられた第２のゲート電極を、有する第２のトランジスタと、を含むトランジスタ領域と、半導体層と、第２のゲート電極に電気的に接続され、所定の面積における占有割合が第２のゲート電極の所定の面積における占有割合よりも高く、半導体層の第２の面の側に設けられた第３のゲート電極を有する第３のトランジスタと、を含みトランジスタ領域に隣接する隣接領域と、を備える。

第５の実施形態の半導体装置は、第３のゲート電極の所定の面積における占有割合が、第２のゲート電極の所定の面積における占有割合よりも高い点で、第４の実施形態の半導体装置と異なる。以下、第４の実施形態と重複する内容については、一部記述を省略する場合がある。

第５の実施形態の半導体装置は、半導体層の表面側及び裏面側にゲート電極を備える両面ゲート構造のＩＧＢＴ５００である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。

ＩＧＢＴ５００は、第４の実施形態のＩＧＢＴ４００と同様、ＩＧＢＴ領域４００ａ及び終端領域４００ｂを備える。終端領域４００ｂは、ＩＧＢＴ領域４００ａを囲む。終端領域４００ｂは、ＩＧＢＴ領域４００ａに隣接する。

図８は、第５の実施形態の半導体装置の模式断面図である。図８は、第４の実施形態の半導体装置の図７に対応する図である。

第５の実施形態のＩＧＢＴ５００は、半導体層１０、上部電極１２（第１の電極）、下部電極１４（第２の電極）、第１のゲート絶縁膜２１、第２のゲート絶縁膜２２、第３のゲート絶縁膜２３、第１のゲート電極３１、第２のゲート電極３２、第３のゲート電極３３、表面層間絶縁層４２、裏面層間絶縁層４４、第１の電極パッド１０１、及び第２の電極パッド１０２を備える。

半導体層１０の中には、メインゲートトレンチ５１（第１のトレンチ）、ｎ形の第１のドレイン領域６０（第６の半導体領域）、ｎ形の第２のドレイン領域６２（第７の半導体領域）、ｐ形の第１のコレクタ領域６４（第４の半導体領域）、ｐ形の第２のコレクタ領域６６（第５の半導体領域）、ｎ形のバッファ領域６８、ｎ形のドリフト領域７０（第１の半導体領域）、ｐ形のベース領域７２（第２の半導体領域）、ｎ形のエミッタ領域７４（第３の半導体領域）、ｐ形の中間領域８０、及びｐ形のガードリング領域８２が設けられる。

ＩＧＢＴ５００は、終端領域４００ｂの第３のゲート電極３３の所定の面積における占有割合が、ＩＧＢＴ領域４００ａの第２のゲート電極３２の上記所定の面積における占有割合よりも高い。言い換えれば、終端領域４００ｂの第３のゲート電極３３の密度が、ＩＧＢＴ領域４００ａの第２のゲート電極３２よりも高い。すなわち、終端領域４００ｂの第３のトランジスタの密度が、ＩＧＢＴ領域４００ａの第２のトランジスタの密度よりも高い。

ＩＧＢＴ５００では、隣り合う第３のゲート電極３３の間の距離は、隣り合う第２のゲート電極３２の間の距離よりも小さい。隣り合う第３のゲート電極３３の間の距離を、隣り合う第２のゲート電極３２の間の距離よりも小さくすることで、終端領域４００ｂの第３のゲート電極３３の所定の面積における占有割合が、ＩＧＢＴ領域４００ａの第２のゲート電極３２の上記所定の面積における占有割合よりも高くなる。

所定の面積とは、第２の面Ｐ２上で終端領域４００ｂを含み得る面積である。所定の面積は、例えば、５０μｍ×５０μｍの面積である。

終端領域４００ｂの第３のゲート電極３３の所定の面積における占有割合は、例えば、ＩＧＢＴ領域４００ａの第２のゲート電極３２の上記所定の面積における占有割合の１．５倍以上である。

ＩＧＢＴ５００においては、第３のトランジスタの閾値電圧と第２のトランジスタの閾値電圧は、例えば、同一である。ＩＧＢＴ５００においてあｈ、例えば、第３のゲート電極３３に対向する部分の第２のコレクタ領域６６のｐ形不純物濃度と、第２のゲート電極３２に対向する部分の第１のコレクタ領域６４のｐ形不純物濃度は等しい。

ＩＧＢＴ５００は、第１の実施形態の図３で示した駆動方法で駆動される。

時刻ｔｘで、第２のトランジスタ及び第３のトランジスタに第２のターンオン電圧（Ｖｏｎ２）を印加することにより、第４の実施形態のＩＧＢＴ４００と同様、アノード・ショートが生じる

アノード・ショートが生じることにより、電子がＩＧＢＴ領域４００ａのｎ形のバッファ領域６８からｐ形の第１のコレクタ領域６４を通って下部電極１４へ到達することが妨げられる。このため、ｐ形の第１のコレクタ領域６４からＩＧＢＴ領域４００ａのドリフト領域７０への正孔の注入が抑制される。

同様に、アノード・ショートが生じることにより、電子が終端領域４００ｂのｎ形のバッファ領域６８からｐ形の第２のコレクタ領域６６を通って下部電極１４へ到達することが妨げられる。このため、ｐ形の第２のコレクタ領域６６から終端領域４００ｂのドリフト領域７０への正孔の注入が抑制される。

第５の実施形態のＩＧＢＴ５００では、終端領域４００ｂの第３のトランジスタの密度が、ＩＧＢＴ領域４００ａの第２のトランジスタの密度よりも高い。したがって、時刻ｔｘで、第２のゲート電極３２と第３のゲート電極３３とに同時に第２のターンオン電圧（Ｖｏｎ２）を印加した場合、終端領域４００ｂのドリフト領域７０への正孔の注入の減少量が、ＩＧＢＴ領域４００ａのドリフト領域７０の正孔の注入の減少量よりも大きくなる。よって、終端領域４００ｂのドリフト領域７０の正孔の量が、ＩＧＢＴ領域４００ａのドリフト領域７０の正孔の量よりも先行して減少する。

したがって、ＩＧＢＴ５００のターンオフ動作の際に、ＩＧＢＴ領域４００ａの端部に電流集中が生じることを抑制できる。よって、電流集中によるＩＧＢＴ５００の破壊を抑制できる。

電流集中によるＩＧＢＴ５００の破壊を抑制する観点から、終端領域４００ｂの第３のゲート電極３３の所定の面積における占有割合は、例えば、ＩＧＢＴ領域４００ａの第２のゲート電極３２の上記所定の面積における占有割合の１．５倍以上であることが好ましく、２倍以上であることがより好ましい。

以上、第５の実施形態によれば、電流集中による破壊が抑制されたＩＧＢＴが実現できる。

第１ないし第５の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。

第１ないし第５の実施形態においては、トレンチが平行に配置されているストライプ形状の場合を例に説明したが、トレンチが交差するメッシュ形状のトレンチ、又は、ドット形状のトレンチにも本発明を適用することは可能である。

第１ないし第５の実施形態においては、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明したが、第１導電形をｐ形、第２導電形をｎ形とすることも可能である。

第１ないし第５の実施形態においては、第１のトランジスタがトレンチゲート構造である場合を例に説明したが、第１のトランジスタがプレーナゲート構造であっても構わない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 半導体層
１２ 上部電極（第１の電極）
１４ 下部電極（第２の電極）
３１ 第１のゲート電極
３２ 第２のゲート電極
３３ 第３のゲート電極
５１ メインゲートトレンチ（第１のトレンチ）
５３ 第１の裏面トレンチ（第２のトレンチ）
５４ 第２の裏面トレンチ（第３のトレンチ）
６０ 第１のドレイン領域（第６の半導体領域）
６２ 第２のドレイン領域（第７の半導体領域）
６４ 第１のコレクタ領域（第４の半導体領域）
６６ 第２のコレクタ領域（第５の半導体領域）
７０ ドリフト領域（第１の半導体領域）
７２ ベース領域（第２の半導体領域）
７４ エミッタ領域（第３の半導体領域）
１００ ＲＣ－ＩＧＢＴ（半導体装置）
１００ａ ＩＧＢＴ領域（トランジスタ領域）
１００ｂ ダイオード領域
１００ｃ 境界領域（隣接領域）
２００ ＲＣ－ＩＧＢＴ（半導体装置）
３００ ＲＣ－ＩＧＢＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）
４００ａ ＩＧＢＴ領域（トランジスタ領域）
４００ｂ 終端領域（隣接領域）
５００ ＩＧＢＴ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｘ 第１のトランジスタ
Ｙ 第２のトランジスタ
Ｚ 第３のトランジスタ

Claims (8)

1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
   前記半導体層の前記第１の面の側に設けられた第１のゲート電極を、有する第１のトランジスタと、
   前記半導体層の前記第２の面の側に設けられた第２のゲート電極を、有する第２のトランジスタと、
   を含むトランジスタ領域と、
   前記半導体層と、
   前記第２のゲート電極に電気的に接続され前記半導体層の前記第２の面の側に設けられた第３のゲート電極を有し、前記第２のトランジスタの閾値電圧の絶対値よりも小さい閾値電圧の絶対値を有する第３のトランジスタと、
   を含み前記トランジスタ領域に隣接する隣接領域と、
   を備えた半導体装置。
2. 前記第１の面に接する第１の電極と、
   前記第２の面に接する第２の電極と、
   を更に備え、
   前記半導体層は、
   第１導電形の第１の半導体領域と、
   前記第１の半導体領域と前記第１の面との間に設けられ、前記第１のゲート電極と対向する第２導電形の第２の半導体領域と、
   前記第２の半導体領域と前記第１の面との間に設けられ、前記第１の電極と接する第１導電形の第３の半導体領域と、
   前記第１の半導体領域と前記第２の面との間に設けられ、前記第２のゲート電極と対向し、前記第２の電極と接する第２導電形の第４の半導体領域と、
   前記第１の半導体領域と前記第２の面との間に設けられ、前記第３のゲート電極と対向し、前記第２の電極と接する第２導電形の第５の半導体領域と、
   前記第４の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第６の半導体領域と、
   前記第５の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第７の半導体領域と、
   を更に含み、
   前記第３のゲート電極と対向する部分の前記第５の半導体領域の第２導電形不純物濃度は、前記第２のゲート電極と対向する部分の前記第４の半導体領域の第２導電形不純物濃度よりも低い請求項１記載の半導体装置。
3. 前記第３のトランジスタの閾値電圧の絶対値は、前記第２のトランジスタの閾値電圧の絶対値の３分の２以下である請求項１又は請求項２いずれか一項記載の半導体装置。
4. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
   前記半導体層の前記第１の面の側に設けられた第１のゲート電極を、有する第１のトランジスタと、
   前記半導体層の前記第２の面の側に設けられた第２のゲート電極を、有する第２のトランジスタと、
   を含むトランジスタ領域と、
   前記半導体層と、
   前記第２のゲート電極に電気的に接続され、所定の面積における占有割合が前記第２のゲート電極の前記所定の面積における占有割合よりも高く、前記半導体層の前記第２の面の側に設けられた第３のゲート電極を有する第３のトランジスタと、
   を含み前記トランジスタ領域に隣接する隣接領域と、
   を備えた半導体装置。
5. 前記半導体層は、前記第１の面の側に設けられた第１のトレンチを、更に含み、
   前記第１のゲート電極は、前記第１のトレンチの中に設けられた請求項１ないし請求項４いずれか一項記載の半導体装置。
6. 前記半導体層は、前記第２の面の側に設けられた第２のトレンチと、前記第２の面の側に設けられた第３のトレンチと、を更に含み、
   前記第２のゲート電極は、前記第２のトレンチの中に設けられ、
   前記第３のゲート電極は、前記第３のトレンチの中に設けられた請求項１ないし請求項５いずれか一項記載の半導体装置。
7. 前記半導体層と、ダイオードと、を含み前記トランジスタ領域との間に前記隣接領域が設けられたダイオード領域を、更に備える請求項１ないし請求項６いずれか一項記載の半導体装置。
8. 前記隣接領域は、前記トランジスタ領域を囲む請求項１ないし請求項６いずれか一項記載の半導体装置。

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