JP7404133B2 - 計測システム、及びその制御方法 - Google Patents

Description

本開示は、複数のデジタルオシロスコープを含む計測システム、及びその制御方法に関する。

従来から、複数のデジタルオシロスコープを並列駆動させるシステムが提案されている。例えば特許文献１では、基準クロックを外部から全てのオシロスコープへ、またはマスターのデジタルオシロスコープ（以下、マスター機ともいう）からスレーブのデジタルオシロスコープ（以下、スレーブ機ともいう）へ供給する方法が記載されている。また特許文献２及び３では、基準クロックをマスター機からスレーブ機へと供給する方法が記載されている。

特許第２６５５４３３号公報 米国特許出願公開第２０１１／０２６７０３６号明細書 特開２０１６－６１７８１号公報

基準クロックを外部から全台数へ供給する方法は、基準クロックを外部から全台数へ等長(等遅延)で供給することができれば、並列駆動の同時性が確保できる。しかしながらこの場合、複数のデジタルオシロスコープとは別に、基準クロック源を別途用意する必要がある。また、基準クロックをマスター機からスレーブ機へ供給する方法は、基準クロック源を別途用意する必要がないものの、マスター機からスレーブ機へ供給される基準クロックに遅延が生じる。そのためスレーブ機のサンプルタイミングが、マスター機のサンプルタイミングから基準クロックの遅延分ずれてしまう。特許文献１乃至３に記載の技術では当該基準クロックの遅延について考慮されておらず、並列駆動の同時性が確保できていなかった。すなわち複数台のデジタルオシロスコープを並列駆動させる技術には改善の余地があった。

そこで本開示は、複数台のデジタルオシロスコープの並列駆動に係る技術を改善することができる計測システム、及びその制御方法を提供することを目的とする。

幾つかの実施形態に係る計測システムは、
並列接続された複数台のデジタルオシロスコープを含む計測システムであって、
マスター機は、基準クロックをスレーブ機に供給し、
前記スレーブ機は、前記基準クロックの遅延時間に基づき、データ取込処理回路へのサンプルデータの取り込みを遅らせる。

このように、幾つかの実施形態に係る計測システムは、マスター機から供給された基準クロックの遅延時間に基づき、スレーブ機がデータ取込処理回路へのサンプルデータの取り込みを遅らせる。そのため並列駆動するデジタルオシロスコープ間の同時性を確保することができる。すなわち複数台のデジタルオシロスコープの並列駆動に係る技術を改善することができる。

一実施形態において、前記スレーブ機は、前記遅延時間に相当する長さのサンプル数分遅らせることにより、前記サンプルデータの取り込みを遅らせてもよい。

このように、スレーブ機が遅延時間に相当する長さのサンプル数分、サンプルデータの取り込みを遅らせることで、簡素な構成で並列駆動するデジタルオシロスコープ間の同時性を確保することができる。

一実施形態において、前記マスター機は、前記基準クロックを遅延させるデジタルディレイ機能及びアナログディレイ機能を備えるタイムベース回路を有し、
前記デジタルディレイ機能及び前記アナログディレイ機能の少なくとも一方に基づき、前記サンプルデータの取り込みを遅らせてもよい。

このように、デジタルディレイ機能及びアナログディレイ機能を備えるマスター機のタイムベース回路に基づき基準クロックを遅延させることで、マスター機及びスレーブ機間の遅延時間を調整して、並列駆動するデジタルオシロスコープ間の同時性を確保することができる。

一実施形態において、前記マスター機は前記基準クロックに同期した基準リセット信号を前記スレーブ機に供給し、
前記マスター機及び前記スレーブ機は、前記基準リセット信号に基づき前記サンプルデータを間引いてもよい。

このように、マスター機及びスレーブ機が基準クロックに同期した基準リセット信号に基づきサンプルデータを間引くことで、サンプリングの同時性を確保することができる。

一実施形態において、前記マスター機は、真のトリガ点の直後のサンプル点をサンプルトリガとし、前記真のトリガ点から前記サンプルトリガまでの第１経過時間、前記サンプルトリガからデジタルトリガ信号の立ち上がりまでの第２経過時間、及び前記デジタルトリガ信号の立ち上がりから同期トリガ信号の立ち上がりまでの第３経過時間を算出して真のトリガ点に係るトリガ位相情報を生成し、
前記マスター機は同期トリガ信号、及び前記トリガ位相情報を前記スレーブ機に供給してもよい。

このように、マスター機からスレーブ機に同期トリガ信号及びトリガ位相情報を供給することで、並列駆動するデジタルオシロスコープ間のトリガの同時性を確保することができる。

幾つかの実施形態に係る計測システムの制御方法は、
並列接続された複数台のデジタルオシロスコープを含む計測システムの制御方法あって、
マスター機が基準クロックをスレーブ機に供給するステップと、
前記スレーブ機が前記基準クロックに基づく遅延時間に応じて、データ取込処理回路へのサンプルデータの取り込みを遅らせるステップと、
を含む。

このように、幾つかの実施形態に係る計測システムの制御方法は、マスター機から供給された基準クロックの遅延時間に基づき、スレーブ機がデータ取込処理回路へのサンプルデータの取り込みを遅らせる。そのため並列駆動するデジタルオシロスコープ間の同時性を確保することができる。すなわち複数台のデジタルオシロスコープの並列駆動に係る技術を改善することができる。

本開示によれば、複数台のデジタルオシロスコープの並列駆動に係る技術を改善する計測システム、及びその制御方法を提供することができる。

本開示の一実施形態に係る計測システムの概要を示す図である。 本開示の一実施形態に係る計測システムの制御方法の概要を示すフローチャートである。 サンプルデータの取り込みに係る遅延処理の一例を示す図である。 サンプルデータの取り込みに係る遅延処理の別の一例を示す図である。 サンプルデータの取り込みに係る遅延処理のさらに別の一例を示す図である。 デジタルディレイ、アナログディレイ、ＦＩＦＯ２３による遅延、および合計遅延調整量を示すテーブルである。 真のトリガ点とサンプルトリガとの関係を示す図である。 サンプルトリガとデジタルトリガ信号との関係を示す図である。 デジタルトリガ信号と同期トリガ信号との関係を示す図である。

以下、本開示の一実施形態に係る計測システム及びその制御方法について、図面を参照して説明する。

各図中、同一又は相当する部分には、同一符号を付している。本実施形態の説明において、同一又は相当する部分については、説明を適宜省略又は簡略化する。

図１を参照して、本開示の一実施形態に係る計測システムの概要を説明する。本開示の一実施形態に係る計測システムは、並列接続された複数台のデジタルオシロスコープを含む。図１に示す計測システム１では、マスター機１０、スレーブ機２０の２台が並列接続されている。なお計測システム１において並列接続されるデジタルオシロスコープの台数は２台に限られず、３台以上であってもよい。

マスター機１０及びスレーブ機２０は、少なくともランダムサンプリング方式で等価サンプルを行うか、又は、時間軸の表示分解能がサンプリング分解能よりも細かくなるように拡大表示するデジタルオシロスコープである。

マスター機１０は、アナログフロントエンド回路１１と、ＡＤコンバータ（ADC）１２と、ＦＩＦＯ１３と、データ取込処理回路１４と、１次メモリ１５と、デジタルトリガ回路１６と、タイムベース回路１７と、ＣＰＵ（central processing unit）１８と、通信インタフェース１９とを備える。

アナログフロントエンド回路１１は、減衰回路及びプリアンプなどを含む。アナログフロントエンド回路１１は、アナログ入力信号の振幅がＡＤコンバータ１２の入力仕様に対し適切な範囲になるように正規化（調整）して、正規化後のアナログ入力信号をＡＤコンバータ１２に出力する。

ＡＤコンバータ１２は、アナログフロントエンド回路１１から受け取った正規化後のアナログ入力信号をデジタルデータに変換して、ＦＩＦＯ１３を介してデータ取込処理回路１４及びデジタルトリガ回路１６に出力する。ＦＩＦＯ１３は、入力されたデジタル値を１サンプルデータ単位で遅延させる機能を有する。ここで、サンプルデータとは、ＡＤコンバータ１２が、アナログ入力信号を所定のサンプリングクロックでデジタルデータに変換したものを意味する。

データ取込処理回路１４は、ＡＤコンバータ１２からＦＩＦＯ１３を介して受け取ったサンプルデータを、所定のサンプルレートで１次メモリ１５に書き込む。所定のサンプルレートは、ユーザが設定したレコード長（データ点数）及び時間軸設定に適合するサンプルレートである。

データ取込処理回路１４は、サンプルデータの取り込みを開始した後、プリトリガ分のサンプルデータの１次メモリ１５への書き込みを終了すると、デジタルトリガ回路１６にトリガイネーブル信号を出力する。トリガイネーブル信号を受け取ると、デジタルトリガ回路１６はトリガ信号を出力することができるようになる。

データ取込処理回路１４は、デジタルトリガ回路１６からトリガ信号を受け取ると、ポストトリガ分のサンプルデータを１次メモリ１５に書き込み、その回のデータ取り込み処理を終了する。

１次メモリ１５には、少なくとも１つの半導体メモリ、少なくとも１つの磁気メモリ、少なくとも１つの光メモリ、又はこれらのうち少なくとも２種類の組み合わせが含まれる。半導体メモリは、例えば、ＲＡＭ（random access memory）である。ＲＡＭは、例えば、ＳＲＡＭ（static random access memory）又はＤＲＡＭ（dynamic random access memory）である。１次メモリ１５は、例えば、バッファメモリとして機能する。

デジタルトリガ回路１６は、ＡＤコンバータ１２から、ＦＩＦＯ１３を介してサンプルデータを取得する。デジタルトリガ回路１６は、取得したサンプルデータをデジタルコンパレータで２値化した信号に基づきデジタルトリガ信号を生成する。具体的にはデジタルコンパレータは、例えば、サンプルデータがトリガ閾値より大きい場合に「１」を出力し、サンプルデータがトリガ閾値以下である場合に「０」を出力する。デジタルトリガ回路１６は、例えば、デジタルコンパレータから受け取る信号が「０」から「１」に変わる立ち上がりエッジで、デジタルトリガ信号を出力する。ここでデジタルトリガ回路１６は、データ取込処理回路１４からのトリガイネーブルが入力されている間の最初のトリガ条件成立でトリガをかけ、デジタルトリガ信号をデータ取込処理回路１４に出力する。

タイムベース回路１７は、内部基準クロックで動作し、基準クロック入力に対して同期して動作する機能を有し、ＡＤコンバータ１２、ＦＩＦＯ１３、データ取込処理回路１４、及びデジタルトリガ回路１６などに必要なクロックを出力する。マスター機１０の場合は基準クロック入力はなく、自ら生成した内部基準クロックのみで動作する。またタイムベース回路１７は、スレーブ機２０に対して基準クロックを出力する。タイムベース回路１７は、スレーブ機２０に対する基準クロックの出力を、デジタルディレイ機能及びアナログディレイ機能の少なくともいずれか一方により遅延させることができる。

ＣＰＵ１８は、汎用プロセッサ、又は特定の処理に特化した専用プロセッサである。ＣＰＵ１８は、マスター機１０の各部を制御しながら、マスター機１０の動作に関わる処理を実行する。

通信インタフェース１９は例えば、ＧＰ－ＩＢ（General Purpose Interface Bus）、ＬＡＮ（Local Area Network）インタフェース、ＵＳＢ（Universal Serial Bus）である。マスター機１０とスレーブ機２０とは、通信インタフェース１９を介して通信ケーブルにより接続される。通信インタフェース１９は、マスター機１０の動作に用いられるデータを受信し、またマスター機１０の動作によって得られるデータを送信する。例えば時間軸設定がマスター機１０において変更された場合、かかる情報がマスター機１０からスレーブ機２０に通信インタフェース１９を介して送信される。他方で時間軸設定が、スレーブ機２０において変更した場合、かかる情報がスレーブ機２０からマスター機１０に通信インタフェース１９を介して送信される。ここで時間軸設定が変更された場合に間引き率が変わることから、間引きのタイミング合わせが必要になる。この場合、双方の間引き率の設定が終わった後で、マスター機１０のＣＰＵ１８はデータ取込処理回路１４に間引きタイミングのリセット用の基準リセット信号を発生させる。かかる基準リセット信号は、基準クロックまたはそれに同期した十分遅いクロックに同期した信号で、マスター/スレーブ間で同一のタイミングでリセットがかかることを可能にする。このとき、基準クロックはマスター/スレーブ間のケーブルによる遅延が発生するが、基準リセット信号も基準クロックとほぼ同等の遅延が発生するため、同タイミングでのリセットが可能になる。これによってマスター機１０とスレーブ機２０との間引きタイミングを合わせることができる。

スレーブ機２０は、アナログフロントエンド回路２１と、ＡＤコンバータ２２と、ＦＩＦＯ２３と、データ取込処理回路２４と、１次メモリ２５と、デジタルトリガ回路２６と、タイムベース回路２７と、ＣＰＵ２８と、通信インタフェース２９とを備える。アナログフロントエンド回路２１と、ＡＤコンバータ２２と、ＦＩＦＯ２３と、データ取込処理回路２４と、１次メモリ２５と、ＣＰＵ２８と、通信インタフェース２９は、それぞれマスター機１０のアナログフロントエンド回路１１と、ＡＤコンバータ１２と、ＦＩＦＯ１３と、データ取込処理回路１４と、１次メモリ１５と、ＣＰＵ１８と、通信インタフェース１９と同一の機能を備えるため、説明は省略する。

デジタルトリガ回路２６は、デジタルトリガ回路１６と同一の機能を有し、またマスター機１０からの同期トリガ信号でトリガがかかる。同期トリガ信号は、サンプリングクロックの整数倍で且つ内部基準クロックに同期した十分遅いクロックで同期化されたトリガ信号である。これにより、マスター機１０からスレーブ機２０への受け渡しでタイミングマージンが十分に取れ、スレーブ機２０に適切に信号を受け渡すことができる。また、トリガの位相情報、すなわちトリガ発生ポイントがサンプリングクロックに対してどの程度ずれているかもマスター機１０からスレーブ機２０に送られる。ここでマスター機１０及びスレーブ機２０は共通のトリガがかかる。そのためマスター機１０及びスレーブ機２０は、トリガイネーブル信号を相互に送信し、マスター機１０及びスレーブ機２０がいずれもトリガイネーブルになった状態でトリガがかかるようにする。ここでは、例えばマスター機１０がトリガを発生してスレーブに信号を渡す。そのためマスター機１０は自身のトリガイネーブル及びスレーブ機２０のトリガイネーブルのＡＮＤを取ったものをトリガイネーブルとして、以降のトリガ条件成立でトリガを発生させる。

タイムベース回路２７は、マスター機１０からの基準クロック入力に対して同期して動作する機能を有し、ＡＤコンバータ２２、ＦＩＦＯ２３、データ取込処理回路２４、及びデジタルトリガ回路２６などに必要なクロックを出力する。

図２乃至図５を参照して、本実施形態に係る計測システム１の動作を説明する。図２は、本開示の一実施形態に係る計測システム１の制御方法の概要を示すフローチャートである。

はじめに、マスター機１０がスレーブ機２０に基準クロックを供給する（ステップＳ１０）。具体的には、マスター機１０のタイムベース回路１７が、スレーブ機２０に対して基準クロックを出力する。スレーブ機２０は当該基準クロックに基づき動作する。具体的にはスレーブ機２０のタイムベース回路２７は、マスター機１０からの基準クロック入力に対して同期して動作し、ＡＤコンバータ２２、ＦＩＦＯ２３、データ取込処理回路２４、及びデジタルトリガ回路２６などに必要なクロックを出力する。

続いてスレーブ機２０は、データ取込処理回路２４へのサンプルデータの取り込みを遅延させる（ステップＳ２０）。具体的にはＦＩＦＯ２３が、基準クロックの遅延時間に基づき、入力されたデジタル値を１サンプルデータ単位で遅延させることで、データ取込処理回路２４へのサンプルデータの取り込みを遅延させ、マスター機１０との同期をとる。これにより、並列駆動するマスター機１０とスレーブ機２０との動作の同時性を確保することができる。以下、当該サンプルデータの取り込みの遅延処理の具体例を説明する。

図３乃至図５に、マスター機１０及びスレーブ機２０においてそれぞれ入力されるサンプルデータ及び遅延処理の具体例を示す。ここではマスター機１０及びスレーブ機２０に同一の信号が入力されているとする。マスター機１０は、内部基準クロック（以下、Ｍａｓｔｅｒ基準クロックともいう）で動作してサンプリングクロックを生成する。ここでは、サンプリングクロックが２．５ＧＨｚ（サンプリング周期４００ｐｓ）であるとする。かかるサンプリングクロックでサンプリングされたデータがＡＤコンバータ１２から出力される。ここでは、ＡＤコンバータ１２による入出力の最小遅延は０としている。ＡＤコンバータ１２からの出力が、ＦＩＦＯ１３を介してデータ取込処理回路１４に入力される。ここではＦＩＦＯ１３による入出力の最小遅延は０としている。

図３は、サンプルデータの取り込みに係る遅延処理の一例を示す図であり、マスター機１０とスレーブ機２０との間の遅延が１０ｎｓの場合を示す。当該遅延は、マスター機１０とスレーブ機２０との間の通信ケーブル長に基づく。ここで当該遅延時間（１０ｎｓ）は、図３におけるサンプリング周期（４００ｐｓ）の整数倍（２５倍）である。マスター機１０では、Ｍａｓｔｅｒ基準クロックの立ち上がりのタイミングで、サンプリングしたデータ３１（マスター機１０におけるＮｏ．０のデータ）が、ＡＤコンバータ１２、ＦＩＦＯ１３を介してデータ取込処理回路１４に入力される。

スレーブ機２０は、マスター機１０から供給された基準クロック（以下、Ｓｌａｖｅ基準クロックともいう）で動作してサンプリングクロックを生成する。ここではサンプリングクロックが２．５ＧＨｚ（サンプリング周期４００ｐｓ）であるとする。かかるサンプリングクロックでサンプリングされたデータがＡＤコンバータ２２から出力される。ここでは、ＡＤコンバータ２２による入出力の最小遅延は０としている。ＡＤコンバータ２２からの出力が、ＦＩＦＯ２３を介してデータ取込処理回路２４に入力される。ここではＦＩＦＯ２３による入出力の最小遅延は０としている。ここで仮にスレーブ機２０が、Ｓｌａｖｅ基準クロックの立ち上がりのタイミングでサンプリングしたデータ３２を取り込んでしまうと、遅延時間分、すなわち１０ｎｓ遅いタイミングでサンプリングしてしまう。そこで、ＦＩＦＯ２３が、データ取込処理回路２４への出力を１０ｎｓ、すなわち２５サンプル数分遅らせる。そうするとマスター機１０がサンプリングしたのと同一のタイミングのデータ３３（スレーブ機２０におけるＮｏ．－２５のデータ）をサンプルすることができる。つまりここでは、ＦＩＦＯ２３が、入力されたデジタル値を２５サンプルデータ分遅延させ、データ取込処理回路２４へのサンプルデータの取り込みを遅延させる。換言すると、ＦＩＦＯ２３が遅延時間に相当する長さのサンプル数分、サンプルデータの取り込みを遅らせる。このようにして並列駆動するマスター機１０とスレーブ機２０との動作の同時性を確保することができる。

図４は、サンプルデータの取り込みに係る遅延処理の別の一例を示す図であり、マスター機１０とスレーブ機２０との間の遅延が１０．２ｎｓの場合を示す。当該遅延は、マスター機１０とスレーブ機２０との間の通信ケーブル長に基づく。ここで当該遅延時間（１０．２ｎｓ）は、図４におけるサンプリング周期（４００ｐｓ）の２５．５倍である。またここで、マスター機１０のタイムベース回路１７のデジタルディレイ機能が０．５クロックの遅延に対応しているとする。まず、マスター機１０のタイムベース回路１７が、デジタルディレイ機能により、スレーブ機２０に供給する基準クロックを０．５クロック（２００ｐｓ）遅延させる。これにより、スレーブ機２０のサンプリングの遅延は１０．４ｎｓ、すなわち２６サンプル数分の遅延となる。そしてＦＩＦＯ２３が、データ取込処理回路２４への出力を１０．４ｎｓ、すなわち２６サンプル数分遅らせる。そうすると、マスター機１０がサンプリングしたのと同一のタイミングのデータ３４（スレーブ機２０におけるＮｏ．－２６のデータ）をサンプルすることができる。つまりここでは、タイムベース回路１７により基準クロックを遅延させ、かつＦＩＦＯ２３が、入力されたデジタル値を２６サンプルデータ分遅延させて、データ取込処理回路２４へのサンプルデータの取り込みを遅延させる。換言すると、タイムベース回路１７がデジタルディレイ機能によりサンプルデータの取り込みを遅らせ、かつＦＩＦＯ２３が遅延時間に相当する長さのサンプル数分、サンプルデータの取り込みを遅らせる。このようにして、並列駆動するマスター機１０とスレーブ機２０との動作の同時性を確保することができる。

図５は、サンプルデータの取り込みに係る遅延処理のさらに別の一例を示す図であり、マスター機１０とスレーブ機２０との間の遅延が１０．１５ｎｓの場合を示す。当該遅延は、マスター機１０とスレーブ機２０との間の通信ケーブル長に基づく。ここで当該遅延時間（１０．１５ｎｓ）は、図５におけるサンプリング周期（４００ｐｓ）の２５．３７５倍である。またここで、マスター機１０のタイムベース回路１７のデジタルディレイ機能が０．５クロックの遅延に対応しているとする。また、タイムベース回路１７のアナログディレイ機能が１５０ｐｓ分解能であるとする。まず、マスター機１０のタイムベース回路１７が、デジタルディレイ機能により、スレーブ機２０に供給する基準クロックを０．５クロック（２００ｐｓ）遅延させ、かつ、アナログディレイ機能により、当該基準クロックを４５０ｐｓ（１５０ｐｓ×３）遅延させる。つまりタイムベース回路１７が、スレーブ機２０に供給する基準クロックを合計で６５０ｐｓ遅延させる。これにより、スレーブ機２０のサンプリングの遅延は１０．８ｎｓ、すなわち２７サンプル数分の遅延となる。そしてＦＩＦＯ２３が、データ取込処理回路２４への出力を１０．８ｎｓ、すなわち２７サンプル数分遅らせる。そうすると、マスター機１０がサンプリングしたのと同一のタイミングのデータ３５（スレーブ機２０におけるＮｏ．－２７のデータ）をサンプルすることができる。つまりここでは、タイムベース回路１７により基準クロックを遅延させ、かつＦＩＦＯ２３が、入力されたデジタル値を２７サンプルデータ分遅延させて、データ取込処理回路２４へのサンプルデータの取り込みを遅延させる。換言するとタイムベース回路１７がデジタルディレイ機能及びアナログディレイ機能によりサンプルデータの取り込みを遅らせ、かつＦＩＦＯ２３が遅延時間に相当する長さのサンプル数分、サンプルデータの取り込みを遅らせる。このようにして、並列駆動するマスター機１０とスレーブ機２０との動作の同時性を確保することができる。

このように、デジタルディレイとアナログディレイとの組み合わせによれば、５０ｐｓ分解能でマスター機１０とスレーブ機２０とのタイミングを合わせることができる。なお基準リセット信号等の他の信号の取り込みへの影響を最小限に抑えるため、デジタルディレイ及びアナログディレイによる遅延処理は小さくすることが望ましい。

図６に、デジタルディレイ、アナログディレイ、ＦＩＦＯ２３による遅延、および合計遅延調整量を示すテーブルを示す。合計遅延調整量が４００ｐｓの倍数の場合、ＦＩＦＯ２３による遅延のみで実現可能であり、ＦＩＦＯ２３による遅延のみで実現した場合には基準リセット信号等の他の信号の取り込みへの影響を最小限に抑えることができる。他方で、合計遅延調整量が４００ｐｓの倍数でない場合、デジタルディレイ及びアナログディレイの少なくとも一方により遅延調整を実現することができる。このため、マスター機１０からスレーブ機２０へ転送する信号は、基準クロックの遅延が０～６５０ｐｓの範囲で変化しても転送可能なタイミングの関係になっていればよい。

ここでデータ取込処理回路１４及びデータ取込処理回路２４が、それぞれＡＤコンバータ１２及びＡＤコンバータ２２が出力したサンプルデータを間引くことによって遅いサンプルデータでデータを取り込む場合、間引きのタイミングを合わせる必要がある。本実施形態では、マスター機１０からスレーブ機２０に、基準クロックに同期した基準リセット信号を通信インタフェース１９、通信インタフェース２９を介して受け渡す。そしてスレーブ機２０は、前記基準リセット信号に基づき前記サンプルデータを間引く。つまりマスター機１０及びスレーブ機２０は、いずれもマスター機１０の基準クロックの立ち上がりで間引きタイミングをリセットする。

例えば１／１０間引き（２５０ＭＳ／ｓ）を行う場合で、マスター機１０とスレーブ機２０との遅延が１０ｎｓである場合、マスター機１０は、ＡＤコンバータ１２が出力したデータのうち、Ｎｏ．０、１０、２０・・・のデータを間引く。他方でスレーブ機２０は、ＡＤコンバータ２２が出力したデータのうち、Ｎｏ．－２５、－１５、－５・・・のデータを間引く。同様に、１／１０間引き（２５０ＭＳ／ｓ）を行う場合で、マスター機１０とスレーブ機２０との遅延が１０．２ｎｓである場合、マスター機１０は、ＡＤコンバータ１２が出力したデータのうち、Ｎｏ．０、１０、２０・・・のデータを間引く。他方でスレーブ機２０は、ＡＤコンバータ２２が出力したデータのうち、Ｎｏ．－２６、－１６、－６・・・のデータを間引く。同様に、１／１０間引き（２５０ＭＳ／ｓ）を行う場合で、マスター機１０とスレーブ機２０との遅延が１０．１５ｎｓである場合、マスター機１０は、ＡＤコンバータ１２が出力したデータのうち、Ｎｏ．０、１０、２０・・・のデータを間引く。他方でスレーブ機２０は、ＡＤコンバータ２２が出力したデータのうち、Ｎｏ．－２７、－１７、－７・・・のデータを間引く。このようにすることで、マスター機１０とスレーブ機２０との間引きのタイミングを合わせることができる。

また、マスター機１０とスレーブ機２０とのトリガの同時性は、以下の方法で確保することができる。図７は、真のトリガ点とサンプルトリガとの関係を示す図である。２値化信号は、サンプルデータを使用して２値化をしているため、真のトリガ点の直後のサンプル点がサンプルクロック単位でのトリガ点（以下、サンプルトリガともいう。）となる。図７においてＴsampleはサンプリングクロックの間隔を示し、Ｔｔは真のトリガ点からサンプルトリガまでの経過時間（以下、第１経過時間ともいう）を示す。真のトリガ点は、サンプルＮ－１とサンプルＮの間にある。そのためＴｔは０＜Ｔｔ＜Ｔsampleの範囲の値となる。マスター機１０は、例えばサンプルＮ－１、サンプルＮを含む複数のサンプルを通る曲線の近似式とトリガ閾値との交点を算出することにより当該Ｔｔを特定する。

図８は、サンプルトリガとデジタルトリガ信号との関係を示す図である。デジタルトリガ回路１６はサンプルクロックよりもクロックレートが低く、基準クロックに同期したクロック（以下、デジタルトリガクロックという）で動作する。またデジタルトリガ回路１６から出力されるデジタルトリガ信号は、当該デジタルトリガクロックに同期する。図８の例では、サンプルクロックが２．５ＧＨｚであり、デジタルトリガクロックが、サンプルクロックの１／１６の１５６．２５ＭＨｚである場合を示している。デジタルトリガ信号は、図７におけるサンプルトリガの立ち上がり直後のデジタルトリガクロックの立ち上がりのタイミングで立ち上がる。図８においてＴｄは、サンプルトリガからデジタルトリガ信号の立ち上がりまでの経過時間（以下、第２経過時間ともいう）を示す。マスター機１０は、当該Ｔｄを特定する。ここでサンプルトリガ及びデジタルトリガ信号はいずれもサンプルクロックに同期しているため、マスター機１０は第２経過時間に相当するサンプル数を計測する。

図９は、デジタルトリガ信号と、マスター機１０がスレーブ機２０に渡す同期トリガ信号との関係を示す図である。同期トリガ信号は、デジタルトリガクロックよりも遅く、基準クロックに同期したクロック（以下、同期クロックという。）で同期をとるようにしている。これにより、マスター機１０及びスレーブ機２０間を通信ケーブルで接続した場合の遅延による影響を受けないようにすることができる。図９の例では、同期クロックの周波数が、デジタルトリガクロック（１５６．２５ＭＨｚ）の１／４、すなわち３９．０６２５ＭＨｚである場合を示している。なお同期クロックは、基準クロックと同一の周波数であってもよい。同期クロックの周期は、スレーブ機２０におけるセットアップタイム及びホールドアップタイムが十分にとれる程度であればよい。同期トリガ信号は、図８におけるデジタルトリガの立ち上がり直後の同期クロックの立ち上がりのタイミングで立ち上がる。図９においてＴsyncは、デジタルトリガから同期トリガ信号の立ち上がりまでの経過時間（以下、第３経過時間ともいう）を示す。マスター機１０は、当該Ｔsyncを特定する。ここでデジタルトリガ及び同期トリガ信号はいずれもデジタルトリガクロックに同期しているため、マスター機１０は第３経過時間に相当するクロック数を計測する。

以上のＴｔ、Ｔｄ、及びＴsyncを加算した時間が、真のトリガ点から同期トリガまでの時間となる。かかる時間は真のトリガ点の同期クロックに対する位相に相当し、真のトリガ点に係る情報（以下、トリガ位相情報という）である。マスター機１０は、算出したＴｔ（第１経過時間）、Ｔｄ（第２経過時間）及びＴsync（第３経過時間）に基づき、トリガ位相情報を生成する。そしてマスター機１０がスレーブ機２０にトリガ位相情報を渡す。マスター機１０からスレーブ機２０に、このように比較的遅い同期クロックに同期した同期トリガ信号、及び真のトリガ点と同期トリガとの時間情報（トリガ位相情報）を渡すことで、マスター機１０からスレーブ機２０にトリガ位置を伝達することができる。これによりマスター機１０とスレーブ機２０のトリガの同時性を確保することができる。

このように、本実施形態に係る計測システム１によれば、複数台のデジタルオシロスコープの並列駆動に係る技術を改善することができる。具体的には例えば、マスター機１０から供給された基準クロックの遅延時間に基づき、スレーブ機２０がデータ取込処理回路２４へのサンプルデータの取り込みを遅らせる。そのため並列駆動するデジタルオシロスコープ間の同時性を確保することができる。つまり本実施形態に係る計測システム１によれば、並列駆動するデジタルオシロスコープ間のデータサンプリングのスキューを最小化することができる。

また、本実施形態に係る計測システム１によれば、マスター機１０が基準クロックに同期した基準リセット信号をスレーブ機２０に供給する。マスター機１０及びスレーブ機２０において遅いサンプルレートでデータを取り込む場合、マスター機１０及びスレーブ機２０は基準リセット信号に基づきサンプルデータを間引く。そのため、マスター機１０とスレーブ機２０との間引きのタイミングを合わせることができる。

また、本実施形態に係る計測システム１によれば、マスター機１０が同期トリガ信号、及び真のトリガ点に係るトリガ位相情報をスレーブ機２０に供給する。そのため、マスター機１０とスレーブ機２０のトリガの同時性を確保することができる。

本開示を諸図面及び実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形及び修正を行うことが容易であることに注意されたい。したがって、これらの変形及び修正は本開示の範囲に含まれることに留意されたい。例えば、各構成又は各ステップ等に含まれる機能等は論理的に矛盾しないように再配置可能であり、複数の構成又はステップ等を１つに組み合わせたり、或いは分割したりすることが可能である。

例えば、マスター機１０からスレーブ機２０へのトリガ位相情報の伝達方法は、パラレルデータとして伝送してもよく、またはシリアルデータとして伝送してもよい。例えばシリアルデータとして伝送する場合、信号線の本数を減らすことができる。またシリアルデータとして伝送する場合、同期トリガ信号とシリアルデータとを混ぜて伝送することも可能である。1回の取り込みにつき、トリガは1回しか発生せず、またシリアルデータは当該トリガ発生後に確定するためである。例えば、トリガ発生を立ち上がりエッジで知らせる場合、その立ち上がりから特定のクロック数経過後にＭＳＢファーストで特定ビットだけ位相情報を送るなどの伝送仕様が予め定められてもよい。このようにすることで、同期トリガと位相情報とを1本(差動信号の場合は1組)の信号線で伝達することが可能となる。

１ 計測システム
１０ マスター機
１１ アナログフロントエンド回路
１２ ＡＤコンバータ
１３ ＦＩＦＯ
１４ データ取込処理回路
１５ １次メモリ
１６ デジタルトリガ回路
１７ タイムベース回路
１８ ＣＰＵ
１９ 通信インタフェース
２０ スレーブ機
２１ アナログフロントエンド回路
２２ ＡＤコンバータ
２３ ＦＩＦＯ
２４ データ取込処理回路
２５ １次メモリ
２６ デジタルトリガ回路
２７ タイムベース回路
２８ ＣＰＵ
２９ 通信インタフェース
３１～３５ データ

Claims (5)

1. 並列接続された複数台のデジタルオシロスコープを含む計測システムであって、
   マスター機は、基準クロックを遅延させるデジタルディレイ機能及びアナログディレイ機能を備えるタイムベース回路を有し、
   前記タイムベース回路は、前記デジタルディレイ機能及び前記アナログディレイ機能の少なくとも一方に基づき、前記基準クロックを遅延させ、当該遅延された基準クロックをスレーブ機に供給し、
   前記スレーブ機は、前記遅延された基準クロックの遅延時間に基づき、データ取込処理回路へのサンプルデータの取り込みを遅らせる計測システム。
2. 請求項１に記載の計測システムであって、
   前記スレーブ機は、前記遅延時間に相当する長さのサンプル数分遅らせることにより、前記サンプルデータの取り込みを遅らせる計測システム。
3. 請求項１又は２に記載の計測システムであって、
   前記マスター機は前記基準クロックに同期した基準リセット信号を前記スレーブ機に供給し、
   前記マスター機及び前記スレーブ機は、前記基準リセット信号に基づき前記サンプルデータを間引く計測システム。
4. 請求項１乃至３のいずれか一項に記載の計測システムであって、
   前記マスター機は、真のトリガ点の直後のサンプル点をサンプルトリガとし、前記真のトリガ点から前記サンプルトリガまでの第１経過時間、前記サンプルトリガからデジタルトリガ信号の立ち上がりまでの第２経過時間、及び前記デジタルトリガ信号の立ち上がりから同期トリガ信号の立ち上がりまでの第３経過時間を算出して真のトリガ点に係るトリガ位相情報を生成し、
   前記マスター機は同期トリガ信号、及び前記トリガ位相情報を前記スレーブ機に供給する計測システム。
5. 並列接続された複数台のデジタルオシロスコープを含む計測システムの制御方法あって、
   マスター機が、デジタルディレイ機能及びアナログディレイ機能の少なくとも一方に基づき、基準クロックを遅延させ、当該遅延された基準クロックをスレーブ機に供給するステップと、
   前記スレーブ機が前記遅延された基準クロックに基づく遅延時間に応じて、データ取込処理回路へのサンプルデータの取り込みを遅らせるステップと、
   を含む制御方法。
   

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