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JP7495238B2 - シリコンウェーハの製造方法 - Google Patents

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Description

本発明は、シリコンウェーハの製造方法に関し、特に、ドーパントがリン（Ｐ）であり、抵抗率が１．０５ｍΩｃｍ以下で調整され、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下で調整された基板上に、Ｓｉ単結晶エピタキシャル膜を成膜するシリコンウェーハの製造方法に関する。
パワーＭＯＳ用エピウェーハの基板抵抗率は、最も進んだウェーハでは１ｍΩｃｍ以下である。この基板抵抗率を低下させるためには、ドーパント濃度を増加させる必要がある。そのため、ｎタイプドーパント種は砒素やアンチモンから比較的揮発性の低い燐（Ｐ）へと移行しており、その濃度は約１×１０２０ａｔｏｍｓ／ｃｃ程度となっている。
このように、ドーパント濃度を増加してエピタキシャル膜を成長させると、特許文献１～３に記載されているように、積層欠陥（スタッキングフォルト、以下、ＳＦともいう）がエピタキシャル膜に発生する。特に、抵抗率１．１ｍΩｃｍ以下の基板において、ＳＦが発生しやすかった。
このＳＦ原因となる結晶欠陥は、特許文献１～３において、Ｐと酸素（Ｏ）のクラスター欠陥と推察されると報告されており、また結晶成長、そしてその後の熱処理やエピ成長での抑制技術が報告されている。
具体的には、高濃度にリンがドープされたシリコンウェーハには、リンと酸素のクラスター（微小析出物）が形成される。この後、シリコンウェーハ表面に存在する自然酸化膜除去を目的に、水素ガス雰囲気下で熱処理（以下、「水素ベーク処理」という）が施されると、水素ガスによるエッチング作用と、シリコンウェーハの最表層とクラスターとのエッチング速度の違いから、クラスターが選択的にエッチングされ微小ピットとなる
この微小ピットが形成されたシリコンウェーハに対してエピタキシャル成長を行うと、微小ピットが起源となってエピタキシャル膜内にＳＦとなって発生すると推察されることが報告されている。
そして、特許文献１には、ＣＺ法により製造された単結晶インゴットから切り出されたシリコンウェーハの裏面に酸化膜を形成する裏面酸化膜形成工程と、前記シリコンウェーハの外周部に存在する前記酸化膜を除去する裏面酸化膜除去工程と、前記裏面酸化膜除去工程後の前記シリコンウェーハに対し、アルゴンガス雰囲気下において１２００℃以上１２２０℃以下の温度で熱処理を行うアルゴンアニール工程と、前記アルゴンアニール工程後の前記シリコンウェーハに対し、水素ガス雰囲気下において１０５０℃以上１２００℃以下の温度で３０秒以上３００秒以下の熱処理を行う水素ベーク工程と、前記水素ベーク工程後の前記シリコンウェーハの表面にエピタキシャル膜を成長させるエピタキシャル膜成長工程とを有するエピタキシャルシリコンウェーハの製造方法が示され、エピタキシャル膜のＳＦを抑制できることが示されている。
また、特許文献２においても、特許文献１と同様に、エピタキシャルシリコンウェーハの製造方法が示され、エピタキシャル膜のＳＦを抑制できることが示されている。
更に、特許文献３には、単結晶の抵抗率が０．９ｍΩ・ｃｍ以下となるように、シリコン融液に赤リンを添加したドーパント添加融液に、種子結晶を接触させた後に引き上げることで、長さが５５０ｍｍ以下の直胴部を形成する直胴部形成工程と、前記直胴部の下端に長さが１００ｍｍ以上かつ１４０ｍｍ以下のテール部を形成するテール部形成工程と、前記直胴部の上端の温度が５９０℃以上の状態で、前記単結晶を前記ドーパント添加融液から切り離す切り離し工程とを行う、単結晶の製造方法が示され、ＳＦに起因するＬＰＤ（Light Point Defect（ライト・ポイント・デフェクト））の発生が抑制されたエピタキシャルシリコンウェーハを得ることができることが示されている。
特許第５８４５１４３号公報 特許第６４７７２１０号公報 特許第５８９２２３２号公報
ところで、特許文献１～３に示されたエピタキシャルシリコンウェーハの製造方法、単結晶の製造方法を用いても、要求を満たすような充分なＳＦ低減効果を得ることができなかった。
固溶酸素濃度を充分低減して、リンと酸素のクラスター（微小析出物）を低減しても、このＳＦの抑制が困難であった。
本発明者らは、上記課題を解決するために、エピタキシャル膜におけるＳＦの抑制を鋭意、研究した。その結果、本発明者らは、エピタキシャル膜におけるＳＦの原因がＰおよびＳｉから形成される、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）であることを見出した。
また、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）は、その内部に内在的な余剰Ｓｉ面（ＳＦ）を有し（参考文献４および５）、これがエピタキシャル膜の成膜前の基板表面での結晶歪みとなり、その後のエピタキシャル膜の成膜で、エピタキシャル膜（エピ層）を伝播するＳＦになることが判明した。
このＳｉ－Ｐ欠陥とは、参考文献４および５に示す通り、Ｓｉと数ａｔｏｍｉｃ％のＰを含有する板状欠陥である。Ｐは原子位置ではなく格子間に存在し、また余剰Ｓｉ（外部ＳＦ）も含まれる。欠陥周囲の抵抗率から推定されるＰ濃度は０．２ ａｔｏｍｉｃ％程度であり、局所的にＰが凝集し、かつ結晶歪みを有する。
上記参考文献４、５、は下記の通りである。
参考文献４：29th International Conference on Defectsin Semiconductors, Atomic structures of grown-in Si-P precipitates inred-phosphorus heavily doped CZ-Si crystals (TuP-16)
参考文献５：第７８回 応用物理学会秋季学術講演会 赤燐高ドープＣＺ－Ｓｉ結晶におけるＳｉ－Ｐ析出物の構造解析 (7p-PB6-6)
そしてまた、本発明者らは、ＳＦの成長（サイズ）は、Ｓｉ単結晶の引き上げ時の低温体験時間に依存することを知見した。即ち、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）起因のＳＦを抑制するためには、特許文献１～３に記載された技術では困難であり、結晶成長、熱処理、エピタキシャル膜の成長等、全てのプロセスを適正化する必要があることを知見し、本発明を完成するに至った。
本発明は、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制し、エピタキシャル膜におけるＳＦを抑制することができる、シリコンウェーハの製造方法を提供することを目的とする。
上記目的を達成するためになされた、本発明にかかるシリコンウェーハの製造方法は、チョクラルスキー法により育成されたＳｉ単結晶インゴットから製造された基板が、ドーパントがリン（Ｐ）であり、抵抗率が１．０５ｍΩｃｍ以下で調整され、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下で調整され、且つ、この単結晶成長において、引上速度を０．５ｍｍ／ｍｉｎ以上、１．０ｍｍ／ｍｉｎ以下とし、さらに磁場印加を２０００以上４０００Ｇａｕｓｓ以下とし、引き上げ炉内に水冷体を設置して、成長した結晶を強制的に冷却することによって、結晶中にＰが凝集して形成される欠陥の実体がＳｉ－Ｐ欠陥である欠陥を含み、この基板表面にＳｉ単結晶エピタキシャル膜が設けられた、シリコンウェーハの製造方法であって、前記基板を鏡面加工する鏡面加工工程と、前記鏡面加工工程後、前記基板を７００℃以上８５０℃未満の一定温度で、３０分以上１２０分以下保持し、その後、昇温した後に、１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持し、この後の降温時の７００℃以下、４５０℃以上のウェーハの体験時間を１０分未満とし、且つ、この一連の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガスとした熱処理工程と、前記熱処理工程後、Ｈ ２ （水素）、ＨＣｌ（塩化水素）、およびＳｉ－Ｈ－Ｃｌの混合ガスで、表面Ｓｉを５０ｎｍ以上１５０ｎｍ以下エッチングで除去する表面清浄化処理工程と、前記表面清浄化処理工程の後、Ｓｉ単結晶エピタキシャル膜を成膜温度１１００℃以上１１５０℃以下、かつその成膜速度３．５μｍ／分以上６．０μｍ／分以下で、１．３μｍ以上１０．０μｍ以下の厚さで成膜するエピタキシャル膜成膜工程と、を備えることを特徴としている。
このように、本発明にかかるシリコンウェーハの製造方法は、結晶成長、熱処理のプロセスにおいて、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができるため、エピタキシャル膜におけるＳＦを抑制することができる。
具体的には、本発明にかかる基板は、ドーパントがリン（Ｐ）であり、これによる抵抗率が１．０５ｍΩｃｍ以下で調整され、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下で調整された基板である。
そして、その基板の製造において、引上速度を０．５ｍｍ／ｍｉｎ以上、１．０ｍｍ／ｍｉｎ以下とし、さらに磁場印加を２０００以上４０００Ｇａｕｓｓ以下とし、引き上げ炉内に水冷体を設置して、成長した結晶を強制的に冷却することによって、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）のサイズおよび密度の増加が抑制された基板が製造される。この製造条件は、結晶成長においては、６００℃以上７００℃以下の通過時間がＳｉ－Ｐ欠陥の成長を促進する温度領域となるため、この通過時間を短縮するための条件となる。
そして、このようにして製造された前記基板を、７００℃以上８５０℃以下の一定温度で、３０分以上１２０分以下保持する。７００℃以上で熱処理を行うと、ウェーハ裏面に形成されるＳｉ酸化膜から不純物、水分や酸素が離脱する。一方、Ｓｉ基板表面は８５０℃以上の温度で反応する。そのため、８５０℃以上の温度で熱処理すると、Ｓｉ酸化膜から離脱した不純物等により、ウェーハ表面粗さが悪化する。
本発明では、７００℃以上８５０℃以下の温度範囲で一定時間保持することで、Ｓｉ酸化膜からの不純物等の離脱による、ウェーハ表面粗さの悪化を抑制する。ウェーハ表面粗さ増加は８５０℃以上で発生するため、７００℃以上８５０℃以下の温度でＳｉ酸化膜を十分高密度化し、かつその脱離ガスを処理炉内より排出することで、この問題を回避できる。また、Ｓｉ－Ｐ欠陥内のＰの分解および拡散促進もなされ、Ｓｉ－Ｐ欠陥の収縮および密度減少の効果も存在する。
また、前記温度範囲での基板の保持時間は、３０分以上１２０分以下である。
尚、この保持時間が３０分未満の場合には、Ｓｉ酸化膜の高密度化が不十分となり好ましくなく、また保持時間が１２０分を越える場合には、生産性低下となり、好ましくない。
更に、本発明では、前記基板を７００℃以上８５０℃以下の一定温度で、３０分以上１２０分以下保持した後、昇温し、１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持する。
このように、１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持するのはＳｉ－Ｐ欠陥の歪みを修正するためであり、Ｓｉ－Ｐ欠陥の歪みの修正により、エピタキシャル膜成膜時におけるＳＦの発生が抑制される。
また、その後、前記基板を降温し、７００℃以下、４５０℃以上のウェーハの体験時間を１０分未満とする。このように、７００℃以下、４５０℃以上の温度範囲の通過時間を短くすることにより、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができる。
また、上記した一連の基板の熱処理における炉内雰囲気を、Ｈ２およびＡｒからなる混合ガスとしている。
このように、Ｈ２およびＡｒからなる混合ガスを用いて、シリコンウェーハの熱処理が行われるため、Ｓｉ－Ｐ欠陥の消滅が促進され好ましい。
更に、前記熱処理工程の後、Ｓｉ単結晶エピタキシャル膜を１．３μｍ以上１０.０μｍ以下の厚さで成膜される。このエピタキシャル膜の膜厚は一般的な膜厚であり、Ｓｉ単結晶エピタキシャル膜を１．３μｍ未満では、デバイスプロセスでの電気耐圧を維持できず、また１０．０μｍを越える場合には、エピウェーハのコスト増加となるため、好ましくない。
以上のように、本発明にあっては、結晶成長、熱処理のプロセスにおいて、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することによって、最終的にエピタキシャル膜におけるＳＦを抑制することができる。
ここで、Ｓｉ－Ｐ欠陥の最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満であることが望ましい。
Ｓｉ－Ｐ欠陥の最大辺長さが１００ｎｍ以上の場合に、Ｓｉ－Ｐ欠陥がエピタキシャル膜成膜工程の後、ＳＦ（ＬＰＤ：Light Point Defect（ライト・ポイント・デフェクト））として顕在化する。しかもＳｉ－Ｐ欠陥の密度が１×１０１２／ｃｍ３以上の場合には、ＳＦ（ＬＰＤ）が多く残存し、デバイスプロセスでの電気特性に影響を与えるため、好ましくない。
また、熱処理工程における炉内雰囲気を、７００℃以上８５０℃未満はＨ２分圧８０～５０％のＡｒ希釈ガスとし、その後の８５０℃以上はＨ２分圧０．０１～２０％のＡｒ希釈ガスとすることが望ましい。
７００℃以上８５０℃未満は、Ｈ２分圧８０～５０％のＡｒ希釈ガスとしたのは、Ｓｉ酸化膜の高密度化をＨ２で促進し、かつＨ２による物理的なＳｉ酸化膜エッチングを抑制するためであり、またその後の８５０℃以上はＨ２分圧０．０１～２０％のＡｒ希釈ガスとしたのは、Ｓｉ－Ｐ欠陥消滅を促進しつつ、同様にＨ２による物理的なＳｉ酸化膜エッチングを抑制するためである。
また、エピタキシャル膜成膜工程前の基板に対して、表面清浄化処理を行う表面清浄化処理工程を含み、前記表面清浄化処理工程では、Ｈ２（水素）、ＨＣｌ（塩化水素）、およびＳｉ－Ｈ－Ｃｌの混合ガスで、表面Ｓｉを５０ｎｍ以上１５０ｎｍ以下エッチングで除去することが望ましい。
このように、基板の表面清浄化処理を行うことにより、エピタキシャル膜成膜工程後のＳＦをより低減することができる。このとき、ＨＣｌ（塩化水素）ガスでの欠陥除去が有効であり、Ｈ２（水素）およびＨＣｌ（塩化水素）の混合ガスによる、欠陥除去が好ましい。
Ｈ２（水素）、ＨＣｌ（塩化水素）、およびＳｉ－Ｈ－Ｃｌの混合ガスによるため、最初はＨ２およびＨＣｌ混合ガスにおけるＨＣｌ分圧をある一定値とし、その後これを減少することでＨ２ベークでの表面形状再構成も行い、その後、ＨＣｌ分圧を減少しつつ、かつＳｉ－Ｈ－Ｃｌガスを導入しても良い。
ただし、欠陥残存深さは概ね１００ｎｍ以下であり、その生産性などを考慮すると、表面Ｓｉを５０ｎｍ以上１５０ｎｍ以下のエッチングが適切である。
また、Ｓｉ成膜温度を１１００℃以上１１５０℃以下、かつその速度を３．５μｍ／分以上６．０μｍ／分以下の成膜速度で成膜することが望ましい。
また、熱処理前の鏡面ウェーハに対し、酸溶液もしくは酸雰囲気でその表面酸化膜を除去する酸化膜除去工程を含むことが望ましい。
Ｓｉ基板表面の清浄化はもちろん、Ｓｉ－Ｐの欠陥消滅にも表面自然酸化膜を除去する必要があるため、酸化膜除去工程を含むことが望ましい。
また、鏡面加工前の前記基板のスライス角度が、主表面方位に対して０．１°以上０．４°以下の範囲であることが望ましい。
前記基板のスライス角度は、エピタキシャル膜の成膜時のＳＦの成長と消滅に影響を与える。スライス角度は前記主表面方位に対して０．１°以上０．４°以下の範囲とすることにより、エピタキシャル膜の成膜中にＳＦをより消滅させることができる。
本発明によれば、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制し、エピタキシャル膜におけるＳＦを抑制することができる、シリコンウェーハの製造方法を提供することを目的とする。
図１は、本発明にかかるシリコンウェーハの製造方法の実施形態のフローチャートを示す図である。 図２は、図１に続く、本発明にかかるシリコンウェーハの製造方法の実施形態のフローチャートを示す図である。 図３は、ＬＰＤのＳｉ成膜温度および成長速度依存性を示す図である。 図４は、Ｓｉ－Ｐ欠陥と引き上げ速度の関係を示す図である。 図５は、ＬＰＤの数とＳｉ除去量の関係を示す図である。 図６は、ＬＰＤの数と、６５０℃～９００℃における保持時間の関係を示す図である。 図７は、ＬＰＤの数と１０５０℃～１２７０℃における熱処理における保持時間の関係を示す図である。 図８は、ＬＰＤの数と７００℃～４５０℃の体験時間の関係を示す図である。 図９は、水冷体を備える引上げ装置の概略構成図である。
本発明にかかるシリコンウェーハの製造方法の実施形態について、図１、図２、図９に基づいて説明する。尚、以下に示す実施形態は一例を示すものであって、本発明はこの実施形態に制限されるものではない。
図１に示すように、チョクラルスキー法によりＳｉ単結晶を成長させ、Ｓｉ単結晶インゴットを製作する（ステップＳ１）。このＳｉ単結晶成長において、ドーパントはリン（Ｐ）であり、引上速度を０．５ｍｍ／ｍｉｎ以上、１．０ｍｍ／ｍｉｎ以下とし、さらに２０００以上４０００Ｇａｕｓｓ以下の磁場を印加して、Ｓｉ単結晶の引上げが行われる。
引上速度を０．５ｍｍ／ｍｉｎ以上、１．０ｍｍ／ｍｉｎ以下としたのは以下の理由による。
低抵抗領域での結晶が、セル成長する組成的過冷却現象を抑制するためには、Ｇ（融液温度勾配）／Ｖ（引上速度）を大きくする必要がある。
即ち、Ｖ（引上速度）を小さくすることにより、組成的過冷却現象を抑制することができるが、引上速度を減少させた場合、７００℃以下（６００℃～７００℃以下の温度範囲）の通過時間が長くなり、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができない。
このため、「引き上げ炉内に水冷体を設置して結晶を強制的に冷却し、かつ引上速度を０．５ｍｍ／ｍｉｎ以上、１．０ｍｍ／ｍｉｎ以下とし、さらに磁場印加を２０００以上４０００Ｇａｕｓｓ以下で行う」ことで、温度勾配Ｇを大きくし、組成的過冷却現象を抑制すると共に、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制する。
具体的には、引上速度を０．５ｍｍ／ｍｉｎ未満の場合には、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができず、引上速度が１．０ｍｍ／ｍｉｎを越える場合には、組成的過冷却現象を抑制することができないため、好ましくない。
そして、引上げ炉内に水冷体を設置して、成長したＳｉ単結晶を強制的に冷却して形成する。例えば、図９に示すように、引上げ装置１の引上げ炉２の上部と遮蔽板４との間に円筒状の水冷体３を設置することにより、引上げ中のシリコン単結晶５を強制的に冷却することで、７００℃以下６００℃以上の滞在時間を短縮することができる。尚、図中、符号６は石英ガラスルツボ、符号７はヒータ、符号８は磁場印加部、符号９はシリコン単結晶５を引上げるワイヤーである。
このように、水冷体によって、成長したＳｉ単結晶を強制的に冷却して、６００℃未満の温度に冷却する。即ち、７００℃以下、６００℃以上のウェーハの体験時間を短くすることにより、図４に示すように、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができる。
そして、Ｓｉ単結晶インゴットを、スライス角度が主表面方位に対して０．１°以上０．４°以下の範囲となるようにスライスし、基板を製作する（ステップＳ２）。
前記基板のスライス角度は、エピタキシャル膜の成膜時のＳＦの成長と消滅に影響を与える。主表面方位はＳｉ（１００）であり、スライス角度は前記主表面方位に対して０．１°以上０．４°以下の範囲である。
即ち、スライス角度は前記主表面方位に対して０．１°以上０．４°以下の範囲とすることにより、ＳＦの欠陥消滅にはエピタキシャル膜の成膜中にＳｉ原子が移動をおこなうパスとなるＳｉステップ幅が形成される。このＳｉステップ幅が形成されることにより、Ｓｉ原子が移動することができ、Ｓｉ原子歪みが除去され、ＳＦを消滅させることができる。
そして、このようにして製作された基板は、抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下、結晶中にＰが凝集して形成される欠陥の実体がＳｉ－Ｐ欠陥である欠陥を含んでいる（ステップＳ３）。
抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下の基板は、社会的に求められている基板である。しかも、上記した基板の製作方法（ステップＳ１、Ｓ２）によっても、Ｓｉ－Ｐ欠陥は抑制されるものの、残存し、Ｓｉ－Ｐ欠陥を含んでいる。
尚、前記抵抗率、前記固溶酸素濃度は、ドーパント濃度、引上速度、磁場強度を調整することによって得ることができる。
このようにして製作された基板のＳｉ－Ｐ欠陥は、最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満であることが望ましい。
Ｓｉ－Ｐ欠陥の最大辺長さが１００ｎｍ以上の場合に、Ｓｉ－Ｐ欠陥がエピタキシャル膜成膜工程の後、ＳＦ（ＬＰＤ）として顕在化する。またＳｉ－Ｐ欠陥の密度が１×１０１２／ｃｍ３以上の場合においてもＳＦ（ＬＰＤ）が残存することとなる。
よって、Ｓｉ－Ｐ欠陥の最大辺長さが１００ｎｍ未満であることが好ましく、またＳｉ－Ｐ欠陥の密度が１×１０１２／ｃｍ３未満であることが望ましく、このように調整された結晶成長をおこなうことが好ましい。
次に、基板の裏面にＳｉ酸化膜を形成する（ステップＳ４）。
パワーＭＯＳＦＥＴでは、一般的にウェーハ裏面にＳｉ酸化膜が形成される。このＳｉ酸化膜は、例えば５００℃未満の低温ＣＶＤにより形成される。
この裏面酸化膜は、エピタキシャル膜の成膜時におけるオートドープを抑制するためのものである。一般的には、減圧下、および４００～５００℃の範囲で、３００～８００ｎｍの厚さで成膜される。
続いて、前記基板のおもて面に、鏡面加工が施される（ステップＳ５）。
この鏡面研磨は、研磨布等による機械的な効果、そしてスラリー等での化学的な効果でなされるのが一般的である。尚、この鏡面研磨で、直接的にＳｉ－Ｐ欠陥が減少することはない。しかしながら、鏡面研磨でより表面粗さを低減することで、その後の熱処理でＳｉ－Ｐ欠陥を消滅しやすい状態にすることができる。
次に、図２に示すように、前記おもて面が鏡面加工された基板に対し、酸溶液もしくは酸雰囲気でその表面酸化膜を除去する（ステップＳ６）。
Ｓｉ基板表面の清浄化はもちろん、Ｓｉ－Ｐの欠陥消滅にも表面自然酸化膜を除去する必要があるため、酸化膜除去工程を含むことが望ましい。薬液でこれをおこなう場合の一例を挙げれば、使用薬液ＨＦ、純水で希釈されたＨＦ濃度は０．１～５％、処理時間は３０～１２０秒が好ましい。
続いて、図２に示すように、前記基板を７００℃以上８５０℃未満の一定温度で、３０分以上１２０分以下保持する、熱処理を行う（ステップＳ７）。
前記したＳｉ酸化膜は、約７００℃以上で緻密化がなされる。その際、Ｓｉ酸化膜から脱離する不純物、水分や酸素が存在する。一方、Ｓｉ基板表面は８５０℃以上で反応し、
この８５０℃以上で前記脱離があると、ウェーハ表面粗さが増加する。尚、７００℃以上８５０℃未満の温度において、Ｓｉ－Ｐ欠陥内のＰの分解および拡散促進もなされるが、温度帯が低いため、Ｓｉ－Ｐ欠陥の増大や密度増加は起きない。
そのため、前記脱離反応を前記温度範囲、即ち、７００℃以上８５０℃未満の一定温度とすることにより、Ｓｉ酸化膜から不純物、水分や酸素を外方拡散できると共に、ウェーハ表面粗さの増大を抑制できる。
また、前記温度範囲での基板の保持時間は、３０分以上１２０分以下である。
尚、この保持時間が３０分未満の場合には、外方拡散が促進できず好ましくなく、また保持時間が１２０分を越える場合には、生産性低下となり、好ましくない。
また、この熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガスで行う。Ｈ２分圧８０～５０％のＡｒ希釈ガスとしたのは、Ｓｉ酸化膜の高密度化をＨ２で促進し、かつＨ２による物理的なＳｉ酸化膜エッチングを抑制するためである。
続いて、昇温した後に、基板を１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持する（ステップＳ８）。尚、この熱処理の炉内雰囲気も、ステップＳ７と同様に、Ｈ２およびＡｒからなる混合ガスである。
このように、１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持することにより、Ｓｉ－Ｐ欠陥の歪みを修正することができる。その結果、エピタキシャル膜のＳＦ欠陥が抑制される。
尚、１１００℃未満、また３０分未満では、Ｓｉ－Ｐ欠陥の歪みを修正することができず、１２５０℃を越える温度、また１２０分を超える時間では、基板が変形するため、好ましくない。
更に、この後、７００℃未満、４５０℃以上のウェーハの体験時間を１０分未満とするように、降温する（ステップＳ９）。
尚、この熱処理の炉内雰囲気も、ステップＳ６と同様に、Ｈ２およびＡｒからなる混合ガスである。
このように、４５０℃以上７００℃未満の通過時間を短くすることにより、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができる。
また、上記熱処理工程における炉内雰囲気（Ｈ２およびＡｒからなる混合ガス）を、７００℃以上８５０℃未満の場合には、Ｈ２分圧８０～５０％のＡｒ希釈ガスとし、７００℃未満および８５０℃以上の場合には、Ｈ２分圧０．０１～２０％のＡｒ希釈ガスとすることが望ましい。
７００℃以上８５０℃未満は、Ｈ２分圧８０～５０％のＡｒ希釈ガスとしたのは、Ｓｉ酸化膜の高密度化をＨ２で促進し、かつＨ２による物理的なＳｉ酸化膜エッチングを抑制するためであり、またその後の８５０℃以上はＨ２分圧０．０１～２０％のＡｒ希釈ガスとしたのは、Ｓｉ酸化膜の高密度化をＨ２で促進し、かつＨ２による物理的なＳｉ酸化膜エッチングを抑制するためである。
また、エピタキシャル膜成膜工程前の基板に対して、表面清浄化処理を行う（ステップＳ１０）。
この表面清浄化処理工程では、Ｈ２（水素）およびＨＣｌ（塩化水素）およびＳｉ－Ｈ－Ｃｌの混合ガスで、表面Ｓｉを５０ｎｍ以上１５０ｎｍ以下エッチングで除去する。
このような処理をおこなうことで、Ｓｉ－Ｐ欠陥の歪みを物理的に除去し、かつ基板の表面清浄化処理を行うことにより、エピタキシャル膜成膜工程後のＳＦをより低減することができる。このとき、ＨＣｌ（塩化水素）ガスでの欠陥除去が有効であり、Ｈ２（水素）およびＨＣｌ（塩化水素）の混合ガスによる、欠陥除去が好ましい。
ただし、欠陥残存深さは概ね１００ｎｍ以下であり、その生産性などを考慮すると、表面Ｓｉを５０ｎｍ以上１５０ｎｍ以下のエッチングが適切である。
Ｈ２（水素）、ＨＣｌ（塩化水素）、およびＳｉ－Ｈ－Ｃｌの混合ガスによるため、最初はＨ２およびＨＣｌ混合ガスにおけるＨＣｌ分圧をある一定値とし、その後これを減少することでＨ２ベークでの表面形状再構成もおこない、その後、ＨＣｌ分圧を変更しつつ、かつＳｉ－Ｈ－Ｃｌガスを導入しても良い。
続いて、Ｓｉ単結晶エピタキシャル膜を１．３μｍ以上１０．０μｍ以下の厚さで成膜する。Ｓｉ成膜温度を１１００℃以上１１５０℃以下、かつその速度を３．５μｍ／分以上６．０μｍ／分以下の成膜速度で成膜する（ステップＳ１１）。
研究の結果、ＳＦ低減に適切な、Ｓｉ単結晶エピタキシャル膜の成長速度および温度の組み合わせがあることが判明した。
図３に示すように、Ｓｉ成膜温度を１１００℃以上１１５０℃以下、かつその速度を３．５μｍ／分以上、６．０μｍ／分以下とすることによって、ＬＰＤを抑制することができることが判明した。
尚、エピタキシャル膜を１．３μｍ以上１０．０μｍ以下の厚さで成膜するのは、Ｓｉ単結晶エピタキシャル膜を１．３μｍ未満では、デバイスプロセスでの電気耐圧を維持できず、また１０．０μｍを越える場合には、エピウェーハのコスト増加となるため好ましくないためである。
Ｓｉ成膜は、表面の原子ステップ上をＳｉ原子が移動することにより、Ｓｉ成膜がなされる。この過程で、Ｓｉ－Ｐ欠陥起因のＳｉ原子の配列の乱れを、このＳｉ原子移動で修正することにより、ＳＦを抑制することができる。
したがって、Ｓｉ成膜とこの修正とを両立するためには、Ｓｉ成膜温度を１１００℃以上１１５０℃以下、かつその速度を３．５μｍ／分以上、６．０μｍ／分以下の条件が必要である。
以下、本発明を実施例及び比較例に基づいてさらに具体的に説明するが、本発明はこれら実施例等により制限されるものではない。
（実験１）
Ｓｉ単結晶の引上げ速度の変化、磁場強度の変化、水冷体の強制冷却の有無によって、基板に生じるＳｉ－Ｐ欠陥サイズと密度を検証した。
ドーパントがリン（Ｐ）であり、抵抗率が１．０５ｍΩｃｍ以下で調整され、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下になるようにＳｉ単結晶を引き上げた。
この単結晶成長において、引上速度を０．３ｍｍ／ｍｉｎ～１．４ｍｍ／ｍｉｎと変えた。また磁場印加を３０００Ｇａｕｓｓとした。また、引き上げ炉内に水冷体を設置した場合と、設置しない場合で、Ｓｉ－Ｐ欠陥の最大辺長さを調べるとともに、Ｓｉ－Ｐ欠陥密度を調べた。
この結果を図４に示す。尚、Ｓｉ-Ｐ欠陥サイズは透過電子顕微鏡により測定し、また密度は、透過電子顕微鏡での欠陥観察とし、その観察領域からＳｉ－Ｐ欠陥密度を算出した。その結果、水冷体を設置した場合と、設置しない場合のいずれの場合についても、Ｓｉ－Ｐ欠陥の最大辺長さは１００ｎｍ未満であった。
また、水冷体を設置しない場合、引上げ速度を増大させることで、密度は減少する傾向で、約０．７ｍｍ／ｍｉｎ以上で、１×１０１２／ｃｍ３以下となる。ただし、そこからの減少率は非常に小さい。
一方、水冷体を設置した場合、引上げ速度を０．５ｍｍ／ｍｉｎ以上とすることで、密度は１×１０１２／ｃｍ３以下となった。引上げ速度を１ｍｍ／ｍｉｎより大きくしても、その速度の増大につれて、密度は減少傾向だが、効果が小さく、また生産性の低下になるため、１ｍｍ／ｍｉｎ以下の引き上げ速度が好ましい。
（実験２）
基板の表面のＳｉ除去量と、Ｓｉ－Ｐ欠陥によるＳＦ（ＬＰＤ）について検証した。検証手法はKLA-Tencor社製のSurfScan SP1によるＬＰＤ数とした。
この実験２は、図２のステップＳ１０においてなされる、エピタキシャル膜成膜前のＨＣｌでのＳｉ表層除去量を変化させた場合のＳＦ（ＬＰＤ）抑制効果を確認するための実験である。
まず、抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下、Ｓｉ－Ｐ欠陥は、最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満の基板の裏面にＳｉ酸化膜を形成する。このＳｉ酸化膜は、４００から４５０℃の範囲で、５００ｎｍの厚さで成膜した。
続いて、前記基板のおもて面に、鏡面加工を施した。鏡面加工の除去量は１５μｍとした。このおもて面が鏡面加工された基板に対し、８００℃で１２０分、１２００℃で６０分の処理を縦型拡散炉にておこなった。
尚、この際の熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガス（Ｈ２分圧６０％のＡｒ希釈ガス）とした。また、７００℃未満、４５０℃以上のウェーハの体験時間を８分とした。
そして、この基板に対して、Ｓｉ単結晶エピタキシャル膜を、膜厚４．０μｍ、成膜速度４．０μｍ／分および１１５０℃で成膜した。この成膜前のＨＣｌでのＳｉ表層除去量を、最大５００ｎｍまで変化させた。この際のＨＣｌ分圧は０．５％とした。
そして、この基板の上のＬＰＤ（６５ｎｍ）の個数を測定した。その結果を、図５に示す。この図５において、縦軸のｅａは個数を表している。尚、ＬＰＤ（６５ｎｍ）は、主表面に存在する、標準粒子相当サイズで６５ｎｍ以上の散乱強度を有するＬＰＤを測定することを意味する。
図５からわかるように、基板表面のＳｉ除去を行わない場合には、ＬＰＤ（６５ｎｍ）の個数が１万個であるのに対して、基板の表面のＳｉ除去量を５０ｎｍ～１５０ｎｍとした場合には、ＬＰＤ（６５ｎｍ）の個数が１００個～２００個であることが判明した。
（実験３）
この実験３は、図２のステップＳ７に示される、基板を７００℃以上８５０℃未満の一定温度で３０分以上１２０分以下保持することによって、ウェーハ表面粗さ増加を低減し、これにより発生するウェーハ表面ピット（ＬＰＤ）も抑制、そしてＳｉ－Ｐ欠陥消滅促進に関して、検証実験を行った。
抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下、Ｓｉ－Ｐ欠陥は、最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満の基板の裏面にＳｉ酸化膜を形成する。このＳｉ酸化膜は、４００から４５０℃の範囲で、５００ｎｍの厚さで成膜した。
続いて、前記基板のおもて面に、鏡面加工を施した。鏡面加工の除去量は１５μｍとした。このおもて面が鏡面加工された基板に対し、１２００℃および６０分の処理を縦型拡散炉にておこなった。尚、この際の熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガス（Ｈ２分圧１％のＡｒ希釈ガス）とした。
前記１２００℃および６０分の熱処理の昇温時に、基板を６５０℃、７００℃、８００℃、８５０℃、９００℃の温度で、１５分、３０分、１２０分、１８０分保持する、熱処理を行った。尚、この際の熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガス（Ｈ２分圧６０％のＡｒ希釈ガス）とした。
また、降温時における、７００℃未満、４５０℃以上のウェーハの体験時間を８分とした。
そして、この基板に対して、Ｓｉ単結晶エピタキシャル膜を、膜厚４．０μｍ、成膜速度４．０μｍ／分、および１１５０℃で成膜した。
この成膜前のＨＣｌでのＳｉ表層除去量を、１００ｎｍとした。この際のＨＣｌ分圧は０．５％とした。
検証手法はKLA-Tencor社製のSurfScan SP1によるＬＰＤ数とした。その結果を図６に示す。図６に示されるように、ＬＰＤ数は３０分で概ね一定値になることが分かった。生産性を考慮すると、保持時間は、３０分から１２０分が好ましいことが確認された。
また、６５０℃、または９００℃で保持した場合のＬＰＤ数の悪化は、この温度で保持したために、ウェーハ裏面のＳｉ酸化膜から不純物、水分、酸素が脱離して、ウェーハ表面粗さを増加させ、またこれによるピットが発生し、エピ後にもＬＰＤとして残存したためと考えられる。したがって、基板の熱処理温度は、７００℃～８５０℃の温度が好ましい。
（実験４）
この実験４は、図２のステップＳ８に示される、基板を１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持することにより、Ｓｉ－Ｐ欠陥の歪みを修正することができることが認められることを、検証実験した。
まず、抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下、Ｓｉ－Ｐ欠陥は、最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満の基板の裏面にＳｉ酸化膜を形成する。このＳｉ酸化膜は、４００から４５０℃の範囲で、５００ｎｍの厚さで成膜した。
続いて、前記基板のおもて面に、鏡面加工を施した。鏡面加工の除去量は１５μｍとした。
そして、このおもて面が鏡面加工された基板に対し、１０５０℃、１１００℃、１２００℃、１２５０℃、１２７０℃での処理を１５分、３０分、１２０分、１８０分縦型拡散炉にて行った。尚、この１０５０℃、１１００℃、１２００℃、１２５０℃、１２７０℃での処理前の昇温時に、基板を８００℃および１２０分保持する、熱処理を行った。
この際の熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガス（Ｈ２分圧１％のＡｒ希釈ガス）とした。また、降温時における、７００℃未満、４５０℃以上のウェーハの体験時間を８分とした。
そして、この基板に対して、Ｓｉ単結晶エピタキシャル膜の成膜前に、ＨＣｌでＳｉ表層を１００ｎｍ除去した。この際のＨＣｌ分圧は０．５％とした。この際の温度は１１８０℃とした。
その後、Ｓｉ単結晶エピタキシャル膜を、膜厚４．０μｍ、成膜速度４．０μｍ／分および１１５０℃で成膜した。
検証手法はKLA-Tencor社製のSurfScan SP1によるＬＰＤ数とした。その結果を図７に示す。
図７に示されるように、ＬＰＤ数は３０分で概ね一定値になることが分かった。生産性を考慮すると、保持時間は、３０分から１２０分が好ましいことが確認された。また、図７に示されるように、温度増加でＬＰＤ減少するが、スリップや生産性の問題があり、好ましくは１１００～１２５０℃である。
（実験５）
この実験５は、図２のステップＳ９に示される、４５０℃以上７００℃未満の通過時間を１０分と短くすることにより、Ｐの再凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができることが認められることを、検証実験した。
まず、抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下、Ｓｉ－Ｐ欠陥は、最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満の基板の裏面にＳｉ酸化膜を形成する。このＳｉ酸化膜は、４００から４５０℃の範囲で、５００ｎｍの厚さで成膜した。
続いて、前記基板のおもて面に、鏡面加工を施した。鏡面加工の除去量は１５μｍとした。
続いて、このおもて面が鏡面加工された基板に対し、１２００℃の温度で、６０分保持する熱処理をおこなった。尚、熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガス（Ｈ２分圧１％のＡｒ希釈ガス）とした。
この１２００℃の温度で、６０分保持する熱処理前の昇温時に、基板を８００℃および１２０分保持する、熱処理を行った。尚、この際の熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガス（Ｈ２分圧６０％のＡｒ希釈ガス）とした。
上記熱処理終了後の、炉出し温度を７００℃に設定し、ここからの炉出し時速度を変化させた。一般大気に露出したＳｉウェーハをサーモグラフィーで温度測定し、７００℃保持された時間と足しあわせ、体験時間を算出した。これにより、７００℃未満、４５０℃以上のウェーハの体験時間を３分、５分、８分、１０分、１２分、１５分、２０分と変えた。
そして、この基板に対して、Ｓｉ単結晶エピタキシャル膜の成膜前に、ＨＣｌでＳｉ表層を１００ｎｍ除去した。この際のＨＣｌ分圧は０．５％とした。この際の温度は１１８０℃とした。
その後、Ｓｉ単結晶エピタキシャル膜を、膜厚４．０μｍおよび１１５０℃で成膜した。その結果を図８に示す。
図８に示すように、７００℃未満、４５０℃以上のウェーハの体験時間を１０分未満とするように降温することにより、ＬＰＤ数が１００個以下になり、Ｐの再凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができることが認められた。
（実験６）
この実験６は、図２のステップＳ１１に示される、Ｓｉ成膜温度を１１００℃以上１１５０℃以下、かつその速度を３．５μｍ／分以上６．０μｍ／分以下の成膜速度で成膜し、エピタキシャル膜を１．３μｍ以上１０．０μｍ以下の厚さで成膜することが、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができることを、検証実験した。
まず、抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下、Ｓｉ－Ｐ欠陥は、最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満の基板の裏面にＳｉ酸化膜を形成する。このＳｉ酸化膜は、４００から４５０℃の範囲で、５００ｎｍの厚さで成膜した。
続いて、前記基板のおもて面に、鏡面加工を施した。鏡面加工の除去量は１５μｍとした。このおもて面が鏡面加工された基板に対し、１２００℃および６０分の処理を縦型拡散炉にておこなった。尚、この際の熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガス（Ｈ２分圧１％のＡｒ希釈ガス）とした。
この１２００℃および６０分の処理前の昇温時に、基板を８００℃の温度で、１２０分保持する、熱処理を行った。尚、この際の熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガス（Ｈ２分圧６０％のＡｒ希釈ガス）とした。
そして、この処理の降温について、７００℃未満、４５０℃以上のウェーハの体験時間を８分とした。
その後、この基板に対して、エピ成長前に、ＨＣｌでのＳｉ表層除去量を１００ｎｍで行った。この際のＨＣｌ分圧は０．５％、温度は１１８０℃とした。
そして、この基板に対して、成膜温度１１００℃、１１２５℃、１１５０℃で、成膜速度を変化させて、Ｓｉ成膜した。その速度は２．４μｍ／分、３．８μｍ／分、４μｍ／分、５μｍ／分、６．４μｍ／分と変えて、成膜した。Ｓｉエピ成膜膜厚は、４μｍとした。
そして、KLA-Tencor社製のSurfScan SP1によるＬＰＤ数を測定した。その結果を図３に示す。
図３に示すように、Ｓｉ成膜温度を１１００℃以上１１５０℃以下、かつその速度を３．５μｍ／分以上、６．０μｍ／分以下とすることによって、ＬＰＤを抑制することができることが判明した。尚、Ｓｉ成膜温度が１２００℃では、基板にスリップ等の問題が顕在化するため、Ｓｉ成膜温度を１１００℃以上１１５０℃以下とするのが好ましい。

Claims (3)

  1. チョクラルスキー法により育成されたＳｉ単結晶インゴットから製造された基板が、
    ドーパントがリン（Ｐ）であり、抵抗率が１．０５ｍΩｃｍ以下で調整され、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下で調整され、且つ、この単結晶成長において、引上速度を０．５ｍｍ／ｍｉｎ以上、１．０ｍｍ／ｍｉｎ以下とし、さらに磁場印加を２０００以上４０００Ｇａｕｓｓ以下とし、引き上げ炉内に水冷体を設置して、成長した結晶を強制的に冷却することによって、結晶中にＰが凝集して形成される欠陥の実体がＳｉ－Ｐ欠陥である欠陥を含み、
    この基板表面にＳｉ単結晶エピタキシャル膜が設けられた、シリコンウェーハの製造方法であって、
    前記基板を鏡面加工する鏡面加工工程と、
    前記鏡面加工工程後、前記基板を７００℃以上８５０℃未満の一定温度で、３０分以上１２０分以下保持し、その後、昇温した後に、１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持し、この後の降温時の７００℃以下、４５０℃以上のウェーハの体験時間を１０分未満とし、且つ、この一連の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガスとした熱処理工程と、
    前記熱処理工程後、Ｈ ２ （水素）、ＨＣｌ（塩化水素）、およびＳｉ－Ｈ－Ｃｌの混合ガスで、表面Ｓｉを５０ｎｍ以上１５０ｎｍ以下エッチングで除去する表面清浄化処理工程と、
    前記表面清浄化処理工程の後、Ｓｉ単結晶エピタキシャル膜を成膜温度１１００℃以上１１５０℃以下、かつその成膜速度３．５μｍ／分以上６．０μｍ／分以下で、１．３μｍ以上１０．０μｍ以下の厚さで成膜するエピタキシャル膜成膜工程と、
    を備えることを特徴とするシリコンウェーハの製造方法。
  2. Ｓｉ－Ｐ欠陥の最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満であることを特徴とする請求項１に記載のシリコンウェーハの製造方法。
  3. 熱処理工程における炉内雰囲気を、昇温時の７００℃以上８５０℃未満はＨ２分圧８０～５０％のＡｒ希釈ガスとし、その後の８５０℃以上はＨ２分圧０．０１～２０％のＡｒ希釈ガスとする、ことを特徴とする請求項１に記載のシリコンウェーハの製造方法。
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