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JP7492328B2 - 画像表示素子及び画像表示素子の製造方法 - Google Patents

画像表示素子及び画像表示素子の製造方法 Download PDF

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Description

本発明は、マイクロ発光素子を含む画像表示素子及び画像表示素子の製造方法に関する。
駆動回路基板（driving circuit substrate）上に、画素を構成するマイクロ発光素子が複数配置された表示素子が提案されている。例えば、特許文献１に開示されている技術では、シリコン基板の上に駆動回路が形成され、駆動回路の上に紫外光を発光する微小な発光ダイオード（μＬＥＤ）アレイが配置される。又、前記技術では、発光ダイオードアレイの上に、紫外光を赤色、緑色、及び青色の可視光へ変換する波長変換部（wavelength conversion portion）が設けられる事により、カラー画像を表示する小型の表示素子が開示されている。
別の例として、特許文献２に開示されている表示素子は、駆動回路の上に青色、緑色、赤色等を発光する微小な発光ダイオード（μＬＥＤ）をアレイ状に配置し、μＬＥＤの周囲を反射壁（micro-reflector）で囲っている。この方式では、１画素にＲＧＢ３色のμＬＥＤを配置する事が現実的には難しく、単色表示素子が開発されている。
このような表示素子は、小型でありながら、輝度が高く、耐久性も高いという特性を有している。この為、眼鏡型端末（glasses-like devices）、ヘッドアップディスプレイ（ＨＵＤ：Head-Up Display）等の表示装置用の表示素子として期待されている。
この様な表示素子の製造方法としては、駆動回路基板の材料とマイクロ発光素子の材料とが異なる為、両者を別々に形成した後に貼り合わせる方法が一般的である。
日本国公開特許公報「特開２００２－１４１４９２号公報（２００２年５月１７日公開）」 米国公開特許公報「ＵＳ２０１８／００９００５８Ａ１号公報（２０１８年５月２９日公開）」
特許文献２の様なμＬＥＤと反射壁よりなる画素に、特許文献１の様な波長変換材を組み合わせて、フルカラー表示素子を構成する方式が想起される。特にμＬＥＤとそれを囲う反射壁の間を波長変換材で満たす事によって、μＬＥＤの底面（駆動回路を構成するシリコン基板側の面）以外の全ての面を波長変換材によって覆う事ができる為、波長変換効率を大幅に高める事が期待される。
しかし、この様な構造で、発光効率を高めようとすると、μＬＥＤを小さくする必要がある。μＬＥＤサイズが小さくなる程、μＬＥＤ加工時に生じるダメージによって、μＬＥＤの内部量子効率が低下し、期待されるほどの発光効率を実現できないと言う問題が生じる。又、μＬＥＤが小さいと、μＬＥＤを加工する工程において、μＬＥＤを構成する化合物半導体層の大半が失われる為、化合物半導体層の利用効率が非常に低いと言う問題が生じる。
本発明の一態様は、これらの問題点に鑑みて為されたものであり、その目的は、μＬＥＤと、それを囲う反射壁の間に波長変換材を配置したマイクロ発光素子よりなる表示素子において、発光効率を向上し、消費電力を低減する事にある。更に、μＬＥＤを構成する化合物半導体層の利用効率を高める事ができる製造方法を提供する事である。
前記の課題を解決するために、（１）本発明の一実施形態は、マイクロ発光素子に電流を供給して発光させる駆動回路を含む駆動回路基板の上に、前記マイクロ発光素子をアレイ状に配置した画像表示素子であって、
前記マイクロ発光素子は前記駆動回路基板とは反対側に光を放出し、
前記マイクロ発光素子は励起光を発生する励起光発光素子と、前記励起光発光素子の周囲を囲う反射壁と、前記反射壁の内部に配置された波長変換材よりなり、
前記反射壁の側壁は、前記マイクロ発光素子の光放出方向に対して、開く様に傾斜しており、
前記波長変換材は、前記励起光を吸収して、前記励起光より長波長の光を放出し、
前記波長変換材は、前記励起光発光素子の前記駆動回路基板側の面を除く全ての面を覆っており、
前記励起光発光素子は化合物半導体よりなる本体と、前記本体の前記駆動回路基板側に配置された金属電極と、前記駆動回路基板とは反対側に配置された透明電極を含み、
前記本体に含まれる発光層は、前記本体の厚みの中央部より、前記駆動回路基板とは反対側に配置されており、
前記反射壁の底部に、絶縁性の遮光材が配置されており、前記駆動回路基板の表面に垂直であり且つ前記反射壁に直交する平面で切断した断面視で、前記表面と平行な方向における前記遮光材の寸法は、該方向における前記底部の寸法より小さく、
前記遮光材は、前記マイクロ発光素子から前記駆動回路基板へ光の漏洩を防止すると共に、互いに隣接する前記マイクロ発光素子間での光の漏洩を防止する。
また、（２）本発明の一実施形態は、前記画像表示素子の製造方法であって、以下の工程を含み、記載の順序に従って遂行される。
（ａ）成長基板上に化合物半導体層を堆積する。
（ｂ）前記化合物半導体層の一部を除去して分割溝を形成し、分割溝間に本体を形成する。
（ｃ）前記分割溝を形成した化合物半導体層のダメージを回復する。
（ｄ）前記化合物半導体層の表面を転写基板に貼り合せる。
（ｅ）成長基板を剥離する。
（ｆ）化合物半導体層を研磨し、前記分割溝の化合物半導体層を除去し、前記本体を互いに切り離す。
（ｇ）前記転写基板の前記本体が露出した側の面に電極膜を堆積する。
（ｈ）前記転写基板の前記電極膜側の面を、駆動回路基板に貼り合せる。この時、前記本体が駆動回路基板上の駆動電極と重なる様にアライメントする。
（ｉ）前記転写基板を剥離する。
（ｊ）駆動回路基板で、前記本体を含む励起光発光素子を形成する。
（ｋ）前記励起光発光素子を囲う反射壁を形成する。
（ｌ）前記反射壁の内部に波長変換材を配置する。
マイクロ発光素子の発光効率を向上する事で、消費電力を低減する事ができる。更に、高効率、低消費電力のフルカラー表示素子を容易に実現できる。また、μＬＥＤを構成する化合物半導体を有効活用する事で製造コストを低減する事ができる。
本発明の実施形態１に係る画像表示素子の断面模式図である。 本発明の実施形態１に係る画像表示素子の平面模式図である。 本発明の実施形態１に係るマイクロ発光素子の製造工程（manufacturing flow）を示す断面模式図である。 上記マイクロ発光素子の製造工程を示す断面模式図である。 上記マイクロ発光素子の製造工程を示す断面模式図である。 上記マイクロ発光素子の製造工程を示す断面模式図である。 （４－１）は、赤色波長変換部における励起光吸収量、赤色波長変換部からの励起光漏洩量のシミュレーション結果を示す図である。（４－２）は、赤色波長変換部からの赤色光取り出し効率のシミュレーション結果を示す図である。（４－３）は、赤色光の放出角度依存性のシミュレーション結果を示す図である。（４－４）は、励起光と赤色光の放出角度依存性を比較するシミュレーション結果を示す図である。 本発明の実施形態２に係る画像表示素子の断面模式図である。 本発明の実施形態２に係る画像表示素子の平面模式図である。 透明部から放出される青色光、励起光と赤色光の放出角度依存性を比較するシミュレーション結果を示す図である。 本発明の実施形態３に係る画像表示素子の断面模式図である。 本発明の実施形態３に係る画像表示素子の製造工程を示す断面模式図である。 上記画像表示素子の製造工程を示す断面模式図である。 上記画像表示素子の製造工程を示す断面模式図である。 （１０-１）から（１０-２）は、本発明の実施形態３に関わる画像表示素子の変形例の断面模式図である。 本発明の実施形態４に係る画像表示素子の断面模式図である。 本発明の実施形態４に係る画像表示素子の製造工程を示す断面模式図である。 上記画像表示素子の製造工程を示す断面模式図である。 本発明の実施形態５に係る画像表示素子の断面模式図である。 本発明の実施形態５に係る画像表示素子の製造工程を示す断面模式図である。 上記画像表示素子の製造工程を示す断面模式図である。 上記画像表示素子の製造工程を示す断面模式図である。 上記画像表示素子の製造工程を示す断面模式図である。 本発明の実施形態６に係る画像表示素子の断面模式図である。 本発明の実施形態７に係る画像表示素子の断面模式図である。 本発明の実施形態７に係る画像表示素子の平面模式図である。 透明部から放出される青色光と、赤色波長変換部から放出される赤色光の放出角度依存性を、ナノアンテナアレイの有無について比較したシミュレーション結果を示す図である。 本発明の実施形態８に係る画像表示素子の断面模式図である。 赤色光発光素子から放出される赤色光の放出角度依存性を、マイクロレンズ及び反射壁の有無について比較したシミュレーション結果を示す図である。 本発明の実施形態９に係る画像表示素子の断面模式図である。 本発明の実施形態９に係るサブ画素の平面模式図である。 本発明の実施形態９に係る画像表示素子の製造工程を示す断面模式図である。 上記画像表示素子の製造工程を示す断面模式図である。 上記画像表示素子の製造工程を示す断面模式図である。
以下に、複数のマイクロ発光素子１００を有する画像表示素子２００を例に挙げ、図１から図２３Ｃを参照して本発明の実施形態を説明する。なお、画像表示素子２００は、複数のマイクロ発光素子１００と、駆動回路基板５０を含み、駆動回路基板５０は画素領域１(pixel region)にある該マイクロ発光素子１００に電流を供給し、発光を制御する。マイクロ発光素子１００は画素領域１において、アレイ状に配置されている。マイクロ発光素子１００は、駆動回路基板５０とは反対側に光を放出する。特に断らない限り、マイクロ発光素子１００が空気中へ光を放出する面を光放出面１３０（light emitting surface）と呼ぶ。なお、画像表示素子２００の構成の説明において、特に断らない限り、光放出面１３０を上面（第１面）、光放出面側とは反対側の面を下面（第２面）、上面及び下面以外の側方の面を側面と称する。光放出面１３０に対する垂線方向で、空気中へ向かう方向を前方と呼ぶ。駆動回路基板５０の表面は、複数のマイクロ発光素子１００と接合する接合面（bonding surface）であり、複数のマイクロ発光素子１００が貼り合わせられる。特に断らない限り、接合面を水平面とする。
駆動回路基板５０は、画素領域１では、各マイクロ発光素子１００に供給する電流を制御するマイクロ発光素子駆動回路(micro light emitting element driving circuit)を配置し、２次元マトリックス状に配置されたマイクロ発光素子１００の各行を選択する行選択回路や、各列に発光信号を出力する列信号出力回路、入力信号に基づいて発光信号を算出する画像処理回路、入出力回路、等を画素領域１の外側に配置している。駆動回路基板５０の接合面側の表面には、マイクロ発光素子１００と接続するＮ駆動電極５１(N-drive electrode)（第１駆動電極）とＰ駆動電極５２(P-drive electrode)（第２駆動電極）が配置されている。駆動回路基板５０は、一般的には、ＬＳＩが形成されたシリコン基板（半導体基板）や、ＴＦＴが形成されたガラス基板やプラスチック基板であり、公知の技術で製造できる為、その機能、構成に関しては詳述しない。
本明細書では、マイクロ発光素子１００のＮ電極２３ＮやＰ電極２３Ｐが、Ｎ駆動電極５１やＰ駆動電極５２と、それぞれ直接接続する構造のみを表示するが、両者の間にバンプやペースト、ナノパーティクル等、接続の為の部材が介在しても構わない。
以下では、マイクロ発光素子１００を構成する励起光発光素子に関しては、主に窒化物半導体からなる場合について説明するが、励起光発光素子の発光層を構成する素材は窒化物半導体に限定されず、ペロブスカイト材料や量子ドット材等の、他の化合部半導体材料であっても良い。窒化物半導体層１４について、Ｎ側層１１が駆動回路基板側に配置される構成について説明するが、Ｐ側層１３が光放出面側に配置される構成も可能である。Ｎ側層１１、発光層１２、及びＰ側層１３はそれぞれ、通常、単層ではなく複数の層を含んで最適化されているが、本発明の一態様とは直接関係しない為、Ｎ側層１１、発光層１２、及びＰ側層１３の詳細な構造に関しては詳述しない。通常、発光層１２は、Ｎ型層（N-type layer）とＰ型層（P-type layer）とに挟まれているが、Ｎ型層及びＰ型層がノンドープ層、又は導電性が逆であるドーパントを有する層を含む場合もあり得る。この為、以下では、Ｎ型層及びＰ型層についてはそれぞれ、Ｎ側層及びＰ側層と記載する。
尚、図ではマイクロ発光素子１００を正方形に近い形で描いているが、マイクロ発光素子１００の形状は特に限定されない。マイクロ発光素子は三角形、矩形、多角形、円形、楕円形など様々な平面形状を取り得るが、最も大きな長さが、６０μｍ以下を想定している。画像表示素子２００は画素領域１に、３千個以上のマイクロ発光素子を集積している事を想定している。
〔実施形態１〕
（画像表示素子２００の構成）
図１は、本発明の実施形態１に係る画像表示素子２００の画素領域１の断面模式図である。図２は、本発明の実施形態１に係る画像表示素子２００の画素領域１の平面模式図である。図１は図２のＡ－Ａ線部分の断面図を表している。図２に示す様に、画像表示素子２００の上面は、複数の画素５がアレイ状に配列した画素領域（pixel region）１となっている。本実施形態では、画像表示素子２００は単色の表示素子であり、各画素５は単色のマイクロ発光素子１００が１個含まれている。画素領域１には図２に示す様に、画素５がアレイ状に配置され、各画素５は赤色光を発し、それぞれの強度を調整する事で赤色の単色画像を表示する。
マイクロ発光素子１００は、青色光を放射する励起光発光素子１０５と赤色波長変換部３２と、反射壁３４よりなる。励起光発光素子１０５は窒化物半導体層１４を分割してなる本体１６と、Ｎ電極２３Ｎ（第１の電極）と、透明電極３０（第２の電極）とを備えており、光出射面側に透明電極３０、駆動回路基板５０側にＮ電極２３Ｎを配置している。Ｎ電極２３Ｎは駆動回路基板５０上のＮ駆動電極５１に接続されている。透明電極３０は画素間に配置されたＰ電極２３Ｐに接続し、Ｐ電極２３Ｐは駆動回路基板５０上のＰ駆動電極５２に接続されている。駆動回路基板５０のＮ駆動電極５１とＰ駆動電極５２の間に流される電流量に応じて、励起光発光素子１０５の発光量が制御される。
本体１６を構成する窒化物半導体層１４は、駆動回路基板５０側からＮ側層（N-side layer）１１、発光層（light emission layer）１２、Ｐ側層（P-side layer）１３が順に積層されている。発光層１２は窒化物半導体層１４の上面側に配置されている事が好ましい。本体１６の底面はＮ電極２３Ｎによって覆われている事が好ましい。Ｎ電極２３Ｎに覆われていない部分が存在すると、本体１６から駆動回路基板５０側に光が漏洩し、発光効率の低下や、光クロストークを生じる。Ｎ電極２３ＮのＮ側層１１側には、アルミニウムや銀の様に、反射率の高い材料が配置される事が好ましい。又、アルミニウムや銀はＮ型層とオーミックコンタクトを形成するのが容易であり、Ｎ側層１１と接続する電極に適している。チタニウムやパラジウムの様な反射率の低い金属材料では、底面での光吸収が増加し、光放出効率が低下する。
本体１６の上面には、透明絶縁膜１７が除去された開口部（Ｐコンタクトホール１８Ｐ）が存在し、Ｐコンタクトホール１８Ｐにおいて、Ｐ側層１３と透明電極３０が接続している。透明電極３０は例えばＩＴＯ（Indium-Tin-Oxide、インジュウム錫酸化物）、ＩＺＯ（Indium-Zinc-Oxide、インジュウム亜鉛酸化物）等の酸化物半導体であっても良いし、銀ナノファイバー膜等であっても良い。ＩＴＯ等の透明電極材はＰ型層と容易にオーミックコンタクトを形成できる。励起光の吸収を低減する為に、透明電極３０はできるだけ薄い事が好ましい。薄くする事で、配線抵抗が高くなる恐れがあるが、本構成では、画素５端に配置されたＰ電極２３Ｐを介してＰ駆動電極５２と電気的に接続する為、配線抵抗は低く保つ事ができる。従って、本体１６の上側にＰ側層１３を配置し、下側にＮ側層１１を配置する事で、本体１６の光放出側に透明電極３０を配置すると共に、本体１６の駆動回路基板５０側に金属電極を配置する事で、光漏洩を防止できる。これにより動作電圧を低く保ちながら、励起光発光素子１０５の発光効率を高める事ができる。
本体１６の側面全体は透明絶縁膜１７によって覆われている。側面の一部が金属材や光吸収性の樹脂材で覆われると、本体１６から赤色波長変換部３２への光取り出しが阻害され、発光効率が低下する。本体１６の側面は、水平面に対して垂直に近い事が好ましい。垂直に近づける事で、発光層１２の面積を可能な限り大きくする事が出来、加工ダメージに対する耐性を向上する事ができる。
反射壁３４は隣接する画素５の境界に配置されており、本構成では傾斜した側面を有する母材３５の表面に、反射材３６を配置している。母材３５は例えば、フォトリソグラフィ技術によって形成したレジストパターンをハードベークした樹脂材である。反射材３６は反射率の高いアルミニウムや銀の薄膜である。反射材３６の表面は、光放出方向に向かって開く様に傾斜している。反射材３６の表面と水平面のなす角度をθｗとする。θｗは小さいほど好ましい。
図１に示す様に、励起光発光素子１０５は、反射壁３４に周囲を囲われており、反射壁３４の高さは励起光発光素子１０５より高く、励起光発光素子１０５は底面を除いて全体を赤色波長変換部３２で覆われている。赤色波長変換部３２の上面が光放出面１３０である。励起光発光素子１０５が放出する励起光を、赤色波長変換部３２が効率良く吸収する為には、励起光発光素子１０５の上部の赤色波長変換部３２が厚い事が好ましい。一定の高さを有する反射壁３４に対して、励起光発光素子１０５上の赤色波長変換部３２の厚さを確保する為には、励起光発光素子１０５の高さを薄くしなければならない。即ち、本体１６の高さを低くする必要がある。例えば、画素５の配置ピッチが４μｍ、反射壁３４の高さを４μｍの場合、励起光発光素子１０５上の赤色波長変換部３２の厚さとして２μｍ確保しようとすれば、本体１６の高さは約２μｍ以下となる。更に微細な画素を形成しようとすれば、本体１６の高さは２μｍ以下である事が好ましい。一般的には、本体１６の高さが、画素５の配置ピッチの１／２以下である事が好ましい。
更に、赤色波長変換部３２は励起光発光素子１０５の周囲を覆う必要がある。即ち、励起光発光素子１０５と反射壁３４の間の空間を赤色波長変換部３２が埋める事で、効率よく励起光を赤色波長変換部３２に吸収させる事ができる。
（画像表示素子２００の製造工程）
次に、画像表示素子２００の製造工程を、図３Ａから図３Ｄの（３－０）から（３－１５）を用いて説明する。図３Ａから図３Ｄの（３－０）から（３－１５）は、本発明の実施形態１に係る画像表示素子２００製造工程を示す断面模式図である。
図３Ａの（３－０）に示す様に、成長基板９上にＮ側層１１、発光層１２、及びＰ側層１３を順に積層する事により窒化物半導体層１４を形成する。成長基板９は例えば、サファイア基板、ＳｉＣ基板、シリコン基板等である。成長基板９側にＮ側層１１を配置することが好ましい。Ｐ側層１３を先に成長すると、ドーパントであるマグネシュウム（Ｍｇ）が、ＭＯＣＶＤ装置の成長室に残り、発光層１２も取り込まれ、発光効率が低下すると言う問題が生じるからである。
図３Ａの（３－１）に示す様に、フォトリソグラフィ法とドライエッチング法を使用して、Ｐ側層１３、発光層１２、及びＮ側層１１の一部を除去して、分割溝（separation trench）１５を形成する。この時、発光層１２を含む部分が本体１６となる。本体１６は、Ｎ側層１１、発光層１２、Ｐ側層１３から構成される。分割溝１５は、図２に示す様に、平面視において、上下方向及び左右方向に等間隔に形成され、本体１６の形状は四角柱か、傾斜角度の大きい側面を有する四角錐台となる。但し、本体１６の平面形状は四角形に限らず、三角形、円、楕円、又は他の多角形でも良い。本体１６の側面１６Ｓの、水平面に対する傾斜角度θｂは９０度に近い事が好ましく、少なくとも８０度以上である事が好ましい。傾斜角度θｂを９０度に近づける事で発光層１２の面積を大きく保ち、分割溝１５形成時に生じるダメージの影響を低減する事ができる。傾斜角度θｂは１００度以下でも良い。即ち、図３Ａの（３－１）で本体１６の側壁をわずかに逆テーパーにしても、光取り出し効率を低下は少なく、許容されうる。
分割溝１５の深さは、Ｎ側層１１のＮ型不純物（通常シリコンである）の濃度が十分高くなる深さであれば良く、浅い事が好ましい。浅くする事で、ドライエッチング量を低減し、ダメージを低減する事ができる。分割溝１５の深さが本体１６の高さに、ほぼ対応する為、本体１６の高さを低くする事は、分割溝１５の深さを浅くする事となる。従って、本体１６の高さを低くする事で、励起光発光素子１０５を十分な厚さの赤色波長変換部３２で覆い、且つ、ダメージを低減する事で、発光効率を高める事に繋がる。
分割溝１５形成後に、分割溝１５形成時に生じるダメージの回復処理を行う。ダメージは、ドライエッチング時に使用するプラズマから、窒化物半導体層１４に入射するエネルギーの高いイオンによって生成される、格子欠陥や、未結合手等の電子的な欠陥と考えられており、非発光再結合を生じる。ダメージ回復処理は、例えば強アルカリ液によるダメージ部の除去である。或は、種々のガス雰囲気下での高温アニール（例えば５００℃以上）や窒化物半導体層の再成長等である。本工程では、窒化物半導体層１４は成長基板９上に有り、金属材料も有機材料も付着していない為、種々のダメージ回復手段を適用できる。
一方、本工程とは異なり、駆動回路基板５０に窒化物半導体層１４を貼り合せた後に、窒化物半導体層１４をドライエッチングする製造方法では、貼り合せ時に用いた電極層が露出している為、酸、アルカリ処理は難しい。また、駆動回路基板５０は通常窒化物半導体層１４を成長する様な、高温処理には耐えない為、高温処理の温度も制約される。（４５０℃以下に制約される。）本工程では、分割溝１５の深さを浅くする事で、ダメージを低減すると共に、様々なダメージ回復手段を適用する事で、ダメージ回復度合いを徹底して高める事ができると言う利点がある。
分割溝１５を形成した後、図３Ａの（３－２）に示す様に、窒化物半導体層１４を、接着材（接着剤・接着層）４を介して、転写基板１０に接着し、図３Ａの（３－３）に示す様に、成長基板９を剥離する。成長基板９がサファイアやＳｉＣの様に透明な場合は、レーザーリフトオフ法が使える。シリコンの様に透明でない場合には、研削、研磨、ウェットエッチング、プラズマエッチング等の方法を組み合わせて、基板を剥離する事ができる。転写基板は駆動回路基板５０と同素材からなり、駆動回路基板５０と同程度に平坦な基板である事が好ましい。例えば、シリコン基板、ガラス基板、等である。
次に、図３Ａの（３－４）に示す様に、基板剥離によって露出したＮ側層１１を研磨し、分割溝１５部分のＮ側層１１を完全に除去する。この様にする事で、本体１６が画素５毎に、個別に分割される。本製造方法では、Ｎ側層１１の大部分が、発光層１２に対してダメージを生じない研磨法によって除去する事ができる。その結果、発光効率の低下を招くダメージの発生を抑制できる。また本工程では、分割溝１５部分のＮ側層１１が無くなった時点で、研磨特性が大きく異なる接着材が現れる為、研磨の終点検出が容易であり、本体１６の厚さを高精度に制御できる。尚、図３Ａの（３－１）の後に、分割溝１５の底部に研磨阻止材（例えばＳｉＮ膜等）を配置しておけば、本体１６の厚さ制御をより一層高める事ができる。
転写基板１０を用いる事は、高さの低い本体１６を製造する上で、重要である。前述の様に、本構成では本体１６の高さを、低くする必要があるが、一般に駆動回路基板５０の厚さは、少なくとも数μｍ以上の加工バラツキがあり、駆動回路基板５０に貼り付けた後に、窒化物半導体層１４を研磨する場合には、本体１６の高さバラツキを制御する事が難しい。駆動回路基板５０の厚さはバラツキを低減する事は可能だが、製造コストが上昇し、実際には難しい。一方、転写基板１０は再利用が可能な為、コストが高いとしても、厚さバラツキの少ない物が使用できる。従って、転写基板１０に窒化物半導体層を貼り付けた後に、成長基板９を剥離し、研磨によって本体１６を相互に分離する方法では、本体１６の高さバラツキを低減し、より高さが低い本体１６を製造する事ができる。
次いで、図３Ｂの（３－５）に示す様に、電極膜２３Ｌを堆積する。電極膜２３Ｌは本体１６に直接接し、Ｎ側層１１と電気的にオーミックコンタクトを形成すると共に、励起光や励起光が波長変換された光（本形態では赤色光）に対して、高い反射率を有する事が好ましい。この様な条件を満たす素材としては、銀やアルミニウムがある。電極膜２３Ｌは銀やアルミニウムよりなる単層膜に限定されず、本体１６と接する面に、これらの素材を配置した多層膜でも良い。
次に、図３Ｂの（３－６）に示す様に、別に製造された駆動回路基板５０に対して、電極膜２３Ｌを駆動回路基板５０の表面に対面させる様に接着する。接着時には、本体１６がＮ駆動電極５１上に配置される様に、精密にアライメントする。以下では、転写基板１０及び駆動回路基板５０はそれぞれ、ウエハ状態である場合に付いて記述するが、転写基板１０は画像表示素子２００単位で個片化され、駆動回路基板５０はウエハ状態であっても良いし、転写基板１０及び駆動回路基板５０の両方が画像表示素子２００単位で個片化されていても良い。駆動回路基板５０に関しては、Ｎ駆動電極５１とＰ駆動電極５２のみを示し、他の構造は省略した。尚、本体１６をＮ駆動電極５１に精密にアライメントする必要がある為、画素領域１以外の領域では、電極膜２３Ｌを予め除去しておいても良い。
貼り合せの際には、電極膜２３Ｌと駆動回路基板５０との接合面の材料に合わせて、表面のプラズマクリーニング、イオン照射による活性化、加熱、及び加圧によって、２枚のウエハが貼り合わされる。接着を容易にする為、電極膜２３Ｌの接合面側の構成材料と、Ｎ駆動電極５１及びＰ駆動電極５２の接合面側の素材は、同じである事が好ましい。
次に、図３Ｂの（３－７）に示す様に、接着材４を溶解し、転写基板１０を除去する。次いで図３Ｂの（３－８）示す様に、フォトリソグラフィ技術とドライエッチング技術を用いて、本体１６の周辺部の電極膜２３Ｌをエッチングする。これにより、本体１６の底面に配置されるＮ電極２３Ｎと、画素５間に配置されるＰ電極２３Ｐが分離される。Ｎ電極２３Ｎは本体１６から外側にはみ出していても良い。Ｐ電極２３Ｐは、水平面内では縦横方向に繋がっていても良いし、分断されていても良い。Ｐ電極２３Ｐは全ての画素境界に配置する必要は無く、間引いて配置しても良い。Ｎ電極２３ＮとＰ電極２３Ｐがエッチング除去された領域は、光が駆動回路基板５０側に入射する経路となる為、可能な限り狭くする事が好ましい。また、駆動回路基板５０において、Ｎ駆動電極５１やＰ駆動電極５２を構成する配線層とは異なる、下層の配線層を前記領域の下側に配置し、光をシールドしても良い。
次いで、図３Ｂの（３－９）に示す様に、透明絶縁膜１７を保護膜として堆積する。透明絶縁膜１７は、本体１６の底部を除く全ての面を覆い、Ｎ電極２３Ｎ、Ｐ電極２３Ｐ、及び両電極の間隙等を覆う。図３Ｃの（３－１０）に示す様に、フォトリソグラフィ技術とドライエッチング技術を用いて、本体１６の上部にＰコンタクトホール１８Ｐを、Ｐ電極２３Ｐ上に電極コンタクトホール１８Ｍを開口する。更に、図３Ｃの（３－１１）に示す様に、透明電極３０を堆積する。透明電極３０はＰコンタクトホール１８Ｐにおいて、Ｐ側層１３と接触し、電極コンタクトホール１８Ｍにおいて、Ｐ電極２３Ｐと接触し、本体１６の側面を覆う事で、Ｐ側層１３とＰ電極２３Ｐを電気的に接続する。
本体１６は底面を除き、透明絶縁膜１７と透明電極３０に覆われており、励起光は本体から、外部に放出される。透明電極３０は僅かでは有るが励起光を吸収する為、Ｐ側層１３とＰ電極２３Ｐ間の電気抵抗が大きくならない範囲で薄くする事が好ましく、１０ｎｍから３００ｎｍである事が好ましい。図示しないが、フォトリソグラフィ技術とエッチング技術を用いて、画素領域１以外の透明電極３０を除去して置く事が好ましい。この時、本体１６の外周を覆う透明電極３０の一部を除去して良い。本体１６の周囲を覆う透明電極３０の面積を削減する事で、透明電極３０による励起光の吸収ロスを低減できる。
次いで、図３Ｃの（３－１２）に示す様に、本体１６の周囲を囲う様に、画素５の境界に、壁となる母材（wall body）３５を形成する。母材３５はフォトリソグラフィ技術によって形成したレジストパターンをそのまま使うのが最も簡便である。母材３５によって、画素５がバスタブ状の形状となり、バスタブの底に励起光発光素子１０５が配置された構造となる。更に、図３Ｃの（３－１３）に示す様に、全面に反射材膜３６Ｌを堆積する。反射材膜３６Ｌは銀やアルミニウム等の反射率の高い金属からなる薄膜である。
次いで、図３Ｄの（３－１４）に示す様に、フォトリソグラフィ技術とドライエッチング技術やウェットエッチング技術を用いて、本体１６の上面、側面を覆う反射材膜３６Ｌを除去する。これにより母材３５の表面を覆う反射材３６が形成される。母材３５と反射材３６によって、反射壁３４が構成される。反射材３６は本体１６の上面や側面を覆わない範囲において、駆動回路基板５０の表面を可能な限り覆う事が好ましい。駆動回路基板５０への光の漏洩を低減する事ができる。反射壁３４の側壁３４Ｓの傾斜角度θｗは、主に母材３５の側壁傾斜角度を制御する事で、種々の値に制御できる。
更に、図３Ｄの（３－１５）に示す様に、反射壁３４によって形成されたバスタブ状の空間に、赤色波長変換部３２を形成する。赤色波長変換部３２はポジレジストやネガレジスト状の材料として準備して、フォトリソグラフィ技術によって、パターン形成しても良いし、インクジェット印刷やスクリーン印刷等の印刷手法によってパターン形成しても良い。赤色波長変換部３２には、励起光である青色光を吸収し、赤色光にダウンコンバートする、蛍光体や量子ドット、量子ロッド等のナノ粒子等を適用する事ができる。
以上の工程を経た後、テスト工程、ダイシング工程、実装工程等を経て、画像表示素子２００が完成する。
（マイクロ発光素子１００の発光効率）
以上の様に形成されたマイクロ発光素子１００の発光効率を評価した。マイクロ発光素子１００について、配置ピッチは４μｍ、本体１６は正方形であり、一辺の長さは１．０μｍ、側壁の傾斜角度θｂは８９°、Ｐ側層１３の厚みは１００ｎｍ、Ｎ側層１１の厚みは１．０μｍである。反射壁３４の高さは３．２μｍである。Ｎ側層１１は主にＧａＮ層であり、発光層１２はＩｎＧａＮ及びＧａＮによる多重量子井戸層であり、発光層１２から発せられる光のピーク波長は４５０ｎｍである。赤色波長変換部３２はネガレジストに赤色発光する量子ドットを分散させた材料を用いた。
反射壁３４の側壁３４Ｓの傾斜角度θｗを、８５度、８０度、７０度とした３種類のサンプルを作製し、全光束測定を行い、赤色光発光の外部量子効率を求めた。結果を表１に示す。赤色波長変換部３２形成前の状態で測定した、励起光の外部量子効率も参考に示す。
Figure 0007492328000001
表１より明らかな様に、励起光の外部量子効率はθｗによって、殆ど変化しないが、赤色光外部量子効率はθｗが小さくなる程、大きくなる。上記３サンプル間の相違は、反射壁３４の形状だけである為、励起光発光素子１０５の特性には大きな差が無く、赤色波長変換部３２による変換効率の相違によって、表１の相違が生じていると考えられる。
そこで、上記構造について、赤色波長変換部３２による励起光の吸収量と、赤色光の光取り出し効率をシミュレーションした。シミュレーションは光線追跡法を用いた。励起光の吸収量と赤色光の光取り出し効率のシミュレーション結果を、それぞれ図４の（４－１）と（４－２）に示す。図４の（４－１）には、赤色波長変換部３２が無く、励起光を直接放出する場合の励起光取り出し効率のシミュレーション値（Direct emission）も示した。励起光の吸収量（Blue absorption）のθｗ依存性は非常に弱く、θｗが小さい方が僅かに低下する。励起光の光取り出し効率もθｗ依存性は少なく、表１の結果と矛盾しない。赤色光の光取り出し効率は、θｗが小さくなる程、大きくなる。赤色波長変換部３２で発生した赤色光の多くは、光放出面で全反射されるが、反射壁３４で反射する度に、光放出面に入射する角度が変わる為に、何度か反射を繰り返した後に、光放出面から外へ放出される。反射壁３４で反射される度に、光放出面に入射する角度が変わるが、θｗが小さいほど、角度の変化量が大きい為に、θｗが小さくなる程、赤色光の光取り出し効率が大きくなる。θｗが小さいほど、励起光の漏洩量（Blue leakage）が多くなるのも、同じ理由による。尚、数％の励起光漏洩が存在するが、画像表示素子２００の光放出面側に、誘電体多層膜やカラーフィルターの様な、バンドパスフィルターを配置する事で、低減できるので、問題とはならない。
本体１６の大きさを固定して、θｗを小さくして行くと、本体１６に反射壁３４が重なる様になる。本体１６の側面や上面を反射材３６が覆うと、赤色波長変換部３２の励起光吸収量が低下する為、好ましくない。θｗ＝６０度では、その様な状況が生じる為、本体１６の一辺の長さを０．４μｍと短くして計算している。
異なるθｗでの赤色光の光放出角分布のシミュレーション結果を図４の（４－３）に示す。θｗによる変化は大きく無い。光放出角は画像表示素子２００の表面の法線方向に対して、光の進行方向がなす角度であり、０度が法線方向、９０度が水平面方向である。尚、図４の（４－３）は、一般に使われる０度にピークがある光放出角分布とは異なり、光放出強度に対してｓｉｎ（光放出角）を掛け算した数値で示している。この方が、光放出角毎の光放出量の寄与度を直感的に知る事ができる。
赤色波長変換部３２によって、波長変換された光と、直接空気中に放出される励起光では、放出角度分布が大きく異なる。θｗ＝６５度の場合について（他の条件は上述の条件と同じ）、シミュレーション結果を図４の（４－４）に示す。比較の為に、ランバーシアン分布（Lambertian）も示した。グラフはそれぞれの分布の最大値で規格化してある。直接空気中に励起光を放出する場合（Ａｉｒ）は、反射壁３４の反射効果によって、前方に強く配光する。一方、波長変換された赤色光（Red QD）の場合は、ランバーシアン分布に近い分布となっている。従って、波長変換された赤色光は、殆ど配光していない為、ＡＲ眼鏡等に利用する場合には、前方への配光を強化する別の手段が必要となる。配光制御手段としては、例えば、赤色波長変換部３２の光放出面に配置される、金属ナノアンテナアレイや、マイクロレンズとマイクロミラーの組み合わせ等が使用できる。これに関しては、実施形態７及び８に詳述する。
表１の実験結果と上記シミュレーション結果を組み合わせて、励起光発光素子１０５の内部量子効率と、励起光から赤色光への波長変換内部量子効率を推定した結果を表２に示す。
Figure 0007492328000002
使用した計算式は下記の通りである。
ηeｉ＝ηeｅ／ＬＥＥe
ηｒｉ＝ηｒｅ／（ηeｉ・Ａｂｓ・ＬＥＥｒ）
この結果からは、励起光発光素子１０５の内部量子効率として、約６０％を達成しており、通常の大きなＬＥＤの内部量子効率約８０％と比べれば低いが、ミクロンサイズのマイクロＬＥＤとしては、非常に高い値を実現している。図３Ａから図３Ｄの製造工程に於いて、励起光発光素子１０５の加工を成長基板上で行い、十分なダメージ回復手段を実施した効果が表れている。
図４の（４－１）には、θｗ＝６５度の場合に、エピ構造を逆転させた場合の励起光吸収量と漏洩量を示した。本構成は図１に示す様に、駆動回路基板５０側にＮ側層１１を配置し、光放出面側にＰ側層を配置しており、発光層１２は本体１６の上部に配置されている。その結果、本体１６の底面に、反射率が高いアルミニウムや銀を配置する事ができる。（これらの金属膜はＮ型ＧａＮとオーミックコンタクトを取る事ができる）一方、エピ構造が逆転した場合には、駆動回路基板５０側にＰ側層が配置され、Ｐ側層１３に金属電極を接触させる必要がある。この場合、発光層１２は本体１６の駆動回路基板５０側に配置される。Ｐ側層１３とオーミックコンタクトを取る為には、反射率の低いパラジウム（Ｐｄ）等を用いる事となる。その結果、（４－１）に示す様に、赤色波長変換部３２での励起光吸収量が低下する。これは本体１６底部での反射率が低下し、励起光のロスが大きくなる為である。赤色光についても、本体１６底部での吸収が増加する為、光取り出し効率が低下する。従って、発光層１２を駆動回路基板５０側に配置する事は、赤色光の放出効率を低下させる為、好ましくない。また、本体１６の駆動回路基板５０側にＮ側層１１を配置する構成であっても、Ｐ側層１３が厚くなると、赤色光の発光効率が低下する。シミュレーション結果では、発光層１２が本体１６の中央部にある場合（Ｐ側層厚さが５５０ｎｍ）には、図４の場合（Ｐ側層厚さが１００ｎｍ）に比べて、約５％低下する。従って、少なくとも、発光層１２は本体１６の上半分の領域に配置されるべきである。
以上の様に、励起光発光素子の周囲を反射壁によって覆う事でバスタブ形状を形成し、波長変換材でバスタブ内を満たす事で、前記駆動回路基板側の面を除いて、励起光発光素子を前記波長変換材によって覆う。更に、励起光発光素子の発光層は、駆動回路基板とは反対側に配置し、反射壁は前記マイクロ発光素子の光放出方向に対して、開く様に傾斜する事で、赤色光の外部放出効率を高める事ができる。
〔実施形態２〕
（画像表示素子２００ａの構成）
本発明の他の実施形態について、図５及び図６を用いて以下に説明する。尚、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。実施形態２の画像表示素子２００ａでは、実施形態１と類似の構成を有するが、単色ではなくフルカラーの表示素子である点が異なる。
図５に示す様に、画像表示素子２００ａは、複数の青色マイクロ発光素子１００Ｂ、赤色マイクロ発光素子１００Ｒ、緑色マイクロ発光素子１００Ｇ及び駆動回路基板５０を含む。駆動回路基板５０は、画素領域１（pixel region）にある青色マイクロ発光素子１００Ｂ、赤色マイクロ発光素子１００Ｒ、緑色マイクロ発光素子１００Ｇに電流を供給し、発光を制御する。青色マイクロ発光素子１００Ｂ、赤色マイクロ発光素子１００Ｒ、緑色マイクロ発光素子１００Ｇは、実施形態１のマイクロ発光素子１００と同様に、それぞれ、青色光を放出する励起光発光素子１０５と、反射壁３４を有している。赤色マイクロ発光素子１００Ｒは実施形態１のマイクロ発光素子１００と同様に赤色波長変換部３２を有しており、緑色マイクロ発光素子１００Ｇは、赤色波長変換部３２に代えて緑色波長変換部３３を有しており、青色マイクロ発光素子１００Ｂは赤色波長変換部３２に代えて透明部３１を有している。
画素領域１には図６に示す様に、画素５ａがアレイ状に配置され、各画素５ａは青サブ画素６、赤サブ画素７、緑サブ画素８を含む。それぞれ、青色光、赤色光、緑色光を発し、それぞれの強度を調整する事で、画素５ａとして、様々な色の光を発する事ができる。図５は図６のＢ－Ｂ線部分の断面図を表している。青、赤、緑サブ画素６、７、８はそれぞれ青色マイクロ発光素子１００Ｂ，赤色マイクロ発光素子１００Ｒ、緑色マイクロ発光素子１００Ｇよりなる。尚、図６では、緑サブ画素８が２個配置されているが、画素を構成するサブ画素の種類や数はこれに限らない。又、図６では、青サブ画素６、赤サブ画素７、緑サブ画素８を正方形に近い形で描いているが、矩形でも、円形でも、楕円形でも構わない。
本構成では青サブ画素６として、透明部３１を有する青色マイクロ発光素子１００Ｂを採用している。その理由は、励起光発光素子１０５から直接空気中に光を放出するより、透明部３１を介した方が、発光効率が高いからである。θｗ＝７０度、８０度、８５度での測定結果を表３に示す。（ηｅｅは表１と同じである。）
Figure 0007492328000003
これは、高い屈折率を有する窒化物半導体から、樹脂への光取り出し効率が、空気に比べて高い為である。透明樹脂中に放出された励起光の多くは、光放出面で全反射されるが、反射壁３４で反射する度に、光放出面に入射する角度が変わる為に、何度か反射を繰り返した後に、光放出面から外へ放出される。その結果、光放出方向に開く様に傾斜した反射壁を設ける事で、光取り出し効率が向上する。
青色マイクロ発光素子１００Ｂが透明部３１を有する事で、青色光の放出分布を赤色光や緑色光の放出分布に近づける事ができる。図７にθｗ＝６５度での発光強度の光放出角度依存性に関するシミュレーション結果を示す。図７には、透明部３１からの青色光（透明部）、赤色波長変換部３２からの赤色光（Red-QD）及び、励起光発光素子から直接空気中へ放出される青色光（Ａｉｒ）について、光放出角度分布を示している。透明部３１を設ける事で、青色光の放出角分布が赤色光に近くなっている事が分かる。直視型の表示素子の場合には、色によって光放出角分布が大きく異なると、見る方向によって、色調が変わると言う問題が生じる。本構成では、その様な問題を低減できる。またＡＲ眼鏡用途に用いる場合には、赤色光や緑色光と同様の配光制御手段を青サブ画素６にも適用する事で、ＲＧＢ３原色の配光性を揃える事ができる。また、配光制御手段を形成する際に、青サブ画素６に透明部３１が無いと、大きな凹部が生じる為に、配光制御手段の形成が難しくなる。透明部３１がある事で、ＲＧＢ各サブ画素の表面形状を揃える事ができる為、配光制御手段の形成工程が容易となる。
画像表示素子２００ａの製造方法は実施形態１と同様である。即ち、図３Ａから図３Ｄの（３－０）から（３－１４）の後に、各サブ画素にそれぞれの波長変換部或は透明部を順次形成する事で、フルカラー表示素子を製造できる。
以上の様に、青色光を発する励起光発光素子の周囲を反射壁によって覆う事でバスタブ形状を形成し、赤サブ画素のバスタブ内を赤色波長変換材で満たし、緑サブ画素のバスタブ内を緑色波長変換材で満たし、青サブ画素のバスタブ内を透明樹脂で満たす事で、前記駆動回路基板側の面を除いて、励起光発光素子を前記波長変換材又は透明樹脂によって覆う。更に、励起光発光素子の発光層は、駆動回路基板とは反対側に配置し、反射壁は前記マイクロ発光素子の光放出方向に対して、開く様に傾斜する事で、各サブ画素の外部放出効率を高めたフルカラー表示装置を提供する事ができる。更に、各サブ画素の配光性を揃える事で、見る方向による色調の変化を抑制し、各サブ画素の表面形状を揃える事で、配光制御手段の配置を容易にする事ができる。
〔実施形態３〕
（画像表示素子２００ｂの構成）
本発明の他の実施形態について、図８から図９Ｃを用いて以下に説明する。尚、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。実施形態３の画像表示素子２００ｂでは、画素領域１内にＰ駆動電極５２を配置していない点において、実施形態２と異なる。それ以外の点は、実施形態２と同様である。
図８に示す様に、画像表示素子２００ｂを構成する複数の青色マイクロ発光素子１００Ｂｂ、赤色マイクロ発光素子１００Ｒｂ、緑色マイクロ発光素子１００Ｇｂは、画素領域１にＮ電極２３Ｎのみを有しており、Ｐ側層１３と接続する透明電極３０は、反射材３６と接続する。反射材３６を配線材料として働き、図示しない画素領域１の外側において、Ｐ電極２３Ｐを介して、Ｐ駆動電極５２と接続される。本構成では、Ｎ電極２３Ｎがサブ画素の周囲を除く、サブ画素の広い領域を覆う事ができる。これにより、平面視における反射材３６とのオーバーラップ領域を広くとる事ができる。従って、平面視における駆動回路基板５０ｂの露出領域が無くなり、駆動回路基板５０ｂへの光の漏洩を低減できる。
画像表示素子２００ｂの製造方法を図９Ａから図９Ｃに示す。図３Ａの（３－０）から図３Ｂの（３－５）までの工程は同じである為、省略した。図９Ａの（９－１）は図３の（３－５）と同じである。図９Ａの（９－２）において、駆動回路基板５０ｂと貼り合せるが、駆動回路基板５０ｂは画素領域１内にＰ駆動電極５２を有していない点で、実施形態１及び２と異なる。次いで、図９Ａの（９－３）において、転写基板１０を剥離する。
次いで図９Ａの（９－４）において、フォトリソグラフィ技術とドライエッチング技術を用いて、電極膜２３ＬをＮ電極２３Ｎへ加工する。サブ画素の境界部の電極膜２３Ｌを除去し、Ｎ電極２３Ｎが可能な限り広くサブ画素を覆う様にすることが好ましい。次いで、図９Ａの（９－５）に示す様に、透明絶縁膜１７を保護膜として堆積する。更に、図９Ｂの（９－６）に示す様に、本体１６の上部にＰコンタクトホール１８Ｐを開口し、図９Ｂの（９－７）に示す様に、透明電極３０を形成する。尚、透明絶縁膜１７は、Ｎ電極２３Ｎと透明電極３０を絶縁する事が可能な範囲で薄い事が好ましい。画素領域１内では、透明絶縁膜１７はサブ画素間を跨いで、連続している為、透明絶縁膜１７が厚いと、透明絶縁膜１７を介して、サブ画素間で光クロストークを生じる。
次いで、図９Ｂの（９－８）に示す様に、母材３５を形成し、図９Ｂの（９－９）に示す様に、反射材膜３６Ｌを堆積し、フォトリソグラフィ技術とドライエッチング技術を用いて、反射材３６へ加工する。反射材３６は底部で透明電極３０と電気的に接続する。反射材３６の底部は、母材３５の端部から、本体１６に向かって広がり、本体１６の側面を覆わない範囲で、可能な限り広くＮ電極２３Ｎと重なる様にする事が好ましい。更に、図９Ｃの（９－１０）に示す様に、実施形態２と同様に、サブ画素毎に、赤色波長変換部３２、緑色波長変換部３３、透明部３１を、それぞれ形成する。
本構成によれば、実施形態２と同様の効果を実現できる。更に、駆動回路基板５０ｂへの光の漏洩を低減し、駆動回路の誤動作を防止すると共に、駆動回路基板５０ｂを介したサブ画素間の光クロストークを低減できる。
〔変形例〕
実施形態３の変形例を図１０に示す。尚、１０では、実施形態１の様な単色表示素子の場合を示すが、フルカラーへの適用も可能である。
図１０の（１０－１）に示す画像表示素子２００ｃは、反射壁３４ｃが実施形態１とは異なり、金属材により構成されている。反射壁は光放出方向に対して、開く様に傾斜した側壁を有し、側壁の光反射率が高ければ良い為、図１０の（１０－１）の様に単一の金属材で構成しても良いし、図１の様に、複数の素材の組み合わせあっても良い。
図１０の（１０－２）に示す画像表示素子２００ｄの反射壁３４ｄは、屈折した側面を有している。実施形態１の様に、反射壁の側面は、実施形態１の様に単一の傾斜面によって構成されることには限定されない。複数の傾斜面の組み合わせであっても構わないし、曲面であっても構わない。反射壁は光放出方向に対して、開く様に傾斜した側壁を有し、その平均的な傾斜角度が小さい方が好ましい（例えば、傾斜角度θｗ１＞傾斜角度θｗ２）。
以上の様に、画像表示素子２００ｃ、２００ｄの構成においても、実施形態１と同様の効果を実現できる。
〔実施形態４〕
本発明の他の実施形態について、図１１から図１２Ｂを用いて以下に説明する。尚、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。実施形態４の画像表示素子２００ｅでは、図１１に示す様に、反射壁３４ｃの下部に遮光材３７を有している点に於いて、他の実施形態と異なる。遮光材３７は絶縁性の光吸収材か光反射材である。例えば、ナノ粒子状のカーボンブラックを高濃度に含有する樹脂材や、金属ナノ粒子をＳｉＯ２膜等の絶縁膜で被覆し、樹脂中に高濃度に分散させた材料である。遮光材３７は隣接するＮ電極２３Ｎ間を埋め、透明絶縁膜１７及び透明電極３０を、サブ画素間で分断している。反射壁が３４ｃの様に金属製であれば、サブ画素間の光クロストークを完全に防止できる。また、駆動回路基板５０ｂへの光漏洩も防止できる。
画像表示素子２００ｅの製造工程を、図１２Ａ及び図１２Ｂを用いて説明する。図１２Ａの（１２－１）は図９Ａの（９－３）と同じであり、この工程までの画像表示素子２００ｅの形成工程は実施形態２と同じである。次いで、図１２Ａの（１２－２）に示す様に、電極膜２３Ｌを加工せずに、透明絶縁膜１７を堆積する。図１２Ａの（１２－３）及び（１２－４）に示すＰコンタクトホール１８Ｐの形成と透明電極３０の形成は、実施形態２と同じである。
次いで、図１２Ｂの（１２－５）に示す様に、フォトリソグラフィ技術とドライエッチング技術を用いて、サブ画素境界の透明電極３０、透明絶縁膜１７、電極膜２３Ｌを除去し、溝２４を形成する。これにより各サブ画素の励起光発光素子１０５のＮ電極２３Ｎが形成される。次に溝２４を埋める様に、遮光材３７を形成する。フォトリソグラフィ法によって、溝２４部分に開口部を有するレジストパターンを作製し、その中に遮光材を流し込んでも良いし、遮光材となるレジスト材料によって、直接パターン形成しても良い。
次いで、リフトオフ法を用いて、金属膜を蒸着して、反射壁３４ｃを形成する。表面全体を覆う金属膜を堆積し、フォトリソグラフィ技術とドライエッチング技術を用いて、サブ画素境界部以外の金属膜を除去して、反射壁３４ｃを形成しても良い。反射壁３４ｃの側壁は、光放出方向に開く様に傾斜させる。波長変換部の形成は、他の実施形態と同じなので省略する。
以上の様に、画像表示素子２００ｅの構成においても、実施形態１と同様の効果を実現できる。更に、駆動回路基板や隣接画素への光漏洩を防止し、光クロストークを低減する効果が有る。
〔実施形態５〕
（画像表示素子２００ｆの構成）
本発明の他の実施形態について、図１３から図１４Ｄを用いて以下に説明する。尚、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。実施形態５の画像表示素子２００ｆでは、実施形態１の様な単色表示素子を例示しており、画素領域１にＰ駆動電極５２を有しない点では、実施形態２と同様である。実施形態２では、Ｎ電極２３がサブ画素の面積に対して、大きな部分を占めていたが、本実施形態はＮ駆動電極５１が、画素の面積に対して、大きな部分を占めている。本実施形態は他の実施形態に対して、製造方法が異なる。これまでの実施形態では、分割溝１５の形成によって失われていた、窒化物半導体層１４の多くの部分を、表示素子に活用する事を意図している。
図１３に単色表示素子である画像表示素子２００ｆの断面模式図を示す。画像表示素子２００ｆの断面形状と大差ない。Ｎ電極２３Ｎが本体１６の底部のみを覆い、Ｎ駆動電極５１がＮ電極２３Ｎより大きな面積を有しており、駆動回路基板５０ｆへの光漏洩を防止している。隣接するＮ駆動電極５１の間のスペースは、反射壁３４ｃの底部で覆われており、平面視に於いて、Ｎ駆動電極５１と反射壁３４ｃは重なっており、駆動回路基板５０ｆへの光の漏洩を低減している。駆動回路基板５０ｆは駆動回路基板５０ｂと類似であるが、Ｎ駆動電極５１の電極面積が広い点で異なる。光の漏洩を完全に防止する為に、実施形態４の様に、反射壁３４ｃの底部の透明電極３０と透明絶縁膜１７を除去し遮光材３７を配置しても良い。図１３では、反射壁３４ｃが金属材で構成されているが、実施形態１の様に、母材３５と反射材３６の組み合わせであっても良い。
画像表示素子２００ｆの製造工程を図１４Ａから図１４Ｄに示す。図１４Ａの（１４－０）に示す成長基板９上に窒化物半導体層１４を成長する工程は他の実施形態と同じである。次に、図１４Ａの（１４－１）に示す様に、分割溝１５を形成し、本体１６となる部分を形成する。他の実施形態と異なるのは、本体１６の配置ピッチが、画素５の配置ピッチの半分となる事である。即ち、本体１６の単位面積当たりの個数は、画素５の密度の４倍となり、図１４Ａの（１４－１）に示される本体１６の内、１／４だけが、１個の画像表示素子２００ｆに使用される。残りは別の画像表示素子に使用される。従って、成長基板９上に成長された窒化物半導体層１４からは、他の実施形態に比べて、４倍の数量の画像表示素子２００ｆが生産できる。尚、本実施形態では、画素ピッチの半分で本体１６を形成したが、１／３や１／４でも可能であり。それぞれ９倍、１６倍の数量の画像表示素子２００ｆが生産できる。
次に、図１４Ａの（１４－２）に示す様に、本体１６側を転写基板１０に向き合わせて、成長基板９と転写基板１０を貼り合せる。この時、分割溝１５は埋込材１９によって、埋めて置く。埋込材１９はＳｉＯ２膜や樹脂膜であり、窒化物半導体層１４に対して、選択的に除去できる材料であれば良い。本体１６の表面と転写基板１０は接着材４を介して、接着される。接着材４は、後の工程でスポット光によって、接着力を失う樹脂材である。スポット光が紫外レーザー光の場合には、紫外光を吸収して、接着力を失う樹脂材であり、スポット光が可視光レーザーや赤外光レーザーの場合には、加熱によって膨潤する事で、接着力を失う樹脂材である。転写基板１０はスポット光に対して、透明である事が好ましい。
次いで、図１４Ａの（１４－３）に示す様に、成長基板９を剥離し、図１４Ａの（１４－４）に示す様に、Ｎ側層１１を研磨し、本体１６を互いに分離する工程は、図３Ａの（３－３）及び（３－４）と同様である。続いて、図１４Ｂの（１４－５）に示す様に、電極膜２３Ｌとカバー膜２５を堆積する。電極膜２３Ｌは図３Ｂの（３－５）と同様である。カバー膜はＮ電極２３ＮとＮ駆動電極５１の接続を妨げる材料であり、例えば非常に薄いＳｉＯ２膜である。カバー膜２５は薄い事が好ましく、１０ｎｍから１００ｎｍが好ましい。
次に、図１４Ｂの（１４－６）に示す様に、フォトリソグラフィ技術とドライエッチング技術を用いて、本体１６部以外のカバー膜２５と電極膜２３Ｌを除去する。これにより、各本体１６にＮ電極２３Ｎが形成される。本体１６の間の分割溝１５の部分の埋込材１９は、この時同時に除去する事が好ましい。続いて、図１４Ｂの（１４－７）に示す様に、フォトリソグラフィ技術とドライエッチング技術又はウェットエッチング技術を用いて、駆動回路基板５０ｆと貼り合せる本体１６上のカバー膜２５を除去する。
次に、図１４Ｂの（１４－８）に示す様に、本体１６側を駆動回路基板５０ｆに向き合わせて、転写基板１０と駆動回路基板５０ｆを貼り合せる。この時、カバー膜２５を除去した本体１６が、対応するＮ駆動電極５１の中心と重なる様に、精密にアライメントする。Ｎ駆動電極５１とカバー膜２５に覆われていないＮ電極２３Ｎは、この段階で接合されるが、カバー膜２５に覆われたＮ電極２３Ｎは駆動回路基板５０ｆと接合されない。次いで、転写基板１０側から、Ｎ駆動電極５１とＮ電極２３Ｎを介して結合した本体１６と接する接着材４に、スポット光を照射する事で、接着材４の接着力を消失させる。
次に、図１４Ｃの（１４－１０）に示す様に、駆動回路基板５０ｆから転写基板１０を切り離す。転写基板１０側に残った本体は、図１４Ｂの（１４－７）以降の工程を、他の駆動回路基板５０ｆに対して繰り返す事で、残された本体１６を他の画像表示素子２００ｆの製造に利用する。この様にして、窒化物半導体層１４を、無駄なく活用する事ができる。
次に、図９Ａの（９－５）から図９Ｂの（９－７）と同様に、図１４Ｃの（１４－１１）に示す様に、透明絶縁膜１７を保護膜として堆積し、図１４Ｃの（１４－１２）に示す様に、本体１６の上部にＰコンタクトホール１８Ｐを開口し、図１４Ｃの（１４－１３）に示す様に、透明電極３０を形成する。更に、図１４Ｄの（１４－１４）に示す様に、リフトオフ法を用いて、金属膜を蒸着して、反射壁３４ｃを形成する。表面全体を覆う金属膜を堆積し、フォトリソグラフィ技術とドライエッチング技術を用いて、サブ画素境界部以外の金属膜を除去して、反射壁３４ｃを形成しても良い。反射壁３４ｃの側壁は、光放出方向に開く様に傾斜させる。次いで、図１４Ｄの（１４－１５）に示す様に、赤色波長変換部３２を形成する。
以上の様に、画像表示素子２００ｆの構成においても、実施形態１と同様の効果を実現できる。更に、励起光発光素子１０５を構成する、窒化物半導体層１４を有効に活用する事ができる。
〔実施形態６〕
本発明の他の実施形態について、図１５を用いて以下に説明する。尚、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。実施形態６の画像表示素子２００ｇは、実施形態３のフルカラー表示の画像表示素子２００ｂと同様の構造を有しており、相違点は図１５に示す様に、青色マイクロ発光素子１００Ｂｇの透明部３１ｇが第１層３１Ｆと第２層３１Ｓよりなる事である。第１層３２Ｆの屈折率は、第２層３２Ｓより低い。第１層３１Ｆの上面が光放出面１３０となる。
この様な少なくとも２層構造を有する透明部によって、青色マイクロ発光素子１００Ｂｇの光出力を向上する事ができる。配置ピッチは４μｍ、本体１６は正方形であり、一辺の長さは１．０μｍ、側壁の傾斜角度θｂは８９°、Ｐ側層１３の厚みは１００ｎｍ、Ｎ側層１１の厚みは１．０μｍである。反射壁３４の高さは３．２μｍ、θｗ＝６５度の場合に、励起光である青色光（波長４５０ｎｍ）の光取り出し効率のシミュレーション結果を表４に示す。第１層３１Ｆの厚さが１．０μｍ、屈折率が１．２であり、第２層３１Ｓの厚さが２．１μｍ、屈折率が１．８とした。通常の均一な透明部３１を構成する樹脂の屈折率は１．６２である。
Figure 0007492328000004
透明部が単一層よりなる場合に比べて、本構成の２層構成では、４９．２％から５２．５％へ、約７％の改善効果が有る。この様な改善効果は、θｗが小さいほど大きく、θｗ＝９０度では改善効果は無い。光放出方向に開く様に傾斜した反射壁を有する構造に於いて、光放出面側に低屈折率材料を配置し、その下面側により屈折率が高い材料を配置する事で、励起光である青色光の光取り出し効率を改善できる。これは、窒化物半導体を高屈折率樹脂で覆う事で、樹脂中への光取り出し効率を高める事ができる。高屈折率樹脂と空気の間に、低屈折率樹脂を介在させただけでは、空気中に放出される光量は増加しないが、高屈折率樹脂と低屈折率樹脂の周囲を囲う反射壁３４での反射によって、光放出面に入射する角度が変わる為に、何度か反射を繰り返した後に、光放出面から外へ放出される。その結果、光放出方向に開く様に傾斜した反射壁の中に、高屈折率樹脂と低屈折率樹脂を設ける事で、光取り出し効率が向上する事ができる。
図１５に示す赤色マイクロ発光素子１００Ｒｇの様に、赤色マイクロ発光素子１００Ｒｇの赤色波長変換部３２ｇも第１層３２Ｆと第２層３２Ｓより構成されていても良い。緑色マイクロ発光素子１００Ｇｇの緑色波長変換部３３ｇも第１層３３Ｆと第２層３３Ｓより構成されていても良い。第１層３２Ｆ及び３３Ｆの屈折率は、それぞれ第２層３２Ｓ及び３３Ｓの屈折率より低く、第１層３２Ｆ及び３３Ｆは波長変換材を含まない透明樹脂でも良い。青色マイクロ発光素子１００Ｂｇと同様の構成での、赤色マイクロ発光素子１００Ｒｇに関する発光効率のシミュレーション結果を表５に示す。１層構造の場合に赤色波長変換部の屈折率は1.713+0.023j、２層構造の場合の第２層の屈折率は1.806+0.047j、第１層の屈折率は1.6207とした。２層構造の場合には、第２層が１層構造の場合に比べて、ほぼ２倍の波長変換材料（量子ドット等）を含む事を想定している。
Figure 0007492328000005
この様な構造では、励起光吸収量と赤色光の光取り出し効率を共に向上する事ができる。その結果、４１．％から４６．４％へ、約１０％の効率向上を図る事ができる。
画像表示素子２００ｇの様な構造は、波長変換部や透明部の工程において、第２層を先に形成し、その後に第１層を形成すれば良い。第１層はサブ画素ごとに厚さが同じでも良いし、厚さが異なっても良い。サブ画素間で第２層の厚さが異なる場合には、だ１層を同時に形成する事で、サブ画素間で光放出面１３０の高さを共通化する事ができる。その結果、配光手段の形成が容易となるという利点が生じる。
以上の様に、画像表示素子２００ｇの構成においても、実施形態１と同様の効果を実現できる。更に、マイクロ発光素子の光出力を向上できる。
〔実施形態７〕
本発明の他の実施形態について、図１６から図１８を用いて以下に説明する。尚、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。実施形態７の画像表示素子２００ｈは、実施形態３のフルカラー表示の画像表示素子２００ｂと同様の構造を有しており、相違点は図１６及び図１７に示す様に、各サブ画素の光放出面１３０に、配光制御手段として、ナノアンテナアレイ（ＮＡＡ：Nano-Antenna Array）７０Ｒ、７０Ｇ、７０Ｂを配置した点である。尚、図１７の破線Ｃ－Ｃ部分の断面模式図が図１６である。
アンテナアレイ７０Ｒ、７０Ｇ、７０Ｂは、孤立した凸部７１Ｒ、７１Ｇ、７１Ｂを、規則的に配置した物であり、マイクロ発光素子１００Ｒｈ、１００Ｇｈ、１００Ｂｈの光放出面１３０に対して、それぞれ一定のパターンで配置されている。図１７では、平面視において正三角形の頂点に凸部７１Ｒ、７１Ｇ、７１Ｂを配置している。隣接する凸部との距離（本実施形態では正方形の一辺の長さ）を周期と呼ぶ。例えば、凸部７１Ｒ、７１Ｇ、７１Ｂの形状は円形であり、直径は１００ｎｍ程度、高さは１５０ｎｍ程度である。
凸部７１Ｒ、７１Ｇ、７１Ｂの大きさ、形状、高さ、配置パターンは、光放出面１３０の材質や、サブ画素毎に、適宜、最適化する事が好ましい。アンテナアレイ７０Ｒ、７０Ｇ、７０Ｂを透過する光量が減少させない為には、隣接する凸部７１Ｒ、７１Ｇ、７１Ｂ間の距離に対して、凸部の水平方向の大きさが１／２以下であることが好ましい。また、透過する光の偏光方向の影響を低減する為には、凸部の水平方向の大きさに対する、高さの比であるアスペクト比（＝高さ／凸部の水平方向の大きさ）は、０．５から２．０の間である事が好ましく、０．７５から１．５の間である事が更に好ましい。本構成では凸部７１Ｒ、７１Ｇ、７１Ｂを構成する金属は、アルミニュウムであるが、銀等、他の金属材であっても良い。
この様なパターンは、光放出面１３０上に金属膜を堆積し、凸部に対応する位置にレジストパターンを形成し、ドライエッチング技術によって、金属膜をエッチングする事で形成する事ができる。レジストパターンは、フォトリソグラフィ技術やナノインプリント技術で形成できる。本構成では、マイクロ発光素子１００Ｒｈ、１００Ｇｈ、１００Ｂｈのアレイ配列に対して、７０Ｒ、７０Ｇ、７０Ｂを精密にアライメントして配置している。単色表示素子の場合は、必ずしもアライメントは必要無い。
本構成においては、マイクロ発光素子１００Ｒｈ、１００Ｇｈ、１００Ｂｈに対して、異なるパターンのアンテナアレイ配置している。青色マイクロ発光素子１００Ｂｈの光放出面である透明部３１の表面には、青色光用アンテナアレイ７０Ｂが、赤色マイクロ発光素子１００Ｒｈの光放出面である赤色波長変換部３２の表面には、赤色光用アンテナアレイ７０Ｒが、緑色マイクロ発光素子１００Ｇｈの光放出面である緑色波長変換部３３の表面には、緑色光用アンテナアレイ７０Ｇが配置されている。例えば、青色光用アンテナアレイ７０Ｂの周期は４７５ｎｍ、緑色光用アンテナアレイ７０Ｇの周期は５５５ｎｍ、赤色光用アンテナアレイ７０Ｒの周期は６７５ｎｍであり、いずれも、凸部の配置パターンは同じパターンである。周期の最適値をＰとすると、発光ピークの中心波長λとすると、大凡、ｎ・Ｐ／λが一定となる。図１６の構成では、各サブ画素の光放出面の屈折率の相違は大きくない為、各サブ画素のアンテナアレイ周期は、ほぼ波長に比例する事となる。従って、「青色光用アンテナアレイ７０Ｂの周期＜緑色光用アンテナアレイ７０Ｇの周期＜赤色光用アンテナアレイ７０Ｒ周期」という関係が成り立つ。尚、図１６及び１７では、光放出面１３０上にのみ、アンテナアレイの凸部を配置しているが、反射壁３４の表面上に、凸部７１Ｒ、７１Ｇ、７１Ｂを配置しても構わない。反射壁３４と接続した凸部７１は、電気的にグランド電位に固定され、シールドパターンとなる。
本構成での赤色マイクロ発光素子１００Ｒｈと青色マイクロ発光素子１００Ｂｈの配光分布の比較を図１８に示す。いずれも最大値で規格化している。ナノアンテナアレイ形成前と形成後の配光分布を、それぞれについて示した。いずれの場合も、ナノアンテナアレイによって、光放出角度が２０度以下の発光強度が強くなり、赤色マイクロ発光素子１００Ｒｈと青色マイクロ発光素子１００Ｂｈの配光分布が綺麗に一致している。２０度以下の放出光量は、ナノアンテナアレイの配置によって、赤色光の場合で約３倍に、青色光の場合で約４倍に増えている。この様に、ナノアンテナアレイを配置する事で、前方への発光強度を強め、しかも各発光色の発光角度分布を揃える事ができる。
以上の様に、画像表示素子２００ｈの構成においても、実施形態１と同様の効果を実現できる。更に、マイクロ発光素子の前方への発光強度を高める事ができる。
〔実施形態８〕
本発明の他の実施形態について、図１９を用いて以下に説明する。尚、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。実施形態８の画像表示素子２００ｉは、実施形態３のフルカラー表示の画像表示素子２００ｂと同様の構造を有しており、相違点は図１９に示す様に、各サブ画素の光放出面１３０に、配光制御手段として、マイクロレンズ７２と、マイクロレンズ７２の外周を囲う反射壁を配置した点である。本構成では、反射壁３４を波長変換部３２、３３や透明部３１より高く形成し、マイクロレンズ７２の外周を囲う反射壁としても使用している。
赤色マイクロ発光素子１００Ｒｉの発光強度角度分布を図２０に示す。マイクロレンズ７２が無く、反射壁が無い場合、即ち反射壁３４が赤色波長変換部３２の光放出面と同じ高さの場合、及び、マイクロレンズ７２だけがある場合も、比較の為に示した。マイクロレンズ７２を設ける事により光放出量は増えるが、主に光放出角度が５０度以上の領域で増加し、前方への光放出強度は増えない。即ち、マイクロレンズ７２だけでは、前方への光放出強度を高める事が出来ず、配光制御手段としては不十分である。しかし、マイクロレンズ７２の外周を囲う反射壁を設けると、前方への光放出強度を大幅に高める事ができる。
マイクロレンズ７２は断面形状がレンズ形状であれば良く、平面形状は矩形でも同様の効果が得られる。マイクロレンズの断面形状の局面を円形で近似すると、その半径は赤色波長変換部３２の光放出面の１辺の長さの半分程度である事が好ましい。反射壁３４の高さは、マイクロレンズ７２の高さと、同程度である事が好ましい。
緑色マイクロ発光素子１００Ｇｉに関しても同様である。青色マイクロ発光素子１００Ｂｉに関しては、マイクロレンズ７２と反射壁３４の効果は大きくない為、マイクロレンズ７２を省略する事も可能である。
以上の様に、画像表示素子２００ｉの構成においても、実施形態１と同様の効果を実現できる。更に、マイクロ発光素子の前方への発光強度を高める事ができる。
〔実施形態９〕
本発明の他の実施形態について、図２１から図２３Ｃを用いて以下に説明する。尚、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。実施形態９の画像表示素子２００ｊは、実施形態３のフルカラー表示の画像表示素子２００ｂと同様の構造を有しており、相違点は図２１に示す様に、励起光発光素子１０５ｊが複数の透明電極３０Ａ、３０Ｂを有している点である。透明電極を複数に分割する事で、励起光発光素子１０５ｊに冗長機能を付加する事ができる。従って、励起光発光素子１０５ｊの発光不良による歩留り低下を抑制し、画像表示素子２００ｊの歩留まりを高める事ができる。
図２２に示す様に、本体１６に対して互いに分離された複数の透明電極３０Ａ、３０Ｂが配置されており、いずれも第２保護膜２０によって覆われている。一方の透明電極（図２２では透明電極３０Ｂ）では、第２保護膜２０に開口部２１が設けられており、他方には設けられていない。開口部２１において、透明電極３０Ｂと、Ｐ側の共通配線を兼用する反射材３６が接続する。従って、通常は透明電極３０Ｂを介して、励起光発光素子１０５ｊに電流が流れ、発光が制御される。しかし、透明電極３０Ｂを通じて、電流が流れない場合（導通不良）や、電流が過剰に流れる場合（リーク不良）、或は、電流は流れるが、発光量が仕様を満たさない場合（発光不良）等、透明電極３０Ｂを反射材３６から切離し、透明電極３０Ａに繋ぎ変える事で、励起光発光素子１０５ｊの発光特性を改善できる場合がある。透明電極３０Ａから電流を流すことによって、発光を制御できる場合には、画素不良の発生を防ぎ、歩留りを向上する事ができる。
本構成の様に、励起光発光素子１０５ｊを取り巻く様に、傾斜した反射壁３４を配置し、反射壁３４の内側に、励起光発光素子１０５ｊを覆って、波長変換部や透明部を配置する構成では、サブ画素の平面的な大きさに比べて、本体１６の平面的サイズを小さくする事で、発光効率を向上できる事は既に述べた。サブ画素サイズに比べて、励起光発光素子１０５ｊが小さい為に、図２２に示す様に、透明電極と反射材３６の導通箇所を切り離す部分（切断部２２Ｄ）や、新たに透明電極と反射材３６を接続させる部分（接続部２２Ｃ）を設ける事が可能となる。即ち、本構成では発光効率の向上と、冗長救済を活用した歩留り向上を同時に実現できる。
図２２に示す様に、切断部２２Ｄの反射材３６をネック状の形状に加工する事で、レーザースポット光やＦＩＢ（Focused Ion Beam 収束イオンビーム）による切断を容易にする事ができる。接続部２２Ｃでは、レーザースポット光やＦＩＢによって、第２保護膜２０を壊して、透明電極３０Ａと反射材３６を接触させる事ができる。
図２２に示す様に、本構成では、上面視において、反射材３６の底部には開口部が多く生じるが、本体１６の外側まで延在するＮ電極２３Ｎが、駆動回路基板５０ｂ側への光漏洩を抑制する。また、Ｐ側層１３は一般に高抵抗である為、薄くすれば水平方向への電流の拡散は少なく、図２１に示す様に、透明電極３０Ａ、３０Ｂ側に、分割する必要は無いが、透明電極３０Ａ、３０Ｂ側と接続する様に分割しても良い。
図２３Ａから図２３Ｃを用いて、画像表示素子２００ｊの製造工程を説明する。図２３Ａの（２３－０）は、図９Ｂの（９－７）と同じであり、ここまでの工程は実施形態３と同じである。次に図２３Ａの（２３－１）に示す様に、フォトリソグラフィ技術とドライエッチング技術又はウェットエッチング技術によって、透明電極膜を透明電極３０Ａと３０Ｂへ加工する。尚、図２３Ａから図２３Ｃでは、Ｐコンタクトホール１８Ｐは本体１６の上部に１個の穴として開口しているが、２個の穴として形成し、一方に於いて透明電極３０ＡとＰ側層１３を接続し、他方に於いて、透明電極３０ＢとＰ側層１３を接続しても良い。
次に図２３Ａの（２３－２）に示す様に、透明絶縁膜を堆積し、第２保護膜２０を形成する。続いて、本体１６の外側において、透明電極３０Ｂ上の第２保護膜２０に開口部を設ける。続いて、図２３Ｂの（２３－３）、（２３－４）に示す様に、母材３５を形成し、更に反射材３６を形成する。反射材３６は開口部２１において、透明電極３０Ｂと電気的に接続する。次に、励起光発光素子１０５ｊの発光テストを行い、励起光発光素子１０５ｊの特性異常品を検出する。以下では、中央のサブ画素に不良が見いだされた場合について記載する。
続いて、不良サブ画素について、切断部２２Ｄにおいて、反射材３６と透明電極３０Ｂを切離し、接続部２２Ｃにおいて、透明電極３０Ａと反射材３６を電気的に接続する。なお、不良症状が導通不良である場合には、反射材３６と透明電極３０Ｂの切離しは、省略しても良い。再度、発光テストを行い、特性の改善を確認し、図２３Ｃの（２３－７）の波長変換部３２、３３や透明部３１を形成して、画像表示素子２００ｊを完成させる。
尚、本構成に於ける切断部２２Ｄのみを有する構成も可能である。即ち、１個の透明電極を有する構造において、透明電極と反射材（Ｐ側共通配線）の接続部分を切断できる様にする構成である。駆動回路基板５０ｂ側の異常によって、マイクロ発光素子に常時電流が流れ、常時点灯する輝点不良がある。この様な輝点不良において、切断部２２Ｄを切る事で、電流を遮断し、常時点灯不良を黒点不良に変える事が出来る。輝点不良は許されないが、黒点不良は許容される場合が有る為、不良率を低減する事が出来る。
以上の様に、画像表示素子２００ｊの構成においても、実施形態１と同様の効果を実現できる。更に、画像表示素子の製造歩留まりを向上する事ができる。
１００、１００ｃ、１００ｄ、１００ｅ、１００ｆ、 マイクロ発光素子
１００Ｂ、１００Ｂｂ、１００Ｂｇ、１００Ｂｈ、１００Ｂｉ、１００Ｂｊ 青色マイクロ発光素子
１００Ｇ、１００Ｇｂ、１００Ｇｇ、１００Ｇｈ、１００Ｇｉ、１００Ｇｊ 緑色マイクロ発光素子
１００Ｒ、１００Ｒｂ、１００Ｒｇ、１００Ｒｈ、１００Ｒｉ、１００Ｒｊ 赤色マイクロ発光素
１０５、１０５ｊ 励起光発光素子
１３０ 光放出面
１ 画素領域
４ 接着材
５、５ａ、５ｈ 画素
６ 青サブ画素
７ 赤サブ画素
８ 緑サブ画素
９ａ、９ｂ、９ｃ、９ｄ 反射膜
１０ 転写基板
１１ Ｎ側層（第１導電層）
１２ 発光層
１３ Ｐ側層（第２導電層）
１４ 窒化物半導体層（化合物半導体）
１５ 分割溝
１６ 本体
１６Ｓ 本体側面
１７ 透明絶縁膜
１８Ｐ Ｐコンタクトホール
１８Ｍ 電極コンタクトホール
１９ 埋込材
２０ 第２保護膜
２１ 開口部
２２Ｃ 接続部
２２Ｄ 切断部
２３Ｌ 電極膜
２３Ｎ Ｎ電極（第２電極）
２３Ｐ Ｐ電極（第１電極）
２４ 溝
２５ カバー膜
３０、３０Ａ、３０Ｂ 透明電極
３１ 透明部
３２ 赤色波長変換部
３３ 緑色波長変換部
３４、３４ｃ、３４ｄ 反射壁
３５ 母材
３６ 反射材
３６Ｌ 反射材膜
３７ 遮光材
５０、５０ｂ、５０ｆ 駆動回路基板
５１ Ｎ駆動電極（第１駆動電極）
５２ Ｐ駆動電極（第２駆動電極）
７０Ｒ、７０Ｇ、７０Ｂ ナノアンテナアレイ
７１Ｒ、７１Ｇ、７１Ｂ 凸部
７２ マイクロレンズ
２００、２００ａ、２００ｂ、２００ｃ、２００ｄ、
２００ｅ、２００ｆ、２００ｇ、２００ｈ、２００ｉ、２００ｊ 画像表示素子
θｂ 本体側面の傾斜角度
θｗ 反射壁側面の傾斜角度

Claims (13)

  1. マイクロ発光素子に電流を供給して発光させる駆動回路を含む駆動回路基板の上に、前記マイクロ発光素子をアレイ状に配置した画像表示素子であって、
    前記マイクロ発光素子は前記駆動回路基板とは反対側に光を放出し、
    前記マイクロ発光素子は励起光を発生する励起光発光素子と、前記励起光発光素子を取り巻く反射壁と、前記反射壁の内側に配置された波長変換材よりなり、
    前記反射壁の側壁は、前記励起光発光素子の側壁と接触せず、前記マイクロ発光素子の光放出方向に対して、開く様に傾斜しており、
    前記波長変換材は、前記励起光を吸収して、前記励起光より長波長の光を放出し、
    前記波長変換材は、前記励起光発光素子の前記駆動回路基板側の面を除く全ての面を覆っており、
    前記励起光発光素子は化合物半導体よりなる本体と、前記本体の前記駆動回路基板側に配置された金属電極と、前記駆動回路基板とは反対側に配置された透明電極を含み、
    前記本体に含まれる発光層は、前記本体の厚みの中央部より、前記駆動回路基板とは反対側に配置されており、
    前記反射壁の底部に、絶縁性の遮光材が配置されており、前記駆動回路基板の表面に垂直であり且つ前記反射壁に直交する平面で切断した断面視で、前記表面と平行な方向における前記遮光材の寸法は、該方向における前記底部の寸法より小さく、
    前記遮光材は、前記マイクロ発光素子から前記駆動回路基板へ光の漏洩を防止すると共に、互いに隣接する前記マイクロ発光素子間での光の漏洩を防止する事を特徴とする画像表示素子。
  2. マイクロ発光素子に電流を供給して発光させる駆動回路を含む駆動回路基板の上に、前記マイクロ発光素子をアレイ状に配置した画像表示素子であって、
    前記マイクロ発光素子は前記駆動回路基板とは反対側に光を放出し、
    前記マイクロ発光素子は励起光を発生する励起光発光素子と、前記励起光発光素子を取り巻く反射壁と、前記反射壁の内側に配置された透明部よりなり、
    前記反射壁の側壁は、前記励起光発光素子の側壁と接触せず、前記マイクロ発光素子の光放出方向に対して、開く様に傾斜しており、
    前記透明部は、前記励起光発光素子の前記駆動回路基板側の面を除く全ての面を覆っており、
    前記励起光発光素子は化合物半導体よりなる本体と、前記本体の前記駆動回路基板側に配置された金属電極と、前記駆動回路基板とは反対側に配置された透明電極を含み、
    前記本体に含まれる発光層は、前記本体の厚みの中央部より、前記駆動回路基板とは反対側に配置されており、
    前記反射壁の底部に、絶縁性の遮光材が配置されており、前記駆動回路基板の表面に垂直であり且つ前記反射壁に直交する平面で切断した断面視で、前記表面と平行な方向における前記遮光材の寸法は、該方向における前記底部の寸法より小さく、
    前記遮光材は、前記マイクロ発光素子から前記駆動回路基板へ光の漏洩を防止すると共に、互いに隣接する前記マイクロ発光素子間での光の漏洩を防止する事を特徴とする画像表示素子。
  3. 前記マイクロ発光素子は、光放出面に配光制御手段を有している事を特徴とする請求項１または２の画像表示素子。
  4. 前記金属電極が接続している、前記駆動回路基板上の駆動電極の面積は、前記金属電極の面積より、小さい事を特徴とする請求項１または２の画像表示素子。
  5. 前記金属電極が接続している、前記駆動回路基板上の駆動電極の面積は、前記金属電極の面積より、大きい事を特徴とする請求項１または２の画像表示素子。
  6. 前記波長変換材は光放出面側の屈折率が、励起光発光素子の周辺より、低い事を特徴とする請求項１の画像表示素子。
  7. 前記透明部は光放出面側の屈折率が、励起光発光素子の周辺より、低い事を特徴とする請求項２の画像表示素子。
  8. 前記反射壁の側面の傾斜角度は、８５度から６０度の範囲である事を特徴とする請求項１または２の画像表示素子。
  9. 前記透明電極は複数設けられている事を特徴とする請求項１または２の画像表示素子。
  10. 請求項１の画像表示素子の製造方法であって、以下の工程を含み、記載の順序に従って遂行される製造方法。
    （ａ）成長基板上に化合物半導体層を堆積する。
    （ｂ）前記化合物半導体層の一部を除去して分割溝を形成し、分割溝間に本体を形成する。
    （ｃ）前記分割溝を形成した化合物半導体層のダメージを回復する。
    （ｄ）前記化合物半導体層の表面を転写基板に貼り合せる。
    （ｅ）成長基板を剥離する。
    （ｆ）化合物半導体層を研磨し、前記分割溝の化合物半導体層を除去し、前記本体を互いに切り離す。
    （ｇ）前記転写基板の前記本体が露出した側の面に電極膜を堆積する。
    （ｈ）前記転写基板の前記電極膜側の面を、駆動回路基板に貼り合せる。この時、前記本体が駆動回路基板上の駆動電極と重なる様にアライメントする。
    （ｉ）前記転写基板を剥離する。
    （ｊ）駆動回路基板で、前記本体を含む励起光発光素子を形成する。
    （ｋ）前記励起光発光素子を囲う反射壁を形成する。
    （ｌ）前記反射壁の内部に波長変換材を配置する。
  11. 請求項２の画像表示素子の製造方法であって、以下の工程を含み、記載の順序に従って遂行される製造方法。
    （ａ）成長基板上に化合物半導体層を堆積する。
    （ｂ）前記化合物半導体層の一部を除去して分割溝を形成し、分割溝間に本体を形成する。
    （ｃ）前記分割溝を形成した化合物半導体層のダメージを回復する。
    （ｄ）前記化合物半導体層の表面を転写基板に貼り合せる。
    （ｅ）成長基板を剥離する。
    （ｆ）化合物半導体層を研磨し、前記分割溝の化合物半導体層を除去し、前記本体を互いに切り離す。
    （ｇ）前記転写基板の前記本体が露出した側の面に電極膜を堆積する。
    （ｈ）前記転写基板の前記電極膜側の面を、駆動回路基板に貼り合せる。この時、前記本体が駆動回路基板上の駆動電極と重なる様にアライメントする。
    （ｉ）前記転写基板を剥離する。
    （ｊ）駆動回路基板で、前記本体を含む励起光発光素子を形成する。
    （ｋ）前記励起光発光素子を囲う反射壁を形成する。
    （ｌ）前記反射壁の内部に透明部を配置する。
  12. マイクロ発光素子に電流を供給して発光させる駆動回路を含む駆動回路基板の上に、前記マイクロ発光素子をアレイ状に配置した画像表示素子であって、
    前記マイクロ発光素子は前記駆動回路基板とは反対側に光を放出し、
    前記マイクロ発光素子は励起光を発生する励起光発光素子と、前記励起光発光素子を取り巻く反射壁と、前記反射壁の内側に配置された波長変換材よりなり、
    前記反射壁の側壁は、前記励起光発光素子の側壁と接触せず、前記マイクロ発光素子の光放出方向に対して、開く様に傾斜しており、
    前記波長変換材は、前記励起光を吸収して、前記励起光より長波長の光を放出し、
    前記波長変換材は、前記励起光発光素子の前記駆動回路基板側の面を除く全ての面を覆っており、
    前記励起光発光素子は化合物半導体よりなる本体と、前記本体の前記駆動回路基板側に配置された金属電極と、前記駆動回路基板とは反対側に配置された透明電極を含み、
    前記本体に含まれる発光層は、前記本体の厚みの中央部より、前記駆動回路基板とは反対側に配置されている画像表示素子の製造方法であって、以下の工程を含み、記載の順序に従って遂行される製造方法。
    （ａ）成長基板上に化合物半導体層を堆積する。
    （ｂ）前記化合物半導体層の一部を除去して分割溝を形成し、分割溝間に本体を形成する。この時前記本体の配置ピッチは、画素の配置ピッチの１／Ｎ（Ｎは２以上の整数）である。
    （ｃ）前記分割溝を形成した化合物半導体層のダメージを回復する。
    （ｄ）前記化合物半導体層の表面を、接着材を介して転写基板に貼り合せる。
    （ｅ）成長基板を剥離する。
    （ｆ）化合物半導体層を研磨し、前記分割溝の化合物半導体層を除去し、前記本体を互いに切り離す。
    （ｇ）前記転写基板の前記本体が露出した側の面に電極膜とカバー膜を、この順で堆積する。
    （ｈ）前記電極膜とカバー膜を、前記本体上のみ残して除去する。
    （ｉ）前記画素の配置ピッチと同じピッチで配置されている前記本体上のカバー膜を除去する。
    （ｊ）前記転写基板の前記電極膜側の面を、駆動回路基板に貼り合せる。この時、前記本体が駆動回路基板上の駆動電極と重なる様にアライメントする。
    （ｋ）前記カバー膜を除去した本体と接する接着材に対して、前記転写基板を通してスポット光を照射する。
    （ｌ）前記転写基板を駆動回路基板から引き離す。
    （ｍ）駆動回路基板で、前記本体を含む励起光発光素子を形成する。
    （ｎ）前記励起光発光素子を囲う反射壁を形成する。
    （ｏ）前記反射壁の内部に波長変換材を配置する。
  13. マイクロ発光素子に電流を供給して発光させる駆動回路を含む駆動回路基板の上に、前記マイクロ発光素子をアレイ状に配置した画像表示素子であって、
    前記マイクロ発光素子は前記駆動回路基板とは反対側に光を放出し、
    前記マイクロ発光素子は励起光を発生する励起光発光素子と、前記励起光発光素子を取り巻く反射壁と、前記反射壁の内側に配置された透明部よりなり、
    前記反射壁の側壁は、前記励起光発光素子の側壁と接触せず、前記マイクロ発光素子の光放出方向に対して、開く様に傾斜しており、
    前記透明部は、前記励起光発光素子の前記駆動回路基板側の面を除く全ての面を覆っており、
    前記励起光発光素子は化合物半導体よりなる本体と、前記本体の前記駆動回路基板側に配置された金属電極と、前記駆動回路基板とは反対側に配置された透明電極を含み、
    前記本体に含まれる発光層は、前記本体の厚みの中央部より、前記駆動回路基板とは反対側に配置されている画像表示素子の製造方法であって、以下の工程を含み、記載の順序に従って遂行される製造方法。
    （ａ）成長基板上に化合物半導体層を堆積する。
    （ｂ）前記化合物半導体層の一部を除去して分割溝を形成し、分割溝間に本体を形成する。この時前記本体の配置ピッチは、画素の配置ピッチの１／Ｎ（Ｎは２以上の整数）である。
    （ｃ）前記分割溝を形成した化合物半導体層のダメージを回復する。
    （ｄ）前記化合物半導体層の表面を、接着材を介して転写基板に貼り合せる。
    （ｅ）成長基板を剥離する。
    （ｆ）化合物半導体層を研磨し、前記分割溝の化合物半導体層を除去し、前記本体を互いに切り離す。
    （ｇ）前記転写基板の前記本体が露出した側の面に電極膜とカバー膜を、この順で堆積する。
    （ｈ）前記電極膜とカバー膜を、前記本体上のみ残して除去する。
    （ｉ）前記画素の配置ピッチと同じピッチで配置されている前記本体上のカバー膜を除去する。
    （ｊ）前記転写基板の前記電極膜側の面を、駆動回路基板に貼り合せる。この時、前記本体が駆動回路基板上の駆動電極と重なる様にアライメントする。
    （ｋ）前記カバー膜を除去した本体と接する接着材に対して、前記転写基板を通してスポット光を照射する。
    （ｌ）前記転写基板を駆動回路基板から引き離す。
    （ｍ）駆動回路基板で、前記本体を含む励起光発光素子を形成する。
    （ｎ）前記励起光発光素子を囲う反射壁を形成する。
    （ｏ）前記反射壁の内部に透明部を配置する。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11792898B2 (en) 2012-07-01 2023-10-17 Ideal Industries Lighting Llc Enhanced fixtures for area lighting
US10529696B2 (en) 2016-04-12 2020-01-07 Cree, Inc. High density pixelated LED and devices and methods thereof
US10734363B2 (en) 2017-08-03 2020-08-04 Cree, Inc. High density pixelated-LED chips and chip array devices
CN110875360B (zh) * 2018-08-31 2022-08-30 成都辰显光电有限公司 显示面板
US10903265B2 (en) 2018-12-21 2021-01-26 Cree, Inc. Pixelated-LED chips and chip array devices, and fabrication methods
WO2021087109A1 (en) 2019-10-29 2021-05-06 Cree, Inc. Texturing for high density pixelated-led chips
CN111048498A (zh) * 2019-11-22 2020-04-21 深圳市华星光电半导体显示技术有限公司 显示装置及显示装置的制作方法
US11437548B2 (en) 2020-10-23 2022-09-06 Creeled, Inc. Pixelated-LED chips with inter-pixel underfill materials, and fabrication methods
JP7517970B2 (ja) * 2020-12-02 2024-07-17 シャープ福山レーザー株式会社 画像表示素子
TWI838712B (zh) * 2021-03-25 2024-04-11 美商應用材料股份有限公司 減少次像素干擾的微型led以及製造方法
KR20220149864A (ko) * 2021-04-30 2022-11-09 삼성디스플레이 주식회사 표시 장치
CN115483331A (zh) * 2021-05-31 2022-12-16 日亚化学工业株式会社 发光装置
US20220399477A1 (en) * 2021-06-09 2022-12-15 Mikro Mesa Technology Co., Ltd. Micro light-emitting diode device structure
US20220029047A1 (en) * 2021-06-17 2022-01-27 Innolux Corporation Method of manufacturing a light emitting device
US20240290922A1 (en) * 2021-06-28 2024-08-29 Sony Group Corporation Semiconductor device and display device
KR20230023886A (ko) * 2021-08-10 2023-02-20 삼성디스플레이 주식회사 표시 장치
US11971623B2 (en) * 2021-12-14 2024-04-30 Huizhou China Star Optoelectronics Display Co., Ltd. Display screen, display device and method for manufacturing display screen
US20230187591A1 (en) * 2021-12-15 2023-06-15 Meta Platforms Technologies, Llc P-side-up micro-leds
CN114335259A (zh) * 2021-12-27 2022-04-12 深圳市思坦科技有限公司 一种微发光二极管显示结构、显示器及制作方法
TWI802190B (zh) * 2021-12-29 2023-05-11 友達光電股份有限公司 一種發光裝置的製造方法
WO2023123283A1 (zh) * 2021-12-30 2023-07-06 厦门市芯颖显示科技有限公司 显示面板及其制作方法
US20240097087A1 (en) * 2022-09-16 2024-03-21 Apple Inc. Method of Transferring Patterned Micro-LED Die onto a Silicon Carrier for Wafer-to-Wafer Hybrid Bonding to a CMOS Backplane
CN116072800B (zh) * 2023-03-06 2023-06-23 镭昱光电科技(苏州)有限公司 Micro-LED显示芯片及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196693A (ja) 2005-01-13 2006-07-27 Sony Corp 半導体素子の形成方法および半導体素子のマウント方法
JP2006245165A (ja) 2005-03-02 2006-09-14 Sony Corp 半導体発光素子
US20120087108A1 (en) 2010-10-12 2012-04-12 Au Optronics Corporation LED Apparatus
JP2017117814A (ja) 2015-12-21 2017-06-29 スタンレー電気株式会社 半導体発光装置、及び、半導体発光装置の製造方法
US20180090058A1 (en) 2016-09-23 2018-03-29 Hong Kong Beida Jade Bird Display Limited Micro Display Panels With Integrated Micro-Reflectors

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529648A (ja) * 1991-07-23 1993-02-05 Sharp Corp 光学装置
JP2002141492A (ja) 2000-10-31 2002-05-17 Canon Inc 発光ダイオードディスプレイパネル及びその製造方法
US10177127B2 (en) * 2015-09-04 2019-01-08 Hong Kong Beida Jade Bird Display Limited Semiconductor apparatus and method of manufacturing the same
US10304811B2 (en) * 2015-09-04 2019-05-28 Hong Kong Beida Jade Bird Display Limited Light-emitting diode display panel with micro lens array
US10068888B2 (en) * 2015-12-21 2018-09-04 Hong Kong Beida Jade Bird Display Limited Making semiconductor devices with alignment bonding and substrate removal
TWI643328B (zh) * 2017-10-13 2018-12-01 英屬開曼群島商錼創科技股份有限公司 顯示裝置
KR20190137458A (ko) * 2018-06-01 2019-12-11 삼성전자주식회사 Led를 이용한 디스플레이 모듈 제조방법
KR102617089B1 (ko) * 2018-11-05 2023-12-27 삼성전자주식회사 발광소자 패키지 및 이를 이용한 디스플레이 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196693A (ja) 2005-01-13 2006-07-27 Sony Corp 半導体素子の形成方法および半導体素子のマウント方法
JP2006245165A (ja) 2005-03-02 2006-09-14 Sony Corp 半導体発光素子
US20120087108A1 (en) 2010-10-12 2012-04-12 Au Optronics Corporation LED Apparatus
JP2017117814A (ja) 2015-12-21 2017-06-29 スタンレー電気株式会社 半導体発光装置、及び、半導体発光装置の製造方法
US20180090058A1 (en) 2016-09-23 2018-03-29 Hong Kong Beida Jade Bird Display Limited Micro Display Panels With Integrated Micro-Reflectors

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