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JP7491547B2 - ダイヤモンド電界効果トランジスタ及びその製造方法 - Google Patents

ダイヤモンド電界効果トランジスタ及びその製造方法 Download PDF

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Description

本発明は、ダイヤモンド電界効果トランジスタ及びその製造方法に関するものである。
ダイヤモンドは、高電圧、大電流動作が必要とされる大電力用のパワーデバイスに適した半導体材料として期待されている。ダイヤモンド基板の表面を水素終端してＣ－Ｈ結合を形成することによって、ダイヤモンド基板の表面直下に２次元正孔ガス（２ＤＨＧ：2 Dimensional Hole Gas）を誘起し、ダイヤモンド電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）として動作させる技術が提案されている。ダイヤモンドＦＥＴでは、ゲート絶縁膜としてＡｌ２Ｏ３（アルミナ）が使用されている（例えば、特許文献１）。
一方、Ｓｉ（シリコン）基板上に作製するＦＥＴとしては、ゲート絶縁膜にはＳｉＯ２（シリコン酸化膜）を使用したＭＯＳ（Metal-Oxide-Semiconductor）型が広く利用されている。ＳｉＯ２で形成されたゲート絶縁膜は、Ａｌ２Ｏ３（アルミナ）等で形成されたゲート絶縁膜に比べて安定した化学的結合構造を有し、絶縁膜としての信頼性が高いことが知られている。
ダイヤモンド基板の表面をＳｉ（シリコン）終端する技術については、モノレイヤーのみを作製した試料での基礎的な検討結果が報告されている（例えば、非特許文献１）。
特開２０１４－０６０３７７号公報
「"Formation of a silicon terminated (100) diamond surface", Alex Schenk, Anton Tadich, Michael Sear, Kane M. O’Donnell, Lothar Ley, Alastair Stacey, and Chris Pakes, APPLIED PHYSICS LETTERS 106, 191603 (2015)」
ダイヤモンドＦＥＴにおいては、ゲート絶縁膜とダイヤモンド基板との界面に形成されるＣ（カーボン）原子とＯ（酸素）原子からなるＣ－Ｏ結合によって界面準位密度が増加するという課題があり、ＭＯＳ型ＦＥＴの実用化にあたっては、界面準位密度を低減することが求められていた。しかしながら、これまで、ダイヤモンド表面上にＣ－Ｏ結合に代わりＣ－Ｓｉ結合層を介してゲート絶縁膜としてシリコン酸化膜を形成したＭＯＳ型ＦＥＴに関する報告はされていない。更に、ダイヤモンド表面上にゲート絶縁膜としてシリコン酸化膜を形成したＭＯＳ型ＦＥＴが、高電圧、大電流動作が必要とされる大電力用のパワーデバイスに要求されるレベルの特性を発揮できるか否かについては不明であった。また、非特許文献１は、ダイヤモンド基板上にモノレイヤー分のシリコン終端層を形成したサンプルを用いて、結晶性に関する基礎的な検討をする段階に留まっており、電気的特性評価についての報告はない。
本発明は、上記事情に鑑みてなされたものであり、界面準位密度を低減するためにＣ－Ｓｉ結合を含むシリコン終端層を備えたゲート絶縁膜としてシリコン酸化膜を用いるダイヤモンド電界効果トランジスタ及びその製造方法を提供することを目的とする。
本発明のダイヤモンド電界効果トランジスタは、第１のダイヤモンド層と、前記第１のダイヤモンド層の表面に設けられたシリコン酸化膜を含むゲート絶縁膜と、前記第１のダイヤモンド層の表面に互いに離間して設けられたソース領域及びドレイン領域と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記第１のダイヤモンド層と前記ゲート絶縁膜との界面に、炭素原子とシリコン原子との結合からなるＣ－Ｓｉ結合を含むシリコン終端層を含むものである。
また、本発明のダイヤモンド電界効果トランジスタの製造方法は、第１のダイヤモンド層の表面にシリコン酸化膜を形成する工程と、前記第１のダイヤモンド層の表面にソース領域及びドレイン領域を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第１のダイヤモンド層と前記シリコン酸化膜との界面に炭素原子とシリコン原子との結合からなるＣ－Ｓｉ結合を含むシリコン終端層を形成する工程とを含むものである。
本発明によれば、Ｃ－Ｏ結合に代わりＣ－Ｓｉ結合を含むシリコン終端層を備えることで界面準位密度を低減することができるダイヤモンド電界効果トランジスタ及びその製造方法を提供することができる。
本発明の第１実施形態に係るＦＥＴの構成を示す断面図である。 本発明の第１実施形態に係るＦＥＴの動作説明図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、シリコン酸化膜を形成した段階の断面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、シリコン酸化膜をエッチングした段階の断面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、シリコン終端層を形成した段階の断面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、ソース電極及びドレイン電極を形成した段階の断面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、水素終端層を形成した段階の断面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、フォトレジストマスクを形成した段階の断面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、チャネル部以外のシリコン酸化膜を除去した段階の断面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、素子分離層を形成した段階の断面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す平面図であり、絶縁膜を形成した段階の断面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す平面図であり、シリコン酸化膜をエッチングした段階の平面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す平面図であり、シリコン終端層を形成した段階の平面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す平面図であり、ソース電極及びドレイン電極を形成した段階の平面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す平面図であり、水素終端層を形成した段階の平面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、フォトレジストマスクを形成した段階の平面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、チャネル部以外のシリコン酸化膜を除去した段階の平面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、素子分離層を形成した段階の平面図である。 本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、フォトレジストマスクを除去した段階の平面図である。 本発明の第２実施形態に係るＦＥＴの構成を示す断面図である。 本発明の第２実施形態に係るＦＥＴの動作説明図である。 本発明の第２実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、ダイヤモンド層及びシリコン終端層を形成した段階の断面図である。 本発明の第１実施例に係るＦＥＴ１００Ａの測定結果を示すグラフであり、ドレイン電圧－ドレイン電流特性を示すグラフである。 本発明の第１実施例に係るＦＥＴ１００Ａの測定結果を示すグラフであり、ゲート電圧－ドレイン電流特性を示すグラフにおいて縦軸をリニアスケールとしたグラフである。 本発明の第１実施例に係るＦＥＴ１００Ａの測定結果を示すグラフであり、ゲート電圧－ドレイン電流特性を示すグラフにおいて縦軸をログスケールとしたグラフである。 本発明の第２実施例に係るＦＥＴ１００Ｂの測定結果を示すグラフであり、ドレイン電圧－ドレイン電流特性を示すグラフである。 本発明の第２実施例に係るＦＥＴ１００Ｂの測定結果を示すグラフであり、ゲート電圧－ドレイン電流特性を示すグラフにおいて縦軸をリニアスケールとしたグラフである。 本発明の第２実施例に係るＦＥＴ１００Ｂの測定結果を示すグラフであり、ゲート電圧－ドレイン電流特性を示すグラフにおいて縦軸をログスケールとしたグラフである。 本発明の第３実施例に係るＸＰＳの分析結果を示す図であり、５０～５５０ｅＶの結合エネルギー強度を示す図である。 本発明の第３実施例に係るＸＰＳの分析結果を示す図であり、２８０～２９０ｅＶの結合エネルギー強度を示す図である。 本発明の第４実施例に係るＦＥＴ１００Ａの断面観察及び元素分析結果を示す図であり、ＴＥＭによる撮像図である。 本発明の第４実施例に係るＦＥＴ１００Ａの断面観察及び元素分析結果を示す図であり、Ｃ原子の検出結果を示す図である。 本発明の第４実施例に係るＦＥＴ１００Ａの断面観察及び元素分析結果を示す図であり、Ｓｉ原子の検出結果を示す図である。 本発明の第４実施例に係るＦＥＴ１００Ａの断面観察及び元素分析結果を示す図であり、元素分析結果を示す模式図である。
（第１実施形態）
本発明の第１実施形態に係るダイヤモンド電界効果トランジスタ１００Ａ（以下、ＦＥＴ１００Ａと称する）の全体構成について図１を参照して説明する。図１はＦＥＴ１００Ａの構成を示す断面図である。
図１において、第１実施形態に係るＦＥＴ１００Ａは、ダイヤモンド基板１Ａ上にエピタキシャル成長させたノンドープのダイヤモンド層２Ａが形成されている。ノンドープのダイヤモンド層２Ａの厚さは例えば２００ｎｍ以上５μｍ以下の範囲内である（以下の説明では、ノンドープのダイヤモンド層２Ａをダイヤモンド層２Ａと称することがある）。
ノンドープのダイヤモンド層２Ａ上の一部の領域には、シリコン酸化膜３Ａが形成されている。シリコン酸化膜３Ａの厚さは例えば２５０ｎｍである。
ノンドープのダイヤモンド層２Ａ上には更に、互いに離間して形成された一対のノンドープのダイヤモンド層４Ａが形成されている。一対のノンドープのダイヤモンド層４Ａの一方がＦＥＴ１００Ａのソース領域として機能し、他方がドレイン領域として機能する。以下の説明では、この一対のノンドープのダイヤモンド層４Ａの一方（図中左側）をソース側のノンドープ・ダイヤモンド層４Ａ、他方（図中右側）をドレイン側のノンドープ・ダイヤモンド層４Ａと称する。または、ソース側のダイヤモンド層４Ａ、ドレイン側のダイヤモンド層４Ａと称することもある。特にソース側とドレイン側を区別して説明しない場合は、単にノンドープ・ダイヤモンド層４Ａと称する。
ソース側のノンドープ・ダイヤモンド層４Ａは、シリコン酸化膜３Ａのソース側の側面に接し、ドレイン側のノンドープ・ダイヤモンド層４Ａは、シリコン酸化膜３Ａのドレイン側の側面に接している。これらのソース側及びドレイン側のノンドープ・ダイヤモンド層４Ａは、シリコン酸化膜３Ａをマスクとして、ノンドープのダイヤモンド層２Ａ上に選択エピタキシャル成長させた層である。その厚さは例えば３００ｎｍである。
ソース側及びドレイン側のノンドープ・ダイヤモンド層４Ａの上端部には、それぞれシリコン酸化膜３Ａの上部表面の一部を覆う庇状の形状を有する庇部４ａが形成されている。庇部４ａの厚さ及び長さは、ノンドープ・ダイヤモンド層４Ａの厚さとシリコン酸化膜３Ａの厚さとの差に対応して変化する。本実施形態では、上記のように、シリコン酸化膜３Ａの厚さは例えば２５０ｎｍであり、ノンドープ・ダイヤモンド層４Ａの厚さは例えば３００ｎｍであるため、厚さの差は５０ｎｍとなる。庇部４ａの厚さ及び長さは、この厚さの差に対応して５０ｎｍ程度となる。
なお、庇部４ａは必要に応じて省略することが可能である。庇部４ａを省略する場合は、シリコン酸化膜３Ａの厚さに対して、ノンドープ・ダイヤモンド層４Ａを薄く形成する、または、ほぼ同一の厚さに形成すればよい。
ダイヤモンド表面のＣ（カーボン）原子にＳｉ（シリコン）原子を直接結合させてＣ－Ｓｉ結合とすることを、以下の説明では、シリコン終端と称する。本実施形態では、また、Ｃ－Ｓｉ結合を主として含む層を、シリコン終端層５Ａと称する。
本実施形態では、図１に示すように、ノンドープのダイヤモンド層２Ａとシリコン酸化膜３Ａとの界面、及び、ノンドープ・ダイヤモンド層４Ａとシリコン酸化膜３Ａとの界面に、Ｃ－Ｓｉ結合を含むシリコン終端層５Ａが形成されている。シリコン終端層５Ａは、単層であってもよく、複数の層であると好ましい。ただし、シリコン終端層５Ａに含まれるＣ原子がすべてＳｉ原子と結合してＣ－Ｓｉ結合を形成している必要はない。
ソース側のノンドープ・ダイヤモンド層４Ａの表面上にはソース電極６Ａが形成されており、ドレイン側のノンドープ・ダイヤモンド層４Ａの表面上にはドレイン電極７Ａが形成されている。ソース電極６Ａ及びドレイン電極７Ａと、庇部４ａを含まないソース側及びドレイン側のノンドープ・ダイヤモンド層４Ａの端部との間には、それぞれ所定の間隔が設けられている。ソース電極６Ａ及びドレイン電極７Ａは、それぞれ、Ｔｉ層、Ｐｔ層、Ａｕ層を順次積層させた構成となっており、ソース側及びドレイン側のノンドープ・ダイヤモンド層４Ａとそれぞれオーミック接続している。Ｔｉ層とノンドープ・ダイヤモンド層４Ａとの間にはＴｉＣからなるカーバイド層が形成されている。なお、図１においては、Ｔｉ層、Ｐｔ層、Ａｕ層及びカーバイド層の図示を省略している。
ダイヤモンドの表面のＣ原子に、Ｈ（水素）を結合させ、Ｃ－Ｈ結合を形成することを、以下の説明では、水素終端と称する。また、本実施形態では、Ｃ－Ｈ結合を主として含む層を、水素終端層８Ａと称する。
本実施形態では、ノンドープ・ダイヤモンド層４Ａの表面上の一部に、水素終端層８Ａが形成されている。具体的には、図１に示すように、水素終端層８Ａは、ソース電極６Ａ及びドレイン電極７Ａのそれぞれの端部から庇部４ａを含むノンドープ・ダイヤモンド層４Ａの端部まで間の領域に形成されている。
水素終端層８Ａにより、水素終端層８Ａの直下のソース側及びドレイン側のノンドープ・ダイヤモンド層４Ａの内部には図示しない２次元正孔ガス（２ＤＨＧ）が誘起され、ｐ型導電層を形成することができる。なお、水素終端層８ＡはＦＥＴ１００Ａに要求される仕様に応じて省略することもできる。
シリコン酸化膜３Ａ上、ノンドープ・ダイヤモンド層４Ａ上、ソース電極６Ａ上及びドレイン電極７Ａ上には、絶縁膜１０Ａが形成されている。絶縁膜１０Ａは、例えばＡｌ２Ｏ３（アルミナ）とすればよく、その厚さは、例えば１００ｎｍ以上３００ｎｍ以下の範囲内とすればよい。また、絶縁膜１０Ａは、他の絶縁膜、例えば、アルミニウムシリケート（ＡｌＳｉＯ）膜、シリコン窒化膜（ＳｉxＮy）でもよい。
シリコン酸化膜３Ａ上の絶縁膜１０Ａは、シリコン酸化膜３Ａと共にゲート絶縁膜１１Ａを構成している。ゲート絶縁膜１１Ａの厚さは、シリコン酸化膜３Ａの厚さを上記のように例えば２５０ｎｍとした場合、例えば３５０ｎｍ以上５５０ｎｍ以下の範囲内となる。
なお、このシリコン酸化膜３Ａ上の絶縁膜１０Ａについては、その有無によって、ＦＥＴ１００Ａの主要な特性に変化は生じない。これは、ＦＥＴ１００ＡのようにＭＯＳ型構造を有するＦＥＴでは、ノンドープのダイヤモンド層２Ａの表面上に直接形成されているシリコン酸化膜３Ａによって重要な特性が決定されるためである。より具体的には、ＦＥＴ１００Ａの特性は、ノンドープのダイヤモンド層２Ａの表面と、その表面に直接形成されているシリコン酸化膜３Ａとの界面に大きく依存する。そのため、シリコン酸化膜３Ａ上の絶縁膜１０Ａは必要に応じて省略可能である。シリコン酸化膜３Ａ上の絶縁膜１０Ａを省略する場合は、ゲート絶縁膜１１Ａはシリコン酸化膜３Ａのみで構成される。ゲート絶縁膜１１Ａをシリコン酸化膜３Ａのみで構成した場合のＦＥＴ１００Ａの電気特性の変化分の調整、例えば閾値電圧の調整等は、シリコン酸化膜３Ａの厚さを増加させること等で調整することができる。
ノンドープ・ダイヤモンド層４Ａ上の絶縁膜１０Ａは、ソース側及びドレイン側のノンドープ・ダイヤモンド層４Ａの表面、特に、水素終端層８Ａを保護するパッシベーション膜として機能する。水素終端層８Ａが存在することで、その直下のノンドープ・ダイヤモンド層４Ａに２次元正孔ガスが誘起されるため、このようにノンドープ・ダイヤモンド層４Ａを絶縁膜１０Ａで被覆して保護することが望ましい。ソース電極６Ａ上及びドレイン電極７Ａ上の絶縁膜１０Ａは、ソース電極６Ａ及びドレイン電極７Ａとゲート電極１２Ａとの間をそれぞれ絶縁する層間絶縁膜として機能する。
ゲート電極１２Ａは、ゲート絶縁膜１１Ａ上に、例えばＡｌ（アルミニウム）を用いて１００ｎｍ程度の厚さで形成されている。ＦＥＴ１００Ａのゲート長は、ゲート電極１２Ａの幅ではなく、ノンドープのダイヤモンド層２Ａ上のシリコン酸化膜３Ａの幅ＬSiO2で定義する。このシリコン酸化膜３Ａの幅は、庇部４ａを含まない場合におけるソース側のノンドープ・ダイヤモンド層４Ａとドレイン側のノンドープ・ダイヤモンド層４Ａの間隔と同じである。また、本実施形態では、ソース電極６Ａとドレイン電極７Ａとの間隔をＬSDと定義する。
素子分離層９Ａは、ＦＥＴ１００Ａのチャネル部以外の領域のノンドープのダイヤモンド層２Ａ及びノンドープ・ダイヤモンド層４Ａの表面の一部を絶縁体化して電気的に分離する。素子分離層９Ａは、ノンドープのダイヤモンド層２Ａの表面、及び、ダイヤモンド層４Ａの表面のＣ原子に、Ｏ原子を結合させ、Ｃ－Ｏ結合とすることで形成されている。
（動作原理）
次にＦＥＴ１００Ａの動作原理について図２を参照して説明する。以下の説明では、ドレイン電圧をＶＤＳ、ゲート電圧をＶＧＳと称する。ＦＥＴ１００Ａは、ゲート電極１２Ａに印加するゲート電圧ＶＧＳによって、ソース電極６Ａからドレイン電極７Ａに流れるドレイン電流ＩＤＳが制御され、ＦＥＴ１００Ａのオンとオフを切り替えることができる。ＦＥＴ１００Ａはｐ型のＭＯＳ型の構造を有するＦＥＴであり、ドレイン電流ＩＤＳは、正孔Ｈをキャリアとする正孔電流である。
従来、ダイヤモンドＦＥＴは、ダイヤモンド基板の表面を水素終端してＣ－Ｈ結合を形成することによって、ダイヤモンド基板の表面直下に２次元正孔ガス（２ＤＨＧ）を発生させてＦＥＴとして動作させている。この２ＤＨＧは、ゲート電圧＝０Ｖの際にも発生しているため、ソースとドレインとの間に電位差がある場合は常に正孔電流が流れることとなる。この状態はノーマリオンと呼ばれ、パワーデバイス用のＦＥＴにおいては、特に解決すべき課題の一つである。
ＦＥＴ１００Ａはエンハンスメント型のＦＥＴであり、ノーマリオフ化を実現している。ＦＥＴ１００Ａがオフ状態（ＶＧＳ＝０Ｖ）の場合においても、水素終端層８Ａが形成されているソース側及びドレイン側のノンドープ・ダイヤモンド層４Ａの表面直下には、水素終端層８ＡのＣ－Ｈ結合によって２次元正孔ガスが発生している。一方、水素終端層８Ａが存在しないノンドープのダイヤモンド層２Ａの表面には２次元正孔ガスは発生しない。これにより、ＦＥＴ１００Ａでは、ソース側のノンドープ・ダイヤモンド層４Ａの内部で発生した２次元正孔ガスと、ドレイン側のノンドープ・ダイヤモンド層４Ａの内部で発生した２次元正孔ガスは分断され、連続して存在していない。そのため、ＦＥＴ１００Ａがオフ状態（ＶＧＳ＝０Ｖ）では、正孔は、ソース側のノンドープ・ダイヤモンド層４Ａからノンドープのダイヤモンド層２Ａを横切り、ドレイン側のノンドープ・ダイヤモンド層４Ａを通過してドレイン電極７Ａまで到達できない。結果として、ＦＥＴ１００Ａのソースとドレインとの間に電流は流れないため、ノーマリオンとはならない。
ＦＥＴ１００Ａをオン状態とするには、例えば、ＶＧＳ＝－５Ｖ、ＶＤＳ＝－１０Ｖとする。ＦＥＴ１００Ａをオン状態からオフ状態とするには、ＶＤＳ＝－１０Ｖを維持したまま、ＶＧＳ＝０Ｖとする。ＦＥＴ１００Ａは、従来のダイヤモンドＦＥＴとは異なり、ノーマリオフのエンハンスメント型のＦＥＴであるため、ＶＧＳ＝０Ｖとすることで、ＦＥＴ１００Ａをオフ状態とすることができる。
次に、ＦＥＴ１００Ａがオン状態の場合における正孔電流の流れを説明する。ゲート電極１２Ａに印加されるゲート電圧ＶＧＳが０Ｖの状態でも、ソース電極６Ａの端部から庇部４ａまでのノンドープ・ダイヤモンド層４Ａの表面直下には、ソース側の水素終端層８Ａによって２次元正孔ガスが誘起されている。上記のようにオン状態に相当するゲート電圧ＶＧＳ及びドレイン電圧ＶＤＳがＦＥＴ１００Ａに印加されると、正孔Ｈはソース電極６Ａからドレイン電極７Ａに向かって移動を開始する。正孔Ｈはソース側の水素終端層８Ａによってソース側の庇部４ａを含むノンドープ・ダイヤモンド層４Ａの表面直下に誘起されている２次元正孔ガスを介してソース側の庇部４ａの内部を流れ、ノンドープ・ダイヤモンド層４Ａとシリコン酸化膜３Ａとの界面に存在するシリコン終端層５Ａ付近に到達し、このシリコン終端層５Ａに沿って、ノンドープ・ダイヤモンド層４Ａの内部をノンドープのダイヤモンド層２Ａの方向（図２の下方向）に移動する。ＦＥＴ１００Ａは、抵抗の高いノンドープ・ダイヤモンド層４Ａを使用しているため、上記のように２次元正孔ガスを利用している。２次元正孔ガスを誘起するための水素終端層８Ａを設けない場合は、ＦＥＴ１００Ａのオン電流は低下する。ＦＥＴ１００Ａの特性を向上させるためには、水素終端層８Ａを形成することが好ましい。
次いで、正孔Ｈは、ノンドープのダイヤモンド層２Ａとシリコン酸化膜３Ａとの界面にあるシリコン終端層５Ａに沿ってノンドープのダイヤモンド層２Ａの内部をドレイン側に移動する。次いで、ドレイン側のノンドープ・ダイヤモンド層４Ａとシリコン酸化膜３Ａとの界面にあるシリコン終端層５Ａに沿ってノンドープ・ダイヤモンド層４Ａの内部をドレイン側の庇部４ａの方向（図２の上方向）に移動する。正孔Ｈは、ドレイン側の水素終端層８Ａによってドレイン側の庇部４ａを含むノンドープ・ダイヤモンド層４Ａの表面直下に誘起されている２次元正孔ガスを介してドレイン電極７Ａに到達する。これにより、ＦＥＴ１００Ａのオン電流がソース電極６Ａからドレイン電極７Ａに流れることとなる。
正孔Ｈは、シリコン終端層５Ａの内部を流れずに、ノンドープ・ダイヤモンド層４Ａの内部を移動する。シリコン酸化膜３Ａとノンドープ・ダイヤモンド層４Ａとの間には、０．８ｅＶ－１．６ｅＶ程度のエネルギー障壁があるため、正孔Ｈはシリコン終端層５Ａに沿って、ノンドープ・ダイヤモンド層４Ａの内部に留められたまま移動する。
（製造方法）
次に、第１実施形態に係るＦＥＴ１００Ａの製造方法を説明する。まず、図３に示すように、ダイヤモンド基板１Ａの表面上に、マイクロ波ＣＶＤ（Chemical Vaper Deposition）法により、ノンドープのダイヤモンド層２Ａ（以下、ダイヤモンド層２Ａと称する場合もある）を、例えば２００ｎｍ以上５μｍ以下の厚さでエピタキシャル成長させて形成する。次に、ノンドープのダイヤモンド層２Ａの表面上に、プラズマＣＶＤ法により、シリコン酸化膜３Ａを例えば２５０ｎｍの厚さで形成する。
続いて、フォトレジストのマスクをシリコン酸化膜３Ａ上に形成する。フォトレジストのマスクは、一般的なフォトリソグラフィ法を用いればよい。次いで、ＲＩＥ（Reactive Ion Etching）法によって、フォトレジストのマスクで被覆されていない領域のシリコン酸化膜３Ａを選択的にエッチングして除去した後、フォトレジストを除去する。これらの工程により、ダイヤモンド基板１Ａ上には、ノンドープのダイヤモンド層２Ａ上にシリコン酸化膜３Ａが形成されている領域と、シリコン酸化膜３Ａ除去され、ノンドープのダイヤモンド層２Ａが露出している領域が形成される。
この段階における断面図が図４であり、平面図が図１２である。図４の断面図は、図１２の平面図におけるＡ－Ａ’の位置の断面を示している（なお、以降説明する断面図も対応する平面図のＡ－Ａ’の位置の断面図である）。図４及び図１２において、中央に位置するシリコン酸化膜３Ａの横方向の幅が、ＦＥＴ１００Ａのゲート長ＬSiO2に対応している。
次に、露出しているノンドープのダイヤモンド層２Ａ上に、上記エッチング処理で形成したシリコン酸化膜３Ａをマスクとして、ＣＶＤ装置を用いて、還元性雰囲気中での高温プラズマ処理により、ノンドープ・ダイヤモンド層４Ａを選択エピタキシャル成長させて形成する。ノンドープ・ダイヤモンド層４Ａの厚さは、例えば３００ｎｍとする。
ノンドープ・ダイヤモンド層４Ａの選択エピタキシャル成長条件としては、例えば、成長温度を８００℃以上とし、水素を９０％以上９９．９％以下及びメタンを０．１％以上１０％以下含む還元性雰囲気として、プラズマを放電させて実施することが好ましい。
ノンドープ・ダイヤモンド層４Ａの選択エピタキシャル成長はホモエピタキシャル成長（homo-epitaxial growth）であり、成長層は同一材料上にエピタキシャル成長する。本実施形態では、成長層であるノンドープ・ダイヤモンド層４Ａは、露出しているノンドープのダイヤモンド層２Ａ上に選択的にエピタキシャル成長し、シリコン酸化膜３Ａ上にはエピタキシャル成長しない。
ノンドープ・ダイヤモンド層４Ａの選択エピタキシャル成長は、露出しているノンドープのダイヤモンド層２Ａの表面から始まり、その後は上方に向かって進行する。上記のように、本実施形態では、シリコン酸化膜３Ａの厚さは２５０ｎｍであり、ダイヤモンド層４Ａの厚さは３００ｎｍとしている。そのため、ノンドープ・ダイヤモンド層４Ａは、シリコン酸化膜３Ａの上端部を乗り越えて、シリコン酸化膜３Ａの上部表面の一部を覆う庇状の形状である庇部４ａを形成する（図５）。
庇部４ａの高さ方向、すなわち、シリコン酸化膜３Ａの上表面に乗り上げているダイヤモンド層４Ａの厚さは、ノンドープ・ダイヤモンド層４Ａの厚さである３００ｎｍとシリコン酸化膜３Ａの厚さである２５０ｎｍとの差分値に対応して、５０ｎｍ程度となる。また、庇部４ａの庇の長さ、すなわち、シリコン酸化膜３Ａの表面上に乗り上げているノンドープ・ダイヤモンド層４Ａの長さも、高さ方向と同様に５０ｎｍ程度となる。これは、選択エピタキシャル成長の特性として、遮蔽物（この場合はシリコン酸化膜３Ａ）がない場合は、成長は上方向と横方向にほぼ均等に進行するためである。
上記のように、ノンドープ・ダイヤモンド層４Ａの形成した後の断面図が図５、平面図が図１３である。図１３の平面図では、ノンドープ・ダイヤモンド層４Ａの形成前にノンドープのダイヤモンド層２Ａが露出していた領域を点線で示し、庇部４ａを含むノンドープ・ダイヤモンド層４Ａの外周部を実線で示している。庇部４ａを含むノンドープ・ダイヤモンド層４Ａは、ノンドープのダイヤモンド層２Ａが露出していた領域の外側に、庇部４ａの長さの分だけ拡張された形状となっている。
シリコン終端層５Ａは、ノンドープ・ダイヤモンド層４Ａの選択エピタキシャル成長中に、ノンドープのダイヤモンド層２Ａとシリコン酸化膜３Ａとの界面、及び、ノンドープ・ダイヤモンド層４Ａとシリコン酸化膜３Ａとの界面に形成される。より具体的には、図５に示すように、ノンドープのダイヤモンド層２Ａの表面とシリコン酸化膜３Ａの底面との界面、ソース側及びドレイン側のノンドープ・ダイヤモンド層４Ａの側面とシリコン酸化膜３Ａの両側面との界面、及び、ソース側及びドレイン側のノンドープ・ダイヤモンド層４Ａの庇部４ａの底面とシリコン酸化膜３Ａの上部表面の一部との界面に、シリコン終端層５Ａは形成される。
次に、ノンドープ・ダイヤモンド層４Ａ上及びシリコン酸化膜３Ａ上に、フォトリソグラフィ法で、ソース電極６Ａ及びドレイン電極７Ａを形成する領域のみが開口したフォトレジストを形成する。続いて、露出しているノンドープ・ダイヤモンド層４Ａ上及びフォトレジストマスク上に、ソース電極６Ａ及びドレイン電極７Ａを構成する金属、例えばＴｉ、Ｐｔ（白金）及びＡｌからなる金属の積層膜をスパッタリング法または蒸着法で順次成膜する。それぞれの厚さは、例えば、Ｔｉを２０ｎｍ、Ｐｔを３０ｎｍ、Ａｕを１００ｎｍとすればよい。続いて、アセトン等の有機溶媒を用いて、フォトレジスト及びフォトレジスト上に製膜された金属の積層膜を除去する。このように、リフトオフプロセスによって、ソース側のノンドープ・ダイヤモンド層４Ａの表面上にはソース電極６Ａが形成され、ドレイン側のノンドープ・ダイヤモンド層４Ａの表面上にはドレイン電極７Ａが形成される。フォトレジストを除去した後の、この段階における断面図が図６、平面図が図１４である。
図６及び図１４に示すように、ソース電極６Ａ及びドレイン電極７Ａと、庇部４ａを含まないソース側及びドレイン側のノンドープ・ダイヤモンド層４Ａの端部との間には、それぞれ所定の間隔、例えば５μｍが設けられている。従って、シリコン酸化膜３Ａの横幅に対応するゲート長ＬSiO2が６μｍの場合、ソース電極６Ａとドレイン電極７Ａの間隔ＬＳＤは１６μｍとなる。
次いで、アニール処理によって、Ｔｉ層をＴｉＣ化するカーバイド処理を行う。このアニール処理は、水素ガスを導入した低圧雰囲気下でダイヤモンド基板１Ａを所定時間加熱した後、ダイヤモンド基板１Ａを急冷する処理である。これにより、Ｔｉ層とソース側及びドレイン側のノンドープ・ダイヤモンド層４Ａとの間には、図示しないＴｉＣからなるカーバイド層が形成され、ソース電極６Ａ及びドレイン電極７Ａとノンドープ・ダイヤモンド層４Ａとの間に低抵抗のオーミックコンタクトが形成される。
続いて、ダイヤモンド基板１Ａを加熱しながら水素プラズマに曝す。これによって、露出しているノンドープ・ダイヤモンド層４Ａの表面のＣ原子と水素プラズマ中のＨ原子が反応し、Ｃ－Ｈ結合からなる水素終端層８Ａが形成される。この段階における断面図が図７、平面図が図１５である。
シリコン酸化膜３Ａで被覆されている領域のノンドープのダイヤモンド層２Ａは水素プラズマに曝されないため、水素終端されることはない。同様に、ソース電極６Ａ及びドレイン電極７Ａで被覆されている領域のノンドープ・ダイヤモンド層４Ａも水素終端されない。
なお、上記のように、ノンドープ・ダイヤモンド層４Ａの選択エピタキシャル成長は、水素を多く含む還元性雰囲気中で行っている。そのため、選択エピタキシャル成長中に、ソース側及びドレイン側のダイヤモンド層４Ａが十分に水素終端されている場合は、上記の水素プラズマ照射の工程を省略することができる。
続いて、フォトリソグラフィ法によって、フォトレジスト３０を形成する。この段階における断面図が図８、平面図が図１６である。フォトレジスト３０は、ＦＥＴ１００Ａのチャネル部となる領域とソース電極６Ａ及びドレイン電極７Ａのほぼすべての領域を覆うように形成している。なお、説明を容易にするために、図８及び図１６においてはフォトレジスト３０はソース電極６Ａ及びドレイン電極７Ａの端部まで形成されているが、フォトリソグラフィ工程での位置合わせ余裕を考慮して、ソース電極６Ａ及びドレイン電極７Ａの端部より例えば数μｍ内側までをフォトレジスト３０で被覆するようにしてもよい。
次いで、フォトレジスト３０をマスクとして、ＲＩＥ法によって、露出している領域のシリコン酸化膜３Ａを選択的にエッチングして除去する。この段階での断面図が図９であり、平面図が図１７である。シリコン酸化膜３Ａは、ＦＥＴ１００Ａのチャネル部のみ、ソース側のダイヤモンド層４Ａとドレイン側のダイヤモンド層４Ａとの間の一部の領域、すなわち、ＦＥＴ１００Ａのチャネル部のみに残り、その他の領域では除去されている。また、このエッチングによってシリコン終端層５Ａも同時に除去される。そのため、図１７に示すように、シリコン酸化膜３Ａが除去された領域では、ノンドープのダイヤモンド層２Ａが露出している。
続いて、引き続きフォトレジスト３０をマスクとして、ダイヤモンド基板１Ａの表面を酸素プラズマに曝す。酸素プラズマ照射によって露出しているノンドープのダイヤモンド層２Ａの表面が酸素終端され、素子分離層９Ａが形成される。また、フォトレジスト３０で被覆されていない領域の、ノンドープ・ダイヤモンド層４Ａの表面上の水素終端層８Ａは、酸素プラズマによって水素終端されていた状態から酸素終端された状態となり、素子分離層９Ａに変化する。この段階における断面図が図１０、平面図が図１８である。
素子分離層９Ａを形成し、フォトレジスト３０を除去した後のこの段階における平面図が図１９である。シリコン酸化膜３Ａの上部表面の一部は、庇部４ａによって被覆されている。ゲート長ＬSiO2はシリコン酸化膜３Ａの横幅となっており、ゲート幅Ｗはシリコン酸化膜３Ａの縦方向の長さとなっている。水素終端層８Ａは、シリコン酸化膜３Ａを両側にから挟むノンドープ・ダイヤモンド層４Ａの表面上に、ゲート幅Ｗの長さの分だけ形成されている。
続いて、ＡＬＤ（ＡＬＤ：Atomic Layer Deposition）法により、絶縁膜１０Ａとして、Ａｌ２Ｏ３を例えば１００ｎｍの厚さで形成する。これにより、シリコン酸化膜３Ａ、ノンドープ・ダイヤモンド層４Ａ、ソース電極６Ａ、ドレイン電極７Ａ及び素子分離層９Ａの表面上に、絶縁膜１０Ａが形成される。ＡＬＤの条件としては、トリメチルアルミニウム(ＴＭＡ：Trimethylaluminum)をＡｌの前駆体とし、水（Ｈ２Ｏ）を酸化剤として使用して、ダイヤモンド基板１Ａの温度は２００℃以上とするのが好ましく、４００℃以上とするのが更に好ましい。この水（Ｈ２Ｏ）を酸化剤としたＡＬＤ法の詳細は、文献「平岩、「ＧａＮ 基板上における原子層堆積Ａｌ２Ｏ３ゲート絶縁膜の信頼性」、応用物理学会・先進パワー半導体分科会第４回個別討論会テキスト（２０１８．０７．３０）」に記載されている。この段階での製造方法の断面図が図１１である。
ＦＥＴ１００Ａのゲート絶縁膜１１Ａは、シリコン酸化膜３Ａとシリコン酸化膜３Ａ上に形成された絶縁膜１０Ａとで構成される。また、ノンドープ・ダイヤモンド層４Ａ上の絶縁膜１０Ａは、ノンドープ・ダイヤモンド層４Ａの表面の水素終端層８Ａを保護するパッシベーション膜として機能する。ソース電極６Ａ上及びドレイン電極７Ａ上の絶縁膜１０Ａは、ソース電極６Ａ及びドレイン電極７Ａとゲート電極１２Ａとの間を絶縁する層間絶縁膜として機能する。
なお、上記のように、シリコン酸化膜３Ａ上の絶縁膜１０Ａは、必要に応じて省略可能である。すなわち、ＦＥＴ１００Ａのゲート絶縁膜１１Ａはシリコン酸化膜３Ａのみで構成してもよい。その場合は、例えばシリコン酸化膜３Ａ上の絶縁膜１０Ａのみを除去するためのフォトリソグラフィ工程とエッチング工程を適宜追加すればよい。
続いて、絶縁膜１０Ａ上に、フォトリソグラフィ法で、ゲート電極１２Ａを形成する領域のみが開口したフォトレジストを形成する。次いで、例えば電子ビーム蒸着法または抵抗加熱蒸着法によりＡｌ（アルミニウム）を例えば１００ｎｍ以上３００ｎｍ以下の厚さで、絶縁膜１０Ａ上に形成する。次いで、アセトン等の有機溶媒によって、フォトレジスト及びフォトレジスト上に製膜されたＡｌを除去して、ゲート電極１２Ａを形成する。この段階の製造方法の断面図が図１である。
図１において、ゲート電極１２Ａの横幅はシリコン酸化膜３Ａの横幅よりも広く形成しているが、例えばシリコン酸化膜３Ａと同等、または小さく形成してもよい。また、ゲート電極１２Ａの材料はＡｌに限られず、例えばＮｉ（ニッケル）等を用いてもよい。ゲート電極１２Ａは図１の断面に対して垂直方向に延伸され、図示しないボンディング用及びプローブ針のコンタクト用の電極を形成する。
ソース電極６Ａ及びドレイン電極７Ａには、必要に応じて、金属配線を更に接続するようにしてもよい。その場合は、フォトリソグラフィ法及びウエットエッチング法により、ソース電極６Ａ上及びドレイン電極７Ａ上の絶縁膜１０Ａに開口部（図示せず）を形成した後、リフトオフプロセスを用いて、Ａｌで構成される金属配線（図示せず）を形成すればよい。以上のような工程を経て、ＦＥＴ１００Ａが作製される。なお、ソース電極６Ａ上及びドレイン電極７Ａ上の絶縁膜１０Ａに開口部を形成する工程は、ゲート電極１２Ａを形成する前に行うようにしてもよい。
（作用効果）
第１実施形態のＦＥＴ１００Ａでは、ノンドープのダイヤモンド層２Ａの表面上にシリコン酸化膜３Ａ及びゲート電極１２Ａを形成したＦＥＴを構成している。ゲート絶縁膜として用いるシリコン酸化膜をダイヤモンド層上にＣ－Ｓｉ結合を介して直接形成する構造を用いるＦＥＴは、これまでに報告された事例はない。
従来、ダイヤモンドＦＥＴの安定な動作を阻害する要因は、ダイヤモンド基板表面に形成されるＣ－Ｏ結合によって、ダイヤモンド基板と主にＡｌ２Ｏ３で形成されるゲート絶縁膜との界面付近に発生する界面準位である。ＦＥＴ１００Ａは、ノンドープのダイヤモンド層２Ａの表面上にＣ－Ｓｉ結合を含むシリコン酸化膜３Ａを有しているため、Ｃ－Ｏ結合によって発生する界面準位の発生が、従来のダイヤモンドＦＥＴに比べて大幅に低減できる。そのため、高耐圧、大電流動作が必要なパワーデバイス用のダイヤモンドＦＥＴを得ることができる。更に、ＦＥＴ１００Ａは、パワーデバイスにおいて重要な課題の一つであるノーマリオフ特性を達成している。
本実施形態においては、シリコン終端層５Ａの形成は、ノンドープ・ダイヤモンド層４Ａの選択エピタキシャル成長工程で兼ねることができるため、従来よりも工程数を増加させることなく、シリコン終端層５Ａを形成することができる。ＦＥＴ１００Ａを作製するために、シリコン終端層５Ａを形成する工程を別個に設ける特段の理由はないが、必要に応じて、シリコン終端層５Ａを形成する工程を、ノンドープ・ダイヤモンド層４Ａの選択エピタキシャル成長工程と別個に設けてもよい。
例えば、ノンドープ・ダイヤモンド層４Ａの選択エピタキシャル成長条件を変更したい場合は、ノンドープ・ダイヤモンド層４Ａの選択エピタキシャル成長を終了した後の適切な段階で、シリコン終端層５Ａを形成する工程として、上記の還元性雰囲気中での高温プラズマ処理を実施するようにすればよい。
また、例えば、ノンドープ・ダイヤモンド層４Ａの選択エピタキシャル成長を行わない場合、または、ノンドープ・ダイヤモンド層４Ａを使用しない構造のＦＥＴの場合は、ノンドープのダイヤモンド層２Ａの表面上にシリコン酸化膜３Ａを形成した後の適切な段階で、シリコン終端層５Ａを形成する工程として、上記の還元性雰囲気中での高温プラズマ処理を実施するようにすればよい。
（第２実施形態）
本発明の第２実施形態に係るダイヤモンド電界効果トランジスタ１００Ｂ（以下、ＦＥＴ１００Ｂと称する）の全体構成について図２０を参照して説明する。図２０はＦＥＴ１００Ｂの構成を示す断面図である。なお、第１実施形態と共通する説明は省略する場合がある。
図２０において、第２実施形態に係るＦＥＴ１００Ｂは、ダイヤモンド基板１Ｂ上にエピタキシャル成長させたノンドープのダイヤモンド層２Ｂが形成されている。ノンドープのダイヤモンド層２Ｂの厚さは例えば２００ｎｍ以上５μｍ以下の範囲内である（以下の説明では、ノンドープのダイヤモンド層２Ｂをダイヤモンド層２Ｂと称することがある）。
ダイヤモンド層２Ｂ上の一部の領域には、シリコン酸化膜３Ｂが形成されている。シリコン酸化膜３Ｂの厚さは例えば２５０ｎｍである。
ダイヤモンド層２Ｂ上には更に、互いに離間して形成された一対のボロン（Boron）ドープのダイヤモンド層４Ｂが形成されている。一対のボロンドープのダイヤモンド層４Ｂの一方がＦＥＴ１００Ｂのソース領域として機能し、他方がドレイン領域として機能する。以下の説明では、この一対のボロンドープのダイヤモンド層４Ｂの一方（図中左側）をソース側のボロンドープ・ダイヤモンド層４Ｂ、他方（図中右側）をドレイン側のボロンドープ・ダイヤモンド層４Ｂと称する。または、ソース側のダイヤモンド層４Ｂ、ドレイン側のダイヤモンド層４Ｂと称することもある。特にソース側とドレイン側を区別して説明しない場合は、単にボロンドープ・ダイヤモンド層４Ｂと称する。
ソース側のボロンドープ・ダイヤモンド層４Ｂは、シリコン酸化膜３Ｂのソース側の側面に接し、ドレイン側のボロンドープ・ダイヤモンド層４Ｂは、シリコン酸化膜３Ｂのドレイン側の側面に接している。ボロンドープ・ダイヤモンド層４Ｂは、シリコン酸化膜３Ｂをマスクとして、ダイヤモンド層２Ｂ上に選択エピタキシャル成長させた層である。その厚さは例えば１５０ｎｍである。ｐ型の不純物であるボロンはこの選択エピタキシャル成長中にドーピングされている。
本実施例において、ダイヤモンド層４Ｂにボロンをドーピングする理由は、ＦＥＴ１００Ｂのソース領域及びドレイン領域を低抵抗化するためであり、ドーピングする元素は他のｐ型の不純物、例えば、ＡｌまたはＧａ（ガリウム）でもよい。また、ｐ型の不純物元素の導入は選択エピタキシャル成長中ではなくてもよく、例えばノンドープでダイヤモンド層４Ｂを形成した後に、イオン注入等の他の方法で導入するようにしてもよい。
本実施形態では、図２０に示すように、ダイヤモンド層２Ｂとシリコン酸化膜３Ｂとの界面、及び、ボロンドープ・ダイヤモンド層４Ｂとシリコン酸化膜３Ｂとの界面に、Ｃ－Ｓｉ結合を含むシリコン終端層５Ｂが形成されている。シリコン終端層５Ｂは、単層であってもよく、複数の層であると好ましい。ただし、シリコン終端層５Ｂに含まれるＣ原子がすべてＳｉ原子と結合してＣ－Ｓｉ結合を形成している必要はない。
ソース側のボロンドープ・ダイヤモンド層４Ｂの表面上にはソース電極６Ｂが形成されており、ドレイン側のボロンドープ・ダイヤモンド層４Ｂの表面上にはドレイン電極７Ｂが形成されている。ソース電極６Ｂ及びドレイン電極７Ｂと、ソース側及びドレイン側のボロンドープ・ダイヤモンド層４Ｂの端部との間には、それぞれ所定の間隔が設けられている。ソース電極６Ｂ及びドレイン電極７Ｂは、それぞれ、Ｔｉ層、Ｐｔ層、Ａｕ層を順次積層させた構成となっており、ソース側及びドレイン側のダイヤモンド層４Ｂとそれぞれオーミック接続している。Ｔｉ層とボロンドープ・ダイヤモンド層４Ｂとの間にはＴｉＣからなるカーバイド層が形成されている。なお、図２０においては、Ｔｉ層、Ｐｔ層、Ａｕ層及びカーバイド層の図示を省略している。
本実施形態では、ボロンドープ・ダイヤモンド層４Ｂの表面上の一部に、水素終端層８Ｂが形成されている。具体的には、図２０に示すように、水素終端層８Ｂは、ソース電極６Ｂ及びドレイン電極７Ｂのそれぞれの端部からボロンドープ・ダイヤモンド層４Ｂの端部まで間の領域に形成されている。
水素終端層８Ｂにより、水素終端層８Ｂの直下のソース側及びドレイン側のボロンドープ・ダイヤモンド層４Ｂの内部には図示しない２次元正孔ガス（２ＤＨＧ）が誘起され、ｐ型導電層を形成することができる。なお、水素終端層８Ｂは省略することもできる。
シリコン酸化膜３Ｂ上、ボロンドープ・ダイヤモンド層４Ｂ上、ソース電極６Ｂ上及びドレイン電極７Ｂ上には、絶縁膜１０Ｂが形成されている。絶縁膜１０Ｂは、例えばＡｌ２Ｏ３（アルミナ）とすればよく、その厚さは、例えば１００ｎｍ以上３００ｎｍ以下の範囲内とすればよい。また、絶縁膜１０Ｂは、他の絶縁膜、例えば、アルミニウムシリケート（ＡｌＳｉＯ）膜、シリコン窒化膜（ＳｉxＮy）でもよい。
シリコン酸化膜３Ｂ上の絶縁膜１０Ｂは、シリコン酸化膜３Ｂと共にゲート絶縁膜１１Ｂを構成している。ゲート絶縁膜１１Ｂの厚さは、シリコン酸化膜３Ｂの厚さを上記のように例えば２５０ｎｍとした場合、例えば３５０ｎｍ以上５５０ｎｍ以下の範囲内となる。
なお、このシリコン酸化膜３Ａ上の絶縁膜１０Ｂの有無によって、ＦＥＴ１００Ｂの主要な特性に変化は生じない。これは、ＦＥＴ１００ＢのようにＭＯＳ型の構造を有するＦＥＴでは、ダイヤモンド層２Ｂの表面上に直接形成されているシリコン酸化膜３Ｂによって重要な特性が決定されるためである。より具体的には、ＦＥＴ１００Ｂの特性は、ダイヤモンド層２Ｂの表面と、その表面に直接形成されているシリコン酸化膜３Ｂとの界面に大きく依存する。そのため、シリコン酸化膜３Ａ上の絶縁膜１０Ｂは必要に応じて省略可能である。シリコン酸化膜３Ｂ上の絶縁膜１０Ｂを省略する場合は、ゲート絶縁膜１１Ｂはシリコン酸化膜３Ｂのみで構成される。ゲート絶縁膜１１Ｂをシリコン酸化膜３Ｂのみで構成した場合におけるＦＥＴ１００Ｂの特性変化分の調整、例えば閾値電圧の調整等は、シリコン酸化膜３Ｂの厚さを増加させること等で調整することができる。
ボロンドープ・ダイヤモンド層４Ｂ上の絶縁膜１０Ｂは、ソース側及びドレイン側の表面、特に、水素終端層８Ｂを保護するパッシベーション膜として機能する。ソース電極６Ｂ上及びドレイン電極７Ｂ上の絶縁膜１０Ｂは、ソース電極６Ｂ及びドレイン電極７Ｂとゲート電極１２Ｂとの間をそれぞれ絶縁する層間絶縁膜として機能する。
ゲート電極１２Ｂは、ゲート絶縁膜１１Ｂ上に、例えば１００ｎｍ程度の厚さで、例えばＡｌ（アルミニウム）で形成されている。ＦＥＴ１００Ｂのゲート長は、ゲート電極１２Ｂの幅ではなく、ダイヤモンド層２Ｂ上のシリコン酸化膜３Ｂの幅ＬSiO2で定義する。また、本実施形態では、ソース側とドレイン側のボロンドープ・ダイヤモンド層４Ｂの間隔を、ＬSDと定義する。本実施形態では、シリコン酸化膜３Ｂの幅は、ソース側とドレイン側のボロンドープ・ダイヤモンド層４Ｂの間隔と同じであるため、ＬSiO2とＬSDは同じ値である。
素子分離層９Ｂは、ＦＥＴ１００Ｂのチャネル部以外の領域のダイヤモンド層２Ｂ及び
ボロンドープ・ダイヤモンド層４Ｂの表面の一部を絶縁体化して電気的に分離する。素子分離層９Ｂは、ダイヤモンド層２Ｂの表面、及び、ソース側及びドレイン側のボロンドープ・ダイヤモンド層４Ｂの表面のＣ原子に、Ｏ原子を結合させ、Ｃ－Ｏ結合とすることで形成されている。
なお、ソース側及びドレイン側のボロンドープ・ダイヤモンド層４Ｂの上端部に、それぞれシリコン酸化膜３Ｂの上部表面の一部を覆う庇状の形状を備えるようにしてもよい。その場合は、ボロンドープ・ダイヤモンド層４Ｂの厚さを例えば３００ｎｍとして、シリコン酸化膜３Ｂよりも厚く形成すればよい。
（動作原理）
次にＦＥＴ１００Ｂの動作原理について図２１を参照して説明する。なお、第１実施形態と共通する説明は省略する場合がある。ＦＥＴ１００Ｂは、ゲート電極１２Ｂに印加するゲート電圧ＶＧＳによって、ソース電極６Ｂからドレイン電極７Ｂに流れるドレイン電流ＩＤＳが制御され、ＦＥＴ１００Ｂのオンとオフを切り替えることができる。ＦＥＴ１００Ｂはｐ型のＦＥＴであり、ドレイン電流ＩＤＳは、正孔Ｈをキャリアとする正孔電流である。
ＦＥＴ１００Ｂはエンハンスメント型のＦＥＴであり、ノーマリオフ化を実現している。ＦＥＴ１００Ｂがオフ状態（ＶＧＳ＝０Ｖ）の場合においても、水素終端層８Ｂが形成されているソース側及びドレイン側のボロンドープ・ダイヤモンド層４Ｂの表面直下には、水素終端層８ＢのＣ－Ｈ結合によって２次元正孔ガスが発生している。一方、水素終端層８Ｂが存在しないダイヤモンド層２Ｂの表面には２次元正孔ガスは発生しない。そのため、ＦＥＴ１００Ｂでは、ソース側のボロンドープ・ダイヤモンド層４Ｂ内部で発生した２次元正孔ガスと、ドレイン側のボロンドープ・ダイヤモンド層４Ｂ内部で発生した２次元正孔ガスは分断され、連続して存在していない。そのため、ＦＥＴ１００Ｂがオフ状態（ＶＧＳ＝０Ｖ）では、正孔は、ソース側のボロンドープ・ダイヤモンド層４Ｂからダイヤモンド層２Ｂを横切り、ドレイン側のボロンドープ・ダイヤモンド層４Ｂを通過してドレイン電極７Ｂまで到達できない。結果として、ＦＥＴ１００Ｂのソース電極６Ｂとドレイン電極７Ｂとの間に電流は流れないため、ノーマリオンとはならない。
ＦＥＴ１００Ｂをオン状態とするには、ＶＧＳ＝－５Ｖ、ＶＤＳ＝－１０Ｖとする。ＦＥＴ１００Ｂをオン状態からオフ状態とするには、ＶＤＳ＝－１０Ｖを維持したまま、ＶＧＳ＝０Ｖとする。ＦＥＴ１００Ｂは、従来のダイヤモンドＦＥＴとは異なり、ノーマリオフのエンハンスメント型のＦＥＴであるため、ＶＧＳ＝０Ｖとすることで、ＦＥＴ１００Ｂをオフ状態とすることができる。
次に、ＦＥＴ１００Ｂがオン状態の場合における正孔電流の流れを説明する。ゲート電極１２Ｂに印加されるゲート電圧ＶＧＳが０Ｖの状態でも、ソース電極６Ｂの端部からシリコン酸化膜３Ｂに至るまでのボロンドープ・ダイヤモンド層４Ｂの表面直下には、２次元正孔ガスが誘起されている。上記のようにオン状態に相当するゲート電圧ＶＧＳ及びドレイン電圧ＶＤＳがＦＥＴ１００Ｂに印加されると、正孔Ｈはソース電極６Ｂ側からドレイン電極７Ｂ側に向かって移動を開始する。ここで、ＦＥＴ１００Ｂは、低抵抗のボロンドープ・ダイヤモンド層４Ｂを使用しているため、ボロンドープ・ダイヤモンド層４Ｂの表面直下の２次元正孔ガスは正孔電流には寄与しない。そのため、ＦＥＴ１００Ｂでは、２次元正孔ガスを誘起するための水素終端層８Ｂを省略しても、ＦＥＴ１００Ｂのオン電流は低下しない。
正孔Ｈは、図２１に矢印で示すように、ソース電極６Ａから流れ出し、ソース側のボロンドープ・ダイヤモンド層４Ｂの内部をダイヤモンド層２Ｂの方向（図２１の下方向）へ移動する。
次に、ダイヤモンド層２Ｂに到達した正孔Ｈは、シリコン終端層５Ｂに沿ってダイヤモンド層２Ｂの内部をドレイン側のボロンドープ・ダイヤモンド層４Ｂの方向に移動する。ドレイン側のボロンドープ・ダイヤモンド層４Ｂに移動した正孔Ｈは、図２１に矢印で示すように、ドレイン側のボロンドープ・ダイヤモンド層４Ｂの内部をドレイン電極７Ｂの方向へ移動し、ドレイン電極に到達する。これにより、ＦＥＴ１００Ｂのオン電流がソース電極６Ｂからドレイン電極７Ｂに流れることとなる。
（製造方法）
次に、第２実施形態に係るＦＥＴ１００Ｂの製造方法を説明する。なお、第１実施形態の製造方法と共通する説明は省略する場合がある。
まず、ダイヤモンド基板１Ｂの表面上に、マイクロ波ＣＶＤ法により、ノンドープのダイヤモンド層２Ｂ（以下、ダイヤモンド層２Ｂと称する場合もある）を、例えば２００ｎｍ以上５μｍ以下の厚さでエピタキシャル成長させて形成する。次に、ダイヤモンド層２Ｂの表面上に、プラズマＣＶＤ法により、シリコン酸化膜３Ｂを例えば２５０ｎｍの厚さで形成する。
続いて、フォトレジストのマスクをシリコン酸化膜３Ｂ上に形成する。フォトレジストのマスクは、一般的なフォトリソグラフィ法を用いればよい。次いで、ＲＩＥ法によって、フォトレジストのマスクで被覆されていない領域のシリコン酸化膜３Ｂを選択的にエッチングして除去する。次に、フォトレジストをアセトン等の有機溶剤を用いて除去する。これらの工程により、ダイヤモンド基板１Ｂ上には、ダイヤモンド層２Ｂ上にシリコン酸化膜３Ｂが形成されている領域と、シリコン酸化膜３Ｂ除去され、ダイヤモンド層２Ｂが露出している領域が形成される。
次に、露出しているダイヤモンド層２Ｂ上に、上記エッチング処理で形成したシリコン酸化膜３Ｂをマスクとして、ＣＶＤ装置を用いて、還元性雰囲気中での高温プラズマ処理により、ボロンドープ・ダイヤモンド層４Ｂを選択エピタキシャル成長させて形成する。ボロンドープ・ダイヤモンド層４Ｂの厚さは、例えば１５０ｎｍとする。
ボロンドープ・ダイヤモンド層４Ｂの選択エピタキシャル成長の条件としては、例えば、成長温度を９００℃以上とし、水素を８５％程度、メタンを５％程度、及び、ＴＭＢ（トリメチルボロン）１％とＴＭＢ希釈用水素９９％とからなる混合ガスを１０％程度含む還元性雰囲気中でプラズマを放電させて実施することが好ましい。なお、水素８５％、メタン５％、ＴＭＢ１％と水素９９％との混合ガスが１０％の場合、ＴＭＢ希釈用水素の量を含めると、雰囲気中のガス比率は、正確には、水素９４．９％、メタン５％、ＴＭＢ０．１％である。
ボロンドープ・ダイヤモンド層４Ｂの選択エピタキシャル成長はホモエピタキシャル成長（homo-epitaxial growth）であり、成長層は同一材料上にエピタキシャル成長する。本実施形態では、成長層であるボロンドープ・ダイヤモンド層４Ｂは、露出しているダイヤモンド層２Ｂ上に選択的にエピタキシャル成長し、シリコン酸化膜３Ｂ上にはエピタキシャル成長しない。
ボロンドープ・ダイヤモンド層４Ｂの選択エピタキシャル成長は、露出しているダイヤモンド層２Ｂの表面から始まり、その後は上方に向かって進行する。上記のように、本実施形態では、シリコン酸化膜３Ｂの厚さは２５０ｎｍであり、ボロンドープ・ダイヤモンド層４Ｂの厚さは１５０ｎｍとしている。そのため、シリコン酸化膜３Ｂの両側の側壁は１００ｎｍ程度露出した状態となる。このようにボロンドープ・ダイヤモンド層４Ｂの形成した後の断面図が図２２である。
シリコン終端層５Ｂは、ボロンドープ・ダイヤモンド層４Ｂの選択エピタキシャル成長中に、ダイヤモンド層２Ｂとシリコン酸化膜３Ｂとの界面、及び、ボロンドープ・ダイヤモンド層４Ｂとシリコン酸化膜３Ｂとの界面に形成される。より具体的には、図２０に示すように、ダイヤモンド層２Ｂの表面とシリコン酸化膜３Ｂの底面との界面、及び、ソース側及びドレイン側のボロンドープ・ダイヤモンド層４Ｂの側面とシリコン酸化膜３Ｂの両側面との界面に、シリコン終端層５Ｂは形成される。
続いて実施するソース電極６Ｂ及びドレイン電極７Ｂ、水素終端層８Ｂ、素子分離層９Ｂ、絶縁膜１０Ｂ、ゲート電極１２Ｂ、及び、その後更に必要に応じて実施される金属配線の製造方法は、第１実施例と同様であるため説明を省略する。
なお、上記のように、ボロンドープ・ダイヤモンド層４Ｂの選択エピタキシャル成長は、水素を多く含む還元性雰囲気中で行っている。そのため、選択エピタキシャル成長中に、ボロンドープ・ダイヤモンド層４Ｂが十分に水素終端されている場合は、上記の水素プラズマ照射の工程を省略することができる。
ＦＥＴ１００Ｂのゲート絶縁膜１１Ｂは、シリコン酸化膜３Ｂとシリコン酸化膜３Ｂ上に形成された絶縁膜１０Ｂとで構成される。また、ボロンドープ・ダイヤモンド層４Ｂ上の絶縁膜１０Ｂは、ソース側及びドレイン側のダイヤモンド層４Ｂの表面の水素終端層８Ｂを保護するパッシベーション膜として機能する。ソース電極６Ｂ上及びドレイン電極７Ｂ上の絶縁膜１０Ｂは、ソース電極６Ｂ及びドレイン電極７Ｂとゲート電極１２Ｂとの間を絶縁する層間絶縁膜として機能する。
なお、シリコン酸化膜３Ｂ上の絶縁膜１０Ｂは、必要に応じて省略可能である。すなわち、ＦＥＴ１００Ｂのゲート絶縁膜１１Ｂはシリコン酸化膜３Ｂのみで構成してもよい。その場合は、例えばシリコン酸化膜３Ｂ上の絶縁膜１０Ｂのみを除去するためのフォトリソグラフィ工程とエッチング工程を適宜追加すればよい。
（作用効果）
第２実施形態のＦＥＴ１００Ｂでは、ダイヤモンド層２Ｂの表面上にシリコン酸化膜３Ｂ及びゲート電極１２Ｂを形成したＦＥＴを構成しており、第１実施形態と同様の効果を得ることができる。
本実施形態では、ソース領域及びドレイン領域のダイヤモンド層を、ノンドープではなく、ボロンドープ・ダイヤモンド層４Ｂとすることにより、ソース領域及びドレイン領域の低抵抗化を実現している。そのため、ＦＥＴ１００Ｂのオン電流を増加させることができる。
また、本実施形態では、シリコン酸化膜３Ｂよりもボロンドープ・ダイヤモンド層４Ｂの厚さを薄く形成しており、ボロンドープ・ダイヤモンド層４Ｂがシリコン酸化膜３Ｂの表面上に乗り上げて形成される庇部が存在しない。このように、ソース領域及びドレイン領域となるボロンドープ・ダイヤモンド層４Ｂが薄く、かつ庇部が存在しないことは、ＦＥＴ１００Ｂにおいて、ソース電極６Ｂとドレイン電極７Ｂとの間の電流経路が短くなることを意味するため、ＦＥＴ１００Ｂのオン電流を増加させることができる。更に、ＦＥＴ１００Ｂは、パワーデバイスにおいて重要な課題の一つであるノーマリオフ特性を達成している。
本実施形態においては、シリコン終端層５Ｂの形成は、ボロンドープ・ダイヤモンド層４Ｂの選択エピタキシャル成長工程で兼ねることができるため、従来よりも工程数を増加させることなく、シリコン終端層５Ｂを形成することができる。そのため、ＦＥＴ１００Ｂを作製するために、シリコン終端層５Ｂを形成する工程を別個に設ける特段の理由はないが、必要に応じて、シリコン終端層５Ｂを形成する工程を、ボロンドープ・ダイヤモンド層４Ｂの選択エピタキシャル成長工程と別個に設けてもよい。
例えば、ボロンドープ・ダイヤモンド層４Ｂの選択エピタキシャル成長条件を変更したい場合は、ボロンドープ・ダイヤモンド層４Ｂの選択エピタキシャル成長を終了した後の適切な段階で、シリコン終端層５Ｂを形成する工程として、上記の還元性雰囲気中での高温プラズマ処理を実施するようにすればよい。
また、例えば、ボロンドープ・ダイヤモンド層４Ｂの選択エピタキシャル成長を行わない場合、または、ボロンドープ・ダイヤモンド層４Ｂを使用しない構造のＦＥＴの場合は、ダイヤモンド層２Ｂの表面上にシリコン酸化膜３Ｂを形成した後の適切な段階で、シリコン終端層５Ｂを形成する工程として、上記の還元性雰囲気中での高温プラズマ処理を実施するようにすればよい。
（第１実施例）
第１実施例では、図１に示す構成のＦＥＴ１００Ａのサンプルを、上記第１実施形態に記載した製造方法に従って作製した。作製したＦＥＴ１００Ａの仕様は以下のとおりである。
ノンドープのダイヤモンド層２Ａとソース側及びドレイン側のダイヤモンド層４Ａはノンドープとし、厚さは２μｍとした。ソース側及びドレイン側のダイヤモンド層４Ａはノンドープとし、厚さは３３０ｎｍとした。シリコン酸化膜３Ａの厚さは２６０ｎｍ、絶縁膜１０Ａの厚さは１００ｎｍとし、ゲート絶縁膜１１Ａの厚さは、シリコン酸化膜３Ａの厚さと絶縁膜１０Ａの厚さの和である３６０ｎｍとした。ゲート電極１２Ａの厚さは１００ｎｍとした。
作製したＦＥＴ１００Ａの製造工程においては、ダイヤモンド基板１Ａは、窒素を含有したＩＢ型の結晶方位（１００）基板を使用した。まず、ダイヤモンド基板１Ａの表面上に、ノンドープのダイヤモンド層２Ａを２μｍの膜厚でエピタキシャル成長させて形成した。ノンドープのダイヤモンド層２Ａのエピタキシャル成長は、マイクロ波励起プラズマを用いた化学的気相成長法（Microwave Plasma Chemical Vapor Deposition）によって実施した。ノンドープのダイヤモンド層２Ａを形成後、ＵＶ－Ｏ３処理を行った。
続いて、ノンドープのダイヤモンド層２Ａの表面上に、プラズマＣＶＤ法によって、シリコン酸化膜３Ａを２６０ｎｍの厚さで形成した。プラズマＣＶＤの原料ガスはＴＥＯＳガスを使用し、成膜温度は３００℃とした。
次に、フォトレジストのマスクをシリコン酸化膜３Ａ上に形成した後、ＩＣＰ（Inductively Coupled Plasma、誘導結合プラズマ）－ＲＩＥ装置を用いて、シリコン酸化膜３Ａをエッチングした。エッチングガスには、Ｃ３Ｆ８を使用し、水素は使用せずにエッチング処理を行った。
次に、上記シリコン酸化膜３Ａエッチング処理で形成したシリコン酸化膜３Ａをマスクとして、上記シリコン酸化膜３Ａのエッチング処理によって露出したノンドープのダイヤモンド層２Ａ上に、ＣＶＤ法でノンドープ・ダイヤモンド層４Ａを選択エピタキシャル成長した。ノンドープ・ダイヤモンド層４Ａの厚さは３３０ｎｍとした。
ノンドープ・ダイヤモンド層４Ａの選択エピタキシャル成長は、温度を８００℃とし、水素を９９．５％、メタンを０．５％の還元性雰囲気中で、プラズマを放電させて実施した。
次に、ノンドープ・ダイヤモンド層４Ａ上及びシリコン酸化膜３Ａ上に、フォトリソグラフィ法で、ソース電極６Ａ及びドレイン電極７Ａを形成する領域のみが開口したフォトレジストマスクを形成した。続いて、露出させたノンドープ・ダイヤモンド層４Ａ上及びフォトレジストマスク上に、ソース電極６Ａ及びドレイン電極７Ａを構成する金属として、Ｔｉ、Ｐｔ及びＡｌからなる金属の積層膜を、電子ビーム蒸着法で順次成膜した。膜厚は、Ｔｉを２０ｎｍ、Ｐｔを３０ｎｍ、Ａｕを１００ｎｍとした。
次いで、アセトンを用いて、フォトレジスト及びフォトレジスト上に製膜された金属の積層膜を除去した。このように、リフトオフプロセスによって、ソース側のノンドープ・ダイヤモンド層４Ａの表面上にソース電極６Ａを形成し、ドレイン側のノンドープ・ダイヤモンド層４Ａの表面上にドレイン電極７Ａをそれぞれ形成した。続いて、Ｔｉ層をＴｉＣ化するカーバイド処理を行った。カーバイド処理では、まずダイヤモンド基板１Ａを水素ガス雰囲気において、５００℃、５０分間の加熱処理を行い、その後、ダイヤモンド基板１Ａを急冷した。これにより、Ｔｉ層とノンドープ・ダイヤモンド層４Ａとの間に、ＴｉＣからなる低抵抗のカーバイド層を形成した。
次に、ダイヤモンド基板１Ａを、４５０℃に加熱した状態で３０分間、水素プラズマに曝した。これによって、露出しているダイヤモンド層４Ａの表面を水素終端して、水素終端層８Ａを形成した。
次に、ＦＥＴ１００Ａのチャネル部となる領域上を覆うフォトレジスト３０を形成した。フォトレジスト３０をマスクとして、ＩＣＰ－ＲＩＥ装置を用いて、シリコン酸化膜３Ａをエッチングした。エッチングガスには、Ｃ３Ｆ８を使用し、水素は使用せずにエッチング処理を行った。
シリコン酸化膜３Ａのエッチング後、フォトレジスト３０を除去せずに、ダイヤモンド基板１Ａをプラズマリアクタ装置内で常温、大気圧で酸素プラズマに曝した。これにより、フォトレジスト３０で被覆されていないノンドープのダイヤモンド層２Ａ及びノンドープ・ダイヤモンド層４Ａの表面を酸素終端し、素子分離層９Ａを形成した。フォトレジスト３０で被覆されていない領域に位置する水素終端層８Ａは、この酸素プラズマ処理によって、水素終端されていた状態から酸素終端された状態に変化させた。
フォトレジスト３０を除去した後、絶縁膜１０ＡとなるＡｌ２Ｏ３を、ＡＬＤ装置において、トリメチルアルミニウムをＡｌの前駆体とし、水（Ｈ２Ｏ）を酸化剤として使用して、ダイヤモンド基板１Ａの温度を４５０℃として、１００ｎｍの厚さで形成した。
続いて、フォトリソグラフィ法及びウエットエッチング法を用いて、ソース電極６Ａ及びドレイン電極７Ａ上の絶縁膜１０Ａの一部を除去して、ボンディング用及びプローブ針のコンタクト用の開口を形成した。
続いて、絶縁膜１０Ａ上に、フォトリソグラフィ法で、ゲート電極１２Ａを形成する領域のみが開口したフォトレジストを形成した。次いで、電子ビーム蒸着法によりＡｌを１００ｎｍの厚さで、絶縁膜１０Ａ上に形成した後、アセトンによって、フォトレジスト及びフォトレジスト上に製膜されたＡｌを除去して、ゲート電極１２Ａを形成した。ゲート電極１２Ａ用の電極パッド（図示せず）は、ゲート電極１２Ａを図１の断面に対して垂直方向に延伸した位置で形成した。
作製したＦＥＴ１００Ａのサンプル１は、ノンドープのダイヤモンド層２Ａ上のシリコン酸化膜３Ａの幅ＬSiO2を６μｍ、ソース電極６Ａとドレイン電極７Ａとの間隔ＬSDを１６μｍ、ゲート幅Ｗを２５μｍとした。
サンプル１について、ドレイン電圧―ドレイン電流（ＶＤＳ―ＩＤＳ）特性を室温で測定した。この測定では、ドレイン電圧ＶＤＳを０Ｖ～－５０Ｖまで変化させた。ゲート電圧ＶＧＳは－６０Ｖ～＋４Ｖの範囲でプラス方向に＋４Ｖずつ変化させた。サンプル１のＶＤＳ―ＩＤＳ特性の測定結果を図２３Ａに示す。図２３Ａ横軸はＶＤＳ（Ｖ）であり、縦軸はＩＤＳをゲート幅Ｗで規格化した単位である[ｍＡ／ｍｍ]で示す。
図２３Ａに示すように、サンプル１は、良好なＶＤＳ―ＩＤＳ特性を示し、ドレイン電流ＩＤＳの最大値は、－１７ ｍＡ／ｍｍとなった。また、ゲート電圧ＶＧＳを変化させることにより、ドレイン電流ＩＤＳを良好に制御できていることを確認した。
続いて、サンプル１について、ゲート電圧―ドレイン電流（ＶＧＳ―ＩＤＳ）特性を室温で測定した。この測定では、ドレイン電圧ＶＤＳを－３０Ｖとし、ゲート電圧ＶＧＳを＋１０Ｖ～－４０Ｖまで増加させた。サンプル１のＶＧＳ―ＩＤＳ特性の測定結果を図２３Ｂ及び図２３Ｃに示す。図２３Ｂの横軸はＶＧＳ（Ｖ）であり、縦軸はＩＤＳをゲート幅Ｗで規格化した単位として「（－ＩＤＳ）０．５（Ａ０．５／ｍｍ０．５）」を使用し、リニアスケールで示す。図２３Ｃの横軸はＶＧＳ（Ｖ）であり、縦軸の単位は－ＩＤＳ（Ａ）として対数スケールで示す。
図２３Ｂ及び図２３Ｃに示すように、サンプル１は良好なＶＧＳ―ＩＤＳ特性を示した。図２３Ｂに示す結果により、ＦＥＴ１００Ａの閾値電圧ＶＴは－１９Ｖであり、ゲート電圧ＶＧＳ＝０Ｖにおいて電流が流れないノーマリオフを実現していることを確認した。また、図２３Ｃに示す結果により、ＦＥＴ１００Ａのオン電流とオフ電流の差が約７桁あることを確認した。
上記のＦＥＴ１００Ａのサンプル１測定結果より、ＦＥＴ１００Ａは良好なトランジスタ特性を有しており、その特性はパワーデバイス用のＦＥＴとして必要な水準を満たしていることを確認した。
（第２実施例）
第２実施例では、図２０に示す構成のＦＥＴ１００Ｂのサンプルを、上記第２実施形態に記載した製造方法に従って作製した。作製したＦＥＴ１００Ｂの仕様は以下のとおりである。
ダイヤモンド層２Ｂはノンドープとし、厚さは２μｍとした。ソース側及びドレイン側のダイヤモンド層４Ｂはボロンドープとし、厚さは１３０ｎｍとした。シリコン酸化膜３Ｂの厚さは２６０ｎｍ、絶縁膜１０Ｂの厚さは１００ｎｍとし、ゲート絶縁膜１１Ｂの厚さは、シリコン酸化膜３Ｂの厚さと絶縁膜１０Ｂの厚さの和である３６０ｎｍとした。ゲート電極１２Ｂの厚さは１００ｎｍとした。
作製したＦＥＴ１００Ｂの製造方法について説明する。シリコン酸化膜３Ｂの形成と及びボロンドープ・ダイヤモンド層４Ｂの形成について説明し、その他の第１実施例と同様の工程については説明を省略する。
ノンドープのダイヤモンド層２Ｂの表面上に、プラズマＣＶＤ法によって、シリコン酸化膜３Ｂを２６０ｎｍの膜厚で形成した。プラズマＣＶＤの原料ガスはＴＥＯＳガスを使用し、成膜温度は３００℃とした。
次に、フォトレジストのマスクをシリコン酸化膜３Ｂ上に形成した後、ＩＣＰ－ＲＩＥ装置を用いて、シリコン酸化膜３Ｂをエッチングした。エッチングガスには、Ｃ３Ｆ８を使用し、水素は使用せずにエッチング処理を行った。
次に、エッチング処理後のシリコン酸化膜３Ｂをマスクとして、上記シリコン酸化膜３Ｂのエッチング処理によって露出したノンドープのダイヤモンド層２Ｂ上に、ＣＶＤ法でｐ型の不純物であるボロンをドープしたダイヤモンド層４Ｂを選択エピタキシャル成長した。ボロンドープ・ダイヤモンド層４Ｂの膜厚は１３０ｎｍとした。
ボロンドープ・ダイヤモンド層４Ｂの選択エピタキシャル成長は、温度を９６０℃とし、水素を８５％、メタンを５％、及び、ＴＭＢ１％とＴＭＢ希釈用水素９９％とからなる混合ガスを１０％加えた還元性雰囲気中で、プラズマを放電させて実施した。還元性雰囲気中のガス比率は、正確には、水素９４．９％、メタン５％、ＴＭＢ０．１％となった。形成したボロンドープ・ダイヤモンド層４Ｂには、ボロンが１×１０２１ｃｍ－３の濃度で含まれていることを確認した。
なお、メタン（ＣＨ４）には４個の水素原子が含まれている。そのため、５％のメタン中に含まれる水素原子によって、選択エピタキシャル成長中の実質的な水素濃度は９４．９％よりも高くなっていたと考えられる。
作製したＦＥＴ１００Ｂのサンプル２は、ノンドープのダイヤモンド層２Ｂ上のシリコン酸化膜３Ｂの幅ＬSiO2を６μｍ、ソース側とドレイン側のボロンドープ・ダイヤモンド層４Ｂの間隔ＬSDはＬSiO2と同じ６μｍ、ソース電極６Ａとドレイン電極７Ａとの間隔を１６μｍ、ゲート幅Ｗを２５μｍとした。測定条件及びグラフで示す単位について第１実施例と同じ場合は説明を省略する。
サンプル２について、ドレイン電圧―ドレイン電流（ＶＤＳ―ＩＤＳ）特性を室温で測定した結果を図２４Ａに示す。図２４Ａに示すように、サンプル２は、良好なＶＤＳ―ＩＤＳ特性を示し、ドレイン電流ＩＤＳの最大値は、－１６５ ｍＡ／ｍｍとなった。
続いて、サンプル２について、ゲート電圧―ドレイン電流（ＶＧＳ―ＩＤＳ）特性を室温で測定した結果を図２４Ｂ及び図２４Ｃに示す。この測定では、ドレイン電圧ＶＤＳを－１０Ｖとし、ゲート電圧ＶＧＳを＋３０Ｖ～－３０Ｖまで増加させた。
図２４Ｂ及び図２４Ｃに示すように、サンプル２は良好なＶＧＳ―ＩＤＳ特性を示した。図２４Ｂに示す結果により、ＦＥＴ１００Ｂの閾値電圧ＶＴは－６Ｖであり、ゲート電圧ＶＧＳ＝０Ｖにおいて電流が流れないノーマリオフを実現していることを確認した。また、図２４Ｃに示す結果により、ＦＥＴ１００Ｂのオン電流とオフ電流の差が約８桁あることを確認した。
上記のＦＥＴ１００Ｂのサンプル２の測定結果より、ＦＥＴ１００Ａは良好なトランジスタ特性を有しており、その特性はパワーデバイス用のＦＥＴとして必要な水準を満たしていることを確認した。ドレイン電流ＩＤＳの最大値については、ＦＥＴ１００ＢはＦＥＴ１００Ａの約１０倍の値を示した。これは、ソース領域及びドレイン領域を、ノンドープ・ダイヤモンド層４Ａよりも低抵抗のボロンドープ・ダイヤモンド層４Ｂで構成した効果であると考えられる。
更に、ノンドープ・ダイヤモンド層４Ａとソース電極６Ａ及びドレイン電極７Ａとのコンタクト抵抗よりも、ボロンドープ・ダイヤモンド層４Ｂとソース電極６Ｂ及びドレイン電極７Ｂとのコンタクト抵抗の方が低い。加えて、ＦＥＴ１００Ａのノンドープ・ダイヤモンド層４Ａの厚さは３３０ｎｍであり、かつ庇部４ａを有しているのに対して、ＦＥＴ１００Ｂのボロンドープ・ダイヤモンド層４Ｂの厚さは１５０ｎｍであり、庇部４ａを有していない。すなわち、ＦＥＴ１００Ｂの場合は、ソースからドレインに至る電流経路に、ＦＥＴ１００Ａよりも抵抗が高くかつ厚みのある直列抵抗成分が接続されていることになる。以上説明した理由により、ＦＥＴ１００ＡとＦＥＴ１００Ｂとで、ドレイン電流ＩＤＳに違いが生じていると考えられる。
（第３実施例）
第３実施例では、シリコン終端層５Ｂを分析するためのサンプル（以下、サンプル３と称する）を作製し、ＸＰＳ（X-ray Photoelectron Spectroscopy）を用いて分析を行った。
サンプル３は、ダイヤモンド基板１Ｂ上にノンドープのダイヤモンド層２Ｂとシリコン酸化膜３Ｂを形成した後に、ボロンドープ・ダイヤモンド層４Ｂを選択エピタキシャル成長せずに、還元性雰囲気中でプラズマ処理のみを行い、シリコン酸化膜３Ｂを除去することで作製した。ノンドープのダイヤモンド層２Ｂ及びシリコン酸化膜３Ｂの形成方法と厚さは、第２実施例と同一である。
サンプル３の製造工程においては、ダイヤモンド基板１Ｂは、窒素を含有したＩＢ型の結晶方位（１００）基板を使用した。まず、ダイヤモンド基板１Ｂの表面上に、ノンドープのダイヤモンド層２Ｂを２μｍの厚さでエピタキシャル成長させて形成した。続いて、ノンドープのダイヤモンド層２Ｂの表面をクリーニングし、酸素終端するために、硫酸と硝酸を３：１の割合で含む熱混酸によって洗浄した後、ＵＶ－Ｏ３処理を行った。
続いて、ノンドープのダイヤモンド層２Ｂの表面上に、プラズマＣＶＤ法によって、シリコン酸化膜３Ｂを２６０ｎｍの厚さで形成した。プラズマＣＶＤの原料ガスはＴＥＯＳ（Tetraethoxysilane、テトラエトキシシラン)ガスを使用し、成膜温度は３００℃とした。
次に、ボロンドープ・ダイヤモンド層４Ｂを選択エピタキシャル成長を実施しない以外は、実施例２と同一の条件での処理、すなわち、温度を９６０℃とし、水素を８５％、メタンを５％、及び、ＴＭＢ１％とＴＭＢ希釈用水素９９％からなる混合ガス１０％を加えた還元性雰囲気中で、プラズマを放電させた処理を実施した。ＴＭＢ希釈用水素の量を含めると、還元性雰囲気中のガス比率は、正確には、水素９４．９％、メタン５％、ＴＭＢ０．１％となった。
続いて、フッ化水素を用いて、ノンドープのダイヤモンド層２Ｂの表面上に形成されているシリコン酸化膜３Ｂを除去することで、サンプル３を作製した。
図２５Ａ及び図２５Ｂにサンプル３をＸＰＳで測定した結果を示す。図２５Ａ及び図２５Ｂの横軸は結合エネルギー（Binding Energy）、縦軸ｃ／ｓは検出強度を示している。図２５Ａはワイドスキャンモードでの分析結果であり、結合エネルギーが５０～５５０ｅＶまでの範囲で検出されたピークを示している。図２５Ａに示すように、２８０ｅＶ近辺に、Ｃ１の強いピークが存在していることを確認した。また、１００ｅＶ付近にＳｉ２ｐのピークと、１６０ｅＶ付近にＳｉ２ｓのピークを確認した。
ワイドスキャンモードでＣ１の強いピークを確認した付近である２８０ｅＶ～２９０ｅＶの範囲を、分解能の高いナロースキャンモードで測定した結果を図２５Ｂに示す。図２５Ｂに示すように、２８４．７９ｅＶで、Ｃ－Ｃが検出された。更に、２８３．９３ｅＶにＣ－Ｓｉに由来する化学シフトによるピークが観測された。
シリコン酸化膜３Ｂを除去した後のノンドープのダイヤモンド層２Ｂ表面のＸＰＳ分析によって、上記のようなピークが確認されたことは、サンプル３のシリコン酸化膜３Ｂとノンドープのダイヤモンド層２Ｂとの界面に、シリコン終端層５Ｂが形成されていたことを示している。すなわち、ボロンドープ・ダイヤモンド層４Ｂを選択エピタキシャル成長せずに、還元性雰囲気中でのプラズマ処理のみで、シリコン終端層５Ｂが形成されることを確認した。このことは、シリコン終端層５Ａ形成処理と、ボロンドープ・ダイヤモンド層４Ｂの選択エピタキシャル成長処理は独立して実施が可能であることを示している。ボロンドープ・ダイヤモンド層４Ｂの選択エピタキシャル成長を行わない場合、または、ボロンドープ・ダイヤモンド層４Ｂを使用しない構造のＦＥＴの場合は、ノンドープのダイヤモンド層２Ｂの表面上にシリコン酸化膜３Ｂを形成した後の適切な段階で、シリコン終端層５Ｂを形成する工程として、上記の還元性雰囲気中での高温プラズマ処理を実施することが可能であることが確認できた。このことは、ノンドープ・ダイヤモンド層４Ａとシリコン終端層５Ａの形成処理に関しても同様と考えられる。
サンプル３のＣ１ピークは、モノレイヤーのＣ－Ｓｉ結合をＸＰＳで分析した非特許文献１のＣ１よりも強い強度を示した（非特許文献１のFig.2を参照）。このことは、ノンドープのダイヤモンド層２Ｂとシリコン酸化膜３Ｂとの界面には、Ｃ－Ｓｉ結合を含むシリコン終端層５Ｂが単層ではなく、複数の層存在している可能性を示している。このことは、ノンドープ・ダイヤモンド層４Ａとシリコン終端層５Ａの形成処理に関しても同様と考えられる。
（第４実施例）
第４実施例では、第１実施例と同様にノンドープ・ダイヤモンド層４Ａを形成した段階まで作製した分析用サンプルを作製した（以下、サンプル４と称する）。サンプル４の断面観察と元素分析には、第１実施例と同様にノンドープ・ダイヤモンド層４Ａを形成した段階まで作製した分析用サンプルを使用した。サンプル４は、断面観察と元素分析をフッ化水素（ＨＦ）で処理した後に、ＴＥＭ（Transmission Electron Microscopy）による観察及びＴＥＭの観察部位に対してＸ線による元素分析を行った。Ｘ線による元素分析には、ＥＤＳ（Energy dispersive X-ray spectroscopy）装置を用いた。
図２６Ａは、サンプル４の断面のＴＥＭ観察画像である。観察には、ＨＡＡＤＦ－ＳＴＥＭ(High-angle Annular Dark Field Scanning TEM)を使用した。観察部位は、ＦＥＴ１００Ａにおいて、シリコン酸化膜３Ａとダイヤモンド層２Ａとノンドープ・ダイヤモンド層４Ａとが接するコーナー部とした。
図２６Ａにおいて、ダイヤモンド層２Ａは図中の下に「CVD diamond」と記載のある領域に横方向に存在している。ノンドープ・ダイヤモンド層４Ａは、図中左側の「SG diamond」と記載のある領域に縦方向に存在する。シリコン酸化膜３ＡはＴＥＭ観察前のフッ化水素の処理で溶解しており、図中の中央から右上に掛けての暗い領域が、フッ化水素処理前にシリコン酸化膜３Ａが存在していた領域である。
続いて、図２６Ａと同じサンプル４の同一部位において、Ｘ線による元素分析を行った。ダイヤモンド層２Ａ及びノンドープ・ダイヤモンド層４Ａが存在する領域全体にＣ原子が検出された（図２６Ｂ）。そして、ダイヤモンド層２Ａとシリコン酸化膜３Ａの界面（図中の横方向）、及び、ノンドープ・ダイヤモンド層４Ａとシリコン酸化膜３Ａの界面（図中の縦方向）には、Ｓｉ原子がそれぞれの界面に沿って検出された（図２６Ｃ）。図２６Ｃに示すように。Ｓｉ原子は帯状に分布していることが確認できた。
図２６Ｄは、元素分析の結果を説明するための模式図である。シリコン酸化膜３Ａはフッ化水素に溶解して除去される。一方、Ｃ－Ｓｉ結合はフッ化水素に溶解せず除去されない。このことは、図２６Ｃにおいて検出されたＳｉ原子は、シリコン酸化膜３Ａ中に存在していたＳｉ原子ではなく、Ｃ－Ｓｉ結合中のＳｉ原子であることを明確に示している。すなわち、以上の元素分析の結果から、ダイヤモンド層２Ａとシリコン酸化膜３Ａの界面、及び、ノンドープ・ダイヤモンド層４Ａとシリコン酸化膜３Ａの界面には、Ｃ－Ｓｉ結合を含むシリコン終端層５Ａが存在していることが明らかとなった。また、これにより、発明者らは、これらのＣ－Ｓｉ結合は、シリコン酸化膜３Ａから還元反応によって脱離したＳｉ原子が、ダイヤモンド層２Ａ及びダイヤモンド層４Ａ中のＣ原子と反応して形成されたものであるとの結論に至った。
１００Ａ、１００Ｂ ダイヤモンド電界効果トランジスタ
１Ａ、１Ｂ ダイヤモンド基板
２Ａ、２Ｂ ダイヤモンド層
３Ａ、３Ｂ シリコン酸化膜
４Ａ ノンドープのダイヤモンド層
４ａ 庇部
４Ｂ、ボロンドープのダイヤモンド層
５Ａ、５Ｂ シリコン終端層
６Ａ、６Ｂ ソース電極
７Ａ、７Ｂ ドレイン電極
８Ａ、８Ｂ 水素終端層
９Ａ、９Ｂ 素子分離層
１０Ａ、１０Ｂ 絶縁膜
１１Ａ、１１Ｂ ゲート絶縁膜
１２Ａ、１２Ｂ ゲート電極
３０ フォトレジスト

Claims (15)

  1. 第１のダイヤモンド層と、
    前記第１のダイヤモンド層の表面に設けられたシリコン酸化膜を含むゲート絶縁膜と、前記第１のダイヤモンド層の表面に互いに離間して設けられたソース領域及びドレイン領域と、前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
    前記第１のダイヤモンド層と前記シリコン酸化膜との界面に、炭素原子とシリコン原子との結合からなるＣ－Ｓｉ結合を主として含むシリコン終端層を含む、
    ことを特徴とするダイヤモンド電界効果トランジスタ。
  2. 前記ソース領域及び前記ドレイン領域は、前記第１のダイヤモンド層の表面において前記シリコン酸化膜が形成された以外の領域に形成された第２のダイヤモンド層である
    ことを特徴とする請求項１に記載のダイヤモンド電界効果トランジスタ。
  3. 前記第２のダイヤモンド層と前記シリコン酸化膜との界面に、炭素原子とシリコン原子との結合からなるＣ－Ｓｉ結合を主として含むシリコン終端層を含む
    ことを特徴とする請求項２に記載のダイヤモンド電界効果トランジスタ。
  4. 前記第１のダイヤモンド層と前記シリコン酸化膜との界面及び前記第２のダイヤモンド層と前記シリコン酸化膜との界面に、前記Ｃ－Ｓｉ結合を主として含むシリコン終端層を複数含む
    ことを特徴とする請求項３に記載のダイヤモンド電界効果トランジスタ。
  5. 前記第２のダイヤモンド層は、ノンドープのダイヤモンド層である
    ことを特徴とする請求項２～４のいずれか１項に記載のダイヤモンド電界効果トランジスタ。
  6. 前記第２のダイヤモンド層は、ｐ型の不純物がドープされたダイヤモンド層である
    ことを特徴とする請求項２～４のいずれか１項に記載のダイヤモンド電界効果トランジスタ。
  7. 前記ソース領域及び前記ドレイン領域の前記第２のダイヤモンド層の表面上に、前記ソース領域及び前記ドレイン領域の端部から所定の間隔を設けてそれぞれ接続されたソース電極及びドレイン電極を備え、
    少なくとも前記所定の間隔内の前記第２のダイヤモンド層の表面に、炭素原子と水素原子との結合からなるＣ－Ｈ結合を含む水素終端層を含む
    ことを特徴とする請求項２～６のいずれか１項に記載のダイヤモンド電界効果トランジスタ。
  8. 第１のダイヤモンド層の表面にシリコン酸化膜を形成する工程と、
    前記第１のダイヤモンド層の表面にソース領域及びドレイン領域を形成する工程と、
    前記シリコン酸化膜を含むゲート絶縁膜上にゲート電極を形成する工程と、
    前記第１のダイヤモンド層と前記シリコン酸化膜との界面に炭素原子とシリコン原子との結合からなるＣ－Ｓｉ結合を含むシリコン終端層を形成する工程とを含み、
    前記第１のダイヤモンド層の表面に前記ソース領域及び前記ドレイン領域を形成する工程は、前記シリコン酸化膜の一部を除去し、前記第１のダイヤモンド層の表面の一部を露出させる工程と、前記第１のダイヤモンド層の露出させた表面に第２のダイヤモンド層を選択エピタキシャル成長させる工程を含む
    ことを特徴とするダイヤモンド電界効果トランジスタの製造方法。
  9. 前記第２のダイヤモンド層と前記シリコン酸化膜との界面に、炭素原子とシリコン原子との結合からなるＣ－Ｓｉ結合を含むシリコン終端層を形成する工程を含む
    ことを特徴とする請求項８に記載のダイヤモンド電界効果トランジスタの製造方法。
  10. 前記第１のダイヤモンド層と前記シリコン酸化膜との界面にＣ－Ｓｉ結合を含むシリコン終端層を形成する工程及び前記第２のダイヤモンド層と前記シリコン酸化膜との界面にＣ－Ｓｉ結合を含むシリコン終端層を形成する工程は、前記界面に前記Ｃ－Ｓｉ結合を含むシリコン終端層を複数形成する工程である
    ことを特徴とする請求項９に記載のダイヤモンド電界効果トランジスタの製造方法。
  11. 第１のダイヤモンド層の表面にシリコン酸化膜を形成する工程と、
    前記第１のダイヤモンド層の表面にソース領域及びドレイン領域を形成する工程と、
    前記シリコン酸化膜を含むゲート絶縁膜上にゲート電極を形成する工程と、
    前記第１のダイヤモンド層と前記シリコン酸化膜との界面に炭素原子とシリコン原子との結合からなるＣ－Ｓｉ結合を含むシリコン終端層を形成する工程とを含み、
    前記Ｃ－Ｓｉ結合を含むシリコン終端層を形成する工程は、還元性雰囲気中でのプラズマ処理を含む
    ことを特徴とするダイヤモンド電界効果トランジスタの製造方法。
  12. 前記第１のダイヤモンド層と前記シリコン酸化膜との界面にＣ－Ｓｉ結合を含むシリコン終端層を形成する工程と、前記第２のダイヤモンド層と前記シリコン酸化膜との界面にＣ－Ｓｉ結合を含むシリコン終端層を形成する工程と、前記第１のダイヤモンド層の露出させた表面に前記第２のダイヤモンド層を選択エピタキシャル成長させる工程とを、同一の還元性雰囲気中でのプラズマ処理にて同時に実施する
    ことを特徴とする請求項９に記載のダイヤモンド電界効果トランジスタの製造方法。
  13. 前記第２のダイヤモンド層を選択エピタキシャル成長させる工程は、ノンドープのダイヤモンド層をエピタキシャル成長させる工程である
    ことを特徴とする請求項８に記載のダイヤモンド電界効果トランジスタの製造方法。
  14. 前記第２のダイヤモンド層を選択エピタキシャル成長させる工程は、ｐ型の不純物をドープしたダイヤモンド層をエピタキシャル成長させる工程である
    ことを特徴とする請求項８に記載のダイヤモンド電界効果トランジスタの製造方法。
  15. 前記第２のダイヤモンド層の表面上に、前記シリコン酸化膜の端部から所定の間隔を設けてそれぞれ接続されたソース電極及びドレイン電極を形成する工程と、
    少なくとも前記所定の間隔内の前記第２のダイヤモンド層の表面に、炭素原子と水素原子との結合からなるＣ－Ｈ結合を含む水素終端層を形成する工程とを含む
    ことを特徴とする請求項８に記載のダイヤモンド電界効果トランジスタの製造方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175278A (ja) 2003-12-12 2005-06-30 Kobe Steel Ltd ダイヤモンド半導体素子及びその製造方法
JP2006216716A (ja) 2005-02-02 2006-08-17 Kobe Steel Ltd ダイヤモンド電界効果トランジスタ及びその製造方法
JP2020035917A (ja) 2018-08-30 2020-03-05 学校法人早稲田大学 ダイヤモンド電界効果トランジスタ及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799318A (ja) * 1993-09-28 1995-04-11 Kobe Steel Ltd ダイヤモンド薄膜電界効果トランジスタ及びその製造方法
JP3364119B2 (ja) * 1996-09-02 2003-01-08 東京瓦斯株式会社 水素終端ダイヤモンドｍｉｓｆｅｔおよびその製造方法
JP4817813B2 (ja) * 2005-11-15 2011-11-16 株式会社神戸製鋼所 ダイヤモンド半導体素子及びその製造方法
JP6218062B2 (ja) 2012-08-24 2017-10-25 学校法人早稲田大学 電力素子、電力制御機器、電力素子の製造方法
US11043598B2 (en) * 2018-11-30 2021-06-22 International Business Machines Corporation Vertical field effect transistor with low-resistance bottom source-drain contact

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175278A (ja) 2003-12-12 2005-06-30 Kobe Steel Ltd ダイヤモンド半導体素子及びその製造方法
JP2006216716A (ja) 2005-02-02 2006-08-17 Kobe Steel Ltd ダイヤモンド電界効果トランジスタ及びその製造方法
JP2020035917A (ja) 2018-08-30 2020-03-05 学校法人早稲田大学 ダイヤモンド電界効果トランジスタ及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
原 壮志 ほか，ダイヤモンド上ＳｉＯ２ゲート絶縁膜の形成と評価，第６２回応用物理学会春季学術講演会講演予稿集，公益社団法人応用物理学会，2015年

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