JP7483807B2 - ローカルパッシブマトリクスディスプレイ - Google Patents

Description

本明細書に記載の実施形態はディスプレイシステムに関し、より具体的には、パッシブマトリクスディスプレイ及び動作方法に関する。

（関連出願の相互参照）
本出願は、２０１８年５月９日に出願された米国特許仮出願第６２／６６９，２９３号の優先権の利益を主張し、同文献は本明細書において参照により援用されている。

ディスプレイパネルは、広範囲の電子デバイスに利用されている。一般的なタイプのディスプレイパネルには、例えば発光ダイオード（ＬＥＤ）などの画素素子がそれぞれ個別に駆動されてデータフレームを表示し得るアクティブマトリクスディスプレイパネルと、画素素子の行及び列がデータフレーム内で駆動され得るパッシブマトリクスディスプレイパネルとが含まれる。基板及び機器のサイズ制限に課される限界をディスプレイパネルの寸法が超える、タイルドディスプレイに向けて、アクティブマトリクスとパッシブマトリクスの両方が提案されてきている。

ローカルパッシブマトリクスディスプレイ及び動作方法について記載される。一実施形態では、ディスプレイは、ＬＥＤの行及び列からなるマトリクスに結合された、画素ドライバチップを含む。画素ドライバチップはディスプレイにわたって複数行に配置されていてもよく、各画素ドライバチップが別個の部分を有して、別々のＬＥＤマトリクスを操作してもよい。ある構成では、各画素ドライバチップの一部分が、対応する１つのマトリクスを制御するために、デフォルトでアクティブになっている。別の構成では、ある画素ドライバチップの両方の部分が、複数の対応するマトリクスを制御するために、デフォルトでアクティブになっている。そのような構成では、画素ドライバチップからなる行は、プライマリ（アクティブ）画素ドライバチップ及び冗長（非アクティブ）画素ドライバチップからなる行に配置されてもよい。実施形態によるディスプレイは、表示領域の縁部を曲線状にし、表示領域の縁部とディスプレイ基板の縁部との距離（境界）を短くして製造されてもよい。このことは、いくつかの実施形態では、表示領域の画素ドライバチップの中に行ドライバを分散させることによって容易になり得る。行ドライバチップを分散させることは、更に、タイルドディスプレイの配置及び、表示領域からの切り抜きを容易にし得る。

一実施形態による、プライマリ画素ドライバチップ及び冗長画素ドライバチップからなる行を含む、ローカルパッシブマトリクスディスプレイの概略上面図である。 一実施形態による、画素ドライバチップの端子に結合した発光ダイオード（ＬＥＤ）のマトリクスの概略図である。 一実施形態による、冗長画素ドライバチップのペアによって駆動される冗長ＬＥＤペアのマトリクスの概略図である。 一実施形態による、プライマリ画素ドライバチップと冗長画素ドライバチップからなるペアによって駆動される、プライマリＬＥＤ及び冗長ＬＥＤのアノード接続の概略上面図である。 一実施形態による、図４ＡのプライマリＬＥＤ及び冗長ＬＥＤへのカソード接続の概略上面図である。 一実施形態による、行ドライバチップの入力／出力端子の概略図である。 一実施形態による、画素ドライバチップの入力／出力端子の概略図である。 一実施形態による、ローカルパッシブマトリクスディスプレイの画素ドライバチップ配列へのデータ信号ライン及びデータクロック信号ラインのパネル接続図である。 一実施形態による、ローカルパッシブマトリクスディスプレイの画素ドライバチップ配列への出射クロック信号ラインのパネル接続図である。 一実施形態による、画素ドライバチップ列への部分更新信号ラインの概略レイアウト図である。 一実施形態による、画素ドライバチップ内で画素ビットに対して設定ビットをラッチする方法を示すタイミング図である。 一実施形態による、部分更新信号ラインを有する画素ドライバチップ内で画素ビットに対して設定ビットをラッチする方法の代替タイミング図である。 一実施形態による、行ドライバ列内でデータクロック信号を生成する回路図である。 一実施形態による行ドライバ構成を説明する、単一の行ドライバの回路図である。 一実施形態による、ローカルパッシブマトリクスディスプレイの画素ドライバチップデータ更新及び、ＬＥＤ出射の進行を示す図である。 一実施形態による、複数のクロック位相を示す、図９Ａのパネルタイミング図の拡大図である。 一実施形態による、画素ドライバチップの、プログラム可能な行開始の特徴を示す図である。 一実施形態による、各画素ドライバチップのマスター部分がデフォルトでアクティブである場合の、画素ドライバチップのデータ更新及びＬＥＤ出射の進行を示す図である。 一実施形態による、図１０Ａのローカルパッシブマトリクスディスプレイを操作する方法による、冗長性に誘起される変動のためのタイミングギャップマージンの図である。 一実施形態による、デフォルトでプライマリ画素ドライバチップがアクティブで冗長画素ドライバチップが非アクティブである場合の、画素ドライバチップのデータ更新及びＬＥＤ出射の進行を説明する図である。 一実施形態による、図１１Ａのローカルパッシブマトリクスディスプレイを操作する方法による、冗長性に誘起される変動のためのタイミングギャップマージンの図である。 一実施形態による、デフォルトモードで画素ドライバチップの行が１行おきにプライマリ行であり、両方の部分すなわちスライスがアクティブである場合の、ローカルパッシブマトリクスディスプレイの画素ドライバチップのデータ更新及びＬＥＤ出射の進行を説明する図である。 一実施形態による、非アクティブのプライマリ画素ドライバチップを含む、ローカルパッシブマトリクスディスプレイの画素ドライバチップのデータ更新及びＬＥＤ出射の進行を示す図である。 実施形態による、曲線状にした表示領域を有するディスプレイの画素ドライバチップ及び行ドライバチップの構成の概略上面図である。 実施形態による、曲線状にした表示領域を有するディスプレイの画素ドライバチップ及び行ドライバチップの構成の概略上面図である。 実施形態による、曲線状にした表示領域を有するディスプレイの画素ドライバチップ及び行ドライバチップの構成の概略上面図である。 一実施形態による、分散型行ドライバを含むローカルパッシブマトリクスディスプレイの概略上面図である。 一実施形態による、分散型冗長行ドライバを含むローカルパッシブマトリクスディスプレイの概略上面図である。 一実施形態による、丸い角部と、ゼロに近い縁取りとを有する、タイルドディスプレイの概略上面図である。 一実施形態による、ローカルパッシブマトリクスディスプレイの分散型行ドライバチップ及び画素ドライバチップによって駆動される、結束された信号ラインの行レベルデータ及び出射制御信号の接続を示す詳細なパネル接続図である。 一実施形態による、図１８のパネル接続図の拡大図である。 一実施形態による、分散型行ドライバチップへの行選択トークンの伝播のパネル接続図である。 実施形態による、一般的な差別化ローカルパッシブマトリクスタイルサイズのソリューション概要を示す、様々なＬＥＤの行数及び列数のローカルパッシブマトリクス構成の概略レイアウト図である。 実施形態による、差別化ローカルパッシブマトリクスタイルサイズのソリューション概要を示す、様々なＬＥＤの行数及び列数のローカルパッシブマトリクス構成の概略レイアウト図である。 実施形態による、差別化ローカルパッシブマトリクスタイルサイズのソリューション概要を示す、様々なＬＥＤの行数及び列数のローカルパッシブマトリクス構成の概略レイアウト図である。 一実施形態による、８行の赤色のローカルパッシブマトリクスタイルのタイミング図である。 赤色及び青色の両方のローカルパッシブマトリクスタイルのタイミング図である。 一実施形態による、２つの連続する青色列が同時に出射する場合の、タイミング図である。 一実施形態による、タイル内の行数（ｘ）のいくつかの選択肢に対して、１つのディスプレイに必要な総シリコン面積の関係を列数の関数として示す、スケーリンググラフ。 一実施形態による、差別化ＬＰＭタイル内の経路の概略上面図である。

実施形態は、ローカルパッシブマトリクスディスプレイ及び動作方法を説明する。ディスプレイ内のＬＥＤのアドレス指定のために、小型のシリコン画素ドライバチップの使用を提案する。画素ドライバチップは、マイクロＬＥＤ（μＬＥＤ）の効率的な駆動に必要になることのある、より高い電流を供給することができ、これらのμＬＥＤは、最大幅寸法が、２０μｍ未満、１０μｍ、又は５μｍ未満などの、１００μｍ未満である、無機半導体ベースのＬＥＤであってもよい。小型シリコン画素ドライバチップは、薄膜トランジスタ（ＴＦＴ）バックプレーンと比較してより高いトランジスタの安定性を有し得、また、画素ドライバチップにパルス幅変調（pulse width modulation、ＰＭＷ）を組み込むことができ得る。これにより、ＰＷＭを使用して最適の効率点でμＬＥＤを駆動できるようになり、グレーレベルを生成する。

いわゆる直接駆動モードは、画素ドライバチップの最も単純な実装であり得、このモードでは、１つのＬＥＤごとに、１つの画素ドライバチップへの２つの接続があり、画素ドライバチップ内の１つの電流源が１つのＬＥＤを制御する。実施形態によれば、１つの電流源が多数のＬＥＤによって時分割多重方式で共有される、ローカルパッシブマトリクス（local passive matrix、ＬＰＭ）構成が実装される。ＬＰＭ手法は、直接駆動の手法と比較して、使用するシリコン面積が少なく、費用を節約し得る。加えて、利用可能なアドレス指定時間全体を１つの列内の全てのＬＥＤが共有するので、直接駆動モードと比較して、ＬＰＭでは各ＬＥＤが光を出射する合計時間が短縮され得る。例えば、図３を簡単に参照すると、各ＬＰＭタイルが６列８行を含む例では、各ＬＥＤが、利用可能なアドレス指定時間全体の１／８だけアクティブになり得る。

様々な実施形態では、図を参照して説明する。しかしながら、ある実施形態はこれらの特定の詳細うちの１つ以上を用いることなく、また、他の既知の方法及び構成と組み合わせることで実施することができる。以下の説明では、実施形態の徹底的な理解を提供するために、特定の構成、寸法、及びプロセスなど、多数の特定の詳細について述べる。他の事例では、実施形態を不必要に曖昧にしないように、よく知られている技法及び構成要素については、特に詳細には説明しない。本明細書全体にわたって、「一実施形態」への参照は、その実施形態に関連して記載する特定の特徴、構造体、構成、又は特性が、少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体にわたって様々な場所における「一実施形態では」という語句への言及は、必ずしも同じ実施形態を参照しているとは限らない。更に、特定の特徴、構造、構成又は特性は、１つ以上の実施形態において任意に好適に組み合わせてもよい。

一態様では、いくつかの実施形態で、画素ドライバチップが表示領域のあちらこちらに分散されて画素のマトリクスを駆動する、ローカルパッシブマトリクス（ＬＰＭ）ディスプレイについて説明する。画素ドライバの全てのピンがそれぞれ１つのＬＥＤに接続される直接駆動の手法と比較して、実施形態によるＬＰＭ配置では、１）画素ドライバに関連するシリコン面積、及び、２）パネルのピークパネル電流を著しく低減し得る。いくつかの実施形態では、画素ドライバチップはＬＥＤとＬＥＤの間に分散される。そのような構成には、ディスプレイ基板の同じ側にあるＬＥＤとＬＥＤの間に横方向に存在する画素ドライバチップを含んでもよい。複雑さに応じて、画素ドライバチップは、対応するＬＥＤマトリクスよりも長くてもよい（例えば、対応するマトリクスの行長よりも幅広い）。その結果、画素ドライバチップは、互い違いに、例えばジグザグパターンの行に配置されてもよい。画素ドライバチップは、必ずしもＬＥＤと同じ表面上に、又はＬＥＤとＬＥＤの間に取り付けられなくてもよい。本明細書に記載される全ての実施形態によれば、画素ドライバチップはまた、ディスプレイ基板内に配置されてもよく、上向き（例えば、端子をＬＥＤに向かって上向きにして）に位置決めされるか、下向き（例えば、端子をＬＥＤと反対方向に向けて）に位置決めされか、又は、その両方（上側と下側の両方に端子を有する）であってもよい。よって、本明細書では、画素ドライバチップが表示領域のあちらこちらに分散するとして、又は、表示領域に散在するとして記載されているとき、画素ドライバチップは、ディスプレイ基板上にあってもよいし（例えば、表面実装）、又はディスプレイ基板内に埋め込まれていてもよいことが理解される。本明細書に記載される全ての実施形態によれば、画素ドライバチップは、対応する複数の画素に隣接してもよい。同様に、このことは、画素ドライバチップがディスプレイ基板上にある構成とディスプレイ基板内にある構成の両方を含み、画素ドライバチップは、ディスプレイ基板上のＬＥＤに隣接する。本明細書で使用するとき、及び、図の全体を通して、画素ドライバチップという用語は、ＬＥＤ駆動機能と規模の特性であるマイクロドライバ（μＤｒｉｖｅｒ、μＤｒｖ、μＤｒ、μＤとも略される）という用語と同義で使用されてもよく、規模は、任意選択として画素サイズとほぼ同じであってもよい。実施形態によるＬＰＭディスプレイは、大面積のディスプレイ、及び高画素密度を有する高解像度ディスプレイの両方で実装されてもよい。

実施形態による画素ドライバチップは、画素ドライバチップの上下のマトリクスを駆動するために、別個のドライバ部分すなわちスライスを更に含んでもよい。例えば、画素ドライバチップ及び第１／第２の部分、すなわちスライス０／１は分離されて、プライマリ／冗長構成、又はマスター／スレーブ構成になっていてもよい。いくつかの実施形態では、各画素ドライバチップのマスター部分すなわちスライス０は、各画素ドライバチップについてデフォルトでアクティブであり、各画素ドライバチップのスレーブ部分すなわちスライス１は、デフォルトで非アクティブである。よって、スレーブすなわち冗長部分がアクティブになるのは、隣接する画素ドライバチップのマスターすなわちプライマリ部分が欠陥があるか非アクティブである場合のみである。いくつかの実施形態では、プライマリ画素ドライバチップの両方の部分すなわちスライス０、１はデフォルトでアクティブであり、冗長画素ドライバチップの対応する部分すなわちスライス０、１はデフォルトで非アクティブである。よって、冗長画素ドライバチップの一部分又は全体がアクティブになるのは、隣接するプライマリ画素ドライバチップの部分が欠陥があるか非アクティブである場合のみである。実施形態によれば、ＬＥＤマトリクス、画素ドライバチップ、及び冗長性構成のこの配置の結果、ディスプレイパネルの動作において、独特のＬＥＤ出射が進行し得る。

別の態様では、実施形態は、境界領域が低減され、また、曲線状のディスプレイ縁部と適合することができるディスプレイ構造体について説明する。例えば、従来のディスプレイパネルは、ドライバ棚や制御回路の接続などのために確保された境界領域を、表示領域（例えば、ＬＥＤを含むエリア）の外側に含む。いくつかの実施形態では、画素ドライバチップの各行が、対応する行ドライバチップを含んでもよい。この様式では、個々の行ドライバは、曲線状の表示領域のすぐ外側の境界領域に配置されてもよい。これにより、直線状のドライバ棚に比べて空間が節約されて、効率が高まり得る。いくつかの実施形態では、行ドライバは、表示領域内のディスプレイドライバの行と行の間に分散される。よって、一般的にはドライバ棚のために確保される領域は、省略し得る。

別の態様では、実施形態は、ディスプレイ形状の設計に柔軟性を与え、表示領域の切り抜きを配置する能力を高め得る、タイルドディスプレイ構造について説明する。いくつかの実施形態では、タイルドディスプレイ構造は、表示領域内に分散された、行ドライバの配置によって促進される。

図１は、一実施形態による、画素ドライバチップ１１０からなる複数の行を含むローカルパッシブマトリクスディスプレイ１００の、概略上面図である。各画素ドライバチップ１１０は、画素ドライバチップ１１０の上下の画素マトリクス１０２の動作のために、２つの部分すなわちスライス０、１を含んでもよい。各マトリクス１０２は、複数のＬＥＤ１０４及び複数の画素１０６を含んでもよい。
いくつかの構成では、画素ドライバチップ１１０からなる行は、プライマリ画素ドライバチップ１１０Ａからなる行と冗長画素ドライバチップ１１０Ｂからなる行とに配置される。

一般的に、ローカルパッシブマトリクスディスプレイ１００は、ディスプレイ基板１０１と、表示領域１０５と、行ドライバ１２１すなわち走査ライン駆動回路の配列と、列ドライバ１３１すなわち信号ライン駆動回路の配列とを含んでもよい。ディスプレイ基板１０１には外部制御回路１４０が取り付けられており、ディスプレイ基板１０１に各種の制御信号、動画信号、及び電源電圧を供給する。

表示領域１０５内の画素ドライバチップ１１０の数及びサイズは、必ずしも縮尺どおりに描かれているのではなく、例示の目的で拡大されていることを理解されたい。更に、行ドライバ１２１及び列ドライバ１３１もまた、一般化して描かれている。これらの領域は、いくつかの実施形態では削除されてもよく、又は複数のチップで置き換えられてもよい。

ここで図２を参照すると、一実施形態による、画素ドライバチップの端子に結合された発光ダイオード（ＬＥＤ）のマトリクス１０２の概略図が示されている。一実施形態では、ローカルパッシブマトリクスディスプレイは、画素ドライバチップ１１０と、複数の表示行に配置された複数の画素１０６と、複数の画素１０６のＬＥＤ１０４に結合された画素ドライバチップ１１０の複数の端子１１１とを含む。図２に示すとおり、端子１１１の一部は、画素ドライバチップ１１０内の対応する行ラインスイッチ及びレベルシフタ、並びに対応するＬＥＤ１０４の行に結合されており、端子１１１の一部は、画素ドライバチップ１１０の出力ドライバ１１６及び対応するＬＥＤ１０４の列と結合している。例えば、相互接続１１２がＬＥＤ１０４列の電極（例えば、カソード）を、対応する行ラインスイッチ及びレベルシフタに接続し、相互接続１１４がＬＥＤ１０４の列の電極（例えば、アノード）を、対応する出力ドライバ１１６に接続してもよく、又はその逆であってもよい。図２に示す特定の実施形態は、画素ドライバチップ１１０の一部分、より具体的には画素ドライバチップ１１０の「スライス１」に接続された、ＬＥＤ１０４のマトリクス１０２として示されている。画素ドライバチップ１１０の第２の部分、すなわちスライス０についても、同様の接続が提供されてもよい。用語「スライス」の使用は簡易化されたものであって、画素ドライバチップ１１０内の回路の幾何学的な分割を示唆するものでは決してなく、図示される上側の接続と下側の接続を簡易的に示すものであることを理解されたい。加えて、マトリクス内のＬＥＤの８行６列の特定の選択は例示的なものであって、実施形態はそれに限定されない。

一実施形態では、画素ドライバチップ１１０の第１の端子１１１Ａは複数の画素の第１の発光ダイオード（ＬＥＤ）１０４の行に結合され、画素ドライバチップ１１０の第２の端子１１１Ｂは複数の画素の第２のＬＥＤの行に結合され、第３の端子１１１Ｃは複数の画素の第１のＬＥＤの列に結合され、第１のＬＥＤの列は、第１のＬＥＤの行の第１のＬＥＤ及び第２のＬＥＤの行の第１のＬＥＤを含む。第４の端子１１１Ｄは、複数の画素の第２のＬＥＤの列に結合され、第２のＬＥＤ列は、第１のＬＥＤ行の第２のＬＥＤ及び第２のＬＥＤ行の第２のＬＥＤを含む。図示するとおり、第３の端子は画素ドライバチップの第１の出力ドライバ１１６に結合されていてもよく、第４の端子は画素ドライバチップの第２の出力ドライバ１１６に結合されていてもよい。図１に示すとおり、画素ドライバチップ１１０は、ディスプレイ基板を横切る線内の画素ドライバチップの行の中にあってもよい。他の実施形態では、画素ドライバチップの行は、ディスプレイ基板の表示領域に沿って曲線状であってもよい。

図示される実施形態では、複数のＬＥＤ１０４の行は、ＲＧＢ画素配列の赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）などの、異なったＬＥＤ出射色に対応する。代替的な画素配置もまた、使用され得る。

図３は、一実施形態による、冗長画素ドライバチップのペアによって駆動される冗長ＬＥＤのペアからなるマトリクスの概略図である。図３は図２と類似のマトリクス１０２を示すが、ここでは、画素１０６内に冗長ＬＥＤ１０４が追加されている。このような実施形態では、画素ドライバチップ１１０Ｎの一部（スライス１）は、図２に関する説明と同様に、ＬＥＤ１０４に結合された端子１１１を含む。加えて、同じマトリクス１０２内で、例えば次の画素ドライバチップ行の中の、画素ドライバチップ１１０Ｎ＋１の一部分（スライス０）もまた、別の相互接続１１２、１１４で冗長ＬＥＤ１０４に結合している。このようにして、画素ドライバチップＮと画素ドライバチップＮ＋１に別個のアノード接続及び別個のカソード接続を設けることによって、同一のマトリクス１０２に関連するプライマリと画素ドライバ部分（例えば、スライス０、スライス１）の間のタイミング衝突を避けることができる。

図３に示すような一実施形態では、画素ドライバチップ１１０のプライマリ部分と冗長部分、すなわち各スライスに、別個のカソードを設けることができる。１つの動作方法では、画素ドライバチップ１１０の半分（例えば、プライマリ画素ドライバチップ１１０Ａ）はデフォルトでアクティブである。よって、画素ドライバチップ１１０行は、１行おきにアクティブになっている。画素ドライバチップ１１０に結合するＬＥＤ１０４もまた、例えば視覚的アーチファクトを緩和するために互い違いに配置されていてもよい。

図４Ａは、一実施形態による、画素ドライバチップのペアによって駆動される、プライマリＬＥＤ及び冗長ＬＥＤのアノード接続の概略上面図である。図４Ｂは、所与の画素についての出射タイミングを、プライマリＬＥＤと冗長ＬＥＤについて切り離すことを可能にする、図４ＡのプライマリＬＥＤ及び冗長ＬＥＤへのカソード接続の概略上面図である。図示されるとおり、マトリクス１０２内のＬＥＤ１０４の各行は互い違いに配置される。これは、ＬＥＤ１０４レベルで行うこともできるし、又は代替的に、図示するとおり、画素１０６レベルで行うこともできる。図示されるとおり、ＬＥＤの各行にはプライマリ行と冗長行とが含まれ、それらは互い違いに配置されていてもよい。第１の行内のＬＥＤ及び、画素ドライバチップ１１０（Ｎ、スライス１）の第１の端子（例えば、１１１Ａ）の上に、透明導電性酸化物などの上部接触層１５０Ａを形成することができる。上部接触層１５０Ａはパッド１５１Ａに接触していてもよく、このパッドは相互接続１１２によって第１の端子（例えば、１１１Ａ）に電気接続している。同様に、第１の行内のＬＥＤ及び、画素ドライバチップ１１０（Ｎ＋１、スライス０）の第１の端子の上に、上部接触層１５０Ｂを形成することができる。上部接触層１５０Ｂは接触パッド１５１Ｂに接触していてもよく、このパッドは画素ドライバチップ１１０（Ｎ＋１、スライス０）の対応する第１の端子に電気接続している。

実施形態によるローカルパッシブマトリクスディスプレイ１００は、それぞれの画素ドライバチップ１１０行に対して１つ以上の行ドライバチップを含んでもよい。いくつかの実施形態では、画素ドライバチップの各行は、プライマリ行ドライバチップと冗長行ドライバチップとを含む。よって、ＬＥＤ及び画素ドライバチップの配置に組み込まれた冗長性が、行ドライバチップに拡張され得る。実施形態による行ドライバチップは、画素ドライバチップのデータ更新信号及び出射制御信号をバッファリングするか、又は生成してもよい。行ドライバチップは、専用の設定クロック信号及びデータ信号を使用して、外部制御回路１４０によって設定されてもよい。

図５は、一実施形態による、行ドライバチップの入力／出力端子の概略図である。図５に示す特定の端子説明は、いくつかの入力／出力端子についての理解を促すことを目的とし、包括的又は限定的な説明を意図するものではない。図示するとおり、信号ライン５０２～５１８、５９０及び５９２は、各行ドライバチップ１２０に、例えば外部制御回路１４０から入力される。行ドライバへの入力信号は、垂直バックボーン信号すなわち「ベース」信号であり、これには、少なくとも「ベースデータクロック」５０２、「出射ベースクロック」５１０、及び「ベース設定更新」信号５０４が含まれる。行ドライバチップ１２０への更に別の入力は、垂直選択トークン（ＶＳＴ）信号であり、これには、ＶＳＴ０ ５１２及びＶＳＴ１ ５１４、並びにＶＳＴ走査クロック５１８が含まれる。ＶＳＴ ０／１信号は、どの行ドライバチップ１２０がアクティブトークンを受け取るかを決定する。ここで、０／１の区別は、スライスとは逆に、プライマリと冗長の行ドライバチップ１２０に関連する。図８Ｅ～８Ｈに関連してより詳細に説明されるように、特定の行ドライバチップ１２０は、ＶＳＴ信号（５１２、５１４、５１８）をベースデータクロック信号５２０と共にトークンとして使用して、同じ行の複数の画素ドライバチップ１１０のために、データクロック５３０、５４２、及び、設定クロック５３２、５４４を生成する。垂直同期トークン出力（ＶＳＴｏｕｔ）５４０が、画素ドライバチップ１１０に出力される。「リピート」ＶＳＴ信号５７０が、行ドライバチップ１２０から、同一行内、又は下の行内の隣接する行ドライバチップ１１０に出力される。

行ドライバチップ１２０への更に別の入力は、行ドライバ設定クロック５９０及び行ドライバ設定データ５９２である。これらの信号は、行ドライバチップ１２０に特有で、画素ドライバチップ１１０とは共有されない。特定の行にある画素ドライバチップ１１０は、対応する行ドライバチップ１２０からデータクロック５３０、５４２、及び設定クロック５３２、５４４を受信する。更に別の入力に、行出射の順序付けのためのベース出射行同期信号５０６及び、フレーム／サブフレームの出射シーケンスの順序付けのためのベース出射フレーム同期信号５０８がある。行ドライバチップ１２０から画素ドライバチップ１１０への出力信号は、特定の行においてトークンビットすなわちＶＳＴビットによってゲーティングされるベース信号から導出される水平行制御信号である。これらの信号には、赤色、緑色及び青色のＬＥＤに対する出射クロック５３８、５４６、並びに、データクロック５３０、５４２及び設定（更新）クロック５３２、５４４が含まれる。赤色、緑色、及び青色のＬＥＤの出射クロックは、ＬＥＤ特性及び画素ドライバのＩ／Ｏピンの制限に応じて別個であってもよいし、又は、共有されてもよい。行ドライバチップ１２０から画素ドライバチップ１１０への更に別の出力に、ＬＰＭマトリクスの出射行同期信号５３４及び出射フレーム同期信号５３６がある。

１つ以上の出射ベースクロック５１０が、行ドライバチップ１２０に入力される。例えば、各ＬＥＤ色（例えば、赤色、青色、緑色）が別々の出射ベースクロック５１０を含んでもよいし、又は、ＬＥＤのグループ（例えば、青色と緑色）が共通の出射ベースクロックを共有してもよい。行ドライバチップ１２０は、画素ドライバチップのスライス０に対する独立した出射クロック０ライン５３８及び、画素ドライバチップのスライス１に対する独立した出射クロック１ライン５４６を出力する。

図８Ａに関して更に詳細に説明されるように、行ドライバチップ１２０の異なるグループ（複数行）が異なるクロック位相で動作してもよく、各クロック位相は選択的に、かつ別々に、それぞれの行ドライバチップ１２０に配線されてもよい。例えば、特定の位相（例えば０～４）のベース出射クロック５１０が行ドライバチップ１２０の特定のグループに入力され、行ドライバチップは画素ドライバチップ１１０に、出射クロック０／１ ５３８、５４６を出力する。各行ドライバチップ１２０は、バッファリングされた出射ベースクロック「リピート」信号５１０ｒを同じグループ内の別の行ドライバチップ１２０に送信するために、更に別の出力を有する。加えて、各行ドライバチップ１２０は、バッファリングされたリピート信号を同じグループ内の他の行ドライバチップ１２０に転送するために、出射行同期「リピート」信号５０６ｒ及び、出射フレーム同期「リピート」信号５０８ｒの出力を含んでもよい。

図６は、データロードの観点から見た、ＬＰＭパネル内の画素ドライバチップ１１０のハイレベルな構造である。データ走査は、垂直データ信号５５０（外部ドライバから発信される）及び、水平データクロック信号５３０、５４２（行ドライバ１２０から発信される）を使用するラスタ走査に基づく。図６には更に、図２～４に関連して前述したように、画素ドライバチップ１１０の両方の部分（例えばスライス０、１）の、ＬＥＤ行相互接続１１２及び、ＬＥＤ列相互接続１１４への出力のための端子１１１が示されている。図８Ｂに関してより詳細に説明されるように、任意選択で、部分更新信号ライン入力５６０が設けられる。

ここで図７を参照すると、一実施形態によって、ローカルパッシブマトリクスディスプレイの画素ドライバチップ配列にデータ信号ライン５５０及びデータクロック信号ラインが設けられている。図示されるとおり、少なくとも、ベースデータクロック信号５０２、ＶＳＴ０／１信号５１２／５１４、及びＶＳＴ走査クロック信号５１８が行ドライバチップ１２０に送信されて、それらは共に行走査シフトレジスタを形成する。加えて、データ信号ライン５５０が、各画素ドライバチップ行内の２つの隣接する画素ドライバチップの間で共有される。図７に示すとおり、データクロック０信号５３０及びデータクロック１信号５４２もまた、共有データライン５５０で、異なる画素ドライバチップ１１０に伝送される。図７では、行ドライバチップ１２０の列はレイアウトの各側に設けられているが、行ドライバチップ１２０の列は表示領域全体に配置することができ、図１７に関してより詳細に説明されるように、「バックボーン」経路に接続されていてもよいことが理解される。

図８Ａは、一実施形態による、ローカルパッシブマトリクスディスプレイの画素ドライバチップ配列への出射制御信号ラインのパネル接続図である。具体的には、図８Ａは、行ドライバチップ１２０への出射ベースクロック（ＲＧＢ）信号ライン５１０の接続を示す。例えば、５つの位相（０～４）が示されており、行は、５行ごとに同じ位相を共有する。水平出射クロック０、１信号５３８、５４６が画素ドライバチップ１１０に送信され、バッファリングされた出射ベースクロック「リピート」（ＲＧＢ）ライン５１１が、同じグループ内の行ドライバチップ１２０に送信される。垂直に示されている送信ライン５１０、５１１は、「バックボーン」の一部であってもよい。

いくつかの実施形態によれば、（例えば、外部制御回路１４０からの）部分更新信号５６０が、画素ドライバチップ１１０の列のグループに送信され、画素ドライバチップ１１０の設定更新及び画素ビットデータのラッチを制御する。図８Ｂは、一実施形態による、画素ドライバチップ１１０の列への部分更新信号ライン５６０の概略レイアウト図である。図示される特定の実施形態では、データライン５５０は、２つの隣接する画素ドライバチップ１１０の列の間で共有され、部分更新５６０信号ラインは画素ドライバチップ１１０のグループ（例えば８列）の間で共有される。加えて、隣接する画素ドライバチップ１１０が共通データ５５０ラインを共有した状態で、画素ドライバチップのデータクロック５３０、５４２、画素ドライバチップの設定クロック５３２、５４４、及び、出射フレーム同期５３６の、別々の信号ラインが、１つおきの画素ドライバチップ１１０に送られる。図８Ｃは、一実施形態による、画素ドライバチップ内で画素ビットに対する設定ビットをラッチする方法のタイミング図である。図示するとおり、行ドライバチップ１２０から対応する画素ドライバチップ１１０の行に設定クロック信号５３２／５４４が送信されて、設定ビット又は画素ビットを更新されるべきか否かを明示する。図示するとおり、設定クロック信号５３２／５４４のいずれかがハイになって、上側又は下側のスライス０／１に対応するデータクロック信号５３０、５４２信号に重なると、画素ドライバチップ１１０が更新される。図８Ｄは、一実施形態による、部分更新信号ライン５６０を有する画像ドライバチップ内で画素ビットに対する設定ビットをラッチする方法の代替タイミング図である。図示するとおり、画素ドライバチップ１１０行のグループに部分更新信号５６０を追加的に供給して、設定ビットのラッチ動作に粒度を追加することができる。そのような実施形態では、設定クロック信号５３２／５４４のいずれかがハイになって、ハイ状態の更新５６０信号と重なると、画素ドライバチップ１１０が更新される。

実施形態によれば、行ドライバチップ１２０内でデータクロック信号５３０、５４２が生成されて、画素ドライバチップ１１０に送信されてもよい。図８Ｅは、一実施形態による、行ドライバの列内でデータクロック信号を生成するための回路図である。図示するとおり、行ドライバチップ１２０は、ベースデータクロック信号５０２、ＶＳＴ０／１信号５１２／５１４、及びＶＳＴ走査クロック５１８信号を受信してもよい。ベースデータクロック５０２信号及び、フロップ５８０から生成されるゲーティング信号によって、データクロック５３０、５４２が生成されてもよい。ゲーティング信号及び上下選択信号５８４が、ベースデータクロック信号５０２と共にＡＮＤゲート５８２のペアに送信されて、データクロック信号５３０、５４２を生成する。このように、画素ドライバチップ１１０の行ごとの２つのデータクロック５３０、５４２は、ベースデータクロック５０２を上下選択信号５８４を通じて時分割多重化することによって作成される。図８Ｆに示すとおり、行ドライバチップ１２０内のカウンタが行ドライバ設定クロック５９０の数及びメモリ５８６に記憶された行ドライバ設定データ５９２のビット数を追跡し、上下選択信号５８４を生成する。

図８Ｆは、一実施形態による、例示された行ドライバ設定に合わせた単一の行ドライバの回路図である。図８Ｅと同様に、フロップ５８０に接続された出力を有するＯＲゲート５８８に、ＶＳＴ０／１信号５１２／５１４が入力される。ＯＲゲート５８８の出力はまた、カウンタ５８２に接続された出力を有する別のＡＮＤゲート５９４の入力にも接続されている。ＡＮＤゲート５９４の入力には、行ドライバ設定クロック５９０もまた接続されている。図８Ｅに関して説明したように、データベースクロック５０２がフロップ５８０の出力と共にＡＮＤゲート５８２に入力されて、データクロック５３０、５４２を生成する。加えて、画素ドライバチップのベース設定更新信号５０４が、フロップ５８０の出力と共にＡＮＤゲート５９６に入力されて、画素ドライバ設定（更新）クロック５３２、５４４を生成する。

一実施形態では、ディスプレイパネルのローカルパッシブマトリクス（ＬＰＭ）を操作する方法は、画素ドライバチップ１１０でデータ（例えば、データライン５５０からの画素ビット）を受信することを含み、その画素ドライバチップは、ディスプレイ基板１０１の表示領域１０５内に散在する複数の画素ドライバチップのうち１つであり、その画素ドライバチップは、複数の表示行に配置されたＬＥＤ１０４からなるＬＰＭグループ１０２に結合している。実施形態によれば、この方法は、複数のＬＥＤからなるＬＰＭグループ１０２を、一度に１表示行ずつ駆動することを含む（例えば図２を参照）。（例えばデータクロック５３０、５４２からの）データの更新レート（ミリ秒あたりの行数）は、（例えば出射クロック５３８、５４６からの）出射のレート（ミリ秒あたりの行数）とは無関係であってもよい。実施形態によれば、単一の表示行の出射中に複数の表示行が更新されてもよい。

画素ドライバチップ１１０は、第１のＬＰＭグループ１０２に結合された第１のドライバスライス（例えば、スライス０）と、画素ドライバチップの第１のＬＰＭグループとは反対側の第２のＬＰＭグループ１０２に結合された第２のドライバスライス（例えば、スライス１）とを含んでもよい。一実施形態では、第１のドライバスライスは、（例えば出射クロック５３８又は５４４から）第１の出射クロック位相（位相Φ０～Φ４から選択される）を受信し、第２のドライバスライスは、（例えば出射クロック５３８又は５４４から）第２の出射クロック位相（位相Φ０～Φ４から選択される、別の位相）を受信する（図９Ｂ参照）。そのような実施形態では、各ＬＰＭグループ１０２のためのデータ更新時間は、第１の出射クロック位相と第２の出射クロック位相の間のタイミング遅延（ｔ_offset）によって区切られる。一実施形態では、１表示行あたりの出射レートは、サブフレーム時間をＬＰＭグループごとの表示行数で除算したものに等しい。代替的な実施形態では、第１のドライバスライスは、（例えば出射クロック５３８又は５４４から）第１の出射クロック位相（位相Φ０～Φ４から選択される）を受信し、第２のドライバスライスは、同じ出射クロック位相を受信する（図１１Ｃを参照）。

ここで図９Ａを参照すると、一実施形態による、ローカルパッシブマトリクスディスプレイの画素ドライバチップのデータ更新及びＬＥＤ出射の進行を説明する図が示されている。図示するとおり、各サブフレームは、前述したように、８つの行（例えば、１～８）及び２つの画素列を有するマトリクス１０２に対応してもよい。全体として、図９Ａに示すパネルタイミングは、１フレームあたり１６サブフレームで進行し、各サブフレームが５ビットの精細度（５つの位相、Φ０～Φ４のうち１つ）を提供してもよい。図示するとおり、各サブフレーム間には、画素更新に利用可能なギャップが存在する。

図示するとおり、サブフレーム（又はマトリクス）内の各行からの出射のタイミングは、補償、プリチャージ、及び出射の時間を含む。各回のデータ更新には、行ドライバチップ１２０の設定、画素ドライバチップ１１０の設定、及び画素ドライバチップのデータ更新の時間が含まれる。データ更新は１行ずつ進行し、必要な時間は、全行に対する出射よりもはるかに短い。

画素ドライバチップ１１０は、マトリクス１０２内のどの行からでも出射を開始できることを理解されたい。明確にするために、説明では、第１の列から出射を始める。これはレジスタ設定によってプログラム可能である。実施形態によれば、常にスライス１がスライス０の後に遅れるか、又はその逆であるように配線することができる。

図９Ｂを参照すると、一実施形態によって、複数のクロック位相を示すために、図９Ａのパネルタイミング図の拡大図が示されている。実施形態によれば、出射行同期信号５３６及び出射フレーム同期信号５３６、並びに出射クロック０、１信号５３８、５４６は、複数の行の間に、複数の位相（Φ０～Φ４）で分散されてもよい。例えば、行Ｎ及びＮ＋５は、位相Φ０を受信し、行Ｎ＋１及びＮ＋６は位相Φ０を受信し、以下同様である。各マトリクス１０２の中に合計８行があるので、パネルレベルの出射電流には４０（＝８^*５）のクロック位相が存在するように見え、そのため、パネルの１／４０が同時に出射しているように見える。図９Ｂに示すとおり、１つのサブフレームの出射のために確保される時間はｔ_sである。サブフレーム内の１つの行の出射のために確保される時間は、ｔ_L＝ｔ_s／８（８はマトリクス１０２内の行数）である。フレーム時間内にデータ更新ができるようにするために、全ての位相についてのデータ更新が１つのサブフレーム内で完了する。したがって、１行（Ｎ）あたりのタイミングオフセット（ｔｏｆｆｓｅｔ）は、ｔ_s／５である。

ローカルパッシブマトリクス画素ドライバチップの出射タイミングもまた、プログラム可能であってもよい。例えば、スライス０、スライス１の出射を、各サブフレームの先頭の設定ビットを使用して、任意の行から開始するようにプログラムすることができる。例えば、クロック０信号５３２及び設定クロック１信号５４４に、出射開始行信号が含まれてもよい。図９Ｃは、一実施形態による、ローカルパッシブマトリクス画素ドライバチップ１１０の行開始機能の図である。図示するとおり、スライス０の出射は、各基板の先頭で、（例えば３ビットの）出射開始行設定ビットを使用して、任意の行から開始するようにプログラムすることができる。例えば、出射開始行‘０００’は、画素ドライバチップ１１０のスライス０が、各サブフレームの先頭で、行０から開始することを示す。この機能は、他のタイミング図を吟味するための柔軟性ももたらし得る。ローカルパッシブマトリクス画素ドライバチップのプログラム可能な出射タイミングの態様は、出射クロック位相の数及びデータ／出射タイミングに柔軟性をもたらし得る。

ここで図１０Ａ～１０Ｂを参照すると、ディスプレイに事前に冗長性が設定されている場合には、タイミングギャップマージンが変化して、ある量の変動が誘発される。図１０Ａは、一実施形態による、ディスプレイパネルを操作する方法の説明である。図１０Ｂは、図１０Ａのローカルパッシブマトリクスディスプレイを操作する方法による冗長性に誘発される変動に対するタイミングギャップマージンを示す。図１０Ａ～図１０Ｂは、マスター／スレーブ構成として理解されてもよく、この構成では、各画素ドライバチップ１１０のスライス０はデフォルトでアクティブである。図示するとおり、動作１０１０において、マトリクス行Ｎ＋１に対して画素ドライバチップＮ＋１のスライス０からデータ更新が始まる。マトリクス行Ｎ＋１の出射中に、動作１０２０で、画素ドライバチップＮ＋１のスライス０のデータ更新が完了する。任意選択の動作１０３０では、画素ドライバチップＮ＋２の状態がチェックされて、状態がアクティブか非アクティブか判定される。画素ドライバチップＮ＋２の状態がアクティブであれば、動作１０４０で、マトリクス行Ｎ＋１の出射中に画素ドライバチップＮ＋２のスライス０のデータ更新が開始され、動作１０５０で、マトリクス行Ｎ＋２の出射中に画素ドライバチップＮ＋２のスライス０のデータ更新が完了する。画素ドライバチップＮ＋２の状態が非アクティブであれば、動作１０４２で、マトリクス行Ｎ＋１の出射中に画素ドライバチップＮ＋１のスライス１の日付更新が開始され、動作１０５２で、マトリクス行Ｎ＋２の出射中に画素ドライバチップＮ＋１スライス１の日付更新が完了する。

実施形態によれば、画素ドライバチップＮ＋１の状態をチェックすることは、任意選択の動作であり、必ずしもこの順序で行われるわけではない。例えば、動作１０４０～１０５０又は１０４２～１０５２が自動的に行われるように、画素ドライバチップＮ、Ｎ＋１は、ディスプレイの製造中の試験に基づいて予め設定されていてもよい。あるいは、動作１０３０は、設定クロック０、１信号５３２、５４４で、画素ドライバ設定の間に行われてもよい。

更に図１０Ｂを参照すると、画素ドライバチップＮ＋２の状態は非アクティブであり、ディスプレイを操作する方法は、画素ドライバチップＮ＋１のスライス０のデータ更新の完了とマトリクス行Ｎ＋１の出射開始の間の時間ギャップ（ｔｇ２）が、画素ドライバチップＮ＋１のスライス１のデータ更新の完了とマトリクス行Ｎ＋２の出射開始の間の時間ギャップ（ｔｇ４）よりも小さくなるように、マトリクス行Ｎ＋２の第１のエミッタ行の出射を遅延させることを含む。

図１１Ａは、一実施形態による、デフォルトでプライマリ画素ドライバチップがアクティブで、冗長画素ドライバチップが非アクティブである、画素ドライバチップのデータ更新及びＬＥＤ出射の進行を示す図である。よって、プライマリ画素ドライバチップの両方のスライス０、１はデフォルトでアクティブである。図１１Ｂは、図１１Ａのローカルパッシブマトリクスディスプレイを操作する方法による冗長性に誘起される変動に対するタイミングギャップマージンの図である。図示するとおり、動作１１１０で、マトリクス行Ｎに対して画素ドライバチップＮのスライス０からデータ更新が始まる。マトリクス行Ｎの出射中に、動作１１２０で、画素ドライバチップＮのスライス０のデータ更新が完了する。動作１１３０で、マトリクス行Ｎ＋１に対して画素ドライバチップＮのスライス１からデータ更新が始まる。マトリクス行Ｎの出射中に、動作１１４０で、画素ドライバチップＮのスライス１のデータ更新が完了する。図１１Ｂに示すとおり、動作１１５０で、画素ドライバチップのＮのスライス０に対するデータ更新の完了とマトリクス行Ｎの出射開始の間の時間ギャップ（ｔｇ１）が、画素ドライバチップＮのスライス１のデータ更新の完了とマトリクス行Ｎ＋１の出射開始の間の時間ギャップ（ｔｇ３）よりも小さくなるように、マトリクス行Ｎ＋１の第１のエミッタ行のための出射が遅延される。

ここで図１１Ｃを参照すると、一実施形態によって、デフォルトモードのローカルパッシブマトリクスディスプレイの画素ドライバチップのデータ更新及びＬＥＤ出射の進行が例示されており、デフォルトモードでは、画素ドライバチップの行は１行おきにプライマリ行であり、両方の部分すなわちスライスがアクティブである。そのような実施形態では、画素ドライバチップの行は、１行おきに別個の位相を受信し、また、１相おきに互い違いに配置される。したがって、行Ｎ、Ｎ＋２、等は、位相０、２、等を受信する。ここで図１１Ｄを参照すると、一実施形態によって、非アクティブの画素ドライバチップを含むローカルパッシブマトリクスディスプレイの画素ドライバチップのデータ更新及びＬＥＤ出射の進行が示されている。そのような実施形態では、行Ｎ＋１及びＮ＋３の２つの隣接する冗長画素ドライバチップは、行Ｎ＋２の非アクティブなプライマリ画素ドライバチップの機能を肩代わりするようにプログラムされる。図示するとおり、位相４を受信するように最初に指定されたプライマリ画素ドライバチップは、非アクティブである。この場合、行Ｎ＋１の上側の冗長画素ドライバチップのスライス１は、位相３を受信するが、行Ｎ＋３の下側の冗長画素ドライバチップのスライス０は、位相０を受信する。

図１１Ａを再び参照すると、一実施形態では、動作１１６０において、画素ドライバチップＮ＋２の状態がチェックされ、状態がアクティブか非アクティブか判定される。画素ドライバチップＮ＋２の状態がアクティブであれば、次いで動作１１７０で、マトリクス行Ｎ＋２に対して画素ドライバチップＮ＋２のデータ更新が開始され、動作１１８０でマトリクス行Ｎ＋２の出射中に画素ドライバチップＮ＋２のスライス０のデータ更新が完了する。画素ドライバチップＮ＋２の状態が非アクティブであれば、動作１１７２で、画素ドライバチップＮ＋１のスライス１の日付更新が開始され、動作１１８２で、マトリクス行Ｎ＋２の出射中に、画素ドライバチップＮ＋１のスライス１の日付更新が完了する。実施形態によれば、画素ドライバチップＮ＋２の状態をチェックすることは、任意選択の動作であり、必ずしもこの順序で行われるわけではない。例えば、動作１１７０～１１８０又は１１７２～１１８２が自動的に行われるように、画素ドライバチップは、ディスプレイの製造中の試験に基づいて予め設定されていてもよい。あるいは、動作１１６０は、設定クロック０、１信号５３２、５４４で、画素ドライバ設定の間に行われてもよい。

ここで図１２～１４を参照すると、実施形態による、曲線状の表示領域１０５を有するディスプレイの画素ドライバチップ及び行ドライバチップの構成の概略上面図が示されている。図１２～１３に示す実施形態では、画素ドライバチップは、ディスプレイ基板１０１にわたって行に並んで配置される。例えば、行は、プライマリ画素ドライバチップ１１０Ａ及び冗長画素ドライバチップ１１０Ｂであってもよい。行はまた、ジグザグパターンで互い違いに配置されてもよい。一実施形態では、行ドライバチップ１２０Ａと１２０Ｂとの冗長ペアが、表示領域１０５の外側で画素ドライバチップ行に隣接して配置されてもよい。よって、行ドライバチップ１２０Ａと１２０Ｂは、表示領域１０５の縁部とディスプレイ基板１０１の間の縁取り領域又は棚領域内に配置されてもよい。

図１２に示す実施形態では、画素ドライバチップが規則的なピッチで示されており、プライマリ画素ドライバチップ１１０Ａからなる行の全体が、デフォルトでプライマリコントローラのままである。図１３は変形例を示し、プライマリ画素ドライバチップ１１０Ａからなる行は、曲線状の表示領域１０５の縁部の付近に不規則に配置されている。この様式では、ディスプレイ基板の縁取り（例えば、表示領域１０５の縁部とディスプレイ基板１０１の間の距離）をわずかに小さくすることができるが、経路にある程度の複雑さが加わり、また、輝度が非一様になる可能性がある。図１４に示す実施形態では、画素ドライバチップからなる行は曲線状のパターンで配置されており、プライマリ画素ドライバチップ１１０Ａからなる行は、ディスプレイ基板１０１の表示領域１０５に沿って（例えば、すぐ外側で）曲線状に配置されている。

ここまでは、行ドライバチップ１２０が表示領域１０５の縁部に、画素ドライバチップ１１０の行に沿って配置される実施形態について説明した。ただし、実施形態はそのように限定されるものではなく、必ずしも行ドライバチップを表示領域１０５の外側に配置しなくてもよい。図１５は、一実施形態による、ディスプレイ基板１０１の表示領域１０５内に分散型行ドライバチップ１２０を含む、ローカルパッシブマトリクスディスプレイの概略上面図である。図示するとおり、分散型行ドライバチップ１２０は、画素ドライバチップ１１０及びＬＥＤマトリクス１０２の間に分散される。実施形態によれば、それぞれの分散型行ドライバチップ１２０は、複数の画素ドライバチップ１１０を制御してもよく、かつ、画素ドライバチップ１１０の複数の行を制御してもよい。一実施形態では、分散型行ドライバチップ１２０は、ディスプレイ基板１０１上でＬＥＤの行と行の間に横方向に取り付けられる。行ドライバチップ１２０は必ずしも、ＬＥＤと同じ表面上に、又はＬＥＤとＬＥＤの間に取り付けられなくてもよい。本明細書に記載される全ての実施形態によれば、行ドライバチップはまた、ディスプレイ基板内に配置されてもよく、上向き（例えば、端子をＬＥＤに向かって上向きにして）に位置決められるか、下向き（例えば、端子をＬＥＤと反対方向に向けて）に位置決められるか、又は、その両方（上側と下側の両方に端子を有する）であってもよい。よって、本明細書では、行ドライバチップが表示領域のあちらこちらに分散するとして、又は、表示領域に散在するとして記載されているとき、行ドライバチップは、画素ドライバチップ１１０と同様に、ディスプレイ基板上にある（例えば、表面実装）か、又はディスプレイ基板内に埋め込まれていてもよいことが理解される。

図１６は、一実施形態による、冗長分散型行ドライバチップを含むローカルパッシブマトリクスディスプレイの概略上面図である。ＬＥＤの冗長性及び画素ドライバチップ１１０の冗長性と同様に、この冗長性を、プライマリ分散型行ドライバチップ１２０Ａ及び対応する冗長分散型行ドライバチップ１２０Ｂを含む、分散型行ドライバチップ１２０に拡張してもよい。例えば、プライマリ分散型行ドライバチップ１２０Ａはデフォルトでアクティブであってもよく、冗長分散型行ドライバチップ１２０Ｂはデフォルトで非アクティブで、対応するプライマリ分散型行ドライバチップが非アクティブであるときにのみアクティブになってもよい。図１６に示す特定の実施形態では、分散型画素ドライバチップ１２０の各ペア（１２０Ａ、１２０Ｂ）は、複数の画素ドライバチップ１１０を制御する。加えて、分散型行ドライバチップは、画素ドライバチップの行と行の間に、画素ドライバチップの１行おきの間隔で分散される。この様式では、分散型行ドライバチップ１２０（１２０Ａ、１２０Ｂ）の各行は、対応するプライマリ画素ドライバチップ１１０Ａ行及び冗長画素ドライバチップ１１０Ｂ行を制御することができる。

一態様では、実施形態による分散型行ドライバチップ１２０の統合によって、ディスプレイパネルの境界領域の削減が容易にし得る。更に、一般的には行ドライバのために確保されるドライバ棚をなくすことによって、タイルドディスプレイの統合が容易にし得る。加えて、分散型行ドライバチップ１２０は、縁部に沿ってではなく局所的に統合されるため、ディスプレイパネル１０１に利用可能な形状に柔軟性が得られ、また、表示領域１０５内の切り抜き（例えば穴）の統合にも柔軟性が得られる。

図１７は、一実施形態によるタイルドディスプレイの概略上面図である。図示するとおり、ローカルパッシブマトリクス型のタイルドディスプレイ１００は、外部制御回路１４０及び、隣り合って配置された複数のタイル１７０２を含んでもよい。各タイル１７０２は、タイル１７０２の長さにわたるバスライン１７２０と、バスライン１７２０から対応する複数行の行ドライバチップへ延びる、複数行の結束信号ライン１７３０とを含んでもよい。タイル１７０２の中央にバスライン１７２０（又はバックボーン経路）があることによって、丸い角部と、ゼロに近いｘ及びｙ方向の縁取りとが可能になり得る。図示するとおり、各タイル１７０２のバスライン１７２０は、外部制御回路１４０に結合されていてもよい。一実施形態では、それぞれの結束信号ライン１７３０は、複数の画素ドライバチップへの出射クロックライン及びデータクロックラインを含む。バスライン１７２０は、出射クロックバスライン及びデータクロックバスラインを更に含んでもよい。更に図１７を参照すると、タイルドディスプレイ１００は、タイル１７０２のうち１つに切り抜き１７１０を含んでもよく、また更には、複数のタイル１７０２にわたって広がる切り抜き１７１０を含んでもよい。バックボーン経路、すなわちバスライン１７２０に含まれてもよい例示的な信号ラインは、ベースデータクロック５０２、ベース設定更新５０４、出射バッククロック（ＲＧＢ）５１０、ＶＳＴ０ ５１２、ＶＳＴ１ ５１４、ＶＳＴ走査クロック５１８、ベース出射行同期５０６、ベース出射フレーム同期５０８、行ドライバ設定クロック５９０、及び行ドライバ設定データ５９２である。バスライン１７２０には、画素ドライバチップへのデータ信号ラインもまた含まれてもよく、例えば、データ５５０ライン、及び部分更新ライン５６０などである。

ここで図１８を参照すると、一実施形態による、ローカルパッシブマトリクスディスプレイの分散型行ドライバチップ及び画素ドライバチップによって駆動される、結束信号ライン１７３０内の行レベルのデータ及び出射制御信号の接続を示す詳細なパネル接続図が示されている。例えば、ディスプレイはタイルドディスプレイであってもよい。図１９は、一実施形態による、図１８のパネル接続図の拡大図である。具体的には、図１８～１９の結束信号ライン１７３０は、バスライン１７２０から延びていてもよい。図示するとおり、それぞれの結束信号ライン１７３０は、画素ドライバチップ１１０（例えば、１１０Ａ又は１１０Ｂ）の対応する行と結合していてもよい。加えて、それぞれの結束信号ライン１３０は、画素ドライバチップ１１０行の行間にある行ドライバチップ１２０の一部（例えば、１２０Ａ、１２０Ｂ）と結合していてもよい。この様式では、隣接する結束信号ライン１７３０はそれぞれ、隣接する結束信号ライン１７３０の間にある行ドライバチップ１２０の別個の部分と結合している。よって、分散型行ドライバチップ１２０（例えば、１２０Ａ、１２０Ｂ）の第１の部分は、対応する結束信号ライン１７３０に接続された画素ドライバチップ１１０（例えば、１１０Ａ又は１１０Ｂ）を操作し、同じ行内の分散型行ドライバチップ１２０の第２の部分は、第２の対応する信号結束ライン１７３０に接続された画素ドライバチップ１１０（例えば、１１０Ａ又は１１０Ｂ）を操作する。図示した実施形態では、分散型行ドライバチップ１２０Ａ、１２０Ｂの第１の部分は、行Ｎのプライマリ画素ドライバチップ１１０Ａを操作し、一方で、分散型行ドライバチップ１２０Ａ、１２０Ｂの第２の部分は、行Ｎ＋１の冗長画素ドライバチップ１１０Ｂを操作する。

網羅的ではないが、図１９は、実施形態による結束信号ライン１７３０に含まれ得る信号ラインの集まりを示す図である。図示するとおり、例示的な信号ラインには、設定クロック０信号ライン５３２、データクロック０信号ライン５３０、設定クロック１信号ライン５４４、データクロック１信号ライン５４２、出射フレーム同期信号ライン５３６、出射クロック０信号ライン５３８、出射クロック１信号ライン５４６、及び出射行同期信号ライン５３４が含まれる。図示するとおり、冗長画素ドライバチップ１１０Ｂの行Ｎに結合されている行ドライバチップ１２０Ａ、１２０Ｂの第１の部分は、行Ｎ全体に対する出射クロック０、１信号５３８、５４６信号、行Ｎ全体に対する出射フレーム同期信号５３６、及び行Ｎ全体に対する出射行同期信号５３４を受信する。行ドライバチップ１２０Ａ、１２０Ｂの第１の部分は更に、行Ｎの行ドライバチップ１１０Ａの下半分のためのデータクロック１の信号５４２及び設定クロック１の信号５４４を受信する。行ドライバチップ１２０Ａ、１２０Ｂの第１の部分は更に、行Ｎの行ドライバチップ１１０Ａの上半分のためのデータクロック０信号５３０及び設定クロック０信号５３２を受信する。次の結束信号ライン１７３０及び、画素ドライバチップ１１０Ｂの行Ｎ＋１との接続も、同様に接続される。

一実施形態では、ローカルパッシブマトリクスディスプレイ１００は、第１の画素ドライバチップ（例えば、１１０Ａ）行に配置された第１の画素ドライバチップと、第２の画素ドライバチップ（例えば、１１０Ｂ）行に配置された第２の画素ドライバチップと、第１と第２の画素ドライバチップ行の間に分散された複数のプライマリ行ドライバチップ１２０Ａと、を含む。プライマリ行ドライバチップ１２０Ａの第１の部分は、第１のドライバチップ行を操作することができ、このプライマリ行ドライバチップの第２の部分は、第２の画素ドライバチップ行を操作することができる。一実施形態では、プライマリ行ドライバチップの第１の部分は、第１の出射クロックライン（例えば、上側行Ｎの５３８、５４６）及び第１のデータクロックライン（例えば、上側行Ｎの５３０、５４２）に結合され、プライマリ行ドライバチップの第２の部分は、第２の出射クロックライン（例えば、下側行Ｎ＋１の５３８、５４６）及び第２のデータクロックライン（例えば、下側行Ｎ＋１の５３０、５４２）に結合されている。図１７に示すとおり、第１及び第２の出射クロックラインは、出射クロックバスラインに結合され、第１及び第２のデータクロックラインは、バスライン１７２０内のデータクロックバスラインに結合されている。図１９を再び参照すると、複数の冗長行ドライバチップ１２０Ｂはまた、第１と第２の画素ドライバチップ行の間に分散されていてもよい。同様に、冗長行ドライバチップの第１の部分は、第１の出射クロックライン（例えば、上側行Ｎの５３８、５４６）及び第１のデータクロックライン（例えば、上側行Ｎの５３０、５４２）に結合され、冗長行ドライバチップの第２の部分は、第２の出射クロックライン（例えば、下側行Ｎ＋１の５３８、５４６）及び第２のデータクロックライン（例えば、下側行Ｎ＋１の５３０、５４２）に結合されている。

ここで図２０を参照すると、一実施形態による、選択された行のデータ更新を共有データラインを介して可能にする、行選択トークンの伝搬を示すパネル接続図が示されている。カスケード接続された行ドライバチップの冗長ペア１２０Ａ、１２０Ｂがシフトレジスタを形成して、行選択トークン（ＶＳＴ信号）が一度に１行ずつ伝搬できるようにする。トークンを保持する行ドライバチップは、そのチップに関連する画素ドライバチップ行に、データ及び設定の更新のためにデータ及び設定クロックを供給する。図２０を図１９と比較すると、第１の行ドライバペア１２０Ａ、１２０Ｂが、行Ｎの画素ドライバチップ（ｕドライバチップ）を制御する一方で、隣の近接する行ドライバペア１２０Ａ、１２０Ｂは、行Ｎ＋１の画素ドライバチップを制御する。

ここまでは、１つの画素ドライバチップ及び／又は１つのＬＰＭタイルについて駆動される行及び列の数がＬＥＤの各色で同じである、ＬＰＭディスプレイ構成について説明した。ただし、これは必須ではなく、実施形態では、それぞれの色について駆動されるＬＥＤの行及び列の数を差別化することもできる。ＬＰＭでは、行方向の時分割に起因して要件が多くなるので、実施形態によって異なる色のＬＥＤの間で行（又は列）方向の時分割の量を差別化することは有益であり得る。このようにして、最も経済的なＬＰＭタイルサイズを維持しながら、低能力の色については要件を緩和することができる。

一例として、緑色及び青色のサブ画素μＬＥＤには例示的な３２行６４列のＬＰＭタイルサイズを使用し、赤色のサブ画素μＬＥＤには例示的な１６行１２８列を使用することができる。１タイルあたりのサブ画素の総数は、全３色については同じであるため、この組み合わせは、全３色について同じサイズである１枚のタイルとしてバックプレーン内で経路設定することができる。例えば、このようなレイアウトは、ＲＧＢμＬＥＤディスプレイ内の赤色μＬＥＤ、又はＲＧＢ ＯＬＥＤディスプレイ内の青色ＬＥＤなどの、一般的に他の色よりも性能が低い色に使用すると有益であり得る。

直接駆動とＬＰＭの１つの重要な差異は、１ＬＥＤあたりの出射時間がより短く、その結果、ユーザに対する均等な輝度レベルを得るために必要なより高い輝度が出射中に生じることである。低い輝度レベルでは、使用される合計出射時間は通常は短く、かつ／又は、出射に使用される電流は通常は低いので、このことは大きな差異にはならない。より高い輝度レベルでは、これは有意な差異となることがあり、ピーク輝度並びに他の表示パラメータ及び駆動パラメータに応じて、最も極端な差異は、ＬＰＭが８つの場合にはμＬＥＤに対する電流レベルが直接駆動と比較して８倍になり得ることである。これにより、より高いピーク電流が生成されるだけでなく、μＬＥＤを駆動するために必要な電流範囲全体が拡大され得る。

直接駆動に対するＬＰＭの優位性を拡張するために、ＬＰＭタイルのサイズをほぼ正方形に保ちながら（例えば、ＬＰＭタイル内のサブ画素列の数がサブ画素行の数と同程度）、ＬＰＭタイルサイズを大きくすることは有益であり得る。ＬＰＭサイズを大きくすることの利点として考えられることには、１つの画素ドライバチップに必要な総シリコン面積が小さくなりコストが低くなること、μＬＥＤと画素ドライバチップとの間に形成される接点の総数が少なくなること、及び画素ドライバチップ上の接点のピッチがある。これにより、バックプレーン配線との接触が容易になる。ただし、ＬＰＭタイルをより大きいサイズに拡大する場合、特に、時分割多重化される行の数を増やす場合には、μＬＥＤに対するＬＰＭ性能要件も増大する。したがって、ＬＰＭタイルサイズの拡大には、ディスプレイに使用されるμＬＥＤの性能によって決まる制限があり得る。ディスプレイに使用される色（一般的には赤色、緑色、青色）の性能は等しくないことがあるので、最も性能の低い色によって、ＬＰＭタイルのサイズが制限されることがある。

実施形態によれば、ＬＰＭタイルサイズを色ごとに差別化することによって、性能に対処してもよい。差別化についての一定の制限には、１）１ＬＰＭタイルあたりの各色のサブ画素の合計数が同じであり、行数の少ない色の１ＬＰＭタイルあたりの行数は、ＬＰＭタイル内で１色に使われる最も多くの行数の整数比（例えば、１／２、１／３）であることが含まれてもよい。両方の制限によって、差別化されたＬＰＭタイルを確実に、１枚のタイルが全ての色に対応するとしてバックプレーン上で経路設定できるようになる。

ここで図２１Ａ～２１Ｃを参照すると、実施形態による一般的な差別化ＬＰＭタイルサイズのソリューション概要を示す、様々なＬＥＤの行数及び列数のＬＰＭ構成について、概略レイアウト図が示されている。例示の目的で、図２１Ａ～２１Ｃには、１６個のＬＥＤのみからなる小さなタイルを示す。図２１Ａは、行の数が列の数に等しい構成を示す。このような構成では、必要な駆動回路が少なくなり、１つのＬＥＤについて利用可能な出射時間が少なくなることがある。図示するとおり、図２１Ａの構成は、４つの出力ドライバ１１４及び４つの行－ラインスイッチ１１５、並びにレベルシフタを含む。より現実的な、多くのＬＥＤを有するタイルでは、この種の構成はでは行数が大きくなり、１つの行について利用可能な時間が短くなることを意味する。換言すれば、短い時間で多くの光を生成する必要があり、このことは、特に青色のＯＬＥＤなどの一定のＬＥＤ色について、信頼性に悪影響を及ぼす可能性がある。

青色ＬＥＤのための時間を増やすために、図２１Ｂに示すように、行の数を減らすことができる。結果として、同じ量のＬＥＤを駆動できるようにするために、それに比例して列の数を増やす必要がある。その利点として出射時間が増加し、これは信頼性にとっては良いことだが、それぞれの列が専用の駆動回路（例えば、電流源のための出力回路１１６）を必要とするために、必要な駆動回路が増え、その結果シリコンの費用が高くなるという欠点もある。

行数と列数の間の最適な兼ね合いは、ＬＥＤの色ごとに異なり得る。従来、全ての色はひとつの同じ構成で駆動されていた。提案される、実施形態による差別化ＬＰＭは、それを変える。図２１Ａ～２１Ｂの２つの構成は物理的なタイルサイズが異なるため、これらを単純に組み合わせることはできない。図２１Ｃは、バックプレーン経路を修正することによって、図２１Ｂの青色の細長いタイルを赤色の正方形タイルに類似させ得る様子を示す。この例では、青色の論理行の数は赤色の半分である。これは、ある所与の時点で２行の物理的な青色行が出射しているが、赤色行は、ある所与の時点で１行のみが出射していることを意味する（図２２Ａ～２２Ｂを参照）。

図２２Ａに示すタイミング図の例は、８行の赤色のＬＰＭタイルのものである。利用可能な出射時間は１／８であり、赤色ＬＥＤは１／８の出射時間で駆動される。どの青色列ペアが同時に出射すべきであるかは、バックプレーン経路を変更することによって選択できる。図２２Ｂは赤色及び青色の両方のＬＰＭタイルのタイミング図の例を示し、これは準最適なソリューションであり得る。この図では、青色は、１／４の出射時間で駆動される。２つの青色列が同時に出射する。その結果、隣接する赤色ＬＥＤと青色ＬＥＤが全く異なる時点で出射することがあり、それにより、画像アーチファクトが生じる可能性がある。図２２Ｃに、実施形態によるソリューションを示す。ここでは、２つの連続する青色列が同時に出射する。図２２Ｃのタイミング図は、赤色と青色の出射タイミングの不整合が最小化されることを示す。図２２Ｃのタイミング図を、図２１Ｃの構成及びバックプレーン経路に利用してもよい。

ここで図２３を参照すると、タイル内の行数（ｘ）のいくつかの選択肢に対して、１つのディスプレイに必要な総シリコン面積の関係を列数の関数として示すために、スケーリンググラフが提供されている。総シリコン面積は、ディスプレイ内のそれぞれの画素ドライバチップの面積の合計であり、通常、１つのタイル内の画素を１つの画素ドライバチップが駆動する。タイル内の行（Ｘ）及び列の数が増加すると、ディスプレイに必要な総シリコン面積が減少することが明らかである。一実施形態によれば、駆動条件によって引き起こされるストレス（例えば、寿命の減少）と画素ドライバチップとの間の正しいバランスが低減されるように、曲線のうち１つの上で、それぞれの色についてある点が選択される。図２３に示すとおり、例Ａが１つのＬＰＭタイル内の一定の色（例えば赤色及び緑色）についての１つの選択であってもよく、一方で、例Ｂが同じＬＰＭタイル内の他の色（例えば青色）についての別の選択であってもよい。両方の選択でサブ画素の総数は同一であり、青色の例では行数が１／２なので、この組み合わせを１つの画素ドライバチップに実装して、１つのタイル内で経路設定することもできる。

図２４は、一実施形態による差別化ＬＰＭタイル内の経路の概略上面図である。この例は図２３の例に従っており、青色タイルの経路は、赤色及び緑色のタイルの経路（相互接続１１４（Ｒ）及び１１４（Ｇ））と比較して、行数が１／２（相互接続１１２（Ｂ）と相互接続１１２（Ｇ、Ｒ）の比較）で、列数が２倍（相互接続１１４（Ｂ））である。これを１つのＬＰＭタイル内で経路設定するために、青色のサブ画素は青色だけの行相互接続１１２（Ｂ）を有し、一方、赤色及び緑色のサブ画素は、赤色及び緑色の行相互接続１１２（Ｒ、Ｇ）を共有する。青色のサブ画素は、２つの物理的サブ画素行の間で１つの行接続１１７を共有し（行接続が行相互接続１１２（Ｂ）に結合されている）、一方で、赤色及び緑色のサブ画素は、１つの物理的サブ画素行について１つの行相互接続を有する。

このようにして、２つの青色の物理的サブ画素行が同時に選択されるが、緑色及び赤色のサブ画素については、そのようにならない。更に、１つの行に接続された２つの青色サブ画素行は、２倍の数の列相互接続１１４を有する。このようにして、全ての青色サブ画素は、それぞれ固有の動画信号を受け取る。

図２４に示される構成は、差別化ＬＰＭタイルを経路設定する唯一の可能な方法ではない。これは、実施形態による１つの経路方式の例示的な説明であり、ここでは、赤色、緑色、及び青色のサブ画素について巡回する行選択信号が時間的及び位置的に非常に近接して整列され、青色サブ画素の行選択は赤色及び青色のサブ画素の行選択の２倍の長さであるとしている。近接したタイミング及び位置によって、ディスプレイ内での目に見える色割れが最小限に抑えられる。

３つの物理的サブ画素行の全てが１つの行信号によって選択され、サブ画素に送られるデータ信号の量が３倍であるなどの、類似した経路を有することも可能である。更に、例えば、緑色には６４×３２、青色には１２８×１６、赤色には２５６×８のように、色ごとに固有の行数ｘ列数の組み合わせを有することも可能である。これらの組み合わせの全てを、６４×３２サイズの１つのタイル内に一緒に経路設定することができる。更に、１２８×１６の物理的サブ画素などの、タイルの他の物理的配置を選択することも可能であり、上記の例では、緑色について、全ての物理行が２つの行電極及び、１／２のデータラインを有する。最適な選択は、金属トレースの経路、金属トレースの静電容量及び抵抗などの電気的パラメータ、並びに、光学性能（例えば、視覚的アーチファクト）によって決定される。

前述した差別化ＬＰＭ構成に加えて、赤色のための画素ドライバチップのセットと、緑色及び赤色のための画素ドライバチップの別のセットなど、色ごとにＬＰＭタイルサイズの異なる異なった画素ドライバチップを使用することもまた、可能である。これにより、ＬＰＭタイルサイズを独立に選択するための自由度が高まるが、それでもなお、更新シーケンスは、色割れなどの光学アーチファクトが回避されるようなものであるべきである。これにより、結合されたＲＧＢ画素ドライバチップと比較して、追加の画素ドライバチップ及びシリコン面積の費用が生じ得る。更に、ＲＧＢＹのように、ディスプレイ内で４つ以上の原色を合併させることも可能である。これらの事例にも、同じ原理が適用される。

ここで図２４を参照すると（図１～２も参照しながら）、一実施形態では、ローカルパッシブマトリクスディスプレイは、ディスプレイ基板１０１の表示領域１０５内に散在する複数の画素ドライバチップ１１０を含む。複数の画素ドライバチップのうち１つの画素ドライバチップ１１０は、複数の表示行に配置された、対応する複数の画素１０６に隣接している。画素ドライバチップ１１０の第１の端子１１１は、第１の表示行内で第１の出射色（例えば、Ｒ）の第１のＬＥＤグループ及び、第２の出射色（例えばＧ）の第２のＬＥＤグループに結合されている。画素ドライバチップ１１０の第２の端子１１１は、第１のディスプレイ行内で第３の出射色（例えば、Ｂ）の第３のＬＥＤグループに結合されている。

一実施形態では、第３の端子１１１は、第１の出射色（例えば、Ｒ）の第１のＬＥＤ列に、（例えば、相互接続１１４（Ｒ）によって）結合され、第１のＬＥＤ列は第１のＬＥＤグループと重なり合う。更に別の端子１１１は、第２の出射色（例えば、Ｇ）の第２のＬＥＤ列に、（例えば、相互接続１１４（Ｇ）によって）結合されてもよく、第２のＬＥＤ列は第２のＬＥＤグループと重なり合う。第５の端子１１１は、第３の出射色（例えば、Ｂ）の第３のＬＥＤ列に、（例えば、相互接続１１４（Ｂ）によって）結合されてもよく、第３のＬＥＤ列は第３のＬＥＤグループと重なり合う。

一実施形態では、第２の表示行で、画素ドライバチップ１１０の第６の端子１１は、第１の出射色（例えば、Ｒ）の第４のＬＥＤグループ（例えば、Ｒ）及び第２の出射色（例えば、Ｇ）の第５のＬＥＤグループに結合されてもよく、一方で、第２の表示行で、画素ドライバチップの第２の端子は、第３の出射色（例えばＢ）の第６のＬＥＤグループに結合される。図２４に示すとおり、行接続１１７は、青色サブ画素の２つの物理行を接続している（行接続は行相互接続１１２（Ｂ）と結合されている）。

実施形態の様々な態様を利用する際、ローカルパッシブマトリクスディスプレイを形成するために、上記の実施形態の組み合わせ又は変形が可能であることが、当業者には明らかになるであろう。実施形態について、構造上の特徴及び／又は方法論的な作業に特定の言語で説明したが、添付の特許請求の範囲は、必ずしも上述した特定の特徴又は作業に限定されないことを理解されたい。開示した特定の特徴及び行為は、むしろ、説明上有用な特許請求の範囲の実施形態として理解されたい。

Claims (18)

1. 外部制御回路と、
   行ドライバチップ列と、
   複数の画素ドライバチップ行と、
   前記外部制御回路及び前記行ドライバチップ列に接続されたバックボーン経路であって、発光ベースクロック経路を備えるバックボーン経路と、
   複数の信号ライン束であって、各信号ライン束が、前記行ドライバチップ列の行ドライバチップ、及び前記複数の画素ドライバチップ行の画素ドライバチップ行に接続され、各信号ライン束が、画素ドライバチップ発光クロック経路を含む、複数の信号ライン束と、を備え、
   前記発光ベースクロック経路は、複数の個別発光ベースクロック配線を含み、各個別発光ベースクロック配線は、前記行ドライバチップ列内の異なる行ドライバチップに接続され、異なる行ドライバチップの各々を異なるクロック位相で動作させ、
   異なる行ドライバチップの各々は、前記行ドライバチップによってバッファリングされた発光ベースクロックリピート信号を、別の行ドライバチップに同じクロック位相で送信する出力を含む、ディスプレイ。
2. 各個別発光ベースクロック配線は、前記行ドライバチップ列内の行ドライバチップの個別グループに接続され、行ドライバチップの各個別グループを前記異なるクロック位相で動作させる、請求項１に記載のディスプレイ。
3. ５つの行ドライバチップの前記個別グループ、及び５つの異なるクロック位相を有する、請求項２に記載のディスプレイ。
4. 各画素ドライバチップは、発光ダイオード（ＬＥＤ）の第１グループに接続された第１のドライバスライス、及び発光ダイオード（ＬＥＤ）の第２グループに接続された第２のドライバスライスを含む、請求項２に記載のディスプレイ。
5. 各信号ライン束内の発光クロック経路は、前記画素ドライバチップの行内の各画素ドライバチップの前記第１のドライバスライス及び前記第２のドライバスライスに接続されている、請求項４に記載のディスプレイ。
6. スペア行ドライバチップ列をさらに備え、
   各信号ライン束は、前記スペア行ドライバチップ列のスペア行ドライバチップに接続されている、請求項２に記載のディスプレイ。
7. 各個別発光ベースクロック配線は、前記スペア行ドライバチップ列内のスペア行ドライバチップの個別グループに接続されている、請求項６に記載のディスプレイ。
8. 前記バックボーン経路は、ベースデータクロック信号経路、及び垂直選択トークン経路をさらに備える、請求項１に記載のディスプレイ。
9. 各信号ライン束は、画素ドライバチップデータクロック経路、構成クロック経路、及び発光フレーム同期経路を含む、請求項８に記載のディスプレイ。
10. 前記複数の信号ライン束は、ディスプレイ基板内のカットアウトの上の第１の信号ライン束、前記カットアウトの下の第２の信号ライン束、及び前記カットアウトに隣接した第３の信号ライン束を含み、
    前記第２の信号ライン束は、前記第１の信号ライン束及び前記第２の信号ライン束よりも短い距離で前記ディスプレイ基板を横切って延長している、請求項１に記載のディスプレイ。
11. 各画素ドライバチップは、発光ダイオード（ＬＥＤ）行相互接続用の第１の複数の端子、及び発光ダイオード（ＬＥＤ）列相互接続用の第２の複数の端子を含む、請求項１に記載のディスプレイ。
12. 前記ＬＥＤ行相互接続用の前記第１の複数の端子の数は、前記ＬＥＤ列相互接続用の前記第２の複数の端子より多い、請求項１１に記載のディスプレイ。
13. ５つの異なる行ドライバチップ及び５つの異なるクロック位相を有する、請求項１に記載のディスプレイ。
14. 各画素ドライバチップは、発光ダイオード（ＬＥＤ）の第１グループに接続された第１のドライバスライス、及び発光ダイオード（ＬＥＤ）の第２グループに接続された第２のドライバスライスを含む、請求項１に記載のディスプレイ。
15. 各信号ライン束内の前記発光クロック経路は、前記画素ドライバチップの行内の各画素ドライバチップの前記第１のドライバスライス及び前記第２のドライバスライスに接続されている、請求項１４に記載のディスプレイ。
16. スペア行ドライバチップ列をさらに備え、
    各信号ライン束は、前記スペア行ドライバチップ列のスペア行ドライバチップに接続されている、請求項１に記載のディスプレイ。
17. 各個別発光ベースクロック配線は、前記スペア行ドライバチップ列内の異なるスペア行ドライバチップに接続されている、請求項１６に記載のディスプレイ。
18. 複数のバックボーン経路及び複数の行ドライバチップ列を備え、
    各バックボーン経路は、前記外部制御回路及び対応する行ドライバチップ列に接続されている、請求項１に記載のディスプレイ。

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