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JP7463662B2 - Image display device manufacturing method and image display device - Google Patents

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JP7463662B2 JP2021530622A JP2021530622A JP7463662B2 JP 7463662 B2 JP7463662 B2 JP 7463662B2 JP 2021530622 A JP2021530622 A JP 2021530622A JP 2021530622 A JP2021530622 A JP 2021530622A JP 7463662 B2 JP7463662 B2 JP 7463662B2
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Description

本発明の実施形態は、画像表示装置の製造方法および画像表示装置に関する。An embodiment of the present invention relates to a manufacturing method for an image display device and an image display device.

高輝度、広視野角、高コントラストで低消費電力の薄型の画像表示装置の実現が望まれている。このような市場要求に対応するように、自発光素子を利用した表示装置の開発が進められている。There is a demand for a thin image display device that has high brightness, a wide viewing angle, high contrast, and low power consumption. In order to meet such market demands, development of display devices using self-luminous elements is underway.

自発光素子として、微細発光素子であるマイクロＬＥＤを用いた表示装置の登場が期待されている。マイクロＬＥＤを用いた表示装置の製造方法として、個々に形成されたマイクロＬＥＤを駆動回路に順次転写する方法が紹介されている。しかしながら、フルハイビジョンや４Ｋ、８Ｋ等と高画質になるにつれて、マイクロＬＥＤの素子数が多くなると、多数のマイクロＬＥＤを個々に形成して、駆動回路等を形成した基板に順次転写するのでは、転写工程に膨大な時間を要する。さらに、マイクロＬＥＤと駆動回路等との接続不良等が発生し、歩留りの低下を生じるおそれがある。The appearance of a display device using micro LEDs, which are minute light-emitting elements, is expected as a self-emitting element. As a manufacturing method for a display device using micro LEDs, a method of sequentially transferring individually formed micro LEDs to a driving circuit has been introduced. However, as the image quality becomes higher, such as full high definition, 4K, 8K, etc., the number of micro LED elements increases, and if a large number of micro LEDs are individually formed and sequentially transferred to a substrate on which a driving circuit, etc. is formed, the transfer process requires an enormous amount of time. Furthermore, there is a risk of poor connection between the micro LEDs and the driving circuit, etc., resulting in a decrease in yield.

Ｓｉ基板上に発光層を含む半導体層を成長させ、半導体層に電極を形成した後、駆動回路が形成された回路基板に貼り合わせる技術が知られている（たとえば、特許文献１）。A technique is known in which a semiconductor layer including a light emitting layer is grown on a Si substrate, electrodes are formed on the semiconductor layer, and then the semiconductor layer is bonded to a circuit board on which a driving circuit is formed (for example, Patent Document 1).

特開２００２－１４１４９２号公報JP 2002-141492 A

本発明の一実施形態は、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法および画像表示装置を提供する。An embodiment of the present invention provides a manufacturing method for an image display device and the image display device, which shortens the transfer step of light-emitting elements and improves yield.

本発明の一実施形態に係る画像表示装置の製造方法は、発光層を含む半導体層を第１基板上に有する第２基板を準備する工程と、回路素子を含む回路が形成された第３基板を準備する工程と、前記半導体層を、前記第３基板に貼り合わせる工程と、前記半導体層をエッチングして発光素子を形成する工程と、透光性を有する絶縁部材で前記発光素子を覆う工程と、前記発光素子を前記回路素子に電気的に接続する配線層を形成する工程と、を備える。前記発光素子は、前記第３基板に貼り合わされた面に対向する発光面を含む。前記絶縁部材は、前記発光素子から放射される光が前記発光面の法線方向であって前記発光面の側に配光するように設けられる。A method for manufacturing an image display device according to an embodiment of the present invention includes the steps of: preparing a second substrate having a semiconductor layer including a light-emitting layer on a first substrate; preparing a third substrate having a circuit including a circuit element formed thereon; bonding the semiconductor layer to the third substrate; etching the semiconductor layer to form a light-emitting element; covering the light-emitting element with a light-transmitting insulating member; and forming a wiring layer that electrically connects the light-emitting element to the circuit element. The light-emitting element includes a light-emitting surface that faces the surface bonded to the third substrate. The insulating member is provided so that light emitted from the light-emitting element is distributed toward the light-emitting surface in the normal direction to the light-emitting surface.

本実施形態の一実施形態に係る画像表示装置は、回路素子と、前記回路素子に電気的に接続された第１配線層と、前記回路素子および前記第１配線層を覆う絶縁膜と、前記絶縁膜上に設けられた第２配線層と、前記第２配線層上に設けられ、前記第２配線層の側の面に対向する発光面を含む発光素子と、前記発光素子の少なくとも一部を覆い、透光性を有する絶縁部材と、前記発光素子に電気的に接続され、前記絶縁部材上に配設された第３配線層と、を備える。前記発光素子は、前記第２配線層上に設けられた第１導電形の第１半導体層と、前記第１半導体層上に設けられた発光層と、前記発光層上に設けられ、前記第１導電形と異なる第２導電形の第２半導体層を含む。前記絶縁部材は、前記発光素子から放射される光が前記発光面の法線方向であって前記発光面の側に配光するように設けられる。An image display device according to one embodiment of the present invention includes a circuit element, a first wiring layer electrically connected to the circuit element, an insulating film covering the circuit element and the first wiring layer, a second wiring layer provided on the insulating film, a light-emitting element provided on the second wiring layer and including a light-emitting surface facing the surface on the second wiring layer side, an insulating member having translucency and covering at least a part of the light-emitting element, and a third wiring layer electrically connected to the light-emitting element and disposed on the insulating member. The light-emitting element includes a first semiconductor layer of a first conductivity type provided on the second wiring layer, a light-emitting layer provided on the first semiconductor layer, and a second semiconductor layer of a second conductivity type different from the first conductivity type provided on the light-emitting layer. The insulating member is provided so that light emitted from the light-emitting element is distributed toward the light-emitting surface in the normal direction of the light-emitting surface.

本実施形態の一実施形態に係る画像表示装置は、複数のトランジスタと、前記複数のトランジスタに電気的に接続された第１配線層と、前記複数のトランジスタおよび前記第１配線層を覆う絶縁膜と、前記絶縁膜上に設けられた第２配線層と、前記第２配線層上に設けられた第１導電形の第１半導体層と、前記第１半導体層上に配設された発光層と、前記発光層上に配設され、前記第１導電形とは異なる第２導電形の第２半導体層と、前記第１半導体層および前記発光層を覆うとともに、前記第２半導体層の少なくとも一部を覆い、透光性を有する絶縁部材と、前記複数のトランジスタに応じて前記絶縁部材からそれぞれ露出された、前記第２半導体層の複数の露出面上に配設された透光性電極に接続された第３配線層と、を備える。前記絶縁部材は、前記発光層から放射される光が前記複数の露出面のそれぞれの法線方向であって前記複数の露出面の側に配光するように設けられる。The image display device according to one embodiment of the present invention includes a plurality of transistors, a first wiring layer electrically connected to the plurality of transistors, an insulating film covering the plurality of transistors and the first wiring layer, a second wiring layer provided on the insulating film, a first semiconductor layer of a first conductivity type provided on the second wiring layer, a light-emitting layer disposed on the first semiconductor layer, a second semiconductor layer of a second conductivity type different from the first conductivity type disposed on the light-emitting layer, an insulating member having translucency that covers the first semiconductor layer and the light-emitting layer and at least a part of the second semiconductor layer, and a third wiring layer connected to a translucent electrode disposed on a plurality of exposed surfaces of the second semiconductor layer that are exposed from the insulating member according to the plurality of transistors. The insulating member is provided so that light emitted from the light-emitting layer is distributed toward the side of the plurality of exposed surfaces in the normal direction of each of the plurality of exposed surfaces.

本発明の一実施形態によれば、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法および画像表示装置が実現される。According to one embodiment of the present invention, a manufacturing method for an image display device and an image display device that shorten the transfer step of light emitting elements and improve the yield are realized.

第１の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。1 is a schematic cross-sectional view illustrating a portion of an image display device according to a first embodiment. 第１の実施形態の画像表示装置の一部を例示する模式的な断面図である。1 is a schematic cross-sectional view illustrating a portion of an image display device according to a first embodiment. 第１の実施形態における絶縁部材のレンズ機能を説明するための模式図である。5A to 5C are schematic diagrams for explaining a lens function of an insulating member in the first embodiment. 第１の実施形態における絶縁部材のレンズ機能を説明するための模式図である。5A to 5C are schematic diagrams for explaining a lens function of an insulating member in the first embodiment. 第１の実施形態における絶縁部材のレンズ機能を説明するための模式図である。5A to 5C are schematic diagrams for explaining a lens function of an insulating member in the first embodiment. 第１の実施形態における絶縁部材のレンズ機能を説明するための模式図である。5A to 5C are schematic diagrams for explaining a lens function of an insulating member in the first embodiment. 第１の実施形態の画像表示装置を例示する模式的なブロック図である。1 is a schematic block diagram illustrating an image display device according to a first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法の変形例を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a modified example of the manufacturing method of the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法の変形例を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a modified example of the manufacturing method of the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法の変形例を例示する模式的な断面図である。5A to 5C are schematic cross-sectional views illustrating a modified example of the manufacturing method of the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法の変形例を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a modified example of the manufacturing method of the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法の変形例を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a modified example of the manufacturing method of the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な斜視図である。1A to 1C are schematic perspective views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第２の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。11 is a schematic cross-sectional view illustrating a portion of an image display device according to a second embodiment. FIG. 第２の実施形態の画像表示装置を例示する模式的なブロック図である。FIG. 11 is a schematic block diagram illustrating an image display device according to a second embodiment. 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a second embodiment. 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a second embodiment. 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a second embodiment. 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a second embodiment. 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a second embodiment. 第３の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。FIG. 13 is a schematic cross-sectional view illustrating a portion of an image display device according to a third embodiment. 第３の実施形態の画像表示装置の一部を例示する模式的な断面図である。13 is a schematic cross-sectional view illustrating a portion of an image display device according to a third embodiment. 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a third embodiment. 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a third embodiment. 第４の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。FIG. 13 is a schematic cross-sectional view illustrating a portion of an image display device according to a fourth embodiment. 第４の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modified example of the fourth embodiment. 第４の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modified example of the fourth embodiment. 第４の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modified example of the fourth embodiment. 第４の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modified example of the fourth embodiment. 第４の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modified example of the fourth embodiment. 第４の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modified example of the fourth embodiment. 第４の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modified example of the fourth embodiment. 第４の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modified example of the fourth embodiment. 第４の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modified example of the fourth embodiment. 第４の実施形態の変形例に係る画像表示装置の一部を例示する模式的な断面図である。13 is a schematic cross-sectional view illustrating a part of an image display device according to a modified example of the fourth embodiment. 第４の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modified example of the fourth embodiment. 第４の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modified example of the fourth embodiment. 画素ＬＥＤ素子の特性を例示するグラフである。4 is a graph illustrating the characteristics of a pixel LED element. 第５の実施形態に係る画像表示装置を例示するブロック図である。FIG. 13 is a block diagram illustrating an image display device according to a fifth embodiment. 第５の実施形態の変形例に係る画像表示装置を例示するブロック図である。FIG. 13 is a block diagram illustrating an image display device according to a modified example of the fifth embodiment. 第１～第４の実施形態およびこれらの変形例の画像表示装置を模式的に例示する斜視図である。FIG. 1 is a perspective view illustrating image display devices according to first to fourth embodiments and their modified examples.

以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between parts, etc. are not necessarily the same as in reality. Even when the same part is shown, the dimensions and ratios of each part may be different depending on the drawing.
In this specification and each drawing, elements similar to those described above with reference to the previous drawings are given the same reference numerals and detailed description thereof will be omitted as appropriate.

（第１の実施形態）
図１は、実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
図１には、本実施形態の画像表示装置のサブピクセル２０の構成が模式的に示されている。画像表示装置に表示される画像を構成するピクセルは、複数のサブピクセル２０によって構成されている。
以下では、ＸＹＺの３次元座標系を用いて説明することがある。サブピクセル２０は、２次元平面上に配列されている。サブピクセル２０が配列された２次元平面をＸＹ平面とする。サブピクセル２０は、Ｘ軸方向およびＹ軸方向に沿って配列されている。 First Embodiment
FIG. 1 is a schematic cross-sectional view illustrating a part of an image display device according to an embodiment.
1 shows a schematic configuration of a sub-pixel 20 of an image display device according to the present embodiment. A pixel constituting an image displayed on the image display device is made up of a plurality of sub-pixels 20.
In the following, a description may be given using a three-dimensional coordinate system of XYZ. The sub-pixels 20 are arranged on a two-dimensional plane. The two-dimensional plane on which the sub-pixels 20 are arranged is defined as an XY plane. The sub-pixels 20 are arranged along the X-axis direction and the Y-axis direction.

サブピクセル２０は、ＸＹ平面にほぼ平行な発光面１５１Ｓを有している。発光面１５１Ｓは、主として、ＸＹ平面に直交するＺ軸の正方向に向かって光を出力する。Ｚ軸の正方向に沿う長さを高さということがある。The subpixel 20 has a light-emitting surface 151S that is substantially parallel to the XY plane. The light-emitting surface 151S mainly outputs light in the positive direction of the Z axis that is perpendicular to the XY plane. The length along the positive direction of the Z axis is sometimes referred to as the height.

図１は、サブピクセル２０をＸＺ平面に平行な面で切断した場合の断面を模式的に示している。
図１に示すように、画像表示装置のサブピクセル２０は、トランジスタ１０３と、第１の配線層１１０と、層間絶縁膜１１２と、第２の配線層１３０と、発光素子１５０と、絶縁部材１５６と、を備える。本実施形態では、発光素子１５０を覆う絶縁部材１５６は、透光性を有しており、発光面１５１Ｓ側に凸となる面を有している。 FIG. 1 is a schematic cross-sectional view of a sub-pixel 20 cut along a plane parallel to the XZ plane.
1, a subpixel 20 of the image display device includes a transistor 103, a first wiring layer 110, an interlayer insulating film 112, a second wiring layer 130, a light-emitting element 150, and an insulating member 156. In this embodiment, the insulating member 156 covering the light-emitting element 150 has light-transmitting properties and has a surface that is convex toward the light-emitting surface 151S.

サブピクセル２０は、カラーフィルタ１８０をさらに備える。カラーフィルタ（波長変換部材）１８０は、接着層１７０上に設けられている。接着層１７０は、発光素子１５０、絶縁部材１５６および透光性電極１５９，１５９ａ，１５９ｋ上に設けられている。The subpixel 20 further includes a color filter 180. The color filter (wavelength conversion member) 180 is provided on the adhesive layer 170. The adhesive layer 170 is provided on the light emitting element 150, the insulating member 156, and the translucent electrodes 159, 159a, and 159k.

トランジスタ１０３は、基板１０２に形成されている。基板１０２には、発光素子１５０の駆動用のトランジスタ１０３のほか、他のトランジスタやキャパシタ等の回路素子が形成され、配線等によって回路１０１を構成している。たとえば、トランジスタ１０３は、後述する図４に示された駆動トランジスタ２６に対応し、そのほか選択トランジスタ２４やキャパシタ２８等が回路素子である。以下では、回路１０１は、回路素子が形成された素子形成領域１０４、絶縁層１０５、配線層１１０、配線層１１０と回路素子を接続するビア１１１ｄ，１１１ｓおよび回路素子間等を絶縁する絶縁膜１０８を含むものとする。基板１０２、回路１０１および層間絶縁膜１１２等のその他の構成要素を含めて回路基板１００と呼ぶことがある。The transistor 103 is formed on the substrate 102. In addition to the transistor 103 for driving the light-emitting element 150, other circuit elements such as transistors and capacitors are formed on the substrate 102, and the circuit 101 is formed by wiring and the like. For example, the transistor 103 corresponds to the driving transistor 26 shown in FIG. 4 described later, and other circuit elements include the selection transistor 24 and the capacitor 28. Hereinafter, the circuit 101 includes an element formation region 104 in which the circuit elements are formed, an insulating layer 105, a wiring layer 110, vias 111d and 111s connecting the wiring layer 110 and the circuit elements, and an insulating film 108 for insulating between the circuit elements and the like. The substrate 102, the circuit 101, and other components such as the interlayer insulating film 112 may be referred to as a circuit substrate 100.

トランジスタ１０３は、ｐ形半導体領域１０４ｂと、ｎ形半導体領域１０４ｓ，１０４ｄと、ゲート１０７と、を含む。ゲート１０７は、絶縁層１０５を介して、ｐ形半導体領域１０４ｂの上に設けられている。絶縁層１０５は、素子形成領域１０４とゲート１０７とを絶縁するとともに、隣接する他の回路素子との絶縁を十分にとるために設けられている。ゲート１０７に電圧が印加されると、ｐ形半導体領域１０４ｂにチャネルが形成され得る。トランジスタ１０３は、ｎチャネルトランジスタであり、たとえばｎチャネルＭＯＳＦＥＴである。The transistor 103 includes a p-type semiconductor region 104b, n-type semiconductor regions 104s and 104d, and a gate 107. The gate 107 is provided on the p-type semiconductor region 104b via an insulating layer 105. The insulating layer 105 is provided to insulate the element formation region 104 from the gate 107 and to provide sufficient insulation from other adjacent circuit elements. When a voltage is applied to the gate 107, a channel can be formed in the p-type semiconductor region 104b. The transistor 103 is an n-channel transistor, for example, an n-channel MOSFET.

素子形成領域１０４は、基板１０２に設けられている。基板１０２は、たとえばＳｉ基板である。素子形成領域１０４は、ｐ形半導体領域１０４ｂと、ｎ形半導体領域１０４ｓ，１０４ｄと、を含む。ｐ形半導体領域１０４ｂは、基板１０２の表面付近に設けられている。ｎ形半導体領域１０４ｓ，１０４ｄは、ｐ形半導体領域１０４ｂ内でｐ形半導体領域１０４ｂの表面付近に互いに離隔して設けられている。The element formation region 104 is provided in a substrate 102. The substrate 102 is, for example, a Si substrate. The element formation region 104 includes a p-type semiconductor region 104b and n-type semiconductor regions 104s and 104d. The p-type semiconductor region 104b is provided near the surface of the substrate 102. The n-type semiconductor regions 104s and 104d are provided in the p-type semiconductor region 104b and spaced apart from each other near the surface of the p-type semiconductor region 104b.

基板１０２の表面には、絶縁層１０５が設けられている。絶縁層１０５は、素子形成領域１０４も覆っており、ｐ形半導体領域１０４ｂおよびｎ形半導体領域１０４ｓ，１０４ｄの表面も覆っている。絶縁層１０５は、たとえばＳｉＯ２である。絶縁層１０５は、覆っている領域に応じてＳｉＯ２やＳｉ３Ｎ４等を含む多層の絶縁層であってもよい。絶縁層１０５は、高誘電率を有する絶縁材料の層を含んでもよい。 An insulating layer 105 is provided on the surface of the substrate 102. The insulating layer 105 covers the element formation region 104 and also covers the surfaces of the p-type semiconductor region 104b and the n-type semiconductor regions 104s and 104d. The insulating layer 105 is, for example, SiO2 . The insulating layer 105 may be a multi-layer insulating layer including SiO2 , Si3N4 , or the like depending on the region it covers. The insulating layer 105 may include a layer of an insulating material having a high dielectric constant.

絶縁層１０５を介して、ｐ形半導体領域１０４ｂの上にゲート１０７が設けられている。ゲート１０７は、ｎ形半導体領域１０４ｓ，１０４ｄの間に設けられている。ゲート１０７は、たとえば多結晶Ｓｉである。ゲート１０７は、多結晶Ｓｉよりも低抵抗のシリサイド等を含んでもよい。A gate 107 is provided on the p-type semiconductor region 104b via an insulating layer 105. The gate 107 is provided between the n-type semiconductor regions 104s and 104d. The gate 107 is, for example, polycrystalline Si. The gate 107 may include a silicide or the like having a lower resistance than polycrystalline Si.

この例では、ゲート１０７および絶縁層１０５は、絶縁膜１０８で覆われている。絶縁膜１０８は、たとえばＳｉＯ２やＳｉ３Ｎ４等である。配線層１１０を形成する際に表面を平坦化するために、さらにＰＳＧ（Phosphorus Silicon Glass）やＢＰＳＧ（Boron Phosphorus Silicon Glass）等の有機絶縁膜を設けるようにしてもよい。 In this example, the gate 107 and the insulating layer 105 are covered with an insulating film 108. The insulating film 108 is, for example, SiO2 or Si3N4 . In order to flatten the surface when forming the wiring layer 110, an organic insulating film such as PSG (Phosphorus Silicon Glass) or BPSG (Boron Phosphorus Silicon Glass) may be further provided.

絶縁膜１０８には、ビア１１１ｓ，１１１ｄが形成されている。絶縁膜１０８上には、第１の配線層（第１配線層）１１０が形成されている。第１の配線層１１０は、電位の異なり得る複数の配線を含んでおり、配線１１０ｓ，１１０ｄを含んでいる。Vias 111s and 111d are formed in the insulating film 108. A first wiring layer (first wiring layer) 110 is formed on the insulating film 108. The first wiring layer 110 includes a plurality of wirings that may have different potentials, and includes wirings 110s and 110d.

図１以降の断面図においては、符号を付すべき配線層に含まれる１つの配線の横の位置にその配線層の符号を表示するものとする。ビア１１１ｓ，１１１ｄは、配線層１１０の配線１１０ｓ，１１０ｄとｎ形半導体領域１０４ｓ，１０４ｄとの間にそれぞれ設けられ、これらを電気的に接続している。配線層１１０およびビア１１１ｓ，１１１ｄは、たとえばＡｌやＣｕ等の金属によって形成されている。配線層１１０およびビア１１１ｓ，１１１ｄは、高融点金属等を含んでもよい。In the cross-sectional views of FIG. 1 and subsequent figures, the reference numeral of the wiring layer is indicated next to one of the wirings included in the wiring layer to which the reference numeral should be attached. The vias 111s and 111d are provided between the wirings 110s and 110d of the wiring layer 110 and the n-type semiconductor regions 104s and 104d, respectively, and electrically connect them. The wiring layer 110 and the vias 111s and 111d are formed of a metal such as Al or Cu. The wiring layer 110 and the vias 111s and 111d may include a high melting point metal or the like.

絶縁膜１０８および配線層１１０上には、さらに平坦化膜として、層間絶縁膜１１２が設けられている。層間絶縁膜（絶縁膜）１１２は、たとえばＰＳＧやＢＰＳＧ等の有機絶縁膜である。層間絶縁膜１１２は、回路基板１００においてその表面を保護する保護膜としても機能する。An interlayer insulating film 112 is further provided as a planarizing film on the insulating film 108 and the wiring layer 110. The interlayer insulating film (insulating film) 112 is an organic insulating film such as PSG or BPSG. The interlayer insulating film 112 also functions as a protective film that protects the surface of the circuit board 100.

第２の配線層（第２配線層）１３０は、層間絶縁膜１１２上に設けられている。配線層１３０は、第１配線１３０ａを含んでいる。第１配線（配線部分）１３０ａは、たとえばサブピクセルごとに設けられており、この例では、第１配線１３０ａ上に設けられた透光性電極１５９ａとともに、後述する図４に示す電源線３に接続されている。発光素子１５０は、第１配線１３０ａ上に設けられている。The second wiring layer (second wiring layer) 130 is provided on the interlayer insulating film 112. The wiring layer 130 includes a first wiring 130a. The first wiring (wiring portion) 130a is provided for each subpixel, for example, and in this example, is connected to a power supply line 3 shown in FIG. 4 described later together with a light-transmitting electrode 159a provided on the first wiring 130a. The light-emitting element 150 is provided on the first wiring 130a.

第１配線１３０ａを含む配線層１３０は、高導電率を有する材料で形成されている。配線層１３０は、たとえば、ＴｉやＡｌ、ＴｉとＳｎとの合金等を含む。ＣｕやＶ等、あるいはＡｇやＰｔ等の高い光反射性を有する貴金属を含んでもよい。配線層１３０は、このような高導電率を有する金属材料等で形成されているので、発光素子１５０と回路１０１とを低抵抗で電気的に接続することができる。The wiring layer 130 including the first wiring 130a is formed of a material having high electrical conductivity. The wiring layer 130 includes, for example, Ti, Al, an alloy of Ti and Sn, or the like. It may include Cu, V, or a precious metal having high light reflectivity, such as Ag or Pt. Since the wiring layer 130 is formed of such a metal material having high electrical conductivity, it is possible to electrically connect the light emitting element 150 and the circuit 101 with low resistance.

第１配線１３０ａの外周は、ＸＹ平面視で発光素子１５０をＺ軸上方から投影したときの外周を含んでいる。これにより、第１配線１３０ａは、発光素子１５０の下方への光の散乱を発光面１５１Ｓ側に反射し、散乱光を遮光することができる。The outer periphery of the first wiring 130a includes the outer periphery when the light emitting element 150 is projected from above the Z axis in the XY plane view. This allows the first wiring 130a to reflect the light scattered downward from the light emitting element 150 toward the light emitting surface 151S side, thereby blocking the scattered light.

第１配線１３０ａの材料を適切に選択することによって、発光素子１５０の下方への散乱光を発光面１５１Ｓ側に反射させて発光効率を向上させることができる。また、第１配線１３０ａが、発光素子１５０の下方への散乱光を遮光することによって、トランジスタ１０３への光の到達を抑制し、トランジスタ１０３の誤動作を防止することもできる。By appropriately selecting the material of the first wiring 130a, the light scattered downward from the light emitting element 150 can be reflected toward the light emitting surface 151S, thereby improving the light emission efficiency. In addition, the first wiring 130a blocks the light scattered downward from the light emitting element 150, thereby suppressing the light from reaching the transistor 103, and preventing the transistor 103 from malfunctioning.

発光素子１５０は、ｐ形半導体層（第１半導体層）１５３と、発光層１５２と、ｎ形半導体層（第２半導体層）１５１と、を含む。ｐ形半導体層１５３、発光層１５２およびｎ形半導体層１５１は、層間絶縁膜１１２からＺ軸の正方向に向かってこの順に積層されている。つまり、発光素子１５０の各層は、層間絶縁膜１１２の側から発光面１５１Ｓの側に向かって積層されている。The light-emitting element 150 includes a p-type semiconductor layer (first semiconductor layer) 153, a light-emitting layer 152, and an n-type semiconductor layer (second semiconductor layer) 151. The p-type semiconductor layer 153, the light-emitting layer 152, and the n-type semiconductor layer 151 are stacked in this order from the interlayer insulating film 112 toward the positive direction of the Z axis. In other words, the layers of the light-emitting element 150 are stacked from the interlayer insulating film 112 side toward the light-emitting surface 151S side.

発光素子１５０は、ＸＹ平面視で、たとえばほぼ正方形または長方形状を有しているが、角部は丸くなっていてもよい。発光素子１５０は、ＸＹ平面視で、たとえば楕円形状や円形状を有していてもよい。平面視での発光素子の形状や配置等を適切に選定することによって、レイアウトの自由度が向上する。The light emitting element 150 has, for example, a substantially square or rectangular shape in the XY plane view, but the corners may be rounded. The light emitting element 150 may have, for example, an elliptical or circular shape in the XY plane view. By appropriately selecting the shape and arrangement of the light emitting element in the plan view, the degree of freedom of layout is improved.

発光素子１５０には、たとえば、ＩｎＸＡｌＹＧａ１－Ｘ－ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）等の窒化物半導体が好適に用いられる。本発明の一実施形態における発光素子１５０は、いわゆる青色発光ダイオードであり、発光素子１５０が発光する光の波長は、たとえば４６７ｎｍ±２０ｎｍ程度である。発光素子１５０が発光する光の波長は、４１０ｎｍ±２０ｎｍ程度の青紫発光としてもよい。発光素子１５０が発光する光の波長は、上述の値に限らず、適切なものとすることができる。 For the light emitting element 150, for example, a nitride semiconductor such as InXAlYGa1 -X-YN (0≦X, 0≦Y, X+Y<1) is suitably used. The light emitting element 150 in one embodiment of the present invention is a so-called blue light emitting diode, and the wavelength of light emitted by the light emitting element 150 is, for example, about 467 nm±20 nm. The wavelength of light emitted by the light emitting element 150 may be blue-violet light with a wavelength of about 410 nm±20 nm. The wavelength of light emitted by the light emitting element 150 is not limited to the above-mentioned value, and may be any appropriate value.

絶縁部材１５６は、層間絶縁膜１１２の一部、第２の配線層１３０の一部および発光素子１５０の少なくとも側面を覆っている。絶縁部材１５６は、たとえば、透光性を有する有機絶縁材料等によって形成されている。絶縁部材１５６は、好ましくは、透明である。絶縁部材１５６は、絶縁部材１５６を覆う接着層１７０の屈折率に比べて十分大きな屈折率を有する。The insulating member 156 covers a part of the interlayer insulating film 112, a part of the second wiring layer 130, and at least the side surfaces of the light emitting element 150. The insulating member 156 is formed of, for example, an organic insulating material having light transmitting properties. The insulating member 156 is preferably transparent. The insulating member 156 has a refractive index that is sufficiently larger than the refractive index of the adhesive layer 170 that covers the insulating member 156.

絶縁部材１５６の材料としては、たとえば硫黄（Ｓ）含有置換基やリン（Ｐ）原子含有基を有する高分子材料や、ポリイミド等の高分子マトリックスに高屈折率の無機ナノ粒子を導入した高屈折率ナノコンポジット材料等がよく知られているが、この限りではない。また接着層１７０の材料としては、たとえば中空ナノ粒子やポーラスナノ粒子を分散させた有機材料などがよく知られているが、やはりこの限りではなく、絶縁部材１５６の近傍に空間を設ける等の応用も可能である。Well-known materials for the insulating member 156 include, but are not limited to, polymeric materials having sulfur (S)-containing substituents or phosphorus (P)-atom-containing groups, and high-refractive index nanocomposite materials in which inorganic nanoparticles with high refractive index are introduced into a polymer matrix such as polyimide. Well-known materials for the adhesive layer 170 include, but are not limited to, organic materials in which hollow nanoparticles or porous nanoparticles are dispersed. Alternatively, the materials may include, but are not limited to, applications such as providing a space near the insulating member 156.

絶縁部材１５６は、発光面１５１Ｓの側に凸となる凸面を有する。絶縁部材１５６は、発光素子１５０の側面から放射される光を発光面１５１Ｓの側に配光する凸レンズとして機能する絶縁部材である。The insulating member 156 has a convex surface that is convex on the side of the light emitting surface 151S. The insulating member 156 is an insulating member that functions as a convex lens that distributes light emitted from a side surface of the light emitting element 150 toward the side of the light emitting surface 151S.

図２は、本実施形態の画像表示装置の一部を例示する模式的な断面図である。
図２は、絶縁部材１５６の機能を説明するための模式図である。図２には、図１の断面図において、第１配線１３０ａ、発光素子１５０および絶縁部材１５６の位置関係が詳細に示されている。
図２に示すように、発光素子１５０は、Ｚ軸の正方向に向かって、ｐ形半導体層１５３、発光層１５２およびｎ形半導体層１５１の順に積層されている。ｐ形半導体層１５３は、第１配線１３０ａ上の第１面１３１ａに載置されている。ここで、第１面１３１ａは、ＸＹ平面にほぼ平行な平面である。発光面１５１Ｓは、絶縁部材１５６の開口１５８から露出されており、第１面１３１ａにほぼ平行となるように設けられている。 FIG. 2 is a schematic cross-sectional view illustrating a part of the image display device of this embodiment.
Fig. 2 is a schematic diagram for explaining the function of the insulating member 156. Fig. 2 shows in detail the positional relationship between the first wiring 130a, the light emitting element 150, and the insulating member 156 in the cross-sectional view of Fig. 1.
2, the light emitting element 150 is formed by stacking a p-type semiconductor layer 153, a light emitting layer 152, and an n-type semiconductor layer 151 in this order toward the positive direction of the Z axis. The p-type semiconductor layer 153 is placed on a first surface 131a on the first wiring 130a. Here, the first surface 131a is a plane substantially parallel to the XY plane. The light emitting surface 151S is exposed from an opening 158 of the insulating member 156, and is provided so as to be substantially parallel to the first surface 131a.

絶縁部材１５６は、発光素子１５０の側面を覆っている。絶縁部材１５６は、第１配線１３０ａの側から発光面１５１Ｓの側に向かって凸となる面１５７ａを有する。The insulating member 156 covers the side surface of the light emitting element 150. The insulating member 156 has a surface 157a that is convex from the first wiring 130a side toward the light emitting surface 151S side.

発光素子１５０の側面からは、発光層１５２が露出している。電子および正孔が注入されて励起された発光層１５２は、側面からも光を放射する。発光層１５２の側面から放射された光は、ＸＹ平面に平行な成分を有する放射光を含んでいる。ＸＹ平面に平行な成分を有する放射光は、面１５７ａから出射される。絶縁部材１５６の面１５７ａから出射される放射光が発光面１５１Ｓ側に配光されるように、面１５７ａの形状を設定することができる。The light-emitting layer 152 is exposed from the side surface of the light-emitting element 150. The light-emitting layer 152, excited by the injection of electrons and holes, also emits light from the side surface. The light emitted from the side surface of the light-emitting layer 152 includes radiated light having a component parallel to the XY plane. The radiated light having a component parallel to the XY plane is emitted from the surface 157a. The shape of the surface 157a can be set so that the radiated light emitted from the surface 157a of the insulating member 156 is distributed toward the light-emitting surface 151S.

好ましくは、絶縁部材１５６の高さＨ１（第１高さ）は、発光層１５２の面１５２ａ１（第２面）の高さＨ２（第２高さ）よりも十分高い位置に設定される。このように設定されることによって、ＸＹ平面に平行な成分を有する放射光は、発光面１５１Ｓ側に配光される。高さＨ１は、第１面１３１ａから絶縁部材１５６のもっとも高い位置までの高さである。高さＨ２における発光層１５２の面１５２ａ１はｎ形半導体層１５１が設けられている側の面である。Preferably, height H1 (first height) of insulating member 156 is set to a position sufficiently higher than height H2 (second height) of surface 152a1 (second surface) of light-emitting layer 152. By setting in this manner, emitted light having a component parallel to the XY plane is distributed toward light-emitting surface 151S. Height H1 is the height from first surface 131a to the highest position of insulating member 156. Surface 152a1 of light-emitting layer 152 at height H2 is the surface on the side where n-type semiconductor layer 151 is provided.

図３Ａ～図３Ｄは、本実施形態における絶縁部材のレンズ機能を説明するための模式図である。
図３Ａ～図３Ｄでは、発光層１５２と面１５７ａとの位置関係の詳細が示されている。この場合においては、面１５７ａは、球面の一部であるものとする。Ｃ１～Ｃ４は、面１５７ａがなす球面の中心を示している。図３Ａ～図３Ｃの例では、中心Ｃ１～Ｃ３は、発光層１５２のＺ軸方向の長さの１／２に位置している。つまり、中心Ｃ１～Ｃ３は、発光層１５２の一方の面１５２ａ１と他方の面１５２ａ２との間の距離の１／２に位置している。図３Ｄの例では、中心Ｃ４は、発光層１５２のＺ軸方向の長さの１／２の位置よりも、Ｚ軸の負方向側にずれた位置とされている。 3A to 3D are schematic diagrams for explaining the lens function of the insulating member in this embodiment.
3A to 3D show the details of the positional relationship between the light-emitting layer 152 and the surface 157a. In this case, the surface 157a is assumed to be a part of a sphere. C1 to C4 indicate the centers of the sphere formed by the surface 157a. In the example of FIG. 3A to FIG. 3C, the centers C1 to C3 are located at 1/2 the length of the light-emitting layer 152 in the Z-axis direction. In other words, the centers C1 to C3 are located at 1/2 the distance between one surface 152a1 and the other surface 152a2 of the light-emitting layer 152. In the example of FIG. 3D, the center C4 is shifted to the negative side of the Z-axis from the position at 1/2 the length of the light-emitting layer 152 in the Z-axis direction.

発光層１５２は端部１５２ａ３を有しており、端部１５２ａ３は、発光層１５２の側面に含まれている。なお、一方の面１５２ａ１は、ｎ形半導体層１５１が積層されている面であり、他方の面１５２ａ２は、ｐ形半導体層１５３が積層されている面である。The light emitting layer 152 has an end 152a3, and the end 152a3 is included in a side surface of the light emitting layer 152. Note that one surface 152a1 is a surface on which the n-type semiconductor layer 151 is laminated, and the other surface 152a2 is a surface on which the p-type semiconductor layer 153 is laminated.

発光層１５２は、ＸＹ平面視で、Ｘ軸およびＹ軸にそれぞれ平行な辺を有する方形であるものとする。中心Ｃ１～Ｃ４は、発光層１５２のＹ軸に平行な辺の１／２の位置を通るＸ軸に平行な直線上にあるものとする。また、面１５７ａの内側の屈折率は、面１５７ａの外側の屈折率よりも大きいものとする。The light-emitting layer 152 is assumed to be a rectangle having sides parallel to the X-axis and Y-axis in the XY plan view. The centers C1 to C4 are assumed to be on a line parallel to the X-axis that passes through a half position of the side of the light-emitting layer 152 that is parallel to the Y-axis. The refractive index on the inside of the surface 157a is assumed to be greater than the refractive index on the outside of the surface 157a.

図３Ａに示すように、中心Ｃ１が発光層１５２内、且つ、発光層１５２のＺ軸方向の長さの１／２の位置にある場合には、端部１５２ａ３から放射された光のうち、Ｘ軸に平行な光以外の光は、面１５７ａで、発光面の方向に屈折される。As shown in FIG. 3A , when center C1 is within light-emitting layer 152 and is located at a position that is 1/2 the length of light-emitting layer 152 in the Z-axis direction, light emitted from end portion 152a3 other than light that is parallel to the X-axis is refracted by surface 157a toward the light-emitting surface.

図３Ｂに示すように、中心Ｃ２が発光層１５２の端部１５２ａ３に存在し、且つ、発光層１５２のＺ軸方向の長さの１／２の位置にある場合には、端部１５２ａ３から放射されたほぼすべての光は、面１５７ａにほぼ９０°で入射するので、ほとんど屈折せず、端部１５２ａ３からの放射光の角度のまま、面１５７ａから放射される。As shown in FIG. 3B , when center C2 is located at end 152a3 of light-emitting layer 152 and is located at 1/2 the length of light-emitting layer 152 in the Z-axis direction, almost all of the light emitted from end 152a3 is incident on surface 157a at approximately 90°, and is hardly refracted, and is emitted from surface 157a at the same angle of the light emitted from end 152a3.

図３Ｃに示すように、中心Ｃ３が発光層１５２の外側にあり、且つ、発光層１５２のＺ軸方向の長さの１／２の位置にある場合には、端部１５２ａ３から放射された光のうち、Ｙ軸に平行な光以外の光は、面１５７ａで発光面とは直交する方向に屈折する。そのため、発光面方向に配光される光が抑制される。3C, when the center C3 is outside the light-emitting layer 152 and at a position half the length of the light-emitting layer 152 in the Z-axis direction, the light emitted from the end 152a3 other than the light parallel to the Y-axis is refracted at the surface 157a in a direction perpendicular to the light-emitting surface. Therefore, the light distributed in the direction of the light-emitting surface is suppressed.

図３Ｄに示すように、中心Ｃ４が発光層１５２の端部１５２ａ３のＺ軸に平行線上にあり、且つ、発光層１５２のＺ軸方向の中心よりも、Ｚ軸の負方向にずれた位置にある場合には、Ｙ軸に平行な光以外の光は、面１５７ａで発光面とは直交する方向に屈折する。そのため、発光面方向に配光される光が抑制される。3D, when the center C4 is on a line parallel to the Z axis of the end portion 152a3 of the light-emitting layer 152 and is shifted in the negative direction of the Z axis from the center of the light-emitting layer 152 in the Z axis direction, light other than light parallel to the Y axis is refracted at the surface 157a in a direction perpendicular to the light-emitting surface. Therefore, the light distributed in the direction of the light-emitting surface is suppressed.

上述は一例であり、発光層１５２の側面から放射される光を、発光面１５１Ｓに垂直な法線方向に配光させるように、絶縁部材１５６の面１５７ａの形状を適切に設定することができる。また、絶縁部材１５６の材料および絶縁部材１５６を覆う接着層１７０の材料を適切に選定して、屈折率を設定することによって、絶縁部材１５６をより適切な配光制御手段として用いることができる。The above is just one example, and the shape of surface 157a of insulating member 156 can be appropriately set so that light emitted from the side surface of light-emitting layer 152 is distributed in a normal direction perpendicular to light-emitting surface 151S. In addition, by appropriately selecting the material of insulating member 156 and the material of adhesive layer 170 covering insulating member 156 and setting the refractive index, insulating member 156 can be used as a more appropriate light distribution control means.

図１に戻って説明を続ける。
絶縁部材１５６は、開口１５８を有している。開口１５８は、発光素子１５０の上方の絶縁部材１５６の一部を除去することによって形成されている。開口１５８は、発光面１５１Ｓが絶縁部材１５６から露出するように形成されている。発光面１５１Ｓは、ｎ形半導体層１５１の面のうち発光層１５２に接する面に対向する面である。 Returning to FIG.
The insulating member 156 has an opening 158. The opening 158 is formed by removing a part of the insulating member 156 above the light-emitting element 150. The opening 158 is formed so that the light-emitting surface 151S is exposed from the insulating member 156. The light-emitting surface 151S is a surface of the n-type semiconductor layer 151 that faces the surface that contacts the light-emitting layer 152.

発光面１５１Ｓは、好ましくは粗面加工されている。発光素子１５０は、発光面１５１Ｓが粗面とされている場合には、光の取出効率を向上させることができる。発光面１５１Ｓが粗面化されない場合には、粗面加工を行う工程を省略することができる。The light-emitting surface 151S is preferably roughened. When the light-emitting surface 151S of the light-emitting element 150 is roughened, the light extraction efficiency can be improved. When the light-emitting surface 151S is not roughened, the step of roughening the surface can be omitted.

層間絶縁膜１１２には、層間絶縁膜１１２の開口１１３が設けられている。開口１１３からは、トランジスタ１０３のドレイン電極に接続された配線１１０ｄの面の一部が露出されている。この開口１１３は、第１半導体層１５１と配線１１０ｓとを電気的に接続するために層間絶縁膜１１２に形成されている。An opening 113 is provided in the interlayer insulating film 112. A part of a surface of the wiring 110d connected to the drain electrode of the transistor 103 is exposed from the opening 113. This opening 113 is formed in the interlayer insulating film 112 to electrically connect the first semiconductor layer 151 and the wiring 110s.

透光性電極１５９ｋは、粗面化された発光面１５１Ｓ上にわたって設けられており、ｎ形半導体層１５１に電気的に接続されている。透光性電極１５９ｋは、絶縁部材１５６、配線１１０ｄの露出面および層間絶縁膜１１２上に延伸して設けられている。したがって、ｎ形半導体層１５１と配線１１０ｄは、透光性電極１５９ｋによって電気的に接続されている。The translucent electrode 159k is provided over the roughened light emitting surface 151S and is electrically connected to the n-type semiconductor layer 151. The translucent electrode 159k is provided to extend over the insulating member 156, the exposed surface of the wiring 110d, and the interlayer insulating film 112. Therefore, the n-type semiconductor layer 151 and the wiring 110d are electrically connected by the translucent electrode 159k.

透光性電極１５９ａは、第１配線１３０ａ上に設けられており、第１配線１３０ａに電気的に接続されている。この例では、後述する図４に示すように、透光性電極１５９ａおよび第１配線１３０ａは、電源線３に接続される。したがって、ｐ形半導体層１５３は、透光性電極１５９ａおよび第１配線１３０ａによって電源線３に電気的に接続される。The translucent electrode 159a is provided on the first wiring 130a and is electrically connected to the first wiring 130a. In this example, as shown in Fig. 4 described later, the translucent electrode 159a and the first wiring 130a are connected to the power supply line 3. Therefore, the p-type semiconductor layer 153 is electrically connected to the power supply line 3 by the translucent electrode 159a and the first wiring 130a.

透光性電極１５９は、第２の配線層１３０のその他の配線上にも設けられている。透光性電極１５９，１５９ａ，１５９ｋ（第３配線層）は、ＩＴＯ（酸化インジウムスズ）等の透光性を有する導電膜によって形成されている。The translucent electrode 159 is also provided on other wirings of the second wiring layer 130. The translucent electrodes 159, 159a, 159k (third wiring layer) are formed of a translucent conductive film such as ITO (indium tin oxide).

接着層１７０は、絶縁部材１５６、透光性電極１５９，１５９ａ，１５９ｋおよび層間絶縁膜１１２を覆っている。接着層１７０は、ほぼ透明の樹脂性接着剤であり、絶縁部材１５６や透光性電極１５９，１５９ａ，１５９ｋ等を保護し、カラーフィルタ１８０を接着するために設けられている。The adhesive layer 170 covers the insulating member 156, the translucent electrodes 159, 159a, 159k, and the interlayer insulating film 112. The adhesive layer 170 is a substantially transparent resin adhesive, and is provided to protect the insulating member 156 and the translucent electrodes 159, 159a, 159k, etc., and to adhere the color filter 180.

カラーフィルタ１８０は、遮光部１８１と色変換部１８２とを含む。色変換部１８２は、凸レンズ状に形成された絶縁部材１５６のほぼ直上に、ＸＹ平面視での絶縁部材１５６による配光の形状に応じて設けられている。The color filter 180 includes a light blocking portion 181 and a color conversion portion 182. The color conversion portion 182 is provided substantially directly above the insulating member 156 formed in a convex lens shape, in accordance with the shape of the light distribution by the insulating member 156 in the XY plane view.

色変換部１８２は、１層または２層とされる。図１には、２層の部分が示されている。１層であるか２層であるかは、サブピクセル２０が発光する光の色、すなわち波長によって決定される。サブピクセル２０の発光色が赤または緑の場合には、色変換部１８２は、好ましくは２層とされる。サブピクセル２０の発光色が青の場合には、好ましくは１層とされる。The color conversion section 182 may have one or two layers. A two-layer portion is shown in FIG. 1. Whether it is a one-layer or two-layer structure is determined by the color, i.e., the wavelength, of the light emitted by the subpixel 20. When the emission color of the subpixel 20 is red or green, the color conversion section 182 is preferably two-layered. When the emission color of the subpixel 20 is blue, the color conversion section 182 is preferably one-layered.

色変換部１８２が２層の場合には、発光素子１５０により近い１層目が色変換層１８３であり、２層目がフィルタ層１８４である。つまり、フィルタ層１８４は、色変換層１８３上に積層されている。When color conversion section 182 has two layers, the first layer closer to light emitting element 150 is color conversion layer 183, and the second layer is filter layer 184. That is, filter layer 184 is laminated on color conversion layer 183.

色変換層１８３は、発光素子１５０が発光する光の波長を所望の波長に変換する層である。赤色を発光するサブピクセル２０の場合には、発光素子１５０の波長、４６７ｎｍ±２０ｎｍの光を、たとえば６３０ｎｍ±２０ｎｍ程度の波長の光に変換する。緑色を発光するサブピクセル２０の場合には、発光素子１５０の波長、４６７ｎｍ±２０ｎｍの光を、たとえば５３２ｎｍ±２０ｎｍ程度の波長の光に変換する。The color conversion layer 183 is a layer that converts the wavelength of light emitted by the light emitting element 150 into a desired wavelength. In the case of a subpixel 20 that emits red light, the color conversion layer 183 converts the light of the light emitting element 150 having a wavelength of 467 nm±20 nm into light having a wavelength of, for example, about 630 nm±20 nm. In the case of a subpixel 20 that emits green light, the light of the light emitting element 150 having a wavelength of 467 nm±20 nm into light having a wavelength of, for example, about 532 nm±20 nm.

フィルタ層１８４は、色変換層１８３で色変換されずに残存した青色発光の波長成分を遮断する。Filter layer 184 blocks the wavelength component of blue emitted light that remains without being color converted by color conversion layer 183 .

サブピクセル２０が発光する光の色が青色の場合には、サブピクセル２０は、色変換層１８３を介して光を出力してもよいし、色変換層１８３を介さずにそのまま光を出力するようにしてもよい。発光素子１５０が発光する光の波長が４６７ｎｍ±２０ｎｍ程度の場合には、サブピクセル２０は、色変換層１８３を介さずに光を出力してもよい。発光素子１５０が発光する光の波長を４１０ｎｍ±２０ｎｍとする場合には、出力する光の波長を４６７ｎｍ±２０ｎｍ程度に変換するために、１層の色変換層１８３を設けることが好ましい。When the color of light emitted by the subpixel 20 is blue, the subpixel 20 may output the light via the color conversion layer 183, or may output the light directly without passing through the color conversion layer 183. When the wavelength of light emitted by the light-emitting element 150 is about 467 nm±20 nm, the subpixel 20 may output the light without passing through the color conversion layer 183. When the wavelength of light emitted by the light-emitting element 150 is 410 nm±20 nm, it is preferable to provide one color conversion layer 183 in order to convert the wavelength of the output light to about 467 nm±20 nm.

青色のサブピクセル２０の場合であっても、サブピクセル２０は、フィルタ層１８４を有していてもよい。青色のサブピクセル２０にフィルタ層１８４を設けることによって、発光素子１５０の表面で生じる微小な外光反射が抑制される。Even in the case of a blue subpixel 20, the subpixel 20 may have a filter layer 184. By providing the filter layer 184 in the blue subpixel 20, minute external light reflection occurring on the surface of the light-emitting element 150 is suppressed.

カラーフィルタ１８０では、色変換部１８２以外の部分は、遮光部１８１とされている。遮光部１８１は、いわゆるブラックマトリクスであり、隣接する色変換部１８２から発光される光の混色等によるにじみを低減し、シャープな画像を表示することを可能にする。In the color filter 180, the portion other than the color conversion portion 182 is a light shielding portion 181. The light shielding portion 181 is a so-called black matrix, and reduces blurring caused by color mixing of light emitted from adjacent color conversion portions 182, making it possible to display a sharp image.

図４は、本実施形態に係る画像表示装置を例示する模式的なブロック図である。
図４に示すように、本実施形態の画像表示装置１は、表示領域２を備える。表示領域２には、サブピクセル２０が配列されている。サブピクセル２０は、たとえば格子状に配列されている。たとえば、サブピクセル２０は、Ｘ軸に沿ってｎ個配列され、Ｙ軸に沿ってｍ個配列される。 FIG. 4 is a schematic block diagram illustrating the image display device according to the present embodiment.
4, the image display device 1 of this embodiment includes a display area 2. Sub-pixels 20 are arranged in the display area 2. The sub-pixels 20 are arranged, for example, in a lattice pattern. For example, n sub-pixels 20 are arranged along the X axis, and m sub-pixels 20 are arranged along the Y axis.

ピクセル１０は、異なる色の光を発光する複数のサブピクセル２０を含む。サブピクセル２０Ｒは、赤色の光を発光する。サブピクセル２０Ｇは、緑色の光を発光する。サブピクセル２０Ｂは、青色の光を発光する。３種類のサブピクセル２０Ｒ，２０Ｇ，２０Ｂが所望の輝度で発光することによって、１つのピクセル１０の発光色および輝度が決定される。A pixel 10 includes a plurality of sub-pixels 20 that emit light of different colors. Sub-pixel 20R emits red light. Sub-pixel 20G emits green light. Sub-pixel 20B emits blue light. The emission color and brightness of one pixel 10 are determined by the three types of sub-pixels 20R, 20G, and 20B emitting light at a desired brightness.

１つのピクセル１０は、３つのサブピクセル２０Ｒ，２０Ｇ，２０Ｂを含み、サブピクセル２０Ｒ，２０Ｇ，２０Ｂは、たとえばこの例のように、Ｘ軸上を直線状に配列されている。各ピクセル１０は、同じ色のサブピクセルが同じ列に配列されていてもよいし、この例のように、列ごとに異なる色のサブピクセルが配列されていてもよい。One pixel 10 includes three sub-pixels 20R, 20G, and 20B, which are arranged linearly on the X-axis as in this example. Each pixel 10 may have sub-pixels of the same color arranged in the same column, or may have sub-pixels of different colors arranged in different columns as in this example.

画像表示装置１は、電源線３および接地線４をさらに有する。電源線３および接地線４は、サブピクセル２０の配列に沿って、格子状に布線されている。電源線３および接地線４は、各サブピクセル２０に電気的に接続され、電源端子３ａとＧＮＤ端子４ａとの間に接続された直流電源から各サブピクセル２０に電力を供給する。電源端子３ａおよびＧＮＤ端子４ａは、電源線３および接地線４の端部にそれぞれ設けられ、表示領域２の外部に設けられた直流電源回路に接続される。電源端子３ａは、ＧＮＤ端子４ａを基準にして正の電圧が供給される。The image display device 1 further includes a power supply line 3 and a ground line 4. The power supply lines 3 and the ground lines 4 are laid out in a grid pattern along the arrangement of the sub-pixels 20. The power supply lines 3 and the ground lines 4 are electrically connected to each sub-pixel 20, and supply power to each sub-pixel 20 from a DC power supply connected between a power supply terminal 3a and a GND terminal 4a. The power supply terminal 3a and the GND terminal 4a are provided at the ends of the power supply line 3 and the ground line 4, respectively, and are connected to a DC power supply circuit provided outside the display area 2. A positive voltage is supplied to the power supply terminal 3a with respect to the GND terminal 4a.

画像表示装置１は、走査線６および信号線８をさらに有する。走査線６は、Ｘ軸に平行な方向に布線されている。つまり、走査線６は、サブピクセル２０の行方向の配列に沿って布線されている。信号線８は、Ｙ軸に平行な方向に布線されている。つまり、信号線８は、サブピクセル２０の列方向の配列に沿って布線されている。The image display device 1 further includes scanning lines 6 and signal lines 8. The scanning lines 6 are arranged in a direction parallel to the X-axis. That is, the scanning lines 6 are arranged along the row direction arrangement of the sub-pixels 20. The signal lines 8 are arranged in a direction parallel to the Y-axis. That is, the signal lines 8 are arranged along the column direction arrangement of the sub-pixels 20.

画像表示装置１は、行選択回路５および信号電圧出力回路７をさらに有する。行選択回路５および信号電圧出力回路７は、表示領域２の外縁に沿って設けられている。行選択回路５は、表示領域２の外縁のＹ軸方向に沿って設けられている。行選択回路５は、各列のサブピクセル２０に走査線６を介して電気的に接続され、各サブピクセル２０に選択信号を供給する。The image display device 1 further includes a row selection circuit 5 and a signal voltage output circuit 7. The row selection circuit 5 and the signal voltage output circuit 7 are provided along the outer edge of the display area 2. The row selection circuit 5 is provided along the Y-axis direction of the outer edge of the display area 2. The row selection circuit 5 is electrically connected to the sub-pixels 20 of each column via scanning lines 6, and supplies a selection signal to each sub-pixel 20.

信号電圧出力回路７は、表示領域２の外縁に沿って設けられている。信号電圧出力回路７は、表示領域２の外縁のＸ軸方向に沿って設けられている。信号電圧出力回路７は、各行のサブピクセル２０に信号線８を介して電気的に接続され、各サブピクセル２０に信号電圧を供給する。The signal voltage output circuit 7 is provided along the outer edge of the display area 2. The signal voltage output circuit 7 is provided along the X-axis direction of the outer edge of the display area 2. The signal voltage output circuit 7 is electrically connected to the sub-pixels 20 in each row via signal lines 8, and supplies a signal voltage to each sub-pixel 20.

サブピクセル２０は、発光素子２２と、選択トランジスタ２４と、駆動トランジスタ２６と、キャパシタ２８と、を含む。図４において、選択トランジスタ２４はＴ１と表示され、駆動トランジスタ２６はＴ２と表示され、キャパシタ２８はＣｍと表示されることがある。The subpixel 20 includes a light emitting element 22, a select transistor 24, a drive transistor 26, and a capacitor 28. In Figure 4, the select transistor 24 may be labeled T1, the drive transistor 26 may be labeled T2, and the capacitor 28 may be labeled Cm.

発光素子２２は、駆動トランジスタ２６と直列に接続されている。本実施形態では、駆動トランジスタ２６はｎチャネルＭＯＳＦＥＴであり、駆動トランジスタ２６の主電極であるドレイン電極に発光素子２２のｎ電極であるカソード電極が接続されている。発光素子２２および駆動トランジスタ２６の直列回路は、電源線３と接地線４との間に接続されている。駆動トランジスタ２６は、図１等におけるトランジスタ１０３に対応し、発光素子２２は、図１等における発光素子１５０に対応する。駆動トランジスタ２６のゲート－ソース間に印加される電圧によって、発光素子２２に流れる電流が決定され、発光素子２２は、流れる電流に応じた輝度で発光する。The light-emitting element 22 is connected in series with the drive transistor 26. In this embodiment, the drive transistor 26 is an n-channel MOSFET, and a cathode electrode, which is an n-electrode of the light-emitting element 22, is connected to a drain electrode, which is a main electrode of the drive transistor 26. The series circuit of the light-emitting element 22 and the drive transistor 26 is connected between a power supply line 3 and a ground line 4. The drive transistor 26 corresponds to the transistor 103 in FIG. 1 and the like, and the light-emitting element 22 corresponds to the light-emitting element 150 in FIG. 1 and the like. The current flowing through the light-emitting element 22 is determined by the voltage applied between the gate and source of the drive transistor 26, and the light-emitting element 22 emits light with a luminance according to the current flowing.

選択トランジスタ２４は、駆動トランジスタ２６のゲート電極と信号線８との間に主電極を介して接続されている。選択トランジスタ２４のゲート電極は、走査線６に接続されている。駆動トランジスタ２６のゲート電極と接地線４との間には、キャパシタ２８が接続されている。The selection transistor 24 is connected between the gate electrode of the drive transistor 26 and the signal line 8 via a main electrode. The gate electrode of the selection transistor 24 is connected to the scanning line 6. A capacitor 28 is connected between the gate electrode of the drive transistor 26 and the ground line 4.

行選択回路５は、ｍ行のサブピクセル２０の配列から、１行を選択して走査線６に選択信号を供給する。信号電圧出力回路７は、選択された行の各サブピクセル２０に必要なアナログ電圧値を有する信号電圧を供給する。選択された行のサブピクセル２０の駆動トランジスタ２６のゲート－ソース間には、信号電圧が印加される。信号電圧は、キャパシタ２８によって保持される。駆動トランジスタ２６は、信号電圧に応じた電流を発光素子２２に流す。発光素子２２は、発光素子２２に流れる電流に応じた輝度で発光する。The row selection circuit 5 selects one row from an array of m rows of subpixels 20 and supplies a selection signal to a scanning line 6. The signal voltage output circuit 7 supplies a signal voltage having a required analog voltage value to each subpixel 20 in the selected row. The signal voltage is applied between the gate and source of the drive transistor 26 of the subpixel 20 in the selected row. The signal voltage is held by a capacitor 28. The drive transistor 26 passes a current corresponding to the signal voltage to the light-emitting element 22. The light-emitting element 22 emits light with a luminance corresponding to the current passing through the light-emitting element 22.

行選択回路５は、選択する行を順次切り替えて選択信号を供給する。つまり、行選択回路５は、サブピクセル２０が配列された行を走査する。順次走査されたサブピクセル２０の発光素子２２には、信号電圧に応じた電流が流れて発光する。ＲＧＢ各色のサブピクセル２０が発光する発光色および輝度によって決定された発光色および輝度で各ピクセル１０が発光して表示領域２に画像が表示される。The row selection circuit 5 sequentially switches the selected row and supplies a selection signal. That is, the row selection circuit 5 scans the rows in which the sub-pixels 20 are arranged. A current corresponding to the signal voltage flows through the light-emitting element 22 of the sequentially scanned sub-pixels 20, causing the sub-pixels 20 to emit light. Each pixel 10 emits light with a color and brightness determined by the color and brightness of the RGB sub-pixels 20, and an image is displayed in the display area 2.

本実施形態の画像表示装置１の製造方法について説明する。
図５Ａ～図８Ｃは、本実施形態の画像表示装置の製造方法およびその変形例を例示する模式的な断面図である。
図５Ａに示すように、本実施形態の画像表示装置の製造方法では、半導体成長基板（第２基板）１１９４が準備される。半導体成長基板１１９４は、結晶成長用基板（第１基板）１００１上に成長させた半導体層１１５０を有する。結晶成長用基板１００１は、たとえばＳｉ基板やサファイア基板等である。好ましくは、Ｓｉ基板が用いられる。 A method for manufacturing the image display device 1 of this embodiment will be described.
5A to 8C are schematic cross-sectional views illustrating the manufacturing method of the image display device of this embodiment and its modified examples.
5A, in the manufacturing method of the image display device of this embodiment, a semiconductor growth substrate (second substrate) 1194 is prepared. The semiconductor growth substrate 1194 has a semiconductor layer 1150 grown on a crystal growth substrate (first substrate) 1001. The crystal growth substrate 1001 is, for example, a Si substrate or a sapphire substrate. Preferably, a Si substrate is used.

この例では、結晶成長用基板１００１の一方の面には、バッファ層１１４０が形成されている。バッファ層（緩衝層）１１４０は、ＡｌＮ等のナイトライドが好適に用いられる。バッファ層１１４０は、ＧａＮをエピタキシャル成長させるときに、ＧａＮの結晶と結晶成長用基板１００１との界面での不整合を緩和するために用いられる。In this example, a buffer layer 1140 is formed on one surface of the crystal growth substrate 1001. A nitride such as AlN is preferably used for the buffer layer 1140. The buffer layer 1140 is used to reduce mismatch at the interface between the GaN crystal and the crystal growth substrate 1001 when epitaxially growing GaN.

半導体成長基板１１９４では、バッファ層１１４０上に、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３が、バッファ層１１４０側からこの順に積層される。半導体層１１５０の成長には、たとえば気相成長法（Chemical Vapor Deposition、ＣＶＤ法）が用いられ、有機金属気相成長法（Metal Organic Chemical Vapor Deposition、ＭＯＣＶＤ法）が好適に用いられる。半導体層１１５０は、たとえば、ＩｎＸＡｌＹＧａ１－Ｘ－ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）等である。 In the semiconductor growth substrate 1194, an n-type semiconductor layer 1151, a light emitting layer 1152, and a p-type semiconductor layer 1153 are stacked on a buffer layer 1140 in this order from the buffer layer 1140 side. For example, a chemical vapor deposition (CVD) method is used to grow the semiconductor layer 1150, and a metal organic chemical vapor deposition (MOCVD) method is preferably used. The semiconductor layer 1150 is, for example, In x Al y Ga 1-X-Y N (0≦X, 0≦Y, X+Y<1), etc.

結晶成長の初期には結晶格子定数の不整合に起因する結晶欠陥が生じ易く、そのような結晶はｎ形を呈する。そのため、この例のように、ｎ形半導体層１１５１から結晶成長用基板１００１に積層した場合には、生産プロセス上のマージンを大きくとれて歩留りを向上し易いという長所がある。In the early stages of crystal growth, crystal defects due to mismatching of crystal lattice constants are likely to occur, and such crystals exhibit n-type. Therefore, when stacking the n-type semiconductor layer 1151 onto the crystal growth substrate 1001 as in this example, there is an advantage that a large margin can be taken in the production process, making it easy to improve the yield.

ｐ形半導体層１１５３の発光層１１５２が設けられた側の面に対向する側の面には、メタル層１１３０が形成される。メタル層１１３０は、たとえばＴｉやＡｌ、ＴｉとＳｎとの合金等を含む。ＣｕやＶ等、あるいは、ＡｇやＰｔ等の高い光反射性を有する貴金属を含んでもよい。A metal layer 1130 is formed on the surface of the p-type semiconductor layer 1153 opposite to the surface on which the light emitting layer 1152 is provided. The metal layer 1130 includes, for example, Ti, Al, an alloy of Ti and Sn, etc. It may also include a precious metal having high light reflectivity, such as Cu or V, or Ag or Pt.

メタル層１１３０をｐ形半導体層１１５３の面上に形成した場合には、ｐ形半導体層１１５３をメタル層１１３０によって保護することができ、半導体成長基板１１９４の保管が容易になるというメリットを生じる。ｐ形半導体層１１５３とメタル層１１３０との界面に、ホール注入性のある材料を用いた薄膜層を形成することによって、前述の発光素子１５０の駆動電圧をより低下させることも可能である。このようなホール注入性のある材料としては、たとえばＩＴＯ膜等が好適に用いられ得る。When the metal layer 1130 is formed on the surface of the p-type semiconductor layer 1153, the p-type semiconductor layer 1153 can be protected by the metal layer 1130, which has the advantage of facilitating storage of the semiconductor growth substrate 1194. It is also possible to further reduce the driving voltage of the light-emitting element 150 described above by forming a thin film layer using a material with hole injection properties at the interface between the p-type semiconductor layer 1153 and the metal layer 1130. As such a material with hole injection properties, for example, an ITO film or the like can be suitably used.

図５Ｂに示すように、回路基板１１００が準備される。回路基板（第３基板）１１００は、図１等で説明した回路１０１を含む。半導体成長基板１１９４は、上下を反転させて、回路基板１１００と貼り合わされる。より詳細には、図の矢印で示したように、回路基板１１００に形成されている層間絶縁膜１１２の露出面と、半導体層１１５０上に形成されたメタル層１１３０の面とを向かい合わせて、両者を貼り合わせる。その後、結晶成長用基板１００１は、除去される。結晶成長用基板１００１の除去には、たとえばウェットエッチングやレーザリフトオフが用いられる。As shown in FIG. 5B, a circuit board 1100 is prepared. The circuit board (third board) 1100 includes the circuit 101 described in FIG. 1 and the like. The semiconductor growth substrate 1194 is turned upside down and bonded to the circuit board 1100. More specifically, as indicated by the arrow in the figure, the exposed surface of the interlayer insulating film 112 formed on the circuit board 1100 and the surface of the metal layer 1130 formed on the semiconductor layer 1150 are faced to each other, and the two are bonded together. Thereafter, the crystal growth substrate 1001 is removed. For example, wet etching or laser lift-off is used to remove the crystal growth substrate 1001.

２つの基板を貼り合わせるウェハボンディングでは、たとえば、２つの基板を加熱して熱圧着により２つの基板を貼り合わせる。加熱圧着する際に、低融点金属や低融点合金を用いてもよい。低融点金属は、たとえばＳｎやＩｎ等であり、低融点合金は、たとえばＺｎやＩｎ、Ｇａ、Ｓｎ、Ｂｉ等を主成分とした合金とすることができる。In wafer bonding, two substrates are bonded together by, for example, heating the two substrates and bonding them together by thermocompression. A low melting point metal or a low melting point alloy may be used for the thermocompression bonding. The low melting point metal may be, for example, Sn or In, and the low melting point alloy may be, for example, an alloy mainly composed of Zn, In, Ga, Sn, Bi, or the like.

ウェハボンディングでは、上述のほか、それぞれの基板の貼り合わせ面を化学機械研磨（Chemical Mechanical Polishing、ＣＭＰ）等を用いて平坦化した上で、真空中で貼り合わせ面をプラズマ処理により清浄化して密着させるようにしてもよい。In wafer bonding, in addition to the above, the bonding surfaces of the respective substrates may be planarized using chemical mechanical polishing (CMP) or the like, and then the bonding surfaces may be cleaned by plasma treatment in a vacuum to adhere to each other.

図６Ａ～図７Ｂには、ウェハボンディング工程に関する変形例が示されている。ウェハボンディング工程では、図５Ａおよび図５Ｂの工程に代えて、図６Ａ～図６Ｃの工程とすることができる。また、図５Ａおよび図５Ｂの工程に代えて、図７Ａまたは図７Ｂのいずれかの工程としてもよい。6A to 7B show modified examples of the wafer bonding process. In the wafer bonding process, the processes of Fig. 6A to 6C can be used instead of the processes of Fig. 5A and Fig. 5B. Also, the processes of Fig. 5A and Fig. 5B can be used instead of the processes of Fig. 7A or Fig. 7B.

図６Ａ～図６Ｃでは、結晶成長用基板１００１に半導体層１１５０を形成した後、半導体層１１５０を結晶成長用基板１００１とは異なる支持基板１１９０に転写する。半導体層１１５０は、結晶成長用基板１００１上に、バッファ層１１４０を介して、結晶成長用基板１００１の側から、ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１の順に成長される。6A to 6C, after a semiconductor layer 1150 is formed on a crystal growth substrate 1001, the semiconductor layer 1150 is transferred to a support substrate 1190 different from the crystal growth substrate 1001. The semiconductor layer 1150 is formed by growing a p-type semiconductor layer 1153, a light emitting layer 1152, and an n-type semiconductor layer 1151 on the crystal growth substrate 1001 in this order from the crystal growth substrate 1001 side, with a buffer layer 1140 interposed therebetween.

図６Ａに示すように、半導体層１１５０を形成した後、ｎ形半導体層１１５１の発光層１１５２が設けられた側の面に対向する面、すなわちｎ形半導体層１１５１の開放された面に支持基板１１９０が接着される。支持基板１１９０は、たとえばＳｉや石英等によって形成されている。その後、結晶成長用基板１００１は、除去される。結晶成長用基板１００１の除去には、たとえばレーザリフトオフが用いられる。6A , after the semiconductor layer 1150 is formed, a support substrate 1190 is bonded to a surface of the n-type semiconductor layer 1151 opposite to the surface on which the light emitting layer 1152 is provided, i.e., the open surface of the n-type semiconductor layer 1151. The support substrate 1190 is made of, for example, Si or quartz. Thereafter, the crystal growth substrate 1001 is removed. For example, laser lift-off is used to remove the crystal growth substrate 1001.

図６Ｂに示すように、バッファ層１１４０は、ウェットエッチング等によって除去される。バッファ層１１４０が除去され開放されたｐ形半導体層１１５３の面には、メタル層１１３０が形成される。6B, the buffer layer 1140 is removed by wet etching, etc. A metal layer 1130 is formed on the surface of the p-type semiconductor layer 1153 that is opened after the buffer layer 1140 has been removed.

図６Ｃに示すように、半導体層１１５０は、メタル層１１３０を介して、回路基板１１００と貼り合わされる。その後、支持基板１１９０は、レーザリフトオフ等によって除去される。6C, the semiconductor layer 1150 is bonded to the circuit board 1100 via the metal layer 1130. Thereafter, the support substrate 1190 is removed by laser lift-off or the like.

別の変形例では、図５Ａにおいてすでに示したように、メタル層１１３０が形成された半導体成長基板１１９４が準備される。In another variation, a semiconductor growth substrate 1194 is provided having a metal layer 1130 formed thereon, as previously shown in FIG. 5A.

図７Ａに示すように、回路基板１１００の層間絶縁膜１１２上には、あらかじめメタル層１１２０が形成されている。メタル層１１２０は、好ましくは、半導体成長基板１１９４に設けられたメタル層１１３０と同一の金属材料を含んでいる。半導体層１１５０に形成されたメタル層１１３０と、回路基板１１００上に形成されたメタル層１１２０とが互いに貼り合わされる。7A, a metal layer 1120 is formed in advance on the interlayer insulating film 112 of the circuit board 1100. The metal layer 1120 preferably contains the same metal material as the metal layer 1130 provided on the semiconductor growth substrate 1194. The metal layer 1130 formed on the semiconductor layer 1150 and the metal layer 1120 formed on the circuit board 1100 are bonded to each other.

メタル層は、半導体成長基板１１９４または回路基板１１００の少なくとも一方に設けられていればよい。回路基板１１００側にメタル層１１２０を形成した場合には、半導体成長基板１１９４にメタル層１１３０を設けずに、メタル層１１２０を介して、半導体層１１５０と回路基板１１００とを互いに貼り合わせるようにしてもよい。The metal layer may be provided on at least one of the semiconductor growth substrate 1194 or the circuit substrate 1100. When the metal layer 1120 is formed on the circuit substrate 1100 side, the semiconductor layer 1150 and the circuit substrate 1100 may be bonded to each other via the metal layer 1120 without providing the metal layer 1130 on the semiconductor growth substrate 1194.

別の変形例では、図７Ｂに示すように、バッファ層を介さずに、結晶成長用基板１００１上に半導体層１１５０が形成される。結晶成長用基板１００１には、結晶成長用基板１００１の側から、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３がこの順に成長される。この場合には、ウェハボンディング後にバッファ層を除去する工程を省略することができる。In another modification, as shown in Fig. 7B, a semiconductor layer 1150 is formed on a crystal growth substrate 1001 without a buffer layer. An n-type semiconductor layer 1151, a light emitting layer 1152, and a p-type semiconductor layer 1153 are grown on the crystal growth substrate 1001 in this order from the crystal growth substrate 1001 side. In this case, the step of removing the buffer layer after wafer bonding can be omitted.

ウェハボンディング後の製造工程に戻って説明を続ける。
図８Ａに示すように、回路基板１１００がウェハボンディングによってメタル層１１３０を介して半導体層１１５０に接合された後、結晶成長用基板１００１は、ウェットエッチングやレーザリフト等によって除去される。 Returning to the manufacturing process after wafer bonding, the explanation will be continued.
As shown in FIG. 8A, after the circuit board 1100 is bonded to the semiconductor layer 1150 via the metal layer 1130 by wafer bonding, the crystal growth substrate 1001 is removed by wet etching, laser lift, or the like.

図８Ｂに示すように、バッファ層１１４０をウェットエッチングやドライエッチング等によって除去した後、メタル層１１３０および半導体層１１５０は、エッチングによって、必要な形状に成形される。As shown in FIG. 8B, after the buffer layer 1140 is removed, for example by wet or dry etching, the metal layer 1130 and the semiconductor layer 1150 are etched into the required shape.

半導体層１１５０は、発光素子１５０の形状に成形される。発光素子１５０の成形には、たとえばドライエッチングプロセスが用いられ、好適には、異方性プラズマエッチング（Reactive Ion Etching、ＲＩＥ）が用いられる。その後、メタル層１１３０は、エッチングされて第２の配線層１３０が形成される。配線層１３０は、第１配線１３０ａを含む。第１配線１３０ａは、エッチングによって、上述した所望の形状に成形される。The semiconductor layer 1150 is shaped into the shape of the light emitting element 150. For example, a dry etching process is used to shape the light emitting element 150, and preferably, anisotropic plasma etching (Reactive Ion Etching, RIE) is used. Thereafter, the metal layer 1130 is etched to form the second wiring layer 130. The wiring layer 130 includes a first wiring 130a. The first wiring 130a is shaped into the desired shape described above by etching.

図８Ｃに示すように、層間絶縁膜１１２に開口１１３が形成される。開口１１３の形成は、ウェットエッチングでもドライエッチングでもよい。エッチングは、配線１１０ｄが露出するまで行われる。8C, an opening 113 is formed in the interlayer insulating film 112. The opening 113 may be formed by wet etching or dry etching. The etching is performed until the wiring 110d is exposed.

その後、層間絶縁膜１１２の一部、第１配線１３０ａの一部および発光素子１５０を覆うように絶縁部材１５６が設けられる。絶縁部材１５６は、第１配線１３０ａから発光面１５１Ｓに向かって凸となるようなドーム状の形状を有するように形成される。ＸＹ平面視で、発光素子１５０の位置の絶縁部材１５６の一部は、除去される。発光面１５１Ｓは、絶縁部材１５６が除去された開口１５８から露出される。Thereafter, an insulating member 156 is provided so as to cover a part of the interlayer insulating film 112, a part of the first wiring 130a, and the light emitting element 150. The insulating member 156 is formed to have a dome shape that is convex from the first wiring 130a toward the light emitting surface 151S. In the XY plan view, a part of the insulating member 156 at the position of the light emitting element 150 is removed. The light emitting surface 151S is exposed from an opening 158 where the insulating member 156 has been removed.

絶縁部材１５６が除去された発光面１５１Ｓにわたって透光性電極１５９ｋが形成される。透光性電極１５９ｋは、絶縁部材１５６上を延伸して開口１１３から露出された配線１１０ｄを覆うように形成される。透光性電極１５９ｋの形成と同時に、透光性電極１５９ａが第１配線１３０ａ上に形成される。なお、他の配線上にも透光性電極１５９が設けられる。A translucent electrode 159k is formed over the light-emitting surface 151S from which the insulating member 156 has been removed. The translucent electrode 159k is formed so as to extend over the insulating member 156 and cover the wiring 110d exposed from the opening 113. At the same time as the formation of the translucent electrode 159k, a translucent electrode 159a is formed on the first wiring 130a. Note that translucent electrodes 159 are also provided on the other wirings.

サブピクセル２０以外の回路の一部は、回路基板１１００中に形成されている。たとえば図４に示した行選択回路５は、駆動トランジスタや選択トランジスタ等とともに、回路基板１１００中に形成されることができる。つまり、行選択回路５は、上述の製造工程によって同時に組み込まれている場合がある。一方、信号電圧出力回路７は、微細加工による高集積化が可能な製造プロセスによって製造された半導体デバイスに組み込まれることが望ましい。信号電圧出力回路７は、ＣＰＵや他の回路要素とともに別の基板に実装され、たとえば後述するカラーフィルタの組み込みの前に、あるいは、カラーフィルタの組み込みの後に、回路基板１１００の配線と相互に接続される。A part of the circuit other than the subpixels 20 is formed in the circuit board 1100. For example, the row selection circuit 5 shown in FIG. 4 can be formed in the circuit board 1100 together with the drive transistors, selection transistors, etc. In other words, the row selection circuit 5 may be simultaneously incorporated in the above-mentioned manufacturing process. On the other hand, it is preferable that the signal voltage output circuit 7 is incorporated in a semiconductor device manufactured by a manufacturing process capable of high integration by microfabrication. The signal voltage output circuit 7 is mounted on a separate board together with a CPU and other circuit elements, and is mutually connected to the wiring of the circuit board 1100, for example, before or after the incorporation of a color filter described later.

好ましくは、回路基板１１００は、回路１０１を含むウェハである。回路基板１１００には、１つまたは複数の画像表示装置のための回路１０１が形成されている。あるいは、より大きな画面サイズ等の場合には、１つの画像表示装置を構成するための回路１０１が複数の回路基板１１００に分割されて形成されており、分割された回路のすべてを組み合わせて、１つの画像表示装置を構成するようにしてもよい。Preferably, the circuit board 1100 is a wafer including the circuit 101. The circuit board 1100 has the circuit 101 for one or more image display devices formed thereon. Alternatively, in the case of a larger screen size or the like, the circuit 101 for constituting one image display device may be divided and formed on a plurality of circuit boards 1100, and all of the divided circuits may be combined to constitute one image display device.

また、好ましくは、結晶成長用基板１００１は、ウェハ状の回路基板１１００と同じ大きさのウェハである。Also, preferably, the crystal growth substrate 1001 is a wafer having the same size as the wafer-like circuit board 1100 .

図９は、本実施形態の画像表示装置の製造方法を例示する斜視図である。
図９に示すように、複数の半導体成長基板１１９４を準備して、１つの回路基板１１００に、複数の結晶成長用基板１００１に形成された半導体層１１５０を接合するようにしてもよい。半導体成長基板１１９４の半導体層１１５０にはメタル層１１３０が形成されている。または、回路基板１１００の層間絶縁膜１１２上にメタル層１１２０が形成されてもよい。半導体成長基板１１９４と回路基板１１００（１００）との接合の様子は、図５Ａおよび図７Ａに関連してすでに説明した。 FIG. 9 is a perspective view illustrating a method for manufacturing the image display device of this embodiment.
9, a plurality of semiconductor growth substrates 1194 may be prepared, and semiconductor layers 1150 formed on a plurality of crystal growth substrates 1001 may be bonded to one circuit substrate 1100. A metal layer 1130 may be formed on the semiconductor layer 1150 of the semiconductor growth substrate 1194. Alternatively, a metal layer 1120 may be formed on the interlayer insulating film 112 of the circuit substrate 1100. The manner in which the semiconductor growth substrate 1194 and the circuit substrate 1100 (100) are bonded has already been described with reference to FIGS. 5A and 7A.

回路基板１１００には、複数の回路１０１がたとえば格子状に配置されている。回路１０１は、１つの画像表示装置１に必要なすべてのサブピクセル２０等を含んでいる。隣接して配置されている回路１０１の間には、スクライブライン幅の程度の間隔が設けられている。回路１０１の端部および端部付近には、回路素子等は配置されていない。A plurality of circuits 101 are arranged, for example, in a lattice pattern on the circuit board 1100. The circuits 101 include all the sub-pixels 20 and the like required for one image display device 1. Adjacent circuits 101 are spaced apart from each other by a distance of approximately the width of a scribe line. No circuit elements or the like are arranged at or near the ends of the circuits 101.

半導体層１１５０は、その端部が結晶成長用基板１００１の端部と一致するように形成されている。そこで、半導体成長基板１１９４の端部を、回路１０１の端部と一致するように配置し、接合することによって、接合後の半導体層１１５０の端部と回路１０１の端部とを一致させることができる。The semiconductor layer 1150 is formed so that an end portion thereof coincides with an end portion of the crystal growth substrate 1001. Thus, by disposing an end portion of the semiconductor growth substrate 1194 so that an end portion coincides with an end portion of the circuit 101 and bonding the substrate 1194, the end portion of the semiconductor layer 1150 and the end portion of the circuit 101 after bonding can be made to coincide with each other.

結晶成長用基板１００１に半導体層１１５０を成長させるときに、半導体層１１５０の端部およびその近傍では、結晶品位の低下を生じ易い。そのため、半導体層１１５０の端部と回路１０１の端部とを一致させることによって、半導体成長基板１１９４上の半導体層１１５０の端部近傍における結晶品位の低下し易い領域を画像表示装置１の表示領域に使用しないようにすることができる。When the semiconductor layer 1150 is grown on the crystal growth substrate 1001, degradation of crystal quality is likely to occur at and near the ends of the semiconductor layer 1150. Therefore, by aligning the ends of the semiconductor layer 1150 with the ends of the circuit 101, it is possible to prevent the regions near the ends of the semiconductor layer 1150 on the semiconductor growth substrate 1194, where the crystal quality is likely to degrade, from being used as the display region of the image display device 1.

あるいは、この逆に、複数の回路基板１１００を準備して、１つの半導体成長基板１１９４の結晶成長用基板１００１上に形成された半導体層１１５０に対して、複数の回路基板１１００を接合するようにしてもよい。あるいは、少なくともここで、結晶成長用基板１００１の端部が画像表示装置１の発光素子２２（１５０）にかからないことが重要である。Alternatively, conversely, a plurality of circuit boards 1100 may be prepared and bonded to the semiconductor layer 1150 formed on the crystal growth substrate 1001 of one semiconductor growth substrate 1194. Alternatively, at least here, it is important that the end of the crystal growth substrate 1001 does not overlap the light emitting element 22 (150) of the image display device 1.

図１０は、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
なお、図１０では、煩雑さを避けるために、回路基板１１００内の構造や層間絶縁膜１１２、透光性電極１５９，１５９ａ，１５９ｋ等については、表示が省略されている。また、図１０には、カラーフィルタ１８０等の色変換部材の一部が表示されている。図１０では、配線層１３０、発光素子１５０、接着層１７０および表示が省略されている透光性電極１５９，１５９ｋ，１５９ａ等を含む構造物を発光回路部１７２と呼ぶ。また、回路基板１１００上に発光回路部１７２を設けた構造物を構造体１１９２と呼ぶ。 10A to 10C are schematic cross-sectional views illustrating a method for manufacturing the image display device of this embodiment.
In order to avoid complication, the structure in the circuit board 1100, the interlayer insulating film 112, the translucent electrodes 159, 159a, 159k, etc. are omitted from Fig. 10. Also, a part of the color conversion member such as the color filter 180 is shown in Fig. 10. In Fig. 10, a structure including the wiring layer 130, the light emitting element 150, the adhesive layer 170, and the translucent electrodes 159, 159k, 159a, etc., which are omitted from the illustration, is called a light emitting circuit section 172. Also, a structure in which the light emitting circuit section 172 is provided on the circuit board 1100 is called a structure 1192.

図１０に示すように、カラーフィルタ（波長変換部材）１８０は、一方の面で構造体１１９２に接着される。カラーフィルタ１８０の他方の面は、ガラス基板１８６に接着されている。カラーフィルタ１８０は、接着層１７０を介して、発光回路部１７２に接着される。10 , one surface of the color filter (wavelength conversion member) 180 is bonded to a structure 1192. The other surface of the color filter 180 is bonded to a glass substrate 186. The color filter 180 is bonded to a light-emitting circuit section 172 via an adhesive layer 170.

カラーフィルタ１８０は、この例では、赤色、緑色、青色の順にＸ軸の正方向に色変換部が配列されている。赤色については、１層目に赤色の色変換層１８３Ｒが設けられている。緑色については、１層目に緑色の色変換層１８３Ｇが設けられており、いずれも２層目にはフィルタ層１８４がそれぞれ設けられている。青色については、単層の色変換層１８３Ｂが設けられていてもよいし、フィルタ層１８４が設けられていてもよい。各色変換部の間には、遮光部１８１が設けられている。In this example, the color filter 180 has color conversion sections arranged in the positive direction of the X-axis in the order of red, green, and blue. For red, a red color conversion layer 183R is provided in the first layer. For green, a green color conversion layer 183G is provided in the first layer, and a filter layer 184 is provided in each of the second layers. For blue, a single-layer color conversion layer 183B may be provided, or a filter layer 184 may be provided. A light-shielding section 181 is provided between each color conversion section.

各色の色変換層１８３Ｒ，１８３Ｇ，１８３Ｂの位置を発光素子１５０の位置に合わせて、カラーフィルタ１８０は、構造体１１９２に貼り付けられる。The color filter 180 is attached to the structure 1192 by aligning the positions of the color conversion layers 183 R, 183 G, and 183 B of each color with the position of the light emitting element 150 .

図１１Ａ～図１１Ｄは、本実施形態の画像表示装置の製造方法の変形例を示す模式的な断面図である。
図１１Ａ～図１１Ｄには、カラーフィルタをインクジェットで形成する方法が示されている。 11A to 11D are schematic cross-sectional views showing a modified example of the manufacturing method for the image display device of this embodiment.
11A-11D show a method for forming color filters by inkjet.

図１１Ａに示すように、回路基板１１００に発光回路部１７２が貼り付けられた構造体１１９２が準備される。As shown in FIG. 11A, a structure 1192 is prepared in which a light emitting circuit section 172 is attached to a circuit board 1100.

図１１Ｂに示すように、構造体１１９２上に遮光部１８１が形成される。遮光部１８１は、たとえばスクリーン印刷やフォトリソグラフィ技術等を用いて形成される。11B, light shielding portion 181 is formed on structure 1192. Light shielding portion 181 is formed by using, for example, screen printing or photolithography technology.

図１１Ｃに示すように、発光色に応じた蛍光体は、インクジェットノズルから噴出され、色変換層１８３を形成する。蛍光体は、遮光部１８１が形成されていない領域を着色する。蛍光体は、たとえば一般的な蛍光体材料や量子ドット蛍光体材料を用いた蛍光塗料が用いられる。量子ドット蛍光体材料を用いた場合には、各発光色を実現できるとともに、単色性が高く、色再現性を高くできるので好ましい。インクジェットノズルによる描画の後、適切な温度および時間で乾燥処理を行う。着色時の塗膜の厚さは、遮光部１８１の厚さよりも薄く設定されている。As shown in FIG. 11C, phosphors according to the luminescent color are ejected from the inkjet nozzle to form a color conversion layer 183. The phosphors color the areas where the light-shielding portion 181 is not formed. For example, fluorescent paint using a general phosphor material or a quantum dot phosphor material is used as the phosphor. When a quantum dot phosphor material is used, each luminescent color can be realized, and monochromaticity and color reproducibility are high, which is preferable. After drawing with the inkjet nozzle, a drying process is performed at an appropriate temperature and time. The thickness of the coating film during coloring is set to be thinner than the thickness of the light-shielding portion 181.

すでに説明したように、青色発光のサブピクセルについては、色変換部を形成しない場合には、蛍光体は噴出されない。また、青色発光のサブピクセルについて、青色の色変換層を形成する際に、色変換部は１層でよい場合には、好ましくは、青色の蛍光体の塗膜の厚さは、遮光部１８１の厚さと同じ程度とされる。As already explained, for blue-emitting subpixels, if no color conversion section is formed, no phosphor is ejected. Also, for blue-emitting subpixels, if only one color conversion section is required when forming a blue color conversion layer, the thickness of the coating of the blue phosphor is preferably approximately the same as the thickness of the light-shielding section 181.

図１１Ｄに示すように、フィルタ層１８４のための塗料は、インクジェットノズルから噴出される。塗料は、蛍光体の塗膜に重ねて塗布される。蛍光体および塗料の塗膜の合計の厚さは、遮光部１８１の厚さと同じ程度とされる。11D, the paint for the filter layer 184 is sprayed from an inkjet nozzle. The paint is applied over the phosphor coating. The total thickness of the phosphor and paint coating is approximately the same as the thickness of the light blocking portion 181.

このようにして、画像表示装置１を製造することができる。In this manner, the image display device 1 can be manufactured.

本実施形態の画像表示装置１の効果について説明する。
本実施形態の画像表示装置１の製造方法では、発光素子１５０を駆動するトランジスタ１０３等の回路素子を含む回路基板１１００（１００）に、発光素子１５０を形成するための発光層１１５２を含む半導体層１１５０を貼り合わせる。その後、半導体層１１５０をエッチングして発光素子１５０を形成する。そのため、回路基板１１００（１００）に個片化された発光素子を個々に転写するのに比べて、発光素子を転写する工程を著しく短縮することができる。 The effects of the image display device 1 of this embodiment will be described.
In the manufacturing method of the image display device 1 of this embodiment, a semiconductor layer 1150 including a light emitting layer 1152 for forming the light emitting element 150 is bonded to a circuit board 1100 (100) including circuit elements such as a transistor 103 for driving the light emitting element 150. Then, the semiconductor layer 1150 is etched to form the light emitting element 150. Therefore, the process of transferring the light emitting element can be significantly shortened compared to the case where the individual light emitting elements are individually transferred to the circuit board 1100 (100).

たとえば、４Ｋ画質の画像表示装置では、サブピクセルの数は２４００万個を超え、８Ｋ画質の画像表示装置の場合には、サブピクセルの数は９９００万個を超える。これだけ大量の発光素子を個々に回路基板に実装するのでは、膨大な時間を要することとなり、マイクロＬＥＤによる画像表示装置を現実的なコストで実現することは困難である。また、大量の発光素子を個々に実装したのでは、実装時の接続不良等による歩留りが低下し、さらなるコスト上昇が避けられない。For example, in an image display device with 4K image quality, the number of subpixels exceeds 24 million, and in the case of an image display device with 8K image quality, the number of subpixels exceeds 99 million. If such a large number of light-emitting elements are individually mounted on a circuit board, it will take a huge amount of time, and it is difficult to realize an image display device using micro LEDs at a realistic cost. Furthermore, if a large number of light-emitting elements are individually mounted, the yield will decrease due to poor connection during mounting, and further cost increases will be unavoidable.

これに対して、本実施形態の画像表示装置１の製造方法では、半導体層１１５０を個片化する前に、半導体層１１５０全体を回路基板１１００（１００）に貼り付けるので、転写工程が１回で完了する。In contrast, in the manufacturing method of the image display device 1 of this embodiment, the entire semiconductor layer 1150 is attached to the circuit board 1100 (100) before being divided into individual pieces, so that the transfer process is completed in one step.

回路基板上で、エッチング等により発光素子を直接形成した後に、発光素子と、回路基板１１００（１００）内の回路素子とを、透光性電極１５９ｋ，１５９ａを形成することにより電気的に接続するので、均一な接続構造を実現することができ、歩留りの低下を抑制することができる。After the light-emitting element is directly formed on the circuit board by etching or the like, the light-emitting element is electrically connected to the circuit element in the circuit board 1100 (100) by forming translucent electrodes 159k, 159a, thereby realizing a uniform connection structure and suppressing a decrease in yield.

さらに、半導体層１１５０をあらかじめ個片化したり、回路素子に対応した位置に電極を形成したりすることなく、ウェハレベルで回路基板１１００（１００）に貼り付けるので、アライメントをとる必要がない。そのため、貼り合わせ工程を短時間で容易に行うことが可能になる。貼り合わせ時にアライメントをとる必要がないので、発光素子１５０の小型化も容易であり、高精細化されたディスプレイに好適である。Furthermore, since the semiconductor layer 1150 is attached to the circuit board 1100 (100) at the wafer level without dividing the semiconductor layer 1150 into individual pieces or forming electrodes at positions corresponding to the circuit elements, there is no need for alignment. Therefore, the bonding process can be easily performed in a short time. Since there is no need for alignment during bonding, the light emitting element 150 can be easily miniaturized, which is suitable for high-definition displays.

半導体層１１５０を回路基板１１００にウェハボンディングする場合に、本実施形態では、半導体層１１５０および回路基板１１００の貼り合わせ面の少なくとも一方に、あらかじめメタル層１１３０，１１２０が形成されている。そのため、メタル層の材料を適切に選定することによって、容易にウェハボンディングを行うことができる。In this embodiment, when the semiconductor layer 1150 is wafer-bonded to the circuit board 1100, the metal layers 1130 and 1120 are formed in advance on at least one of the bonding surfaces of the semiconductor layer 1150 and the circuit board 1100. Therefore, by appropriately selecting the material of the metal layer, wafer bonding can be easily performed.

ウェハボンディング時に形成されたメタル層は、第２の配線層１３０として、発光素子１５０と外部との接続等に利用することができる。The metal layer formed during wafer bonding can be used as the second wiring layer 130 for connecting the light emitting element 150 to the outside, etc.

絶縁部材１５６は、配線層１３０から発光面１５１Ｓに向かって凸面を有する。そのため、絶縁部材１５６の凸面を適切に設定することによって、発光層１５２から放射される発光面１５１Ｓに平行な成分を有する光を発光面１５１Ｓに垂直な法線成分を有するようにして、発光面１５１Ｓ側に配光することができ、実質的に発光効率を向上させることができる。The insulating member 156 has a convex surface from the wiring layer 130 toward the light emitting surface 151S. Therefore, by appropriately setting the convex surface of the insulating member 156, the light having a component parallel to the light emitting surface 151S emitted from the light emitting layer 152 can be distributed toward the light emitting surface 151S side so as to have a normal component perpendicular to the light emitting surface 151S, thereby substantially improving the light emitting efficiency.

配線層１３０は、第１配線１３０ａを含むことができ、第１配線１３０ａを光反射性を有するものとすることができる。第１配線１３０ａが光反射性を有することによって、発光素子１５０から放射される下方への光を反射して、発光面１５１Ｓの側に再度反射して、発光効率を向上させることができる。The wiring layer 130 may include a first wiring 130a, and the first wiring 130a may have optical reflectivity. By making the first wiring 130a optically reflective, the light emitted downward from the light emitting element 150 may be reflected back toward the light emitting surface 151S, thereby improving the light emitting efficiency.

第１配線１３０ａは、発光素子１５０から放射される下方への光を遮光することができるので、発光素子１５０の不要な光の散乱により、トランジスタ１０３等の回路素子が誤動作することを防止することができる。The first wiring 130a can block downward light emitted from the light-emitting element 150, thereby preventing circuit elements such as the transistor 103 from malfunctioning due to scattering of unnecessary light from the light-emitting element 150.

（第２の実施形態）
図１２は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
図１２は、サブピクセル２２０をＸＺ平面に平行な面で切断した場合の断面を模式的に示している。
本実施形態では、発光素子２５０の構成および発光素子２５０を駆動するトランジスタ２０３の構成が上述の他の実施形態の場合と相違し、その他については、他の実施形態の場合と同一である。他の実施形態の場合と同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。 Second Embodiment
FIG. 12 is a schematic cross-sectional view illustrating a part of the image display device according to this embodiment.
FIG. 12 is a schematic cross-sectional view of the subpixel 220 taken along a plane parallel to the XZ plane.
In this embodiment, the configuration of the light emitting element 250 and the configuration of the transistor 203 that drives the light emitting element 250 are different from those in the other embodiments described above, but the rest are the same as those in the other embodiments. The same components as those in the other embodiments are given the same reference numerals, and detailed descriptions thereof will be omitted as appropriate.

図１２に示すように、本実施形態の画像表示装置のサブピクセル２２０は、トランジスタ２０３と、発光素子２５０と、を含む。トランジスタ２０３は、基板１０２に形成された素子形成領域２０４に形成されている。素子形成領域２０４は、ｎ形半導体領域２０４ｂとｐ形半導体領域２０４ｓ，２０４ｄとを含む。ｎ形半導体領域２０４ｂは、基板１０２の表面付近に設けられている。ｐ形半導体領域２０４ｓ，２０４ｄは、ｎ形半導体領域２０４ｂ内でｎ形半導体領域２０４ｂの表面付近に互いに離隔して設けられている。12, a subpixel 220 of the image display device of this embodiment includes a transistor 203 and a light-emitting element 250. The transistor 203 is formed in an element formation region 204 formed on the substrate 102. The element formation region 204 includes an n-type semiconductor region 204b and p-type semiconductor regions 204s and 204d. The n-type semiconductor region 204b is provided near the surface of the substrate 102. The p-type semiconductor regions 204s and 204d are provided in the n-type semiconductor region 204b and near the surface of the n-type semiconductor region 204b while being spaced apart from each other.

絶縁層１０５を介して、ｎ形半導体領域２０４ｂの上にゲート１０７が設けられている。ゲート１０７は、ｐ形半導体領域２０４ｓ，２０４ｄの間に設けられている。A gate 107 is provided on the n-type semiconductor region 204b via an insulating layer 105. The gate 107 is provided between the p-type semiconductor regions 204s and 204d.

トランジスタ２０３の上部の構造および配線の構造は、上述した他の実施形態の場合と同じである。本実施形態では、トランジスタ２０３は、ｐチャネルトランジスタであり、たとえばｐチャネルＭＯＳＦＥＴである。The structure of the upper part of the transistor 203 and the structure of the wiring are the same as those in the other embodiments described above. In this embodiment, the transistor 203 is a p-channel transistor, for example a p-channel MOSFET.

層間絶縁膜１１２上には、他の実施形態の場合と同様に、第２の配線層１３０が形成され、配線層１３０は、第２配線（配線部分）１３０ｋを含んでいる。As in the other embodiments, a second wiring layer 130 is formed on the interlayer insulating film 112, and the wiring layer 130 includes a second wiring (wiring portion) 130k.

発光素子２５０は、ｎ形半導体層２５１と、発光層２５２と、ｐ形半導体層２５３と、を含む。ｎ形半導体層２５１、発光層２５２およびｐ形半導体層２５３は、層間絶縁膜１１２の側から発光面２５３Ｓの側に向かってこの順に積層されている。発光素子２５０は、ＸＹ平面視で、たとえば、ほぼ正方形または長方形状をなしているが、角部は丸くなっていてもよい。発光素子２５０はＸＹ平面視で、たとえば楕円形状や円形状を有していてもよい。平面視での発光素子の形状や配置等を適切に選定することによって、レイアウトの自由度が向上する。The light emitting element 250 includes an n-type semiconductor layer 251, a light emitting layer 252, and a p-type semiconductor layer 253. The n-type semiconductor layer 251, the light emitting layer 252, and the p-type semiconductor layer 253 are laminated in this order from the interlayer insulating film 112 side toward the light emitting surface 253S side. The light emitting element 250 has, for example, a substantially square or rectangular shape in the XY plane view, but the corners may be rounded. The light emitting element 250 may have, for example, an elliptical or circular shape in the XY plane view. The degree of freedom in layout is improved by appropriately selecting the shape and arrangement of the light emitting element in the plan view.

発光素子２５０は、上述の他の実施形態の場合と同じ材料でよい。発光素子２５０は、たとえば４６７ｎｍ±２０ｎｍ程度の青色光あるいは４１０ｎｍ±２０ｎｍの波長の青紫色光を発光する。The light emitting element 250 may be made of the same materials as in the other embodiments described above. The light emitting element 250 emits, for example, blue light with a wavelength of about 467 nm±20 nm or blue-violet light with a wavelength of 410 nm±20 nm.

発光素子２５０のｎ形半導体層２５１は、第２配線１３０ｋ上に設けられている。好ましくは、第２配線１３０ｋとｎ形半導体層２５１とは、オーミック接続されている。The n-type semiconductor layer 251 of the light emitting element 250 is provided on the second wiring 130k. Preferably, the second wiring 130k and the n-type semiconductor layer 251 are ohmic-connected.

絶縁部材１５６は、層間絶縁膜１１２の一部、第２の配線層１３０の一部および発光素子２５０の少なくとも側面を覆っている。絶縁部材１５６は、発光面２５３Ｓの側に凸である凸面を有する。絶縁部材１５６は、開口２５８を有している。開口２５８は、発光素子２５０上に形成されており、絶縁部材１５６は、発光素子２５０の発光面２５３Ｓ上には設けられていない。絶縁部材１５６は、透光性を有する有機絶縁材料が好適に用いられる。The insulating member 156 covers a part of the interlayer insulating film 112, a part of the second wiring layer 130, and at least the side surface of the light emitting element 250. The insulating member 156 has a convex surface that is convex on the light emitting surface 253S side. The insulating member 156 has an opening 258. The opening 258 is formed on the light emitting element 250, and the insulating member 156 is not provided on the light emitting surface 253S of the light emitting element 250. The insulating member 156 is preferably made of an organic insulating material having light transmitting properties.

発光面２５３Ｓは、ｐ形半導体層２５３の面のうち発光層２５２に接する面に対向する面である。発光面２５３Ｓは、好ましくは粗面化されている。The light emitting surface 253S is a surface of the p-type semiconductor layer 253 that faces the surface in contact with the light emitting layer 252. The light emitting surface 253S is preferably roughened.

発光面２５３Ｓの全面にわたって、透光性電極１５９ａが設けられている。透光性電極１５９ａは、絶縁部材１５６上に設けられ、層間絶縁膜１１２の開口１１３まで延伸している。透光性電極１５９ａは、層間絶縁膜１１２の開口１１３から露出された配線１１０ｄ上にも設けられており、ｐ形半導体層２５３と配線１１０ｄとを電気的に接続している。A translucent electrode 159a is provided over the entire light-emitting surface 253S. The translucent electrode 159a is provided on the insulating member 156 and extends to the opening 113 of the interlayer insulating film 112. The translucent electrode 159a is also provided on the wiring 110d exposed from the opening 113 of the interlayer insulating film 112, and electrically connects the p-type semiconductor layer 253 and the wiring 110d.

透光性電極１５９ｋは、第２配線１３０ｋ上にも設けられており、ｎ形半導体層２５１を第２配線１３０ｋとともに、他の回路に接続している。この例では、透光性電極１５９ｋおよび第２配線１３０ｋは、後述する図１３に示す接地線４に接続される。The transparent electrode 159k is also provided on the second wiring 130k, and connects the n-type semiconductor layer 251 together with the second wiring 130k to another circuit. In this example, the transparent electrode 159k and the second wiring 130k are connected to a ground line 4 shown in FIG. 13, which will be described later.

図１３は、本実施形態に係る画像表示装置を例示する模式的なブロック図である。
図１３に示すように、本実施形態の画像表示装置２０１は、表示領域２、行選択回路２０５および信号電圧出力回路２０７を備える。表示領域２には、上述の他の実施形態の場合と同様に、たとえばサブピクセル２２０が格子状に配列されている。 FIG. 13 is a schematic block diagram illustrating an image display device according to this embodiment.
13, an image display device 201 of this embodiment includes a display area 2, a row selection circuit 205, and a signal voltage output circuit 207. In the display area 2, sub-pixels 220 are arranged in a lattice pattern, for example, as in the other embodiments described above.

サブピクセル２２０は、発光素子２２２と、選択トランジスタ２２４と、駆動トランジスタ２２６と、キャパシタ２２８と、を含む。図１３において、選択トランジスタ２２４はＴ１と表示され、駆動トランジスタ２２６はＴ２と表示され、キャパシタ２２８はＣｍと表示されることがある。The subpixel 220 includes a light emitting element 222, a select transistor 224, a drive transistor 226, and a capacitor 228. In Figure 13, the select transistor 224 may be labeled T1, the drive transistor 226 may be labeled T2, and the capacitor 228 may be labeled Cm.

本実施形態では、発光素子２２２が接地線４側に設けられており、発光素子２２２に直列に接続された駆動トランジスタ２２６は、電源線３側に設けられている。つまり、駆動トランジスタ２２６は、発光素子２２２よりも高電位側に接続されている。駆動トランジスタ２２６は、ｐチャネルＭＯＳＦＥＴである。In this embodiment, the light emitting element 222 is provided on the side of the ground line 4, and the driving transistor 226 connected in series to the light emitting element 222 is provided on the side of the power supply line 3. In other words, the driving transistor 226 is connected to a higher potential side than the light emitting element 222. The driving transistor 226 is a p-channel MOSFET.

駆動トランジスタ２２６のゲート電極と信号線２０８との間には、選択トランジスタ２２４が接続されている。キャパシタ２２８は、駆動トランジスタ２２６のゲート電極と電源線３との間に接続されている。The selection transistor 224 is connected between the gate electrode of the driving transistor 226 and the signal line 208. The capacitor 228 is connected between the gate electrode of the driving transistor 226 and the power supply line 3.

行選択回路２０５および信号電圧出力回路２０７は、ｐチャネルＭＯＳＦＥＴである駆動トランジスタ２２６を駆動するために、上述の他の実施形態と異なる極性の信号電圧および同一極性の選択信号を、走査線２０６および信号線２０８に供給する。The row selection circuit 205 and the signal voltage output circuit 207 supply a signal voltage of a different polarity and a selection signal of the same polarity to the scanning line 206 and the signal line 208, respectively, in order to drive the drive transistor 226, which is a p-channel MOSFET.

本実施形態では、駆動トランジスタ２２６の極性がｐチャネルであることから、信号電圧の極性等が上述の他の実施形態の場合と相違する。すなわち、行選択回路２０５は、ｍ行のサブピクセル２２０の配列から、順次１行を選択するように走査線２０６に選択信号を供給する。信号電圧出力回路２０７は、選択された行の各サブピクセル２２０に必要なアナログ電圧値を有する信号電圧を供給する。選択された行のサブピクセル２２０の駆動トランジスタ２２６は、信号電圧に応じた電流を発光素子２２２に流す。発光素子２２２は、流れた電流に応じた輝度で発光する。In this embodiment, the polarity of the drive transistor 226 is p-channel, and therefore the polarity of the signal voltage, etc., differs from the above-mentioned other embodiments. That is, the row selection circuit 205 supplies a selection signal to the scanning line 206 so as to sequentially select one row from the array of m rows of sub-pixels 220. The signal voltage output circuit 207 supplies a signal voltage having a required analog voltage value to each sub-pixel 220 of the selected row. The drive transistor 226 of the sub-pixel 220 of the selected row passes a current corresponding to the signal voltage to the light-emitting element 222. The light-emitting element 222 emits light with a luminance corresponding to the current that has passed.

本実施形態の画像表示装置２０１の製造方法について説明する。
図１４Ａ～図１５Ｃは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
本実施形態では、図５Ａにおいてすでに説明した半導体成長基板１１９４とは異なる半導体成長基板１２９４が準備される。
図１４Ａに示すように、半導体成長基板１２９４は、結晶成長用基板１００１上に成長させた半導体層１１５０を有する。半導体層１１５０は、この例では、バッファ層１１４０を介して結晶成長用基板１００１上に成長されているが、上述の他の実施形態の場合と同様に、バッファ層１１４０を介さずに半導体層１１５０を成長させてもよい。 A method for manufacturing the image display device 201 of this embodiment will be described.
14A to 15C are schematic cross-sectional views illustrating a method for manufacturing the image display device of this embodiment.
In this embodiment, a semiconductor growth substrate 1294 is provided that is different from the semiconductor growth substrate 1194 previously described in FIG. 5A.
14A, the semiconductor growth substrate 1294 has a semiconductor layer 1150 grown on a crystal growth substrate 1001. In this example, the semiconductor layer 1150 is grown on the crystal growth substrate 1001 via a buffer layer 1140, but the semiconductor layer 1150 may be grown without the buffer layer 1140 as in the other embodiments described above.

本実施形態では、半導体成長基板１２９４は、バッファ層１１４０の側から、ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１の順に積層されている。メタル層１１３０は、ｎ形半導体層１１５１の開放された面に形成される。In this embodiment, the semiconductor growth substrate 1294 has a p-type semiconductor layer 1153, a light emitting layer 1152, and an n-type semiconductor layer 1151 stacked in this order from the buffer layer 1140 side. The metal layer 1130 is formed on the open surface of the n-type semiconductor layer 1151.

図１４Ｂに示すように、半導体成長基板１２９４は、上下を反転させて、回路基板１１００に貼り合わされる。図の矢印で示したように、回路基板１１００の一方の面と、半導体層１１５０上に形成されたメタル層１１３０の面とは、互いに貼り合わされる。回路基板１１００の貼り合わせ面は、層間絶縁膜１１２の露出面である。14B , semiconductor growth substrate 1294 is turned upside down and bonded to circuit board 1100. As indicated by the arrow in the figure, one surface of circuit board 1100 and a surface of metal layer 1130 formed on semiconductor layer 1150 are bonded to each other. The bonding surface of circuit board 1100 is the exposed surface of interlayer insulating film 112.

上述のウェハボンディングに際しては、図６Ａ～図７Ｂにおいて説明した変形例を適用することができる。すなわち、支持基板１１９０に半導体層１１５０を転写後、半導体成長基板を反転せずに回路基板１１００に貼り付けてもよい。この場合においては、結晶成長用基板１００１の側からｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３の順に積層した半導体成長基板１１９４が用いられる。また、メタル層を半導体層１１５０および回路基板１１００の少なくとも一方に設けるようにしてもよいし、バッファ層１１４０を介さずに結晶成長させた半導体層１１５０を貼り合わせるようにしてもよい。In the above-mentioned wafer bonding, the modified examples described in Fig. 6A to Fig. 7B can be applied. That is, after the semiconductor layer 1150 is transferred to the support substrate 1190, the semiconductor growth substrate may be attached to the circuit substrate 1100 without being inverted. In this case, a semiconductor growth substrate 1194 is used in which an n-type semiconductor layer 1151, a light emitting layer 1152, and a p-type semiconductor layer 1153 are laminated in this order from the crystal growth substrate 1001 side. Also, a metal layer may be provided on at least one of the semiconductor layer 1150 and the circuit substrate 1100, or the semiconductor layer 1150 grown by crystal growth without the buffer layer 1140 may be attached.

図１５Ａに示すように、結晶成長用基板１００１は、回路基板１１００に貼り合わされた半導体成長基板１２９４からレーザリフトオフ等を用いて除去される。As shown in FIG. 15A, the crystal growth substrate 1001 is removed from the semiconductor growth substrate 1294 bonded to the circuit board 1100 by using laser lift-off or the like.

図１５Ｂに示すように、他の実施形態の場合と同様に、ウェットエッチングやドライエッチングを適宜用いて、バッファ層１１４０を除去し、メタル層１１３０から第２の配線層１３０を形成し、半導体層１１５０から発光素子２５０を形成する。As shown in FIG. 15B, as in the other embodiments, wet etching or dry etching is appropriately used to remove the buffer layer 1140, form the second wiring layer 130 from the metal layer 1130, and form the light-emitting element 250 from the semiconductor layer 1150.

図１５Ｃに示すように、層間絶縁膜１１２に開口１１３を形成し、配線１１０ｄの一部を露出させる。絶縁部材１５６は、第２配線１３０ｋの一部、層間絶縁膜１１２の一部および発光素子２５０を覆うように形成される。絶縁部材１５６の一部を除去して発光面２５３Ｓを露出させる。透光性電極１５９ａによって、ｐ形半導体層２５３と配線１１０ｄとを電気的に接続する。15C, an opening 113 is formed in the interlayer insulating film 112 to expose a portion of the wiring 110d. An insulating member 156 is formed to cover a portion of the second wiring 130k, a portion of the interlayer insulating film 112, and the light emitting element 250. A portion of the insulating member 156 is removed to expose the light emitting surface 253S. The p-type semiconductor layer 253 and the wiring 110d are electrically connected by a light-transmitting electrode 159a.

本実施形態の画像表示装置２０１の効果について説明する。
本実施形態では、上述の他の実施形態の場合と同様の効果を有する。すなわち、回路基板１１００に半導体層１１５０を貼り合わせた後、個別の発光素子２５０をエッチングにより形成するので、発光素子の転写工程を著しく短縮することができる。 The effects of the image display device 201 of this embodiment will be described.
This embodiment has the same effect as the other embodiments described above, that is, after the semiconductor layer 1150 is bonded to the circuit board 1100, the individual light emitting elements 250 are formed by etching, so that the transfer process of the light emitting elements can be significantly shortened.

絶縁部材１５６の形状を発光面２５３Ｓ側に凸となるように成形することによって、発光素子２５０からの側方や下方への放射光を発光面２５３Ｓ側に配光することができる。そのため、実質的に発光効率を向上させることができる。By forming the insulating member 156 into a shape that is convex toward the light-emitting surface 253S, the light radiated to the side or downward from the light-emitting element 250 can be distributed toward the light-emitting surface 253S. Therefore, the light-emitting efficiency can be substantially improved.

（第３の実施形態）
本実施形態では、発光素子の側面の形状が上述の他の実施形態の場合と相違する。本実施形態の他の構成要素は、他の実施形態の場合と同じであり、同一の構成要素には同一の符号を付して、詳細な説明を適宜省略する。 Third Embodiment
In this embodiment, the shape of the side surface of the light-emitting element is different from that of the other embodiments described above. The other components of this embodiment are the same as those of the other embodiments, and the same components are denoted by the same reference numerals and detailed descriptions thereof are omitted as appropriate.

図１６は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
図１６は、サブピクセル３２０をＸＺ平面に平行な面で切断した場合の断面を模式的に示している。
本実施形態の発光素子３５０は、第１配線１３０ａの側から発光面３５１Ｓの側に向かって、ｐ形半導体層３５３、発光層３５２およびｎ形半導体層３５１の順に積層されている。発光面３５１Ｓは、ｎ形半導体層３５１の面であり、発光層３５２が設けられている面に対向する面である。 FIG. 16 is a schematic cross-sectional view illustrating a part of the image display device according to this embodiment.
FIG. 16 is a schematic cross-sectional view of the subpixel 320 taken along a plane parallel to the XZ plane.
In the light emitting element 350 of the present embodiment, a p-type semiconductor layer 353, a light emitting layer 352, and an n-type semiconductor layer 351 are laminated in this order from the first wiring 130a side toward the light emitting surface 351S side. The light emitting surface 351S is a surface of the n-type semiconductor layer 351, which faces the surface on which the light emitting layer 352 is provided.

発光素子３５０の側面は、発光素子３５０が設けられている第１配線１３０ａの面と、発光素子３５０の側面とのなす角度θｃは、９０°よりも小さくなるように設定されている。つまり、発光素子３５０の側面は、第１配線１３０ａからの垂直面ではなく、傾斜面である。発光素子３５０は、第１配線１３０ａの面上の底面および発光面３５１Ｓを上面とする角錐台状あるいは円錐台状等に形成されている。The side surface of the light emitting element 350 is set so that the angle θc between the surface of the first wiring 130a on which the light emitting element 350 is provided and the side surface of the light emitting element 350 is smaller than 90°. In other words, the side surface of the light emitting element 350 is not a perpendicular surface from the first wiring 130a but an inclined surface. The light emitting element 350 is formed in a truncated pyramid shape or a truncated cone shape with the bottom surface on the surface of the first wiring 130a and the light emitting surface 351S as the upper surface.

この例では、発光素子３５０の側面を覆う絶縁部材３５６の面も、発光素子３５０の側面の傾斜に応じて、第１配線１３０ａからの傾斜を有する。第１配線１３０ａの面と、絶縁部材３５６の面の角度θ１は、角度θｃよりも小さく設定されている。In this example, the surface of the insulating member 356 covering the side surface of the light emitting element 350 also has an inclination from the first wiring 130a in accordance with the inclination of the side surface of the light emitting element 350. The angle θ1 between the surface of the first wiring 130a and the surface of the insulating member 356 is set to be smaller than the angle θc.

絶縁部材３５６は、透光性を有する絶縁材料であって、好ましくは、透明樹脂である。絶縁部材３５６の屈折率は、好ましくは、絶縁部材３５６を覆う接着層１７０の屈折率よりも大きい。The insulating member 356 is made of an insulating material having light transmitting properties, and is preferably a transparent resin. The refractive index of the insulating member 356 is preferably greater than the refractive index of the adhesive layer 170 that covers the insulating member 356.

図１７は、本実施形態の画像表示装置の一部を例示する模式的な断面図である。
図１７は、第１配線１３０ａと発光素子３５０との詳細な位置関係が示されている。
図１７に示すように、第１配線１３０ａは、第１面１３１ａを有する。第１面１３１ａは、ＸＹ平面にほぼ平行な平面である。第１配線１３０ａは、高い光反射性を有する材質で形成されており、第１面１３１ａに入射する光は、高い反射率で反射するものとする。 FIG. 17 is a schematic cross-sectional view illustrating a part of the image display device of this embodiment.
FIG. 17 shows a detailed positional relationship between the first wiring 130a and the light emitting element 350.
17, the first wiring 130a has a first surface 131a. The first surface 131a is a plane that is substantially parallel to the XY plane. The first wiring 130a is made of a material having high light reflectivity, and light that is incident on the first surface 131a is reflected with a high reflectance.

発光素子３５０は、第１配線１３０ａの第１面１３１ａ上に載置されている。発光素子３５０は、側面３６０ａを有する。側面３６０ａは、発光面３５１Ｓと第１面１３１ａとの間の面であり、発光面３５１Ｓに隣接する面である。側面３６０ａと第１面１３１ａとの間でなす角度θｃは、９０°よりも小さい。好ましくは、角度θｃは７０°程度である。さらに好ましくは、角度θｃは、発光素子３５０の屈折率および絶縁部材３５６の屈折率にもとづいて決定される側面３６０ａにおける臨界角よりも小さい。The light emitting element 350 is placed on the first surface 131a of the first wiring 130a. The light emitting element 350 has a side surface 360a. The side surface 360a is a surface between the light emitting surface 351S and the first surface 131a, and is a surface adjacent to the light emitting surface 351S. The angle θc between the side surface 360a and the first surface 131a is smaller than 90°. Preferably, the angle θc is about 70°. More preferably, the angle θc is smaller than a critical angle at the side surface 360a determined based on the refractive index of the light emitting element 350 and the refractive index of the insulating member 356.

絶縁部材３５６は、少なくとも、発光素子３５０の側面３６０ａを覆うように設けられている。絶縁部材３５６は、側面３５７ａを有する。側面３５７ａは、絶縁部材３５６の頂部３５７ｂと面１３１ａとの間の面である。絶縁部材３５６の頂部３５７ｂは、絶縁部材３５６の面１３１ａからの高さであって、もっとも高さの高い位置である。絶縁部材３５６の第１面１３１ａからの高さとは、第１面１３１ａと頂部３５７ｂとの間のＺ軸の正方向の長さである。The insulating member 356 is provided so as to cover at least the side surface 360a of the light-emitting element 350. The insulating member 356 has a side surface 357a. The side surface 357a is a surface between an apex 357b of the insulating member 356 and the surface 131a. The apex 357b of the insulating member 356 is the height from the surface 131a of the insulating member 356 and is the highest position. The height of the insulating member 356 from the first surface 131a is the length in the positive direction of the Z axis between the first surface 131a and the apex 357b.

絶縁部材３５６の側面３５７ａと面１３１ａとのなす角度θ１は、たとえば、角度θｃよりも小さい。絶縁部材３５６の側面３５７ａの形状は、この例のような直線状に限らない。絶縁部材３５６の側面３５７ａの形状は、側面３５７ａから出射する光が、発光面３５１Ｓの方向に配光されるように設定されていることが好ましい。たとえば、上述の他の実施形態の場合と同様に、側面３５７ａは、発光面３５１Ｓの側に凸面を有するようにしてもよい。The angle θ1 between the side surface 357a of the insulating member 356 and the surface 131a is, for example, smaller than the angle θc. The shape of the side surface 357a of the insulating member 356 is not limited to a straight line as in this example. It is preferable that the shape of the side surface 357a of the insulating member 356 is set so that the light emitted from the side surface 357a is distributed in the direction of the light-emitting surface 351S. For example, as in the case of the other embodiments described above, the side surface 357a may have a convex surface on the side of the light-emitting surface 351S.

発光素子３５０の側面３６０ａと第１配線１３０ａの第１面１３１ａとがなす角度θｃは、たとえば以下のように決定される。
発光素子３５０の屈折率ｎ０および絶縁部材３５６の屈折率ｎ１とすると、発光素子３５０から絶縁部材３５６に出射する光の臨界角θｃ０は、以下の式（１）を用いて求められる。 The angle θc between the side surface 360a of the light emitting element 350 and the first surface 131a of the first wiring 130a is determined, for example, as follows.
When the refractive index of the light emitting element 350 is n0 and the refractive index of the insulating member 356 is n1, the critical angle θc0 of light emitted from the light emitting element 350 to the insulating member 356 can be calculated using the following formula (1).

θｃ０＝９０°－ｓｉｎ－１（ｎ１／ｎ０） （１） θc0=90°−sin −1 (n1/n0) (1)

たとえば、アクリル樹脂等の一般的な透明有機絶縁材料の屈折率は１．４～１．５前後であることが知られている。そこで、発光素子３５０がＧａＮによって形成され、絶縁部材３５６が一般的な透明有機絶縁材料によって形成されている場合には、発光素子３５０の屈折率ｎ０＝２．５、絶縁部材３５６の屈折率ｎ＝１．４とすることができる。これらの値を、式（１）に代入して、臨界角θｃ０＝５６°を得る。For example, it is known that the refractive index of a typical transparent organic insulating material such as acrylic resin is approximately 1.4 to 1.5. Therefore, when the light emitting element 350 is made of GaN and the insulating member 356 is made of a typical transparent organic insulating material, the refractive index of the light emitting element 350 can be set to n0=2.5, and the refractive index of the insulating member 356 can be set to n=1.4. By substituting these values into equation (1), the critical angle θc0=56° is obtained.

このことは、第１面１３１ａと側面３６０ａとのなす角度θｃを５６°とした場合には、発光層３５２から放射された光のうち第１面１３１ａに平行な光は、側面３６０ａで全反射されることを示している。また、発光層３５２から放射された光のうち、Ｚ軸の負方向の成分を有する光も、側面３６０ａで全反射されることを示している。This indicates that, when the angle θc between the first surface 131a and the side surface 360a is set to 56°, the light emitted from the light-emitting layer 352 that is parallel to the first surface 131a is totally reflected by the side surface 360a. It also indicates that the light emitted from the light-emitting layer 352 that has a component in the negative direction of the Z axis is totally reflected by the side surface 360a.

一方、発光層３５２から放射された光のうち、Ｚ軸の正方向の成分を有する光は、側面３６０ａで屈折率に応じた出射角度で側面３６０ａから出射される。絶縁部材３５６に入射した光は、絶縁部材３５６の屈折率および図１６に示された接着層１７０の屈折率で決定される角度で絶縁部材３５６から出射される。接着層１７０の屈折率は、絶縁部材３５６の屈折率よりも小さく設定されるので、接着層１７０に入射される光の角度は、より発光面３５１Ｓ側に向くことになる。On the other hand, light having a component in the positive direction of the Z axis among the light emitted from the light emitting layer 352 is emitted from the side surface 360a at an emission angle according to the refractive index at the side surface 360a. The light incident on the insulating member 356 is emitted from the insulating member 356 at an angle determined by the refractive index of the insulating member 356 and the refractive index of the adhesive layer 170 shown in Fig. 16. Since the refractive index of the adhesive layer 170 is set smaller than the refractive index of the insulating member 356, the angle of the light incident on the adhesive layer 170 is directed more toward the light emitting surface 351S side.

側面３６０ａで全反射された光は、第１配線１３０ａによって再度反射され、再度反射された光のうちＺ軸の正方向の成分を有する光は、発光面３５１Ｓおよび側面３６０ａから出射される。第１面１３１ａに平行な光およびＺ軸の負方向の成分を有する光は、側面３６０ａで全反射される。The light totally reflected by the side surface 360a is reflected again by the first wiring 130a, and the light having a component in the positive direction of the Z axis among the reflected light is emitted from the light emitting surface 351S and the side surface 360a. The light parallel to the first surface 131a and the light having a component in the negative direction of the Z axis are totally reflected by the side surface 360a.

このようにして、発光層３５２から放射された光のうち、第１面１３１ａに平行な光およびＺ軸の負方向の成分を有する光は、側面３６０ａおよび第１配線１３０ａによって、Ｚ軸の正方向に向かう成分を有する光に変換される。したがって、発光素子３５０から出射される光では、発光面３５１Ｓに向かう割合が増加して、発光素子３５０の実質的な発光効率は向上する。In this way, among the light emitted from the light-emitting layer 352, light parallel to the first surface 131a and light having a component in the negative direction of the Z axis are converted by the side surface 360a and the first wiring 130a into light having a component directed in the positive direction of the Z axis. Therefore, in the light emitted from the light-emitting element 350, the proportion of light directed toward the light-emitting surface 351S increases, and the substantial light-emitting efficiency of the light-emitting element 350 is improved.

θｃ＜θｃ０とすることによって、第１面１３１ａに平行な成分を有する光のほとんどを発光素子３５０内に全反射させることができる。絶縁部材３５６の屈折率をｎ＝１．４とすると、臨界角θｃ０は５６°程度となるので、設定される角度θｃは、４５°や３０°等にすることがより好ましい。また、屈折率ｎがより大きい材料では臨界角θｃ０はより小さくなる。ただし、角度θｃを７０°程度に設定しても、Ｚ軸の負方向の成分を有する光のほとんどを、Ｚ軸の正方向の成分を有する光に変換することできるので、製造ばらつき等を考慮して、たとえば、角度θｃを８０°以下等に設定するようにしてもよい。By setting θc<θc0, most of the light having a component parallel to the first surface 131a can be totally reflected inside the light emitting element 350. If the refractive index of the insulating member 356 is n=1.4, the critical angle θc0 is about 56°, so it is more preferable to set the angle θc to 45°, 30°, or the like. In addition, the critical angle θc0 becomes smaller for materials with a larger refractive index n. However, even if the angle θc is set to about 70°, most of the light having a component in the negative direction of the Z axis can be converted into light having a component in the positive direction of the Z axis, so the angle θc may be set to, for example, 80° or less in consideration of manufacturing variations, etc.

本実施形態の画像表示装置の製造方法について説明する。
本実施形態では、発光素子３５０を形成する前までの工程は、上述した他の実施形態において、図５Ａ～図８Ａと同様とすることができる。以下では、図８Ａの工程よりも後の工程について説明する。 A method for manufacturing the image display device of this embodiment will be described.
In this embodiment, the steps before forming the light emitting element 350 can be similar to those in the other embodiments described above, shown in Figures 5A to 8A. The steps after the step shown in Figure 8A will be described below.

図１８Ａおよび図１８Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
図１８Ａに示すように、バッファ層１１４０をウェットエッチング等によって除去した後、メタル層１１３０および半導体層１１５０は、エッチングによって、必要な形状に成形される。 18A and 18B are schematic cross-sectional views illustrating a method for manufacturing the image display device of this embodiment.
As shown in FIG. 18A, after the buffer layer 1140 is removed, such as by wet etching, the metal layer 1130 and the semiconductor layer 1150 are etched to form the required shape.

半導体層１１５０は、さらに発光素子３５０の形状に成形される。発光素子３５０の成形には、発光素子３５０の側面３６０ａが第１配線１３０ａの面に対して、角度θｃをなすように、エッチングのレートが選定される。たとえば、エッチングは、発光面３５１Ｓに近いほど高いエッチングレートが選定される。好ましくは、エッチングレートは、面１３１ａの側から発光面３５１Ｓの側に向かって、線形的に増大するように設定される。The semiconductor layer 1150 is further shaped into the shape of the light emitting element 350. In forming the light emitting element 350, an etching rate is selected so that the side surface 360a of the light emitting element 350 forms an angle θc with the surface of the first wiring 130a. For example, a higher etching rate is selected for the etching closer to the light emitting surface 351S. Preferably, the etching rate is set to increase linearly from the surface 131a side toward the light emitting surface 351S side.

具体的には、たとえば、ドライエッチング時のレジストマスクパターンをその端部に向かって次第に薄くなるように露光時に工夫しておく。これにより、ドライエッチング時にレジストの薄い部分から徐々に後退して、発光面３５１Ｓの側に向かってエッチング量を大きくすることができる。これによって、発光素子３５０の側面３６０ａは、面１３１ａに対して、一定の角度をなすように形成される。このため、発光素子３５０は発光面３５１Ｓからの平面視において、ｐ形半導体層３５３、発光層３５２、ｎ形半導体層３５１の順に面積が大きくなるように形成される。Specifically, for example, the resist mask pattern for dry etching is designed to become gradually thinner toward its end during exposure. This allows the resist to gradually recede from the thin portion during dry etching, increasing the amount of etching toward the light-emitting surface 351S side. As a result, the side surface 360a of the light-emitting element 350 is formed to form a certain angle with respect to the surface 131a. Therefore, the light-emitting element 350 is formed such that the areas of the p-type semiconductor layer 353, the light-emitting layer 352, and the n-type semiconductor layer 351 increase in this order in plan view from the light-emitting surface 351S.

その後、メタル層１１３０は、エッチングされて第２の配線層１３０が形成される。この配線層１３０は、第１配線１３０ａを含む。第１配線１３０ａは、エッチングによって、上述した形状に成形される。Thereafter, the metal layer 1130 is etched to form the second wiring layer 130. This wiring layer 130 includes the first wiring 130a. The first wiring 130a is shaped into the above-mentioned shape by etching.

本実施形態の画像表示装置の効果について説明する。
本実施形態の画像表示装置は、上述した他の実施形態の画像表示装置と同様の効果を奏しつつ、そのほかに以下の効果を奏する。
本実施形態の画像表示装置では、発光素子３５０が設けられた第１配線１３０ａの第１面１３１ａに対して、角度θｃをなす側面を有するように、発光素子３５０が形成される。角度θｃは、９０°よりも小さく、発光素子３５０および絶縁部材３５６のそれぞれの材質の屈折率で決定される臨界角θｃ０にもとづいて設定される。角度θｃは、発光層３５２から放射される光のうち、発光素子３５０の側方や下方に向かう光を、発光面３５１Ｓ側に向かう光に変換して出射することができる。角度θｃを十分小さくすることによって、発光素子３５０では、実質的な発光効率が向上される。 The effects of the image display device of this embodiment will be described.
The image display device of this embodiment has the same effects as the image display devices of the other embodiments described above, and also has the following additional effects.
In the image display device of this embodiment, the light emitting element 350 is formed so as to have a side surface that forms an angle θc with respect to the first surface 131a of the first wiring 130a on which the light emitting element 350 is provided. The angle θc is smaller than 90° and is set based on a critical angle θc0 determined by the refractive index of the materials of the light emitting element 350 and the insulating member 356. The angle θc can convert light directed to the side or downward of the light emitting element 350 out of the light emitted from the light emitting layer 352 into light directed to the light emitting surface 351S and emit it. By making the angle θc sufficiently small, the substantial light emitting efficiency of the light emitting element 350 is improved.

（第４の実施形態）
本実施形態では、発光層を含む単一の半導体層に、複数の発光素子に相当する複数の発光面を形成することによって、より発光効率の高い画像表示装置を実現する。以下の説明では、上述の他の実施形態の場合と同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。
図１９は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
図１９に示すように、画像表示装置は、サブピクセル群４２０を備える。サブピクセル群４２０は、トランジスタ２０３－１，２０３－２と、第１の配線層４１０と、層間絶縁膜１１２と、プラグ４１６ａ１，４１６ａ２と、半導体層４５０と、絶縁部材４５６と、を含む。 Fourth Embodiment
In this embodiment, a single semiconductor layer including a light emitting layer is provided with a plurality of light emitting surfaces corresponding to a plurality of light emitting elements, thereby realizing an image display device with higher light emission efficiency. In the following description, the same components as those in the other embodiments described above are designated by the same reference numerals, and detailed description thereof will be omitted as appropriate.
FIG. 19 is a schematic cross-sectional view illustrating a part of the image display device according to this embodiment.
19, the image display device includes a sub-pixel group 420. The sub-pixel group 420 includes transistors 203-1 and 203-2, a first wiring layer 410, an interlayer insulating film 112, plugs 416a1 and 416a2, a semiconductor layer 450, and an insulating member 456.

本実施形態では、ｐチャネルのトランジスタ２０３－１，２０３－２をオンすることによって、プラグ４１６ａ１，４１６ａ２を介して半導体層４５０に正孔を注入し、配線層４６０を介して半導体層４５０に電子を注入して、発光層４５２を発光させる。駆動回路は、たとえば図１３に示す回路構成が適用される。上述の他の実施形態を用いて、半導体層のｎ形半導体層とｐ形半導体層を上下入れ替えてもよい。半導体層４５０は、ｎチャネルのトランジスタによって駆動される。その場合には、駆動回路は、たとえば図４の回路構成が適用される。In this embodiment, by turning on the p-channel transistors 203-1 and 203-2, holes are injected into the semiconductor layer 450 via the plugs 416a1 and 416a2, and electrons are injected into the semiconductor layer 450 via the wiring layer 460, causing the light-emitting layer 452 to emit light. For example, the circuit configuration shown in FIG. 13 is applied to the drive circuit. Using the other embodiments described above, the n-type semiconductor layer and the p-type semiconductor layer of the semiconductor layer may be switched up and down. The semiconductor layer 450 is driven by an n-channel transistor. In that case, for example, the circuit configuration shown in FIG. 4 is applied to the drive circuit.

半導体層４５０は、２つの発光面４５１Ｓ１，４５１Ｓ２を含んでおり、サブピクセル群４２０は実質的に２つのサブピクセルを含む。本実施形態では、上述の他の実施形態の場合と同様に、実質的に２つのサブピクセルを含むサブピクセル群４２０が格子状に配列されることによって、表示領域が形成される。The semiconductor layer 450 includes two light emitting surfaces 451S1 and 451S2, and the subpixel group 420 includes substantially two subpixels. In this embodiment, as in the other embodiments described above, the subpixel group 420 including substantially two subpixels is arranged in a lattice pattern to form a display area.

トランジスタ２０３－１，２０３－２は、素子形成領域２０４－１，２０４－２にそれぞれ形成されている。この例では、素子形成領域２０４－１，２０４－２は、ｎ形の半導体層であり、ｎ形の半導体層に離隔して形成されたｐ形の半導体層が形成されている。ｎ形の半導体層はチャネル領域を含んでおり、ｐ形の半導体層は、ソース領域およびドレイン領域をそれぞれ含んでいる。The transistors 203-1 and 203-2 are formed in element formation regions 204-1 and 204-2, respectively. In this example, the element formation regions 204-1 and 204-2 are n-type semiconductor layers, and a p-type semiconductor layer is formed separately from the n-type semiconductor layer. The n-type semiconductor layer includes a channel region, and the p-type semiconductor layers each include a source region and a drain region.

素子形成領域２０４－１，２０４－２上には、絶縁層１０５が形成され、絶縁層１０５を介して、ゲート１０７－１，１０７－２がそれぞれ形成されている。ゲート１０７－１，１０７－２は、トランジスタ２０３－１，２０３－２のゲートである。トランジスタ２０３－１，２０３－２は、ｐチャネルのトランジスタであり、たとえばｐチャネルＭＯＳＦＥＴである。An insulating layer 105 is formed on the element formation regions 204-1 and 204-2, and gates 107-1 and 107-2 are respectively formed via the insulating layer 105. The gates 107-1 and 107-2 are the gates of the transistors 203-1 and 203-2. The transistors 203-1 and 203-2 are p-channel transistors, for example, p-channel MOSFETs.

２つのトランジスタ２０３－１，２０３－２上には、絶縁膜１０８が覆っている。絶縁膜１０８上に配線層４１０が形成されている。The two transistors 203-1 and 203-2 are covered with an insulating film 108. A wiring layer 410 is formed on the insulating film 108.

トランジスタ２０３－１のｐ形の半導体層と配線層４１０との間には、ビア１１１ｓ１，１１１ｄ１が設けられている。トランジスタ２０３－２のｐ形の半導体層と配線層４１０との間には、ビア１１１ｓ２，１１１ｄ２が設けられている。Vias 111s1 and 111d1 are provided between the p-type semiconductor layer of the transistor 203-1 and the wiring layer 410. Vias 111s2 and 111d2 are provided between the p-type semiconductor layer of the transistor 203-2 and the wiring layer 410.

配線層４１０は、配線４１０ｓ１，４１０ｓ２，４１０ｄ１，４１０ｄ２を含む。配線４１０ｓ１，４１０ｓ２は、ビア１１１ｓ１，１１１ｓ２を介して、トランジスタ２０３－１，２０３－２のソース電極に対応するｐ形の半導体層に電気的にそれぞれ接続されている。配線４１０ｓ１，４１０ｓ２は、たとえば図１３に示した電源線３に接続されている。The wiring layer 410 includes wirings 410s1, 410s2, 410d1, and 410d2. The wirings 410s1 and 410s2 are electrically connected to p-type semiconductor layers corresponding to the source electrodes of the transistors 203-1 and 203-2 through vias 111s1 and 111s2, respectively. The wirings 410s1 and 410s2 are connected to the power supply line 3 shown in FIG.

配線４１０ｄ１，４１０ｄ２は、ビア１１１ｄ１，１１１ｄ２を介して、トランジスタ２０３－１，２０３－２のドレイン電極に対応するｐ形の半導体層にそれぞれ接続されている。The wirings 410d1 and 410d2 are connected to p-type semiconductor layers corresponding to the drain electrodes of the transistors 203-1 and 203-2 through vias 111d1 and 111d2, respectively.

層間絶縁膜１１２は、トランジスタ２０３－１，２０３－２、配線層４１０を覆っている。プラグ４１６ａ１，４１６ａ２は、層間絶縁膜１１２上に形成されている。The interlayer insulating film 112 covers the transistors 203-1 and 203-2 and the wiring layer 410. The plugs 416a1 and 416a2 are formed on the interlayer insulating film 112.

平坦化膜４１４は、層間絶縁膜１１２上に形成されている。プラグ４１６ａ１，４１６ａ２の間にも、平坦化膜４１４が設けられている。プラグ４１６ａ１，４１６ａ２は、平坦化膜１１４に埋め込まれており、平坦化膜４１４およびプラグ４１６ａ１，４１６ａ２は、ＸＹ平面視で同一の平面にある面を有している。これらの面は、層間絶縁膜１１２側の面に対向する側の面である。The planarization film 414 is formed on the interlayer insulating film 112. The planarization film 414 is also provided between the plugs 416a1 and 416a2. The plugs 416a1 and 416a2 are embedded in the planarization film 114, and the planarization film 414 and the plugs 416a1 and 416a2 have surfaces that are in the same plane when viewed in the XY plane. These surfaces are surfaces on the sides opposite to the surface on the interlayer insulating film 112 side.

プラグ４１６ａ１と配線４１０ｄ１との間には、接続部４１５ａ１が設けられている。接続部４１５ａ１は、プラグ４１６ａ１および配線４１０ｄ１を電気的に接続する。プラグ４１６ａ２と配線４１０ｄ２との間には、接続部４１５ａ２が設けられている。接続部４１５ａ２は、プラグ４１６ａ２および配線４１０ｄ２を電気的に接続する。A connection portion 415a1 is provided between the plug 416a1 and the wiring 410d1. The connection portion 415a1 electrically connects the plug 416a1 and the wiring 410d1. A connection portion 415a2 is provided between the plug 416a2 and the wiring 410d2. The connection portion 415a2 electrically connects the plug 416a2 and the wiring 410d2.

半導体層４５０は、平坦化膜４１４およびプラグ４１６ａ１，４１６ａ２上に設けられている。The semiconductor layer 450 is provided on the planarizing film 414 and the plugs 416a1 and 416a2.

半導体層４５０は、ｐ形半導体層４５３と、発光層４５２と、ｎ形半導体層４５１と、を含む。半導体層４５０は、層間絶縁膜１１２の側から発光面４５１Ｓ１，４５１Ｓ２の側に向かって、ｐ形半導体層４５３、発光層４５２およびｎ形半導体層４５１の順に積層されている。プラグ４１６ａ１，４１６ａ２は、ｐ形半導体層４５３と接続されている。The semiconductor layer 450 includes a p-type semiconductor layer 453, a light emitting layer 452, and an n-type semiconductor layer 451. In the semiconductor layer 450, the p-type semiconductor layer 453, the light emitting layer 452, and the n-type semiconductor layer 451 are laminated in this order from the interlayer insulating film 112 side toward the light emitting surfaces 451S1 and 451S2 sides. The plugs 416a1 and 416a2 are connected to the p-type semiconductor layer 453.

絶縁部材４５６は、平坦化膜４１４の一部を覆っている。絶縁部材４５６は、半導体層４５０の一部を覆っている。好ましくは、絶縁部材４５６は、半導体層４５０の発光面（露出面）４５１Ｓ１，４５１Ｓ２を除き、ｎ形半導体層４５１の面を覆っている。絶縁部材４５６は、半導体層４５０の側面を覆っている。絶縁部材４５６は、たとえば透光性を有する有機絶縁材料等によって形成され、好ましくは透明樹脂によって形成されている。The insulating member 456 covers a part of the planarization film 414. The insulating member 456 covers a part of the semiconductor layer 450. Preferably, the insulating member 456 covers the surface of the n-type semiconductor layer 451 except for the light emitting surfaces (exposed surfaces) 451S1 and 451S2 of the semiconductor layer 450. The insulating member 456 covers the side surface of the semiconductor layer 450. The insulating member 456 is formed of, for example, an organic insulating material having light transmitting properties, and is preferably formed of a transparent resin.

絶縁部材４５６は、発光面４５１Ｓ１，４５１Ｓ２の側に凸となる面を有している。絶縁部材４５６は、この凸面によって、半導体層４５０の側面から放射される光を発光面４５１Ｓ１，４５１Ｓ２の側に配光する。そのため、半導体層４５０の実質的な発光効率が向上される。The insulating member 456 has a surface that is convex toward the light emitting surfaces 451S1 and 451S2. The insulating member 456 distributes light emitted from the side surface of the semiconductor layer 450 toward the light emitting surfaces 451S1 and 451S2 by using this convex surface. Therefore, the substantial light emitting efficiency of the semiconductor layer 450 is improved.

半導体層４５０のうち絶縁部材４５６で覆われていない部分は、開口４５８－１，４５８－２が形成されている。開口４５８－１，４５８－２は、発光面４５１Ｓ１，４５１Ｓ２に対応する位置に形成されている。発光面４５１Ｓ１，４５１Ｓ２は、ｎ形半導体層４５１上の離隔した位置に形成される。発光面４５１Ｓ１は、ｎ形半導体層４５１上のトランジスタ２０３－１により近い位置に設けられている。発光面４５１Ｓ２は、ｎ形半導体層４５１上のトランジスタ２０３－２により近い位置に設けられている。Openings 458-1 and 458-2 are formed in the portions of the semiconductor layer 450 that are not covered with the insulating member 456. The openings 458-1 and 458-2 are formed at positions corresponding to the light emitting surfaces 451S1 and 451S2. The light emitting surfaces 451S1 and 451S2 are formed at positions spaced apart on the n-type semiconductor layer 451. The light emitting surface 451S1 is provided at a position closer to the transistor 203-1 on the n-type semiconductor layer 451. The light emitting surface 451S2 is provided at a position closer to the transistor 203-2 on the n-type semiconductor layer 451.

開口４５８－１，４５８－２は、ＸＹ平面視で、たとえば正方形または長方形状である。方形に限らず、円形、楕円形あるいは六角形等の多角形であってもよい。発光面４５１Ｓ１，４５１Ｓ２もＸＹ平面視で、正方形や長方形、その他の多角形や円形等である。発光面４５１Ｓ１，４５１Ｓ２の形状は、開口４５８－１，４５８－２の形状と相似であってもよいし、異なる形状としてもよい。The openings 458-1, 458-2 are, for example, square or rectangular in the XY plane view. They are not limited to a rectangular shape, and may be circular, elliptical, or polygonal, such as a hexagon. The light-emitting surfaces 451S1, 451S2 are also square, rectangular, or other polygonal or circular in the XY plane view. The shapes of the light-emitting surfaces 451S1, 451S2 may be similar to or different from the shapes of the openings 458-1, 458-2.

配線層４６０（第３配線層）は、絶縁部材４５６上に設けられている。配線層４６０は、配線４６０ｋを含む。配線４６０ｋは、開口４５８－１，４５８－２の間でｎ形半導体層４５１上に設けられている絶縁部材４５６上に設けられている。配線４６０ｋは、たとえば図１３に示した接地線４に接続されている。なお、図１９では、この配線層４６０の符号を、配線４６０ｋの符号と併記して、配線層４６０が配線４６０ｋを含むことを表している。後述する図２４においても同様である。The wiring layer 460 (third wiring layer) is provided on the insulating member 456. The wiring layer 460 includes a wiring 460k. The wiring 460k is provided on the insulating member 456 provided on the n-type semiconductor layer 451 between the openings 458-1 and 458-2. The wiring 460k is connected to the ground line 4 shown in FIG. 13, for example. In FIG. 19, the reference symbol for this wiring layer 460 is written together with the reference symbol for the wiring 460k to indicate that the wiring layer 460 includes the wiring 460k. The same applies to FIG. 24 described later.

透光性電極４５９ｋは、開口４５８－１，４５８－２から露出されたｎ形半導体層４５１の発光面４５１Ｓ１，４５１Ｓ２上にわたってそれぞれ設けられている。透光性電極４５９ｋは、配線４６０ｋ上に設けられている。透光性電極４５９ｋは、発光面４５１Ｓ１と配線４６０ｋとの間に設けられるとともに、発光面４５１Ｓ２と配線４６０ｋとの間に設けられている。透光性電極４５９ｋは、発光面４５１Ｓ１，４５１Ｓ２および配線４６０ｋを電気的に接続している。The translucent electrodes 459k are provided over the light emitting surfaces 451S1 and 451S2 of the n-type semiconductor layer 451 exposed from the openings 458-1 and 458-2. The translucent electrodes 459k are provided on the wiring 460k. The translucent electrodes 459k are provided between the light emitting surface 451S1 and the wiring 460k, and are also provided between the light emitting surface 451S2 and the wiring 460k. The translucent electrodes 459k electrically connect the light emitting surfaces 451S1 and 451S2 to the wiring 460k.

上述したように、開口４５８－１，４５８－２から露出されている発光面４５１Ｓ１，４５１Ｓ２には、透光性電極４５９ｋが接続されている。そのため、透光性電極４５９ｋから供給された電子は、それぞれ露出された発光面４５１Ｓ１，４５１Ｓ２からｎ形半導体層４５１に供給される。一方、ｐ形半導体層４５３には、プラグ４１６ａ１，４１６ａ２を介して、正孔がそれぞれ供給される。As described above, the light-transmitting electrode 459k is connected to the light-emitting surfaces 451S1 and 451S2 exposed from the openings 458-1 and 458-2. Therefore, electrons supplied from the light-transmitting electrode 459k are supplied to the n-type semiconductor layer 451 from the exposed light-emitting surfaces 451S1 and 451S2. On the other hand, holes are supplied to the p-type semiconductor layer 453 via the plugs 416a1 and 416a2.

トランジスタ２０３－１，２０３－２は、隣接するサブピクセルの駆動トランジスタであり、順次駆動される。したがって、２つのトランジスタ２０３－１，２０３－２のいずれか一方から供給された正孔が発光層４５２に注入され、配線４６０ｋから供給された電子が発光層４５２に注入されて、発光層４５２は発光する。The transistors 203-1 and 203-2 are driving transistors of adjacent subpixels and are driven sequentially. Therefore, holes supplied from one of the two transistors 203-1 and 203-2 are injected into the light-emitting layer 452, and electrons supplied from the wiring 460k are injected into the light-emitting layer 452, causing the light-emitting layer 452 to emit light.

開口４５８－１および発光面４５１Ｓ１は、ｎ形半導体層４５１がトランジスタ２０３－１により近い位置に設けられている。そのため、トランジスタ２０３－１がオンしたときには、配線４１０ｄ１、接続部４１５ａ１およびプラグ４１６ａ１を介して、正孔が注入されて発光面４５１Ｓ１が発光する。The opening 458-1 and the light-emitting surface 451S1 are provided at a position closer to the transistor 203-1 than the n-type semiconductor layer 451. Therefore, when the transistor 203-1 is turned on, holes are injected through the wiring 410d1, the connection portion 415a1, and the plug 416a1, and the light-emitting surface 451S1 emits light.

一方、開口４５８－２および発光面４５１Ｓ２は、ｎ形半導体層４５１がトランジスタ２０３－２により近い位置に設けられている。そのため、トランジスタ２０３－２がオンしたときには、配線４１０ｄ２、接続部４１５ａ２およびプラグ４１６ａ２を介して、発光面４５１Ｓ２が発光する。On the other hand, the opening 458-2 and the light-emitting surface 451S2 are provided at a position closer to the transistor 203-2 than the n-type semiconductor layer 451. Therefore, when the transistor 203-2 is turned on, the light-emitting surface 451S2 emits light via the wiring 410d2, the connection portion 415a2, and the plug 416a2.

本実施形態においては、プラグ４１６ａ１，４１６ａ２が遮光層および反射層の役割を果たしているが、これらのプラグ４１６ａ１，４１６ａ２に挟まれた間隙には、絶縁性の平坦化膜４１４が設けられており、遮光層および反射層の役割を果たす層が設けられていない。この間隙は、両プラグ４１６ａ１，４１６ａ２間にそれぞれ異なる駆動電圧が印加されるために必要とされる。ｎ形半導体層４５１およびｐ形半導体層４５３は抵抗を有しており、この抵抗によって、半導体層５５０内では、ＸＹ平面に平行な方向に流れるドリフト電流が抑制される。そのため、実質的な発光領域は、発光面４５１Ｓ１とプラグ４１６ａ１に挟まれた領域、および発光面４５１Ｓ２とプラグ４１６ａ２に挟まれた領域に制限される。したがって、発光面４５１Ｓ１，４５１Ｓ２の直下を覆うようにそれぞれプラグ４１６ａ１，４１６ａ２を設けておけば、遮光層および反射層の役割は十分に果たせることとなる。In this embodiment, the plugs 416a1 and 416a2 play the role of a light-shielding layer and a reflective layer, but the gap between the plugs 416a1 and 416a2 is provided with an insulating planarization film 414, and no layer that plays the role of a light-shielding layer or a reflective layer is provided. This gap is necessary because different driving voltages are applied between the plugs 416a1 and 416a2. The n-type semiconductor layer 451 and the p-type semiconductor layer 453 have resistance, and this resistance suppresses the drift current that flows in the direction parallel to the XY plane in the semiconductor layer 550. Therefore, the substantial light-emitting region is limited to the region between the light-emitting surface 451S1 and the plug 416a1, and the region between the light-emitting surface 451S2 and the plug 416a2. Therefore, if the plugs 416a1 and 416a2 are provided so as to cover the areas directly below the light-emitting surfaces 451S1 and 451S2, respectively, the roles of the light-shielding layer and the reflective layer can be fully fulfilled.

本実施形態の画像表示装置の製造方法について説明する。
図２０Ａ～図２３Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
図２０Ａ～図２１Ｂでは、回路基板４１００にプラグ４１６ａ１，４１６ａ２を形成する工程が示されている。
図２２Ａ～２３Ｂでは、プラグ４１６ａ１，４１６ａ２の形成された回路基板４１００および半導体成長基板１１９４を用いて、サブピクセル群４２０を形成する工程が示されている。 A method for manufacturing the image display device of this embodiment will be described.
20A to 23B are schematic cross-sectional views illustrating a method for manufacturing the image display device of this embodiment.
20A to 21B show the process of forming plugs 416a1 and 416a2 on a circuit board 4100.
22A to 23B show a process of forming a subpixel group 420 using a circuit substrate 4100 on which plugs 416a1 and 416a2 are formed and a semiconductor growth substrate 1194.

図２０Ａに示すように、回路基板４１００が準備され、層間絶縁膜１１２にコンタクトホールｈ１，ｈ２が形成される。コンタクトホールｈ１，ｈ２を形成する位置は、配線４１０ｄ１，４１０ｄ２がそれぞれ設けられている位置である。コンタクトホールｈ１，ｈ２は、配線４１０ｄ１，４１０ｄ２の面が露出する深さに形成される。20A, a circuit board 4100 is prepared, and contact holes h1 and h2 are formed in an interlayer insulating film 112. The positions where the contact holes h1 and h2 are formed are positions where the wirings 410d1 and 410d2 are provided, respectively. The contact holes h1 and h2 are formed to a depth that exposes the surfaces of the wirings 410d1 and 410d2.

図２０Ｂに示すように、層間絶縁膜１１２上の全面にわたって、メタル層４４１６が形成される。コンタクトホールｈ１，ｈ２は、メタル層４４１６の形成と同時にメタル層４４１６と同じ導電材料で充填される。メタル層４４１６の材料で充填されたコンタクトホールｈ１，ｈ２には、接続部４１５ａ１，４１５ａ２が形成される。20B, a metal layer 4416 is formed over the entire surface of the interlayer insulating film 112. The contact holes h1, h2 are filled with the same conductive material as the metal layer 4416 at the same time as the formation of the metal layer 4416. Connection portions 415a1, 415a2 are formed in the contact holes h1, h2 filled with the material of the metal layer 4416.

図２０Ｃに示すように、フォトリソグラフィおよびドライエッチによって、接続部４１５ａ１、４１５ａ２上にプラグ４１６ａ１，４１６ａ２を形成する。As shown in FIG. 20C, plugs 416a1 and 416a2 are formed on the connecting portions 415a1 and 415a2 by photolithography and dry etching.

接続部４１５ａ１，４１５ａ２を形成せずに、配線４１０ｄ１，４１０ｄ２上に直接プラグを形成するようにしてもよい。It is also possible to form plugs directly on the wirings 410d1 and 410d2 without forming the connecting portions 415a1 and 415a2.

図２１Ａに示すように、層間絶縁膜１１２およびプラグ４１６ａ１，４１６ａ２を覆うように、平坦化膜４４１４が塗布され、その後焼成される。平坦化膜４４１４は、プラグ４１６ａ１，４１６ａ２の厚さよりも厚くなるように形成される。その後、平坦化膜４４１４の表面は、研磨される。平坦化膜４４１４の研磨にはたとえばＣＭＰ（Chemical Mechanical Polishing）が用いられる。21A, a planarization film 4414 is applied so as to cover the interlayer insulating film 112 and the plugs 416a1, 416a2, and then baked. The planarization film 4414 is formed so as to be thicker than the plugs 416a1, 416a2. The surface of the planarization film 4414 is then polished. The planarization film 4414 is polished, for example, by chemical mechanical polishing (CMP).

図２１Ｂに示すように、研磨によって、プラグ４１６ａ１，４１６ａ２の面が露出されるとともに、平坦化膜４１４が形成される。このようにして、プラグ４１６ａ１，４１６ａ２および接続部４１５ａ１，４１５ａ２が形成される。21B, the polishing exposes the surfaces of the plugs 416a1 and 416a2 and forms the planarizing film 414. In this manner, the plugs 416a1 and 416a2 and the connecting portions 415a1 and 415a2 are formed.

さらに、図２２Ａに示すように、半導体成長基板１１９４およびプラグ４１６ａ１，４１６ａ２が形成された回路基板１１００が準備される。準備された半導体成長基板１１９４および回路基板４１００は、互いに貼り合わされる。22A, a semiconductor growth substrate 1194 and a circuit substrate 1100 on which plugs 416a1 and 416a2 are formed are prepared. The prepared semiconductor growth substrate 1194 and circuit substrate 4100 are bonded to each other.

図２２Ｂに示すように、プラグ４１６ａ１，４１６ａ２が形成された回路基板４１００に半導体層１１５０が接合された後に、結晶成長用基板１００１は、レーザリフトオフ等によって除去される。As shown in FIG. 22B, after the semiconductor layer 1150 is bonded to the circuit board 4100 in which the plugs 416a1 and 416a2 are formed, the crystal growth substrate 1001 is removed by laser lift-off or the like.

図２３Ａに示すように、半導体層１１５０はエッチングされて、半導体層４５０が形成される。Semiconductor layer 1150 is etched to form semiconductor layer 450, as shown in FIG. 23A.

図２３Ｂに示すように、平坦化膜４１４の一部および半導体層４５０を覆う絶縁部材４５６が形成される。As shown in FIG. 23B, an insulating member 456 is formed to cover a portion of the planarizing film 414 and the semiconductor layer 450.

絶縁部材４５６上に配線層４６０が形成され、エッチングによって配線４６０ｋ等が形成される。A wiring layer 460 is formed on the insulating member 456, and wiring 460k and the like are formed by etching.

発光面４５１Ｓ１，４５１Ｓ２に対応する位置の絶縁部材４５６を除去することによって、開口４５８－１，４５８－２がそれぞれ形成される。By removing the insulating member 456 at positions corresponding to the light emitting surfaces 451S1 and 451S2, openings 458-1 and 458-2 are formed, respectively.

開口４５８－１，４５８－２によって露出された発光面４５１Ｓ１，４５１Ｓ２は、それぞれ粗面化される。その後、発光面４５１Ｓ１，４５１Ｓ２と配線４６０ｋとを電気的に接続するように、透光性電極４５９ｋが形成される。The light emitting surfaces 451S1 and 451S2 exposed through the openings 458-1 and 458-2 are roughened, respectively. After that, a light-transmitting electrode 459k is formed so as to electrically connect the light emitting surfaces 451S1 and 451S2 to the wiring 460k.

このようにして、２つの発光面４５１Ｓ１，４５１Ｓ２を有する半導体層４５０を共有するサブピクセル群４２０が形成される。In this manner, a group of sub-pixels 420 is formed that share the semiconductor layer 450 having the two light emitting surfaces 451S1 and 451S2.

本実施例では、１つの半導体層４５０に２つの発光面４５１Ｓ１，４５１Ｓ２を設けたが、発光面の数は２つに制限されることはなく、３つあるいはそれ以上の発光面を１つの半導体層４５０に設けることも可能である。一例として、１列あるいは２列分のサブピクセルを、単一の半導体層４５０で実現してもよい。これによって後述するように、発光面１つあたりの発光に寄与しない再結合電流を削減するとともに、より微細な発光素子を実現する効果を増大させることができる。In this embodiment, two light emitting surfaces 451S1 and 451S2 are provided on one semiconductor layer 450, but the number of light emitting surfaces is not limited to two, and it is also possible to provide three or more light emitting surfaces on one semiconductor layer 450. As an example, one or two columns of subpixels may be realized with a single semiconductor layer 450. As a result, as will be described later, it is possible to reduce the recombination current that does not contribute to light emission per light emitting surface, and to increase the effect of realizing a finer light emitting element.

（変形例）
図２４は、本実施形態の変形例に係る画像表示装置の一部を例示する模式的な断面図である。
本変形例では、発光層４５２上に２つのｎ形半導体層４４５１ａ１，４４５１ａ２を設けた点で上述の第４の実施形態の場合と異なっている。他の点では、第４の実施形態の場合と同じであり、同一の構成要素に同一の符号を付して詳細な説明を適宜省略する。 (Modification)
FIG. 24 is a schematic cross-sectional view illustrating a part of an image display device according to a modified example of the present embodiment.
This modification differs from the fourth embodiment in that two n-type semiconductor layers 4451a1 and 4451a2 are provided on the light emitting layer 452. In other respects, this modification is the same as the fourth embodiment, and the same components are denoted by the same reference numerals and detailed descriptions thereof will be omitted as appropriate.

図２４に示すように、本変形例の画像表示装置は、サブピクセル群４２０ａを備える。サブピクセル群４２０ａは、半導体層４５０ａを含む。半導体層４５０ａは、ｐ形半導体層４５３と、発光層４５２と、ｎ形半導体層４４５１ａ１，４４５１ａ２と、を含む。ｐ形半導体層４５３、発光層４５２およびｎ形半導体層４４５１ａ１，４４５１ａ２は、絶縁部材４５６から発光面４４５１Ｓ１，４４５１Ｓ２の側に向かってこの順に積層されている。24, the image display device of this modified example includes a subpixel group 420a. The subpixel group 420a includes a semiconductor layer 450a. The semiconductor layer 450a includes a p-type semiconductor layer 453, a light emitting layer 452, and n-type semiconductor layers 4451a1 and 4451a2. The p-type semiconductor layer 453, the light emitting layer 452, and the n-type semiconductor layers 4451a1 and 4451a2 are stacked in this order from the insulating member 456 toward the light emitting surfaces 4451S1 and 4451S2.

ｎ形半導体層４４５１ａ１，４４５１ａ２は、発光層４５２上をＸ軸方向に沿って離隔して配置されている。ｎ形半導体層４４５１ａ１，４４５１ａ２の間には、絶縁部材４５６が設けられ、ｎ形半導体層４４５１ａ１，４４５１ａ２は、絶縁部材４５６によって分離されている。The n-type semiconductor layers 4451a1 and 4451a2 are disposed apart from each other along the X-axis direction on the light emitting layer 452. An insulating member 456 is provided between the n-type semiconductor layers 4451a1 and 4451a2, and the n-type semiconductor layers 4451a1 and 4451a2 are separated from each other by the insulating member 456.

ｎ形半導体層４４５１ａ１，４４５１ａ２は、ＸＹ平面視で、ほぼ同一の形状を有しており、その形状は、ほぼ正方形または長方形状であり、他の多角形状や円形等であってもよい。The n-type semiconductor layers 4451a1 and 4451a2 have substantially the same shape in the XY plane view, and the shape is substantially square or rectangular, but may be another polygonal shape, a circle, or the like.

ｎ形半導体層４４５１ａ１，４４５１ａ２は、発光面４４５１Ｓ１，４４５１Ｓ２をそれぞれ有する。発光面４４５１Ｓ１，４４５１Ｓ２は、開口４５８－１，４５８－２によってそれぞれ露出されたｎ形半導体層４４５１ａ１，４４５１ａ２の面である。The n-type semiconductor layers 4451a1 and 4451a2 have light emitting surfaces 4451S1 and 4451S2, respectively. The light emitting surfaces 4451S1 and 4451S2 are surfaces of the n-type semiconductor layers 4451a1 and 4451a2 exposed by the openings 458-1 and 458-2, respectively.

発光面４４５１Ｓ１，４４５１Ｓ２のＸＹ平面視での形状は、第４の実施形態の場合の発光面の形状と同様に、ほぼ同一の形状を有し、ほぼ正方形等の形状を有する。発光面４４５１Ｓ１，４４５１Ｓ２の形状は、本実施形態のような方形に限らず、円形、楕円形あるいは六角形等の多角形であってもよい。発光面４４５１Ｓ１，４４５１Ｓ２の形状は、開口４５８－１，４５８－２の形状と相似であってもよいし、異なる形状としてもよい。The shapes of the light emitting surfaces 4451S1 and 4451S2 in the XY plane view are almost the same as the shapes of the light emitting surfaces in the fourth embodiment, and are almost square or the like. The shapes of the light emitting surfaces 4451S1 and 4451S2 are not limited to a square as in this embodiment, but may be a circle, an ellipse, or a polygon such as a hexagon. The shapes of the light emitting surfaces 4451S1 and 4451S2 may be similar to the shapes of the openings 458-1 and 458-2, or may be different shapes.

発光面４４５１Ｓ１，４４５１Ｓ２上には、透光性電極４５９ｋがそれぞれ設けられている。透光性電極４５９ｋは、配線４６０ｋ上にも設けられている。透光性電極４５９ｋは、配線４６０ｋと発光面４４５１Ｓ１との間に設けられるとともに、配線４６０ｋと発光面４４５１Ｓ２との間に設けられている。透光性電極４５９ｋは、配線４６０ｋおよび発光面４４５１Ｓ１，４４５１Ｓ２を電気的に接続している。A transparent electrode 459k is provided on each of the light emitting surfaces 4451S1 and 4451S2. The transparent electrode 459k is also provided on the wiring 460k. The transparent electrode 459k is provided between the wiring 460k and the light emitting surface 4451S1, and is also provided between the wiring 460k and the light emitting surface 4451S2. The transparent electrode 459k electrically connects the wiring 460k and the light emitting surfaces 4451S1 and 4451S2.

図２５Ａおよび図２５Ｂは、本変形例の画像表示装置の製造方法を例示する模式的な断面図である。
本変形例では、半導体層１１５０に、プラグ４１６ａ１，４１６ａ２および接続部４１５ａ１，４１５ａ２が形成された回路基板４１００を接合するまでは、第４の実施形態の場合の図２０Ａ～図２２Ｂにおいて説明した工程と同様の工程が適用される。以下では、それ以降の工程について説明する。 25A and 25B are schematic cross-sectional views illustrating a method for manufacturing the image display device of this modified example.
In this modification, the same steps as those described in Figures 20A to 22B in the fourth embodiment are applied until the circuit board 4100 on which the plugs 416a1, 416a2 and the connecting portions 415a1, 415a2 are formed is bonded to the semiconductor layer 1150. The steps thereafter are described below.

図２５Ａに示すように、本変形例では、図２２Ｂにおいて、バッファ層１１４０が除去され、ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１をエッチングして、発光層４５２およびｐ形半導体層４５３を形成した後、さらにエッチングして、２つのｎ形半導体層４４５１ａ１，４４５１ａ２を形成する。As shown in FIG. 25A, in this modified example, in FIG. 22B, the buffer layer 1140 is removed, and the p-type semiconductor layer 1153, the light emitting layer 1152, and the n-type semiconductor layer 1151 are etched to form the light emitting layer 452 and the p-type semiconductor layer 453, and then further etching is performed to form two n-type semiconductor layers 4451a1 and 4451a2.

ｎ形半導体層４４５１ａ１，４４５１ａ２は、さらに深いエッチングによって形成されてもよい。たとえば、ｎ形半導体層４４５１ａ１，４４５１ａ２を形成するためのエッチングは、発光層４５２内やｐ形半導体層４５３内に到達する深さまで行ってもよい。このように、ｎ形半導体層を深くエッチングする場合には、ｎ形半導体層１１５１のエッチング位置は、後述するｎ形の半導体層の発光面４４５１Ｓ１，４４５１Ｓ２の外周から１μｍ以上離すことが望ましい。エッチング位置を発光面４４５１Ｓ１，４４５１Ｓ２の外周から離すことによって、再結合電流を抑制することができる。The n-type semiconductor layers 4451a1 and 4451a2 may be formed by further deep etching. For example, the etching for forming the n-type semiconductor layers 4451a1 and 4451a2 may be performed to a depth that reaches the light emitting layer 452 or the p-type semiconductor layer 453. In this way, when the n-type semiconductor layer is deeply etched, it is desirable that the etching position of the n-type semiconductor layer 1151 is separated by 1 μm or more from the outer periphery of the light emitting surfaces 4451S1 and 4451S2 of the n-type semiconductor layer described later. By separating the etching position from the outer periphery of the light emitting surfaces 4451S1 and 4451S2, the recombination current can be suppressed.

図２５Ｂに示すように、平坦化膜４１４、プラグ４１６ａ１，４１６ａ２および半導体層４５０ａを覆う絶縁部材４５６が形成される。絶縁部材４５６上には、配線層４６０が形成され、エッチングによって配線４６０ｋ等が形成される。25B, an insulating member 456 is formed to cover the planarizing film 414, the plugs 416a1 and 416a2, and the semiconductor layer 450a. A wiring layer 460 is formed on the insulating member 456, and wiring 460k and the like are formed by etching.

絶縁部材４５６の発光面４４５１Ｓ１，４４５１Ｓ２に対応する位置に開口４５８－１，４５８－２がそれぞれ形成される。開口４５８－１，４５８－２によって露出されたｎ形の半導体層の発光面４４５１Ｓ１，４４５１Ｓ２は、それぞれ粗面化される。その後、透光性電極４５９ｋが形成される。Openings 458-1 and 458-2 are formed at positions corresponding to the light emitting surfaces 4451S1 and 4451S2 of the insulating member 456. The light emitting surfaces 4451S1 and 4451S2 of the n-type semiconductor layer exposed by the openings 458-1 and 458-2 are roughened. Then, a light-transmitting electrode 459k is formed.

このようにして、２つの発光面４４５１Ｓ１，４４５１Ｓ２を有するサブピクセル群４２０ａが形成される。In this manner, a sub-pixel group 420a having two light emitting surfaces 4451S1 and 4451S2 is formed.

本変形例の場合も、第４の実施形態の場合と同様に、発光面の数は２つに限定されることはなく、３つあるいはそれ以上の発光面を１つの半導体層４５０ａに設けてもよい。In this modified example, similarly to the fourth embodiment, the number of light emitting surfaces is not limited to two, and three or more light emitting surfaces may be provided in one semiconductor layer 450a.

本実施形態の画像表示装置の効果について説明する。
図２６は、画素ＬＥＤ素子の特性を例示するグラフである。
図２６の縦軸は、発光効率［％］を表している。横軸は、画素ＬＥＤ素子に流す電流の電流密度を相対値によって表している。
図２６に示すように、電流密度の相対値が１．０より小さい領域では、画素ＬＥＤ素子の発光効率は、ほぼ一定か、単調に増加する。電流密度の相対値が１．０よりも大きい領域では、発光効率は単調に減少する。つまり、画素ＬＥＤ素子には、発光効率が最大になるような適切な電流密度が存在する。 The effects of the image display device of this embodiment will be described.
FIG. 26 is a graph illustrating the characteristics of a pixel LED element.
26, the vertical axis represents the luminous efficiency [%], and the horizontal axis represents the current density of the current flowing through the pixel LED element in relative value.
26, in the region where the relative value of the current density is smaller than 1.0, the light emission efficiency of the pixel LED element is almost constant or increases monotonically. In the region where the relative value of the current density is larger than 1.0, the light emission efficiency decreases monotonically. In other words, there exists an appropriate current density for the pixel LED element that maximizes the light emission efficiency.

発光素子から十分な輝度が得られる程度に電流密度を抑制することによって、高効率な画像表示装置を実現することが期待される。しかしながら、低電流密度では、電流密度の低下とともに、発光効率が低下する傾向にあることが、図２６によって示されている。It is expected that a highly efficient image display device can be realized by suppressing the current density to a level where sufficient brightness can be obtained from the light-emitting element. However, as shown in FIG. 26, at low current densities, the luminous efficiency tends to decrease as the current density decreases.

第１の実施形態から第３の実施形態において説明したように、発光素子は、発光層を含む半導体層１１５０の全層をエッチング等で個別に分離することによって形成される。このとき、発光層とｎ形の半導体層との接合面が端部に露出する。同様に、発光層とｐ形半導体層との接合面が端部に露出する。As described in the first to third embodiments, the light-emitting element is formed by individually separating all layers of the semiconductor layer 1150 including the light-emitting layer by etching or the like. At this time, the junction surface between the light-emitting layer and the n-type semiconductor layer is exposed at the end. Similarly, the junction surface between the light-emitting layer and the p-type semiconductor layer is exposed at the end.

このような端部が存在する場合には、端部において電子および正孔が再結合する。一方で、このような再結合は、発光に寄与しない。端部での再結合は、発光素子に流す電流とはほとんど関係なく発生する。再結合は、端部の発光に寄与する接合面の長さに応じて発生するものと考えられる。When such an edge exists, electrons and holes recombine at the edge. However, such recombination does not contribute to light emission. Recombination at the edge occurs almost independently of the current flowing through the light-emitting device. It is considered that recombination occurs according to the length of the junction surface that contributes to the light emission of the edge.

同一寸法の立方体形状の発光素子を２個発光させる場合には、端部は、発光素子ごとに四方に形成されるため、合計８つの端部において再結合が発生し得る。When two cubic light emitting elements of the same size are caused to emit light, ends are formed on all four sides of each light emitting element, so recombination can occur at a total of eight ends.

これに対して、本実施形態では、２つの発光面を有する半導体層４５０，４５０ａでは、端部は４つである。開口４５８－１，４５８－２の間の領域は、電子や正孔の注入が少なく、発光にほとんど寄与しないので、発光に寄与する端部は、６個になると考えることができる。このように、本実施形態では、半導体層の端部の数が実質的に低減されることによって、発光に寄与しない再結合を低減し、再結合電流の減少が、駆動電流を引き下げることを可能にする。In contrast, in this embodiment, the semiconductor layers 450 and 450a having two light emitting surfaces have four ends. Since the region between the openings 458-1 and 458-2 has few injections of electrons and holes and contributes very little to light emission, it can be considered that the number of ends that contribute to light emission is six. Thus, in this embodiment, the number of ends of the semiconductor layer is substantially reduced, thereby reducing recombination that does not contribute to light emission, and the reduction in recombination current makes it possible to lower the drive current.

高精細化等のために、サブピクセル間の距離を短縮するような場合や電流密度が比較的高い場合等には、第４の実施形態のサブピクセル群４２０では、発光面４５１Ｓ１，４５１Ｓ２の距離が短くなる。この場合に、ｎ形半導体層４５１が共有されていると、隣接する発光面の側に注入された電子の一部が分流して、駆動されていない側の発光面が微発光するおそれがある。変形例では、ｎ形半導体層４４５１ａ１，４４５１ａ２を発光面４４５１Ｓ１，４４５１Ｓ２ごとに分離しているので、駆動されていない側の発光面に微発光を生じることを低減させることができる。In the case where the distance between the subpixels is shortened for high definition or the current density is relatively high, the distance between the light emitting surfaces 451S1 and 451S2 is shortened in the subpixel group 420 of the fourth embodiment. In this case, if the n-type semiconductor layer 451 is shared, some of the electrons injected to the adjacent light emitting surface may be diverted, causing the light emitting surface on the non-driven side to emit weak light. In the modified example, the n-type semiconductor layers 4451a1 and 4451a2 are separated for each of the light emitting surfaces 4451S1 and 4451S2, so that it is possible to reduce the occurrence of weak light emission on the light emitting surface on the non-driven side.

本実施形態では、発光層を含む半導体層は、層間絶縁膜１１２の側から、ｐ形半導体層、発光層およびｎ形半導体層の順に積層するものであり、ｎ形半導体層の露出面を粗面化して発光効率を向上させる観点からは好ましい。上述した他の実施形態の場合と同様に、ｐ形半導体層とｎ形半導体層の積層順を代えて、ｎ形半導体層、発光層およびｐ形半導体層の順に積層するようにしてもよい。In this embodiment, the semiconductor layer including the light-emitting layer is laminated in the order of a p-type semiconductor layer, a light-emitting layer, and an n-type semiconductor layer from the side of the interlayer insulating film 112, which is preferable from the viewpoint of roughening the exposed surface of the n-type semiconductor layer to improve the light-emitting efficiency. As in the other embodiments described above, the lamination order of the p-type semiconductor layer and the n-type semiconductor layer may be reversed and the n-type semiconductor layer, the light-emitting layer, and the p-type semiconductor layer may be laminated in this order.

（第５の実施形態）
上述した画像表示装置は、適切なピクセル数を有する画像表示モジュールとして、たとえばコンピュータ用ディスプレイ、テレビ、スマートフォンのような携帯用端末、あるいは、カーナビゲーション等とすることができる。 Fifth Embodiment
The above-mentioned image display device can be an image display module having an appropriate number of pixels, and can be, for example, a computer display, a television, a portable terminal such as a smartphone, or a car navigation system.

図２７は、本実施形態に係る画像表示装置を例示するブロック図である。
図２７には、コンピュータ用ディスプレイの構成の主要な部分が示されている。
図２７に示すように、画像表示装置５０１は、画像表示モジュール５０２を備える。画像表示モジュール５０２は、たとえば上述した第１の実施形態の場合の構成を備えた画像表示装置である。画像表示モジュール５０２は、サブピクセル２０が配列された表示領域２、行選択回路５および信号電圧出力回路７を含む。画像表示装置５０１は、第２、第３の実施形態の場合の構成を備えるようにしてもよい。 FIG. 27 is a block diagram illustrating an image display device according to this embodiment.
FIG. 27 shows the main components of a computer display.
27, an image display device 501 includes an image display module 502. The image display module 502 is an image display device having the configuration of the first embodiment described above, for example. The image display module 502 includes a display region 2 in which subpixels 20 are arranged, a row selection circuit 5, and a signal voltage output circuit 7. The image display device 501 may also have the configuration of the second or third embodiment.

画像表示装置５０１は、コントローラ５７０をさらに備えている。コントローラ５７０は、図示しないインタフェース回路によって分離、生成される制御信号を入力して、行選択回路５および信号電圧出力回路７に対して、各サブピクセルの駆動および駆動順序を制御する。The image display device 501 further includes a controller 570. The controller 570 receives a control signal that is separated and generated by an interface circuit (not shown) and controls the row selection circuit 5 and the signal voltage output circuit 7 to drive each sub-pixel and to control the driving order.

（変形例）
図２８は、本変形例の画像表示装置を例示するブロック図である。
図２８には、高精細薄型テレビの構成が示されている。
図２８に示すように、画像表示装置６０１は、画像表示モジュール６０２を備える。画像表示モジュール６０２は、たとえば上述した第１の実施形態の場合の構成を備えた画像表示装置１である。画像表示装置６０１は、コントローラ６７０およびフレームメモリ６８０を備える。コントローラ６７０は、バス６４０によって供給される制御信号にもとづいて、表示領域２の各サブピクセルの駆動順序を制御する。フレームメモリ６８０は、１フレーム分の表示データを格納し、円滑な動画再生等の処理のために用いられる。 (Modification)
FIG. 28 is a block diagram illustrating an image display device according to this modified example.
FIG. 28 shows the configuration of a high-definition thin television.
As shown in Fig. 28, an image display device 601 includes an image display module 602. The image display module 602 is, for example, the image display device 1 having the configuration of the first embodiment described above. The image display device 601 includes a controller 670 and a frame memory 680. The controller 670 controls the driving order of each sub-pixel in the display area 2 based on a control signal supplied by a bus 640. The frame memory 680 stores one frame's worth of display data and is used for processing such as smooth video playback.

画像表示装置６０１は、Ｉ／Ｏ回路６１０を有する。Ｉ／Ｏ回路６１０は、外部の端末や装置等と接続するためのインタフェース回路等を提供する。Ｉ／Ｏ回路６１０には、たとえば外付けのハードディスク装置等を接続するＵＳＢインタフェースや、オーディオインタフェース等が含まれる。The image display device 601 has an I/O circuit 610. The I/O circuit 610 provides an interface circuit for connecting to an external terminal, device, etc. The I/O circuit 610 includes, for example, a USB interface for connecting an external hard disk device, etc., and an audio interface.

画像表示装置６０１は、受信部６２０および信号処理部６３０を有する。受信部６２０には、アンテナ６２２が接続され、アンテナ６２２によって受信された電波から必要な信号を分離、生成する。信号処理部６３０は、ＤＳＰ（Digital Signal Processor）やＣＰＵ（Central Processing Unit）等を含んでおり、受信部６２０によって分離、生成された信号は、信号処理部６３０によって、画像データや音声データ等に分離、生成される。The image display device 601 has a receiving unit 620 and a signal processing unit 630. An antenna 622 is connected to the receiving unit 620, and separates and generates necessary signals from radio waves received by the antenna 622. The signal processing unit 630 includes a DSP (Digital Signal Processor), a CPU (Central Processing Unit), etc., and the signals separated and generated by the receiving unit 620 are separated and generated by the signal processing unit 630 into image data, audio data, etc.

受信部６２０および信号処理部６３０を、携帯電話の送受信用やＷｉＦｉ用、ＧＰＳ受信器等の高周波通信モジュールとすることによって、他の画像表示装置とすることもできる。たとえば、適切な画面サイズおよび解像度の画像表示モジュールを備えた画像表示装置は、スマートフォンやカーナビゲーションシステム等の携帯情報端末とすることができる。By configuring the receiving unit 620 and the signal processing unit 630 as a high-frequency communication module for transmitting and receiving signals in a mobile phone, for Wi-Fi, a GPS receiver, etc., the image display device can be configured as another image display device. For example, an image display device equipped with an image display module with an appropriate screen size and resolution can be configured as a mobile information terminal such as a smartphone or a car navigation system.

本実施形態の場合の画像表示モジュールは、第１の実施形態の場合の画像表示装置の構成に限らず、その変形例や他の実施形態の場合としてもよい。The image display module in this embodiment is not limited to the configuration of the image display device in the first embodiment, but may be any of its modified examples or other embodiments.

以上説明した実施形態によれば、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法および画像表示装置を実現することができる。According to the embodiment described above, it is possible to realize a manufacturing method for an image display device and an image display device that shortens the transfer process of light emitting elements and improves the yield.

図２９は、第１～第４の実施形態およびこれらの変形例の画像表示装置を模式的に例示する斜視図である。
図２９に示すように、第１～第４の実施形態の画像表示装置は、上述したように、回路基板１００上に、多数のサブピクセルを有する発光回路１７２が設けられている。発光回路部１７２上には、カラーフィルタ１８０が設けられている。なお、第５の実施形態においては、回路基板１００、発光回路部１７２およびカラーフィルタ１８０を含む構造物は、画像表示モジュール５０２，６０２とされ、画像表示装置５０１，６０１に組み込まれている。 FIG. 29 is a perspective view that illustrates a schematic example of the image display devices according to the first to fourth embodiments and their modified examples.
29 , in the image display devices of the first to fourth embodiments, as described above, a light-emitting circuit 172 having a large number of sub-pixels is provided on a circuit board 100. A color filter 180 is provided on the light-emitting circuit section 172. In the fifth embodiment, a structure including the circuit board 100, the light-emitting circuit section 172, and the color filter 180 is made into an image display module 502, 602, and is incorporated into an image display device 501, 601.

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明およびその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。Although several embodiments of the present invention have been described above, these embodiments are presented as examples and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, substitutions, and modifications can be made without departing from the spirit of the invention. These embodiments and their modifications are included within the scope and spirit of the invention, and are included in the scope of the invention and its equivalents described in the claims. In addition, the above-mentioned embodiments can be implemented in combination with each other.

１，２０１，５０１，６０１ 画像表示装置、２ 表示領域、３ 電源線、４ 接地線、５，２０５ 行選択回路、６，２０６ 走査線、７，２０７ 信号電圧出力回路、８，２０８ 信号線、１０ ピクセル、２０，２２０，３２０ サブピクセル、２２，２２２
発光素子、２４，２２４ 選択トランジスタ、２６，２２６ 駆動トランジスタ、２８，２２８ キャパシタ、１００ 回路基板、１０１ 回路、１０３，２０３，２０３－１，２０３－２ トランジスタ、１０４，２０４，２０４－１，２０４－２ 素子形成領域、１０５ 絶縁層、１０７，１０７－１，１０７－２ ゲート、１０８ 絶縁膜、１１０
第１の配線層、１１２ 層間絶縁膜、１３０ 第２の配線層、１３０ａ 第１配線、１４０ バッファ層、１５０，２５０ 発光素子、１５６，３５６，４５６ 絶縁部材、１５９，１５９ａ，１５９ｋ，４５９ｋ 透光性電極、１８０ カラーフィルタ、４６０ 配線層、４２０，４２０ａ サブピクセル群、１００１ 結晶成長用基板、１１００，４１００ 回路基板、１１４０ バッファ層、１１５０ 半導体層、１１９０ 支持基板、１１９２ 構造体、１１９４，１２９４ 半導体成長基板 1,201,501,601 Image display device, 2 Display area, 3 Power supply line, 4 Ground line, 5,205 Row selection circuit, 6,206 Scanning line, 7,207 Signal voltage output circuit, 8,208 Signal line, 10 Pixel, 20,220,320 Sub-pixel, 22,222
Light emitting element, 24, 224 Selection transistor, 26, 226 Drive transistor, 28, 228 Capacitor, 100 Circuit board, 101 Circuit, 103, 203, 203-1, 203-2 Transistor, 104, 204, 204-1, 204-2 Element formation region, 105 Insulating layer, 107, 107-1, 107-2 Gate, 108 Insulating film, 110
First wiring layer, 112 Interlayer insulating film, 130 Second wiring layer, 130a First wiring, 140 Buffer layer, 150, 250 Light emitting element, 156, 356, 456 Insulating member, 159, 159a, 159k, 459k Light-transmitting electrode, 180 Color filter, 460 Wiring layer, 420, 420a Subpixel group, 1001 Crystal growth substrate, 1100, 4100 Circuit substrate, 1140 Buffer layer, 1150 Semiconductor layer, 1190 Support substrate, 1192 Structure, 1194, 1294 Semiconductor growth substrate

Claims (24)

発光層を含む半導体層を第１基板上に有する第２基板を準備する工程と、
回路素子を含む回路が形成された第３基板を準備する工程と、
前記半導体層を、前記第３基板に貼り合わせる工程と、
前記半導体層をエッチングして発光素子を形成する工程と、
透光性を有する絶縁部材で前記発光素子を覆う工程と、
前記発光素子を前記回路素子に電気的に接続する配線層を形成する工程と、
を備え、
前記発光素子は、前記第３基板に貼り合わされた面に対向する発光面を含み、
前記絶縁部材は、前記発光素子から放射される光が前記発光面の法線方向であって前記発光面の側に配光するように設けられた画像表示装置の製造方法。 preparing a second substrate having a semiconductor layer including a light emitting layer on a first substrate;
preparing a third substrate on which a circuit including a circuit element is formed;
bonding the semiconductor layer to the third substrate;
Etching the semiconductor layer to form a light emitting device;
covering the light emitting element with a light-transmitting insulating material;
forming a wiring layer that electrically connects the light emitting element to the circuit element;
Equipped with
the light-emitting element includes a light-emitting surface facing the surface bonded to the third substrate,
The method for manufacturing an image display device, wherein the insulating member is provided so that light emitted from the light-emitting element is distributed toward the light-emitting surface in a normal direction to the light-emitting surface. 前記半導体層を前記第３基板に貼り合わせる前に、前記半導体層上または前記第３基板上の少なくとも一方に光反射性を有する層を形成する工程
をさらに備え、
前記光反射性を有する層を介して、前記半導体層を前記第３基板に貼り合わせる請求項１記載の画像表示装置の製造方法。 forming a layer having light reflectivity on at least one of the semiconductor layer and the third substrate before bonding the semiconductor layer to the third substrate;
The method for manufacturing an image display device according to claim 1 , wherein the semiconductor layer is bonded to the third substrate via the light-reflective layer. 前記半導体層を前記第３基板に貼り合わせる前に前記第１基板を除去する工程をさらに備えた請求項１記載の画像表示装置の製造方法。The method for manufacturing an image display device according to claim 1 , further comprising the step of removing the first substrate before bonding the semiconductor layer to the third substrate. 前記半導体層を前記第３基板に貼り合わせた後に前記第１基板を除去する工程をさらに備えた請求項１記載の画像表示装置の製造方法。The method for manufacturing an image display device according to claim 1 , further comprising the step of removing the first substrate after bonding the semiconductor layer to the third substrate. 前記半導体層は、前記第１基板の側から、第１導電形の第１半導体層、前記発光層および前記第１導電形とは異なる第２導電形の第２半導体層の順に積層され、
前記第１導電形は、ｎ形であり、
前記第２導電形は、ｐ形である請求項１記載の画像表示装置の製造方法。 The semiconductor layer is laminated in this order from the first substrate side, including a first semiconductor layer of a first conductivity type, the light emitting layer, and a second semiconductor layer of a second conductivity type different from the first conductivity type;
the first conductivity type is n-type,
2. The method for manufacturing an image display device according to claim 1, wherein the second conductivity type is a p-type. 前記発光素子を形成する工程では、前記発光素子は、前記発光面側からの平面視において、前記第２半導体層の面積が前記第１半導体層の面積よりも大きくなるように加工された請求項５記載の画像表示装置の製造方法。 6. The method for manufacturing an image display device according to claim 5, wherein in the step of forming the light-emitting element, the light-emitting element is processed so that, when viewed in a plan view from the light-emitting surface side, the area of the second semiconductor layer is larger than the area of the first semiconductor layer. 前記発光素子の前記発光面を前記絶縁部材から露出させる工程をさらに備えた請求項１記載の画像表示装置の製造方法。The method for manufacturing an image display device according to claim 1 , further comprising the step of exposing the light emitting surface of the light emitting element from the insulating member. 露出された前記発光面の露出面に粗面を形成する工程をさらに備えた請求項７記載の画像表示装置の製造方法。The method for manufacturing an image display device according to claim 7 , further comprising the step of forming a rough surface on the exposed surface of the light emitting surface. 露出された前記発光面の露出面に透光性電極を形成する工程をさらに備えた請求項７記載の画像表示装置の製造方法。The method for manufacturing an image display device according to claim 7 , further comprising the step of forming a translucent electrode on the exposed surface of the light emitting surface. 前記第１基板は、シリコンまたはサファイアを含む請求項１記載の画像表示装置の製造方法。The method for manufacturing an image display device according to claim 1 , wherein the first substrate includes silicon or sapphire. 前記半導体層は、窒化ガリウム系化合物半導体を含み、
前記第３基板は、シリコンを含む請求項１記載の画像表示装置の製造方法。 the semiconductor layer includes a gallium nitride compound semiconductor,
The method for manufacturing an image display device according to claim 1 , wherein the third substrate includes silicon. 前記発光素子上に波長変換部材を形成する工程をさらに備えた請求項１記載の画像表示装置の製造方法。The method for manufacturing an image display device according to claim 1 , further comprising the step of forming a wavelength conversion member on the light emitting element. 回路素子と、
前記回路素子に電気的に接続された第１配線層と、
前記回路素子および前記第１配線層を覆う絶縁膜と、
前記絶縁膜上に設けられた第２配線層と、
前記第２配線層上に設けられ、前記第２配線層の側の面に対向する発光面を含む発光素子と、
前記発光素子の少なくとも一部を覆い、透光性を有する絶縁部材と、
前記発光素子に電気的に接続され、前記絶縁部材上に配設された第３配線層と、
を備え、
前記発光素子は、前記第２配線層上に設けられた第１導電形の第１半導体層と、前記第１半導体層上に設けられた発光層と、前記発光層上に設けられ、前記第１導電形と異なる第２導電形の第２半導体層を含み、
前記絶縁部材は、前記発光素子から放射される光が前記発光面の法線方向であって前記発光面の側に配光するように設けられた画像表示装置。 A circuit element;
a first wiring layer electrically connected to the circuit element;
an insulating film covering the circuit elements and the first wiring layer;
a second wiring layer provided on the insulating film;
a light emitting element provided on the second wiring layer and including a light emitting surface facing a surface on the second wiring layer side;
an insulating member that covers at least a portion of the light-emitting element and has light-transmitting properties;
a third wiring layer electrically connected to the light emitting element and disposed on the insulating member;
Equipped with
the light emitting element includes a first semiconductor layer of a first conductivity type provided on the second wiring layer, a light emitting layer provided on the first semiconductor layer, and a second semiconductor layer of a second conductivity type different from the first conductivity type provided on the light emitting layer;
The insulating member is provided so that light emitted from the light-emitting element is distributed toward the light-emitting surface in a normal direction to the light-emitting surface. 前記絶縁部材は、前記発光素子の側面を覆い、前記発光面の側に凸である球面の一部を含む請求項１３記載の画像表示装置。The image display device according to claim 13 , wherein the insulating member covers a side surface of the light emitting element and includes a part of a spherical surface that is convex toward the light emitting surface. 前記第２配線層の前記発光素子が設けられている第１面からの前記絶縁部材の第１高さは、前記発光層の面である第２面の、前記第１面からの第２高さよりも高く、
前記第２面は、前記第２半導体層の設けられた側の面である請求項１３記載の画像表示装置。 a first height of the insulating member from a first surface on which the light emitting element of the second wiring layer is provided is greater than a second height of a second surface, which is a surface of the light emitting layer, from the first surface;
The image display device according to claim 13 , wherein the second surface is a surface on a side where the second semiconductor layer is provided. 前記発光素子の側面と前記発光素子が設けられている前記第２配線層の面との角度は、９０°よりも小さい請求項１３記載の画像表示装置。14. The image display device according to claim 13, wherein an angle between a side surface of the light emitting element and a surface of the second wiring layer on which the light emitting element is provided is smaller than 90 degrees. 前記角度は、７０°よりも小さい請求項１６記載の画像表示装置。17. The image display device according to claim 16, wherein the angle is smaller than 70 degrees. 前記第２配線層は、遮光性を有する配線部分を含み、
前記第１半導体層は、前記配線部分上に設けられるとともに前記配線部分に電気的に接続され、
前記配線部分の外周は、前記配線部分に投影された前記発光素子の外周を含む請求項１３記載の画像表示装置。 the second wiring layer includes a wiring portion having a light-shielding property,
the first semiconductor layer is provided on the wiring portion and is electrically connected to the wiring portion;
The image display device according to claim 13 , wherein the outer periphery of the wiring portion includes an outer periphery of the light emitting element projected onto the wiring portion. 前記第１導電形は、ｐ形であり、
前記第２導電形は、ｎ形である請求項１３記載の画像表示装置。 the first conductivity type is p-type,
14. The image display device according to claim 13, wherein the second conductivity type is an n-type. 前記絶縁部材は、前記発光面の少なくとも一部を露出させる開口を有しており、前記発光面から露出された露出面上に透光性電極が設けられた請求項１３記載の画像表示装置。14. The image display device according to claim 13, wherein the insulating member has an opening through which at least a part of the light emitting surface is exposed, and a light-transmitting electrode is provided on an exposed surface of the insulating member that is exposed from the light emitting surface. 前記発光素子は、窒化ガリウム系化合物半導体を含み、
前記回路素子は、基板に形成され、前記基板は、シリコンを含む請求項１３～２０のいずれか１つに記載の画像表示装置。 the light-emitting element includes a gallium nitride compound semiconductor;
21. The image display device according to claim 13, wherein the circuit elements are formed on a substrate, the substrate including silicon. 前記発光素子上に波長変換部材をさらに備えた請求項１３記載の画像表示装置。The image display device according to claim 13 , further comprising a wavelength conversion member on the light emitting element. 複数のトランジスタと、
前記複数のトランジスタに電気的に接続された第１配線層と、
前記複数のトランジスタおよび前記第１配線層を覆う絶縁膜と、
前記絶縁膜上に設けられた第２配線層と、
前記第２配線層上に設けられた第１導電形の第１半導体層と、
前記第１半導体層上に配設された発光層と、
前記発光層上に配設され、前記第１導電形とは異なる第２導電形の第２半導体層と、
前記第１半導体層および前記発光層を覆うとともに、前記第２半導体層の少なくとも一部を覆い、透光性を有する絶縁部材と、
前記複数のトランジスタに応じて前記絶縁部材からそれぞれ露出された、前記第２半導体層の複数の露出面上に配設された透光性電極に接続された第３配線層と、
を備え、
前記絶縁部材は、前記発光層から放射される光が前記複数の露出面のそれぞれの法線方向であって前記複数の露出面の側に配光するように設けられた画像表示装置。 A plurality of transistors;
a first wiring layer electrically connected to the plurality of transistors;
an insulating film covering the plurality of transistors and the first wiring layer;
a second wiring layer provided on the insulating film;
a first semiconductor layer of a first conductivity type provided on the second wiring layer;
a light emitting layer disposed on the first semiconductor layer;
a second semiconductor layer of a second conductivity type different from the first conductivity type disposed on the light emitting layer;
an insulating member that covers the first semiconductor layer and the light emitting layer and also covers at least a portion of the second semiconductor layer and has light transmitting properties;
a third wiring layer connected to a light-transmitting electrode disposed on a plurality of exposed surfaces of the second semiconductor layer, the exposed surfaces being exposed from the insulating member in accordance with the plurality of transistors;
Equipped with
The insulating member is provided so that light emitted from the light-emitting layer is distributed toward the plurality of exposed surfaces in a normal direction to each of the plurality of exposed surfaces. 前記第２半導体層は、前記絶縁部材によって分離された請求項２３記載の画像表示装置。The image display device according to claim 23 , wherein the second semiconductor layer is separated by the insulating member.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12057532B2 (en) * 2020-11-19 2024-08-06 Boe Technology Group Co., Ltd. Light-emitting device, light-emitting substrate and method for manufacturing the same, and light-emitting apparatus
JP2024099071A (en) * 2021-03-17 2024-07-25 日亜化学工業株式会社 Method for manufacturing image display device and image display device
WO2022209823A1 (en) * 2021-03-30 2022-10-06 日亜化学工業株式会社 Method for manufacturing image display device, and image display device
JPWO2022209824A1 (en) * 2021-03-30 2022-10-06
WO2024193796A1 (en) * 2023-03-17 2024-09-26 Ams-Osram International Gmbh Method for processing an optoelectronic arrangement and optoelectronic arrangement

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135419A (en) 2006-10-27 2008-06-12 Canon Inc Semiconductor member, manufacturing method of semiconductor article, and led array using the same
US20180174519A1 (en) 2016-12-19 2018-06-21 Lg Display Co., Ltd. Light emitting diode display device
US20190165035A1 (en) 2018-09-20 2019-05-30 Shanghai Tianma Micro-Electronics Co.,Ltd. Display panel and method for manufacturing display panel
US20190198488A1 (en) 2017-12-26 2019-06-27 Shenzhen China Star Optoelectronics Technology Co., Ltd Micro led display panel and manufacturing method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141492A (en) 2000-10-31 2002-05-17 Canon Inc Light-emitting diode display panel and manufacturing method thereof
US9196606B2 (en) * 2013-01-09 2015-11-24 Nthdegree Technologies Worldwide Inc. Bonding transistor wafer to LED wafer to form active LED modules
KR102424975B1 (en) * 2015-08-31 2022-07-26 삼성디스플레이 주식회사 Light emitting diode structure and display apparatus
CN106887488B (en) * 2015-12-15 2019-06-11 群创光电股份有限公司 Light emitting diode and use display device obtained by this light emitting diode
KR102550698B1 (en) * 2016-04-11 2023-07-06 삼성디스플레이 주식회사 Display apparatus and light apparatus
CN109314164B (en) * 2016-05-25 2022-04-15 朱振甫 Semiconductor continuous array layer
JP7079940B2 (en) * 2017-01-13 2022-06-03 マサチューセッツ インスティテュート オブ テクノロジー How to Form a Multilayer Structure for Pixelized Display and a Multilayer Structure for Pixelized Display
US10134945B1 (en) * 2017-08-28 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer to wafer bonding techniques for III-V wafers and CMOS wafers
US10622302B2 (en) * 2018-02-14 2020-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Via for semiconductor device connection and methods of forming the same
US10437402B1 (en) * 2018-03-27 2019-10-08 Shaoher Pan Integrated light-emitting pixel arrays based devices by bonding
TWI686563B (en) * 2018-04-11 2020-03-01 台灣愛司帝科技股份有限公司 Micro led display and method of manufacturing the same
CN109300919B (en) * 2018-10-15 2020-09-29 上海天马微电子有限公司 Micro LED display substrate, manufacturing method thereof and display device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135419A (en) 2006-10-27 2008-06-12 Canon Inc Semiconductor member, manufacturing method of semiconductor article, and led array using the same
US20180174519A1 (en) 2016-12-19 2018-06-21 Lg Display Co., Ltd. Light emitting diode display device
US20190198488A1 (en) 2017-12-26 2019-06-27 Shenzhen China Star Optoelectronics Technology Co., Ltd Micro led display panel and manufacturing method thereof
US20190165035A1 (en) 2018-09-20 2019-05-30 Shanghai Tianma Micro-Electronics Co.,Ltd. Display panel and method for manufacturing display panel

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