[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7458217B2 - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

Info

Publication number
JP7458217B2
JP7458217B2 JP2020049315A JP2020049315A JP7458217B2 JP 7458217 B2 JP7458217 B2 JP 7458217B2 JP 2020049315 A JP2020049315 A JP 2020049315A JP 2020049315 A JP2020049315 A JP 2020049315A JP 7458217 B2 JP7458217 B2 JP 7458217B2
Authority
JP
Japan
Prior art keywords
trench
silicon carbide
region
semiconductor device
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020049315A
Other languages
English (en)
Other versions
JP2021150503A (ja
Inventor
真也 京極
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2020049315A priority Critical patent/JP7458217B2/ja
Priority to US17/006,940 priority patent/US11355592B2/en
Publication of JP2021150503A publication Critical patent/JP2021150503A/ja
Application granted granted Critical
Publication of JP7458217B2 publication Critical patent/JP7458217B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
縦型のＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）において、低いオン抵抗を実現するために、トレンチの中にゲート電極を設けるトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル領域が増加し、オン抵抗が低減される。
一方、トレンチゲート構造では、トレンチ底部のゲート絶縁層に印加される電界強度が高くなる。このため、ゲート絶縁層の信頼性が問題となる。
ゲート絶縁層に印加される電界強度を緩和するために、例えば、トレンチに隣り合う深い不純物領域を形成する。深い不純物領域を形成するために、トレンチの配置ピッチを広くすることが余儀なくされ、単位面積あたりのチャネル領域が低減し、オン抵抗が増加すするおそれがある。
特開２０１７－３８０１１号公報
本発明が解決しようとする課題は、オン抵抗の低減が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、前記第１の面の側に位置し、前記第１の方向に延びる第１のトレンチと、前記第１の面の側に位置し、前記第１の方向に延びて前記第１のトレンチに隣り合う第２のトレンチと、ｎ型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置し、前記第１の面を基準とする深さが前記第１のトレンチ及び前記第２のトレンチよりも深いｐ型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、を含む炭化珪素層と、前記第１のトレンチの中に位置する第１のゲート電極と、前記第２のトレンチの中に位置する第２のゲート電極と、前記第１のゲート電極と前記炭化珪素層との間に位置する第１のゲート絶縁層と、前記第２のゲート電極と前記炭化珪素層との間に位置する第２のゲート絶縁層と、前記炭化珪素層の前記第１の面の側に位置する第１の電極と、前記炭化珪素層の前記第２の面の側に位置する第２の電極と、を備え、前記第２の炭化珪素領域は、前記第１の面を基準とする深さが前記第１のトレンチから前記第２のトレンチに向かう方向に深くなる第１の領域と、前記第１の面を基準とする深さが前記第２のトレンチから前記第１のトレンチに向かう方向に深くなる第２の領域とを含み、前記第２の炭化珪素領域は、前記第２の方向に延びる第１の仮想線上のｐ型不純物の第１の濃度分布が、第１の位置で第１の濃度ピークを有し、前記第１の位置よりも前記第２のトレンチに近い第２の位置で第２の濃度ピークを有し、前記第１の位置及び前記第２の位置は、前記第１のトレンチと前記第２のトレンチとの間に存在し、前記第１のトレンチは、第１の側面と第１の底面を有し、前記第２の炭化珪素領域が前記第１の側面及び前記第１の底面に接し、前記第２のトレンチは、第２の側面と第２の底面を有し、前記第２の炭化珪素領域が前記第２の側面及び前記第２の底面に接する。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の不純物濃度分布を示す図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の不純物濃度分布を示す図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式平面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の駆動装置の模式図。 第６の実施形態の車両の模式図。 第７の実施形態の車両の模式図。 第８の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、絶縁層の厚さ等は、例えば、Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。また、例えば、ＳＩＭＳのプロファイルからで判断することが可能である。
なお、本明細書中でｐ型の炭化珪素領域の「ｐ型不純物濃度」とは、当該領域のｐ型不純物濃度から当該領域のｎ型不純物濃度を引いた正味（ｎｅｔ）のｐ型不純物濃度を意味する。また、ｎ型の炭化珪素領域の「ｎ型不純物濃度」とは、当該領域のｎ型不純物濃度から当該領域のｐ型不純物濃度を引いた正味（ｎｅｔ）のｎ型不純物濃度を意味する。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の方向及び第１の方向に直交する第２の方向に平行な第１の面と、第１の面に対向する第２の面と、を有する炭化珪素層であって、第１の面の側に位置し、第１の方向に延びる第１のトレンチと、第１の面の側に位置し、第１の方向に延びる第２のトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置し、第１のトレンチと第２のトレンチとの間に位置し、第１の面を基準とする深さが第１のトレンチ及び第２のトレンチよりも深いｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置するｎ型の第３の炭化珪素領域と、
を含む炭化珪素層と、第１のトレンチの中に位置する第１のゲート電極と、第２のトレンチの中に位置する第２のゲート電極と、第１のゲート電極と炭化珪素層との間に位置する第１のゲート絶縁層と、第２のゲート電極と炭化珪素層との間に位置する第２のゲート絶縁層と、炭化珪素層の第１の面の側に位置する第１の電極と、炭化珪素層の第２の面の側に位置する第２の電極と、を備え、第２の炭化珪素領域は、第１の面を基準とする深さが第１のトレンチから第２のトレンチに向かう方向に深くなる第１の領域と、第１の面を基準とする深さが第２のトレンチから第１のトレンチに向かう方向に深くなる第２の領域とを含み、第２の炭化珪素領域は、第２の方向に延びる第１の仮想線上のｐ型不純物の第１の濃度分布が、第１の位置で第１の濃度ピークを有し、第１の位置よりも第２のトレンチに近い第２の位置で第２の濃度ピークを有する。
第１の実施形態の半導体装置は、炭化珪素を用いた縦型のＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の模式平面図である。図３は、第１の実施形態の半導体装置の模式断面図である。
図１は、図２のＡＡ’断面図である。図２は、図１の第１の面Ｐ１上のパターンを示す。図３は、図２のＢＢ’断面図である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１のゲート電極１６ａ、第２のゲート電極１６ｂ、第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、層間絶縁層２０を備える。
炭化珪素層１０は、第１のトレンチ２１ａ、第２のトレンチ２１ｂ、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型のコンタクト領域３２（第４の炭化珪素領域）を有する。
ボディ領域２８は、第１の領域２８ａと第２の領域２８ｂを有する。第１の領域２８ａは第１の濃度ピークＰｋ１を有する。また、第２の領域２８ｂは第２の濃度ピークＰｋ２を有する。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に位置する。炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。第２の面Ｐ２は、第１の面Ｐ１に対向する。
第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。第１の面Ｐ１は、第１の方向及び第２の方向に平行な面である。また、第２の方向は第１の方向に直交する方向である。また、第３の方向は第１の面に対して垂直な方向である。第３の方向は第１の方向及び第２の方向に対して垂直な方向である。
以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。炭化珪素層１０の厚さは、例えば、５μｍ以上５００μｍ以下である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。第１の面Ｐ１及び第２の面Ｐ２の傾斜方向は、例えば、［１１－２０］方向である。［１１－２０］方向は、ａ軸方向である。図１、図２、図３では、例えば、図中に示す第１の方向又は第２の方向がａ軸方向である。
第１のトレンチ２１ａは、炭化珪素層１０の中に存在する。第１のトレンチ２１ａは、炭化珪素層１０の第１の面Ｐ１の側に位置する。第１のトレンチ２１ａは、炭化珪素層１０に形成された溝である。
第１のトレンチ２１ａは、図２に示すように、第１の方向に延びる。第１のトレンチ２１ａは、図２に示すようにストライプ形状を有する。
第１のトレンチ２１ａは、ソース領域３０及びボディ領域２８を貫通する。
第１のトレンチ２１ａの深さは、例えば、１μｍ以上２μｍ以下である。第１のトレンチ２１ａの第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
第２のトレンチ２１ｂは、炭化珪素層１０の中に存在する。第２のトレンチ２１ｂは、炭化珪素層１０の第１の面Ｐ１の側に位置する。第２のトレンチ２１ｂは、炭化珪素層１０に形成された溝である。
第２のトレンチ２１ｂは、図２に示すように、第１の方向に延びる。第２のトレンチ２１ｂは、図２に示すようにストライプ形状を有する。
第２のトレンチ２１ｂは、ソース領域３０及びボディ領域２８を貫通する。
第２のトレンチ２１ｂの深さは、例えば、１μｍ以上２μｍ以下である。第２のトレンチ２１ｂの第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
第１のトレンチ２１ａと第２のトレンチ２１ｂは、図１、図２、図３に示すように第２の方向に隣り合う。第１のトレンチ２１ａ及び第２のトレンチ２１ｂは、第２の方向に繰り返し配置される。
第１のゲート電極１６ａは、第１のトレンチ２１ａの中に位置する。第１のゲート電極１６ａは、ソース電極１２とドレイン電極１４との間に設けられる。第１のゲート電極１６ａは、第１の方向に延びる。
第１のゲート電極１６ａは、導電層である。第１のゲート電極１６ａは、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
第２のゲート電極１６ｂは、第２のトレンチ２１ｂの中に位置する。第２のゲート電極１６ｂは、ソース電極１２とドレイン電極１４との間に設けられる。第２のゲート電極１６ｂは、第１の方向に延びる。
第２のゲート電極１６ｂは、導電層である。第２のゲート電極１６ｂは、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
第１のゲート絶縁層１８ａは、第１のゲート電極１６ａと炭化珪素層１０との間に位置する。第１のゲート絶縁層１８ａは、ソース領域３０、ボディ領域２８、及び、ドリフト領域２６と、第１のゲート電極１６ａとの間に設けられる。
第１のゲート絶縁層１８ａは、例えば、シリコン酸化膜である。第１のゲート絶縁層１８ａには、例えば、高誘電率絶縁膜を適用することも可能である。また、第１のゲート絶縁層１８ａには、例えば、シリコン酸化膜と高誘電率絶縁膜との積層膜を適用することも可能である。
第２のゲート絶縁層１８ｂは、第２のゲート電極１６ｂと炭化珪素層１０との間に位置する。第２のゲート絶縁層１８ｂは、ソース領域３０、ボディ領域２８、及び、ドリフト領域２６と、第２のゲート電極１６ｂとの間に設けられる。
第２のゲート絶縁層１８ｂは、例えば、シリコン酸化膜である。第２のゲート絶縁層１８ｂには、例えば、高誘電率絶縁膜を適用することも可能である。また、第２のゲート絶縁層１８ｂには、例えば、シリコン酸化膜と高誘電率絶縁膜との積層膜を適用することも可能である。
層間絶縁層２０は、第１のゲート電極１６ａ及び第２のゲート電極１６ｂの上に設けられる。層間絶縁層２０は、第１のゲート電極１６ａとソース電極１２との間に設けられる。層間絶縁層２０は、第２のゲート電極１６ｂとソース電極１２との間に設けられる。
層間絶縁層２０の厚さは、例えば、第１のゲート絶縁層１８ａ及び第２のゲート絶縁層１８ｂの厚さよりも厚い。層間絶縁層２０は、例えば、シリコン酸化膜である。層間絶縁層２０は、第１のゲート電極１６ａ及び第２のゲート電極１６ｂとソース電極１２を電気的に分離する。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の上に設けられる。ソース電極１２は、ソース領域３０及びコンタクト領域３２に接する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１で、ソース領域３０及びコンタクト領域３２に接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、例えば、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２側に位置する。ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の第２の面Ｐ２側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、第１の面Ｐ１と、ドレイン領域２４との間に位置する。
ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物濃度は、ドレイン領域２４のｎ型不純物濃度よりも低い。ドリフト領域２６のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下である。
ｐ型のボディ領域２８は、ドリフト領域２６と第１の面Ｐ１との間に位置する。ボディ領域２８は、第１のトレンチ２１ａと第２のトレンチ２１ｂとの間に位置する。
ボディ領域２８は、ＭＯＳＦＥＴ１００のチャネル形成領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、ボディ領域２８の第１のゲート絶縁層１８ａと接する領域、及び、ボディ領域２８の第２のゲート絶縁層１８ｂと接する領域に電子が流れるチャネルが形成される。ボディ領域２８の第１のゲート絶縁層１８ａと接する領域、及び、ボディ領域２８の第２のゲート絶縁層１８ｂと接する領域が、チャネル形成領域となる。
ボディ領域２８は、ＭＯＳＦＥＴ１００のオフ動作時に、第１のトレンチ２１ａ底部の第１のゲート絶縁層１８ａに印加される電界を緩和する機能を有する。また、ボディ領域２８は、ＭＯＳＦＥＴ１００のオフ動作時に、第２のトレンチ２１ｂ底部の第２のゲート絶縁層１８ｂに印加される電界を緩和する機能を有する。ボディ領域２８は、ソース電極１２と同電位に固定される。
ボディ領域２８は、第１の領域２８ａと第２の領域２８ｂとを有する。第１のトレンチ２１ａと第２の領域２８ｂとの間に、第１の領域２８ａは位置する。
第１の領域２８ａの深さは、第１のトレンチ２１ａから離れる方向に深くなる。第１の領域２８ａの深さは、第１のゲート絶縁層１８ａから離れる方向に深くなる。第１の領域２８ａの深さは、第２のトレンチ２１ｂに向かう方向に深くなる。
また、第２の領域２８ｂの深さは、第２のトレンチ２１ｂから離れる方向に深くなる。第２の領域２８ｂの深さは、第２のゲート絶縁層１８ｂから離れる方向に深くなる。第２の領域２８ｂの深さは、第１のトレンチ２１ａに向かう方向に深くなる。
第１の領域２８ａは、第１のトレンチ２１ａの側面から所定の距離離れた第１の位置に、ｐ型不純物の第１の濃度ピークＰｋ１（図１、図３中の点線）を有する。第１の濃度ピークＰｋ１は、第１のトレンチ２１ａの側面に沿って連続する。
また、第２の領域２８ｂは、第２のトレンチ２１ｂの側面から所定の距離離れた第２の位置に、ｐ型不純物の第２の濃度ピークＰｋ２を有する。第２の濃度ピークＰｋ２は、第２のトレンチ２１ｂの側面に沿って連続する。
ボディ領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２８のｐ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下である。
ボディ領域２８の深さは、第１のトレンチ２１ａの深さよりも深い。ボディ領域２８の最大深さは、第１のトレンチ２１ａの深さよりも深い。ボディ領域２８の深さは、第２のトレンチ２１ｂの深さよりも深い。ボディ領域２８の最大深さは、第２のトレンチ２１ｂの深さよりも深い。ボディ領域２８の深さは、例えば、１．５μｍ以上３．０μｍ以下である。
図４は、第１の実施形態の半導体装置の不純物濃度分布を示す図である。図４は、ボディ領域２８の第２の方向のｐ型不純物の濃度分布を示す。
ボディ領域２８は、第２の方向に延びる第１の仮想線（図１のＸ－Ｘ’）上のｐ型不純物の第１の濃度分布が、第１の位置で第１の濃度ピークＰｋ１を有する。また、第１の位置よりも第２のトレンチに近い第２の位置で第２の濃度ピークＰｋ２を有する。第１のトレンチ２１ａから第１の位置までの距離と、第２のトレンチ２１ｂから第２の位置までの距離は、略同一である。
第１の位置及び第２の位置のｐ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下である。また、第１の位置と第１のトレンチ２１ａとの間、及び、第２の位置と第２のトレンチ２１ｂとの間の部分のｐ型不純物濃度は、例えば、１×１０１７ｃｍ－３以上５×１０１７ｃｍ－３以下である。
ｎ＋型のソース領域３０は、ボディ領域２８と第１の面Ｐ１との間に位置する。ソース領域３０は、第１のトレンチ２１ａと第２のトレンチ２１ｂとの間に位置する。
ソース領域３０は、ソース電極１２に接する。ソース領域３０は、第１のゲート絶縁層１８ａ及び第２のゲート絶縁層１８ｂに接する。
ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。ソース領域３０のｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ソース領域３０の深さは、ボディ領域２８の深さよりも浅い。ソース領域３０の深さは、例えば、０．１μｍ以上０．４μｍ以下である。
ｐ＋型のコンタクト領域３２は、ボディ領域２８と第１の面Ｐ１との間に位置する。コンタクト領域３２は、ボディ領域２８に接する。コンタクト領域３２は、ソース領域３０と隣り合う。コンタクト領域３２は、ソース領域３０に接する。コンタクト領域３２は、ソース電極１２に接する。
コンタクト領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コンタクト領域３２のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。コンタクト領域３２のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上である。コンタクト領域３２のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０２０ｃｍ－３以下である。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
第１の実施形態の半導体装置の製造方法は、第１の方向及び第１の方向に直交する第２の方向に平行な第１の面と、第１の面に対向する第２の面と、を有し、第２の面と第１の面との間に位置するｎ型の第１の炭化珪素領域を含む炭化珪素層の第１の面の側に、マスク材を形成し、記マスク材に第１の方向に延びる開口部を形成し、開口部をマスクにトレンチを形成し、マスク材をマスクに炭化珪素層の中に第１の面の法線に対して第２の方向に第１の角度で傾く方向でｐ型不純物をイオン注入する第１のイオン注入を行い、ｐ型の第２の炭化珪素領域の第１の領域を形成し、マスク材をマスクに炭化珪素層の中に第１の面の法線に対して第２の方向に第１の角度と逆方向に第２の角度で傾く方向でｐ型不純物をイオン注入する第２のイオン注入を行い、第２の炭化珪素領域の第２の領域を、第１の領域に接するように形成し、第２の炭化珪素領域と第１の面との間にｎ型の第３の炭化珪素領域を形成し、トレンチの中にゲート絶縁層を形成し、トレンチの中のゲート絶縁層の上にゲート電極を形成し、炭化珪素層の第１の面の側に第１の電極を形成し、炭化珪素層の第２の面の側に第２の電極を形成する。
図５、図６、図７、図８、図９、図１０、図１１、図１２は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図５、図６、図７、図８、図９、図１０、図１１、図１２は、図１に相当する断面を示す。
最初に、ｎ＋型のドレイン領域２４、及び、ドレイン領域２４の上にエピタキシャル成長により形成されたｎ－型のドリフト領域２６を有する炭化珪素層１０を準備する。ドリフト領域２６は、例えば、ドレイン領域２４の上にエピタキシャル成長法により形成される。
炭化珪素層１０は、第１の面Ｐ１と第２の面Ｐ２とを備える。第２の面Ｐ２は、第１の面Ｐ１に対向する。第１の面Ｐ１は、第１の方向及び第２の方向に平行な面である。第２の方向は第１の方向に直交する方向である。また、第３の方向は第１の面に対して垂直な方向である。第３の方向は第１の方向及び第２の方向に対して垂直な方向である。
次に、ドリフト領域２６に、イオン注入法により、ｎ＋型のソース領域３０を形成する（図５）。ソース領域３０は、ドリフト領域２６と第１の面Ｐ１との間に形成される。
次に、ドリフト領域２６に、イオン注入法により、図示しないｐ＋型のコンタクト領域３２を形成する
次に、炭化珪素層１０の表面に、マスク材５０を形成する。マスク材５０は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成される。マスク材５０は、例えば、シリコン酸化膜である。
次に、マスク材５０に第１の方向に延びる開口部５２を形成する（図６）。開口部５２は、リソグラフィ法、及び、反応性イオンエッチング法（ＲＩＥ法）を用いたマスク材５０のパターニングにより形成される。
次に、マスク材５０をマスクに第１のトレンチ２１ａ及び第２のトレンチ２１ｂを形成する（図７）。第１のトレンチ２１ａ及び第２のトレンチ２１ｂは、ＲＩＥ法を用いて形成される。第１のトレンチ２１ａ及び第２のトレンチ２１ｂは、ソース領域３０を貫通するように形成される。第１のトレンチ２１ａ及び第２のトレンチ２１ｂは、マスク材５０の開口部５２の下の炭化珪素層１０に形成される。
次に、第１のトレンチ２１ａ及び第２のトレンチ２１ｂの中に絶縁膜５４を形成する（図８）。絶縁膜５４は、例えば、ＣＶＤ法により形成する。絶縁膜５４は、例えば、酸化シリコン膜である。
次に、ｐ型のボディ領域２８の第１の領域２８ａを形成する（図９）。第１の領域２８ａは、マスク材５０をマスクに、アルミニウムイオンをイオン注入する第１のイオン注入により形成する。アルミニウムイオンはｐ型不純物の一例である。
第１のイオン注入では、炭化珪素層１０の中に第１の面Ｐ１の法線に対して第２の方向に第１の角度（図９中のθ１）で傾く方向でアルミニウムイオンをイオン注入する。アルミニウムイオンは、第１のトレンチ２１ａ及び第２のトレンチ２１ｂの一方の側面から、炭化珪素層１０の中に注入される。第１の角度θ１は、例えば、２０度以上６０度以下である。
第１の領域２８ａには、第１のトレンチ２１ａ及び第２のトレンチ２１ｂの側面から所定の距離離れた位置に、ｐ型不純物の第１の濃度ピークＰｋ１が形成される。第１の濃度ピークＰｋ１は、第１のイオン注入のＰｒｏｊｅｃｔｅｄ Ｒａｎｇｅに対応する。
第１のイオン注入は複数回に分割して行われても構わない。第１のイオン注入を複数回に分割して行った場合、第１の領域２８ａに複数のｐ型不純物の濃度ピークが形成される場合がある。
次に、ｐ型のボディ領域２８の第２の領域２８ｂを形成する（図１０）。第２の領域２８ｂは、マスク材５０をマスクに、アルミニウムイオンをイオン注入する第２のイオン注入により形成する。アルミニウムイオンはｐ型不純物の一例である。
第２のイオン注入では、炭化珪素層１０の中に第１の面Ｐ１の法線に対して第２の方向に第２の角度（図１０中のθ２）で傾く方向でアルミニウムイオンをイオン注入する。第２の角度は、第２の方向に第１の角度と逆方向に傾く。アルミニウムイオンは、第１のトレンチ２１ａ及び第２のトレンチ２１ｂの第１のイオン注入の際と反対側の側面から、炭化珪素層１０の中に注入される。第２の角度θ２は、例えば、２０度以上６０度以下である。
第２の領域２８ｂは、第１の領域２８ａに接するように形成される。
第２の領域２８ｂには、第１のトレンチ２１ａ及び第２のトレンチ２１ｂの側面から所定の距離離れた位置に、ｐ型不純物の第２の濃度ピークＰｋ２が形成される。第２の濃度ピークＰｋ２は、第２のイオン注入のＰｒｏｊｅｃｔｅｄ Ｒａｎｇｅに対応する。
第２のイオン注入は複数回に分割して行われても構わない。第２のイオン注入は複数回に分割して行った場合、第２の領域２８ｂに複数のｐ型不純物の濃度ピークが形成される場合がある。
次に、マスク材５０及び絶縁膜５４を剥離する（図１１）。次に、ｎ型不純物及びｐ型不純物の活性化アニールを行う。
次に、第１のトレンチ２１ａの中に第１のゲート絶縁層１８ａ、第２のトレンチ２１ｂの中に第２のゲート絶縁層１８ｂを形成する。第１のゲート絶縁層１８ａ、及び、第２のゲート絶縁層１８ｂは、例えば、ＣＶＤ法により形成される酸化シリコンである。
次に、第１のトレンチ２１ａの中の第１のゲート絶縁層１８ａの上に第１のゲート電極１６ａ、第２のトレンチ２１ｂの中の第２のゲート絶縁層１８ｂの上に第２のゲート電極１６ｂを形成する。第１のゲート電極１６ａ及び第２のゲート電極１６ｂは、例えば、ＣＶＤ法により形成される多結晶シリコンである。
次に、第１のゲート電極１６ａ及び第２のゲート電極１６ｂの上に、層間絶縁層２０を形成する（図１２）。層間絶縁層２０は、例えば、ＣＶＤ法により形成される酸化シリコンである。
その後、公知のプロセス技術を用いて、炭化珪素層１０の第１の面の側にソース電極１２、炭化珪素層１０の第２の面の側にドレイン電極１４を形成する。
以上の製造方法により、図１ないし図３に示すＭＯＳＦＥＴ１００が製造される。
次に、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
ＭＯＳＦＥＴ１００には、トレンチの中にゲート電極が設けられたトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル領域が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
トレンチゲート構造では、トレンチ底部のゲート絶縁層に印加される電界強度が高くなる。このため、ゲート絶縁層の信頼性が問題となる。
ゲート絶縁層に印加される電界強度を緩和するために、例えば、トレンチに隣り合う深いｐ型不純物領域を形成する。深いｐ型不純物領域を形成するために、例えば、トレンチとトレンチとの間に、別のトレンチを形成する。このような場合、新たなトレンチを形成することで、トレンチの配置ピッチを広くすることが余儀なくされる。そして、単位面積あたりのチャネル領域が低減し、オン抵抗が増加するおそれがある。
ＭＯＳＦＥＴ１００は、第１のトレンチ２１ａ及び第２のトレンチ２１ｂよりも深いｐ型のボディ領域２８を備える。深いｐ型のボディ領域２８が、第１のゲート絶縁層１８ａ、及び、第２のゲート絶縁層１８ｂに印加される電界強度を低減するための電界緩和領域として機能する。したがって、ＭＯＳＦＥＴ１００の信頼性が向上する。
深いｐ型のボディ領域２８は、第１のトレンチ２１ａの側面及び第２のトレンチ２１ｂからｐ型不純物をイオン注入することで形成される。したがって、深いｐ型不純物領域を形成するために、新たなトレンチを設ける必要がない。よって、トレンチの配置ピッチを小さくすることが可能となり、ＭＯＳＦＥＴ１００のオン抵抗が低減できる。
また、ボディ領域２８の第１の領域２８ａの深さは、第１のトレンチ２１ａから離れる方向に深くなる。ボディ領域２８の第２の領域２８ｂの深さは、第２のトレンチ２１ｂから離れる方向に深くなる。言い換えれば、２つのボディ領域２８に挟まれたドリフト領域２６の幅が、ドレイン領域２４に向かって広がっていく。したがって、ＭＯＳＦＥＴ１００のオン動作時に、ボディ領域２８に形成されたチャネルを抜けた電子が、横方向に拡散しやすくなる。よって、ＭＯＳＦＥＴ１００のオン抵抗が低減できる。
また、第１の領域２８ａは、第１のトレンチ２１ａの側面から所定の距離離れた第１の位置に、ｐ型不純物の第１の濃度ピークＰｋ１（図１、図３中の点線）を有する。第１の位置と第１のトレンチ２１ａの間の、ｐ型不純物領域の低い部分がＭＯＳＦＥＴ１００のチョネル形成領域である。チョネル形成領域には、ＭＯＳＦＥＴ１００のオン動作時に、チャネルが形成される。
チャネル形成領域の第１のトレンチ２１ａと反対側の第１の位置にｐ型不純物濃度の高い第１の濃度ピークＰｋ１を有することで、ドリフト領域２６の側からボディ領域２８に伸びる電界の伸びが抑制される。このため、ＭＯＳＦＥＴ１００のショートチャネル効果が低減できる。したがって、ＭＯＳＦＥＴ１００のチャネル長を短くし、第１のトレンチ２１ａの深さを浅くすることが可能となる。
同様に、チャネル形成領域の第２のトレンチ２１ｂと反対側の第２の位置にｐ型不純物濃度の高い第２の濃度ピークＰｋ２を有することで、ドリフト領域２６の側からボディ領域２８に伸びる電界の伸びが抑制される。このため、ＭＯＳＦＥＴ１００のショートチャネル効果が低減できる。したがって、ＭＯＳＦＥＴ１００のチャネル長を短くし、第２のトレンチ２１ｂの深さを浅くすることが可能となる。
また、第１の位置と第２の位置との間の部分は、第１のトレンチ２１ａ及び第２のトレンチ２１ｂからの距離が比較的遠い。このため、第１の位置と第２の位置との間の部分の、第１のゲート絶縁層１８ａ及び第２のゲート絶縁層１８ｂに対する電界強度の低減に対する寄与度は低い。したがって、ｐ型不純物濃度を、第１の位置及び第２の位置よりも低減できる。第１の位置と第２の位置との間の部分のｐ型不純物濃度を低減することで、ボディ領域２８の結晶欠陥量を低減できる。したがって、ＭＯＳＦＥＴ１００のオフ動作時のジャンクションリーク電流が低減できる。
第１の実施形態のＭＯＳＦＥ１００の製造方法では、深いｐ型のボディ領域２８を、第１のトレンチ２１ａの側面及び第２のトレンチ２１ｂの側面からｐ型不純物をイオン注入することで形成する。したがって、深いｐ型不純物領域をボディ領域２８と別の工程で製造することが不要となる。よって、ＭＯＳＦＥ１００を容易に形成できる。
第１のイオン注入及び第２のイオン注入の前に、第１のトレンチ２１ａの中、及び、第２のトレンチ２１ｂの中に絶縁膜５４を形成することが好ましい。絶縁膜５４を設けることで、第１のイオン注入及び第２のイオン注入の際に、トレンチ内で反射したイオンが絶縁膜５４の中にとどまる。したがって、例えば、トレンチの底部等、予定しない領域にイオンが注入されることが抑制される。
以上、第１の実施形態によれば、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。また、ショートチャネル効果の抑制が可能なＭＯＳＦＥＴが実現できる。また、ジャンクションリーク電流の低減が可能なＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１のトレンチは、第１の側面と第１の底面を有し、第２の炭化珪素領域が第１の側面及び第１の底面に接し、第２のトレンチは、第２の側面と第２の底面を有し、第２の炭化珪素領域が第２の側面及び第２の底面に接する点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体装置は、炭化珪素を用いた縦型のＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１３は、第２の実施形態の半導体装置の模式断面図である。図１３は、第１の実施形態の図１に対応する断面である。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１のゲート電極１６ａ、第２のゲート電極１６ｂ、第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、層間絶縁層２０を備える。
炭化珪素層１０は、第１のトレンチ２１ａ、第２のトレンチ２１ｂ、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型のコンタクト領域３２（第４の炭化珪素領域）を有する。
ボディ領域２８は、第１の領域２８ａと第２の領域２８ｂを有する。第１の領域２８ａは第３の濃度ピークＰｋ３を有する。また、第２の領域２８ｂは第４の濃度ピークＰｋ４を有する。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に位置する。炭化珪素層１０は、第１の面（図１３中“Ｐ１”）と第２の面（図１３中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。第２の面Ｐ２は、第１の面Ｐ１に対向する。
第１のトレンチ２１ａは、第１の側面２１ｗ及び第１の底面２１ｘを有する。第２のトレンチ２１ｂは、第２の側面２１ｙ及び第２の底面２１ｚを有する。
第１のトレンチ２１ａ及び第２のトレンチ２１ｂの深さは、例えば、０．５μｍ以上１．５μｍ以下である。
ボディ領域２８は、第１の側面２１ｗ及び第１の底面２１ｘに接する。ボディ領域２８は、第２の側面２１ｙ及び第２の底面２１ｚに接する。
ボディ領域２８は、第１の領域２８ａと第２の領域２８ｂとを有する。第１のトレンチ２１ａと第２の領域２８ｂとの間に、第１の領域２８ａは位置する。
第１の領域２８ａは、第１のトレンチ２１ａの第１の側面２１ｗ及び第１の底面２１ｘから所定の距離離れた位置に、ｐ型不純物の第３の濃度ピークＰｋ３（図１３中の点線）を有する。第３の濃度ピークＰｋ３は、第１の側面２１ｗ及び第１の底面２１ｘに沿って連続する。
また、第２の領域２８ｂは、第２のトレンチ２１ｂの第２の側面２１ｙ及び第２の底面２１ｚから所定の距離離れた位置に、ｐ型不純物の第４の濃度ピークＰｋ４を有する。第４の濃度ピークＰｋ４は、第２のトレンチ２１ｂの第２の側面２１ｙ及び第２の底面２１ｚに沿って連続する。
図１４は、第２の実施形態の半導体装置の不純物濃度分布を示す図である。図１４は、ボディ領域２８の第３の方向のｐ型不純物の濃度分布を示す。
ボディ領域２８は、第１のトレンチ２１ａの第１の側面２１ｗに沿い第１の面Ｐ１に垂直な第３の方向に延びる第２の仮想線（図１３のＹ－Ｙ’）上のｐ型不純物の第２の濃度分布が、第３の位置で第３の濃度ピークＰｋ３を有する。同様に、ボディ領域２８は、第２のトレンチ２１ｂの第２の側面２１ｙに沿い第１の面Ｐ１に垂直な第３の方向に延びる第３の仮想線（図１３のＺ－Ｚ’）上のｐ型不純物の第３の濃度分布が、第４の位置で第４の濃度ピークＰｋ４を有する。
第１の面Ｐ１を基準とする第３の位置までの距離は、第１の面Ｐ１を基準とする第１のトレンチ２１ａの深さよりも深い。また、第１の面Ｐ１を基準とする第４の位置までの距離は、第１の面Ｐ１を基準とする第２のトレンチ２１ｂの深さよりも深い。
第３の位置及び第４の位置のｐ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下である。
ＭＯＳＦＥＴ２００の製造方法は、第１の実施形態のＭＯＳＦＥＴ１００の製造方法において、第１のイオン中の際に、ｐ型不純物を第１の底面２１ｘの一部から炭化珪素層１０に注入し、第２のイオン中の際に、ｐ型不純物を第１の底面２１ｘの別の一部から炭化珪素層１０に注入する。また、第１のイオン中の際に、ｐ型不純物を第２の底面２１ｚの一部から炭化珪素層１０に注入し、第２のイオン中の際に、ｐ型不純物を第２の底面２１ｚの別の一部から炭化珪素層１０に注入する。
上記の製造方法により、図１３に示すＭＯＳＦＥＴ２００が製造される。
第２の実施形態のＭＯＳＦＥＴ２００によれば、ボディ領域２８が第１の底面２１ｘ及び第２の底面２１ｚに接することで、第１のゲート絶縁層１８ａ、及び、第２のゲート絶縁層１８ｂに印加される電界強度を更に低減することが可能となる。したがって、ＭＯＳＦＥＴ２００のゲート絶縁層の信頼性が更に向上する。
また、第１の底面２１ｘ及び第２の底面２１ｚに沿ったボディ領域２８も、チャネル形成領域となる。言い換えれば、第１の底面２１ｘの一部及び第２の底面２１ｚの一部もチャネル形成領域として利用できる。したがって、第１のトレンチ２１ａ及び第２のトレンチ２１ｂの深さを第１の実施形態のＭＯＳＦＥＴ１００に比較して浅くできる。
以上、第２の実施形態によれば、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。また、ショートチャネル効果の抑制が可能なＭＯＳＦＥＴが実現できる。また、ジャンクションリーク電流の低減が可能なＭＯＳＦＥＴが実現できる。また、更にゲート絶縁層の信頼性が向上するＭＯＳＦＥＴが実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１の電極は、第１のトレンチの中に位置する第１の部分を含み、第１の部分は、第１の炭化珪素領域に接する点で、第３の実施形態の半導体装置と異なる。以下、第１の実施形態及び第３の実施形態と重複する内容については、一部記述を省略する。
第３の実施形態の半導体装置は、炭化珪素を用いた縦型のＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ３００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ３００は、ショットキーバリアダイオード（ＳＢＤ）を還流ダイオードとして内蔵する。
図１５は、第３の実施形態の半導体装置の模式断面図である。図１６は、第３の実施形態の半導体装置の模式平面図である。図１７は、第３の実施形態の半導体装置の模式断面図である。図１８は、第３の実施形態の半導体装置の模式断面図である。
図１５は、図１６のＣＣ’断面図である。図１６は、図１５の第１の面Ｐ１上のパターンを示す。図１７は、図１６のＤＤ’断面図である。図１８は、図１６のＥＥ’断面図である。
ＭＯＳＦＥＴ３００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１のゲート電極１６ａ、第２のゲート電極１６ｂ、第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、層間絶縁層２０、分離絶縁層５８を備える。ソース電極１２は、ショットキー領域１２ｘ（第１の部分）を含む。
炭化珪素層１０は、第１のトレンチ２１ａ、第２のトレンチ２１ｂ、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型のコンタクト領域３２（第４の炭化珪素領域）を有する。
ボディ領域２８は、第１の領域２８ａと第２の領域２８ｂを有する。第１の領域２８ａは第３の濃度ピークＰｋ３を有する。また、第２の領域２８ｂは第４の濃度ピークＰｋ４を有する。
ＭＯＳＦＥＴ３００のソース電極１２は、ショットキー領域１２ｘを含む。ショットキー領域１２ｘは、第１のトレンチ２１ａ及び第２のトレンチ２１ｂの中に位置する。
ショットキー領域１２ｘは、ドリフト領域２６に接する。ショットキー領域１２ｘとドリフト領域２６との間は、ショットキー接続である。
分離絶縁層５８は、第１のトレンチ２１ａ及び第２のトレンチ２１ｂの中に位置する。分離絶縁層５８は、第１のゲート電極１６ａとショットキー領域１２ｘとの間を電気的に分離する。また、分離絶縁層５８は、第２のゲート電極１６ｂとショットキー領域１２ｘとの間を電気的に分離する。分離絶縁層５８は、例えば、酸化シリコンである。
ＭＯＳＦＥＴ３００では、ショットキー領域１２ｘ、ドリフト領域２６、ドレイン領域２４、及び、ドレイン電極１４がショットキーバリアダイオード（ＳＢＤ）を構成する。
ＭＯＳＦＥＴ３００に内蔵されたＳＢＤにより、ＭＯＳＦＥＴ１００のオフ動作時に、逆方向電流、いわゆる還流電流を流すことが可能になる。ＳＢＤは、いわゆる還流ダイオードである。
ＭＯＳＦＥＴ３００には、ボディ領域２８とドリフト領域２６との間のｐｎ接合を含むＰＮダイオードも内蔵されている。したがって、このＰＮダイオードに還流電流を流すことも可能である。しかし、ＰＮダイオードに還流電流を流すと、ＭＯＳＦＥＴのオン抵抗が増大し、信頼性不良が生ずることが知られている。オン抵抗の増大は、ＰＮダイオードがバイポーラ動作することで放出されるエネルギーにより、積層欠陥が成長することに起因すると考えられている。
ＳＢＤは、ＰＮダイオードより立ち上がり電圧が低い。したがって、ＭＯＳＦＥＴ３００では、ＰＮダイオードよりも先にＳＢＤが動作する。ＳＢＤはユニポーラ動作するため、積層欠陥は成長せず、信頼性不良が生じない。
また、ＭＯＳＦＥＴ３００では、ショットキー領域１２ｘがドリフト領域２６に接する部分の両側に、ボディ領域２８が設けられている。したがって、ＳＢＤのオフ動作時に、ショットキー領域１２ｘとドリフト領域２６との間の界面が、両側のボディ領域２８から延びる空乏層に覆われる。よって、ＳＢＤのリーク電流が抑制される。
以上、第３の実施形態によれば、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。また、ショートチャネル効果の抑制が可能なＭＯＳＦＥＴが実現できる。また、ジャンクションリーク電流の低減が可能なＭＯＳＦＥＴが実現できる。また、更にゲート絶縁層の信頼性が向上するＭＯＳＦＥＴが実現できる。また、ＳＢＤを内蔵するＭＯＳＦＥＴが実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第１の炭化珪素領域は、低濃度領域と、第１の面と低濃度領域との間に位置し、低濃度領域よりもｎ型不純物濃度の高い高濃度領域を有する点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第４の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ４００である。ＭＯＳＦＥＴ４００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ４００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１９は、第４の実施形態の半導体装置の模式断面図である。図１９は、第１の実施形態の図１に対応する断面である。
ＭＯＳＦＥＴ４００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１のゲート電極１６ａ、第２のゲート電極１６ｂ、第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、層間絶縁層２０を備える。
炭化珪素層１０は、第１のトレンチ２１ａ、第２のトレンチ２１ｂ、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型のコンタクト領域３２（第４の炭化珪素領域）を有する。ドリフト領域２６は、ｎ－型の低濃度領域２６ａとｎ－型の高濃度領域２６ｂとを有する。
ボディ領域２８は、第１の領域２８ａと第２の領域２８ｂを有する。第１の領域２８ａは第１の濃度ピークＰｋ１を有する。また、第２の領域２８ｂは第２の濃度ピークＰｋ２を有する。
ドリフト領域２６は、ｎ－型の低濃度領域２６ａとｎ－型の高濃度領域２６ｂとを有する。
ｎ－型の低濃度領域２６ａは、ドレイン領域２４と第１の面Ｐ１との間に位置する。低濃度領域２６ａは、例えば、窒素（Ｎ）をｎ型不純物として含む。低濃度領域２６ａのｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下である。
ｎ－型の高濃度領域２６ｂは、低濃度領域２６ａと第１の面Ｐ１との間に位置する。高濃度領域２６ｂは、例えば、窒素（Ｎ）をｎ型不純物として含む。高濃度領域２６ｂのｎ型不純物濃度は、低濃度領域２６ａのｎ型不純物濃度よりも高い。高濃度領域２６ｂのｎ型不純物濃度は、例えば、１×１０１５ｃｍ－３以上５×１０１８ｃｍ－３以下である。
ＭＯＳＦＥＴ４００は、低抵抗の高濃度領域２６ｂをボディ領域２８の下部に有する。したがって、ＭＯＳＦＥＴ４００のオン動作時に、ボディ領域２８に形成されたチャネルを抜けた電子が、ドリフト領域２６を横方向に拡散しやすくなる。よって、ＭＯＳＦＥＴ４００のオン抵抗が低減できる。
以上、第４の実施形態によれば、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。また、ショートチャネル効果の抑制が可能なＭＯＳＦＥＴが実現できる。また、ジャンクションリーク電流の低減が可能なＭＯＳＦＥＴが実現できる。
（第５の実施形態）
第５の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図２０は、第５の実施形態の駆動装置の模式図である。駆動装置１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第５の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置１０００の特性が向上する。
（第６の実施形態）
第６の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２１は、第６の実施形態の車両の模式図である。第６の実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１１００の車輪９０が回転する。
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１１００の特性が向上する。
（第７の実施形態）
第７の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２２は、第７の実施形態の車両の模式図である。第７の実施形態の車両１２００は、自動車である。車両１２００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１２００の車輪９０が回転する。
第７の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１２００の特性が向上する。
（第８の実施形態）
第８の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図２３は、第８の実施形態の昇降機（エレベータ）の模式図である。第８の実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第８の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１３００の特性が向上する。
以上、第１ないし第４の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、第５ないし第８の実施形態においては、第１の実施形態の半導体装置を備える場合を例に説明したが、第２ないし第４の実施形態の半導体装置を適用することも可能である。
また、第５ないし第８の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１２ｘ ショットキー領域（第１の部分）
１４ ドレイン電極（第２の電極）
１６ａ 第１のゲート電極
１６ｂ 第２のゲート電極
１８ａ 第１のゲート絶縁層
１８ｂ 第２のゲート絶縁層
２１ａ 第１のトレンチ
２１ｗ 第１の側面
２１ｘ 第１の底面
２１ｂ 第２のトレンチ
２１ｙ 第２の側面
２１ｚ 第２の底面
２６ ドリフト領域（第１の炭化珪素領域）
２６ａ 低濃度領域
２６ｂ 高濃度領域
２８ ボディ領域（第２の炭化珪素領域）
２８ａ 第１の領域
２８ｂ 第２の領域
３０ ソース領域（第３の炭化珪素領域）
３２ コンタクト領域（第４の炭化珪素領域）
５０ マスク材
５２ 開口部
５４ 絶縁膜
５８ 分離絶縁層
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
１０００ 駆動装置
１１００ 車両
１２００ 車両
１３００ 昇降機
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｐｋ１ 第１の濃度ピーク
Ｐｋ２ 第２の濃度ピーク
Ｐｋ３ 第３の濃度ピーク
θ１ 第１の角度
θ２ 第２の角度

Claims (17)

  1. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に位置し、前記第１の方向に延びる第１のトレンチと、
    前記第１の面の側に位置し、前記第１の方向に延びて前記第１のトレンチに隣り合う第２のトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置し、前記第１の面を基準とする深さが前記第１のトレンチ及び前記第２のトレンチよりも深いｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、を含む炭化珪素層と、
    前記第１のトレンチの中に位置する第１のゲート電極と、
    前記第２のトレンチの中に位置する第２のゲート電極と、
    前記第１のゲート電極と前記炭化珪素層との間に位置する第１のゲート絶縁層と、
    前記第２のゲート電極と前記炭化珪素層との間に位置する第２のゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に位置する第１の電極と、
    前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
    を備え、
    前記第２の炭化珪素領域は、前記第１の面を基準とする深さが前記第１のトレンチから前記第２のトレンチに向かう方向に深くなる第１の領域と、前記第１の面を基準とする深さが前記第２のトレンチから前記第１のトレンチに向かう方向に深くなる第２の領域とを含み、
    前記第２の炭化珪素領域は、前記第２の方向に延びる第１の仮想線上のｐ型不純物の第１の濃度分布が、第１の位置で第１の濃度ピークを有し、前記第１の位置よりも前記第２のトレンチに近い第２の位置で第２の濃度ピークを有し、
    前記第１の位置及び前記第２の位置は、前記第１のトレンチと前記第２のトレンチとの間に存在し、
    前記第１のトレンチは、第１の側面と第１の底面を有し、前記第２の炭化珪素領域が前記第１の側面及び前記第１の底面に接し、
    前記第２のトレンチは、第２の側面と第２の底面を有し、前記第２の炭化珪素領域が前記第２の側面及び前記第２の底面に接する、半導体装置。
  2. 前記第１のトレンチから前記第１の位置までの距離と、前記第２のトレンチから前記第２の位置までの距離は、略同一である請求項１記載の半導体装置。
  3. 前記第２の炭化珪素領域は、前記第１の側面に沿い前記第１の面に垂直な第３の方向に延びる第２の仮想線上のｐ型不純物の第２の濃度分布が、第３の位置で第３の濃度ピークを有する請求項１記載の半導体装置。
  4. 前記第１の面を基準とする前記第３の位置までの距離は、前記第１の面を基準とする前記第１のトレンチの深さよりも深い請求項３記載の半導体装置。
  5. 前記第１の電極は、前記第１のトレンチの中に位置する第１の部分を含み、前記第１の部分は前記第１の炭化珪素領域に接する請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の炭化珪素領域は、低濃度領域と、前記第１の面と前記低濃度領域との間に位置し、前記低濃度領域よりもｎ型不純物濃度の高い高濃度領域を有する請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記炭化珪素層は、前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域よりもｐ型不純物濃度が高く、前記第２の炭化珪素領域に接するｐ型の第４の炭化珪素領域を、更に含む請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に位置し、前記第１の方向に延びる第１のトレンチと、
    前記第１の面の側に位置し、前記第１の方向に延びて前記第１のトレンチに隣り合う第２のトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置し、前記第１の面を基準とする深さが前記第１のトレンチ及び前記第２のトレンチよりも深いｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、を含む炭化珪素層と、
    前記第１のトレンチの中に位置する第１のゲート電極と、
    前記第２のトレンチの中に位置する第２のゲート電極と、
    前記第１のゲート電極と前記炭化珪素層との間に位置する第１のゲート絶縁層と、
    前記第２のゲート電極と前記炭化珪素層との間に位置する第２のゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に位置する第１の電極と、
    前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
    を備え、
    前記第２の炭化珪素領域は、前記第１の面を基準とする深さが前記第１のトレンチから前記第２のトレンチに向かう方向に深くなる第１の領域と、前記第１の面を基準とする深さが前記第２のトレンチから前記第１のトレンチに向かう方向に深くなる第２の領域とを含み、
    前記第２の炭化珪素領域は、前記第２の方向に延びる第１の仮想線上のｐ型不純物の第１の濃度分布が、第１の位置で第１の濃度ピークを有し、前記第１の位置よりも前記第２のトレンチに近い第２の位置で第２の濃度ピークを有し、
    前記第１の位置及び前記第２の位置は、前記第１のトレンチと前記第２のトレンチとの間に存在し、
    前記第１の位置及び前記第２の位置のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下である、半導体装置。
  9. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に位置し、前記第１の方向に延びる第１のトレンチと、
    前記第１の面の側に位置し、前記第１の方向に延びて前記第１のトレンチに隣り合う第２のトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置し、前記第１の面を基準とする深さが前記第１のトレンチ及び前記第２のトレンチよりも深いｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、を含む炭化珪素層と、
    前記第１のトレンチの中に位置する第１のゲート電極と、
    前記第２のトレンチの中に位置する第２のゲート電極と、
    前記第１のゲート電極と前記炭化珪素層との間に位置する第１のゲート絶縁層と、
    前記第２のゲート電極と前記炭化珪素層との間に位置する第２のゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に位置する第１の電極と、
    前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
    を備え、
    前記第２の炭化珪素領域は、前記第１の面を基準とする深さが前記第１のトレンチから前記第２のトレンチに向かう方向に深くなる第１の領域と、前記第１の面を基準とする深さが前記第２のトレンチから前記第１のトレンチに向かう方向に深くなる第２の領域とを含み、
    前記第２の炭化珪素領域は、前記第２の方向に延びる第１の仮想線上のｐ型不純物の第１の濃度分布が、第１の位置で第１の濃度ピークを有し、前記第１の位置よりも前記第２のトレンチに近い第２の位置で第２の濃度ピークを有し、
    前記第１の位置及び前記第２の位置は、前記第１のトレンチと前記第２のトレンチとの間に存在し、
    前記第１の位置と前記第１のトレンチとの間、及び、前記第２の位置と前記第２のトレンチとの間の部分のｐ型不純物濃度は、１×１０１７ｃｍ－３以上５×１０１７ｃｍ－３以下である、半導体装置。
  10. 前記第３の位置のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下である請求項３記載の半導体装置。
  11. 請求項１ないし請求項１０いずれか一項記載の半導体装置を備えるインバータ回路。
  12. 請求項１ないし請求項１０いずれか一項記載の半導体装置を備える駆動装置。
  13. 請求項１ないし請求項１０いずれか一項記載の半導体装置を備える車両。
  14. 請求項１ないし請求項１０いずれか一項記載の半導体装置を備える昇降機。
  15. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有し、前記第２の面と前記第１の面との間に位置するｎ型の第１の炭化珪素領域を含む炭化珪素層の前記第１の面の側に、マスク材を形成し、
    前記マスク材に前記第１の方向に延びる開口部を形成し、
    前記開口部をマスクに隣り合う第１のトレンチ及び第２のトレンチを形成し、
    前記マスク材をマスクに前記炭化珪素層の中に前記第１の面の法線に対して前記第２の方向に第１の角度で傾く方向でｐ型不純物をイオン注入する第１のイオン注入を行い、前記第１のトレンチと前記第２のトレンチとの間に、ｐ型の第２の炭化珪素領域の第１の領域を形成し、
    前記マスク材をマスクに前記炭化珪素層の中に前記第１の面の法線に対して前記第２の方向に前記第１の角度と逆方向に第２の角度で傾く方向でｐ型不純物をイオン注入する第２のイオン注入を行い、前記第１のトレンチと前記第２のトレンチとの間に、前記第２の炭化珪素領域の第２の領域を、前記第１の領域に接するように形成し、
    前記第２の炭化珪素領域と前記第１の面との間にｎ型の第３の炭化珪素領域を形成し、
    前記第１のトレンチ及び前記第２のトレンチの中にゲート絶縁層を形成し、
    前記第１のトレンチ及び前記第２のトレンチの中の前記ゲート絶縁層の上にゲート電極を形成し、
    前記炭化珪素層の前記第１の面の側に第１の電極を形成し、
    前記炭化珪素層の前記第２の面の側に第２の電極を形成し、
    前記第２の炭化珪素領域は、前記第２の方向に延びる第１の仮想線上のｐ型不純物の第１の濃度分布が、第１の位置で第１の濃度ピークを有し、前記第１の位置よりも前記第２のトレンチに近い第２の位置で第２の濃度ピークを有し、
    前記第１の位置及び前記第２の位置は、前記第１のトレンチと前記第２のトレンチとの間に存在する半導体装置の製造方法。
  16. 前記第１のトレンチ及び前記第２のトレンチは側面及び底面を有し、前記第１のイオン注入の際に、前記ｐ型不純物を前記側面及び前記底面の一部から前記炭化珪素層に注入し、
    前記第２のイオン注入の際に、前記ｐ型不純物を前記側面の反対側の側面及び前記底面の別の一部から前記炭化珪素層に注入する請求項１５記載の半導体装置の製造方法。
  17. 前記第１のイオン注入及び前記第２のイオン注入の前に、前記第１のトレンチ及び前記第２のトレンチの中に絶縁膜を形成する請求項１５又は請求項１６記載の半導体装置の製造方法。
JP2020049315A 2020-03-19 2020-03-19 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Active JP7458217B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020049315A JP7458217B2 (ja) 2020-03-19 2020-03-19 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US17/006,940 US11355592B2 (en) 2020-03-19 2020-08-31 Semiconductor device, method of manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020049315A JP7458217B2 (ja) 2020-03-19 2020-03-19 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Publications (2)

Publication Number Publication Date
JP2021150503A JP2021150503A (ja) 2021-09-27
JP7458217B2 true JP7458217B2 (ja) 2024-03-29

Family

ID=77746974

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020049315A Active JP7458217B2 (ja) 2020-03-19 2020-03-19 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Country Status (2)

Country Link
US (1) US11355592B2 (ja)
JP (1) JP7458217B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688610B2 (en) * 2020-09-30 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Feature patterning using pitch relaxation and directional end-pushing with ion bombardment
US11901446B2 (en) * 2021-08-18 2024-02-13 Unity Power Technology Limited SiC MOSFET with transverse P+ region
CN116936620A (zh) * 2023-09-14 2023-10-24 凌锐半导体(上海)有限公司 一种碳化硅沟槽栅mosfet的制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002314071A (ja) 2001-04-18 2002-10-25 Denso Corp 炭化珪素半導体装置の製造方法
WO2014061367A1 (ja) 2012-10-18 2014-04-24 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2015023115A (ja) 2013-07-18 2015-02-02 株式会社豊田中央研究所 ショットキーダイオードを内蔵するｆｅｔ
JP2017038001A (ja) 2015-08-11 2017-02-16 株式会社東芝 半導体装置
JP2017055028A (ja) 2015-09-11 2017-03-16 株式会社東芝 半導体装置の製造方法
JP2017059570A (ja) 2015-09-14 2017-03-23 株式会社東芝 半導体装置
JP2018010995A (ja) 2016-07-14 2018-01-18 株式会社豊田中央研究所 炭化珪素半導体装置とその製造方法
JP2018014455A (ja) 2016-07-22 2018-01-25 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5821583A (en) 1996-03-06 1998-10-13 Siliconix Incorporated Trenched DMOS transistor with lightly doped tub
JP4469524B2 (ja) 2001-09-20 2010-05-26 株式会社東芝 半導体装置の製造方法
JP5680326B2 (ja) 2010-04-01 2015-03-04 トヨタ自動車株式会社 半導体装置の製造方法
JP2012004458A (ja) 2010-06-18 2012-01-05 Toshiba Corp 半導体装置およびその製造方法
WO2014122919A1 (ja) 2013-02-05 2014-08-14 三菱電機株式会社 絶縁ゲート型炭化珪素半導体装置及びその製造方法
JP2016100466A (ja) 2014-11-21 2016-05-30 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6032337B1 (ja) 2015-09-28 2016-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法
CN109075201B (zh) * 2016-04-27 2021-05-07 三菱电机株式会社 半导体装置及电力变换装置
US10403712B2 (en) * 2016-06-02 2019-09-03 Infineon Technologies Americas Corp. Combined gate trench and contact etch process and related structure
JP6702556B2 (ja) 2016-10-31 2020-06-03 株式会社東芝 半導体装置及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002314071A (ja) 2001-04-18 2002-10-25 Denso Corp 炭化珪素半導体装置の製造方法
WO2014061367A1 (ja) 2012-10-18 2014-04-24 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2015023115A (ja) 2013-07-18 2015-02-02 株式会社豊田中央研究所 ショットキーダイオードを内蔵するｆｅｔ
JP2017038001A (ja) 2015-08-11 2017-02-16 株式会社東芝 半導体装置
JP2017055028A (ja) 2015-09-11 2017-03-16 株式会社東芝 半導体装置の製造方法
JP2017059570A (ja) 2015-09-14 2017-03-23 株式会社東芝 半導体装置
JP2018010995A (ja) 2016-07-14 2018-01-18 株式会社豊田中央研究所 炭化珪素半導体装置とその製造方法
JP2018014455A (ja) 2016-07-22 2018-01-25 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Also Published As

Publication number Publication date
US20210296447A1 (en) 2021-09-23
JP2021150503A (ja) 2021-09-27
US11355592B2 (en) 2022-06-07

Similar Documents

Publication Publication Date Title
US9029870B2 (en) Semiconductor device and manufacturing method thereof
JP7565542B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7362546B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
CN112310216B (zh) 半导体装置、逆变器电路、驱动装置、车辆及升降机
US11043586B2 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7458217B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11398556B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US10763354B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
US11495665B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US11374122B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevating machine
US11201238B2 (en) Semiconductor device, method of manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP7278902B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11069803B2 (en) Semiconductor device, method of manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
US11121249B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
US20230299192A1 (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator
US11764276B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7581421B2 (ja) 半導体装置の製造方法
JP2023043336A (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230330

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230404

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230530

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231128

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20231205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240318

R151 Written notification of patent or utility model registration

Ref document number: 7458217

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151