JP7445363B2 - 多重化された選択線を有するメモリアレイ - Google Patents

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クロスリファレンス
本特許出願は、２０２１年３月１８日に出願された、「ＭＥＭＯＲＹ ＡＲＲＡＹ ＷＩＴＨ ＭＵＬＴＩＰＬＥＸＥＤ ＳＥＬＥＣＴ ＬＩＮＥＳ」という名称の、Ｖｉｍｅｒｃａｔｉによる国際特許出願番号ＰＣＴ／ＵＳ２０２１／０２２８９７の国内段階出願であり、それは、２０２０年３月２６日に出願された、「ＭＥＭＯＲＹ ＡＲＲＡＹ ＷＩＴＨ ＭＵＬＴＩＰＬＥＸＥＤ ＳＥＬＥＣＴ ＬＩＮＥＳ」という名称の、Ｖｉｍｅｒｃａｔｉによる米国特許出願第１６／８３１，１１６号の優先権を主張するものであり、その各々は、本発明の譲受人に譲渡され、参照によりその全体が本明細書に明示的に組み込まれる。

以下は、一般に、１つまたは複数のメモリシステムに関し、より詳細には、多重化された選択線を有するメモリアレイに関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタルディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用される。情報は、メモリデバイス内のメモリセルをさまざまな状態にプログラムすることによって記憶される。たとえば、バイナリメモリセルは、多くの場合は論理１または論理０によって示される、２つのサポートされる状態のうちの１つにプログラムされてよい。いくつかの実施例では、単一のメモリセルが３つ以上の状態をサポートすることがあり、そのいずれか１つが記憶されることがある。記憶された情報にアクセスするために、デバイスのコンポーネントは、メモリデバイス内の少なくとも１つの記憶された状態を読み出し得る、すなわち感知し得る。情報を記憶するために、デバイスのコンポーネントは、メモリデバイスに状態を書き込み得る、すなわちプログラムし得る。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）などを含む、さまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリ、たとえばＦｅＲＡＭは、外部電源の不在下ですら、延長された時間の期間にわたって、記憶された論理状態を維持し得る。揮発性メモリデバイス、たとえば、ＤＲＡＭは、外部電源から接続解除されたとき、記憶された状態を失い得る。ＦｅＲＡＭは、揮発性メモリに類似した密度を達成することを可能にし得るが、記憶デバイスとしての強誘電体キャパシタの使用により、不揮発性の性質を有し得る。

メモリデバイスを改善することは、一般的に、さまざまなメトリクスの中でもとりわけ、メモリセル密度を増加させること、読み出し／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費量を減少させること、または製造コストを減少させることを含み得る。メモリアレイ内の空間を節約するための、メモリセル密度を増加させるための、またはメモリアレイの全体的な電力使用量を減少させるための改善された解決策が望ましいことがある。

本明細書で開示される実施例による、多重化された選択線を有するメモリアレイをサポートするシステムの一実施例を示す図である。 本明細書で開示される実施例による、多重化された選択線を有するメモリアレイをサポートするメモリダイの一実施例を示す図である。 本明細書で開示される実施例による、多重化された選択線を有するメモリアレイをサポートする回路図の一実施例を示す図である。 本明細書で開示される実施例による、多重化された選択線を有するメモリアレイの一部分の断側面図の一実施例を示す図である。 本明細書で開示される実施例による、多重化された選択線を有するメモリアレイの一部分の断側面図の一実施例を示す図である。 本明細書で開示される実施例による、多重化された選択線を有するメモリアレイの一部分の断側面図の一実施例を示す図である。 本明細書で開示される実施例による、多重化された選択線を有するメモリアレイの一部分の断側面図の一実施例を示す図である。 本明細書で開示される実施例による、多重化された選択線を有するメモリアレイをサポートするメモリデバイスのブロック図である。 本明細書で開示される実施例による多重化された選択線を有するメモリアレイをサポートする１つまたは複数の方法を示すフローチャートである。

いくつかのメモリデバイスは、ディジット線と結合されたメモリセルのアレイを含むことがある。メモリセルは、メモリセルに対してアクセス動作（たとえば、書き込み動作または読み出し動作）を実施するために、ディジット線を使用してセンスコンポーネントと結合されてよい。アレイの密度を増加させるためにディジット線間の距離が減少するにつれて、何らかの望ましくない効果（たとえば、ノイズ）が増加することがある。たとえば、ディジット線がアクセス動作中にアクティブ化される（たとえば、選択され、メモリセルと結合される）とき、アクティブ化されたディジット線と関連づけられる電圧変化は、隣接する選択されていないディジット線に部分的に伝達される（たとえば、容量結合される）ことがある。その結果、ノイズは、メモリアレイの選択されていない部分を通って、アクセス動作中に選択されたディジット線に導入されることがある。メモリアレイは、そのような望ましくない影響を軽減するために１つまたは複数のシャントトランジスタを含むことがある。シャントトランジスタは、選択されたディジット線と選択されていないディジット線との間のじょう乱（ｄｉｓｔｕｒｂａｎｃｅ）を減少させるために使用され得る。しかしながら、シャントトランジスタおよび関連づけられたシャント線は、メモリアレイによって使用されるメモリダイ面積の大きさを増加させ、メモリアレイの全体的な電力使用量を増加させることがある。

アクセス動作中の選択されたディジット線と選択されていないディジット線との間のじょう乱を軽減し、メモリアレイ内で使用されるシャント線またはシャントトランジスタ（または両方）の量を減少させるためのシステム、デバイス、および技法が、本明細書において説明される。たとえば、メモリデバイスのセンスコンポーネントは、選択線のセットと結合されることがある。そのような場合、選択線のセットは、センスコンポーネントの入力とともに多重化されることがある。たとえば、セットの各選択線は、セットのその特定の選択線をセンスコンポーネントと選択的に結合するように構成されたトランジスタと結合されることがある－たとえば、センスコンポーネントと関連づけられた多重化された選択線。さらに、選択線は、メモリセルの選択コンポーネントのトランジスタおよびセンスコンポーネントのうちの１つまたは複数と結合されることがある。そのような実施例では、センスコンポーネントは、複数のディジット線と関連づけられたメモリセルにアクセスするように構成されることがある。そのような場合、単一の選択線は、選択されたディジット線と選択されていないディジット線とを含む、一度に少なくとも２つのディジット線をセンスコンポーネントと結合するように構成され、それによって、他の解決策と比較してメモリアレイによって使用されるダイ面積の大きさを減少させることがある。いくつかの場合、センスコンポーネントは、選択されたディジット線からの信号と選択されていないディジット線からの信号の両方を使用して、読み出し動作を実施するように構成され、それによって、メモリアレイの全体的な電力使用量を減少させることがある。

本開示の特徴は、最初に、図１～図２を参照して説明されるメモリシステムおよびメモリダイの文脈で説明される。本開示の特徴は、図３～図４を参照して説明される文脈的な回路図およびメモリセル構造で説明される。本開示のこれらおよび他の特徴は、図５～図６を参照して説明される多重化された選択線を有するメモリアレイに関係する装置図およびフローチャートによってさらに示され、これらを参照しながら、説明される。

図１は、本明細書で開示される実施例による、多重化された選択線を有するメモリアレイをサポートするシステム１００の一実施例を示す。システム１００は、ホストデバイス１０５と、メモリデバイス１１０と、ホストデバイス１０５をメモリデバイス１１０と結合する複数のチャネル１１５とを含んでよい。システム１００は、１つまたは複数のメモリデバイス１１０を含んでよいが、１つまたは複数のメモリデバイス１１０の態様は、単一のメモリデバイス（たとえば、メモリデバイス１１０）の文脈で説明され得る。

システム１００は、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、車両、または他のシステムなどの電子デバイスの一部分を含んでよい。たとえば、システム１００は、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、セルラー電話、ウェアラブルデバイス、インターネット接続デバイス、車両制御装置などの態様を示してよい。メモリデバイス１１０は、システム１００の１つまたは複数の他のコンポーネントのためのデータを記憶するように動作可能なシステムのコンポーネントであってよい。

システム１００の少なくとも一部分は、ホストデバイス１０５の実施例であってよい。ホストデバイス１０５は、さまざまな実施例の中でもとりわけ、プロセッサ、またはコンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、セルラー電話、ウェアラブルデバイス、インターネット接続デバイス、車両制御装置、もしくは何らかの他の固定された電子デバイスもしくはポータブル電子デバイスの中など、メモリを使用してプロセスを実行するデバイス内の他の回路の実施例であってよい。いくつかの実施例では、ホストデバイス１０５は、ハードウェア、ファームウェア、ソフトウェア、または外部メモリコントローラ１２０の機能を実装するそれらの組み合わせを指すことがある。いくつかの実施例では、外部メモリコントローラ１２０は、ホストまたはホストデバイス１０５と呼ばれることがある。

メモリデバイス１１０は、システム１００によって使用または参照され得る物理メモリアドレス／空間を提供するように動作可能な独立したデバイスまたはコンポーネントであってよい。いくつかの実施例では、メモリデバイス１１０は、１つまたは複数の異なるタイプのホストデバイスと協働するように構成可能であってよい。ホストデバイス１０５とメモリデバイス１１０との間のシグナリングは、信号を変調する変調スキーム、信号を通信するためのさまざまなピン構成、ホストデバイス１０５およびメモリデバイス１１０の物理的パッケージングのためのさまざまなフォームファクタ、ホストデバイス１０５とメモリデバイス１１０との間のクロックシグナリングおよび同期、タイミング慣例、または他の要因、のうちの１つまたは複数をサポートするように動作可能であってよい。

メモリデバイス１１０は、ホストデバイス１０５のコンポーネントのためのデータを記憶するように動作可能であってよい。いくつかの実施例では、メモリデバイス１１０は、ホストデバイス１０５に対するスレーブタイプデバイスとして作用する（たとえば、外部メモリコントローラ１２０を通じてホストデバイス１０５によって提供されるコマンドに応答し、そのコマンドを実行する）ことがある。そのようなコマンドとしては、書き込み動作のための書き込みコマンド、読み出し動作のための読み出しコマンド、リフレッシュ動作のためのリフレッシュコマンド、または他のコマンド、のうちの１つまたは複数があり得る。

ホストデバイス１０５は、外部メモリコントローラ１２０、プロセッサ１２５、基本入力／出力システム（ＢＩＯＳ）コンポーネント１３０、または１つもしくは複数の周辺コンポーネントまたは１つもしくは複数の入力／出力コントローラなどの他のコンポーネント、のうちの１つまたは複数を含んでよい。ホストデバイスのコンポーネントは、バス１３５を使用して互いと結合されてよい。

プロセッサ１２５は、システム１００の少なくとも一部分またはホストデバイス１０５の少なくとも一部分に制御または他の機能を提供するように動作可能であってよい。プロセッサ１２５は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理、ディスクリートハードウェアコンポーネント、またはこれらのコンポーネントの組み合わせであってよい。そのような実施例では、プロセッサ１２５は、さまざまな実施例の中でもとりわけ、中央処理ユニット（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、汎用ＧＰＵ（ＧＰＧＰＵ）、またはシステムオンチップ（ＳｏＣ）の一実施例であってよい。いくつかの実施例では、外部メモリコントローラ１２０は、プロセッサ１２５によって実装されてもよいし、その一部であってもよい。

ＢＩＯＳコンポーネント１３０は、ファームウェアとして動作されるＢＩＯＳを含むソフトウェアコンポーネントであってよく、これは、システム１００またはホストデバイス１０５のさまざまなハードウェアコンポーネントを初期化および稼働し得る。ＢＩＯＳコンポーネント１３０はまた、プロセッサ１２５とシステム１００またはホストデバイス１０５のさまざまなコンポーネントとの間のデータフローを管理し得る。ＢＩＯＳコンポーネント１３０は、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、または他の不揮発性メモリのうちの１つまたは複数に記憶された、プログラムまたはソフトウェアを含んでよい。

メモリデバイス１１０は、デバイスメモリコントローラ１５５と、データ記憶のための所望の容量または指定容量をサポートする１つまたは複数のメモリダイ１６０（たとえば、メモリチップ）とを含んでよい。各メモリダイ１６０は、ローカルメモリコントローラ１６５（たとえば、ローカルメモリコントローラ１６５－ａ、ローカルメモリコントローラ１６５－ｂ、ローカルメモリコントローラ１６５－Ｎ）と、メモリアレイ１７０（たとえば、メモリアレイ１７０－ａ、メモリアレイ１７０－ｂ、メモリアレイ１７０－Ｎ）とを含んでよい。メモリアレイ１７０は、メモリセルの集合（たとえば、１つまたは複数のグリッド、１つまたは複数のバンク、１つまたは複数のタイル、１つまたは複数のセクション）であってよく、各メモリセルは、データの少なくとも１つのビットを記憶するように動作可能である。２つ以上のメモリダイを含むメモリデバイス１１０は、マルチダイメモリ、またはマルチダイパッケージ、またはマルチチップメモリ、またはマルチチップパッケージと呼ばれることがある。

いくつかの場合、メモリアレイ１７０は、各々が記憶コンポーネントを含む１つまたは複数のメモリセルを含み得る。メモリセルは、ワード線と結合された第１のトランジスタと、選択線と結合された第２のトランジスタも含み得る。メモリセルを選択するために、メモリセルの第１のトランジスタと第２のトランジスタの両方が同時にアクティブ化され、それによって、少なくとも２つのディジット線（たとえば、選択されたディジット線と選択されていないディジット線を含む）が一度にセンスコンポーネントと結合され得るようにシャント線の量を減少させ得る。

デバイスメモリコントローラ１５５は、メモリデバイス１１０の動作を制御するように動作可能である、回路、論理、またはコンポーネントを含んでよい。デバイスメモリコントローラ１５５は、ハードウェア、ファームウェア、またはメモリデバイス１１０がさまざまな動作を実施することを可能にする命令を含んでよく、メモリデバイス１１０のコンポーネントに関連するコマンド、データ、または制御情報を受け取る、送る、または実行するように動作可能であってよい。デバイスメモリコントローラ１５５は、外部メモリコントローラ１２０、１つもしくは複数のメモリダイ１６０、またはプロセッサ１２５、のうちの１つまたは複数と通信するように動作可能であってよい。いくつかの実施例では、デバイスメモリコントローラ１５５は、本明細書においてメモリダイ１６０のローカルメモリコントローラ１６５に関連して説明されるメモリデバイス１１０の動作を制御し得る。

いくつかの場合、デバイスメモリコントローラ１５５は、ワード線と結合されたメモリセルの第１のトランジスタをアクティブ化するためにワード線をバイアスし、選択線と結合されたメモリセルの第２のトランジスタをアクティブ化するために選択線をバイアスし得る。デバイスメモリコントローラ１５５は、メモリセルの記憶コンポーネントをディジット線と結合し、ディジット線と結合された第３のトランジスタおよび第２のディジット線と結合された第４のトランジスタをアクティブ化するために第２の選択線をバイアスし得る。そのような場合、デバイスメモリコントローラ１５５は、ディジット線および第２のディジット線をセンスコンポーネントと結合し得る。センスコンポーネントは、ディジット線から受け取られた信号および第２のディジット線から受け取られた信号に基づいて、メモリセル上に記憶される論理状態を決定し得る。

いくつかの実施例では、メモリデバイス１１０は、データまたはコマンドまたは両方をホストデバイス１０５から受け取り得る。たとえば、メモリデバイス１１０は、メモリデバイス１１０がホストデバイス１０５のためのデータを記憶するべきであることを示す書き込みコマンド、またはメモリデバイス１１０はメモリダイ１６０に記憶されたデータをホストデバイス１０５に提供するべきであることを示す読み出しコマンドを受け取り得る。

ローカルメモリコントローラ１６５（たとえば、メモリダイ１６０のローカルにある）は、メモリダイ１６０の動作を制御するように動作可能であってよい。いくつかの実施例では、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と通信する（たとえば、データまたはコマンドまたは両方を受け取るまたは送る）ように動作可能であってよい。いくつかの実施例では、メモリデバイス１１０は、デバイスメモリコントローラ１５５と、ローカルメモリコントローラ１６５とを含まないことがある、または外部メモリコントローラ１２０は、本明細書において説明されるさまざまな機能を実施することがある。したがって、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と通信するように動作可能であってもよいし、他のローカルメモリコントローラ１６５と通信するように動作可能であってもよいし、外部メモリコントローラ１２０、またはプロセッサ１２５、またはそれらの組み合わせと直接的に通信するように動作可能であってもよい。デバイスメモリコントローラ１５５またはローカルメモリコントローラ１６５または両方に含まれ得るコンポーネントの実施例は、信号を（たとえば、外部メモリコントローラ１２０から）受け取るための受信機、信号を（たとえば、外部メモリコントローラ１２０に）送るための送信機、受け取った信号を復号もしくは復調するためのデコーダ、送られることになる信号を符号化もしくは変調するためのエンコーダ、またはデバイスメモリコントローラ１５５もしくはローカルメモリコントローラ１６５もしくは両方の説明される動作をサポートするように動作可能なさまざまな他の回路もしくはコントローラを含んでよい。

外部メモリコントローラ１２０は、システム１００またはホストデバイス１０５のコンポーネント（たとえば、プロセッサ１２５）とメモリデバイス１１０との間の情報、データ、またはコマンドのうちの１つまたは複数の通信を可能にするように動作可能であってよい。外部メモリコントローラ１２０は、ホストデバイス１０５のコンポーネントとメモリデバイス１１０との間で交換される通信を変換または変形してよい。いくつかの実施例では、外部メモリコントローラ１２０またはシステム１００もしくはホストデバイス１０５の他のコンポーネント、あるいは本明細書において説明されるその機能は、プロセッサ１２５によって実装されてよい。たとえば、外部メモリコントローラ１２０は、ハードウェア、ファームウェア、またはソフトウェアであってもよいし、プロセッサ１２５またはシステム１００もしくはホストデバイス１０５の他のコンポーネントによって実装されるそれらの何らかの組み合わせであってもよい。外部メモリコントローラ１２０は、メモリデバイス１１０の外部にあると示されているが、いくつかの実施例では、外部メモリコントローラ１２０、または本明細書において説明されるその機能は、メモリデバイス１１０の１つまたは複数のコンポーネント（たとえば、デバイスメモリコントローラ１５５、ローカルメモリコントローラ１６５）によって実装されてもよいし、またはその逆であってもよい。

ホストデバイス１０５のコンポーネントは、１つまたは複数のチャネル１１５を使用してメモリデバイス１１０と情報を交換し得る。チャネル１１５は、外部メモリコントローラ１２０とメモリデバイス１１０との間の通信をサポートするように動作可能であってよい。各チャネル１１５は、ホストデバイス１０５とメモリデバイスとの間で情報を搬送する伝送媒体の実施例であってよい。各チャネル１１５は、システム１００のコンポーネントと関連づけられた端子間の１つまたは複数の信号経路または伝送媒体（たとえば、導体）を含んでよい。信号経路は、信号を搬送するように動作可能な導電性経路の実施例であってよい。たとえば、チャネル１１５は、ホストデバイス１０５における１つまたは複数のピンまたはパッドとメモリデバイス１１０における１つまたは複数のピンまたはパッドとを含む第１の端子を含んでよい。ピンは、システム１００のデバイスの導電性入力点または出力点の実施例であってよく、ピンは、チャネルの一部として作用するように動作可能であってよい。

チャネル１１５（ならびに関連づけられた信号経路および端子）は、１つまたは複数のタイプの情報を通信することに専用であってよい。たとえば、チャネル１１５は、１つもしくは複数のコマンドおよびアドレス（ＣＡ）チャネル１８６、１つもしくは複数のクロック信号（ＣＫ）チャネル１８８、１つもしくは複数のデータ（ＤＱ）チャネル１９０、１つもしくは複数の他のチャネル１９２、またはそれらの組み合わせを含んでよい。いくつかの実施例では、シグナリングは、シングルデータレート（ＳＤＲ）シグナリングまたはダブルデータレート（ＤＤＲ）シグナリングを使用して、チャネル１１５上で通信されることがある。ＳＤＲシグナリングでは、信号の１つの変調シンボル（たとえば、信号レベル）が、クロックサイクルごとに（たとえば、クロック信号の立ち上がりエッジまたは立ち下がりエッジ上で）登録され得る。ＤＤＲシグナリングでは、信号の２つの変調シンボル（たとえば、信号レベル）が、クロックサイクルごとに（たとえば、クロック信号の立ち上がりエッジと立ち下がりエッジの両方で）登録され得る。

図２は、本明細書で開示される実施例による、多重化された選択線を有するメモリアレイをサポートするメモリダイ２００の一実施例を示す。メモリダイ２００は、図１を参照して説明されるメモリダイ１６０の一実施例であってよい。いくつかの実施例では、メモリダイ２００は、メモリチップ、メモリデバイス、または電子メモリ装置と呼ばれることがある。メモリダイ２００は、各々が異なる論理状態（たとえば、２つ以上の可能な状態のセットのうちのプログラムされた状態）を記憶するようにプログラム可能であってよい１つまたは複数のメモリセル２０５を含んでよい。たとえば、メモリセル２０５は、情報の１ビット（たとえば、論理０または論理１）を一度に記憶するように動作可能であってよい。いくつかの実施例では、メモリセル２０５（たとえば、マルチレベルメモリセル）は、情報の複数のビット（たとえば、論理００、論理０１、論理１０、論理１１）を一度に記憶するように動作可能であってよい。いくつかの実施例では、メモリセル２０５は、図１を参照して説明されるメモリアレイ１７０など、配列をなして配置されてよい。

メモリセル２０５は、プログラム可能な状態を表す状態（たとえば、分極状態または誘電電荷）をキャパシタに記憶し得る。ＤＲＡＭアーキテクチャは、プログラム可能な状態を表す電荷を記憶するために誘電材料を含むキャパシタを含み得る。他のメモリアーキテクチャでは、他の記憶デバイスおよびコンポーネントも可能である。たとえば、非線形誘電材料が用いられることがある。いくつかの場合、そのようなキャパシタは、あるいは、容器（またはセル容器）と呼ばれることがある。

読み出しおよび書き込みなどの動作は、ワード線２１０、ディジット線２１５、および／またはプレート線２２０などのアクセス線をアクティブ化または選択することによって、メモリセル２０５に対して実施されてよい。ワード線２１０、ディジット線２１５、およびプレート線２２０をバイアスする（たとえば、ワード線２１０、ディジット線２１５、またはプレート線２２０に電圧を印加する）ことによって、それらの交点にある単一のメモリセル２０５がアクセスされ得る。ワード線２１０、ディジット線２１５、またはプレート線２２０をアクティブ化または選択することは、それぞれの線に電圧を印加することを含んでよい。

メモリダイ２００は、グリッド状パターンなどのパターンをなして配置されたアクセス線（たとえば、ワード線２１０、ディジット線２１５、およびプレート線２２０）を含んでよい。アクセス線は、メモリセル２０５と結合された導電線であってよく、メモリセル２０５に対してアクセス動作を実施するために使用されてよい。いくつかの実施例では、ワード線２１０は、行線と呼ばれることがある。いくつかの実施例では、ディジット線２１５は、列線またはビット線と呼ばれることがある。アクセス線、行線、列線、ワード線、ディジット線、ビット線、もしくはプレート線、またはそれらの類似物への言及は、理解または動作を失うことなく交換可能である。メモリセル２０５は、ワード線２１０、ディジット線２１５、および／またはプレート線２２０の交点に位置決めされてよい。

メモリセル２０５にアクセスすることは、行デコーダ２２５、列デコーダ２３０、およびプレートドライバ２３５を通じて制御されてよい。たとえば、行デコーダ２２５は、ローカルメモリコントローラ２６５から行アドレスを受け取り、受け取った行アドレスに基づいてワード線２１０をアクティブ化してよい。列デコーダ２３０は、ローカルメモリコントローラ２６５から列アドレスを受け取り、受け取った列アドレスに基づいてディジット線２１５をアクティブ化する。プレートドライバ２３５は、ローカルメモリコントローラ２６５からプレートアドレスを受け取ってよく、受け取ったプレートアドレスに基づいてプレート線２２０をアクティブ化する。たとえば、メモリダイ２００は、ＷＬ＿１～ＷＬ＿Ｍとラベル付与された複数のワード線２１０と、ＤＬ＿１～ＤＬ＿Ｎとラベル付与された複数のディジット線２１５とを含むことがあり、ここで、ＭおよびＮはメモリアレイの大きさに依存する。したがって、ワード線２１０およびディジット線２１５、たとえば、ＷＬ＿１およびＤＬ＿３をアクティブ化することによって、それらの交点にあるメモリセル２０５がアクセスされ得る。２次元構成または３次元構成のどちらかにおける、ワード線２１０とディジット線２１５の交点は、メモリセル２０５のアドレスと呼ばれることがある。

メモリセル２０５は、記憶コンポーネント２４０（たとえば、キャパシタ、容器）と、選択コンポーネント２４５（スイッチングコンポーネントと呼ばれることがある）とを含んでよい。選択コンポーネント２４５は、１つまたは複数のトランジスタ（たとえば、直列構成で接続された２つのトランジスタ）を含んでもよいし、２つのコンポーネント間の電子通信を選択的に確立または確立解除する、他の任意のタイプのスイッチデバイスを含んでもよい。記憶コンポーネント２４０の第１のノードは、選択コンポーネント２４５と結合されてよく、記憶コンポーネント２４０の第２のノードは、電圧源と結合されてよい。いくつかの場合、電圧源は、Ｖｐｌなどのセルプレート基準電圧であってもよいし、Ｖｓｓなど、接地されてもよい。いくつかの場合、電圧源は、プレート線ドライバと結合されたプレート線２２０の一実施例であってよい。選択コンポーネント２４５は、図１ではコンポーネントを示すことの明快さを改善するために省略されている選択線とさらに結合されてよい。そのような場合、選択線は、メモリセル２０５をディジット線２１５と選択的に結合するように構成され得る。選択コンポーネント２４５のための構成の実施例は、図３および図４Ａ～図４Ｄを参照して説明される。

メモリセル２０５を選択または選択解除することは、選択コンポーネント２４５をアクティブ化または非アクティブ化することによって達成され得る。言い換えれば、記憶コンポーネント２４０は、選択コンポーネント２４５を使用してディジット線２１５と電子通信し得る。たとえば、記憶コンポーネント２４０は、選択コンポーネント２４５が非アクティブ化されているとき、ディジット線２１５から絶縁されてよく、記憶コンポーネント２４０は、選択コンポーネント２４５がアクティブ化されているとき、ディジット線２１５と結合されてよい。いくつかの場合、選択コンポーネント２４５は少なくともトランジスタを含み、その動作は、トランジスタゲートに電圧を印加することによって制御されてよく、トランジスタゲートとトランジスタソースとの間の電圧差動は、トランジスタの閾値電圧よりも大きくてもよいし、小さくてもよい。いくつかの場合、選択コンポーネント２４５は、ｐ型トランジスタを含んでもよいし、ｎ型トランジスタを含んでもよい。いくつかの場合、選択コンポーネント２４５は、少なくとも縦型トランジスタを含むことがある。ワード線２１０は、選択コンポーネント２４５のゲートと電子通信することがあり、電圧がワード線２１０に印加されたことに基づいて選択コンポーネント２４５をアクティブ化／非アクティブ化し得る。

いくつかの場合、メモリセル２０５の選択コンポーネント２４５は、２つのトランジスタ（たとえば、第１のトランジスタおよび第２のトランジスタ）を含むことがある。そのような場合、メモリセル２０５を選択することは、選択コンポーネント２４５の第１のトランジスタと結合されたワード線２１０をバイアスすることを含んでよい。ワード線２１０をバイアスすることはまた、バイアスされたワード線２１０と結合された追加のメモリセル２０５を選択することがある。さらに、選択されたメモリセル２０５をディジット線２１５と結合することは、選択コンポーネント２４５の第２のトランジスタと結合された選択線をバイアスすることを含むことがある。このようにして、メモリセル２０５を選択して、選択されたメモリセル２０５を結合することは、選択コンポーネント２４５の第１のトランジスタおよび第２のトランジスタをアクティブ化することを含むことがある。言い換えれば、バイアスされたワード線２１０によって選択されている（たとえば、選択コンポーネント２４５の第１のトランジスタがアクティブ化される）追加のメモリセル２０５は、それぞれのディジット線２１５と結合解除されたままであることがある（たとえば、選択コンポーネント２４５の第２のトランジスタが非アクティブ化される）。

ワード線２１０は、メモリセル２０５に対してアクセス動作を実施するために使用されるメモリセル２０５と電子通信する導電線であってよい。いくつかのアーキテクチャでは、ワード線２１０は、メモリセル２０５の選択コンポーネント２４５のゲート（たとえば、第１のトランジスタのゲート）と電子通信することがあり、メモリセルの選択コンポーネント２４５を制御するように動作可能であることがある。いくつかのアーキテクチャでは、ワード線２１０は、メモリセル２０５のキャパシタのノードと電子通信することがあり、メモリセル２０５は、選択コンポーネントを含まないことがある。

ディジット線２１５は、センスコンポーネント２５０とメモリセル２０５を接続する導電線であってよい。いくつかのアーキテクチャでは、メモリセル２０５は、アクセス動作の一部分の間にディジット線２１５と選択的に結合されてよい。たとえば、メモリセル２０５のワード線２１０および選択コンポーネント２４５は、メモリセル２０５の記憶コンポーネント２４０およびディジット線２１５を選択的に結合および／または絶縁するように動作可能であってよい。いくつかのアーキテクチャでは、メモリセル２０５は、ディジット線２１５と電子通信（たとえば、絶え間ない）してよい。

プレート線２２０は、メモリセル２０５に対してアクセス動作を実施するために使用される、メモリセル２０５と電子通信する導電線であってよい。プレート線２２０は、記憶コンポーネント２４０のノード（たとえば、セル底部）と電子通信してよい。プレート線２２０は、ディジット線２１５と協調して、メモリセル２０５のアクセス動作中に記憶コンポーネント２４０をバイアスしてもよい。

センスコンポーネント２５０は、メモリセル２０５の記憶コンポーネント２４０上に記憶される状態（たとえば、分極状態または電荷）を決定し、検出された状態に基づいてメモリセル２０５の論理状態を決定し得る。センスコンポーネント２５０は、メモリセル２０５の信号出力を増幅する１つまたは複数のセンス増幅器を含んでよい。センスコンポーネント２５０は、ディジット線２１５にわたってメモリセル２０５から受け取った信号を基準信号２５５（たとえば、基準電圧）と比較し得る。メモリセル２０５の検出された論理状態は、センスコンポーネント２５０の出力として（たとえば、入力／出力２６０に）提供されてよく、検出された論理状態を、メモリダイ２００を含むメモリデバイス１１０の別のコンポーネントに示してよい。読み出し動作中、メモリセル２０５のキャパシタは、その対応するディジット線２１５に信号を出力する（たとえば、電荷を放電する）ことがある。信号は、ディジット線２１５の電圧を変化させ得る。センスコンポーネント２５０は、ディジット線２１５にわたってメモリセル２０５から受け取った信号を基準信号２５５（たとえば、基準電圧）と比較するように構成し得る。センスコンポーネント２５０は、比較に基づいてメモリセル２０５の記憶される状態を決定し得る。

たとえば、ディジット線２１５が基準信号２５５よりも高い電圧を有する場合、センスコンポーネント２５０は、メモリセル２０５の記憶される状態が論理１であることを決定し得、ディジット線２１５が基準信号２５５よりも低い電圧を有する場合、センスコンポーネント２５０は、メモリセル２０５の記憶される状態が論理０であることを決定し得る。いくつかの場合、基準信号２５５は、選択されていないディジット線を使用して生成されることがあり、これは、センスコンポーネント２５０に、選択されたディジット線からの信号および選択されていないディジット線からの信号を使用して差動センシングの一形態を実施させ得る。センスコンポーネント２５０は、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含んでよい。いくつかの場合、センスコンポーネント２５０は、別のコンポーネント（たとえば、列デコーダ２３０、行デコーダ２２５）の一部であってよい。いくつかの場合、センスコンポーネント２５０は、行デコーダ２２５または列デコーダ２３０と電子通信することがある。いくつかの場合、センスコンポーネント２５０は、読み出し動作中にディジット線２１５のセットと選択的に結合するように構成されることがある。

ローカルメモリコントローラ２６５は、さまざまなコンポーネント（たとえば、行デコーダ２２５、列デコーダ２３０、プレートドライバ２３５、およびセンスコンポーネント２５０）を通じてメモリセル２０５の動作を制御し得る。ローカルメモリコントローラ２６５は、図１を参照して説明されるローカルメモリコントローラ１６５の一実施例であってよい。いくつかの実施例では、行デコーダ２２５、列デコーダ２３０、およびプレートドライバ２３５、およびセンスコンポーネント２５０、のうちの１つまたは複数は、ローカルメモリコントローラ２６５と同じ場所に設置されてよい。ローカルメモリコントローラ２６５は、１つまたは複数の異なるメモリコントローラ（たとえば、ホストデバイス１０５と関連づけられた外部メモリコントローラ１２０、メモリダイ２００と関連づけられた別のコントローラ）からコマンドまたはデータのうちの１つまたは複数を受け取り、そのコマンドまたはデータ（または両方）を、メモリダイ２００によって使用可能な情報に変形し、メモリダイ２００に対して１つまたは複数の動作を実施し、この１つまたは複数の動作を実施することに基づいてメモリダイ２００からホストデバイス１０５にデータを通信するように動作可能であってよい。ローカルメモリコントローラ２６５は、ターゲットワード線２１０、ターゲットディジット線２１５、およびターゲットプレート線２２０をアクティブ化するために、行信号および列アドレス信号を生成し得る。ローカルメモリコントローラ２６５はまた、メモリダイ２００の動作中に使用されるさまざまな電圧または電流を生成および制御し得る。一般に、本明細書において論じられる印加される電圧または電流の振幅、形状、または持続時間は変化してよく、メモリダイ２００を動作させる際に論じられるさまざまな動作に関して異なってよい。

ローカルメモリコントローラ２６５は、メモリダイ２００の１つまたは複数のメモリセル２０５に対して１つまたは複数のアクセス動作を実施するように動作可能であってよい。アクセス動作の実施例としては、とりわけ、書き込み動作、読み出し動作、リフレッシュ動作、プリチャージ動作、またはアクティブ化動作があり得る。いくつかの実施例では、アクセス動作は、さまざまなアクセスコマンド（たとえば、ホストデバイス１０５からの）に応答してローカルメモリコントローラ２６５によって実施されてもよいし、これによって協調されてもよい。ローカルメモリコントローラ２６５は、本明細書において列挙されていない他のアクセス動作またはメモリセル２０５にアクセスすることに直接的に関連しないメモリダイ２００の動作に関係する他の動作を実施するように動作可能であってよい。

ローカルメモリコントローラ２６５は、メモリダイ２００の１つまたは複数のメモリセル２０５に対して書き込み動作（たとえば、プログラミング動作）を実施するように動作可能であってよい。書き込み動作中、メモリダイ２００のメモリセル２０５は、所望の論理状態を記憶するようにプログラムされてよい。ローカルメモリコントローラ２６５は、それに対して書き込み動作を実施するターゲットメモリセル２０５を識別し得る。ローカルメモリコントローラ２６５は、ターゲットメモリセル２０５と結合されたターゲットワード線２１０、ターゲットディジット線２１５、およびターゲットプレート線２２０を識別し得る。ローカルメモリコントローラ２６５は、ターゲットメモリセル２０５にアクセスするために、ターゲットワード線２１０、ターゲットディジット線２１５、およびターゲットプレート線２２０をアクティブ化し（たとえば、ワード線２１０、ディジット線２１５、またはプレート線２２０に電圧を印加し）得る。ローカルメモリコントローラ２６５は、メモリセル２０５の記憶コンポーネント２４０に特定の状態（たとえば、電荷）を記憶するために、書き込み動作中にディジット線２１５に特定の信号（たとえば、書き込みパルス）を印加し得る。書き込み動作の一部として使用されるパルスは、持続時間にわたって１つまたは複数の電圧レベルを含んでよい。

ローカルメモリコントローラ２６５は、メモリダイ２００の１つまたは複数のメモリセル２０５に対して読み出し動作（たとえば、センス動作）を実施するように動作可能であってよい。読み出し動作中、メモリダイ２００のメモリセル２０５に記憶された論理状態が決定され得る。ローカルメモリコントローラ２６５は、それに対して読み出し動作を実施するターゲットメモリセル２０５を識別し得る。ローカルメモリコントローラ２６５は、ターゲットメモリセル２０５と結合されたターゲットワード線２１０、ターゲットディジット線２１５、およびターゲットプレート線２２０を識別し得る。ローカルメモリコントローラ２６５は、ターゲットメモリセル２０５にアクセスするために、ターゲットワード線２１０、ターゲットディジット線２１５、およびターゲットプレート線２２０をアクティブ化し（たとえば、ワード線２１０、ディジット線２１５、またはプレート線２２０に電圧を印加し）得る。ターゲットメモリセル２０５は、アクセス線をバイアスすることに応答して、センスコンポーネント２５０に信号を転送し得る。センスコンポーネント２５０は、信号を増幅し得る。ローカルメモリコントローラ２６５は、センスコンポーネント２５０をアクティブ化し（たとえば、センスコンポーネントをラッチし）、それによって、メモリセル２０５から受け取った信号を基準信号２５５と比較し得る。その比較に基づいて、センスコンポーネント２５０は、メモリセル２０５上に記憶される論理状態を決定してよい。

図３は、本明細書で開示される実施例による、多重化された選択線を有するメモリアレイをサポートする回路図３００の一実施例を示す。回路図３００は、メモリセル３０５（図２を参照して説明されるメモリセル２０５の実施例であってよい）と、ディジット線３１０（図２を参照して説明されるディジット線２１５の実施例であってよい）と、プレート線３１５（図２を参照して説明されるプレート線２２０の実施例であってよい）と、トランジスタ３２０（図２を参照して説明される実施例選択コンポーネント２４５であってよい）と、ワード線３２５（図２を参照して説明されるワード線２１０の一実施例であってよい）と、選択線３３０と、センスコンポーネント３３５（図２を参照して説明されるセンスコンポーネント２５０の一実施例であってよい）とを含む。回路図３００は、４０のメモリセルと８つのディジット線３１０と５つのワード線３２５と１つのプレート線３１５とを含むメモリアレイを示し得る。

メモリセル３０５は、メモリセル３０５の論理状態を記憶するように構成された記憶コンポーネント（図２を参照して説明される記憶コンポーネント２４０の一実施例であってよい）を含んでよい。いくつかの場合、メモリセル３０５は、ディジット線３１０およびプレート線３１５と結合されることがある。たとえば、メモリセル３０５－ａは、ディジット線３１０－ａおよびプレート線３１５－ａと結合されることがある。別の実施例では、メモリセル３０５－ｂは、ディジット線３１０－ｂおよびプレート線３１５－ｂと結合されることがある。いくつかの場合、メモリセル３０５は、複数のトランジスタ３２０を含み得る。たとえば、メモリセル３０５－ａは、２つのトランジスタ（たとえば、トランジスタ３２０－ａおよびトランジスタ３２０－ｂ）を含むことがある。トランジスタ３２０－ａとトランジスタ３２０－ｂは、直列構成で構成されてよい。トランジスタ３２０－ａのゲートは、メモリセル３０５－ａの記憶コンポーネントおよびワード線３２５とさらに結合されてよい。そのような場合、ワード線３２５は、アクセス動作のためにメモリセル３０５－ａを選択するように構成されることがある。トランジスタ３２０－ｂのゲートは、ディジット線３１０－ａおよび選択線３３０－ａとさらに結合されることがある。そのような場合、選択線３３０－ａは、メモリセル３０５－ａをディジット線３１０－ａと選択的に結合するように構成されることがある。一実施例では、トランジスタ３２０－ａおよびトランジスタ３２０－ｂは、記憶コンポーネントとディジット線３１０－ａとの間にあることがある。他の実施例では、トランジスタ３２０－ａは、記憶コンポーネントとディジット線３１０－ａとの間にあることがあり、トランジスタ３２０－ｂは、記憶コンポーネントとプレート線３１５との間にあることがある。

他の実施例では、トランジスタ３２０－ｄとトランジスタ３２０－ｃが直列構成で構成され得る場合、メモリセル３０５－ｂは、２つのトランジスタ（たとえば、トランジスタ３２０－ｄおよびトランジスタ３２０－ｃ）を含み得る。トランジスタ３２０－ｄのゲートは、メモリセル３０５－ｂの記憶コンポーネントおよびワード線３２５とさらに結合されてよい。トランジスタ３２０－ｃのゲートは、ディジット線３１０－ｂおよび選択線３３０－ｂとさらに結合されることがある。いくつかの場合、トランジスタ３２０－ｃは、ディジット線３１０－ｂをセンスコンポーネント３３５と選択的に結合するように構成されることがある。一実施例では、トランジスタ３２０－ｃおよびトランジスタ３２０－ｄは、記憶コンポーネントとディジット線３１０－ｂとの間にあることがある。他の実施例では、トランジスタ３２０－ｄは、記憶コンポーネントとディジット線３１０－ｂとの間にあることがあり、トランジスタ３２０－ｃは、記憶コンポーネントとプレート線３１５との間にあることがある。

メモリアレイは、たとえば、メモリセル３０５－ａに対して読み出し動作を実施する命令を含むコマンドを受け取り得る。メモリセル３０５－ａの記憶コンポーネントは、両方のトランジスタ－たとえば、ワード線３２５によってアクティブ化されるトランジスタ３２０－ａおよび選択線３３０－ａによってアクティブ化されるトランジスタ３２０－ｂ－がアクティブ化されるとき、ディジット線３１０－ａと結合され得る。トランジスタ３２０－ａとトランジスタ３２０－ｂの場所は交換可能であってよい。バイアスされたワード線３２５は、バイアスされたワード線３２５と結合されたメモリセル３０５（たとえば、ワード線３２５が、バイアスされたワード線３２５と結合されたトランジスタ３２０－ａをアクティブ化するためにバイアスされたときは、メモリセル３０５－ａ、ワード線３２５が、バイアスされたワード線３２５と結合されたトランジスタ３２０－ｄをアクティブ化するためにバイアスされたときは、メモリセル３０５－ｂ）をアクティブ化または選択し得る。そのような場合、トランジスタ３２０－ｂは、ワード線と選択線の両方がメモリセル３０５－ａをディジット線３１０－ａと結合するためにバイアスされるように、メモリセル３０５－ａに関する追加の自由度を提供し得る。

たとえば、選択されたメモリセルの１つ（たとえば、メモリセル３０５－ａ）は、トランジスタ３２０－ｂをアクティブ化するために選択線の１つ（たとえば、選択線３３０－ａ）をバイアス（たとえば、アクティブ化）し、ワード線の１つ（たとえば、ワード線３２５）をバイアス（たとえば、アクティブ化）することによって、それぞれのディジット線（たとえば、ディジット線３１０－ａ）と結合され得るが、ワード線３２５と結合された他のメモリセル（たとえば、メモリセル３０５－ｂ）は、選択線の１つ（たとえば、選択線３３０－ｂ）をバイアスすることに基づいてディジット線３１０－ｂから結合解除されたままであり得る。たとえば、メモリセル３０５－ｂは、選択線３３０－ｂのバイアスに基づいて、ディジット線３１０－ｂから絶縁されたままであることがある。いくつかの場合、選択線３３０－ｂは、トランジスタ３２０－ｃのゲートと結合され、メモリセル３０５－ｂをセンスコンポーネント３３５と結合するように構成されることがある。選択線３３０－ａはディジット線３１０－ａと平行であってよく、選択線３３０－ｂはディジット線３１０－ｂと平行であってよい。いくつかの場合、トランジスタ３２０－ｂおよびトランジスタ３２０－ｃによって提供される追加の自由度は、センスコンポーネント３３５を複数のディジット線３１０と共有することを容易にし得る。たとえば、センスコンポーネント３３５は、ディジット線３１０－ａおよびディジット線３１０－ｂによって共有されることがある。

ワード線３２５または選択線３３０のいずれもバイアスされない場合、メモリセル３０５は、ディジット線３１０から絶縁され、それによって、分極の消失を防止し得る。ワード線３２５または選択線３３０の一方がバイアスされる場合、メモリセル３０５は、引き続きディジット線３１０から絶縁され得る。しかしながら、ワード線３２５と選択線３３０の両方がメモリセル３０５（たとえば、メモリセル３０５－ａ）のために同時にバイアスされる場合、メモリセル３０５は、ディジット線３１０と結合され、それによって、アクセス動作（たとえば、読み出し動作または書き込み動作）を容易にするためにバイアスされ得る。

回路図３００は、ディジット線３１０およびセンスコンポーネント３３５と結合され、１つまたは複数のディジット線３１０をセンスコンポーネント３３５と選択的に結合するように構成された１つまたは複数のトランジスタ３２０を含み得る。たとえば、シャントトランジスタ３４５－ａは、ディジット線３１０－ａをセンスコンポーネント３３５と選択的に結合することがある。回路図３００は、シャント線３４０も含み得る。いくつかの場合、シャント線３４０は、選択線と呼ばれることがある。シャント線３４０は、シャントトランジスタ３４５－ａのゲートおよびシャントトランジスタ３４５－ｂのゲートと結合され得る。いくつかの場合、シャントトランジスタ３４５－ｂは、ディジット線３１０－ｂおよびセンスコンポーネント３３５と結合されることがあり、その場合、シャントトランジスタ３４５－ｂがディジット線３１０－ｂをセンスコンポーネント３３５と選択的に結合し得る。シャント線３４０は、センスコンポーネント３３５の第１のノードをディジット線３１０－ａと、センスコンポーネント３３５の第２のノードをディジット線３１０－ｂと結合し得る。シャント線３４０は、ディジット線３１０－ａと結合されたシャントトランジスタ３４５－ａをアクティブ化し、ディジット線３１０－ｂと結合されたシャントトランジスタ３４５－ｂをアクティブ化するためにアクティブ化され（たとえば、バイアスされ）得る。そのような場合、センスコンポーネント３３５がディジット線３１０－ａおよびディジット線３１０－ａに結合され得るように、シャント線３４０を介してシャントトランジスタ３４５－ａのゲートおよびシャントトランジスタ３４５－ｂのゲートに電圧が印加されてよい。したがって、単一の選択線（たとえば、シャント線３４０）は、複数の異なるディジット線３１０をセンスコンポーネント３３５に結合し、それによって、メモリアレイ内の選択線３３０の量を減少させるように構成され得る。

センスコンポーネント３３５は、ディジット線３１０－ａから受け取られる信号およびディジット線３１０－ｂから受け取られる信号に基づいて、メモリセル３０５－ａに記憶される論理状態を決定し得る。選択線３３０－ｂは、その関連づけられたトランジスタを非アクティブ化させるためにバイアスされるので、ディジット線３１０－ｂから受け取られる信号は、ディジット線３１０－ｂが１つまたは複数のメモリセル３０５から結合解除されることに基づいてよい。ディジット線３１０－ａから受け取られる信号は、ワード線３２５および選択線３３０－ａがそれらのそれぞれのトランジスタをアクティブ化させるためにバイアスされることに基づいてメモリセル３０５－ａに記憶される状態に基づいてよい。そのような場合、センスコンポーネント３３５は、差動センス動作の一実施例を実施してよい。たとえば、センスコンポーネント３３５は、シャント線３４０を使用して、選択されたディジット線（たとえば、ディジット線３１０－ａ）と選択されていないディジット線（たとえば、ディジット線３１０－ｂ）の両方を使用して論理状態を決定し得る。選択されていないディジット線からの信号を基準信号として使用することは、基準信号が、メモリデバイス内のプロセス変化または消耗関連の変化を追跡し、それによって、より信頼性の高いセンス動作を提供することを可能にし得る。センスコンポーネント３３５は、センスコンポーネント３３５によって論理状態を決定することに基づいて、メモリセル３０５－ａの記憶コンポーネントに記憶される論理状態を出力し得る。

センスコンポーネント３３５の１つまたは複数の入力は、選択線（たとえば、シャント線３４０）を使用する多重化技法を使用して複数のディジット線３１０の１つと選択的に結合され得る。いくつかの場合、単一の選択線（たとえば、シャント線３４０）は、各ディジット線に対して１つである２つのトランジスタを使用して２つのディジット線をセンスコンポーネント３３５と結合するように構成されることがある。たとえば、シャント線３４０は、シャントトランジスタ３４５－ａを使用してセンスコンポーネント３３５の第１の入力をディジット線３１０－ａと、シャントトランジスタ３４５－ｂを使用してセンスコンポーネント３３５の第２の入力をディジット線３１０－ｂと結合するように構成されることがある。いくつかの場合、選択線３３０のセットの間でセンスコンポーネント３３５を共有することは、センシング回路によって占められる全体的な回路面積を減少させ得る。そのような面積減少は、メモリデバイスの総面積を減少させ得、これは、メモリセル３０５を含むメモリアレイをサポートする基板内で異なる機能回路（たとえば、サブワード線ドライバ）を追加することを容易にし得る。いくつかの場合、センス回路の大きさを減少させることは、一般的に、より高度な機能－たとえば、全電荷抽出機能、閾値電圧補償機能－をセンスコンポーネント３３５に組み込むことを容易にし得る。いくつかの場合、多重化された選択線３３０を有するセンスコンポーネント３３５は、多重化された選択線を有するそのようなセンスコンポーネントを利用し得る異なるメモリ技術（たとえば、ＦｅＲＡＭ、ＤＲＡＭ、３Ｄ ＸＰｏｉｎｔ（商標）メモリ）の間の交差学習を活用することを容易にすることがある。

さらに、センスコンポーネント３３５が多重化された選択線３３０のセットと結合されていることによって提供される追加の自由度は、メモリアレイ内のシャント線（たとえばシャント線３４０）またはシャントトランジスタ（たとえば、シャントトランジスタ３４５－ａおよびシャントトランジスタ３４５－ｂ）を使用してアクセス動作中の選択されたディジット線と選択されていないディジット線との間のじょう乱を軽減することに関係するいくつかの問題を緩和し得る。いくつかの場合、メモリアレイ内でシャント線（たとえばシャント線３４０）またはシャントトランジスタ（たとえば、シャントトランジスタ３４５－ａおよびシャントトランジスタ３４５－ｂ）を実装することは、アレイの増加された大きさ、読み出しディスターブの発生の増加、および全体的な電力使用量の増加をもたらすことがある。メモリアレイを含むメモリデバイスの文脈では、読み出しディスターブは、ディジット線３１０－ａ（たとえば、選択されていないディジット線３１０－ｂの隣のディジット線）がアクティブ化される（たとえば、センスコンポーネント３３５を使用してメモリセル３０５－ａに記憶された論理状態を読み出すためにメモリセル３０５－ａと結合される）とき、選択されていないディジット線３１０と結合されたメモリセル３０５に記憶された論理状態に対する悪影響を指すことがある。ディジット線３１０－ａと関連づけられた電圧変化の一部は、ディジット線３１０－ｂに（たとえば、容量結合を通じて）結合されるが、他のメモリセル３０５に記憶される論理状態は、そのような電圧変化から保護されてよい。

いくつかのメモリシステムでは、シャント線（たとえばシャント線３４０）およびシャントトランジスタ（たとえば、シャントトランジスタ３４５－ａおよびシャントトランジスタ３４５－ｂ）は、アクセス動作中にディジット線間の結合またはディジット線とプレート線との間の結合によって引き起こされるメモリセル上でのじょう乱を軽減するために使用されることがある。シャント線（たとえばシャント線３４０）およびシャントトランジスタ（たとえば、シャントトランジスタ３４５－ａおよびシャントトランジスタ３４５－ｂ）は、ダイ面積を使い果たし、メモリアレイの追加のメモリセルなどの他の回路に使用されてもよい電力を消費する。シャント線（たとえばシャント線３４０）およびシャントトランジスタ（たとえば、シャントトランジスタ３４５－ａおよびシャントトランジスタ３４５－ｂ）の量を減少させるために、メモリセルは、それぞれワード線３２５および選択線３３０と結合された２つのトランジスタとともに構成されてよく、シャント線３４０は、２つのディジット線３１０をセンスコンポーネント３３５と一度に結合するように構成されてよい。このようにして、読み出しディスターブは、２つのトランジスタを含むメモリセル３０５によって、およびシャント線（たとえばシャント線３４０）またはシャントトランジスタ（たとえば、シャントトランジスタ３４５－ａおよびシャントトランジスタ３４５－ｂ）の量を減少させ、それによって、メモリアレイによって占められる面積を減少させ、メモリアレイのコストを減少させ、シャント電力を除去することによって軽減され得る。そのような場合、選択線（たとえば、シャント線３４０）は、センスコンポーネント３３５が選択線３３０を基準電圧として使用し得るように、シャント線またはシャントトランジスタが存在し得るときの距離と比較して、センスコンポーネント３３５により近くてよい。

図４Ａは、本明細書で開示される実施例による、多重化された選択線を有するメモリアレイの一部分の断側面図４００－ａの一実施例を示す。断側面図４００－ａは、２つのトランジスタを含むメモリセルの構成の一実施例を示す。断側面図４００－ａは、ディジット線４１０－ａ（図２および図３を参照して説明されるディジット線２１５またはディジット線３１０の実施例であってよい）、プレート線４１５－ａ（図２および図３を参照して説明されるプレート線２２０またはプレート線３１５の一実施例であってよい）、トランジスタ４２０－ａおよびトランジスタ４２０－ｂ（図２および図３を参照して説明される選択コンポーネント２４５またはトランジスタ３２０の実施例であってよい）、ワード線４２５－ａ（図２および図３を参照して説明されるワード線２１０またはワード線３２５の一実施例であってよい）、ならびに選択線４３０－ａ（図３を参照して説明される選択線３３０の一実施例であってよい）を示す。さらに、断側面図４００－ａは、メモリセル（図２および図３を参照して説明されるメモリセル２０５またはメモリセル３０５の一実施例であってよい）に含まれる記憶コンポーネント４０５－ａ（たとえば、容器）を示す。

記憶コンポーネント４０５－ａは、第１の端４３５－ａと、第２の端４４０－ａとを含み得る。第１の端４３５－ａは、プレート線４１５－ａと結合されてよい。第２の端４４０－ａは、トランジスタ４２０－ａと結合されてよい。そのような場合、メモリセルの記憶コンポーネント４０５－ａは、プレート線４１５－ａの上面に対して下に凹であってよい。メモリセルの形状（たとえば、記憶コンポーネント４０５－ａの凹状）は、隣接するメモリセルからメモリセルを絶縁するように構成されてよい。たとえば、メモリセルの形状は、ディジット線４１０－ａをプレート線４１５－ａから絶縁するように構成されることがある。いくつかの実施例では、メモリセルの形状（たとえば、記憶コンポーネント４０５－ａの凹状）は、メモリセルを一緒に短絡させるように構成されることがある。

メモリアレイの部分は、２つのトランジスタ（たとえば、トランジスタ４２０－ａおよびトランジスタ４２０－ｂ）を含み得る。トランジスタ４２０－ａと４２０－ｂは、直列構成で配置されてよい。たとえば、トランジスタ４２０－ａは、記憶コンポーネント４０５－ａと結合されてよく、トランジスタ４２０－ｂは、ディジット線４１０－ｂと結合されてよい。そのような場合、第１のトランジスタ（たとえば、トランジスタ４２０－ａ）および第２のトランジスタ（たとえば、トランジスタ４２０－ｂ）は、記憶コンポーネント４０５－ａとディジット線４１０－ａの間にあってよい。トランジスタ４２０－ａのゲートは、ワード線４２５－ａと結合されてよい。トランジスタ４２０－ｂのゲートは、選択線４３０－ａと結合されてよい。

両方のトランジスタ（たとえば、トランジスタ４２０－ａおよびトランジスタ４２０－ｂ）が記憶コンポーネント４０５－ａの一方の側にあるとき、メモリセルの動作は、一方のトランジスタが記憶コンポーネント４０５－ａの一方の側にあり、他方のトランジスタが記憶コンポーネント４０５－ａの他方の側にあるときとは異なることがある。たとえば、リフレッシュ動作は、キャパシタに電荷を記憶し得るメモリセルで発生し得る。漏れおよびディスターブを介してメモリセルから電荷を放電する仕組みは、１つのトランジスタが記憶コンポーネント４０５－ａの一方の側にあり、１つのトランジスタが記憶コンポーネント４０５－ａの他方の側にある場合とは異なる仕組みであることがある。

いくつかの実施例では、ディジット線４１０－ａは、選択線４３０－ａと平行な方向に延びることがある（たとえば、図４Ａによって示されるようにページの内外に延びることがある）。ディジット線４１０－ａおよび選択線４３０－ａは、ワード線４２５－ａおよびプレート線４１５－ａに垂直な方向に延びることがある（たとえば、図４Ａに示されるようにページにわたって延びることがある）。ワード線４２５－ａは、プレート線４１５－ａと平行な方向に延びることがある。

図４Ｂは、本明細書で開示される実施例による、多重化された選択線を有するメモリアレイの一部分の断側面図４００－ｂの一実施例を示す。断側面図４００－ｂは、２つのトランジスタを含むメモリセルの構成の一実施例を示す。断側面図４００－ｂは、ディジット線４１０－ｂ（図２および図３を参照して説明されるディジット線２１５またはディジット線３１０の実施例であってよい）、プレート線４１５－ｂ（図２および図３を参照して説明されるプレート線２２０またはプレート線３１５の一実施例であってよい）、トランジスタ４２０－ｃおよびトランジスタ４２０－ｄ（図２および図３を参照して説明される選択コンポーネント２４５またはトランジスタ３２０の実施例であってよい）、ワード線４２５－ｂ（図２および図３を参照して説明されるワード線２１０またはワード線３２５の一実施例であってよい）、ならびに選択線４３０－ｂ（図３を参照して説明される選択線３３０の一実施例であってよい）を示す。さらに、断側面図４００－ｂは、メモリセル（図２および図３を参照して説明されるメモリセル２０５またはメモリセル３０５の一実施例であってよい）に含まれる記憶コンポーネント４０５－ｂ（たとえば、容器）を示す。

記憶コンポーネント４０５－ｂは、第１の端４３５－ｂと、第２の端４４０－ｂとを含み得る。第１の端４３５－ｂは、トランジスタ４２０－ｃと結合されてよい。第２の端４４０－ｂは、プレート線４１５－ｂと結合されてよい。そのような場合、メモリセルの記憶コンポーネント４０５－ｂは、プレート線４１５－ｂの上面に対して上に凹であってよい。メモリセルの形状（たとえば、記憶コンポーネント４０５－ｂの凹状）は、メモリセルを、隣接するメモリセルから絶縁するように構成されることがある。たとえば、メモリセルの形状は、ディジット線４１０－ｂをプレート線４１５－ｂから絶縁するように構成されることがある。いくつかの実施例では、メモリセルの形状（たとえば、記憶コンポーネント４０５－ｂの凹状）は、メモリセルを一緒に短絡させるように構成されることがある。

メモリアレイの部分は、２つのトランジスタ（たとえば、トランジスタ４２０－ｃおよびトランジスタ４２０－ｄ）を含み得る。トランジスタ４２０－ｃと４２０－ｄは、直列構成で配置されてよい。たとえば、トランジスタ４２０－ｃは、記憶コンポーネント４０５－ｂと結合されてよく、トランジスタ４２０－ｄは、ディジット線４１０－ｂと結合されてよい。そのような場合、第１のトランジスタ（たとえば、トランジスタ４２０－ｃ）および第２のトランジスタ（たとえば、トランジスタ４２０－ｄ）は、記憶コンポーネント４０５－ｂとディジット線４１０－ｂの間にあってよい。トランジスタ４２０－ｃのゲートは、ワード線４２５－ｂと結合されてよい。トランジスタ４２０－ｄのゲートは、選択線４３０－ｂと結合されてよい。

両方のトランジスタ（たとえば、トランジスタ４２０－ｃおよびトランジスタ４２０－ｄ）が記憶コンポーネント４０５－ｂの一方の側にあるとき、メモリセルの動作は、一方のトランジスタが記憶コンポーネント４０５－ｂの一方の側にあり、他方のトランジスタが記憶コンポーネント４０５－ｂの他方の側にあるときとは異なることがある。たとえば、リフレッシュ動作は、キャパシタに電荷を記憶し得るメモリセルで発生し得る。漏れおよびディスターブを介してメモリセルから電荷を放電する仕組みは、１つのトランジスタが記憶コンポーネント４０５－ｂの一方の側にあり、１つのトランジスタが記憶コンポーネント４０５－ｂの他方の側にある場合とは異なる仕組みであることがある。

いくつかの実施例では、ディジット線４１０－ｂは、選択線４３０－ｂと平行な方向に延びることがある（たとえば、図４Ｂに示されるようにページの内外に延びることがある）。ディジット線４１０－ｂおよび選択線４３０－ｂは、ワード線４２５－ｂおよびプレート線４１５－ｂに垂直な方向に延びることがある（たとえば、図４Ｂに示されるようにページにわたって延びることがある）。ワード線４２５－ｂは、プレート線４１５－ｂと平行な方向に延びることがある。

図４Ｃは、本明細書で開示される実施例による、多重化された選択線を有するメモリアレイの一部分の断側面図４００－ｃの一実施例を示す。断側面図４００－ｂは、２つのトランジスタを含むメモリセルの構成の一実施例を示す。断側面図４００－ｃは、ディジット線４１０－ｃ（図２および図３を参照して説明されるディジット線２１５またはディジット線３１０の実施例であってよい）、プレート線４１５－ｃ（図２および図３を参照して説明されるプレート線２２０またはプレート線３１５の一実施例であってよい）、トランジスタ４２０－ｅおよびトランジスタ４２０－ｆ（図２および図３を参照して説明される選択コンポーネント２４５またはトランジスタ３２０の実施例であってよい）、ワード線４２５－ｃ（図２および図３を参照して説明されるワード線２１０またはワード線３２５の一実施例であってよい）、ならびに選択線４３０－ｃ（図３を参照して説明される選択線３３０の一実施例であってよい）を示す。さらに、断側面図４００－ｃは、メモリセル（図２および図３を参照して説明されるメモリセル２０５またはメモリセル３０５の一実施例であってよい）に含まれる記憶コンポーネント４０５－ｃ（たとえば、容器）を示す。

記憶コンポーネント４０５－ｃは、第１の端４３５－ｃと、第２の端４４０－ｃとを含み得る。第１の端４３５－ｃは、トランジスタ４２０－ｆと結合されてよい。第２の端４４０－ｃは、トランジスタ４２０－ｅと結合されてよい。そのような場合、メモリセルの記憶コンポーネント４０５－ｃは、プレート線４１５－ｃの上面に対して下に凹であってよい。メモリセルの形状（たとえば、記憶コンポーネント４０５－ｃの凹状）は、隣接するメモリセルからメモリセルを絶縁するように構成されてよい。たとえば、メモリセルの形状は、ディジット線４１０－ｃをプレート線４１５－ｃから絶縁するように構成されることがある。いくつかの実施例では、メモリセルの形状（たとえば、記憶コンポーネント４０５－ｃの凹状）は、メモリセルを一緒に短絡させるように構成されることがある。

メモリアレイの部分は、２つのトランジスタ（たとえば、トランジスタ４２０－ｅおよびトランジスタ４２０－ｆ）を含み得る。トランジスタ４２０－ｅは、第１のノード４４５－ａと、第２のノード４５０－ａとを含み得る。トランジスタ４２０－ｅの第１のノード４４５－ａは、記憶コンポーネント４０５－ｃと結合され得る。第２のノード４５０－ａは、ディジット線４１０－ｃと結合され得る。そのような場合、トランジスタ４２０－ｅは、記憶コンポーネント４０５－ｃとディジット線４１０－ｃとの間に結合され得る。トランジスタ４２０－ｆは、第１のノード４４５－ｂと、第２のノード４５０－ｂとを含み得る。トランジスタ４２０－ｆの第１のノード４４５－ｂは、プレート線４１５－ｃと結合され得る。第２のノード４５０－ｂは、記憶コンポーネント４０５－ｃと結合され得る。そのような場合、トランジスタ４２０－ｆは、記憶コンポーネント４０５－ｃとプレート線４１５－ｃとの間に結合され得る。トランジスタ４２０－ｅのゲートは、ワード線４２５－ｃと結合されてよい。トランジスタ４２０－ｆのゲートは、選択線４３０－ｃと結合されてよい。

両方のトランジスタ（たとえば、トランジスタ４２０－ｅおよびトランジスタ４２０－ｆ）が記憶コンポーネント４０５－ｃの一方の側にあるとき、メモリセルの動作は、一方のトランジスタが記憶コンポーネント４０５－ｃの一方の側にあり、他方のトランジスタが記憶コンポーネント４０５－ｃの他方の側にあるとき、異なることがある。たとえば、リフレッシュ動作は、キャパシタに電荷を記憶し得るメモリセルで発生し得る。漏れおよびディスターブを介してメモリセルから電荷を放電する仕組みは、両方のトランジスタが記憶コンポーネント４０５－ｃの一方の側にある場合とは異なる仕組みであることがある。

いくつかの実施例では、ディジット線４１０－ｃは、選択線４３０－ｃと平行な方向に延びることがある（たとえば、図４Ｃによって示されるようにページの内外に延びることがある）。ディジット線４１０－ｃおよび選択線４３０－ｃは、ワード線４２５－ｃおよびプレート線４１５－ｃに垂直な方向に延びることがある（たとえば、図４Ｃに示されるようにページにわたって延びることがある）。ワード線４２５－ｃは、プレート線４１５－ｃと平行な方向に延びることがある。

図４Ｄは、本明細書で開示される実施例による、多重化された選択線を有するメモリアレイの一部分の断側面図４００－ｄの一実施例を示す。断側面図４００－ｄは、２つのトランジスタを含むメモリセルの構成の一実施例を示す。断側面図４００－ｄは、ディジット線４１０－ｄ（図２および図３を参照して説明されるディジット線２１５またはディジット線３１０の実施例であってよい）、プレート線４１５－ｄ（図２および図３を参照して説明されるプレート線２２０またはプレート線３１５の一実施例であってよい）、トランジスタ４２０－ｇおよびトランジスタ４２０－ｈ（図２および図３を参照して説明される選択コンポーネント２４５またはトランジスタ３２０の実施例であってよい）、ワード線４２５－ｄ（図２および図３を参照して説明されるワード線２１０またはワード線３２５の一実施例であってよい）、ならびに選択線４３０－ｄ（図３を参照して説明される選択線３３０の一実施例であってよい）を示す。さらに、断側面図４００－ｄは、メモリセル（図２および図３を参照して説明されるメモリセル２０５またはメモリセル３０５の一実施例であってよい）に含まれる記憶コンポーネント４０５－ｄ（たとえば、容器）を示す。

記憶コンポーネント４０５－ｄは、第１の端４３５－ｄと、第２の端４４０－ｄとを含み得る。第１の端４３５－ｄは、トランジスタ４２０－ｇと結合されてよい。第２の端４４０－ｄは、トランジスタ４２０－ｈと結合されてよい。そのような場合、メモリセルの記憶コンポーネント４０５－ｄは、プレート線４１５－ｄの上面に対して上に凹であってよい。メモリセルの形状（たとえば、記憶コンポーネント４０５－ｄの凹状）は、隣接するメモリセルからメモリセルを絶縁するように構成されてよい。たとえば、メモリセルの形状は、ディジット線４１０－ｄをプレート線４１５－ｄから絶縁するように構成されることがある。いくつかの実施例では、メモリセルの形状（たとえば、記憶コンポーネント４０５－ｄの凹状）は、メモリセルを一緒に短絡させるように構成されることがある。

メモリアレイの部分は、２つのトランジスタ（たとえば、トランジスタ４２０－ｇおよびトランジスタ４２０－ｈ）を含み得る。トランジスタ４２０－ｇは、第１のノード４４５－ｃと、第２のノード４５０－ｃとを含み得る。トランジスタ４２０－ｇの第１のノード４４５－ｃは、記憶コンポーネント４０５－ｄと結合され得る。第２のノード４５０－ｃは、ディジット線４１０－ｄと結合され得る。そのような場合、トランジスタ４２０－ｇは、記憶コンポーネント４０５－ｄとディジット線４１０－ｄとの間に結合され得る。トランジスタ４２０－ｈは、第１のノード４４５－ｄと、第２のノード４５０－ｄとを含み得る。トランジスタ４２０－ｈの第１のノード４４５－ｄは、プレート線４１５－ｄと結合され得る。第２のノード４５０－ｄは、記憶コンポーネント４０５－ｄと結合され得る。そのような場合、トランジスタ４２０－ｇは、記憶コンポーネント４０５－ｄとプレート線４１５－ｄとの間に結合され得る。トランジスタ４２０－ｇのゲートは、ワード線４２５－ｄと結合されてよい。トランジスタ４２０－ｈのゲートは、選択線４３０－ｄと結合されてよい。

両方のトランジスタ（たとえば、トランジスタ４２０－ｇおよびトランジスタ４２０－ｈ）が記憶コンポーネント４０５－ｄの一方の側にあるとき、メモリセルの動作は、一方のトランジスタが記憶コンポーネント４０５－ｄの一方の側にあり、他方のトランジスタが記憶コンポーネントの他方の側にあるとき、異なることがある。たとえば、リフレッシュ動作は、キャパシタに電荷を記憶し得るメモリセルで発生し得る。漏れおよびディスターブを介してメモリセルから電荷を放電する仕組みは、両方のトランジスタが記憶コンポーネント４０５－ｄの一方の側にある場合とは異なる仕組みであることがある。

いくつかの実施例では、ディジット線４１０－ｄは、選択線４３０－ｄと平行な方向に延びることがある（たとえば、図４Ｄによって示されるようにページの内外に延びることがある）。ディジット線４１０－ｄおよび選択線４３０－ｄは、ワード線４２５－ｄおよびプレート線４１５－ｄに垂直な方向に延びることがある（たとえば、図４Ｄに示されるようにページにわたって延びることがある）。ワード線４２５－ｄは、プレート線４１５－ｄと平行な方向に延びることがある。

図５は、本明細書で開示される実施例による、多重化された選択線を有するメモリアレイをサポートするメモリデバイス５０５のブロック図５００を示す。メモリデバイス５０５は、図１～図４を参照して説明されるメモリデバイスの態様の実施例であってよい。メモリデバイス５０５は、記憶コンポーネントカプラ５１０と、コマンドコンポーネント５１５と、論理状態コンポーネント５２０と、第１のトランジスタアクティベータ５２５と、第２のトランジスタアクティベータ５３０と、第３のトランジスタアクティベータ５３５と、センスコンポーネントカプラ５４０と、バイアシングコンポーネント５４５とを含んでよい。これらのモジュールの各々は、互いと（たとえば、１つまたは複数のバスを介して）直接的または間接的に通信してよい。

記憶コンポーネントカプラ５１０は、ワード線および第１の選択線をバイアスすることに基づいて、メモリセルの記憶コンポーネントを第１のディジット線と結合し得る。

論理状態コンポーネント５２０は、センスコンポーネントを使用して、第１のディジット線から受け取られた第１の信号および第２のディジット線から受け取られた第２の信号に基づいて、メモリセル上に記憶される論理状態を決定し得る。いくつかの実施例では、論理状態コンポーネント５２０は、センスコンポーネントによって、センスコンポーネントによって論理状態を決定することに基づいて、メモリセルの記憶コンポーネントに記憶される論理状態を出力し得る。

第１のトランジスタアクティベータ５２５は、ワード線と結合されたメモリセルの第１のトランジスタをアクティブ化するためにワード線をバイアスし得る。

第２のトランジスタアクティベータ５３０は、第１の選択線と結合されたメモリセルの第２のトランジスタをアクティブ化するために第１の選択線をバイアスし得る。

第３のトランジスタアクティベータ５３５は、第１のディジット線と結合された第３のトランジスタおよび第２のディジット線と結合された第４のトランジスタをアクティブ化するために第２の選択線をバイアスし得る。いくつかの実施例では、第３のトランジスタアクティベータ５３５は、第３のトランジスタの第１のゲートおよび第４のトランジスタの第２のゲートに電圧を印加し得る。

センスコンポーネントカプラ５４０は、第２の選択線をバイアスすることに基づいて、第１のディジット線をセンスコンポーネントと、第２のディジット線をセンスコンポーネントと結合し得る。いくつかの実施例では、センスコンポーネントカプラ５４０は、電圧を印加することに基づいて、センスコンポーネントの第１のノードを第１のディジット線と結合し、センスコンポーネントの第２のノードを第２のディジット線と結合し得る。

コマンドコンポーネント５１５は、メモリセルに対する読み出し動作を実施する命令を含むコマンドを受け取り得、ワード線、第１の選択線、および第２の選択線をバイアスすることは、コマンドを受け取ることに基づく。

バイアシングコンポーネント５４５は、第２の選択線をバイアスすることに基づいて１つまたは複数のメモリセルを第２のディジット線から結合解除するために第３の選択線をバイアスし得、第２の信号は、第２のディジット線が１つまたは複数のメモリセルから結合解除されることに基づく。

図６は、本明細書で開示される実施例による多重化された選択線を有するメモリアレイをサポートする１つまたは複数の方法６００を示すフローチャートである。方法６００の動作は、本明細書において説明されるメモリデバイスまたはそのコンポーネントによって実装されてよい。たとえば、方法６００の動作は、図５を参照して説明されるメモリデバイスによって実施されてよい。いくつかの実施例では、メモリデバイスは、説明された機能を実施するようにメモリデバイスの機能要素を制御するために、命令のセットを実行してよい。追加的または代替的に、メモリデバイスは、特殊目的ハードウェアを使用する説明された機能の態様を実施してよい。

６０５では、メモリデバイスは、ワード線と結合されたメモリセルの第１のトランジスタをアクティブ化するためにワード線をバイアスし得る。６０５の動作は、本明細書において説明される方法により実施されてよい。いくつかの実施例では、６０５の動作の態様は、図５を参照して説明される第１のトランジスタアクティベータによって実施され得る。

６１０では、メモリデバイスは、第１の選択線と結合されたメモリセルの第２のトランジスタをアクティブ化するために第１の選択線をバイアスし得る。６１０の動作は、本明細書において説明される方法により実施されてよい。いくつかの実施例では、６１０の動作の態様は、図５を参照して説明される第２のトランジスタアクティベータによって実施され得る。

６１５では、メモリデバイスは、ワード線および第１の選択線をバイアスすることに基づいて、メモリセルの記憶コンポーネントを第１のディジット線と結合し得る。６１５の動作は、本明細書において説明される方法により実施されてよい。いくつかの実施例では、６１５の動作の態様は、図５を参照して説明される記憶コンポーネントカプラによって実施され得る。

６２０では、メモリデバイスは、第１のディジット線と結合された第３のトランジスタおよび第２のディジット線と結合された第４のトランジスタをアクティブ化するために第２の選択線をバイアスし得る。６２０の動作は、本明細書において説明される方法により実施されてよい。いくつかの実施例では、６２０の動作の態様は、図５を参照して説明される第３のトランジスタアクティベータによって実施され得る。

６２５では、メモリデバイスは、第２の選択線をバイアスすることに基づいて、第１のディジット線をセンスコンポーネントと、第２のディジット線をセンスコンポーネントと結合し得る。６２５の動作は、本明細書において説明される方法により実施されてよい。いくつかの実施例では、６２５の動作の態様は、図５を参照して説明されるセンスコンポーネントカプラによって実施され得る。

６３０では、メモリデバイスは、センスコンポーネントを使用して、第１のディジット線から受け取られる第１の信号および第２のディジット線から受け取られる第２の信号に基づいて、メモリセル上に記憶される論理状態を決定し得る。６３０の動作は、本明細書において説明される方法により実施されてよい。いくつかの実施例では、６３０の動作の態様は、図５を参照して説明される論理状態コンポーネントによって実施され得る。

いくつかの実施例では、本明細書において説明される装置は、方法６００などの１つまたは複数の方法を実施し得る。この装置は、ワード線と結合されたメモリセルの第１のトランジスタをアクティブ化するためにワード線をバイアスし、第１の選択線と結合されたメモリセルの第２のトランジスタをアクティブ化するために第１の選択線をバイアスし、ワード線および第１の選択線をバイアスすることに基づいて、メモリセルの記憶コンポーネントを第１のディジット線と結合し、第１のディジット線と結合された第３のトランジスタおよび第２のディジット線と結合された第４のトランジスタをアクティブ化するために第２の選択線をバイアスし、第２の選択線をバイアスすることに基づいて、第１のディジット線をセンスコンポーネントと、第２のディジット線をセンスコンポーネントと結合し、センスコンポーネントを使用して、第１のディジット線から受け取られる第１の信号および第２のディジット線から受け取られる第２の信号に基づいて、メモリセル上に記憶される論理状態を決定するための特徴、手段、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。

方法６００および本明細書において説明される装置のいくつかの実施例は、第２の選択線をバイアスすることに基づいて１つまたは複数のメモリセルを第２のディジット線から結合解除するために第３の選択線をバイアスするためであって、第２の信号は、第２のディジット線が１つまたは複数のメモリセルから結合解除されることに基づいてよい、バイアスするための動作、特徴、手段、または命令をさらに含んでよい。

方法６００および本明細書において説明される装置のいくつかの実施例は、センスコンポーネントによって、センスコンポーネントによって論理状態を決定することに基づいて、メモリセルの記憶コンポーネントに記憶された論理状態を出力するための動作、特徴、手段、または命令をさらに含んでよい。

方法６００および本明細書において説明される装置のいくつかの実施例は、第３のトランジスタの第１のゲートおよび第４のトランジスタの第２のゲートに電圧を印加し、電圧を印加することに基づいて、センスコンポーネントの第１のノードを第１のディジット線と結合し、センスコンポーネントの第２のノードを第２のディジット線と結合するための動作、特徴、手段、または命令をさらに含んでよい。

方法６００および本明細書において説明される装置のいくつかの実施例は、メモリセルに対して読み出し動作を実施する命令を含むコマンドを受け取るためであって、ワード線、第１の選択線、および第２の選択線をバイアスすることは、コマンドを受け取ることに基づいてよい、受け取るための動作、特徴、手段、または命令をさらに含んでよい。

本明細書において説明される方法は可能な実施例であること、動作およびステップは、並べ替えられてもよいし、修正されてもよいこと、ならびに他の実施例も可能であることが留意されるべきである。そのうえ、方法のうちの２つ以上からの部分が組み合わされてもよい。

装置が説明される。この装置はメモリセルのアレイと、このメモリセルのアレイと結合され、ワード線と結合されたメモリセルの第１のトランジスタをアクティブ化するためにワード線をバイアスし、第１の選択線と結合されたメモリセルの第２のトランジスタをアクティブ化するために第１の選択線をバイアスし、ワード線および第１の選択線をバイアスすることに基づいて、メモリセルの記憶コンポーネントを第１のディジット線と結合し、第１のディジット線と結合された第３のトランジスタおよび第２のディジット線と結合された第４のトランジスタをアクティブ化するために第２の選択線をバイアスし、第２の選択線をバイアスすることに基づいて、第１のディジット線をセンスコンポーネントと、第２のディジット線をセンスコンポーネントと結合し、センスコンポーネントを使用して、第１のディジット線から受け取られる第１の信号および第２のディジット線から受け取られる第２の信号に基づいて、メモリセル上に記憶される論理状態を決定するように動作可能であるコントローラとを含んでよい。

いくつかの実施例は、第２の選択線をバイアスすることに基づいて１つまたは複数のメモリセルを第２のディジット線から結合解除するために第３の選択線をバイアスすることであって、第２の信号は、第２のディジット線が１つまたは複数のメモリセルから結合解除されることに基づいてよい、バイアスすることをさらに含んでよい。

いくつかの実施例は、センスコンポーネントによって、センスコンポーネントによって論理状態を決定することに基づいて、メモリセルの記憶コンポーネントに記憶された論理状態を出力することをさらに含んでよい。

いくつかの実施例は、第３のトランジスタの第１のゲートおよび第４のトランジスタの第２のゲートに電圧を印加することと、電圧を印加することに基づいて、センスコンポーネントの第１のノードを第１のディジット線と結合し、センスコンポーネントの第２のノードを第２のディジット線と結合することとをさらに含んでよい。

いくつかの実施例は、メモリセルに対して読み出し動作を実施する命令を含むコマンドを受け取ることであって、ワード線、第１の選択線、および第２の選択線をバイアスすることは、コマンドを受け取ることに基づいてよい、受け取ることをさらに含んでよい。

本明細書において説明される情報および信号は、多種多様な技術および技法のうちのいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表されてよい。いくつかの図面は、単一の信号として信号を示すことがある。しかしながら、信号が信号のバスを表してよく、バスはさまざまなビット幅を有してよいことは、当業者によって理解されよう。

「電子通信」、「導電接触」、「接続される」、および「結合される」という用語は、構成要素間の信号の流れをサポートする、構成要素間の関係を指すことがある。構成要素は、構成要素間の信号の流れをいつでもサポートすることができる導電性経路が構成要素間にある場合、互いと電子通信する（または、互いと導電接触する、または互いと接続される、または互いと結合される）と考えられる。所与の時間において、互いと電子通信する（または互いと導電接触する、または互いと接続された、または互いと結合された）構成要素間の導電性経路は、接続された構成要素を含むデバイスの動作に基づいて、開回路であってもよいし、閉回路であってもよい。接続された構成要素間の導電性経路は、構成要素間の直接的な導電性経路であってもよいし、接続された構成要素間の導電性経路は、スイッチ、トランジスタ、または他の構成要素などの中間構成要素を含んでよい間接的な導電性経路であってもよい。いくつかの実施例では、接続された構成要素間の信号の流れは、たとえば、スイッチまたはトランジスタなどの１つまたは複数の中間構成要素を使用して、ある時間にわたって中断されることがある。

「結合」という用語は、信号が現在導電性経路上において構成要素間で通信されることが可能でない、構成要素間の開回路関係から、導電性経路上において構成要素間で通信信号が可能である、構成要素間の閉回路関係に移る条件を指す。コントローラなどの構成要素が、他の構成要素を一緒に結合するとき、構成要素は、以前は信号が流れることを可能にしなかった導電性経路上の他の構成要素間で信号が流れることを可能にする変化を開始する。

「絶縁される」という用語は、信号が構成要素間で現在流れることが可能でない、構成要素間の関係を指す。構成要素は、それらの間に開回路がある場合、互いから絶縁される。たとえば、構成要素間に位置決めされるスイッチによって分離される２つの構成要素は、スイッチが開いているとき、互いから絶縁される。コントローラが２つの構成要素を互いから絶縁するとき、コントローラは、以前は信号が流れることが可能であった導電性経路を使用して信号が構成要素間を流れるのを防止する変化に影響する。

メモリアレイを含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成されてよい。いくつかの実施例では、基板は、半導体ウェハである。他の場合には、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＳ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板のサブ領域の導電性は、限定するものではないが、リン、ホウ素、またはヒ素を含む、さまざまな化学種を使用して、ドーピングを通じて制御され得る。ドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実施されてよい。

本明細書において論じられるスイッチングコンポーネントまたはトランジスタは、電界効果トランジスタ（ＦＥＴ）を表すことがあり、ソースとドレインとゲートとを含む３端子デバイスを備える。端子は、導電材料たとえば金属を通じて他の電子要素に接続されてよい。ソースおよびドレインは、導電性であってよく、高濃度にドープされた、たとえば縮退した、半導体領域を備えてよい。ソースおよびドレインは、高濃度にドープされた半導体領域またはチャネルによって分離されてよい。チャネルがｎ型である（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化膜によってキャップされてよい。チャネル導電性は、ゲートに電圧を印加することによって制御されてよい。たとえば、ｎ型ＦＥＴまたはｐ型ＦＥＴに正の電圧または負の電圧をそれぞれ印加することは、チャネルが導電性になることをもたらすことがある。トランジスタは、トランジスタのしきい電圧よりも大きいまたはこれに等しい電圧がトランジスタゲートに印加されるとき、「オン」にされ得るまたは「アクティブ化され」得る。トランジスタは、トランジスタのしきい電圧よりも小さい電圧がトランジスタゲートに印加されるとき、「オフ」にされ得るまたは「非アクティブ化され」得る。

添付の図面に関連して本明細書に記載される説明は、例示的な構成を説明し、実装され得るまたは特許請求の範囲に含まれるすべての実施例を表すとは限らない。本明細書において使用される「例示的な」という用語は、「実施例、事例、または例示として働く」ことを意味し、「好ましい」または「他の実施例より有利である」ことを意味しない。詳細な説明は、説明される技法の理解を提供するために、具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実践され得る。いくつかの事例では、よく知られている構造およびデバイスが、説明される実施例の概念を不明瞭にすることを回避するために、ブロック図形式で示される。

添付の図では、類似の構成要素または特徴は、同じ参照ラベルを有してよい。さらに、同じタイプのさまざまな構成要素は、参照ラベルの後にダッシュと、類似構成要素を区別する第２のラベルを続けることによって、区別され得る。第１の参照ラベルだけが本明細書で使用される場合、説明は、第２の参照ラベルには関係なく同じ第１の参照ラベルを有する類似した構成要素のいずれか１つに適用可能である。

本明細書において説明される情報および信号は、多種多様な技術および技法のうちのいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表されてよい。

本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理、ディスクリートハードウェア構成要素、または本明細書において説明される機能を実施するように設計されたそれらの任意の組み合わせを用いて、実装または実施されてよい。汎用プロセッサは、マイクロプロセッサであってよいが、代替形態では、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサはまた、コンピューティングデバイスの組み合わせ（たとえば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連する１つもしくは複数のマイクロプロセッサ、または他の任意のそのような構成）として実装されてよい。

本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実装されてよい。これらの機能は、プロセッサによって実行されるソフトウェアにおいて実装される場合、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてもよいし、送信されてもよい。他の実施例（ｅｘａｍｐｌｅ）および実施例（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）は、本開示および添付の特許請求の範囲に含まれる。たとえば、ソフトウェアの性質により、上記で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実装可能である。機能を実装する特徴はまた、機能の一部分が異なる物理的場所で実装されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句で始められる項目のリスト）内で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような、包括的なリストを示す。また、本明細書において使用されるとき、「に基づいて」という句は、条件の閉集合への言及と解釈されないものとする。たとえば、「条件Ａに基づいた」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書において使用されるとき、「に基づいて」という句は、「に少なくとも部分的に基づいて」という句と同じ様式で解釈されるものとする。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含めて、非一時的なコンピュータ記憶媒体と通信媒体の両方を含む。非一時的な記憶媒体は、汎用コンピュータまたは特殊目的コンピュータによってアクセス可能な任意の利用可能な媒体であってよい。限定ではなく、例として、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、あるいは命令もしくはデータ構造の形をした所望のプログラムコード手段を運ぶまたは記憶するために使用可能であり、汎用コンピュータもしくは特殊目的コンピュータまたは汎用プロセッサもしくは特殊目的プロセッサによってアクセス可能である他の任意の非一時的な媒体を含むことができる。また、あらゆる接続は、コンピュータ可読媒体と呼ばれるのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書において使用されるとき、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、ＣＤ、レーザディスク（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）、およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、磁気的にデータを再生し、ディスク（ｄｉｓｃ）は、レーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含められる。

本明細書における説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示のさまざまな修正形態は、当業者には明らかであろう。本明細書において定義される一般的な原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される実施例および設計に限定されず、本明細書で開示される原理および新規な特徴と合致する最も広い範囲が与えられるべきである。

Claims (22)

1. 第１のディジット線およびプレート線と結合されたメモリセルであって、前記メモリセルは、記憶コンポーネントと、第１のトランジスタと、第２のトランジスタとを備え、前記記憶コンポーネントは、前記プレート線の上面に対して下方に凹んでいる、メモリセルと、
   前記第１のトランジスタの第１のゲートと結合され、アクセス動作のために前記メモリセルを選択するように構成されたワード線と、
   前記第２のトランジスタの第２のゲートと結合され、前記メモリセルを前記第１のディジット線と選択的に結合するように構成された第１の選択線と、
   前記第１のディジット線およびセンスコンポーネントと結合され、前記第１のディジット線を前記センスコンポーネントと選択的に結合するように構成された第３のトランジスタと、
   前記第３のトランジスタの第３のゲートおよび第４のトランジスタの第４のゲートと結合された第２の選択線であって、前記第３のトランジスタの前記第３のゲートおよび前記第４のトランジスタの前記第４のゲートに電圧を印加することに少なくとも部分的に基づいて、前記センスコンポーネントの第１のノードを前記第１のディジット線と結合すると共に、前記センスコンポーネントの第２のノードを第２のディジット線と結合するように構成された第２の選択線と、
   を備えるメモリデバイスであって、
   前記メモリデバイスは、前記第２のディジット線の基準信号に少なくとも部分的に基づいて、１つ以上の処理変化、１つ以上の消耗関連の変化、又はそれらの両方を追跡するように構成される、メモリデバイス。
2. 前記ワード線および前記第２のディジット線と結合された第２のメモリセルであって、第２の記憶コンポーネントと、第５のトランジスタと、第６のトランジスタとを備える第２のメモリセルをさらに備え、前記第４のトランジスタが、前記第２のディジット線を前記センスコンポーネントと選択的に結合するように構成される、請求項１に記載のメモリデバイス。
3. 前記第５のトランジスタの第５のゲートと結合され、かつ、前記第２のメモリセルを前記センスコンポーネントと結合するように構成された第３の選択線、をさらに備える、請求項２に記載のメモリデバイス。
4. 前記センスコンポーネントは、前記第１のディジット線から受け取られる第１の信号および前記第２のディジット線から受け取られる第２の信号に少なくとも部分的に基づいて、前記メモリセルに記憶された論理状態を決定するように構成され、前記センスコンポーネントが、前記第１の信号および前記第２の信号に少なくとも部分的に基づいて差動センシング動作を実施する、請求項１に記載のメモリデバイス。
5. 前記第１のトランジスタが前記記憶コンポーネントと結合され、前記第２のトランジスタが前記第１のディジット線と結合される、請求項１に記載のメモリデバイス。
6. 前記記憶コンポーネントが、前記プレート線と結合された第１の端と、前記第１のトランジスタまたは前記第２のトランジスタの一方と結合された第２の端とを備える、請求項５に記載のメモリデバイス。
7. 前記記憶コンポーネントが、前記第１のトランジスタまたは前記第２のトランジスタの一方と結合された第１の端と、前記プレート線と結合された第２の端とを備える、請求項５に記載のメモリデバイス。
8. 前記第１のトランジスタの第１のノードが前記記憶コンポーネントと結合され、前記第１のトランジスタの第２のノードが前記第１のディジット線と結合される、請求項１に記載のメモリデバイス。
9. 前記記憶コンポーネントが、前記第２のトランジスタと結合された第１の端と、前記第１のトランジスタと結合された第２の端とを備える、請求項８に記載のメモリデバイス。
10. 前記記憶コンポーネントが、前記第１のトランジスタと結合された第１の端と、前記第２のトランジスタと結合された第２の端とを備える、請求項８に記載のメモリデバイス。
11. 前記第２のトランジスタの第１のノードが前記プレート線と結合され、前記第２のトランジスタの第２のノードが前記記憶コンポーネントと結合される、請求項１に記載のメモリデバイス。
12. 前記第１のディジット線が、前記第１の選択線と平行な方向に延びる、請求項１に記載のメモリデバイス。
13. ワード線と結合されたメモリセルの第１のトランジスタをアクティブ化するように前記ワード線をバイアスすることと、
    第１の選択線と結合された前記メモリセルの第２のトランジスタをアクティブ化するように前記第１の選択線をバイアスすることと、
    前記ワード線および前記第１の選択線をバイアスすることに少なくとも部分的に基づいて、前記メモリセルの記憶コンポーネントを第１のディジット線と結合することであって、前記記憶コンポーネントは、前記記憶コンポーネントに結合されたプレート線の上面に対して下方に凹んでいる、ことと、
    前記第１のディジット線と結合された第３のトランジスタおよび第２のディジット線と結合された第４のトランジスタをアクティブ化するように第２の選択線をバイアスすることと、
    前記第２の選択線をバイアスすることに少なくとも部分的に基づいて、前記第１のディジット線をセンスコンポーネントと結合すると共に、前記第２のディジット線を前記センスコンポーネントと結合することと、
    前記センスコンポーネントを使用して、前記第１のディジット線から受け取られる第１の信号および前記第２のディジット線から受け取られる第２の信号に少なくとも部分的に基づいて、前記メモリセル上に記憶される論理状態を決定することと、
    前記第２のディジット線の基準信号に少なくとも部分的に基づいて、１つ以上の処理変化、１つ以上の消耗関連の変化、又はそれらの両方を追跡することと、
    を含む方法。
14. 前記第２の選択線をバイアスすることに少なくとも部分的に基づいて前記第２のディジット線から１つ以上のメモリセルを結合解除するように第３の選択線をバイアスすることをさらに含み、前記第２の信号が、前記第２のディジット線が前記１つ以上のメモリセルから結合解除されることに少なくとも部分的に基づく、請求項１３に記載の方法。
15. 前記センスコンポーネントによって、前記センスコンポーネントによって前記論理状態を決定することに少なくとも部分的に基づいて、前記メモリセルの前記記憶コンポーネントに記憶された前記論理状態を出力すること、をさらに含む、請求項１３に記載の方法。
16. 前記第３のトランジスタの第１のゲートおよび前記第４のトランジスタの第２のゲートに電圧を印加することと、
    前記電圧を印加することに少なくとも部分的に基づいて、前記センスコンポーネントの第１のノードを前記第１のディジット線と結合すると共に、前記センスコンポーネントの第２のノードを前記第２のディジット線と結合することと、
    をさらに含む、請求項１３に記載の方法。
17. 前記メモリセルに対して読み出し動作を実施する命令を含むコマンドを受け取ることをさらに含み、前記ワード線、前記第１の選択線、および前記第２の選択線をバイアスすることが、前記コマンドを受け取ることに少なくとも部分的に基づく、請求項１３に記載の方法。
18. メモリセルのアレイと、
    前記メモリセルのアレイに結合されたコントローラと、
    を備える装置であって、
    前記コントローラは、
    ワード線と結合されたメモリセルの第１のトランジスタをアクティブ化するように前記ワード線をバイアスすることと、
    第１の選択線と結合された前記メモリセルの第２のトランジスタをアクティブ化するように前記第１の選択線をバイアスすることと、
    前記ワード線および前記第１の選択線をバイアスすることに少なくとも部分的に基づいて、前記メモリセルの記憶コンポーネントを第１のディジット線と結合することであって、前記記憶コンポーネントは、前記記憶コンポーネントに結合されたプレート線の上面に対して下方に凹んでいる、ことと、
    前記第１のディジット線と結合された第３のトランジスタおよび第２のディジット線と結合された第４のトランジスタをアクティブ化するように第２の選択線をバイアスすることと、
    前記第２の選択線をバイアスすることに少なくとも部分的に基づいて、前記第１のディジット線をセンスコンポーネントと結合すると共に、前記第２のディジット線を前記センスコンポーネントと結合することと、
    前記センスコンポーネントを使用して、前記第１のディジット線から受け取られた第１の信号および前記第２のディジット線から受け取られた第２の信号に少なくとも部分的に基づいて、前記メモリセル上に記憶された論理状態を決定することと、
    前記第２のディジット線の基準信号に少なくとも部分的に基づいて、１つ以上の処理変化、１つ以上の消耗関連の変化、又はそれらの両方を追跡することと、
    を行うように動作可能である、装置。
19. 前記コントローラが、前記第２の選択線をバイアスすることに少なくとも部分的に基づいて、前記第２のディジット線から１つ以上のメモリセルを結合解除するように第３の選択線をバイアスするようにさらに動作可能であり、前記第２の信号が、前記第２のディジット線が前記１つ以上のメモリセルから結合解除されることに少なくとも部分的に基づく、請求項１８に記載の装置。
20. 前記コントローラが、前記センスコンポーネントによって、前記センスコンポーネントによって前記論理状態を決定することに少なくとも部分的に基づいて、前記メモリセルの前記記憶コンポーネントに記憶された前記論理状態を出力する、ようにさらに動作可能である、請求項１８に記載の装置。
21. 前記コントローラが、
    前記第３のトランジスタの第１のゲートおよび前記第４のトランジスタの第２のゲートに電圧を印加し、
    前記電圧を印加することに少なくとも部分的に基づいて、前記センスコンポーネントの第１のノードを前記第１のディジット線と結合すると共に、前記センスコンポーネントの第２のノードを前記第２のディジット線と結合する、
    ようにさらに動作可能である、請求項１８に記載の装置。
22. 前記コントローラが、前記メモリセルに対して読み出し動作を実施する命令を含むコマンドを受け取るようにさらに動作可能であり、前記ワード線、前記第１の選択線、および前記第２の選択線をバイアスすることが、前記コマンドを受け取ることに少なくとも部分的に基づく、請求項１８に記載の装置。