JP7392831B2 - 半導体装置 - Google Patents

Description

本発明は電圧駆動型電力制御素子であるパワー半導体素子およびそのパワー半導体素子を駆動および保護する回路を備えた半導体装置に関する。

自動車には、モータなどの負荷をスイッチング制御する半導体装置が多く搭載されている。このような車載用の半導体装置としては、負荷に給電するパワー半導体素子とその制御回路とを同一のチップ上に集積化したＩＰＳ（Intelligent Power Switch）が用いられている。このＩＰＳとしては、特に、自動車電装品の用途では、負荷のメンテナンス時における安全性の観点から、電源と負荷との間に配置して使用するハイサイド型ＩＰＳが一般的である。

自動車分野で使用される半導体製品においては、どんな場合においても破壊しない設計が求められている。ハイサイド型ＩＰＳでは、負荷が過電流状態になると、負荷には通常動作時以上の過大な電流が流れるので、パワー半導体素子および周辺回路の故障を引き起こす可能性がある。

過電流状態が検出された場合、電流を制限するように制御したり、制限する過電流検出閾値を調整したりする技術が提案されている（たとえば、特許文献１参照）。特に、特許文献１の過電流保護回路では、正常動作時の瞬時電流の確保と負荷に応じた過電流保護とを両立した技術としている。

次に、特許文献１の過電流保護回路とは異なるが、一般的なハイサイド型ＩＰＳとハイサイド型ＩＰＳが過電流状態を検出したときの具体的な動作について説明する。この一般的なハイサイド型ＩＰＳは、非特許文献１に記載の構成をベースとしている。

図９は従来のＩＰＳの構成例を示す図、図１０は過電流検出時の論理回路の機能の例を示すブロック図、図１１はタイミング決定回路の例を示す図である。図１２はタイミング決定回路の第１の動作例のタイムチャートであって、（Ａ）はオン動作中に過電流を検出したとき、（Ｂ）はオン動作前に過電流検出状態にあるときを示している。図１３は過電流を検出したときの第１の動作例の波形図であって、（Ａ）はオン動作中に過電流を検出したとき、（Ｂ）はオン動作前に過電流検出状態にあるときを示している。図１４はタイミング決定回路の第２の動作例のタイムチャートであって、（Ａ）はオン動作中に過電流を検出したとき、（Ｂ）はオン動作前に過電流検出状態にあるときを示している。図１５は過電流を検出したときの第２の動作例の波形図であって、（Ａ）はオン動作中に過電流を検出したとき、（Ｂ）はオン動作前に過電流検出状態にあるときを示している。なお、図９の説明において、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。

従来のＩＰＳ１００は、図９に示したように、メインＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１１０と、論理回路１２０と、ドライバ回路１３０とを備えている。なお、メインＭＯＳＦＥＴ１１０は、電圧駆動型電力制御素子であるＩＧＢＴ（Insulated Gate Bipolar Transistor）とＦＷＤ（Free Wheeling Diode）とを組み合わせた回路にすることもある。ＩＰＳ１００は、また、低電圧検出回路１４０と、短絡検出回路１５０と、過電流検出回路１６０と、過熱検出回路１７０と、ＮチャネルのＭＯＳＦＥＴ１８０と、定電流回路１８２と、オペアンプ１９０およびゲイン設定抵抗１９１，１９２，１９３，１９４とを備えている。

ＩＰＳ１００は、ＩＮ端子と、ＶＣＣ端子と、ＯＵＴ端子と、ＩＮ＋端子と、ＩＮ－端子と、ＡＭＰ端子と、ＧＮＤ端子とを有している。ＩＰＳ１００のＩＮ端子およびＡＭＰ端子は、上位制御装置であるマイコン２００に接続され、マイコン２００は、ＩＰＳ１００のＡＭＰ端子から得られた負荷電流に基づいてメインＭＯＳＦＥＴ１１０をオン・オフする信号を生成し、ＩＰＳ１００のＩＮ端子に供給する。図示の例では、メインＭＯＳＦＥＴ１１０をオンする信号は、５ボルト（Ｖ）の電位を有し、メインＭＯＳＦＥＴ１１０をオフする信号は、０Ｖの電位を有している。

ＩＰＳ１００のＩＮ端子は、論理回路１２０の入力端子に接続され、論理回路１２０の出力端子は、レベルシフト機能を有するドライバ回路１３０の入力端子に接続され、ドライバ回路１３０の出力端子は、メインＭＯＳＦＥＴ１１０のゲート端子に接続されている。メインＭＯＳＦＥＴ１１０のドレイン端子は、ＶＣＣ端子に接続され、ＶＣＣ端子は、電源２１０の正極端子に接続されている。電源２１０の負極端子は、基準電位（ＧＮＤ）に接続されている。メインＭＯＳＦＥＴ１１０のソース端子は、ＯＵＴ端子に接続され、ＯＵＴ端子は、負荷２２０の一方の端子に接続されている。負荷２２０の他方の端子は、シャント抵抗２３０の一方の端子に接続され、シャント抵抗２３０の他方の端子は、基準電位に接続されている。シャント抵抗２３０は、また、その一方の端子がＩＰＳ１００のＩＮ＋端子に接続され、他方の端子がＩＮ－端子に接続されている。ＩＰＳ１００のＧＮＤ端子は、基準電位に接続されている。

ＩＰＳ１００のＶＣＣ端子は、低電圧検出回路１４０の入力端子に接続され、低電圧検出回路１４０の出力端子は、論理回路１２０に接続されている。ＩＰＳ１００のＶＣＣ端子は、短絡検出回路１５０の一方の入力端子に接続され、短絡検出回路１５０の他方の入力端子は、ＯＵＴ端子に接続され、短絡検出回路１５０の出力端子は、論理回路１２０に接続されている。ＩＰＳ１００のＶＣＣ端子は、ＭＯＳＦＥＴ１８０のドレイン端子に接続され、ＭＯＳＦＥＴ１８０のゲート端子は、ドライバ回路１３０の出力端子に接続されている。ＭＯＳＦＥＴ１８０のソース端子は、定電流回路１８２の一方の端子と過電流検出回路１６０の一方の入力端子とに接続され、過電流検出回路１６０の他方の入力端子は、ＯＵＴ端子に接続され、過電流検出回路１６０の出力端子は、論理回路１２０に接続されている。過熱検出回路１７０は、その出力端子が論理回路１２０に接続されている。ＩＰＳ１００のＩＮ＋端子は、ゲイン設定抵抗１９１の一方の端子に接続され、ゲイン設定抵抗１９１の他方の端子は、ゲイン設定抵抗１９２の一方の端子とオペアンプ１９０の非反転入力端子とに接続されている。ゲイン設定抵抗１９２の他方の端子は、ＧＮＤ端子に接続されている。ＩＰＳ１００のＩＮ－端子は、ゲイン設定抵抗１９３の一方の端子に接続され、ゲイン設定抵抗１９３の他方の端子は、ゲイン設定抵抗１９４の一方の端子とオペアンプ１９０の反転入力端子とに接続されている。オペアンプ１９０の出力端子は、ゲイン設定抵抗１９４の他方の端子とＩＰＳ１００のＡＭＰ端子とに接続されている。

低電圧検出回路１４０は、ＶＣＣ端子の電圧ＶＣＣがＩＰＳ１００を動作可能にする所定の電圧以上であるかどうかを監視するもので、電圧ＶＣＣが所定の電圧より低下すると、電圧ＶＣＣの異常低下を論理回路１２０に通知する。論理回路１２０は、電圧ＶＣＣの異常低下が通知されると、ＩＰＳ１００が異常動作を行わないようドライバ回路１３０にメインＭＯＳＦＥＴ１１０およびＭＯＳＦＥＴ１８０の動作を停止する信号を出力する。

短絡検出回路１５０は、メインＭＯＳＦＥＴ１１０がオンしているときにＶＣＣ端子の電圧ＶＣＣとＯＵＴ端子の電圧との差から負荷２２０の短絡を検出する。短絡検出回路１５０は、負荷２２０の短絡状態を検出すると、論理回路１２０に通知し、通知を受けた論理回路１２０は、メインＭＯＳＦＥＴ１１０およびＭＯＳＦＥＴ１８０のゲート電圧を下げる信号をドライバ回路１３０に出力する。

過電流検出回路１６０は、ＭＯＳＦＥＴ１８０がオンしたときに定電流回路１８２に定電流が流れるようにしておき、メインＭＯＳＦＥＴ１１０およびＭＯＳＦＥＴ１８０がオンしたときのメインＭＯＳＦＥＴ１１０およびＭＯＳＦＥＴ１８０のオン抵抗による電位差から過電流を検出する。過電流検出回路１６０は、負荷２２０の過電流状態を検出すると、論理回路１２０に通知する。論理回路１２０は、負荷２２０の過電流状態が通知されると、メインＭＯＳＦＥＴ１１０およびＭＯＳＦＥＴ１８０の動作を停止するとともにメインＭＯＳＦＥＴ１１０およびＭＯＳＦＥＴ１８０を短時間だけ周期的にオンする制御をする。このメインＭＯＳＦＥＴ１１０およびＭＯＳＦＥＴ１８０を短時間だけ周期的にオンする制御は、過電流検出後に負荷２２０が通常状態に復帰したかどうかを検出するためのものである。この動作中、論理回路１２０は、メインＭＯＳＦＥＴ１１０およびＭＯＳＦＥＴ１８０の動作を停止させる信号を出力している。なお、過電流検出回路１６０が過電流と判断する負荷電流の閾値は、短絡検出回路１５０が短絡と判断する負荷電流の閾値よりも低くしてある。

過熱検出回路１７０は、メインＭＯＳＦＥＴ１１０またはＩＰＳ１００の温度を検出し、メインＭＯＳＦＥＴ１１０またはＩＰＳ１００の温度が所定の温度以上になると、メインＭＯＳＦＥＴ１１０またはＩＰＳ１００の過熱状態を論理回路１２０に通知する。論理回路１２０は、過熱状態が通知されると、ＩＰＳ１００の故障を防止するため、ドライバ回路１３０にメインＭＯＳＦＥＴ１１０およびＭＯＳＦＥＴ１８０の動作を停止する信号を出力する。

オペアンプ１９０およびゲイン設定抵抗１９１，１９２，１９３，１９４は、負荷２２０に流れる電流の値を検出してマイコン２００に通知する電流検出回路を構成している。負荷２２０に流れる電流は、シャント抵抗２３０によって電圧に変換され、その電圧をオペアンプ１９０が増幅してＡＭＰ端子に供給する。そのときのオペアンプ１９０のゲインは、ゲイン設定抵抗１９１，１９２，１９３，１９４によって設定される。

論理回路１２０は、図１０に過電流検出時の機能で示したように、入力回路１２１と、発振信号作成回路１２２と、タイミング決定回路１２３とを備えている。入力回路１２１は、ＩＮ端子に受けたメインＭＯＳＦＥＴ１１０をオン・オフする入力信号ＩＮを入力する回路である。入力回路１２１の出力端子は、発振信号作成回路１２２の第１の入力端子に接続され、発振信号作成回路１２２の第２の入力端子は、過電流検出回路１６０の出力端子に接続されている。発振信号作成回路１２２の出力端子は、タイミング決定回路１２３の入力端子に接続されている。

入力回路１２１は、入力された入力信号ＩＮを波形整形して発振信号作成回路１２２に供給する。発振信号作成回路１２２は、入力回路１２１がメインＭＯＳＦＥＴ１１０をオンする入力信号ＩＮを受けているときに過電流検出回路１６０から過電流検出信号を受けたとき、発振信号ｓｉｇｎａｌ１を作成し、この作成した信号ｓｉｇｎａｌ１をタイミング決定回路１２３に供給する。または、発振信号作成回路１２２は、過電流検出回路１６０から過電流検出信号を受けているときに入力回路１２１がメインＭＯＳＦＥＴ１１０をオンする入力信号ＩＮを受けたとき、発振信号ｓｉｇｎａｌ１を作成し、この作成した信号ｓｉｇｎａｌ１をタイミング決定回路１２３に供給する。タイミング決定回路１２３は、信号ｓｉｇｎａｌ１からメインＭＯＳＦＥＴ１１０を短時間だけ周期的にオンするタイミングを決定した信号ｏｕｔｐｕｔを出力する。

タイミング決定回路１２３は、図１１に示したように、ＴフリップフロップＴＦＦ１，ＴＦＦ２，ＴＦＦ３と、ノア回路ＮＯＲ１，ＮＯＲ２と、ナンド回路ＮＡＮＤ１とを備えている。信号ｓｉｇｎａｌ１を受けるタイミング決定回路１２３の入力端子は、ＴフリップフロップＴＦＦ１の入力端子とノア回路ＮＯＲ１の一方の入力端子とに接続されている。ＴフリップフロップＴＦＦ１の出力端子は、ＴフリップフロップＴＦＦ２の入力端子とノア回路ＮＯＲ１の他方の入力端子とに接続されている。ＴフリップフロップＴＦＦ２の出力端子は、ＴフリップフロップＴＦＦ３の入力端子とノア回路ＮＯＲ２の一方の入力端子とに接続されている。ＴフリップフロップＴＦＦ３の出力端子は、ノア回路ＮＯＲ２の他方の入力端子に接続されている。ノア回路ＮＯＲ１の出力端子は、ナンド回路ＮＡＮＤ１の一方の入力端子に接続され、ノア回路ＮＯＲ２の出力端子は、ナンド回路ＮＡＮＤ１の他方の入力端子に接続され、ナンド回路ＮＡＮＤ１の出力端子は、タイミング決定回路１２３の出力端子を構成している。

タイミング決定回路１２３は、発振信号作成回路１２２から信号ｓｉｇｎａｌ１を受けると、３段のＴフリップフロップＴＦＦ１，ＴＦＦ２，ＴＦＦ３からなるダウンカウンタ回路によって信号ｓｉｇｎａｌ１が順次分周される。すなわち、ＴフリップフロップＴＦＦ１は、信号ｓｉｇｎａｌ１の周期を倍にした信号ｓｉｇｎａｌ２を出力し、ＴフリップフロップＴＦＦ２は、信号ｓｉｇｎａｌ２の周期を倍にした信号ｓｉｇｎａｌ３を出力し、ＴフリップフロップＴＦＦ３は、信号ｓｉｇｎａｌ３の周期を倍にした信号ｓｉｇｎａｌ４を出力する。ノア回路ＮＯＲ１は、信号ｓｉｇｎａｌ１，ｓｉｇｎａｌ２を受けて両方がロー（Ｌ）レベルのときにハイ（Ｈ）レベルの信号を出力し、ノア回路ＮＯＲ２は、信号ｓｉｇｎａｌ３，ｓｉｇｎａｌ４を受けて両方がＬレベルのときにＨレベルの信号を出力する。ナンド回路ＮＡＮＤ１は、ノア回路ＮＯＲ１，ＮＯＲ２からＨレベルの信号を入力したときだけ、Ｌレベルの信号ｏｕｔｐｕｔを出力する。これにより、タイミング決定回路１２３は、信号ｓｉｇｎａｌ１，ｓｉｇｎａｌ２，ｓｉｇｎａｌ３，ｓｉｇｎａｌ４がすべてＬレベルのタイミングでＬレベルの信号ｏｕｔｐｕｔを出力する機能を有する。このＬレベルの信号ｏｕｔｐｕｔは、過電流が検出されている期間、ドライバ回路１３０に入力されるときに論理反転されて、メインＭＯＳＦＥＴ１１０を短時間だけ周期的にオンする信号となる。

以上のタイミング決定回路１２３は、発振信号作成回路１２２から供給される信号ｓｉｇｎａｌ１によって動作するが、その信号ｓｉｇｎａｌ１は、過電流検出回路１６０からの過電流検出信号または入力信号ＩＮによって作成されるタイミングが異なる場合がある。すなわち、発振信号作成回路１２２は、信号ｓｉｇｎａｌ１を、過電流検出信号または入力信号ＩＮに同期して立ち上がる信号とする場合（第１の動作例）と過電流検出または入力信号ＩＮの入力から半周期遅れて立ち上がる信号とする場合（第２の動作例）とがある。まず、第１の動作例におけるタイミング決定回路１２３およびＩＰＳ１００の動作について説明する。

図１２（Ａ）および図１３（Ａ）は、過電流検出回路１６０による過電流の検出タイミングが入力信号ＩＮの入力中の場合を示している。なお、図１２（Ａ）では、上から、入力信号ＩＮ、過電流検出回路１６０の過電流検出状態、信号ｓｉｇｎａｌ１，ｓｉｇｎａｌ２，ｓｉｇｎａｌ３，ｓｉｇｎａｌ４およびタイミング決定回路１２３が出力する信号ｏｕｔｐｕｔをそれぞれ示している。図１３（Ａ）は、上から、入力信号ＩＮ、ＯＵＴ端子の出力信号ＯＵＴ、負荷電流ＩＬおよびＡＭＰ端子の信号ＡＭＰをそれぞれ示している。

まず、図１２（Ａ）に示したように、Ｈレベルの入力信号ＩＮが入力されてメインＭＯＳＦＥＴ１１０がオン動作しているとき、過電流検出回路１６０は、まだ過電流状態を検出していないので、Ｌレベルの信号を出力している。このとき、発振信号作成回路１２２は、Ｌレベルの信号ｓｉｇｎａｌ１を出力し、タイミング決定回路１２３のＴフリップフロップＴＦＦ１，ＴＦＦ２，ＴＦＦ３は、リセット状態にあるので、Ｌレベルの信号ｓｉｇｎａｌ２，ｓｉｇｎａｌ３，ｓｉｇｎａｌ４を出力している。このため、タイミング決定回路１２３は、Ｌレベルの信号ｏｕｔｐｕｔを出力し、ドライバ回路１３０は、メインＭＯＳＦＥＴ１１０をオンする信号の出力を維持する。

メインＭＯＳＦＥＴ１１０がオン動作しているとき、図１３（Ａ）に示したように、ＯＵＴ端子には、出力信号ＯＵＴが出力される。これにより、負荷２２０に負荷電流ＩＬが流れ始め、ＡＭＰ端子の信号ＡＭＰは、負荷電流ＩＬに応じた信号波形となる。

次に、メインＭＯＳＦＥＴ１１０のオン動作中に、過電流検出回路１６０が過電流状態を検出してＨレベルの過電流検出信号を出力すると、発振信号作成回路１２２は、Ｈレベルの信号の立ち上がりに同期して立ち上がる信号ｓｉｇｎａｌ１を出力する。タイミング決定回路１２３では、Ｈレベルの信号ｓｉｇｎａｌ１の入力で、残りの信号ｓｉｇｎａｌ２，ｓｉｇｎａｌ３，ｓｉｇｎａｌ４もＨレベルとなる。これにより、タイミング決定回路１２３は、Ｈレベルの信号ｏｕｔｐｕｔを出力する。

過電流検出回路１６０が過電流を検出すると、図１３（Ａ）に示したように、メインＭＯＳＦＥＴ１１０がオフするので、ＯＵＴ端子の出力信号ＯＵＴがほぼ０Ｖまで低下する。これにより、負荷２２０を流れていた負荷電流ＩＬが低下し、ＡＭＰ端子の信号ＡＭＰも同様に低下する。このとき、負荷電流ＩＬは、即座には低下しないので、ＡＭＰ端子の信号ＡＭＰも、同様に、過電流検出から遅れてほぼ０Ｖまで低下する。これにより、マイコン２００は、実際の過電流検出から遅れて過電流検出回路１６０が過電流を検出したことを知ることになる。

過電流検出回路１６０が過電流を検出すると、発振信号作成回路１２２およびタイミング決定回路１２３が動作して信号ｏｕｔｐｕｔが周期的に出力される。すなわち、図１２（Ａ）に示したように、信号ｓｉｇｎａｌ１が順次分周され、すべての信号ｓｉｇｎａｌ１，ｓｉｇｎａｌ２，ｓｉｇｎａｌ３，ｓｉｇｎａｌ４がＬレベルとなるｏｕｔｐｕｔ有効区間で、信号ｏｕｔｐｕｔは、Ｌレベルとなる。このＬレベルの信号ｏｕｔｐｕｔが出力されるたびにメインＭＯＳＦＥＴ１１０がオンするので、ＯＵＴ端子には、出力信号ＯＵＴが出力され、その間、負荷電流ＩＬが流れることになる。これにより、ＩＰＳ１００は、過電流検出後に負荷２２０の状態が通常の状態に戻っているか否かを周期的にチェックしていることになる。

図１３（Ａ）に示した例では、過電流検出から３発目の信号ｏｕｔｐｕｔが出力されたときには、既に、負荷２２０の過電流状態が解除されている場合を示している。この場合、負荷２２０への通常通電が再開される。このとき、ＡＭＰ端子には、過電流復帰遅れがあった後、負荷電流ＩＬに応じた大きさの信号ＡＭＰが出力される。

最後に、入力信号ＩＮがＬレベルになると、メインＭＯＳＦＥＴ１１０がオフ動作するので、ＯＵＴ端子の出力信号ＯＵＴは、ほぼ０Ｖまで低下する。これにより、負荷２２０の負荷電流ＩＬが減少し始め、ＡＭＰ端子の信号ＡＭＰも減少し始める。

次に、図１２（Ｂ）および図１３（Ｂ）により、過電流検出回路１６０による過電流の検出タイミングが入力信号ＩＮの入力前である場合について説明する。なお、図１２（Ｂ）では、上から、入力信号ＩＮ、過電流検出回路１６０の過電流検出状態、信号ｓｉｇｎａｌ１，ｓｉｇｎａｌ２，ｓｉｇｎａｌ３，ｓｉｇｎａｌ４およびタイミング決定回路１２３が出力する信号ｏｕｔｐｕｔをそれぞれ示している。図１３（Ｂ）は、上から、入力信号ＩＮ、ＯＵＴ端子の出力信号ＯＵＴ、負荷電流ＩＬおよびＡＭＰ端子の信号ＡＭＰをそれぞれ示している。

過電流検出信号が出力されている状態で、Ｈレベルの入力信号ＩＮが入力されると、発振信号作成回路１２２は、入力信号ＩＮが入力されたタイミングで立ち上がる信号ｓｉｇｎａｌ１を出力する。Ｈレベルの信号ｓｉｇｎａｌ１が出力された後、タイミング決定回路１２３は、図１２（Ａ）の場合と同様の動作をする。

過電流が検出されている状態でＨレベルの入力信号ＩＮが入力されると、図１３（Ｂ）に示したように、まず、メインＭＯＳＦＥＴ１１０がオン動作し、ＯＵＴ端子に出力信号ＯＵＴが出力される。このとき、負荷２２０に負荷電流ＩＬが流れ始め、ＡＭＰ端子の信号ＡＭＰも、負荷電流ＩＬに応じた大きさの信号ＡＭＰが出力される。

Ｈレベルの入力信号ＩＮが入力されたタイミングでは、既に過電流検出状態にあるので、そのタイミングの直後にメインＭＯＳＦＥＴ１１０がオフ動作され、ＯＵＴ端子の出力信号ＯＵＴがほぼ０Ｖまで低下する。この直後に、負荷電流ＩＬが低下し、ＡＭＰ端子の信号ＡＭＰも直ちに低下する。信号ＡＭＰがほぼ０Ｖまで低下したとき、マイコン２００は、Ｈレベルの入力信号ＩＮが入力されたタイミングから遅れて過電流検出回路１６０が過電流を検出したことを知ることになる。

その後のＨレベルの入力信号ＩＮが入力されている期間に、負荷２２０の過電流状態が通常に戻っているかをチェックするための周期的な信号ｏｕｔｐｕｔによる信号出力および負荷２２０の過電流解除後の動作は、図１３（Ａ）に示した場合と同じである。

次に、発振信号作成回路１２２が信号ｓｉｇｎａｌ１を過電流検出または入力信号ＩＮの入力から半周期遅れて立ち上げた信号とする第２の動作例におけるタイミング決定回路１２３およびＩＰＳ１００の動作について説明する。

図１４（Ａ）および図１５（Ａ）は、過電流検出回路１６０による過電流の検出タイミングが入力信号ＩＮの入力中の場合を示している。なお、図１４（Ａ）では、上から、入力信号ＩＮ、過電流検出回路１６０の過電流検出状態、信号ｓｉｇｎａｌ１，ｓｉｇｎａｌ２，ｓｉｇｎａｌ３，ｓｉｇｎａｌ４およびタイミング決定回路１２３が出力する信号ｏｕｔｐｕｔをそれぞれ示している。図１５（Ａ）は、上から、入力信号ＩＮ、ＯＵＴ端子の出力信号ＯＵＴ、負荷電流ＩＬおよびＡＭＰ端子の信号ＡＭＰをそれぞれ示している。

まず、図１４（Ａ）に示したように、Ｈレベルの入力信号ＩＮが入力されてメインＭＯＳＦＥＴ１１０がオン動作したとき、過電流検出回路１６０は、まだ過電流状態を検出していないので、Ｌレベルの信号を出力している。このとき、発振信号作成回路１２２は、Ｌレベルの信号ｓｉｇｎａｌ１を出力し、タイミング決定回路１２３は、Ｌレベルの信号ｏｕｔｐｕｔを出力し、ドライバ回路１３０は、メインＭＯＳＦＥＴ１１０をオンする信号を出力する。

このとき、図１５（Ａ）に示したように、メインＭＯＳＦＥＴ１１０がオンすることで、ＯＵＴ端子には、出力信号ＯＵＴが出力される。これにより、負荷２２０には負荷電流ＩＬが流れ始め、ＡＭＰ端子の信号ＡＭＰは、負荷電流ＩＬに応じた信号波形となる。

次に、過電流検出回路１６０が過電流状態を検出してＨレベルの過電流検出信号を出力すると、発振信号作成回路１２２は、過電流検出信号のＨレベルの信号の立ち上がりから半周期遅れて立ち上がる信号ｓｉｇｎａｌ１を出力する。Ｈレベルの信号ｓｉｇｎａｌ１が出力された後は、図１２（Ａ）および図１３（Ａ）に示した第１の動作例の場合と同じ動作をする。

次に、図１４（Ｂ）および図１５（Ｂ）により、過電流検出回路１６０による過電流の検出タイミングが入力信号ＩＮの入力前である場合について説明する。なお、図１４（Ｂ）では、上から、入力信号ＩＮ、過電流検出回路１６０の過電流検出状態、信号ｓｉｇｎａｌ１，ｓｉｇｎａｌ２，ｓｉｇｎａｌ３，ｓｉｇｎａｌ４およびタイミング決定回路１２３が出力する信号ｏｕｔｐｕｔをそれぞれ示している。図１５（Ｂ）は、上から、入力信号ＩＮ、ＯＵＴ端子の出力信号ＯＵＴ、負荷電流ＩＬおよびＡＭＰ端子の信号ＡＭＰをそれぞれ示している。

過電流検出信号が出力されている状態で、Ｈレベルの入力信号ＩＮが入力されると、発振信号作成回路１２２は、入力信号ＩＮが入力されたタイミングからＬレベルで始まる信号ｓｉｇｎａｌ１を作成する。このため、信号ｓｉｇｎａｌ１がＨレベルに立ち上がるのは半周期後であるので、それまでの間、タイミング決定回路１２３が出力する信号ｏｕｔｐｕｔが有効となって、メインＭＯＳＦＥＴ１１０は、オン動作をすることになる。信号ｓｉｇｎａｌ１が最初にＨレベルになった後は、図１４（Ａ）および図１５（Ａ）の場合と同じ動作をする。

なお、図１２および図１４において、入力信号ＩＮがＬレベルのときに信号ｏｕｔｐｕｔは、Ｈレベルを示しているが、これは、図示しない回路により、入力信号ＩＮがＬレベルのときは、信号ｏｕｔｐｕｔがＨレベルになるように構成されている。

国際公開第２０１７／１８７７８５号

中川翔・大江崇智・岩本基光、「ワンチップリニア制御用ＩＰＳ「Ｆ５１０６Ｈ」」、富士電機技報、２０１３年１２月３０日、第８６巻、第４号、ｐ．４３－４６

しかしながら、第１の動作例では、特に、入力信号ＩＮが入力される前に過電流が検出されている場合、図１３（Ｂ）に示したように、Ｈレベルの入力信号ＩＮが入力された直後にメインＭＯＳＦＥＴ１１０がオン・オフしている。このため、ＡＭＰ端子の信号ＡＭＰの幅が短いので、信号ＡＭＰを受けているマイコン２００は、メインＭＯＳＦＥＴ１１０のオン動作を指示したことによる負荷電流ＩＬを検出できないだけでなく過電流が検出されていることを知ることができない可能性がある。一方、第２の動作例では、入力信号ＩＮの入力後に過電流が検出される場合、図１５（Ａ）に示したように、通常の負荷電流が流れている状態からさらに過電流が流れる期間がある。このため、メインＭＯＳＦＥＴ１１０が過熱状態になりやすく、故障に至る可能性がある。

本発明はこのような点に鑑みてなされたものであり、メインのパワー半導体素子が過熱状態になりにくく、上位制御装置への過電流検出通知に誤りがない半導体装置を提供することを目的とする。

本発明では、上記の課題を解決するために、１つの案では、パワー半導体素子と、過電流検出回路と、過電流検出回路が過電流を検出したときにパワー半導体素子にオフ信号を出力する機能を有する論理回路とを備えた半導体装置が提供される。この半導体装置の論理回路は、パワー半導体素子のオン動作を指示する入力信号の入力時にパルスを生成し、入力信号と過電流検出回路からの過電流検出信号との同時入力時に発振信号を生成し、パルスが出力されている期間中に過電流検出回路が過電流を検出したとき、過電流検出後の発振信号の半周期の期間、パワー半導体素子のオン動作を指示する信号を出力する。

上記構成の半導体装置は、パワー半導体素子がオン動作しているときに過電流が検出されると、直ちにパワー半導体素子をオフ動作させるので、パワー半導体素子が過熱状態に至ることを防止することができる。また、パルス生成回路が少なくともパルスを出力している期間において過電流を検出している場合は、パワー半導体素子にオン信号を所定期間出力することで、上位制御装置への過電流検出通知の期間を十分に確保することができ、通知誤りを防ぐことができる。

本発明の上記および他の目的、特徴および利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

本発明によるハイサイド型ＩＰＳの論理回路の構成例を示すブロック図である。 入力回路およびパルス生成回路の例を示す回路図である。 ゲーテッドラッチ回路の例を示す回路図である。 過電流モード切替回路の例を示す回路図である。 タイミング決定回路の例を示す回路図である。 入力信号の入力後に過電流検出状態になったときの論理回路の動作を示すタイムチャートである。 入力信号の入力前に過電流検出状態になったときの論理回路の動作を示すタイムチャートである。 パルス生成回路がパルスを出力している期間に過電流検出状態になったときの論理回路の動作を示すタイムチャートである。 従来のＩＰＳの構成例を示す図である。 過電流検出時の論理回路の機能の例を示すブロック図である。 タイミング決定回路の例を示す図である。 タイミング決定回路の第１の動作例のタイムチャートであって、（Ａ）はオン動作中に過電流を検出したとき、（Ｂ）はオン動作前に過電流検出状態にあるときを示している。 過電流を検出したときの第１の動作例の波形図であって、（Ａ）はオン動作中に過電流を検出したとき、（Ｂ）はオン動作前に過電流検出状態にあるときを示している。 タイミング決定回路の第２の動作例のタイムチャートであって、（Ａ）はオン動作中に過電流を検出したとき、（Ｂ）はオン動作前に過電流検出状態にあるときを示している。 過電流を検出したときの第２の動作例の波形図であって、（Ａ）はオン動作中に過電流を検出したとき、（Ｂ）はオン動作前に過電流検出状態にあるときを示している。

以下、本発明の実施の形態について、ハイサイド型ＩＰＳに適用した場合を例に図面を参照して詳細に説明する。なお、ハイサイド型ＩＰＳの基本構成については、図９に上述した基本構成と同じであるので、本発明の特徴的な部分である論理回路を除く他の構成要素の説明は、図９を参照することがある。

図１は本発明によるハイサイド型ＩＰＳの論理回路の構成例を示すブロック図、図２は入力回路およびパルス生成回路の例を示す回路図、図３はゲーテッドラッチ回路の例を示す回路図、図４は過電流モード切替回路の例を示す回路図、図５はタイミング決定回路の例を示す回路図である。なお、図の説明において、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。

本発明によるハイサイド型ＩＰＳの論理回路１０は、図１に示したように、入力回路２０と、発振信号作成回路３０と、パルス生成回路４０と、ゲーテッドラッチ回路５０と、過電流モード切替回路６０と、タイミング決定回路７０とを備えている。

入力回路２０は、入力端子がハイサイド型ＩＰＳのＩＮ端子に接続され、入力回路２０の出力端子は、発振信号作成回路３０の第１の入力端子およびパルス生成回路４０の入力端子にそれぞれ接続されている。発振信号作成回路３０の第２の入力端子は、過電流検出回路１６０の出力端子に接続されている。パルス生成回路４０の出力端子は、ゲーテッドラッチ回路５０のイネーブル端子に接続されている。ゲーテッドラッチ回路５０の他の入力端子は、過電流検出回路１６０の出力端子に接続され、ゲーテッドラッチ回路５０の出力端子は、過電流モード切替回路６０の切替信号入力用の入力端子に接続されている。過電流モード切替回路６０は、また、発振信号入力用の入力端子が発振信号作成回路３０の出力端子に接続されている。過電流モード切替回路６０の出力端子は、タイミング決定回路７０の入力端子に接続されている。タイミング決定回路７０は、過電流検出回路１６０が出力する第１過電流検出信号ＯＣＤＳ１をも受けるように構成されている。

入力回路２０は、図２に示したように、非反転型のシュミットトリガ回路２１を備えている。シュミットトリガ回路２１の入力端子は、ハイサイド型ＩＰＳのＩＮ端子に接続され、シュミットトリガ回路２１の出力端子は、パルス生成回路４０の入力端子に接続されている。入力回路２０は、マイコン２００から供給されたノイズを含む入力信号ＩＮを波形整形することができる。

パルス生成回路４０は、インバータ回路ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３と、ナンド回路ＮＡＮＤ１１と、ＰチャネルのＭＯＳＦＥＴ４１と、ＮチャネルのＭＯＳＦＥＴ４２，４３と、コンデンサ４４とを備えている。なお、ＭＯＳＦＥＴ４２は、デプレッション型のＭＯＳＦＥＴである。

パルス生成回路４０の入力端子は、インバータ回路ＩＮＶ１１の入力端子とナンド回路ＮＡＮＤ１１の一方の入力端子とに接続されている。インバータ回路ＩＮＶ１１の出力端子は、ＭＯＳＦＥＴ４１，４３のゲート端子に接続され、ＭＯＳＦＥＴ４１のソース端子は、電源ラインに接続され、ＭＯＳＦＥＴ４３のソース端子は、グランドラインに接続されている。ＭＯＳＦＥＴ４１のドレイン端子は、ＭＯＳＦＥＴ４２のドレイン端子に接続され、ＭＯＳＦＥＴ４２のゲート端子およびソース端子は、ＭＯＳＦＥＴ４３のドレイン端子と、コンデンサ４４の一方の端子と、インバータ回路ＩＮＶ１２の入力端子とに接続されている。コンデンサ４４の他方の端子は、グランドラインに接続されている。インバータ回路ＩＮＶ１２の出力端子は、ナンド回路ＮＡＮＤ１１の他方の入力端子に接続され、ナンド回路ＮＡＮＤ１１の出力端子は、インバータ回路ＩＮＶ１３の入力端子に接続されている。インバータ回路ＩＮＶ１３の出力端子は、このパルス生成回路４０の出力端子を構成している。

このパルス生成回路４０は、入力端子にＬレベルの入力信号が入力されると、そのＬレベルの入力信号は、インバータ回路ＩＮＶ１１によってＨレベルに反転される。これにより、ＭＯＳＦＥＴ４１，４３は、ゲート端子にＨレベルのゲート電圧が印加され、ＭＯＳＦＥＴ４１は、オフされ、ＭＯＳＦＥＴ４３は、オンされるので、コンデンサ４４の電荷は、ＭＯＳＦＥＴ４３によって放電されている。このとき、インバータ回路ＩＮＶ１２は、Ｈレベルの信号を出力してナンド回路ＮＡＮＤ１１の他方の入力端子に印加し、ナンド回路ＮＡＮＤ１１の一方の入力端子には、パルス生成回路４０に入力されたＬレベルの入力信号が印加されている。このため、ナンド回路ＮＡＮＤ１１は、Ｈレベルの信号を出力し、このＨレベルの信号は、インバータ回路ＩＮＶ１３によりＬレベルに反転されて、パルス生成回路４０の出力端子に供給される。

パルス生成回路４０は、また、入力端子にＨレベルの入力信号が入力されると、そのＨレベルの入力信号は、インバータ回路ＩＮＶ１１によってＬレベルに反転される。これにより、ＭＯＳＦＥＴ４１，４３は、ゲート端子にＬレベルのゲート電圧が印加され、ＭＯＳＦＥＴ４１は、オンされ、ＭＯＳＦＥＴ４３は、オフされる。このとき、デプレッション型のＭＯＳＦＥＴ４２には、ゲート・ソース間電圧が０Ｖのときに流れる一定の電流が流れ、コンデンサ４４を充電する。充電開始の時点では、コンデンサ４４の電圧がインバータ回路ＩＮＶ１２の閾値電圧に達していないので、インバータ回路ＩＮＶ１２は、Ｈレベルの信号を出力している。このため、ナンド回路ＮＡＮＤ１１は、両方の入力端子にＨレベルの信号が印加されるので、Ｌレベルの信号を出力し、このＬレベルの信号は、インバータ回路ＩＮＶ１３によりＨレベルに反転されて、パルス生成回路４０の出力端子に供給される。

その後、ＭＯＳＦＥＴ４２によって定電流で充電されているコンデンサ４４の充電電圧がインバータ回路ＩＮＶ１２の閾値電圧に達すると、インバータ回路ＩＮＶ１２は、Ｌレベルの信号を出力する。このため、ナンド回路ＮＡＮＤ１１は、他方の入力端子がＬレベルになることで、Ｈレベルの信号を出力し、このＨレベルの信号は、インバータ回路ＩＮＶ１３によりＬレベルに反転されて、パルス生成回路４０の出力端子に供給される。

すなわち、パルス生成回路４０は、ＩＮ端子にメインＭＯＳＦＥＴ１１０のオン動作を指示する入力信号ＩＮの入力時に、デプレッション型のＭＯＳＦＥＴ４２と、コンデンサ４４と、インバータ回路ＩＮＶ１２とによって決まる一定時間のＨレベルのパルスを生成し、出力する。

ゲーテッドラッチ回路５０は、図３に示したように、ゲート回路を構成するナンド回路ＮＡＮＤ１２，ＮＡＮＤ１３と、ラッチ回路を構成するナンド回路ＮＡＮＤ１４，ＮＡＮＤ１５とを備えている。ナンド回路ＮＡＮＤ１２の一方の入力端子は、ゲーテッドラッチ回路５０のセット端子Ｓに接続され、ナンド回路ＮＡＮＤ１３の一方の入力端子は、ゲーテッドラッチ回路５０のリセット端子Ｒに接続され、ナンド回路ＮＡＮＤ１２，ＮＡＮＤ１３の他方の入力端子は、ゲーテッドラッチ回路５０のイネーブル端子Ｅに接続されている。ナンド回路ＮＡＮＤ１２の出力端子は、ナンド回路ＮＡＮＤ１４の一方の入力端子に接続され、ナンド回路ＮＡＮＤ１３の出力端子は、ナンド回路ＮＡＮＤ１５の一方の入力端子に接続されている。ナンド回路ＮＡＮＤ１４の他方の入力端子は、ナンド回路ＮＡＮＤ１５の出力端子に接続され、ナンド回路ＮＡＮＤ１５の他方の入力端子は、ナンド回路ＮＡＮＤ１４の出力端子に接続されている。ナンド回路ＮＡＮＤ１４の出力端子は、ゲーテッドラッチ回路５０の出力端子Ｑに接続され、ナンド回路ＮＡＮＤ１５の出力端子は、ゲーテッドラッチ回路５０の反転出力端子ＮＱに接続されている。

ゲーテッドラッチ回路５０のセット端子Ｓには、過電流検出回路１６０による第１過電流検出信号ＯＣＤＳ１が入力され、ゲーテッドラッチ回路５０のリセット端子Ｒには、過電流検出回路１６０による第２過電流検出信号ＯＣＤＳ２が入力される。この実施の形態では、第１過電流検出信号ＯＣＤＳ１は、過電流検出回路１６０が過電流を検出したときにＨレベルとなる信号であり、第２過電流検出信号ＯＣＤＳ２は、第１過電流検出信号ＯＣＤＳ１を反転した信号としている。ゲーテッドラッチ回路５０のイネーブル端子Ｅは、パルス生成回路４０の出力端子に接続されている。

ゲーテッドラッチ回路５０は、イネーブル端子Ｅにパルス生成回路４０からＨレベルのパルスを受けたとき、セット端子Ｓの第１過電流検出信号ＯＣＤＳ１およびリセット端子Ｒの第２過電流検出信号ＯＣＤＳ２をラッチして、過電流検出回路１６０の過電流検出状態を保持する。過電流検出回路１６０は、過電流検出状態にないとき、Ｌレベルの第１過電流検出信号ＯＣＤＳ１を出力し、Ｈレベルの第２過電流検出信号ＯＣＤＳ２を出力している。また、過電流検出回路１６０は、過電流検出状態のとき、Ｈレベルの第１過電流検出信号ＯＣＤＳ１を出力し、Ｌレベルの第２過電流検出信号ＯＣＤＳ２を出力している。

ゲーテッドラッチ回路５０は、Ｈレベルのパルスを受けたときに過電流検出状態でなければ、Ｌレベルの第１過電流検出信号ＯＣＤＳ１を保持して出力端子ＱにＬレベルの第１切替信号ＳＷＳ１を出力し、Ｈレベルの第２過電流検出信号ＯＣＤＳ２を保持して反転出力端子ＮＱにＨレベルの第２切替信号ＳＷＳ２を出力する。ゲーテッドラッチ回路５０は、また、Ｈレベルのパルスを受けたときに過電流検出状態であれば、Ｈレベルの第１過電流検出信号ＯＣＤＳ１を保持して出力端子ＱにＨレベルの第１切替信号ＳＷＳ１を出力し、Ｌレベルの第２過電流検出信号ＯＣＤＳ２を保持して反転出力端子ＮＱにＬレベルの第２切替信号ＳＷＳ２を出力する。

過電流モード切替回路６０は、図４に示したように、インバータ回路ＩＮＶ１４，ＩＮＶ１５，ＩＮＶ１６とスイッチ回路を構成するトランスミッションゲート６１，６２とを備えている。過電流モード切替回路６０は、発振信号作成回路３０が作成した信号ｓｉｇｎａｌを受ける入力端子と、ゲーテッドラッチ回路５０が出力する第１切替信号ＳＷＳ１および第２切替信号ＳＷＳ２を受ける入力端子とを有している。過電流モード切替回路６０は、また、信号ｓｉｇｎａｌを基に生成された信号ｓｉｇｎａｌ０，ｓｉｇｎａｌ１を出力する出力端子を有している。

信号ｓｉｇｎａｌの入力端子は、トランスミッションゲート６１の第１の端子とインバータ回路ＩＮＶ１４の入力端子とに接続されている。インバータ回路ＩＮＶ１４の出力端子は、トランスミッションゲート６２の第１の端子と信号ｓｉｇｎａｌ１の出力端子とに接続されている。トランスミッションゲート６１の第２の端子およびトランスミッションゲート６２の第２の端子は、インバータ回路ＩＮＶ１５の入力端子に接続されている。インバータ回路ＩＮＶ１５の出力端子は、インバータ回路ＩＮＶ１６の入力端子に接続され、インバータ回路ＩＮＶ１６の出力端子は、信号ｓｉｇｎａｌ０の出力端子に接続されている。第１切替信号ＳＷＳ１を受ける入力端子は、トランスミッションゲート６１の反転制御端子とトランスミッションゲート６２の制御端子とに接続されている。第２切替信号ＳＷＳ２を受ける入力端子は、トランスミッションゲート６１の制御端子とトランスミッションゲート６２の反転制御端子とに接続されている。

過電流検出回路１６０が過電流検出状態にないとき、ゲーテッドラッチ回路５０から受ける第１切替信号ＳＷＳ１はＬレベル、第２切替信号ＳＷＳ２がＨレベルである。このとき、過電流モード切替回路６０は、トランスミッションゲート６１は導通となり、トランスミッションゲート６２は非導通となる。したがって、入力信号ＩＮの入力時に作成された信号ｓｉｇｎａｌは、トランスミッションゲート６１およびインバータ回路ＩＮＶ１５，ＩＮＶ１６を通って、信号ｓｉｇｎａｌと同位相の信号ｓｉｇｎａｌ０を出力する。このとき、信号ｓｉｇｎａｌは、また、インバータ回路ＩＮＶ１４を通るので、信号ｓｉｇｎａｌ１は、信号ｓｉｇｎａｌと逆位相になる。

一方、過電流検出回路１６０が過電流検出状態にあるとき、ゲーテッドラッチ回路５０から受ける第１切替信号ＳＷＳ１はＨレベル、第２切替信号ＳＷＳ２がＬレベルであるので、トランスミッションゲート６１は非導通、トランスミッションゲート６２は導通となる。ここで、入力信号ＩＮが入力されて発振信号作成回路３０から信号ｓｉｇｎａｌが入力されると、信号ｓｉｇｎａｌを反転した信号が信号ｓｉｇｎａｌ０，ｓｉｇｎａｌ１として出力される。

タイミング決定回路７０は、図５に示したように、ＴフリップフロップＴＦＦ１１，ＴＦＦ１２，ＴＦＦ１３と、ノア回路ＮＯＲ１１，ＮＯＲ１２と、ナンド回路ＮＡＮＤ１６，ＮＡＮＤ１７と、インバータ回路ＩＮＶ１７とを備えている。信号ｓｉｇｎａｌ０を受ける入力端子は、ＴフリップフロップＴＦＦ１１の入力端子に接続され、信号ｓｉｇｎａｌ１を受ける入力端子は、ノア回路ＮＯＲ１の一方の入力端子に接続され、第１過電流検出信号ＯＣＤＳ１を受ける入力端子は、ナンド回路ＮＡＮＤ１７の一方の入力端子に接続されている。ＴフリップフロップＴＦＦ１１の出力端子は、ＴフリップフロップＴＦＦ１２の入力端子とノア回路ＮＯＲ１１の他方の入力端子とに接続されている。ＴフリップフロップＴＦＦ１２の出力端子は、ＴフリップフロップＴＦＦ１３の入力端子とノア回路ＮＯＲ１２の一方の入力端子とに接続されている。ＴフリップフロップＴＦＦ１３の出力端子は、ノア回路ＮＯＲ１２の他方の入力端子に接続されている。ノア回路ＮＯＲ１１の出力端子は、ナンド回路ＮＡＮＤ１６の一方の入力端子に接続され、ノア回路ＮＯＲ１２の出力端子は、ナンド回路ＮＡＮＤ１６の他方の入力端子に接続されている。ナンド回路ＮＡＮＤ１６の出力端子は、ナンド回路ＮＡＮＤ１７の他方の入力端子に接続され、ナンド回路ＮＡＮＤ１７の出力端子は、インバータ回路ＩＮＶ１７の入力端子に接続されている。インバータ回路ＩＮＶ１７の出力端子は、タイミング決定回路７０の出力端子を構成している。なお、ノア回路ＮＯＲ１１，ＮＯＲ１２およびナンド回路ＮＡＮＤ１６は、第１の論理演算回路を構成し、ナンド回路ＮＡＮＤ１７およびインバータ回路ＩＮＶ１７は、第２の論理演算回路を構成している。

タイミング決定回路７０は、過電流モード切替回路６０から信号ｓｉｇｎａｌ０を受けると、３段のＴフリップフロップＴＦＦ１１，ＴＦＦ１２，ＴＦＦ１３からなるダウンカウンタ回路によって信号ｓｉｇｎａｌ０が順次分周される。すなわち、ＴフリップフロップＴＦＦ１１は、信号ｓｉｇｎａｌ０の周期を倍にした信号ｓｉｇｎａｌ２を出力し、ＴフリップフロップＴＦＦ１２は、信号ｓｉｇｎａｌ２の周期を倍にした信号ｓｉｇｎａｌ３を出力し、ＴフリップフロップＴＦＦ１３は、信号ｓｉｇｎａｌ３の周期を倍にした信号ｓｉｇｎａｌ４を出力する。ノア回路ＮＯＲ１１は、信号ｓｉｇｎａｌ１，ｓｉｇｎａｌ２を受けて両方がＬレベルのときにＨレベルの信号を出力し、ノア回路ＮＯＲ１２は、信号ｓｉｇｎａｌ３，ｓｉｇｎａｌ４を受けて両方がＬレベルのときにＨレベルの信号を出力する。ナンド回路ＮＡＮＤ１６は、ノア回路ＮＯＲ１１，ＮＯＲ１２の両方からＨレベルの信号を入力したときだけ、Ｌレベルの信号（一致信号）を出力する。このナンド回路ＮＡＮＤ１６が出力するＬレベルの信号は、メインＭＯＳＦＥＴ１１０を短時間だけ周期的にオンする信号となる。

ただ、過電流検出回路１６０が過電流を検出していないときにＨレベルの入力信号ＩＮが入力された直後は、信号ｓｉｇｎａｌ１がＨレベルのままであるので、ナンド回路ＮＡＮＤ１６は、Ｈレベルの信号を出力する。このため、Ｈレベルの入力信号ＩＮが入力されているのも拘わらず、ナンド回路ＮＡＮＤ１６は、メインＭＯＳＦＥＴ１１０をオンするＬレベルの信号を出力できない。

そこで、タイミング決定回路７０は、ナンド回路ＮＡＮＤ１７およびインバータ回路ＩＮＶ１７を設け、過電流検出回路１６０が過電流を検出していないときは、入力信号ＩＮに同期してメインＭＯＳＦＥＴ１１０をオンするＬレベルの信号を出力するようにしている。すなわち、ナンド回路ＮＡＮＤ１７には、ナンド回路ＮＡＮＤ１６の出力信号と第１過電流検出信号ＯＣＤＳ１とが入力されている。過電流を検出していないＬレベルの第１過電流検出信号ＯＣＤＳ１を入力しているとき、ナンド回路ＮＡＮＤ１７は、ナンド回路ＮＡＮＤ１６の出力信号の論理レベルに関係なく、Ｈレベルの信号を出力し、インバータ回路ＩＮＶ１７は、Ｌレベルの信号ｏｕｔｐｕｔを出力する。つまり、ナンド回路ＮＡＮＤ１７は、ナンド回路ＮＡＮＤ１６が一致信号を出力するか、第１過電流検出信号ＯＣＤＳ１がＬレベルのときに有効となり、そのｏｕｔｐｕｔ有効区間だけ、メインＭＯＳＦＥＴ１１０がオン動作される。

次に、論理回路１０の動作を図６ないし図８を参照して説明する。
図６は入力信号の入力後に過電流検出状態になったときの論理回路の動作を示すタイムチャート、図７は入力信号の入力前に過電流検出状態になったときの論理回路の動作を示すタイムチャート、図８はパルス生成回路がパルスを出力している期間に過電流検出状態になったときの論理回路の動作を示すタイムチャートである。なお、図６ないし図８では、上から、入力信号ＩＮ、パルス生成回路出力、第１過電流検出信号ＯＣＤＳ１、第２過電流検出信号ＯＣＤＳ２、第１切替信号ＳＷＳ１、第２切替信号ＳＷＳ２、信号ｓｉｇｎａｌ、信号ｓｉｇｎａｌ０、信号ｓｉｇｎａｌ１、信号ｓｉｇｎａｌ２、信号ｓｉｇｎａｌ３、信号ｓｉｇｎａｌ４、信号ｏｕｔｐｕｔをそれぞれ示している。

まず、図６に示したように、Ｈレベルの入力信号ＩＮが入力されると、パルス生成回路４０が入力信号ＩＮの立ち上がりに同期して立ち上がるパルスを生成する。このとき、過電流検出回路１６０は、過電流を検出していないので、Ｌレベルの第１過電流検出信号ＯＣＤＳ１を出力し、Ｈレベルの第２過電流検出信号ＯＣＤＳ２を出力する。

ゲーテッドラッチ回路５０は、パルス生成回路４０からのパルスを受けると、第１過電流検出信号ＯＣＤＳ１および第２過電流検出信号ＯＣＤＳ２をラッチする。ゲーテッドラッチ回路５０は、ラッチした第１過電流検出信号ＯＣＤＳ１のＬレベルを第１切替信号ＳＷＳ１として出力し、ラッチした第２過電流検出信号ＯＣＤＳ２のＨレベルを第２切替信号ＳＷＳ２として出力する。

過電流モード切替回路６０は、第１切替信号ＳＷＳ１および第２切替信号ＳＷＳ２によって、トランスミッションゲート６１が導通状態、トランスミッションゲート６２が非導通状態に置かれる。

その後、過電流検出回路１６０が過電流を検出すると、第１過電流検出信号ＯＣＤＳ１はＨレベル、第２過電流検出信号ＯＣＤＳ２はＬレベルになる。しかし、このとき、パルスの生成が終了していて、ゲーテッドラッチ回路５０は、ディスエーブル状態にあり、その保持状態は変化しないので、第１切替信号ＳＷＳ１および第２切替信号ＳＷＳ２の論理レベルも変化しない。

過電流検出回路１６０が過電流を検出することによって、発振信号作成回路３０が第１過電流検出信号ＯＣＤＳ１の立ち上がりに同期して立ち上がる信号ｓｉｇｎａｌを出力する。このとき、過電流モード切替回路６０は、過電流モードの切り替えをしないので、信号ｓｉｇｎａｌは、トランスミッションゲート６１、インバータ回路ＩＮＶ１５，ＩＮＶ１６を通り、信号ｓｉｇｎａｌと同位相の信号ｓｉｇｎａｌ０となって出力する。また、信号ｓｉｇｎａｌは、インバータ回路ＩＮＶ１４を通ることで、信号ｓｉｇｎａｌと逆位相の信号ｓｉｇｎａｌ１となって出力する。

タイミング決定回路７０では、Ｈレベルの信号ｓｉｇｎａｌ０および信号ｓｉｇｎａｌ１が入力されると、ナンド回路ＮＡＮＤ１６はＨレベルの信号を出力する。このとき、第１過電流検出信号ＯＣＤＳ１がＨレベルであるため、ナンド回路ＮＡＮＤ１７は、Ｌレベルの信号を出力し、インバータ回路ＩＮＶ１７は、Ｈレベルの信号ｏｕｔｐｕｔを出力することになる。

その後、タイミング決定回路７０では、信号ｓｉｇｎａｌ０を受けて、順次、信号ｓｉｇｎａｌ２、信号ｓｉｇｎａｌ３、信号ｓｉｇｎａｌ４が生成される。そして、ナンド回路ＮＡＮＤ１６から一致信号が出力されるたびに、ナンド回路ＮＡＮＤ１６の出力がＬレベルとなるので、ナンド回路ＮＡＮＤ１７の出力がＨレベルとなり、インバータ回路ＩＮＶ１７は、Ｌレベルの信号ｏｕｔｐｕｔを出力する。この信号ｏｕｔｐｕｔは、Ｌレベルとなるｏｕｔｐｕｔ有効区間だけ、メインＭＯＳＦＥＴ１１０をオン動作する。

このように、入力信号ＩＮが入力されているときに、過電流検出状態になると、そのタイミングで直ちに信号ｏｕｔｐｕｔのｏｕｔｐｕｔ有効区間が終了するので、メインＭＯＳＦＥＴ１１０を過電流による過熱状態に対して安全に保護することができる。

次に、図７に示したように、入力信号ＩＮが入力される前のＬレベルのときに、過電流検出回路１６０が過電流を検出すると、過電流検出回路１６０は、Ｈレベルの第１過電流検出信号ＯＣＤＳ１を出力し、Ｌレベルの第２過電流検出信号ＯＣＤＳ２を出力している。

その後、Ｈレベルの入力信号ＩＮが入力されると、パルス生成回路４０が入力信号ＩＮの立ち上がりに同期して立ち上がるパルスを生成し、ゲーテッドラッチ回路５０に供給する。

ゲーテッドラッチ回路５０は、パルス生成回路４０からのパルスを受けると、第１過電流検出信号ＯＣＤＳ１および第２過電流検出信号ＯＣＤＳ２をラッチする。ゲーテッドラッチ回路５０は、ラッチした第１過電流検出信号ＯＣＤＳ１のＨレベルを第１切替信号ＳＷＳ１として出力し、ラッチした第２過電流検出信号ＯＣＤＳ２のＬレベルを第２切替信号ＳＷＳ２として出力する。

過電流モード切替回路６０は、第１切替信号ＳＷＳ１および第２切替信号ＳＷＳ２によって、トランスミッションゲート６１が非導通状態、トランスミッションゲート６２が導通状態に置かれる。このため、入力信号ＩＮの立ち上がりに同期して作成された信号ｓｉｇｎａｌは、インバータ回路ＩＮＶ１４、トランスミッションゲート６２、インバータ回路ＩＮＶ１５，ＩＮＶ１６を通り、信号ｓｉｇｎａｌ０となる。信号ｓｉｇｎａｌは、また、インバータ回路ＩＮＶ１４を通り、信号ｓｉｇｎａｌ１となる。この信号ｓｉｇｎａｌ０および信号ｓｉｇｎａｌ１は、信号ｓｉｇｎａｌと位相が逆になっている。

タイミング決定回路７０では、信号ｓｉｇｎａｌ０を受けたとき、信号ｓｉｇｎａｌ１、信号ｓｉｇｎａｌ２、信号ｓｉｇｎａｌ３、信号ｓｉｇｎａｌ４がＬレベルであるので、ナンド回路ＮＡＮＤ１６は、Ｌレベルの一致信号を出力する。したがって、ナンド回路ＮＡＮＤ１７は、Ｈレベルの信号を出力し、インバータ回路ＩＮＶ１７は、Ｌレベルの信号ｏｕｔｐｕｔを出力し、そのｏｕｔｐｕｔ有効区間だけ、メインＭＯＳＦＥＴ１１０がオン動作される。

その後、ダウンカウンタ回路は、信号ｓｉｇｎａｌよりも半周期遅れて、順次、信号ｓｉｇｎａｌ２、信号ｓｉｇｎａｌ３、信号ｓｉｇｎａｌ４を生成する。ナンド回路ＮＡＮＤ１６がＬレベルの一致信号を出力するたびに、メインＭＯＳＦＥＴ１１０がオン動作される。

このように、過電流検出状態にあるときに、入力信号ＩＮが入力されると、信号ｏｕｔｐｕｔを作るためのカウンタ回路のカウント開始のタイミングを信号ｓｉｇｎａｌの半周期分だけ遅らせるようにした。これにより、入力信号ＩＮが入力されたタイミングから信号ｏｕｔｐｕｔのｏｕｔｐｕｔ有効区間が信号ｓｉｇｎａｌの半周期分だけ確実に設定されるため、マイコン２００は、過電流検出時の信号ＡＭＰを受け取るのに十分な時間を確保することができるようになる。

なお、入力信号ＩＮの入力時のｏｕｔｐｕｔ有効区間、すなわち、発振信号作成回路３０によって出力された信号ｓｉｇｎａｌの半周期の期間については、パルス生成回路４０がパルスを出力している期間以上であることが望ましい。これにより、入力信号ＩＮが入力した時点で過電流を検出しているか否かに関係なく、パルス生成回路４０が少なくともパルスを出力している期間は、論理回路１０がメインＭＯＳＦＥＴ１１０のオン信号を出力することになる。

次に、図８に示したように、Ｈレベルの入力信号ＩＮが入力されると、パルス生成回路４０がパルスを出力する。このとき、過電流検出回路１６０は、過電流を検出していないので、Ｌレベルの第１過電流検出信号ＯＣＤＳ１を出力している。このため、タイミング決定回路７０では、ナンド回路ＮＡＮＤ１７がＬレベルの第１過電流検出信号ＯＣＤＳ１を受けているので、ナンド回路ＮＡＮＤ１７は、Ｈレベルの信号を出力し、インバータ回路ＩＮＶ１７は、Ｌレベルの信号ｏｕｔｐｕｔを出力する。

パルス生成回路４０がパルスを出力している期間に過電流検出回路１６０が過電流を検出すると、過電流検出回路１６０では、第１過電流検出信号ＯＣＤＳ１は、Ｈレベルに変化し、第２過電流検出信号ＯＣＤＳ２は、Ｌレベルに変化する。

このとき、ゲーテッドラッチ回路５０は、まだ、パルス生成回路４０からパルスを受けているので、論理レベルが変化した第１過電流検出信号ＯＣＤＳ１および第２過電流検出信号ＯＣＤＳ２をラッチする。ゲーテッドラッチ回路５０は、ラッチした第１過電流検出信号ＯＣＤＳ１のＨレベルを第１切替信号ＳＷＳ１として出力し、ラッチした第２過電流検出信号ＯＣＤＳ２のＬレベルを第２切替信号ＳＷＳ２として出力する。

過電流モード切替回路６０は、第１切替信号ＳＷＳ１および第２切替信号ＳＷＳ２によって、トランスミッションゲート６１が非導通状態、トランスミッションゲート６２が導通状態に置かれる。このため、第１過電流検出信号ＯＣＤＳ１の立ち上がりに同期して作成された信号ｓｉｇｎａｌは、インバータ回路ＩＮＶ１４、トランスミッションゲート６２、インバータ回路ＩＮＶ１５，ＩＮＶ１６を通り、信号ｓｉｇｎａｌ０となる。また、信号ｓｉｇｎａｌは、インバータ回路ＩＮＶ１４を通り、信号ｓｉｇｎａｌ１となる。信号ｓｉｇｎａｌ０および信号ｓｉｇｎａｌ１は、信号ｓｉｇｎａｌと位相が逆である。

タイミング決定回路７０では、Ｈレベルの入力信号ＩＮが入力された直後は、第１過電流検出信号ＯＣＤＳ１がＬレベルであるので、ナンド回路ＮＡＮＤ１７は、Ｈレベルの信号を出力し、インバータ回路ＩＮＶ１７は、Ｌレベルの信号ｏｕｔｐｕｔを出力する。過電流検出回路１６０が過電流を検出して、第１過電流検出信号ＯＣＤＳ１がＨレベルになった直後は、発振信号作成回路３０によって出力された信号ｓｉｇｎａｌは、Ｈレベルになる。これにより、信号ｓｉｇｎａｌ０、信号ｓｉｇｎａｌ１、信号ｓｉｇｎａｌ２、信号ｓｉｇｎａｌ３、信号ｓｉｇｎａｌ４は、すべてＬレベルとなる。このため、ナンド回路ＮＡＮＤ１６は、Ｌレベルの一致信号を出力するので、ナンド回路ＮＡＮＤ１７は、Ｈレベルの信号を出力し、インバータ回路ＩＮＶ１７は、Ｌレベルの信号ｏｕｔｐｕｔを継続して出力することになる。

その後、信号ｓｉｇｎａｌよりも半周期遅れてｏｕｔｐｕｔ有効区間が経過すると、ダウンカウンタ回路は、順次、信号ｓｉｇｎａｌ２、信号ｓｉｇｎａｌ３、信号ｓｉｇｎａｌ４を生成する。ナンド回路ＮＡＮＤ１６がＬレベルの一致信号を出力するたびに、ｏｕｔｐｕｔ有効区間が有効になり、メインＭＯＳＦＥＴ１１０がオン動作される。

このように、タイミング決定回路７０では、過電流検出回路１６０が過電流を検出したときに、そのタイミングから信号ｓｉｇｎａｌの半周期分だけ遅れてカウンタ回路がカウントを開始する。カウント開始までの間、ｏｕｔｐｕｔ有効区間が延びるので、マイコン２００は、過電流検出時の信号ＡＭＰを受け取るのに十分な時間を確保することができる。

なお、図６ないし図８において、入力信号ＩＮがＬレベルのときに信号ｏｕｔｐｕｔは、Ｈレベルを示しているが、これは、図示しない回路により、入力信号ＩＮがＬレベルのときは、信号ｏｕｔｐｕｔがＨレベルになるように構成されている。

以上の実施の形態では、発振信号作成回路３０は、入力信号ＩＮおよび第１過電流検出信号ＯＣＤＳ１がともにＨレベルのときに立ち上がる信号ｓｉｇｎａｌを用いているが、これに限定するものではない。たとえば、入力信号ＩＮおよび第１過電流検出信号ＯＣＤＳ１がともにＨレベルのときにＬレベルから開始する信号ｓｉｇｎａｌを作成し、過電流モード切替回路６０では、第１切替信号ＳＷＳ１および第２切替信号ＳＷＳ２の入力位置を図４の場合と入れ換えればよい。また、タイミング決定回路７０は、カウンタ回路を３段のＴフリップフロップＴＦＦ１１，ＴＦＦ１２，ＴＦＦ１３で構成したが、この段数に限定されるものではない。また、パルス生成回路４０のＭＯＳＦＥＴ４２の代わりに、抵抗やダイオード接続したＭＯＳＦＥＴを用いることもできる。さらに、ナンド回路の代わりにノア回路を用いた構成にすることもできる。また、ゲーテッドラッチ回路５０はナンド回路で構成したがノア回路を用いた構成にすることもできる。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

１０ 論理回路
２０ 入力回路
２１ シュミットトリガ回路
３０ 発振信号作成回路
４０ パルス生成回路
４１，４２，４３ ＭＯＳＦＥＴ
４４ コンデンサ
５０ ゲーテッドラッチ回路
６０ 過電流モード切替回路
６１，６２ トランスミッションゲート
７０ タイミング決定回路
１６０ 過電流検出回路
ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３，ＩＮＶ１４，ＩＮＶ１５，ＩＮＶ１６，ＩＮＶ１７ インバータ回路
ＮＡＮＤ１１，ＮＡＮＤ１２，ＮＡＮＤ１３，ＮＡＮＤ１４，ＮＡＮＤ１５，ＮＡＮＤ１６，ＮＡＮＤ１７ ナンド回路
ＮＯＲ１１，ＮＯＲ１２ ノア回路
ＴＦＦ１１，ＴＦＦ１２，ＴＦＦ１３ Ｔフリップフロップ

Claims (3)

1. パワー半導体素子と、過電流検出回路と、前記過電流検出回路が過電流を検出したときに前記パワー半導体素子にオフ信号を出力する機能を有する論理回路とを備えた半導体装置において、
   前記論理回路は、前記パワー半導体素子のオン動作を指示する入力信号の入力時にパルスを生成し、前記入力信号と前記過電流検出回路からの過電流検出信号との同時入力時に発振信号を生成し、
   前記パルスが出力されている期間中に前記過電流検出回路が過電流を検出したとき、過電流検出後の前記発振信号の半周期の期間、前記パワー半導体素子のオン動作を指示する信号を出力する、半導体装置。
2. 前記論理回路は、前記入力信号の入力時に設定された一定時間だけ継続する前記パルスを生成する、請求項１記載の半導体装置。
3. 前記半周期の期間は、前記パルスが出力されている期間経過後に前記過電流検出回路が過電流を検出したとき、前記パワー半導体素子のオン動作を指示する信号を出力する期間に比べ長い、請求項１記載の半導体装置。

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