JP7385113B2

JP7385113B2 - semiconductor memory device

Info

Publication number: JP7385113B2
Application number: JP2019192100A
Authority: JP
Inventors: 一起真国; 修一郎東; 識介菅原; 優中瀬
Original assignee: Buffalo Inc
Current assignee: Buffalo Inc
Priority date: 2019-10-21
Filing date: 2019-10-21
Publication date: 2023-11-22
Anticipated expiration: 2039-10-21
Also published as: JP2021068489A

Description

本発明は、半導体メモリ装置に関する。 The present invention relates to semiconductor memory devices.

近年ではコンピュータ装置の記憶デバイスとして、ＮＡＮＤフラッシュメモリを用いた、半導体メモリ装置が広く利用されている。また、コンピュータ装置の小型化の要請に応えるため、こうした半導体メモリ装置もできるだけ所定の規格に従った、小型の基板に実装することが求められている。 In recent years, semiconductor memory devices using NAND flash memory have been widely used as storage devices for computer equipment. Furthermore, in order to meet the demand for miniaturization of computer devices, it is required that such semiconductor memory devices be mounted on small substrates that comply with predetermined standards as much as possible.

特開２０１４－１１６５１６号公報Japanese Patent Application Publication No. 2014-116516

しかしながら、小型化と同時に、ＤＲＡＭ等の追加による高機能化、さらには記憶容量の大規模化も求められているため、記憶容量を低減させることなく基板上の実装面積を小さくする技術が必要となっているのが現状である。 However, as well as miniaturization, there is also a need for higher functionality through the addition of DRAM, etc., as well as larger storage capacity, so there is a need for technology to reduce the mounting area on the board without reducing storage capacity. This is the current situation.

特許文献１には、ＮＡＮＤフラッシュメモリを用いた記憶装置の小型化等の要望に応えるため、ＮＡＮＤフラッシュメモリセルの上層にＲｅＲＡＭメモリセルアレイを配置する例が開示されている。 Patent Document 1 discloses an example in which a ReRAM memory cell array is arranged in an upper layer of a NAND flash memory cell in order to meet the demand for downsizing of a storage device using a NAND flash memory.

本発明は上記実情に鑑みて為されたもので、記憶容量を低減させずに実装面積を小さくした半導体メモリ装置を提供することをその目的の一つとする。 The present invention has been made in view of the above-mentioned circumstances, and one of its objects is to provide a semiconductor memory device whose mounting area is reduced without reducing the storage capacity.

上記従来例の問題点を解決するための本発明の一態様は、半導体メモリ装置であって、記憶容量が共通のシリコンダイを少なくとも一つ備えた、ＮＡＮＤフラッシュメモリデバイスを複数具備し、前記シリコンダイごとに設定されるチャネルを介して前記複数のＮＡＮＤフラッシュメモリデバイスのそれぞれを制御するコントローラを含むこととしたものである。 One aspect of the present invention for solving the problems of the conventional example is a semiconductor memory device, which includes a plurality of NAND flash memory devices each including at least one silicon die having a common storage capacity, The device includes a controller that controls each of the plurality of NAND flash memory devices via a channel set for each die.

またここで、前記ＮＡＮＤフラッシュメモリデバイスの少なくとも一つは、他のＮＡＮＤフラッシュメモリデバイスとは異なる数のシリコンダイを備えてもよい。 Also here, at least one of the NAND flash memory devices may include a different number of silicon dies than other NAND flash memory devices.

このようにすると、記憶容量が比較的大きいＮＡＮＤフラッシュメモリデバイスと記憶容量が比較的小さいＮＡＮＤフラッシュメモリデバイスとを含むので、比較的小さいＮＡＮＤフラッシュメモリデバイスのみを複数配列する場合に比べ、容量を低減させずに実装面積を小さくできる。 In this way, since it includes a NAND flash memory device with a relatively large storage capacity and a NAND flash memory device with a relatively small storage capacity, the capacity is reduced compared to the case where only a plurality of relatively small NAND flash memory devices are arranged. The mounting area can be reduced without

また複数のＮＡＮＤフラッシュメモリデバイスが備えるシリコンダイの総数は、２の累乗で表される値であることとしてもよい。 Further, the total number of silicon dies included in the plurality of NAND flash memory devices may be a value expressed as a power of two.

さらに、ＮＡＮＤフラッシュメモリデバイスごとに設定されるチャネルの数は、各ＮＡＮＤフラッシュメモリデバイスが備えるシリコンダイの数に比例するよう設定されるものとしてもよい。 Further, the number of channels configured for each NAND flash memory device may be configured to be proportional to the number of silicon dies each NAND flash memory device has.

また別の態様では、複数のＮＡＮＤフラッシュメモリデバイスのそれぞれと、前記コントローラとは一つの基板の片面上に配されており、前記複数のＮＡＮＤフラッシュメモリデバイスのうち、備えているシリコンダイの数が最大となるＮＡＮＤフラッシュメモリデバイスが、他のＮＡＮＤフラッシュメモリデバイスに比べ、前記コントローラから離隔した位置に配されるようにしてもよい。 In another aspect, each of the plurality of NAND flash memory devices and the controller are arranged on one side of one substrate, and the number of silicon dies included in the plurality of NAND flash memory devices is The largest NAND flash memory device may be located further away from the controller than other NAND flash memory devices.

このようにすると、等長配線のためにコントローラに比較的近接しているＮＡＮＤフラッシュメモリデバイスまでの配線に延長配線部を形成する際に、延長配線部を形成するべき配線の数を低減できる。 In this way, when forming an extension wiring section on the wiring to the NAND flash memory device which is relatively close to the controller due to equal length wiring, it is possible to reduce the number of wirings to form the extension wiring section.

さらに、また別の態様では、前記複数のＮＡＮＤフラッシュメモリデバイスのそれぞれと、前記コントローラとは一つの基板の片面上に配されており、前記複数のＮＡＮＤフラッシュメモリデバイスのうち、前記コントローラに最も近くに配されたＮＡＮＤフラッシュメモリデバイスと前記コントローラとの間に間隙が形成され、当該間隙に、前記コントローラから比較的近接して配されたＮＡＮＤフラッシュメモリデバイスまでの配線を引き回した延長配線部が形成され、当該延長配線部により、前記コントローラから各ＮＡＮＤフラッシュメモリデバイスまでの配線の長さを実質的に等長としてもよい。 Furthermore, in yet another aspect, each of the plurality of NAND flash memory devices and the controller are arranged on one side of one substrate, and the one closest to the controller among the plurality of NAND flash memory devices. A gap is formed between the NAND flash memory device disposed in the controller and the NAND flash memory device, and an extension wiring section is formed in the gap, in which wiring is routed from the controller to the NAND flash memory device disposed relatively close to each other. The length of the wiring from the controller to each NAND flash memory device may be made substantially equal to each other by the extension wiring section.

このように間隙（チップの配されない領域）を形成することで、当該領域における配線経路の自由度が高くなり、延長配線部の形成が容易になる。 By forming a gap (a region where a chip is not placed) in this manner, the degree of freedom of the wiring route in the region increases, and the formation of an extended wiring portion becomes easy.

本発明によると、容量を低減させずに実装面積を小さくできる。 According to the present invention, the mounting area can be reduced without reducing the capacitance.

本発明の実施の形態に係る半導体メモリ装置の概要を表すブロック図である。1 is a block diagram showing an outline of a semiconductor memory device according to an embodiment of the present invention. 本発明の実施の形態に係る半導体メモリ装置における各チップの配置例を表す説明図である。FIG. 2 is an explanatory diagram showing an example of arrangement of each chip in a semiconductor memory device according to an embodiment of the present invention. 本発明の実施の形態に係る半導体メモリ装置におけるコントローラチップの例を表す構成ブロック図である。FIG. 2 is a configuration block diagram showing an example of a controller chip in a semiconductor memory device according to an embodiment of the present invention. 本発明の実施の形態に係る半導体メモリ装置における配線例を表す説明図である。FIG. 2 is an explanatory diagram showing an example of wiring in a semiconductor memory device according to an embodiment of the present invention. 本発明の実施の形態に係る半導体メモリ装置で用いるＮＡＮＤフラッシュメモリデバイスのパッケージの例を表す説明図である。FIG. 2 is an explanatory diagram showing an example of a package of a NAND flash memory device used in a semiconductor memory device according to an embodiment of the present invention. 本発明の実施の形態に係る半導体メモリ装置におけるもう一つの配線例を表す説明図である。FIG. 7 is an explanatory diagram showing another example of wiring in the semiconductor memory device according to the embodiment of the present invention. 本発明の実施の形態に係る半導体メモリ装置におけるまた別の配線例を表す説明図である。FIG. 7 is an explanatory diagram showing yet another example of wiring in the semiconductor memory device according to the embodiment of the present invention.

本発明の実施の形態について図面を参照しながら説明する。本実施の形態の一例に係る半導体メモリ装置１は、図１にその概略の外観を示すように、基板１０の片面上に、複数のＮＡＮＤフラッシュメモリデバイス１１と、コントローラチップ１２と、ＲＡＭチップ１３とを配したものである。 Embodiments of the present invention will be described with reference to the drawings. A semiconductor memory device 1 according to an example of the present embodiment has a plurality of NAND flash memory devices 11, a controller chip 12, and a RAM chip 13 on one side of a substrate 10, as shown in FIG. It is arranged with.

またこの基板１０は、一般に多層基板であり、コンピュータ装置と接続するための配線が形成されているのが全体の構成であるが、当該コンピュータ装置と接続するための配線については従来例と同様であるので、ここでは本発明の実施の形態に係る構成についての説明を明確にするため、本発明の実施の形態に関係する構成についてのみ記載する。 Further, this board 10 is generally a multilayer board, and its overall configuration is formed with wiring for connecting to a computer device, but the wiring for connecting to the computer device is similar to the conventional example. Therefore, in order to clarify the description of the configuration according to the embodiment of the present invention, only the configuration related to the embodiment of the present invention will be described here.

なお、以下の説明及び図面において、各部のサイズや比率は例示または図示の都合上調整されたものであり、実際には、適宜のサイズ、比率で設計され得る。 Note that in the following description and drawings, the sizes and ratios of each part have been adjusted for convenience of illustration or illustration, and in reality, the parts may be designed with appropriate sizes and ratios.

本実施の形態の一例において、基板１０は実質的に矩形状をなす、Ｍ．２などの、比較的狭小な半導体メモリ基板であるものとする。以下では、この基板１０がいわゆる２２８０（２２ミリ×８０ミリ）の基板であるものとする。 In one example of this embodiment, the substrate 10 has a substantially rectangular shape. 2, which is a relatively narrow semiconductor memory substrate. In the following, it is assumed that this substrate 10 is a so-called 2280 (22 mm x 80 mm) substrate.

また本実施の形態では、基板１０上に配する複数のＮＡＮＤフラッシュメモリデバイス１１のうち、少なくとも一対は、その内部に備えるダイ（シリコンダイ、以下「ダイ」と略して表記する）の数が互いに異なるものとする。 Furthermore, in the present embodiment, among the plurality of NAND flash memory devices 11 arranged on the substrate 10, at least one pair has a number of dies (silicon dies, hereinafter abbreviated as "dies") provided therein. be different.

具体的に、図１の例では、内部に１つのダイを備えた２つのＳＤＰ（Single Die Package）のＮＡＮＤフラッシュメモリデバイス１１ａ，１１ｂと、内部に２つのダイを備えたＤＤＰ（Double Die Package）のＮＡＮＤフラッシュメモリデバイス１１ｃとを基板１０の片面側に配した（つまりこの例では片面実装した）ものとする。ここでは各ＮＡＮＤフラッシュメモリデバイス１１のダイあたりの記憶容量（最大記憶容量）はいずれも同じ（共通）であるものとする。このように片面実装した場合、両面実装に比べて半導体メモリ装置１の厚さを小さくでき、またＮＡＮＤフラッシュメモリデバイス１１等が実装されていない面（非実装面）はフラットな面となるので、この半導体メモリ装置１が接続される機器のレイアウトやコネクタの高さなどによる制限を受けにくくなり、接続の自由度が向上する。 Specifically, in the example of FIG. 1, two SDP (Single Die Package) NAND flash memory devices 11a and 11b each having one die inside, and a DDP (Double Die Package) having two dies inside. A NAND flash memory device 11c is arranged on one side of the substrate 10 (that is, in this example, it is mounted on one side). Here, it is assumed that the storage capacity (maximum storage capacity) per die of each NAND flash memory device 11 is the same (common). In the case of single-sided mounting in this way, the thickness of the semiconductor memory device 1 can be reduced compared to double-sided mounting, and the surface on which the NAND flash memory device 11 etc. are not mounted (non-mounted surface) becomes a flat surface. This semiconductor memory device 1 is less subject to restrictions due to the layout of equipment to which it is connected, the height of the connector, etc., and the degree of freedom in connection is improved.

また、ＳＤＰのＮＡＮＤフラッシュメモリデバイス１１には、一組のＩ／Ｏ信号線と、制御用の信号線群（チップセレクトＣＳ等）が接続される。またＤＤＰのＮＡＮＤフラッシュメモリデバイス１１には、一組ないし二組のＩ／Ｏ信号線と、制御用の信号線群が接続される。Ｉ／Ｏ信号線の組の数は、パッケージによって異なる。 Further, a set of I/O signal lines and a group of control signal lines (chip select CS, etc.) are connected to the SDP NAND flash memory device 11. Further, one or two sets of I/O signal lines and a group of control signal lines are connected to the DDP NAND flash memory device 11. The number of I/O signal line sets varies depending on the package.

一般的に、２２８０の基板は、片面側にＮＡＮＤフラッシュメモリデバイス（例えば内部に１つのダイを備えたＳＤＰ）３個と、コントローラチップ１個を配置可能な程度の面積を有するが、この面積にＮＡＮＤフラッシュメモリデバイス４個と、コントローラチップ１個とを配置することは困難となっている。 Generally, a 2280 board has an area on one side that is large enough to accommodate three NAND flash memory devices (for example, an SDP with one die inside) and one controller chip. It has become difficult to arrange four NAND flash memory devices and one controller chip.

本実施の形態では、上述のようにＮＡＮＤフラッシュメモリデバイス４個を用いた場合と同容量（ダイの数は合計４であるため全体としての容量は同じ）でありながら、基板１０上に配されるＮＡＮＤフラッシュメモリデバイス１１の数は３となっている。つまり、ほぼ１個分のＮＡＮＤフラッシュメモリデバイス１１の面積に相当する面積分だけ基板１０の片面に空きが生じることとなる。 In this embodiment, although the capacity is the same as when four NAND flash memory devices are used as described above (the total capacity is the same since the total number of dies is four), The number of NAND flash memory devices 11 is three. In other words, an empty space is created on one side of the substrate 10 by an area corresponding to approximately the area of one NAND flash memory device 11.

具体的に、このＮＡＮＤフラッシュメモリデバイス１１の配置は、図２に例示するようになる。図２の例では、基板１０の長手方向の一方端（短辺）側にコンピュータ装置と接続するためのコネクタＣが形成され、このコネクタＣに近接する側に、コントローラチップ１２とＲＡＭ１３とが幅方向に配されている。そして、図２（ａ）から（ｃ）に例示するように：
（ａ）コントローラチップ１２に隣接する位置から順に、ＮＡＮＤフラッシュメモリデバイス１１を長手方向に一列に並べ、コントローラチップ１２から最も離れた場所に空きＰを形成する。
（ｂ）コントローラチップ１２が配された側とは反対側の短辺に近接する側から順に、ＮＡＮＤフラッシュメモリデバイス１１を長手方向に一列に並べ、コントローラチップ１２に近接する側に空き（間隙：チップが搭載されない部分）Ｑを形成する。
（ｃ）コントローラチップ１２を配した後に空いている領域に、実質的に等間隔にＮＡＮＤフラッシュメモリデバイス１１を長手方向に一列に並べ、ＮＡＮＤフラッシュメモリデバイス１１を４つ配する場合に比べ、コントローラチップ１２及び、各ＮＡＮＤフラッシュメモリデバイス１１間の間隔を広げた状態とする
等といった状態で、コントローラチップ１２と、ＮＡＮＤフラッシュメモリデバイス１１とを配置する。 Specifically, the arrangement of this NAND flash memory device 11 is illustrated in FIG. 2. In the example of FIG. 2, a connector C for connecting to a computer device is formed on one end (short side) in the longitudinal direction of the board 10, and a controller chip 12 and a RAM 13 are installed on the side adjacent to the connector C. arranged in the direction. And as illustrated in Figures 2(a) to (c):
(a) The NAND flash memory devices 11 are arranged in a line in the longitudinal direction starting from the position adjacent to the controller chip 12, and a vacant space P is formed at the position farthest from the controller chip 12.
(b) The NAND flash memory devices 11 are arranged in a row in the longitudinal direction starting from the side closest to the short side opposite to the side where the controller chip 12 is arranged, and the side close to the controller chip 12 has an empty space (gap: The part where the chip is not mounted) forms Q.
(c) The NAND flash memory devices 11 are arranged in a row in the longitudinal direction at substantially equal intervals in the vacant area after the controller chip 12 is arranged, and compared to the case where four NAND flash memory devices 11 are arranged, the controller The controller chip 12 and the NAND flash memory devices 11 are arranged such that the distance between the chip 12 and each NAND flash memory device 11 is widened.

（ａ）の例では、空いた部分Ｐに、ロードスイッチやファン、ヒートシンク、通信用のアンテナ、その他、種々の機能回路を配置するなどして高機能化を図ることができる。また（ｂ）の例では、後に述べるように、配線の自由度を確保できるとともに、ロードスイッチやファン、ヒートシンク、通信用のアンテナ、その他、種々の機能回路を配置するなどして高機能化を図ることができる。（ｃ）の例では、各チップで生じる熱を効果的に放熱可能となる。 In the example of (a), higher functionality can be achieved by arranging load switches, fans, heat sinks, communication antennas, and various other functional circuits in the vacant portion P. In addition, in the example (b), as described later, it is possible to secure wiring flexibility, and also to increase functionality by arranging load switches, fans, heat sinks, communication antennas, and various other functional circuits. can be achieved. In the example (c), the heat generated in each chip can be effectively dissipated.

コントローラチップ１２は、一般的なＮＡＮＤフラッシュコントローラでよく、図３に例示するように、ホストインタフェース２１と、制御部２２と、ＲＡＭインタフェース２３と、フラッシュインタフェース２４とを含んで構成される。 The controller chip 12 may be a general NAND flash controller, and is configured to include a host interface 21, a control section 22, a RAM interface 23, and a flash interface 24, as illustrated in FIG.

ホストインタフェース２１は、ホストとなるコンピュータ装置との間で、コネクタＣを介してデータやコマンドを送受する。具体的にこのホストインタフェース２１は、ホストとなるコンピュータ装置からＮＡＮＤフラッシュメモリデバイス１１への書き込み指示と当該指示により書き込まれるべきデータとを受信して、制御部２２に出力する。 The host interface 21 sends and receives data and commands to and from a computer device serving as a host via a connector C. Specifically, this host interface 21 receives a write instruction to the NAND flash memory device 11 from a computer device serving as a host and data to be written according to the instruction, and outputs it to the control unit 22 .

またこのホストインタフェース２１は、ホストとなるコンピュータ装置からＮＡＮＤフラッシュメモリデバイス１１からの読み出し指示を受信して、制御部２２に出力する。そしてホストインタフェース２１は、制御部２２が当該読み出し指示に応答して出力するデータを、ホストとなるコンピュータ装置に対して出力する。 The host interface 21 also receives a read instruction from the NAND flash memory device 11 from a computer device serving as a host, and outputs it to the control unit 22 . Then, the host interface 21 outputs the data output by the control unit 22 in response to the read instruction to the computer device serving as the host.

制御部２２は、ＣＰＵ等のプログラム制御デバイスとプログラムを保持するメモリとを含んで構成され、メモリ内のプログラムを実行して、ホストインタフェース２１から入力される指示に従って、ＲＡＭインタフェース２３及びフラッシュインタフェース２４を介して、ＲＡＭ１３や、ＮＡＮＤフラッシュメモリデバイス１１との間でデータの書き込み、読み出し制御を行う。またこの制御部２２は、読み出し指示に従って読み出したデータをホストインタフェース２１に対して出力する。 The control unit 22 includes a program control device such as a CPU and a memory that holds programs, and executes the programs in the memory and controls the RAM interface 23 and flash interface 24 according to instructions input from the host interface 21. Data writing and reading control is performed between the RAM 13 and the NAND flash memory device 11 via the RAM 13 and the NAND flash memory device 11. The control unit 22 also outputs the read data to the host interface 21 in accordance with the read instruction.

ＲＡＭインタフェース２３は、制御部２２から入力される指示に従い、ＲＡＭ１３に対するデータの書き込み、読み出しの制御を行う。 The RAM interface 23 controls writing and reading of data to and from the RAM 13 according to instructions input from the control unit 22 .

フラッシュインタフェース２４は、制御部２２から入力される指示に従って、ＮＡＮＤフラッシュメモリデバイス１１に対してデータの書き込み、読み出しの指示を出力する。またこのフラッシュインタフェース２４は、ＮＡＮＤフラッシュメモリデバイス１１が読み出しの指示に従って出力したデータを、制御部２２に出力する。 The flash interface 24 outputs data write and read instructions to the NAND flash memory device 11 according to instructions input from the control unit 22 . The flash interface 24 also outputs data output by the NAND flash memory device 11 in accordance with a read instruction to the control unit 22.

このような、コントローラチップ１２によるＮＡＮＤフラッシュメモリデバイス１１やＲＡＭ１３を利用した、データの書き込み、読み出しの制御については広く知られた方法を採用できるため、ここでの詳しい説明は省略するが、本実施の形態において特徴的なことの一つは、このフラッシュインタフェース２４が、各ＮＡＮＤフラッシュメモリデバイス１１が備えるダイの数に応じたチャネルを設定し、当該設定されたチャネルを介して各ＮＡＮＤフラッシュのダイにデータを記録し、また当該ダイからデータを読み出す制御を行うことである。なお、ＮＡＮＤフラッシュメモリデバイス１１のダイごとにチャネルを設定する方法等は、広く知られている方法を採用できる。 Since a widely known method can be used to control data writing and reading using the NAND flash memory device 11 and RAM 13 by the controller chip 12, a detailed explanation will be omitted here. One of the characteristics of this form is that this flash interface 24 sets a channel according to the number of dies included in each NAND flash memory device 11, and connects each NAND flash die through the set channel. The purpose of this process is to record data on the die and control the reading of data from the die. Note that a widely known method can be used for setting channels for each die of the NAND flash memory device 11.

そしてコントローラチップ１２は、ダイごとに設定されるチャネル（同時駆動単位）を介してＮＡＮＤフラッシュメモリデバイス１１に対するデータの書き込み、読み出し等の制御を行う。ＲＡＭ１３は、コントローラチップ１２のキャッシュメモリとして動作する。このようなＲＡＭ１３の利用は、従来から広く知られたものであるので、その説明は省略する。 The controller chip 12 controls writing and reading of data to and from the NAND flash memory device 11 via channels (simultaneous drive units) set for each die. The RAM 13 operates as a cache memory for the controller chip 12. Since this use of the RAM 13 has been widely known, a description thereof will be omitted.

［ＮＡＮＤフラッシュメモリデバイスのダイの数］
なお、ここでの説明では、基板上のＮＡＮＤフラッシュメモリデバイス１１ａ乃至ｃのダイの数は、それぞれ１，１，２としたが、本実施の形態はこれに限られず、各ＮＡＮＤフラッシュメモリデバイスが備えるシリコンダイの総数が、２の累乗で表される値であれば（そして少なくとも１つのＮＡＮＤフラッシュメモリデバイス１１のダイの数が、他のＮＡＮＤフラッシュメモリデバイス１１のダイの数と異なる数となっていれば）、基板上のＮＡＮＤフラッシュメモリデバイス１１ａ乃至ｃのダイの数は、例えば２，２，４としてもよい。 [Number of die of NAND flash memory device]
Note that in the description here, the number of dies of the NAND flash memory devices 11a to 11c on the substrate is 1, 1, and 2, respectively, but the present embodiment is not limited to this, and each NAND flash memory device If the total number of silicon dies provided is a value expressed as a power of two (and the number of dies of at least one NAND flash memory device 11 is a different number from the number of dies of other NAND flash memory devices 11), The number of dies of the NAND flash memory devices 11a-c on the substrate may be, for example, 2, 2, or 4 (if the number of dies is 2, 2, or 4).

［多バンク構成］
また本実施の形態では、各チャネルを多バンクで構成してもよい。この場合、ＮＡＮＤフラッシュメモリデバイス１１ごとに設定されるチャネルの数は、当該ＮＡＮＤフラッシュメモリデバイス１１が備えるダイの数と等しい必要はなく、この場合は、各ＮＡＮＤフラッシュデバイス１１のチャネルの数は、各ＮＡＮＤフラッシュメモリデバイス１１が備えるダイの数に比例した値に設定されればよい。各チャネルを介したＮＡＮＤフラッシュメモリデバイス１１の制御については広く知られているので、その説明を省略する。 [Multi-bank configuration]
Further, in this embodiment, each channel may be configured with multiple banks. In this case, the number of channels set for each NAND flash memory device 11 does not need to be equal to the number of dies included in the NAND flash memory device 11; in this case, the number of channels for each NAND flash memory device 11 is It may be set to a value proportional to the number of dies included in each NAND flash memory device 11. Since the control of the NAND flash memory device 11 via each channel is widely known, a description thereof will be omitted.

［配線］
次に、コントローラチップ１２から各ＮＡＮＤフラッシュメモリデバイス１１までの配線について説明する。本実施の形態では、コントローラチップ１２から各ＮＡＮＤフラッシュメモリデバイス１１までの配線長をなるべく均一にして、コントローラチップ１２が各ＮＡＮＤフラッシュメモリデバイス１１への信号を一斉に出力した場合に、当該信号が実質的に同時に各ＮＡＮＤフラッシュメモリデバイス１１に到達するようにしておく。 [wiring]
Next, the wiring from the controller chip 12 to each NAND flash memory device 11 will be explained. In this embodiment, the wiring length from the controller chip 12 to each NAND flash memory device 11 is made as uniform as possible, and when the controller chip 12 outputs a signal to each NAND flash memory device 11 all at once, the signal is It is ensured that each NAND flash memory device 11 is reached substantially at the same time.

具体的には、コントローラチップ１２に比較的近い側に配されたＮＡＮＤフラッシュメモリデバイス１１までの配線については、コントローラチップ１２に最も遠い側に配されたＮＡＮＤフラッシュメモリデバイス１１までの配線の長さに近づけることが好適である。そこで、コントローラチップ１２に比較的近い側に配されたＮＡＮＤフラッシュメモリデバイス１１までの配線の少なくとも一部を蛇行（ミアンダ）配線として延長配線部を形成する。 Specifically, for the wiring up to the NAND flash memory device 11 placed relatively close to the controller chip 12, the length of the wiring up to the NAND flash memory device 11 placed farthest from the controller chip 12. It is preferable to make it close to . Therefore, at least a portion of the wiring up to the NAND flash memory device 11 arranged relatively close to the controller chip 12 is formed into a meandering wiring to form an extension wiring section.

この延長配線部は、例えば図２（ｂ）に例示したように、コントローラチップ１２に近接する側に空き（間隙）Ｑを形成する場合、この間隙部に形成することとしてもよい。 For example, when a space (gap) Q is formed on the side adjacent to the controller chip 12 as illustrated in FIG. 2(b), the extended wiring portion may be formed in this gap.

具体的にはコントローラチップ１２から近い順に、ＳＤＰのＮＡＮＤフラッシュメモリデバイス１１ａ，１１ｂと、ＤＤＰのＮＡＮＤフラッシュメモリデバイス１１ｃ（ここではＩ／Ｏ信号線が二組あるものを用いるものとする）とを、図４に例示するように配置する場合（この例は図２（ｂ）と同じとしている）、コントローラチップ１２から最も遠い側に配したＮＡＮＤフラッシュメモリデバイス１１ｃとコントローラチップ１２との間の配線には延長配線部を形成しない（配線に蛇行部を形成しない）ようにする。ここで各信号の配線の長さの平均がＬavとなったものとする。 Specifically, in order from the controller chip 12, SDP NAND flash memory devices 11a and 11b and DDP NAND flash memory device 11c (here, a device with two sets of I/O signal lines is used). , when arranged as illustrated in FIG. 4 (this example is the same as FIG. 2(b)), the wiring between the NAND flash memory device 11c arranged on the farthest side from the controller chip 12 and the controller chip 12. Avoid forming extended wiring sections (no meandering sections in the wiring). Here, it is assumed that the average length of each signal wiring is Lav.

また、コントローラチップ１２に最も近い位置に配されたＳＤＰのＮＡＮＤフラッシュメモリデバイス１１ａとコントローラチップ１２との間の配線には蛇行部を形成して（Ｍa）、各ＮＡＮＤフラッシュメモリデバイス１１とコントローラチップ１２との配線の長さの平均がＬav－ΔＬ≦Ｌav≦Ｌav＋ΔＬ（ここでΔＬは実験的、経験的に定めたしきい値）となるように蛇行の回数等を設定する。 In addition, a meandering portion (Ma) is formed in the wiring between the SDP NAND flash memory device 11a placed closest to the controller chip 12 and the controller chip 12, so that each NAND flash memory device 11 and the controller chip The number of meanderings, etc. are set so that the average length of the wiring with 12 becomes Lav-ΔL≦Lav≦Lav+ΔL (here, ΔL is a threshold value determined experimentally and empirically).

以下、配された位置がコントローラチップ１２に近い順に、ＮＡＮＤフラッシュメモリデバイス１１ｂ…と、コントローラチップ１２との間の配線に（自己よりコントローラチップ１２までの距離が短いものよりも蛇行回数の少ない）蛇行部を形成して（Ｍb、…）その配線の長さの平均がＬav－ΔＬ≦Ｌav≦Ｌav＋ΔＬ（ここでΔＬは実験的、経験的に定めたしきい値）となるように蛇行の回数や長さ等を設定する。 Below, the wiring between the NAND flash memory device 11b... and the controller chip 12 is arranged in the order of placement position closest to the controller chip 12 (the number of meandering is smaller than that of the wiring whose distance from itself to the controller chip 12 is shorter) A meandering section is formed (Mb,...) and the number of meanderings is determined so that the average length of the wiring becomes Lav-ΔL≦Lav≦Lav+ΔL (here, ΔL is a threshold value determined experimentally and empirically). and length etc.

なお、ここでは蛇行部を形成して配線の長さを調整しているが、配線が延長されるのであれば、蛇行以外の方法で配線を引き回しても構わない。 Here, the length of the wiring is adjusted by forming a meandering portion, but if the wiring is to be extended, the wiring may be routed by a method other than meandering.

またここで、配線する信号線が比較的多数となるＤＤＰのＮＡＮＤフラッシュメモリデバイス１１ｃを、コントローラチップ１２から最も遠い側に配しているのは、蛇行させるべき配線の数が多いものほどコントローラチップ１２から遠方に配して、蛇行部の形成を容易にするためである。 In addition, the DDP NAND flash memory device 11c, which has a relatively large number of signal lines to be wired, is placed on the farthest side from the controller chip 12 because the controller chip has a larger number of meandering wires. This is to facilitate the formation of the meandering portion by arranging it far from 12.

配線の数は、ＮＡＮＤフラッシュメモリデバイス１１へのＩ／Ｏ信号線の数に関係するため、基板１０上の複数のＮＡＮＤフラッシュメモリデバイス１１のうち、備えているダイの数が最大となるＮＡＮＤフラッシュメモリデバイス１１を、他のＮＡＮＤフラッシュメモリデバイス１１に比べて、コントローラチップ１２から離隔した位置に配することとしてもよい。 The number of wires is related to the number of I/O signal lines to the NAND flash memory device 11, so among the plurality of NAND flash memory devices 11 on the substrate 10, select the NAND flash device with the largest number of dies. The memory device 11 may be located further away from the controller chip 12 than other NAND flash memory devices 11.

ここでの例ではＮＡＮＤフラッシュメモリデバイス１１ｃのＩ／Ｏ信号線の数が、他のＮＡＮＤフラッシュメモリデバイス１１ａ，ｂへのＩ／Ｏ信号線の数より多いためＮＡＮＤフラッシュメモリデバイス１１ｃを、コントローラチップ１２から最も遠い位置に配している。 In this example, the number of I/O signal lines of the NAND flash memory device 11c is greater than the number of I/O signal lines to other NAND flash memory devices 11a and b, so the NAND flash memory device 11c is connected to the controller chip. It is placed at the farthest position from 12.

なお、図４の例では、各ＮＡＮＤフラッシュメモリデバイス１１とコントローラチップ１２との間の配線が基板１０を平面視したときに互いに重なり合わないように配しているが、実際には各ＮＡＮＤフラッシュメモリデバイス１１とコントローラチップ１２との間の配線は多層に構成された基板１０の、互いに異なる層に形成されてよく、互いに異なる層に形成されていれば（電気的に接触しなければ）、平面視では、互いに重なり合っていても構わない。なお、各ＮＡＮＤフラッシュメモリデバイス１１とコントローラチップ１２との間の配線を、層を隔てて平面視で互いに重なり合う配置とする場合は、当該互いに重なり合うＮＡＮＤフラッシュメモリデバイス１１とコントローラチップ１２との間の配線が形成された層と層の間に他の配線層を含めるなどして層間距離を大きくしてもよい。また、当該他の配線層として電源層やグランド層を挟んでもよい。これにより各配線で生じるノイズの影響を、互いに抑制できる。 In the example of FIG. 4, the wiring between each NAND flash memory device 11 and the controller chip 12 is arranged so that they do not overlap each other when the substrate 10 is viewed from above, but in reality, each NAND flash memory device 11 and the controller chip 12 The wiring between the memory device 11 and the controller chip 12 may be formed in different layers of the multi-layered substrate 10, and if they are formed in different layers (if they are not in electrical contact), In plan view, they may overlap each other. In addition, when the wiring between each NAND flash memory device 11 and the controller chip 12 is arranged so that they overlap each other in a plan view across layers, the wiring between the NAND flash memory devices 11 and the controller chip 12 that overlap each other is The interlayer distance may be increased by including another wiring layer between the layers in which the wiring is formed. Further, a power supply layer or a ground layer may be sandwiched as the other wiring layer. This makes it possible to mutually suppress the influence of noise generated in each wiring.

［チップの向きを考慮する例］
また、ＮＡＮＤフラッシュメモリデバイス１１のパッケージによっては、図５（ａ）乃至（ｃ）にそれぞれＳＤＰ，ＤＤＰ，及び、内部に４つのダイを備えたＱＤＰ（Quad Die Package）のＮＡＮＤフラッシュメモリデバイス１１の例を示すように、各ＮＡＮＤフラッシュメモリデバイス１１のパッケージの基準位置（図中、円の印で表す）に対して、Ｉ／Ｏ信号線等の配線が接続されるべきピンの位置が、ＳＤＰの場合、中心線Ｘより偏った位置ｐに配され（ａ）、また、２組のＩ／Ｏピンを備えるＤＤＰの場合、各組のＩ／Ｏピンが、中心線Ｘを挟んで対称的な位置（ｑ，ｒ）に配されていることがある。 [Example of considering chip orientation]
Also, depending on the package of the NAND flash memory device 11, the NAND flash memory device 11 of SDP, DDP, and QDP (Quad Die Package) with four dies inside is shown in FIGS. 5(a) to 5(c), respectively. As shown in the example, the position of the pin to which the wiring such as the I/O signal line is to be connected to the reference position of the package of each NAND flash memory device 11 (represented by a circle in the figure) is In the case of (a), the I/O pins of each set are arranged at a position p offset from the center line X, and in the case of a DDP with two sets of I/O pins, It may be placed at the position (q, r).

さらに、４組のＩ／Ｏピンを備えるＱＤＰでは、中心線Ｘ，Ｙに対して対称な位置（ｓ，ｔ，ｕ，ｖ）に各組のＩ／Ｏピンが配される場合がある。 Furthermore, in a QDP that includes four sets of I/O pins, each set of I/O pins may be arranged at symmetrical positions (s, t, u, v) with respect to center lines X and Y.

そこで、本実施の形態のある例では、ＳＤＰのＮＡＮＤフラッシュメモリデバイス１１ａ，１１ｂを、基板１０の長手方向に平行な線を対称軸として互いに対称な位置に配置する（図６）。このようにすると、Ｉ／Ｏピンの位置がこの対称軸に対称に位置することとなるので、コントローラチップ１２からの配線上にある延長配線部Ｍを上記対称軸に対称に配置でき、配線の取り回しが容易になる。 Therefore, in an example of this embodiment, the SDP NAND flash memory devices 11a and 11b are arranged at positions symmetrical to each other with a line parallel to the longitudinal direction of the substrate 10 as an axis of symmetry (FIG. 6). In this way, the I/O pins are located symmetrically about this axis of symmetry, so the extension wiring section M on the wiring from the controller chip 12 can be arranged symmetrically about the axis of symmetry, and the wiring Easy to handle.

またここでは延長配線部Ｍをコントローラチップ１２と、それに隣接するＮＡＮＤフラッシュメモリデバイス１１ａとの間の間隙（チップを配していない領域）に重なり合う位置に形成しているが、本実施の形態のある例はこれに限られず、ＮＡＮＤフラッシュメモリデバイス１１間の間隙に配されてもよい。また、ＮＡＮＤフラッシュメモリデバイス１１に平面視で重なり合う範囲であっても、基板の当該ＮＡＮＤフラッシュデバイス１１の配線が含まれる層とは異なる層（あるいはピンに対応するスルーホールのみが形成されている層など、当該配線を避け得る層）に配してもよい。 Further, here, the extension wiring section M is formed at a position overlapping the gap (area where no chip is arranged) between the controller chip 12 and the adjacent NAND flash memory device 11a, but in this embodiment A certain example is not limited to this, and may be arranged in a gap between NAND flash memory devices 11. In addition, even if the range overlaps with the NAND flash memory device 11 in plan view, a layer different from the layer in which the wiring of the NAND flash device 11 of the substrate is included (or a layer in which only through holes corresponding to pins are formed) The wiring may be placed in a layer where the wiring can be avoided.

さらに、図５（ｃ）に示したような、内部に４つのダイを備え、４組のＩ／Ｏピンを備えて、パッケージの中心線Ｘ，Ｙに対して対称な位置（ｓ，ｔ，ｕ，ｖ）に各組のＩ／Ｏピンが配されるＱＤＰのＮＡＮＤフラッシュメモリデバイス１１ｃを用いる場合（図７）は、コントローラチップ１２から比較的近い位置にあるＩ／Ｏピンに接続される配線上にも延長配線部Ｍを形成してもよい。つまり、ＱＤＰのピンのうち、コントローラチップ１２から最も遠い位置にあるピンを基準として、コントローラチップ１２から当該基準としたピンまでの配線長にできるだけ近い長さになるよう、当該延長配線部Ｍを形成してもよい。 Furthermore, as shown in FIG. 5(c), the package is equipped with four dies and four sets of I/O pins at symmetrical positions (s, t, When using a QDP NAND flash memory device 11c (FIG. 7) in which each set of I/O pins is arranged in u, v), the I/O pins are connected to the I/O pins located relatively close to the controller chip 12. The extension wiring portion M may also be formed on the wiring. In other words, among the pins of the QDP, the extension wiring section M is designed to have a length as close as possible to the wiring length from the controller chip 12 to the reference pin, using the pin that is farthest from the controller chip 12 as a reference. may be formed.

１半導体メモリ装置、１０基板、１１ＮＡＮＤフラッシュメモリデバイス、１２コントローラチップ、１３ＲＡＭ、２１ホストインタフェース、２２制御部、２３ＲＡＭインタフェース、２４フラッシュインタフェース。

Reference Signs List 1 semiconductor memory device, 10 substrate, 11 NAND flash memory device, 12 controller chip, 13 RAM, 21 host interface, 22 control unit, 23 RAM interface, 24 flash interface.

Claims

A plurality of NAND flash memory devices each having at least one silicon die having a common storage capacity;
At least one of the NAND flash memory devices includes a controller wired up to the plurality of NAND flash memory devices and controlling each of the plurality of NAND flash memory devices via a channel set for each silicon die , and at least one of the NAND flash memory devices: A semiconductor memory device comprising a different number of silicon dies than other NAND flash memory devices .

The semiconductor memory device according to claim 1 ,
A semiconductor memory device, wherein the total number of silicon dies included in the plurality of NAND flash memory devices is a value expressed as a power of two.

The semiconductor memory device according to claim 1 or 2 ,
A semiconductor memory device in which the number of channels set for each NAND flash memory device is set in proportion to the number of silicon dies included in each NAND flash memory device.

The semiconductor memory device according to any one of claims 1 to 3 ,
Each of the plurality of NAND flash memory devices and the controller are arranged on one side of one substrate,
A semiconductor memory device in which a NAND flash memory device having the largest number of silicon dies among the plurality of NAND flash memory devices is arranged at a position farther from the controller than other NAND flash memory devices.

The semiconductor memory device according to any one of claims 1 to 4 ,
Each of the plurality of NAND flash memory devices and the controller are arranged on one side of one substrate,
A gap is formed between the controller and a NAND flash memory device disposed closest to the controller among the plurality of NAND flash memory devices, and a NAND flash memory device disposed relatively close to the controller in the gap. A semiconductor memory device in which an extension wiring section is formed in which wiring is routed to a NAND flash memory device, and the extension wiring section makes the length of the wiring from the controller to each NAND flash memory device substantially equal.