[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7365588B2 - Lead frames and semiconductor devices - Google Patents

Lead frames and semiconductor devices Download PDF

Info

Publication number
JP7365588B2
JP7365588B2 JP2022025054A JP2022025054A JP7365588B2 JP 7365588 B2 JP7365588 B2 JP 7365588B2 JP 2022025054 A JP2022025054 A JP 2022025054A JP 2022025054 A JP2022025054 A JP 2022025054A JP 7365588 B2 JP7365588 B2 JP 7365588B2
Authority
JP
Japan
Prior art keywords
lead
thickness
lead frame
die pad
bar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022025054A
Other languages
Japanese (ja)
Other versions
JP2022060396A (en
Inventor
正雄 大貫
剛 山嵜
一範 大内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2022025054A priority Critical patent/JP7365588B2/en
Publication of JP2022060396A publication Critical patent/JP2022060396A/en
Application granted granted Critical
Publication of JP7365588B2 publication Critical patent/JP7365588B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、リードフレームおよび半導体装置に関する。 The present invention relates to a lead frame and a semiconductor device.

従来、半導体装置用のリードフレームとして、例えば特許文献1に記載されたものが知られている。このようなリードフレームは、ダイパッドと、ダイパッドの周囲に設けられたリード部とを有している。ダイパッドには半導体素子が搭載され、半導体素子は、ダイボンディングペースト等の接着剤によってダイパッドに接着されている。 BACKGROUND ART Conventionally, as a lead frame for a semiconductor device, the one described in Patent Document 1, for example, is known. Such a lead frame includes a die pad and a lead portion provided around the die pad. A semiconductor element is mounted on the die pad, and the semiconductor element is bonded to the die pad with an adhesive such as die bonding paste.

特開2001-326316号公報Japanese Patent Application Publication No. 2001-326316

一般にリードフレームを作製する際には、銅系の金属材料により形成される金属基板が用いられる。このような銅系の金属材料は、柔らかく延性に優れているため、ダイシング時に金属材料がダイシングの方向に沿って部分的に延びる、いわゆるスミアリングや、バリが発生する可能性がある。リードフレームにスミアリングやバリが発生した場合、スミアリングやバリにより、リード部同士が短絡してしまうおそれがある。また、半導体装置を製造する際、リード部同士の間を流れる封止樹脂の液流が阻害され、封止樹脂が十分に充填できないおそれもある。 Generally, when producing a lead frame, a metal substrate made of a copper-based metal material is used. Since such copper-based metal materials are soft and have excellent ductility, there is a possibility that so-called smearing or burrs may occur during dicing, in which the metal material partially extends along the dicing direction. If smearing or burrs occur on the lead frame, the smearing or burrs may cause short circuits between the lead parts. Furthermore, when manufacturing a semiconductor device, the flow of the sealing resin between the lead parts is obstructed, and there is a possibility that the sealing resin cannot be sufficiently filled.

本発明はこのような点を考慮してなされたものであり、ダイシング時にスミアリングの発生を抑制し、スミアリングによりリード部同士が短絡してしまうことを抑制することが可能な、リードフレームおよび半導体装置を提供することを目的とする。 The present invention has been made in consideration of these points, and provides a lead frame and a lead frame that can suppress the occurrence of smearing during dicing and suppress short circuits between lead parts due to smearing. The purpose is to provide semiconductor devices.

本発明は、リードフレームにおいて、半導体素子が搭載されるダイパッドと、前記ダイパッドの周囲に設けられた、複数のリード部と、前記複数のリード部が連結されたコネクティングバーと、前記ダイパッドと前記コネクティングバーとを連結するタイバーとを備え、前記コネクティングバーおよび前記タイバーは、それぞれ裏面側から薄肉化され、前記コネクティングバーの厚みは、前記タイバーの厚みよりも薄い、リードフレームである。 The present invention provides a lead frame including a die pad on which a semiconductor element is mounted, a plurality of lead parts provided around the die pad, a connecting bar to which the plurality of lead parts are connected, and a connecting bar between the die pad and the connecting bar. The connecting bar and the tie bar are each thinned from the back side, and the thickness of the connecting bar is thinner than the thickness of the tie bar.

本発明は、リードフレームにおいて、半導体素子が搭載されるダイパッドと、前記ダイパッドの周囲に設けられた、複数のリード部と、前記複数のリード部が連結されたコネクティングバーと、前記ダイパッドから延在するタイバーと、前記タイバーと前記コネクティングバーとを連結する連結部材とを備え、前記連結部材の幅は、前記タイバーの幅よりも広い、リードフレームである。 In a lead frame, the present invention provides a die pad on which a semiconductor element is mounted, a plurality of lead parts provided around the die pad, a connecting bar to which the plurality of lead parts are connected, and a connecting bar extending from the die pad. and a connecting member connecting the tie bar and the connecting bar, the width of the connecting member being wider than the width of the tie bar.

本発明は、前記コネクティングバーおよび前記タイバーは、それぞれ裏面側から薄肉化され、前記コネクティングバーの厚みは、前記タイバーの厚みよりも薄い、リードフレームである。 The present invention provides a lead frame in which the connecting bar and the tie bar are each thinned from the back side, and the thickness of the connecting bar is thinner than the thickness of the tie bar.

本発明は、前記連結部材は、裏面側から薄肉化されている、リードフレームである。 The present invention is a lead frame in which the connection member is thinned from the back side.

本発明は、前記連結部材の幅は、150μm以上350μm以下であり、前記タイバーの幅は、100μm以上250μm以下である、リードフレームである。 The present invention provides a lead frame in which the width of the connecting member is 150 μm or more and 350 μm or less, and the width of the tie bar is 100 μm or more and 250 μm or less.

本発明は、前記コネクティングバーの厚みは、60μm以上120μm以下であり、前記タイバーの厚みは、70μm以上130μm以下である、リードフレームである。 The present invention provides a lead frame in which the connecting bar has a thickness of 60 μm or more and 120 μm or less, and the tie bar has a thickness of 70 μm or more and 130 μm or less.

本発明は、半導体装置において、ダイパッドと、前記ダイパッドの周囲に設けられた、複数のリード部と、前記ダイパッドから延在するタイバーと、前記タイバーに連結された連結部材と、前記ダイパッド上に搭載された半導体素子と、前記半導体素子と前記リード部とを電気的に接続する接続部材と、前記ダイパッドと、前記リード部と、前記タイバーと、前記連結部材と、前記半導体素子と、前記接続部材とを封止する封止樹脂とを備え、前記連結部材の幅は、前記タイバーの幅よりも広い、半導体装置である。 The present invention provides a semiconductor device including a die pad, a plurality of lead parts provided around the die pad, a tie bar extending from the die pad, a connecting member connected to the tie bar, and a die pad mounted on the die pad. a connecting member that electrically connects the semiconductor element and the lead portion, the die pad, the lead portion, the tie bar, the connecting member, the semiconductor element, and the connecting member. and a sealing resin for sealing the connecting member, and the width of the connecting member is wider than the width of the tie bar.

本発明は、前記連結部材の幅は、150μm以上350μm以下であり、前記タイバーの幅は、100μm以上250μm以下である、半導体装置である。 The present invention is a semiconductor device, wherein the width of the connecting member is 150 μm or more and 350 μm or less, and the width of the tie bar is 100 μm or more and 250 μm or less.

本発明によれば、ダイシング時にスミアリングの発生を抑制し、スミアリングによりリード部同士が短絡してしまうことを抑制することができる。 According to the present invention, it is possible to suppress the occurrence of smearing during dicing, and to suppress short-circuiting of lead parts due to smearing.

図1は、本発明の一実施の形態によるリードフレームを示す平面図。FIG. 1 is a plan view showing a lead frame according to an embodiment of the present invention. 図2は、本発明の一実施の形態によるリードフレームを示す底面図。FIG. 2 is a bottom view showing a lead frame according to an embodiment of the present invention. 図3は、本発明の一実施の形態によるリードフレームを示す断面図(図1のIII-III線断面図)。FIG. 3 is a cross-sectional view (cross-sectional view taken along the line III--III in FIG. 1) showing a lead frame according to an embodiment of the present invention. 図4は、本発明の一実施の形態によるリードフレームを示す断面図(図1のIV-IV線断面図)。FIG. 4 is a cross-sectional view (cross-sectional view taken along line IV-IV in FIG. 1) showing a lead frame according to an embodiment of the present invention. 図5は、本発明の一実施の形態によるリードフレームを示す部分拡大平面図。FIG. 5 is a partially enlarged plan view showing a lead frame according to an embodiment of the present invention. 図6は、本発明の一実施の形態による半導体装置を示す平面図。FIG. 6 is a plan view showing a semiconductor device according to an embodiment of the present invention. 図7は、本発明の一実施の形態による半導体装置を示す断面図(図6のVII-VII線断面図)。FIG. 7 is a cross-sectional view (cross-sectional view taken along line VII-VII in FIG. 6) showing a semiconductor device according to an embodiment of the present invention. 図8(a)-(e)は、本発明の一実施の形態によるリードフレームの製造方法を示す断面図。FIGS. 8(a) to 8(e) are cross-sectional views showing a method for manufacturing a lead frame according to an embodiment of the present invention. 図9(a)-(c)は、本発明の一実施の形態によるリードフレームの製造方法を示す断面図。FIGS. 9(a) to 9(c) are cross-sectional views showing a method for manufacturing a lead frame according to an embodiment of the present invention. 図10(a)-(e)は、本発明の一実施の形態による半導体装置の製造方法を示す断面図。FIGS. 10A to 10E are cross-sectional views showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.

以下、本発明の一実施の形態について、図1乃至図10を参照して説明する。なお、以下の各図において、同一部分には同一の符号を付しており、一部詳細な説明を省略する場合がある。 An embodiment of the present invention will be described below with reference to FIGS. 1 to 10. In each of the following figures, the same parts are given the same reference numerals, and some detailed explanations may be omitted.

リードフレームの構成
まず、図1乃至図5により、本実施の形態によるリードフレームの概略について説明する。図1乃至図5は、本実施の形態によるリードフレームを示す図である。
Structure of Lead Frame First, the outline of the lead frame according to this embodiment will be explained with reference to FIGS. 1 to 5. 1 to 5 are diagrams showing a lead frame according to this embodiment.

図1乃至図3に示すように、リードフレーム10は、1つ又は複数の単位リードフレーム10aを含んでいる。各単位リードフレーム10aは、半導体素子21(後述)を搭載する平面矩形状のダイパッド11と、ダイパッド11周囲に設けられ、半導体素子21と外部回路(図示せず)とを接続する複数の細長いリード部12とを備えている。なお、単位リードフレーム10aは、それぞれ半導体装置20(後述)に対応する領域であり、図1および図2において仮想線の内側に位置する領域である。また、図1および図2の仮想線は半導体装置20の外周縁に対応している。 As shown in FIGS. 1 to 3, the lead frame 10 includes one or more unit lead frames 10a. Each unit lead frame 10a includes a planar rectangular die pad 11 on which a semiconductor element 21 (described later) is mounted, and a plurality of elongated leads provided around the die pad 11 to connect the semiconductor element 21 and an external circuit (not shown). 12. Note that each unit lead frame 10a is a region corresponding to a semiconductor device 20 (described later), and is a region located inside the imaginary line in FIGS. 1 and 2. Further, the virtual lines in FIGS. 1 and 2 correspond to the outer periphery of the semiconductor device 20.

なお、本明細書中、「内側」とは、各単位リードフレーム10aにおいてダイパッド11の中心方向を向く側をいい、「外側」とは、各単位リードフレーム10aにおいてダイパッド11の中心から離れる側(コネクティングバー13側)をいう。また、「表面」とは、半導体素子21が搭載される側の面をいい、「裏面」とは、「表面」の反対側の面であって外部の図示しない実装基板に接続される側の面をいう。 In this specification, "inside" refers to the side of each unit lead frame 10a facing toward the center of die pad 11, and "outside" refers to the side of each unit lead frame 10a facing away from the center of die pad 11 ( connecting bar 13 side). Furthermore, the "front surface" refers to the surface on which the semiconductor element 21 is mounted, and the "back surface" refers to the surface on the opposite side of the "front surface" that is connected to an external mounting board (not shown). Refers to the surface.

複数の単位リードフレーム10aは、コネクティングバー(支持部材)13を介して互いに連結されている。このコネクティングバー13は、ダイパッド11と、リード部12とを支持するものであり、X方向およびY方向に沿ってそれぞれ延びている。ここで、X方向、Y方向とは、リードフレーム10の面内において、ダイパッド11の各辺に平行な二方向であり、X方向とY方向とは互いに直交している。また、Z方向は、X方向及びY方向の両方に対して垂直な方向である。 The plurality of unit lead frames 10a are connected to each other via connecting bars (support members) 13. This connecting bar 13 supports the die pad 11 and the lead portion 12, and extends along the X direction and the Y direction, respectively. Here, the X direction and the Y direction are two directions parallel to each side of the die pad 11 within the plane of the lead frame 10, and the X direction and the Y direction are orthogonal to each other. Further, the Z direction is a direction perpendicular to both the X direction and the Y direction.

ダイパッド11は、平面略正方形形状を有しており、その表面には、後述する半導体素子21が搭載される。ダイパッド11の平面形状は、正方形に限らず、長方形等の多角形としても良い。また、ダイパッド11の四つのコーナー部にはそれぞれタイバー14が連結されており、ダイパッド11は、この4本のタイバー14を介してコネクティングバー13に連結支持されている。各タイバー14は、その全域にわたりハーフエッチングにより裏面側から薄肉に形成されている。 The die pad 11 has a substantially square shape in plan, and a semiconductor element 21, which will be described later, is mounted on the surface thereof. The planar shape of the die pad 11 is not limited to a square, but may be a polygon such as a rectangle. Furthermore, tie bars 14 are connected to each of the four corner portions of the die pad 11, and the die pad 11 is connected and supported to the connecting bar 13 via these four tie bars 14. Each tie bar 14 is formed thin from the back side over its entire area by half etching.

ここでハーフエッチングとは、被エッチング材料をその厚み方向に途中までエッチングすることをいう。ハーフエッチング後の被エッチング材料の厚みは、ハーフエッチング前の被エッチング材料の厚みの例えば30%以上70%以下、好ましくは40%以上60%以下となる。なお、図2および図5において、ハーフエッチングされた領域を網掛けで示している。 Here, half etching refers to etching the material to be etched part way in the thickness direction. The thickness of the material to be etched after half etching is, for example, 30% or more and 70% or less, preferably 40% or more and 60% or less, of the thickness of the material to be etched before half etching. Note that in FIGS. 2 and 5, half-etched regions are shown by hatching.

各コネクティングバー13は、細長い棒形状を有しており、その端部13aには、それぞれ正方形状の環状連結部(連結部材)19が連結されている。環状連結部19の内側には、平面正方形状の貫通開口19aが形成されている。また、環状連結部19には、タイバー14の外側端部が連結されている。すなわち、各環状連結部19には、それぞれ4本のタイバー14と、X方向に延びる2本のコネクティングバー13と、Y方向に延びる2本のコネクティングバー13とが連結される。また、環状連結部19は、その全域にわたりハーフエッチングにより裏面側から薄肉に形成されている。これにより、後述する半導体装置20の製造工程において、後述する封止樹脂23を形成する際に、樹脂が通過する流路を広く確保することができる。このため、各単位リードフレーム10aのコーナー部近傍の特定の箇所に応力が集中しにくくなり、封止樹脂23を各単位リードフレーム10aの内側に確実に充填することができる。このような環状連結部19の厚みは、製造する半導体装置20の構成にもよるが、例えば、60μm以上120μm以下とすることができる。 Each connecting bar 13 has an elongated rod shape, and a square annular connecting portion (connecting member) 19 is connected to each end 13a. A through opening 19a having a square planar shape is formed inside the annular connecting portion 19. Further, the outer end portion of the tie bar 14 is connected to the annular connecting portion 19 . That is, each annular connecting portion 19 is connected to four tie bars 14, two connecting bars 13 extending in the X direction, and two connecting bars 13 extending in the Y direction. Further, the annular connecting portion 19 is formed thin from the back surface side over its entire area by half etching. Thereby, in the manufacturing process of the semiconductor device 20, which will be described later, when forming the sealing resin 23, which will be described later, it is possible to ensure a wide channel through which the resin passes. Therefore, stress is less likely to be concentrated at a specific location near the corner of each unit lead frame 10a, and the sealing resin 23 can be reliably filled inside each unit lead frame 10a. The thickness of such annular connecting portion 19 may be, for example, 60 μm or more and 120 μm or less, although it depends on the configuration of the semiconductor device 20 to be manufactured.

コネクティングバー13は、リード部12が長手方向に沿って連結されるリード連結部41と、互いに隣り合うリード連結部41間、またはリード連結部41と環状連結部19との間に位置する中間部43とを有している。なお、リード連結部41とは、リード部12の長手方向における両側縁の延長線と、コネクティングバー13の長手方向における両側縁とによって取り囲まれた領域をいう。リード連結部41および中間部43は、それぞれ平面視矩形形状であり、その全域にわたり裏面側からハーフエッチングにより薄肉化されている(図3および図4参照)。 The connecting bar 13 includes a lead connecting portion 41 to which the lead portions 12 are connected along the longitudinal direction, and an intermediate portion located between adjacent lead connecting portions 41 or between the lead connecting portion 41 and the annular connecting portion 19. 43. Note that the lead connecting portion 41 refers to a region surrounded by an extension of both longitudinal edges of the lead portion 12 and both longitudinal edges of the connecting bar 13 . The lead connecting portion 41 and the intermediate portion 43 each have a rectangular shape in plan view, and are thinned over the entire area by half etching from the back side (see FIGS. 3 and 4).

ダイパッド11は、中央に位置するダイパッド厚肉部11aと、ダイパッド厚肉部11aの周縁全周にわたって形成されたダイパッド薄肉部11bとを有している(図3参照)。このうちダイパッド厚肉部11aは、ハーフエッチングされておらず、加工前の金属基板(後述する金属基板31)と同一の厚みを有している。具体的には、ダイパッド厚肉部11aの厚みは、半導体装置20の構成にもよるが、80μm以上200μm以下とすることができる。一方、ダイパッド薄肉部11bは、ハーフエッチングにより裏面側から薄肉に形成されている。このようにダイパッド薄肉部11bを設けたことにより、ダイパッド11が封止樹脂23(後述)から離脱しにくくすることができる。 The die pad 11 has a die pad thick part 11a located at the center and a die pad thin part 11b formed around the entire periphery of the die pad thick part 11a (see FIG. 3). Among these, the die pad thick portion 11a is not half-etched and has the same thickness as the metal substrate before processing (metal substrate 31 described later). Specifically, the thickness of the die pad thick portion 11a can be 80 μm or more and 200 μm or less, although it depends on the configuration of the semiconductor device 20. On the other hand, the die pad thin wall portion 11b is formed thin from the back surface side by half etching. By providing the die pad thin wall portion 11b in this manner, the die pad 11 can be made difficult to separate from the sealing resin 23 (described later).

各リード部12は、後述するようにボンディングワイヤ22を介して半導体素子21に接続されるものであり、ダイパッド11との間に空間を介して配置されている。隣り合うリード部12同士は、半導体装置20(後述)の製造後に互いに電気的に絶縁される形状となっている。また、リード部12は、半導体装置20の製造後にダイパッド11と電気的に絶縁される形状となっている。このリード部12の裏面には、それぞれ外部の実装基板(図示せず)に電気的に接続される外部端子17が形成されている。各外部端子17は、半導体装置20(後述)の製造後に、それぞれ半導体装置20から外方に露出するようになっている。この場合、外部端子17は、平面視で1列に配置されている。 Each lead portion 12 is connected to the semiconductor element 21 via a bonding wire 22 as described later, and is arranged with a space between it and the die pad 11. Adjacent lead portions 12 are shaped to be electrically insulated from each other after manufacturing a semiconductor device 20 (described later). Furthermore, the lead portion 12 is shaped to be electrically insulated from the die pad 11 after the semiconductor device 20 is manufactured. External terminals 17 are formed on the back surface of each lead portion 12 to be electrically connected to an external mounting board (not shown). Each external terminal 17 is exposed to the outside from the semiconductor device 20 after the semiconductor device 20 (described later) is manufactured. In this case, the external terminals 17 are arranged in one row in plan view.

図1に示すように、リード部12は、平面から見て略矩形形状を有しており、その基端部はコネクティングバー13のリード連結部41に連結されている。また、図1乃至図3に示すように、リード部12の表面には内部端子15が形成され、リード部12の裏面には、上述した外部端子17が形成されている。内部端子15は、後述するようにボンディングワイヤ22を介して半導体素子21に電気的に接続される領域となっている。このため、内部端子15上には、ボンディングワイヤ22との密着性を向上させるめっき部が設けられていても良い。 As shown in FIG. 1, the lead portion 12 has a substantially rectangular shape when viewed from above, and its base end portion is connected to the lead connecting portion 41 of the connecting bar 13. Further, as shown in FIGS. 1 to 3, internal terminals 15 are formed on the front surface of the lead portion 12, and the above-mentioned external terminals 17 are formed on the back surface of the lead portion 12. The internal terminal 15 is a region that is electrically connected to the semiconductor element 21 via a bonding wire 22 as described later. Therefore, a plating portion may be provided on the internal terminal 15 to improve adhesion to the bonding wire 22.

図3に示すように、リード部12は、ハーフエッチングされることなく、ダイパッド11のダイパッド厚肉部11a(加工前の金属基板31)と同一の厚みを有している。なお、図1、図2および図4において、リード部12の幅は、例えば60μm以上180μm以下であり、互いに隣接するリード部12間の距離は、例えば85μm以上200μm以下である。 As shown in FIG. 3, the lead portion 12 is not half-etched and has the same thickness as the die pad thick portion 11a (unprocessed metal substrate 31) of the die pad 11. In FIGS. 1, 2, and 4, the width of the lead portions 12 is, for example, 60 μm or more and 180 μm or less, and the distance between adjacent lead portions 12 is, for example, 85 μm or more and 200 μm or less.

次に、図4および図5を参照して、コネクティングバー13及びタイバー14の構成について更に説明する。図4は、コネクティングバー13の長手方向に垂直な方向の断面図である。 Next, the configurations of the connecting bar 13 and tie bar 14 will be further described with reference to FIGS. 4 and 5. FIG. 4 is a cross-sectional view of the connecting bar 13 in a direction perpendicular to the longitudinal direction.

コネクティングバー13及びタイバー14は、上述したように、裏面側からハーフエッチングにより薄肉化されている。図4に示すように、コネクティングバー13の厚みt1は、タイバー14の厚みt2よりも薄くなっている。コネクティングバー13の厚みt1は、製造する半導体装置20の構成にもよるが、60μm以上120μm以下とすることができ、タイバー14の厚みt2は、70μm以上130μm以下とすることができる。 As described above, the connecting bar 13 and the tie bar 14 are thinned by half etching from the back side. As shown in FIG. 4, the thickness t1 of the connecting bar 13 is thinner than the thickness t2 of the tie bar 14. The thickness t1 of the connecting bar 13 can be set to 60 μm or more and 120 μm or less, although it depends on the configuration of the semiconductor device 20 to be manufactured, and the thickness t2 of the tie bar 14 can be set to 70 μm or more and 130 μm or less.

ところで、一般にリードフレーム10を各半導体装置20毎に分離する際、リードフレーム10とブレード(図示せず)との摩擦により、リードフレーム10が単位リードフレーム10a毎に振動する。単位リードフレーム10aに振動が発生すると、全体としてリードフレーム10が振動する。これにより、リードフレーム10のリード部12とブレードとの間の摩擦が増大し、リード部12にスミアリングが発生する可能性がある。リード部12にスミアリングが発生した場合、スミアリングにより、リード部12同士が短絡してしまうおそれがある。ここで本明細書中、スミアリングとは、リードフレーム10を各半導体装置20毎に分離するブレードとの摩擦により、リード部12を構成する金属材料が、ダイシングの方向に沿って部分的に延びたもの(バリ)をいう。 By the way, generally when the lead frame 10 is separated into each semiconductor device 20, the lead frame 10 vibrates for each unit lead frame 10a due to friction between the lead frame 10 and a blade (not shown). When vibration occurs in the unit lead frame 10a, the lead frame 10 as a whole vibrates. As a result, the friction between the lead portion 12 of the lead frame 10 and the blade increases, and smearing may occur in the lead portion 12. If smearing occurs in the lead portions 12, there is a risk that the lead portions 12 may be short-circuited due to the smearing. Here, in this specification, smearing means that the metal material constituting the lead part 12 partially extends along the dicing direction due to friction with the blade that separates the lead frame 10 into each semiconductor device 20. It means something (Bali).

これに対して、本実施の形態においては、コネクティングバー13の厚みt1が、タイバー14の厚みt2よりも薄くなっている。これにより、コネクティングバー13がブレードと接触する面積を小さくすることができ、ダイシング時に振動が発生することを抑制できる。このため、リードフレーム10が単位リードフレーム10a毎に振動することを抑制することができ、全体としてリードフレーム10が振動することを抑制することができる。この結果、ダイシング時に、リード部12とブレードとの間の摩擦を低減することができ、スミアリングの発生を抑制することができる。なお、このようなコネクティングバー13の厚みt1およびタイバー14の厚みt2は、後述するように、エッチング用レジスト層32、33の形状およびエッチング条件を適宜調整することにより、得ることができる。また、図示はしないが、コネクティングバー13のうち、リード連結部41の厚みと中間部43の厚みとが異なっていても良い。この場合、例えば、リード連結部41の厚みは、製造する半導体装置20の構成にもよるが、70μm以上130μm以下とすることができ、中間部43の厚みは、60μm以上120μm以下とすることができる。 In contrast, in this embodiment, the thickness t1 of the connecting bar 13 is thinner than the thickness t2 of the tie bar 14. Thereby, the area in which the connecting bar 13 contacts the blade can be reduced, and vibrations generated during dicing can be suppressed. Therefore, it is possible to suppress the lead frame 10 from vibrating for each unit lead frame 10a, and it is possible to suppress the lead frame 10 from vibrating as a whole. As a result, during dicing, the friction between the lead portion 12 and the blade can be reduced, and the occurrence of smearing can be suppressed. The thickness t1 of the connecting bar 13 and the thickness t2 of the tie bar 14 can be obtained by appropriately adjusting the shapes of the etching resist layers 32 and 33 and the etching conditions, as described later. Although not shown, the thickness of the lead connecting portion 41 and the intermediate portion 43 of the connecting bar 13 may be different. In this case, for example, the thickness of the lead connecting portion 41 may be 70 μm or more and 130 μm or less, depending on the configuration of the semiconductor device 20 to be manufactured, and the thickness of the intermediate portion 43 may be 60 μm or more and 120 μm or less. can.

また、図5に示すように、環状連結部19の幅W1は、タイバー14の幅W2よりも広くなっている。これにより、環状連結部19が、ダイシング時にコネクティングバー13に発生する振動を吸収することができる。このため、ダイシング時に発生する振動がコネクティングバー13からタイバー14に伝わることを抑制することができる。この結果、ダイシング時にリードフレーム10が振動することにより発生するスミアリングを抑制することができる。このような環状連結部19の幅W1は、製造する半導体装置20の構成にもよるが、150μm以上350μm以下とすることができ、タイバー14の幅W2は、100μm以上250μm以下とすることができる。なお、本明細書中、環状連結部19の幅W1とは、環状連結部19のうち、X方向に延びる部分においては、当該部分のY方向の長さをいい、環状連結部19のうち、Y方向に延びる部分においては、当該部分のX方向の長さをいう。 Further, as shown in FIG. 5, the width W1 of the annular connecting portion 19 is wider than the width W2 of the tie bar 14. Thereby, the annular connecting portion 19 can absorb vibrations generated in the connecting bar 13 during dicing. Therefore, it is possible to suppress vibrations generated during dicing from being transmitted from the connecting bar 13 to the tie bar 14. As a result, smearing caused by vibration of the lead frame 10 during dicing can be suppressed. The width W1 of such an annular connecting portion 19 may be 150 μm or more and 350 μm or less, although it depends on the configuration of the semiconductor device 20 to be manufactured, and the width W2 of the tie bar 14 may be 100 μm or more and 250 μm or less. . Note that in this specification, the width W1 of the annular connecting portion 19 refers to the length of the portion of the annular connecting portion 19 that extends in the X direction in the Y direction; For a portion extending in the Y direction, it refers to the length of the portion in the X direction.

以上説明したリードフレーム10は、全体として銅、銅合金、42合金(Ni42%のFe合金)等の金属から構成されている。また、リードフレーム10の厚みは、製造する半導体装置20の構成にもよるが、80μm以上200μm以下とすることができる。 The lead frame 10 described above is entirely made of metal such as copper, copper alloy, and 42 alloy (42% Ni and Fe alloy). Further, the thickness of the lead frame 10 can be set to 80 μm or more and 200 μm or less, although it depends on the configuration of the semiconductor device 20 to be manufactured.

なお、本実施の形態において、リード部12は、ダイパッド11の4辺全てに沿って配置されているが、これに限られるものではなく、例えばダイパッド11の対向する2辺のみに沿って配置されていても良い。 Note that in this embodiment, the lead portions 12 are arranged along all four sides of the die pad 11; however, the lead portions 12 are not limited thereto; for example, the lead portions 12 may be arranged along only two opposing sides of the die pad 11. You can leave it there.

また、本実施の形態では、外部端子17が、平面視で1列に配置されている場合を例にとって説明したが、これに限らず、リード部12が長リード部と短リード部とを含み、長リード部の第1外部端子と短リード部の第2外部端子とが千鳥状に2列に配置されていても良く、外部端子が3列以上に配置されていても良い。 Further, in this embodiment, the external terminals 17 are arranged in one row in a plan view, but the present invention is not limited to this, and the lead portion 12 may include a long lead portion and a short lead portion. The first external terminals of the long lead portion and the second external terminals of the short lead portion may be arranged in two rows in a staggered manner, or the external terminals may be arranged in three or more rows.

半導体装置の構成
次に、図6および図7により、本実施の形態による半導体装置について説明する。図6および図7は、本実施の形態による半導体装置を示す図である。
Configuration of Semiconductor Device Next, the semiconductor device according to this embodiment will be explained with reference to FIGS. 6 and 7. 6 and 7 are diagrams showing a semiconductor device according to this embodiment.

図6および図7に示すように、半導体装置(半導体パッケージ)20は、ダイパッド11と、ダイパッド11の周囲に配置された複数のリード部12と、ダイパッド11上に搭載された半導体素子21と、リード部12と半導体素子21とを電気的に接続する複数のボンディングワイヤ(接続部材)22とを備えている。また、ダイパッド11、リード部12、半導体素子21およびボンディングワイヤ22は、封止樹脂23によって樹脂封止されている。 As shown in FIGS. 6 and 7, the semiconductor device (semiconductor package) 20 includes a die pad 11, a plurality of lead parts 12 arranged around the die pad 11, a semiconductor element 21 mounted on the die pad 11, It includes a plurality of bonding wires (connecting members) 22 that electrically connect the lead portion 12 and the semiconductor element 21. Furthermore, the die pad 11 , the lead portion 12 , the semiconductor element 21 , and the bonding wire 22 are resin-sealed with a sealing resin 23 .

ダイパッド11、リード部12は、上述したリードフレーム10から作製されたものである。このほか、ダイパッド11、リード部12の構成は、半導体装置20に含まれない領域を除き、上述した図1乃至図5に示すものと同様であるため、ここでは詳細な説明を省略する。 The die pad 11 and lead portion 12 are manufactured from the lead frame 10 described above. In addition, the configurations of the die pad 11 and the lead portions 12 are the same as those shown in FIGS. 1 to 5 described above, except for regions not included in the semiconductor device 20, so detailed description thereof will be omitted here.

半導体素子21としては、従来一般に用いられている各種半導体素子を使用することが可能であり、特に限定されないが、例えば集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子21は、各々ボンディングワイヤ22が取り付けられる複数の電極21aを有している。また、半導体素子21は、例えばダイボンディングペースト等の接着剤24により、ダイパッド11の表面に固定されている。 As the semiconductor element 21, it is possible to use various semiconductor elements commonly used in the past, and examples thereof include, but are not limited to, integrated circuits, large-scale integrated circuits, transistors, thyristors, diodes, etc. This semiconductor element 21 has a plurality of electrodes 21a to which bonding wires 22 are respectively attached. Further, the semiconductor element 21 is fixed to the surface of the die pad 11 with an adhesive 24 such as die bonding paste.

各ボンディングワイヤ22は、例えば金、銅等の導電性の良い材料からなっている。各ボンディングワイヤ22は、それぞれその一端が半導体素子21の電極21aに接続されるとともに、その他端が各リード部12の内部端子15にそれぞれ接続されている。なお、内部端子15には、ボンディングワイヤ22と密着性を向上させるめっき部が設けられていても良い。 Each bonding wire 22 is made of a highly conductive material such as gold or copper. Each bonding wire 22 has one end connected to the electrode 21a of the semiconductor element 21, and the other end connected to the internal terminal 15 of each lead portion 12. Note that the internal terminal 15 may be provided with a plating portion that improves adhesion to the bonding wire 22.

封止樹脂23としては、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂、あるいはPPS樹脂等の熱可塑性樹脂を用いることができる。封止樹脂23全体の厚みは、300μm以上1200μm以下程度とすることができる。また、封止樹脂23の一辺(半導体装置20の一辺)は、例えば6mm以上16mm以下することができる。なお、図6において、封止樹脂23のうち、ダイパッド11、リード部12よりも表面側に位置する部分の表示を省略している。 As the sealing resin 23, thermosetting resin such as silicone resin or epoxy resin, or thermoplastic resin such as PPS resin can be used. The entire thickness of the sealing resin 23 can be about 300 μm or more and 1200 μm or less. Further, one side of the sealing resin 23 (one side of the semiconductor device 20) can be, for example, 6 mm or more and 16 mm or less. Note that, in FIG. 6, a portion of the sealing resin 23 located closer to the front surface than the die pad 11 and the lead portion 12 is not shown.

リードフレームの製造方法
次に、図1乃至図5に示すリードフレーム10の製造方法について、図8(a)-(e)及び図9(a)-(c)を用いて説明する。なお、図8(a)-(e)は、リードフレーム10の製造方法を示す断面図(図3に対応する図)であり、図9(a)-(c)は、リードフレーム10の製造方法を示す断面図(図4に対応する図)である。
Method for Manufacturing Lead Frame Next, a method for manufacturing the lead frame 10 shown in FIGS. 1 to 5 will be described with reference to FIGS. 8(a)-(e) and FIGS. 9(a)-(c). 8(a) to 8(e) are cross-sectional views (diagrams corresponding to FIG. 3) showing a method for manufacturing the lead frame 10, and FIGS. 9(a) to 9(c) are sectional views showing a method for manufacturing the lead frame 10. FIG. 5 is a cross-sectional view (corresponding to FIG. 4) illustrating the method.

まず図8(a)に示すように、平板状の金属基板31を準備する。この金属基板31としては、銅、銅合金、42合金(Ni42%のFe合金)等の金属からなる基板を使用することができる。なお金属基板31は、その両面に対して脱脂等を行い、洗浄処理を施したものを使用することが好ましい。 First, as shown in FIG. 8(a), a flat metal substrate 31 is prepared. As this metal substrate 31, a substrate made of metal such as copper, copper alloy, 42 alloy (Fe alloy with 42% Ni), etc. can be used. Note that it is preferable to use a metal substrate 31 that has been subjected to degreasing and cleaning treatment on both surfaces.

次に、金属基板31の表裏全体にそれぞれ感光性レジスト32a、33aを塗布し、これを乾燥する(図8(b))。なお感光性レジスト32a、33aとしては、従来公知のものを使用することができる。 Next, photosensitive resists 32a and 33a are applied to the entire front and back surfaces of the metal substrate 31, respectively, and dried (FIG. 8(b)). Note that as the photosensitive resists 32a and 33a, conventionally known ones can be used.

続いて、この金属基板31に対してフォトマスクを介して露光し、現像することにより、所望の開口部32b、33bを有するエッチング用レジスト層32、33を形成する(図8(c))。 Subsequently, this metal substrate 31 is exposed to light through a photomask and developed to form etching resist layers 32 and 33 having desired openings 32b and 33b (FIG. 8(c)).

次に、エッチング用レジスト層32、33を耐腐蝕膜として金属基板31に腐蝕液でエッチングを施す(図8(d))。これにより、ダイパッド11、リード部12の外形が形成される。なお、腐蝕液は、使用する金属基板31の材質に応じて適宜選択することができ、例えば、金属基板31として銅を用いる場合、通常、塩化第二鉄水溶液を使用し、金属基板31の両面からスプレーエッチングを行うことができる。 Next, the metal substrate 31 is etched using an etching solution using the etching resist layers 32 and 33 as corrosion-resistant films (FIG. 8(d)). As a result, the outer shapes of the die pad 11 and lead portions 12 are formed. Note that the corrosive liquid can be appropriately selected depending on the material of the metal substrate 31 used. For example, when copper is used as the metal substrate 31, a ferric chloride aqueous solution is usually used to coat both sides of the metal substrate 31. Spray etching can be performed from

その後、エッチング用レジスト層32、33を剥離して除去することにより、図1乃至図5に示すリードフレーム10が得られる。(図8(e))。 Thereafter, the etching resist layers 32 and 33 are peeled off and removed, thereby obtaining the lead frame 10 shown in FIGS. 1 to 5. (Figure 8(e)).

ところで、リードフレーム10を作製する際、コネクティングバー13及びタイバー14は、上述したように、裏面側からハーフエッチングにより薄肉化される。コネクティングバー13及びタイバー14を裏面側から薄肉化する場合、図8(a)-(c)を用いて説明したように、感光性レジスト32a、33aを塗布し、乾燥させた後に金属基板31に対して、フォトマスクを介して露光し、現像することにより、エッチング用レジスト層32、33に所望の開口部32b、33bを形成する(図9(a))。この際、例えば、コネクティングバー13およびタイバー14に対応する部分に、開口部33bまたは島状の感光性レジスト33aを複数点在させる。このとき、例えば、コネクティングバー13に対応する部分における開口部33bまたは島状の感光性レジスト33aの面積と、タイバー14に対応する部分における開口部33bまたは島状の感光性レジスト33aの面積とを適宜調整することにより、コネクティングバー13の厚みt1をタイバー14の厚みt2よりも薄くすることができる。 By the way, when producing the lead frame 10, the connecting bars 13 and tie bars 14 are thinned by half etching from the back side, as described above. When thinning the connecting bar 13 and tie bar 14 from the back side, as explained using FIGS. On the other hand, desired openings 32b and 33b are formed in the etching resist layers 32 and 33 by exposing and developing through a photomask (FIG. 9(a)). At this time, for example, a plurality of openings 33b or island-shaped photosensitive resists 33a are scattered in portions corresponding to the connecting bars 13 and tie bars 14. At this time, for example, the area of the opening 33b or island-shaped photosensitive resist 33a in the portion corresponding to the connecting bar 13 and the area of the opening 33b or island-shaped photosensitive resist 33a in the portion corresponding to the tie bar 14 are determined. By making appropriate adjustments, the thickness t1 of the connecting bar 13 can be made thinner than the thickness t2 of the tie bar 14.

次に、図8(d)を用いて説明したように、エッチング用レジスト層32、33を耐腐蝕膜として金属基板31に腐蝕液でエッチングを施す。これにより、コネクティングバー13及びタイバー14の外形が形成される(図9(b))。 Next, as described using FIG. 8(d), the metal substrate 31 is etched with an etching solution using the etching resist layers 32 and 33 as corrosion-resistant films. As a result, the external shapes of the connecting bar 13 and the tie bar 14 are formed (FIG. 9(b)).

その後、図8(e)を用いて説明したように、エッチング用レジスト層32、33を剥離して除去する(図9(c))。 Thereafter, as explained using FIG. 8(e), the etching resist layers 32 and 33 are peeled off and removed (FIG. 9(c)).

なお、上記においては、金属基板31の両面側からスプレーエッチングを行う場合を例にとって説明したが、これに限られるものではない。例えば、金属基板31の片面ずつ2段階のスプレーエッチングを行っても良い。具体的には、まず金属基板31の表面側の全体に第1エッチング用レジスト層を設けるとともに、裏面側に所定のパターンをもつ第2エッチング用レジスト層を形成し、金属基板31の裏面側のみエッチングを施す。次に、第1及び第2エッチング用レジスト層を除去するとともに、金属基板31の裏面側に耐エッチング性のある樹脂からなる封止層を設ける。続いて、金属基板31の表面側に所定のパターンをもつ第3エッチング用レジスト層を形成し、この状態で金属基板31の表面側のみエッチングを施す。その後、裏面側の封止層を剥離することにより、リードフレーム10の外形が形成される。このように金属基板31の片面ずつスプレーエッチングを行うことにより、リード部12の変形を回避しやすいという効果が得られる。 In addition, although the case where spray etching is performed from both surfaces of the metal substrate 31 was explained above as an example, the present invention is not limited to this. For example, two steps of spray etching may be performed on each side of the metal substrate 31. Specifically, first, a first etching resist layer is provided on the entire front side of the metal substrate 31, a second etching resist layer having a predetermined pattern is formed on the back side, and only the back side of the metal substrate 31 is coated with a second etching resist layer. Perform etching. Next, the first and second etching resist layers are removed, and a sealing layer made of an etching-resistant resin is provided on the back side of the metal substrate 31. Subsequently, a third etching resist layer having a predetermined pattern is formed on the surface side of the metal substrate 31, and in this state, only the surface side of the metal substrate 31 is etched. Thereafter, the outer shape of the lead frame 10 is formed by peeling off the sealing layer on the back side. By performing spray etching on one side of the metal substrate 31 in this manner, deformation of the lead portion 12 can be easily avoided.

半導体装置の製造方法
次に、図6および図7に示す半導体装置20の製造方法について、図10(a)-(e)を用いて説明する。
Method for Manufacturing Semiconductor Device Next, a method for manufacturing the semiconductor device 20 shown in FIGS. 6 and 7 will be described with reference to FIGS. 10(a) to 10(e).

まず、例えば図8(a)-(e)および図9(a)-(c)に示す方法により、リードフレーム10を作製する(図10(a))。 First, a lead frame 10 is produced (FIG. 10(a)), for example, by the method shown in FIGS. 8(a)-(e) and FIGS. 9(a)-(c).

次に、リードフレーム10のダイパッド11上に、半導体素子21を搭載する。この場合、例えばダイボンディングペースト等の接着剤24を用いて、半導体素子21をダイパッド11上に載置して固定する(ダイアタッチ工程)(図10(b))。 Next, the semiconductor element 21 is mounted on the die pad 11 of the lead frame 10. In this case, the semiconductor element 21 is placed and fixed on the die pad 11 using an adhesive 24 such as die bonding paste (die attach step) (FIG. 10(b)).

次に、半導体素子21の各電極21aと、各リード部12の内部端子15とを、それぞれボンディングワイヤ(接続部材)22によって互いに電気的に接続する(ワイヤボンディング工程)(図10(c))。 Next, each electrode 21a of the semiconductor element 21 and the internal terminal 15 of each lead part 12 are electrically connected to each other by bonding wires (connecting members) 22 (wire bonding process) (FIG. 10(c)). .

次に、リードフレーム10に対して熱硬化性樹脂または熱可塑性樹脂を射出成形またはトランスファ成形することにより、封止樹脂23を形成する(樹脂封止工程)(図10(d))。このようにして、ダイパッド11、リード部12、半導体素子21およびボンディングワイヤ22を封止する。 Next, a sealing resin 23 is formed by injection molding or transfer molding a thermosetting resin or a thermoplastic resin onto the lead frame 10 (resin sealing step) (FIG. 10(d)). In this way, the die pad 11, lead portion 12, semiconductor element 21, and bonding wire 22 are sealed.

この間、コネクティングバー13側から各単位リードフレーム10aの内側に向けて、樹脂が回り込む。本実施の形態において、環状連結部19、タイバー14及びコネクティングバー13の端部13aは、それぞれ裏面側から薄肉化されている。このため、樹脂が通過する流路が広く確保され、溶融した樹脂は、各単位リードフレーム10aのコーナー部の周囲をスムーズに流れる。これにより、各単位リードフレーム10aのコーナー部近傍の特定の箇所に応力が集中しにくくなり、封止樹脂23を各単位リードフレーム10aの内側に確実に充填することができる。また、封止樹脂23の圧力によって、リード部12が変形するおそれも少ない。 During this time, the resin wraps around from the connecting bar 13 side toward the inside of each unit lead frame 10a. In this embodiment, the annular connecting portion 19, the tie bar 14, and the end portion 13a of the connecting bar 13 are each thinned from the back side. Therefore, a wide flow path is ensured through which the resin passes, and the molten resin flows smoothly around the corners of each unit lead frame 10a. This makes it difficult for stress to concentrate at a specific location near the corner of each unit lead frame 10a, and it is possible to reliably fill the inside of each unit lead frame 10a with the sealing resin 23. Furthermore, there is little risk that the lead portion 12 will be deformed by the pressure of the sealing resin 23.

次に、各半導体素子21間の封止樹脂23をダイシングすることにより、リードフレーム10を各半導体装置20毎に分離する。この際、例えばダイヤモンド砥石からなるブレード(図示せず)を回転させながら、各半導体装置20間のリードフレーム10および封止樹脂23を切断しても良い。 Next, by dicing the sealing resin 23 between each semiconductor element 21, the lead frame 10 is separated into each semiconductor device 20. At this time, the lead frame 10 and the sealing resin 23 between the semiconductor devices 20 may be cut while rotating a blade (not shown) made of, for example, a diamond grindstone.

この場合、コネクティングバー13の厚みt1が、タイバー14の厚みt2よりも薄くなっている。このように、ダイシング時にブレードと接触するコネクティングバー13の厚みt1をタイバー14の厚みt2よりも薄くすることにより、コネクティングバー13がブレードと接触する面積を小さくすることができる。これにより、ダイシング時に振動が発生することを抑制でき、リードフレーム10が単位リードフレーム10a毎に振動することを抑制することができる。このため、全体としてリードフレーム10が振動することを抑制することができる。この結果、ダイシング時に、リード部12とブレードとの間の摩擦を低減することができ、スミアリングの発生を抑制することができる。 In this case, the thickness t1 of the connecting bar 13 is thinner than the thickness t2 of the tie bar 14. In this way, by making the thickness t1 of the connecting bar 13 that contacts the blade during dicing smaller than the thickness t2 of the tie bar 14, the area that the connecting bar 13 contacts the blade can be reduced. Thereby, it is possible to suppress generation of vibration during dicing, and it is possible to suppress vibration of the lead frame 10 from unit lead frame 10a to unit lead frame 10a. Therefore, vibration of the lead frame 10 as a whole can be suppressed. As a result, during dicing, the friction between the lead portion 12 and the blade can be reduced, and the occurrence of smearing can be suppressed.

また、この場合、環状連結部19の幅W1が、タイバー14の幅W2よりも広くなっている。このように、コネクティングバー13とタイバー14とを連結する環状連結部19の幅W1をタイバー14の幅W2よりも広くすることにより、環状連結部19が、ダイシング時にコネクティングバー13に発生するダイシングの振動を吸収することができる。これにより、ダイシング時に発生する振動がコネクティングバー13からタイバー14に伝わることを抑制することができる。このため、ダイシング時にリードフレーム10が振動することにより発生するスミアリングを抑制することができる。 Further, in this case, the width W1 of the annular connecting portion 19 is wider than the width W2 of the tie bar 14. In this way, by making the width W1 of the annular connection part 19 that connects the connecting bar 13 and the tie bar 14 wider than the width W2 of the tie bar 14, the annular connection part 19 can prevent dicing that occurs on the connecting bar 13 during dicing. Can absorb vibrations. Thereby, it is possible to suppress vibrations generated during dicing from being transmitted from the connecting bar 13 to the tie bar 14. Therefore, smearing caused by vibration of the lead frame 10 during dicing can be suppressed.

このようにして、図6および図7に示す半導体装置20が得られる(図10(e))。 In this way, the semiconductor device 20 shown in FIGS. 6 and 7 is obtained (FIG. 10(e)).

以上説明したように、本実施の形態によれば、コネクティングバー13およびタイバー14は、それぞれ裏面側から薄肉化され、コネクティングバー13の厚みt1が、タイバー14の厚みt2よりも薄くなっている。これにより、ダイシング時にコネクティングバー13がブレードと接触する面積を小さくすることができる。これにより、ダイシング時に振動が発生することを抑制でき、リードフレーム10が振動することを抑制することができる。このため、ダイシング時に、リード部12とブレードとの間の摩擦を低減することができ、スミアリングの発生を抑制することができる。このため、リードフレーム10が振動することを抑制することができる。この結果、ダイシング時に、リード部12とブレードとの間の摩擦が増大することを抑制することができ、スミアリングの発生を抑制することができる。なお、このようにコネクティングバー13の厚みt1とタイバー14の厚みt2との違いにより、スミアリングの発生を抑制することができることは、後述する実施例によって説明する。 As described above, according to the present embodiment, the connecting bar 13 and the tie bar 14 are each thinned from the back side, and the thickness t1 of the connecting bar 13 is thinner than the thickness t2 of the tie bar 14. This makes it possible to reduce the area in which the connecting bar 13 contacts the blade during dicing. Thereby, generation of vibration during dicing can be suppressed, and vibration of the lead frame 10 can be suppressed. Therefore, during dicing, the friction between the lead portion 12 and the blade can be reduced, and the occurrence of smearing can be suppressed. Therefore, vibration of the lead frame 10 can be suppressed. As a result, during dicing, it is possible to suppress an increase in the friction between the lead portion 12 and the blade, and it is possible to suppress the occurrence of smearing. Note that the fact that the occurrence of smearing can be suppressed by the difference between the thickness t1 of the connecting bar 13 and the thickness t2 of the tie bar 14 will be explained with reference to Examples described later.

また、本実施の形態によれば、環状連結部19の幅W1は、タイバー14の幅W2よりも広くなっている。これにより、環状連結部19が、ダイシング時にコネクティングバー13に発生する振動を吸収することができる。このため、ダイシング時に発生する振動がコネクティングバー13からタイバー14に伝わることを抑制することができる。この結果、ダイシング時にリードフレーム10が振動することにより発生するスミアリングを抑制することができる。 Further, according to the present embodiment, the width W1 of the annular connecting portion 19 is wider than the width W2 of the tie bar 14. Thereby, the annular connecting portion 19 can absorb vibrations generated in the connecting bar 13 during dicing. Therefore, it is possible to suppress vibrations generated during dicing from being transmitted from the connecting bar 13 to the tie bar 14. As a result, smearing caused by vibration of the lead frame 10 during dicing can be suppressed.

次に、上述した本実施の形態の作用について、具体的に説明する。 Next, the operation of the present embodiment described above will be specifically explained.

(実施例)
図8(a)-(e)及び図9(a)-(c)に示す方法により、本実施の形態によるリードフレーム10を作製した。次に、図10(a)-(e)に示す方法により、本実施の形態による半導体装置20(実施例)を作製した。その後、得られた半導体装置20において、互いに隣接するリード部12同士が短絡しているか否かを確認した。この場合、リードフレーム10において、コネクティングバー13のリード連結部41の厚みは105μmであり、中間部43の厚みは100μmであった。また、リードフレーム10および半導体装置20において、タイバー14の厚みは115μmであり、環状連結部19の厚みは115μmであった。この結果を表1に示す。
(Example)
Lead frame 10 according to this embodiment was manufactured by the method shown in FIGS. 8(a) to 8(e) and 9(a) to 9(c). Next, a semiconductor device 20 (example) according to this embodiment was manufactured by the method shown in FIGS. 10(a) to 10(e). Thereafter, in the obtained semiconductor device 20, it was confirmed whether or not the lead parts 12 adjacent to each other were short-circuited. In this case, in the lead frame 10, the thickness of the lead connecting portion 41 of the connecting bar 13 was 105 μm, and the thickness of the intermediate portion 43 was 100 μm. Further, in the lead frame 10 and the semiconductor device 20, the thickness of the tie bar 14 was 115 μm, and the thickness of the annular connecting portion 19 was 115 μm. The results are shown in Table 1.

(比較例)
タイバーの厚みが90μmであり、環状連結部の厚みが90μmであること、以外は、実施例と同様にして、得られた半導体装置において、互いに隣接するリード部同士が短絡しているか否かを調査した。この結果を表1に示す。
(Comparative example)
In the semiconductor device obtained in the same manner as in the example except that the thickness of the tie bar was 90 μm and the thickness of the annular connection portion was 90 μm, it was determined whether or not adjacent lead portions were short-circuited. investigated. The results are shown in Table 1.

この結果、コネクティングバーの厚みがタイバーの厚みよりも厚くなっている比較例においては、ダイシングによりリード部にスミアリングが発生し、互いに隣接するリード部同士が短絡していた。これに対してコネクティングバー13の厚みt1がタイバー14の厚みt2よりも薄くなっている実施例においては、リード部12に、ダイシングによるスミアリングが発生することを抑制することができ、互いに隣接するリード部同士が短絡していなかった。 As a result, in the comparative example in which the connecting bar was thicker than the tie bar, smearing occurred in the lead portion due to dicing, and adjacent lead portions were short-circuited. On the other hand, in an embodiment in which the thickness t1 of the connecting bar 13 is thinner than the thickness t2 of the tie bar 14, it is possible to suppress the occurrence of smearing in the lead part 12 due to dicing, and The leads were not shorted together.

このように、本実施の形態によれば、リードフレーム10を各半導体装置20毎に分離する際に、リード部12にスミアリングが発生することを抑制することができる。これにより、互いに隣接するリード部12間の距離が短くなることを抑制することができ、互いに隣接するリード部12が短絡する不具合を抑制できる。 As described above, according to the present embodiment, when the lead frame 10 is separated into each semiconductor device 20, it is possible to suppress the occurrence of smearing in the lead portion 12. Thereby, it is possible to prevent the distance between the lead parts 12 adjacent to each other from becoming short, and it is possible to prevent the short circuit between the lead parts 12 adjacent to each other.

上記実施の形態に開示されている複数の構成要素を必要に応じて適宜組合せることも可能である。あるいは、上記実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。 It is also possible to appropriately combine the plurality of components disclosed in the above embodiments as necessary. Alternatively, some components may be deleted from all the components shown in the above embodiments.

10 リードフレーム
11 ダイパッド
12 リード部
13 コネクティングバー
14 タイバー
19 環状連結部
20 半導体装置
21 半導体素子
22 ボンディングワイヤ
23 封止樹脂

10 Lead frame 11 Die pad 12 Lead portion 13 Connecting bar 14 Tie bar 19 Annular connecting portion 20 Semiconductor device 21 Semiconductor element 22 Bonding wire 23 Sealing resin

Claims (4)

リードフレームにおいて、
半導体素子が搭載されるダイパッドと、
前記ダイパッドの周囲に設けられた、複数のリード部と、
前記複数のリード部が連結されたコネクティングバーと、
前記ダイパッドから延在するタイバーとを備え、
前記コネクティングバーは、前記リード部が長手方向に沿って連結されるリード連結部と、互いに隣り合う前記リード連結部間に位置する中間部とを有し、
前記コネクティングバーおよび前記タイバーは、それぞれ裏面側から薄肉化され、
前記リード連結部の厚みと前記中間部の厚みとが異なり、
前記中間部の厚みは、前記タイバーの厚みよりも薄い、リードフレーム。
In the lead frame,
A die pad on which a semiconductor element is mounted,
a plurality of lead portions provided around the die pad;
a connecting bar to which the plurality of lead parts are connected;
and a tie bar extending from the die pad,
The connecting bar has a lead connecting portion to which the lead portions are connected along the longitudinal direction, and an intermediate portion located between the adjacent lead connecting portions,
The connecting bar and the tie bar are each thinned from the back side,
The thickness of the lead connecting portion and the thickness of the intermediate portion are different,
The thickness of the intermediate portion is thinner than the thickness of the tie bar.
リードフレームにおいて、
半導体素子が搭載されるダイパッドと、
前記ダイパッドの周囲に設けられた、複数のリード部と、
前記複数のリード部が連結されたコネクティングバーと、
前記ダイパッドから延在するタイバーと、
前記タイバーと前記コネクティングバーとを連結する連結部材とを備え、
前記コネクティングバーは、前記リード部が長手方向に沿って連結されるリード連結部と、前記リード連結部と前記連結部材との間に位置する中間部とを有し、
前記コネクティングバーおよび前記タイバーは、それぞれ裏面側から薄肉化され、
前記リード連結部の厚みと前記中間部の厚みとが異なり、
前記中間部の厚みは、前記タイバーの厚みよりも薄い、リードフレーム。
In the lead frame,
A die pad on which a semiconductor element is mounted,
a plurality of lead portions provided around the die pad;
a connecting bar to which the plurality of lead parts are connected;
a tie bar extending from the die pad;
a connecting member connecting the tie bar and the connecting bar;
The connecting bar has a lead connecting part to which the lead part is connected along the longitudinal direction, and an intermediate part located between the lead connecting part and the connecting member,
The connecting bar and the tie bar are each thinned from the back side,
The thickness of the lead connecting portion and the thickness of the intermediate portion are different,
The thickness of the intermediate portion is thinner than the thickness of the tie bar.
前記中間部の厚みは、前記リード連結部の厚みよりも薄い、請求項1または2に記載のリードフレーム。 3. The lead frame according to claim 1, wherein the thickness of the intermediate portion is thinner than the thickness of the lead connecting portion. 前記タイバーの厚みは、70μm以上130μm以下であり、前記リード連結部の厚みは、70μm以上130μm以下である、請求項3に記載のリードフレーム。 The lead frame according to claim 3, wherein the tie bar has a thickness of 70 μm or more and 130 μm or less, and the lead connecting portion has a thickness of 70 μm or more and 130 μm or less .
JP2022025054A 2017-08-15 2022-02-21 Lead frames and semiconductor devices Active JP7365588B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022025054A JP7365588B2 (en) 2017-08-15 2022-02-21 Lead frames and semiconductor devices

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017156915A JP7061278B2 (en) 2017-08-15 2017-08-15 Lead frames and semiconductor devices
JP2022025054A JP7365588B2 (en) 2017-08-15 2022-02-21 Lead frames and semiconductor devices

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2017156915A Division JP7061278B2 (en) 2017-07-31 2017-08-15 Lead frames and semiconductor devices

Publications (2)

Publication Number Publication Date
JP2022060396A JP2022060396A (en) 2022-04-14
JP7365588B2 true JP7365588B2 (en) 2023-10-20

Family

ID=65637901

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2017156915A Active JP7061278B2 (en) 2017-07-31 2017-08-15 Lead frames and semiconductor devices
JP2022025054A Active JP7365588B2 (en) 2017-08-15 2022-02-21 Lead frames and semiconductor devices

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2017156915A Active JP7061278B2 (en) 2017-07-31 2017-08-15 Lead frames and semiconductor devices

Country Status (1)

Country Link
JP (2) JP7061278B2 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182175A (en) 2006-12-27 2008-08-07 Denso Corp Method for manufacturing molded package
JP2012109459A (en) 2010-11-18 2012-06-07 Dainippon Printing Co Ltd Lead frame and method of manufacturing the same
JP2014160855A (en) 2014-04-22 2014-09-04 Dainippon Printing Co Ltd Resin encapsulated semiconductor device and manufacturing method of the same
WO2015145651A1 (en) 2014-03-27 2015-10-01 ルネサスエレクトロニクス株式会社 Semiconductor device manufacturing method and semiconductor device
JP2016082222A (en) 2014-10-09 2016-05-16 大日本印刷株式会社 Lead frame and method of manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182175A (en) 2006-12-27 2008-08-07 Denso Corp Method for manufacturing molded package
JP2012109459A (en) 2010-11-18 2012-06-07 Dainippon Printing Co Ltd Lead frame and method of manufacturing the same
WO2015145651A1 (en) 2014-03-27 2015-10-01 ルネサスエレクトロニクス株式会社 Semiconductor device manufacturing method and semiconductor device
JP2014160855A (en) 2014-04-22 2014-09-04 Dainippon Printing Co Ltd Resin encapsulated semiconductor device and manufacturing method of the same
JP2016082222A (en) 2014-10-09 2016-05-16 大日本印刷株式会社 Lead frame and method of manufacturing the same

Also Published As

Publication number Publication date
JP2022060396A (en) 2022-04-14
JP7061278B2 (en) 2022-04-28
JP2019036631A (en) 2019-03-07

Similar Documents

Publication Publication Date Title
JP2005057067A (en) Semiconductor device and manufacturing method thereof
JP7044142B2 (en) Lead frame and its manufacturing method
JP6936963B2 (en) Lead frame
JP2021150638A (en) Lead frame, manufacturing method of the lead frame, and manufacturing method of semiconductor device
JP7174363B2 (en) Lead frames and semiconductor equipment
JP6617955B2 (en) Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof
JP7365588B2 (en) Lead frames and semiconductor devices
JP6810906B2 (en) Lead frames and semiconductor devices
JP6946870B2 (en) Lead frames, semiconductor devices, and methods for manufacturing semiconductor devices
JP7380750B2 (en) Lead frames and semiconductor devices
JP6788825B2 (en) Lead frames and semiconductor devices
JP6807050B2 (en) Lead frames and semiconductor devices
JP2021150462A (en) Lead frame, manufacturing method of the lead frame, and manufacturing method of semiconductor device
JP7081702B2 (en) Lead frames and semiconductor devices
JP6465394B2 (en) Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof
WO2023228898A1 (en) Lead frame and method for producing same
JP7064721B2 (en) Lead frames and semiconductor devices
JP6842649B2 (en) Lead frames and semiconductor devices
JP6967190B2 (en) Lead frame
JP2023174472A (en) Lead frame and method for manufacturing the same
JP2023172854A (en) Lead frame and method for manufacturing the same
JP2018137315A (en) Lead frame and semiconductor device
JP6428013B2 (en) Lead frame member and manufacturing method thereof, and semiconductor device and manufacturing method thereof
JP2021170683A (en) Lead frame and method for manufacturing semiconductor device
JP2021158211A (en) Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230428

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230613

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230828

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230908

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230921

R150 Certificate of patent or registration of utility model

Ref document number: 7365588

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150