JP7342789B2 - シリコンウェーハおよびシリコンウェーハの製造方法 - Google Patents

Description

本発明は、シリコンウェーハおよびシリコンウェーハの製造方法に関する。

従来、半導体デバイスの基板として、シリコンウェーハが広く使用されている。シリコンウェーハは、チョクラルスキー（Czochralski、ＣＺ）法、浮遊帯溶融（Floating Zone、ＦＺ）法などによって育成された単結晶シリコンインゴットに対して、スライス処理、平坦化処理、面取り処理、エッチング処理、両面研磨処理、仕上研磨処理などを施すことによって製造される（ウェーハ製造工程）。

半導体デバイスは、上述のように製造されたシリコンウェーハに、成膜処理、露光・現像処理、エッチング処理、不純物拡散処理を施してシリコンウェーハの表面にＬＳＩを形成し（前工程）、ダイシング処理、薄膜化処理、マウント処理、ボンディング処理、モールド処理などを施す（後工程）ことによって形成される（デバイス形成工程）。

ところで近年、半導体デバイスの微細化が進行するのに伴い、最終のチップの厚みは５０μｍ以下まで薄型化されてきており、将来的には１０μｍ以下まで薄型化されることが予測されている。こうした極めて薄いチップを真空吸着にてハンドリングする際、チップには局所的に最大で３０００ＭＰａの曲げ応力が負荷される場合がある。そのため、シリコンウェーハには、５０μｍ以下の極めて薄い厚みに薄膜化された際にも、３０００ＭＰａの曲げ応力に耐え得る高い破壊強度を有することが肝要である。

従来、シリコンウェーハの表裏面の微小傷からスリップ転位がバルク中に伸展してシリコンウェーハの強度が低下することから、シリコンウェーハの強度を向上させるための様々な技術が提案されている。例えば、特許文献１には、酸素濃度が２０×１０^１７ａｔｏｍｓ／ｃｍ^３以下のＢＭＤ（Bulk Micro Defect）の層を含むシリコンウェーハに対して、２０ｎｍ以下のサイズの酸素析出核を１×１０^１０ａｔｏｍｓ／ｃｍ^３以上形成する処理を施すことによって、スリップ強度の高いシリコンウェーハを製造する方法が記載されている。

特開２００６－４０９８０号公報

しかしながら、特許文献１に記載された技術においては、表面に半導体デバイスが形成された後に５０μｍ以下の極めて薄い厚みに薄膜化された際の強度についてまでは検討されていない。

本発明は、上記課題を鑑みてなされたものであり、その目的とするところは、表面に半導体デバイスが形成された後に薄膜化された際にも、高い破壊強度を有するシリコンウェーハを提供することにある。

上記課題を解決する本発明は、以下の通りである。
［１］表面に半導体デバイスが形成された後に５０μｍ以下のチップ厚みまで薄膜化されるのに適したシリコンウェーハであって、
表面で検出される１４ｎｍ以上のサイズの輝点欠陥の個数が０．１２個／ｃｍ^２以下であることを特徴とするシリコンウェーハ。

［２］表面から前記チップ厚みに相当する深さ位置までの領域に含まれるＢＭＤの密度が３×１０^８個／ｃｍ^３以上１×１０^１０個／ｃｍ^３以下である、前記［１］に記載のシリコンウェーハ。

［３］表面にＤＺ層を有する、前記［１］または［２］に記載のシリコンウェーハ。

［４］表面に半導体デバイスが形成された後に５０μｍ以下のチップ厚みまで薄膜化されるのに適したシリコンウェーハの製造方法であって、
チョクラルスキー法によってＣＯＰ発生領域および転位クラスター領域以外の結晶領域からなる単結晶シリコンインゴットを育成する第１工程と、
得られた単結晶シリコンインゴットに対してウェーハ加工処理を施して複数枚のシリコンウェーハを得る第２工程と、
表面検査装置を用いて前記複数枚のシリコンウェーハの表面を検査して、表面で検出される１４ｎｍ以上のサイズの輝点欠陥の個数が０．１２個／ｃｍ^２以下のシリコンウェーハを選択する第３工程と、
を含むことを特徴とするシリコンウェーハの製造方法。

［５］前記第１工程は、前記単結晶シリコンインゴットの酸素濃度が９～１０×１０^１７ａｔｏｍｓ／ｃｍ^３となるように行い、
第３工程において得られたシリコンウェーハに対して、非酸化性雰囲気で１０００～１３００℃の温度、１～１０時間の熱処理を施す第４工程と、
前記第４の工程を経たシリコンウェーハに対して、不活性ガスまたはアンモニアガスと不活性ガスとの混合ガスの雰囲気下で、５００～１２００℃の温度、１～６００分の時間、５～１２０℃／秒の昇温レート、５～１２０℃／秒の降温レートでの熱処理を施す第５工程と、
をさらに含む、前記［４］に記載のシリコンウェーハの製造方法。

本発明によれば、表面に半導体デバイスが形成された後に薄膜化された際にも、高い破壊強度を有するシリコンウェーハを提供することができる。

固液界面での温度勾配Ｇに対する引き上げ速度Ｖの比Ｖ／Ｇと、単結晶シリコンインゴットを構成する結晶領域との関係を示す図である。 ＬＰＤの個数と破壊応力との関係を示す図である。 選択エッチング後のシリコンウェーハの断面図である。 ＢＭＤ密度と破壊応力との関係を示す図である。

以下、図面を参照して、本発明の実施形態について説明する。本発明によるシリコンウェーハは、表面に半導体デバイスが形成された後に５０μｍ以下のチップ厚みまで薄膜化されるのに適したシリコンウェーハである。ここで、表面で検出される１４ｎｍ以上のサイズの輝点欠陥の個数が０．１２個／ｃｍ^２以下であることが肝要である。

シリコンウェーハが、その表面に半導体デバイスが形成された後に、５０μｍ以下の極めて薄い厚みに薄膜化された際にも高い破壊強度を有しているためには、少なくとも薄膜化されて残される部分（すなわち、表面からチップ厚みに相当する深さ位置までの領域）において、ウェーハの破壊強度に影響を及ぼす結晶欠陥が少ないことが肝要である。

本発明者らは、薄膜化されても高い破壊強度を有するシリコンウェーハを鋭意検討する過程で、シリコンウェーハ表面のパーティクルに着目した。パーティクルは、ウェーハ製造工程の品質検査の際に、表面検査装置を用いて、シリコンウェーハの表面にレーザー光を照射することによって、輝点欠陥（Light Point Defect、ＬＰＤ）として検出される。パーティクルは、ＣＯＰ（Crystal Originated Particle）などの結晶に起因するものと、装置の構成材料などからの付着異物に起因するものとが存在する。

本発明者らは、シリコンウェーハの表面に検出されるＬＰＤの密度と薄膜化されたシリコンウェーハの破壊強度とが密接に関連していることを見出した。そして、１４ｎｍ以上のサイズの輝点欠陥の個数が０．１２個／ｃｍ^２以下であれば、シリコンウェーハが５０μｍ以下のチップ厚みに薄膜化された際にも、３０００ＭＰａの曲げ応力に耐えうる高い破壊強度を有することを見出し、本発明を完成させたのである。

なお、１４ｎｍ以上のサイズのＬＰＤは、表面検査装置（例えば、KLA-Tencor社製、Surfscan SP7、ＨＳＯ（High Sensitivity Oblique）モード）を用いて検出することができる。

シリコンウェーハの直径は、特に限定されず、３００ｍｍ、４５０ｍｍ、２００ｍｍ、１５０ｍｍとすることができる。例えば、直径３００ｍｍのシリコンウェーハについては、ウェーハ１枚の表面に検出される１４ｎｍ以上のサイズの輝点欠陥の個数が８４個以下であれば、３０００ＭＰａの曲げ応力に耐えうる高い破壊強度を有する。

上記表面に検出されるサイズが１４ｎｍ以上のＬＰＤの個数が０．１２個／ｃｍ^２以下のシリコンウェーハは、例えば、ＣＺ法で育成した単結晶シリコンインゴットから製造することができる。ＣＺ法では、石英ルツボ内に供給されたシリコン融液に種結晶を浸漬し、石英ルツボおよび種結晶を回転させながら種結晶を引き上げることにより、種結晶の下方に単結晶シリコンインゴットを育成することができる。

育成した単結晶シリコンインゴットには、デバイス形成工程で問題となる様々の種類のＧｒｏｗｎ－ｉｎ欠陥が生じる。その代表的なものは、低速な引き上げ条件での育成により格子間シリコンが優勢な領域（以下、「Ｉ領域」ともいう）に発生する転位クラスター、および高速な引き上げ条件での育成により空孔が優勢な領域（以下、「Ｖ領域」ともいう）に発生するＣＯＰである。また、Ｉ領域とＶ領域との境界付近には酸化誘起積層欠陥（Oxidation induced Stacking Fault、ＯＳＦ）と呼ばれるリング状に分布する欠陥が存在する。

育成した単結晶シリコンインゴットにおけるこれらの欠陥の分布は、２つの要因、すなわち、結晶の引き上げ速度Ｖと固液界面の温度勾配Ｇに依存することが知られている。図１は、固液界面における温度勾配Ｇに対する引き上げ速度Ｖの比Ｖ／Ｇと単結晶シリコンインゴットを構成する結晶領域との関係を示している。

図１に示すように、単結晶シリコンインゴットは、Ｖ／Ｇが大きい場合には、ＣＯＰが検出される結晶領域であるＣＯＰ発生領域５１に支配され、Ｖ／Ｇが小さくなると、特定の酸化熱処理を施すとリング状のＯＳＦ領域として顕在化するＯＳＦ潜在核領域５２が形成され、このＯＳＦ潜在核領域５２にはＣＯＰは検出されない。また、高速引き上げ条件で育成した単結晶シリコンインゴットから採取されたシリコンウェーハは、ウェーハの多くをＣＯＰ発生領域５１が占めるため、結晶径方向のほぼ全域に亘ってＣＯＰが発生することになる。

また、ＯＳＦ潜在核領域５２の内側には、酸素の析出が起きやすくＣＯＰが検出されない結晶領域である酸素析出促進領域（以下、「Ｐｖ（１）領域」ともいう）５３が形成される。

Ｖ／Ｇを小さくしていくと、ＯＳＦ潜在核領域５２の外側には、酸素析出物が存在しＣＯＰが検出されない結晶領域である酸素析出促進領域（以下、「Ｐｖ（２）領域」ともいう）５４が形成される。

引き続き、Ｖ／Ｇを小さくしていくと、酸素の析出が起きにくくＣＯＰが検出されない結晶領域である酸素析出抑制領域（以下、「Ｐｉ領域」ともいう）５５が形成され、転位クラスターが検出される結晶領域である転位クラスター領域５６が形成される。

引き上げ速度に応じてこのような欠陥分布を示す単結晶シリコンインゴットから採取されるシリコンウェーハにおいて、ＣＯＰ発生領域５１および転位クラスター領域５６以外の結晶領域は、一般的には欠陥のない無欠陥領域と見なされる結晶領域であり、これらの結晶領域からなる単結晶シリコンインゴットから採取されるシリコンウェーハは、転位クラスターおよびＣＯＰを含まないシリコンウェーハとなる。

本発明においては、まず、ＣＯＰ発生領域５１および転位クラスター領域５６以外の結晶領域、すなわち、ＯＳＦ潜在核領域５２、Ｐｖ（１）領域５３、Ｐｖ（２）領域５４、および酸素析出抑制領域（Ｐｉ領域）５５の結晶領域のいずれか、あるいはそれらの組み合わせからなる単結晶シリコンインゴットを育成する（第１工程）。次いで、得られた単結晶シリコンインゴットに対してウェーハ加工処理を施して、複数枚のシリコンウェーハを得る（第２工程）。

続いて、得られたシリコンウェーハについて、表面検査装置を用いてシリコンウェーハの表面を検査し、１４ｎｍ以上のサイズのＬＰＤの個数が０．１２個／ｃｍ^２以下のものを選択する（第３工程）。こうして、上記本発明によるシリコンウェーハを製造することができる。

本発明のシリコンウェーハにおいて、表面からチップ厚みに相当する深さ位置までの領域に含まれるＢＭＤの密度が、３×１０^８個／ｃｍ^３以上１×１０^１０個／ｃｍ^３以下であることが好ましい。すなわち、半導体デバイスの微細化に伴い、半導体デバイスの性能は、デバイス中に含まれる不純物金属により益々大きな影響を受けるようになっている。そのため、半導体デバイス中の不純物金属を適切に抑制する必要がある。

従来、不純物金属の除去は、主にデバイスの作製に使用されるデバイス活性層の下に、不純物金属を捕獲するためのゲッタリング層を形成するゲッタリング法により行われてきた。ゲッタリング法はイントリンジック・ゲッタリング（Intrinsic Gettering、ＩＧ）法と、エクストリンジック・ゲッタリング（Extrinsic Gettering、ＥＧ）法の２つに大別できる。

ＩＧ法は、シリコン基板中に過飽和に存在する酸素に対して熱処理を施して酸素析出物として析出させて微小欠陥（Bulk Micro Defects、ＢＭＤ）を形成し、当該ＢＭＤにデバイス活性層中の不純物金属を捕獲させるというものである。

一方、ＥＧ法は、例えば、薄厚化処理にてシリコン基板の裏面に形成された研削痕を含む層をゲッタリング層として使用し、デバイス活性層中の不純物金属を捕獲させるというものである。

特開２０１５－４６５５０号公報および特開２０１８－１９０８１２号公報には、ＥＧ法によって、薄膜化処理の際にシリコンウェーハの裏面にゲッタリング層を形成する方法が記載されている。しかし、形成されたゲッタリング層はダメージ層であるため、シリコンウェーハの破壊強度を低下させる。

そこで、本発明者らは、ＩＧ法により、シリコンウェーハが５０μｍ以下のチップ厚みまで薄膜化された際にも、高いゲッタリング能力を有するための条件について鋭意検討した。その結果、ＢＭＤの密度が３×１０^８個／ｃｍ^３以上であれば、薄膜化された際にもシリコンウェーハが高いゲッタリング能力を有することが分かった。

ただし、本発明者らがさらに検討を進めた結果、ＢＭＤの密度が１×１０^１０個／ｃｍ^３を超えると、今度は薄膜化された際のシリコンウェーハの破壊強度が低下することが判明した。この理由は、ＢＭＤの形成によりＢＭＤ周辺のシリコン格子が歪むが、ＢＭＤの密度が１×１０^１０個／ｃｍ^３を超えると、ＢＭＤ周辺の歪みがお互いに干渉して歪みが大きくなることによって破壊が発生しやすくなるためと考えられる。そのため、破壊強度を低下させることなく、高いゲッタリング能力を有するシリコンウェーハを得るためには、ＢＭＤの密度を３×１０^８個／ｃｍ^３以上１×１０^１０個／ｃｍ^３以下とすることが好ましい。

上記ＢＭＤの密度が３×１０^８個／ｃｍ^３以上１×１０^１０個／ｃｍ^３以下であるシリコンウェーハは、酸素濃度が調整されたシリコンウェーハを用い、特許文献１に記載された技術により製造することができる。具体的には、まず、図１に示したＯＳＦ潜在核領域５２、Ｐｖ（１）領域５３、Ｐｖ（２）領域５４、および酸素析出抑制領域（Ｐｉ領域）５５の結晶領域のいずれか、あるいはそれらの組み合わせからなる単結晶シリコンインゴットから採取されるシリコンウェーハを用意する。その際、得られる単結晶シリコンインゴットの酸素濃度が９～１３×１０^１７ａｔｏｍｓ／ｃｍ^３となるように引き上げ条件を調整する。

次に、上記シリコンウェーハに対してアニール処理を施すことによって、シリコンウェーハにおける酸素析出およびＤＺ層の厚さの制御を行う。上記アニール処理は、非酸化性雰囲気、例えばＡｒ雰囲気で１０００～１３００℃で１～１０時間程度、所望のＤＺ層の厚さに合わせて温度と時間を調整してシリコンウェーハをアニールすることによって行うことができる（第４工程）。熱処理を経たシリコンウェーハには、表面にＤＺ層が形成され、その下方に低密度な酸素析出核を有するＢＭＤ層が形成される。

続いて、上記熱処理を経たシリコンウェーハのＢＭＤ層において酸素析出核を高密度に形成する酸素析出核形成処理を行う。酸素析出核形成処理では、ＩＧ熱処理後のシリコンウェーハに対して、急速昇降温熱処理を行う。これは、例えば不活性ガスまたはアンモニアガスと不活性ガスとの混合ガスの雰囲気下で、温度５００～１２００℃、時間１～６００分、昇温レート５～１２０℃／秒、降温レート５～１２０℃／秒の範囲内で所望のＢＭＤ密度が得られるように調整することによって行うことができる（第５工程）。

こうして、ＤＺ層直下のウェーハ内部に３×１０^８個／ｃｍ^３以上１×１０^１０個／ｃｍ^３以下の密度のＢＭＤが形成され、後述する実施例に示すように、シリコンウェーハは、５０μｍ以下に薄膜化された際にも高いゲッタリングを有するものとなる。

なお、上記３×１０^８個／ｃｍ^３以上１×１０^１０個／ｃｍ^３以下のＢＭＤの密度は、表面からチップ厚みに相当する深さ位置までの領域についての密度であり、ＢＭＤが形成されていないＤＺ層を含めた密度である。

以下、本発明の実施例について説明するが、本発明は実施例に限定されない。

＜単結晶シリコンインゴットの製造＞
ＣＺ法により、Ｖ／Ｇおよび結晶冷却速度を調節して、Ｇｒｏｗｎ－ｉｎ欠陥の数が異なる３水準のｐ型単結晶シリコンインゴット（直径３００ｍｍ、抵抗率１０～３０Ω・ｃｍ、酸素濃度９～１３×１０^１７ａｔｏｍｓ／ｃｍ^３）を育成した。このうちの１本は、図１に示したＣＯＰ発生領域５１および転位クラスター領域５６以外の結晶領域からなる単結晶シリコンインゴット（以下、「第１のインゴット」）である。残り２本の単結晶シリコンインゴットは、ともにＣＯＰ発生領域５１の結晶領域からなる単結晶シリコンインゴットである。そのうちの１本は、単結晶の冷却速度を高めて製造した、ＣＯＰのサイズが比較的小さな単結晶シリコンインゴット（以下、「第２のインゴット」）、残りの１本は、単結晶の冷却速度を第２のインゴットよりも遅くして製造した、ＣＯＰのサイズが比較的大きな単結晶シリコンインゴット（以下、「第３のインゴット」）である。

（実施例１～３）
上述のように作製した第１のインゴットに対してウェーハ加工処理を施し、直径３００ｍｍのシリコンウェーハを多数枚作製した。作製したシリコンウェーハについて、表面検査装置（KLA-Tencor社製、Surfscan SP7）を用いてシリコンウェーハの表面を検査し、１４ｎｍ以上のサイズのＬＰＤの個数が、２０個（０．０２８個／ｃｍ^２）、５４個（０．０７６個／ｃｍ^２）、８０個（０．１１個／ｃｍ^２）のシリコンウェーハをそれぞれ実施例１、実施例２、実施例３によるシリコンウェーハとして得た。

（比較例１、２）
上述のように作製した第２のインゴットに対してウェーハ加工処理を施し、直径３００ｍｍのシリコンウェーハを多数枚作製した。作製したシリコンウェーハについて、表面検査装置（KLA-Tencor社製、Surfscan SP7）を用いてシリコンウェーハの表面を検査し、１４ｎｍ以上のサイズのＬＰＤの個数が、１８０個（０．２５個／ｃｍ^２）、５４０個（０．７６個／ｃｍ^２）のシリコンウェーハをそれぞれ比較例１、比較例２によるシリコンウェーハとして得た。

（比較例３～５）
上述のように作製した第３のインゴットに対してウェーハ加工処理を施し、直径３００ｍｍのシリコンウェーハを多数枚作製した。作製したシリコンウェーハについて、表面検査装置（KLA-Tencor社製、Surfscan SP7）を用いてシリコンウェーハの表面を検査し、１４ｎｍ以上のサイズのＬＰＤの個数が、２８７６個（４．１個／ｃｍ^２）、５４９１個（７．８個／ｃｍ^２）、１７６４１個（２５個／ｃｍ^２）のシリコンウェーハをそれぞれ比較例３、比較例４、比較例５によるシリコンウェーハとして得た。

＜ＬＰＤの個数と破壊応力との関係＞
実施例１～３、比較例１～５のシリコンウェーハの各々に対して薄膜チップ加工を施し、１０ｍｍ×１０ｍｍ×５０μｍのチップを２４枚得た。その際、チップにＥＧ層に対応する歪み層が形成されないようにした。得られた各２４枚のチップについて、破壊強度を調べた。具体的には、各チップに対して３点曲げ試験を行って、各水準２４枚のチップの破壊応力を求めた。３点曲げ試験は、支点間の距離を２ｍｍに設定して行った。

図２は、ＬＰＤの個数と破壊応力との関係を示している。図２から、実施例１～３のシリコンウェーハから得られたチップについては、全て３０００ＭＰａを超える破壊応力が得られていることが分かる。これに対して、比較例１～５のシリコンウェーハから得られたチップについては、それらの一部は３０００ＭＰａを超える破壊応力が得られているものの、残りの破壊応力は３０００ＭＰａを下回った。

本発明者らが、実施例１～３のシリコンウェーハから得られたチップについて、走査型電子顕微鏡（Scanning Electron Microscope、ＳＥＭ）によって、ＬＰＤの検出箇所を調べ、凹状のＣＯＰ起因のものは１つもなく、全て付着異物に起因したものであることを確認した。これに対して、比較例１～５のシリコンウェーハから得られたチップのうち、破壊応力が３０００ＭＰａを下回るものについて、ＳＥＭによりＬＰＤの検出箇所を調べた結果、凹状の欠陥が観察され、ＣＯＰが存在することを確認した。

（実施例４～１０、比較例６）
上述のように作製した第１のインゴットに対してウェーハ加工処理を施し、直径３００ｍｍのシリコンウェーハを多数枚作製した。作製したシリコンウェーハについて、表面検査装置（KLA-Tencor社製、Surfscan SP7）を用いてシリコンウェーハの表面を検査し、１４ｎｍ以上のサイズのＬＰＤの個数が、８０個（０．１１個／ｃｍ^２）のシリコンウェーハを８枚得た。

得られた８枚のシリコンウェーハに対して、不活性ガス雰囲気下で、温度、時間を適切に調整してアニール処理を施してＤＺ層およびその下方に低密度な酸素析出核を有するＢＭＤ層を形成した後、不活性ガス雰囲気下で、温度、時間、昇降温レートを適切に調整して酸素析出核形成処理を行い、異なる条件で熱処理が施されてＢＭＤ密度が異なる８枚のシリコンウェーハを得た。

＜ＢＭＤの密度の評価＞
上述のような熱処理が施された８枚のシリコンウェーハについて、ＢＭＤの密度を評価した。そのために、下記の表１に示す、一般的なデバイス形成工程における熱処理を模擬した熱処理（ステップ１～４）を施して、ＢＭＤ核を顕在化させた。その際、ステップ１～３におけるシリコンウェーハの投入温度および取り出し温度は、ともに６００℃とし、昇温レートおよび降温レートは、ともに８℃／分とした。また、ステップ４におけるサンプルウェーハの投入温度および取り出し温度は、ともに８００℃とし、昇温レートおよび降温レートは、ともに１５℃／分とした。

上記熱処理が施されたシリコンウェーハに対して、選択エッチング処理、具体的にはライト（Wright）エッチング処理を施した。そして、ライトエッチング処理が施されたシリコンウェーハを切断し、断面のＢＭＤの密度を測定した。その際、チップ厚みである表層５０μｍにおいて観察されるＢＭＤをカウントし、エッチング取り代１μｍで規格化することによって、単位体積当たりのＢＭＤ密度を同定した。選択エッチング後の画像を図３に示す。シリコンウェーハの表層部には、ＢＭＤが存在しないＤＺ層が存在するが、その領域も含めた上でＢＭＤ密度を測定した。その結果、８枚のシリコンウェーハについて、表面から５０μｍまでの領域でのＢＭＤの密度は、１×１０^７個／ｃｍ^３、５×１０^７個／ｃｍ^３、１×１０^８個／ｃｍ^３、３×１０^８個／ｃｍ^３、１×１０^９個／ｃｍ^３、４×１０^９個／ｃｍ^３、１×１０^１０個／ｃｍ^３、２×１０^１０個／ｃｍ^３であった。ＢＭＤの密度が１×１０^７個／ｃｍ^３、５×１０^７個／ｃｍ^３、１×１０^８個／ｃｍ^３、３×１０^８個／ｃｍ^３、１×１０^９個／ｃｍ^３、４×１０^９個／ｃｍ^３、１×１０^１０個／ｃｍ^３、２×１０^１０個／ｃｍ^３のシリコンウェーハをそれぞれ実施例４、実施例５、実施例６、実施例７、実施例８、実施例９、実施例１０、比較例６によるシリコンウェーハとした。

＜ＢＭＤ密度と破壊応力との関係＞
実施例４～１０、比較例６のシリコンウェーハの各々に対して薄膜チップ加工を施し、１０ｍｍ×１０ｍｍ×５０μｍのチップを２４枚得た。その際、チップにＥＧ層に対応する歪み層が形成されないようにした。得られた各２４枚のチップについて、破壊強度を調べた。実施例４～１０、比較例６のシリコンウェーハから得られた各２４枚のチップについて、実施例１～３、比較例１～５に対して行ったのと同様の３点曲げ試験を行って破壊応力を測定した。

図４は、ＢＭＤ密度と破壊応力との関係を示している。図４から、実施例４～１０のシリコンウェーハから得られたチップについては、全て３０００ＭＰａを超える破壊応力が得られていることが分かる。これに対して、比較例６のシリコンウェーハから得られたチップについては、それらの一部は３０００ＭＰａを超える破壊応力が得られているものの、残りの破壊応力は３０００ＭＰａを下回った。

＜ゲッタリング能力の評価＞
実施例４～１０、比較例６のシリコンウェーハから得られた各２４枚のチップについて、ゲッタリング能力を評価した。具体的には、各水準の２４枚のチップについて、表面側にＣｕ汚染液を塗布し、その後、６００℃に保持した熱処理炉に投入し、３０分後に熱処理炉内からチップを取り出した。続いて、取り出したチップに対して選択エッチング処理を施し、Ｃｕ汚染液を塗布した面にシリサイドが形成されるか否かを確認した。その結果、実施例４～６のシリコンウェーハから得られたチップについては、シリサイドが観察された。これに対して、実施例７～１０、比較例６については、シリサイドは観察されず、薄膜化された後にも高いゲッタリング能力を有することが分かった。

本発明によれば、表面に半導体デバイスが形成された後に薄膜化された際にも、高い破壊強度を有するシリコンウェーハを提供することができるため、半導体産業において有用である。

５１ ＣＯＰ発生領域
５２ ＯＳＦ潜在核領域
５３ 酸素析出促進領域（Ｐｖ（１）領域）
５４ 酸素析出促進領域（Ｐｖ（２）領域）
５５ 酸素析出抑制領域（Ｐｉ領域）
５６ 転位クラスター領域

Claims (3)

1. 表面に半導体デバイスが形成された後に５０μｍ以下のチップ厚みまで薄膜化されるのに適したシリコンウェーハであって、
   表面で検出される１４ｎｍ以上のサイズの輝点欠陥の個数が０．１２個／ｃｍ^２以下であり、
   表面から前記チップ厚みに相当する深さ位置までの領域に含まれるＢＭＤの密度が３×１０ ^８ 個／ｃｍ ^３ 以上１×１０ ^１０ 個／ｃｍ ^３ 以下であることを特徴とするシリコンウェーハ。
2. 表面にＤＺ層を有する、請求項１に記載のシリコンウェーハ。
3. 表面に半導体デバイスが形成された後に５０μｍ以下のチップ厚みまで薄膜化されるのに適したシリコンウェーハの製造方法であって、
   チョクラルスキー法によってＣＯＰ発生領域および転位クラスター領域以外の結晶領域からなる単結晶シリコンインゴットを育成する第１工程と、
   得られた単結晶シリコンインゴットに対してウェーハ加工処理を施して複数枚のシリコンウェーハを得る第２工程と、
   表面検査装置を用いて前記複数枚のシリコンウェーハの表面を検査して、表面で検出される１４ｎｍ以上のサイズの輝点欠陥の個数が０．１２個／ｃｍ^２以下のシリコンウェーハを選択する第３工程と、
   前記第３工程において得られたシリコンウェーハに対して、非酸化性雰囲気で１０００～１３００℃の温度、１～１０時間の熱処理を施す第４工程と、
   前記第４工程を経たシリコンウェーハに対して、不活性ガスまたはアンモニアガスと不活性ガスとの混合ガスの雰囲気下で、５００～１２００℃の温度、１～６００分の時間、５～１２０℃／秒の昇温レート、５～１２０℃／秒の降温レートでの熱処理を施す第５工程と、
   を含み、前記第１工程は、前記単結晶シリコンインゴットの酸素濃度が９～１０×１０ ^１７ ａｔｏｍｓ／ｃｍ ^３ となるように行うことを特徴とするシリコンウェーハの製造方法。

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