JP7224560B1 - 半導体受光素子及び半導体受光素子の製造方法 - Google Patents

Abstract

本開示の半導体受光素子（１００）は、半導体基板（２）と、半導体基板（２）上に形成され、単原子層のＮ倍（１≦Ｎ≦２０）の層厚からなる第１半導体層（４ａ）、及び単原子層のＭ倍（１≦Ｍ≦２０）の層厚からなり第１半導体層（４ａ）よりもバンドギャップエネルギーが小さい第２半導体層（４ｂ）が交互に複数回積層されたデジタルアロイ構造からなり、フォトキャリアを増幅させる増倍層（４）と、増倍層（４）上に形成され、入射光を吸収してフォトキャリアを生成する光吸収層（６）と、増倍層（４）と光吸収層（６）との間に形成された電界緩和層（５）と、を備える。

Description

本開示は、半導体受光素子及び半導体受光素子の製造方法に関する。

近年、情報社会の発展とともにそのバッグボーンである光通信ネットワークの成長が著しい。特に大量のデータを扱うデータセンタの躍進、あるいは第５世代移動通信システムの展開により短距離及び長距離通信の双方に使用されている光通信は高速化及び大容量化が目覚ましい。光通信において、通信データの受信側では性能に優れるアバランシェフォトダイオード（ＡＰＤ：Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏｄｉｏｄｅ）が使用される。

ＡＰＤはデータ通信時に受信した光信号から電子とホール対からなるキャリアを生成し、キャリア自体を増幅する作用を有するため、長距離伝送の受信側で主に使用される。また、ＡＰＤの使用により通信機器の内部に、通常の受光素子を使用した場合では必要であった受信側の外部キャリア増幅器が不要となる。このため、例え短距離通信であっても受光素子としてＡＰＤが使用される。

ＡＰＤの動作原理にはいくつかの種類がある。その中でも、信号光を受光してキャリアを生成する層（キャリア生成層）と、発生したキャリアを増倍させる層（増倍層）が分離されたＳＡＣＭ型ＡＰＤ構造（Ｓｅｐａｒａｔｅ Ａｂｓｏｒｐｔｉｏｎ，Ｃｈａｒｇｅ ａｎｄ Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏｄｉｏｄｅ）が性能的に優れている。

光通信では主にＩｎＰ基板上に信号光を受光する層（光吸収層）をＩｎＧａＡｓ、発生したキャリアを増倍させる増倍層をＡｌＩｎＡｓでそれぞれ形成し、電界緩和層（ＡｌＩｎＡｓなど）と呼ばれる層をＡｌＩｎＡｓ増倍層とＩｎＧａＡｓ光吸収層との間に挿入して両者にかかる電界強度を緩和することにより、ＡＰＤとしての動作を実現する。このような構成で作製したＡＰＤに光が入射した場合、ＩｎＧａＡｓ光吸収層内で電子とホールからなるフォトキャリアが生成され、そのうち電子は逆バイアス化によってＡｌＩｎＡｓ増倍層内に伝導する。フォトキャリアである電子は、ＡｌＩｎＡｓ増倍層内でアバランシェ増幅効果によって増倍されるため、受光した光信号を増幅させることが可能になる。

ＡＰＤの性能は主にキャリア増倍時の雑音によって決定され、増倍層の構成材料に依存する。例えば、非特許文献１に開示されたＳｉ－ＡＰＤでは、シリコン（Ｓｉ）基板上にゲルマニウム（Ｇｅ）光吸収層及びＳｉ増倍層を用い、増倍層の構成材料として使用される化合物半導体であるＡｌＩｎＡｓよりもＡＰＤの低雑音化を可能としている。

また、非特許文献２には、化合物半導体からなるＡｌＩｎＡｓ増倍層を構成する２元化合物半導体（ＡｌＡｓ、ＩｎＡｓ）、あるいは３元化合物半導体（Ａｌ_ｘＩｎ_１－ｘＡｓ）に対して、原子層レベルで層厚を制御するデジタルアロイ（Ｄｉｇｉｔａｌ Ａｌｌｏｙ）と呼ばれる技術を適用することにより、従来のＡｌＩｎＡｓを用いたＡＰＤよりも低雑音化が可能になることが開示されている。

非特許文献２に開示されたデジタルアロイ技術によって原子層レベルで層厚を制御した層を繰り返すことにより形成された増倍層は、特許文献１に開示されるような超格子構造からなる増倍層が奏する量子効果とは異なり、半導体材料の電子軌道自体を制御することで、従来の材料とは異なる新たな物性値を有する。特に、ＩｎＰ基板上に格子整合した従来のＡｌＩｎＡｓに比べて、ＡｌＡｓとＩｎＡｓを原子層レベルで積層したデジタルアロイ構造からなるＡｌＩｎＡｓ増倍層は、アバランシェ増倍動作時に、非常に低雑音であることがすでに報告されている。

特許第２６７１５６９号公報 米国特許第６３２６６５０号明細書

Ｍ．Ｈｕａｎｇ，ｅｔ．ａｌ．，"Ｇｅｒｍａｎｉｕｍ ｏｎ Ｓｉｌｉｃｏｎ Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏｄｉｏｄｅ．"ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｅｌｅｃｔｅｄ Ｔｏｐｉｃｓ Ｉｎ Ｑｕａｎｔｕｍ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．２４，Ｎｏ．２，３８００９１１，２０１８． Ｊ．Ｚｈｅｎｇ，ｅｔ．ａｌ．，"Ｄｉｇｉｔａｌ Ａｌｌｏｙ ＩｎＡｌＡｓ Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏｄｏｐｄｅｓ，"ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｌｉｇｈｔｗａｖｅ Ｔｅｃｈｎｏｌｏｇｙ，Ｖｏｌ．３６，Ｎｏ．１７，ｐｐ．３５８０－３５８５，２０１８． Ｄ． Ｃ． Ｈｏｕｇｈｔｏｎ， ｅｔ．ａｌ．，"Ｃｏｍｐａｒｉｓｏｎ ｏｆ ｃｈｅｍｉｃａｌ ｂｅａｍ ｅｐｉｔａｘｙ ａｎｄ ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ ｆｏｒ ｈｉｇｈｌｙ ｓｔｒａｉｎｅｄ ｍｕｌｔｉｐｌｅ ｑｕａｎｔｕｍ ｗｅｌｌ ＩｎＧａＡｓＰ／ＩｎＰ １．５μｍ ｌａｓｅｒｓ．"Ｊ． Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ Ｖｏｌ．１３６，ｐｐ．５６－６３，１９９４．

特許文献２にはＡＰＤの増倍層にデジタルアロイ型の増倍層を適用することが開示されている。しかしながら、特許文献２に記載のＡＰＤは、フォトキャリアが発生する吸収層と、キャリアが増倍される増倍層が分離されていないため、雑音が大きくなり、かかる素子構造では受信感度は低下してしまう。

また、非特許文献１に開示されたＳｉ－ＡＰＤは、Ｓｉ基板上に光吸収層としてＧｅを１μｍ程度、結晶成長する必要がある。しかしながら、ＧｅはＳｉ基板とは格子不整合であるため、結晶欠陥が発生しやすいので、層厚を厚く結晶成長することが困難である。また、結晶欠陥の影響で暗電流が大きくなる傾向があり、ＡＰＤとして安定した素子特性を得ることは困難である。

ＡＰＤを構成する半導体材料としてＩｎＰを使用した化合物半導体を基本に、ＡＰＤの性能を向上させるためには、非特許文献１に開示されたデジタルアロイ技術を用いて、デジタルアロイ構造からなるＡｌＩｎＡｓ増倍層をＳＡＣＭ型ＡＰＤに適用することが望ましい。しかしながら、デジタルアロイ構造からなる増倍層を構成するＡｌＡｓとＩｎＡｓが、いずれも基板であるＩｎＰとは格子不整合であるため、増倍層の上面側に成長する電界緩和層及び光吸収層の結晶品質が著しく低下する恐れがあり、上述したＳｉ－ＡＰＤと同様、結晶欠陥に起因する暗電流の増加などによるＡＰＤとしての素子特性の低下が懸念される。

さらに、デジタルアロイ構造からなるＡｌＩｎＡｓ増倍層は、増倍層の上面側、または下面側の層との間にバンドギャップ差が発生するため、光入射時に発生したフォトキャリアがデジタルアロイ構造からなる増倍層の基板面に対して上下方向に伝導する場合に、増倍層と上下各層の界面におけるバンドギャップ差が、ＡＰＤとしての高速動作を阻害する可能性がある。

すなわち、ＡＰＤの増倍層として、デジタルアロイ構造からなるＡｌＩｎＡｓ増倍層を単に適用するだけでは、ＡＰＤとしての優れた特性、例えばキャリア応答性などが十分に発揮できるわけではなかった。

本開示は上記のような問題点を解消するためになされたもので、低雑音であって、かつ受信感度の高い半導体受光素子及びこの半導体受光素子の製造方法を得ることを目的とする。

本開示に係る半導体受光素子は、
半導体基板と、
前記半導体基板上に形成され、単原子層のＮ倍（１≦Ｎ≦２０）の層厚からなる第１半導体層、及び単原子層のＭ倍（１≦Ｍ≦２０）の層厚からなり前記第１半導体層よりもバンドギャップエネルギーが小さい第２半導体層が交互に複数回積層されたデジタルアロイ構造からなり、フォトキャリアを増幅させる増倍層と、
前記増倍層上に形成され、入射光を吸収して前記フォトキャリアを生成する光吸収層と、
前記増倍層と前記光吸収層との間に形成された電界緩和層と、前記増倍層と前記電界緩和層との間に形成され、前記増倍層の歪を緩和する歪緩和層と、を備える。

本開示に係る半導体受光素子の製造方法は、
ｎ型ＩｎＰ基板上に、ｎ型ＡｌＩｎＡｓバッファ層と、単原子層のＮ倍（１≦Ｎ≦２０）の層厚からなるＡｌＡｓ層、及び単原子層のＭ倍（１≦Ｍ≦２０）の層厚からなるＩｎＡｓ層が交互に複数回積層されたデジタルアロイ構造からなるＡｌＩｎＡｓ増倍層と、ｉ型ＡｌＩｎＡｓ歪緩和層と、ｐ型ＡｌＩｎＡｓ電界緩和層と、ｎ型ＩｎＧａＡｓ光吸収層と、ｉ型ＡｌＩｎＡｓ窓層と、ｎ型ＩｎＰ窓層と、ｐ型ＩｎＧａＡｓコンタクト層と、を順次エピタキシャル結晶成長する工程と、
前記ｎ型ＩｎＰ窓層及びｉ型ＡｌＩｎＡｓ窓層の一部にＺｎ選択拡散領域を形成する工程と、を備える。

本開示に係る半導体受光素子及び半導体受光素子の製造方法によれば、低雑音であって、かつ受信感度の高い半導体受光素子が得られるという効果及びこの半導体受光素子を容易に製造することができるという効果を奏する。

実施の形態１に係る半導体受光素子の素子構造を表す断面図である。 実施の形態２に係る半導体受光素子の素子構造を表す断面図である。 実施の形態２に係る半導体受光素子における歪緩和層の有無によるデジタルアロイ構造の実効的ストレスを説明する図である。 実施の形態３に係る半導体受光素子の素子構造を表す断面図である。 実施の形態３に係る半導体受光素子のバンドギャップエネルギーの関係を説明する図であり、図５Ａは、第１遷移層が無い場合、図５Ｂは第１遷移層が有る場合の図である。 実施の形態４に係る半導体受光素子の素子構造を表す断面図である。 実施の形態４に係る半導体受光素子のバンドギャップエネルギーの関係を説明する図であり、図７Ａは、第２遷移層が無い場合、図７Ｂは第２遷移層が有る場合の図である。 実施の形態５に係る半導体受光素子の素子構造を表す断面図である。 基板に垂直方向における電界強度分布を表す図である。 デジタルアロイ構造からなるＩ型ＡｌＩｎＡｓ増倍層の最表面層をＡｌＡｓ層とした場合と、ＩｎＡｓ層とした場合の最大電界強度Ｅ_ＭＡＸを比較する図である。

実施の形態１．
＜実施の形態１に係る半導体受光素子１００の素子構造＞
図１は、実施の形態１に係る半導体受光素子１００の素子構造を表す断面図である。実施の形態１に係る半導体受光素子１００の一例として、ＳＡＣＭ型ＡＰＤを挙げている。

実施の形態１に係る半導体受光素子１００は、ｎ型ＩｎＰ基板２上に順次形成されたキャリア濃度が１～５×１０^１８ｃｍ^－３であり層厚が０．１～０．５μｍであるｎ型ＡｌＩｎＡｓバッファ層３と、層厚が０．０５～０．２μｍでありｉ型ＡｌＡｓ層（一例として層厚２ＭＬ）とｉ型ＩｎＡｓ層（一例として層厚２ＭＬ）とを交互に複数回積層したデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４と、キャリア濃度が０．５～１×１０^１８ｃｍ^－３であり層厚が０．０５～０．１５μｍであるｐ型ＡｌＩｎＡｓ電界緩和層５と、キャリア濃度が１～５×１０^１５ｃｍ^－３であり層厚が１～１．５μｍであるｎ型ＩｎＧａＡｓ光吸収層６と、層厚が０．０５～１μｍであるｉ型ＡｌＩｎＡｓ窓層７と、キャリア濃度が０．１～５×１０^１５ｃｍ^－３であり層厚が０．５～１μｍであるｎ型ＩｎＰ窓層８と、キャリア濃度が１～５×１０^１８ｃｍ^－３であり層厚が０．１～０．５μｍである円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９と、で構成される。

実施の形態１に係る半導体受光素子１００は、さらに、ｎ型ＩｎＰ窓層８及びｉ型ＡｌＩｎＡｓ窓層７の一部に設けられたＺｎ選択拡散領域１０と、Ｚｎ選択拡散領域１０の表面を含むｎ型ＩｎＰ窓層８の表面に設けられたＳｉＮｘ表面保護膜１１と、ｎ型ＩｎＰ基板２の裏面側に設けられたｎ型電極１と、円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９の表面に設けられたｐ型電極１２と、を備える。

実施の形態１に係る半導体受光素子１００は、増倍層をデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４とした点、及びｉ型ＡｌＩｎＡｓ増倍層４とｎ型ＩｎＧａＡｓ光吸収層６との間にｐ型ＡｌＩｎＡｓ電界緩和層５を設けた点に特徴がある。なお、各実施の形態の説明において、増倍層４を構成するＡｌＩｎＡｓを除いて、各層を構成するＡｌＩｎＡｓとＩｎＧａＡｓについては組成比を明示してないが、両者ともｎ型ＩｎＰ基板２と格子整合する組成比を有することが望ましい。

上述の説明では、ＳＡＣＭ型ＡＰＤの増倍層として、層厚が単原子層（ＭＬ）の２層分、つまり層厚が２ＭＬであるｉ型ＡｌＡｓ層及び層厚が２ＭＬであるｉ型ＩｎＡｓ層が交互に複数回積層されたデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４を一例として挙げた。ｉ型ＡｌＡｓ層の層厚は、単原子層のＮ倍（１≦Ｎ≦２０）の範囲内であればよく、ｉ型ＩｎＡｓ層の層厚は、単原子層のＭ倍（１≦Ｍ≦２０）の範囲内であればよい。ｉ型ＡｌＡｓ層の層厚が単原子層のＮ倍（１≦Ｎ≦５）の範囲内、ｉ型ＩｎＡｓ層の層厚が単原子層のＭ倍（１≦Ｍ≦５）の範囲内であれば、さらに好適である。デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４について、ｉ型ＡｌＡｓ層とｉ型ＩｎＡｓ層とを交互に複数回積層する場合の積層回数は、５回以上３００回以下の範囲が好適である。

以下の説明では、デジタルアロイ構造からなるＡｌＩｎＡｓ増倍層を構成する半導体材料がそれぞれ異なる２層について、第１半導体層４ａ及び第２半導体層４ｂと呼ぶ場合がある。第１半導体層４ａのバンドギャップエネルギーＥｇ_１は、第２半導体層４ｂのバンドギャップエネルギーＥｇ_２よりも大きい、つまり、Ｅｇ_１＞Ｅｇ_２、の関係が成立するとする。上述の一例では、バンドギャップエネルギーが２．１２ｅＶであるＡｌＡｓ層が第１半導体層４ａ、バンドギャップエネルギーが０．３６ｅＶであるＩｎＡｓ層が第２半導体層４ｂとなる。

＜実施の形態１に係る半導体受光素子１００の製造方法＞
まず、実施の形態１に係る半導体受光素子１００の一例であるＳＡＣＭ型ＡＰＤの製造方法を、以下に説明する。

ｎ型ＩｎＰ基板２の表面に、ｎ型ＡｌＩｎＡｓバッファ層３と、ｉ型ＡｌＡｓ（層厚２ＭＬ）とｉ型ＩｎＡｓ（層厚２ＭＬ）を交互に複数回積層したデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４と、ｐ型ＡｌＩｎＡｓ電界緩和層５と、ｎ型ＩｎＧａＡｓ光吸収層６と、ｉ型ＡｌＩｎＡｓ窓層７と、ｎ型ＩｎＰ窓層８と、ｐ型ＩｎＧａＡｓコンタクト層９とを、有機金属気相成長法（ＭＯＶＰＥ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）、あるいは、分子線エピタキシャル成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）などのエピタキシャル結晶成長方法によって順次結晶成長する。

エピタキシャル結晶成長方法として、ＭＯＶＰＥ法を用いる場合は、結晶成長温度は５５０℃程度が好適であるが、５００℃以上６００℃以下の温度範囲内でもよい。

上述のエピタキシャル結晶成長後のウエハプロセスにおいて、反応性イオンエッチング、ＣＶＤ（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、蒸着などによる素子領域の加工と成膜、電極形成を実施し、ＳＡＣＭ型ＡＰＤとして機能するために必要な素子構造を形成する。

エピタキシャル結晶成長後のウエハ表面に、ＣＶＤ法などによってＳｉＯｘ膜を成膜する。ＳｉＯｘ膜は絶縁膜であり、拡散マスクとして機能する。

フォトリソグラフィ技術及びエッチング技術を用いて、直径４０μｍの円形パターンマスクを使用してパターニングして、ＳｉＯｘ膜に円形の開口部を設ける。ＳｉＯｘ膜を拡散マスクとして、開口部から半導体層の内部に、亜鉛（Ｚｎ）を拡散させるなどの方法によって、ｎ型ＩｎＰ窓層８及びｉ型ＡｌＩｎＡｓ窓層７の一部にＺｎ選択拡散領域１０を形成する。Ｚｎ選択拡散領域１０の半導体層内部の先端部分は、ｉ型ＡｌＩｎＡｓ窓層７中に位置する。Ｚｎ選択拡散領域１０は、ｐ型導電領域として機能する。Ｚｎ選択拡散領域１０の形成後、ＳｉＯｘ膜はウエットエッチングあるいはドライエッチングによって除去する。

次に、フォトリソグラフィ技術及びエッチング技術を用いて、Ｚｎ選択拡散領域１０上でｐ型ＩｎＧａＡｓコンタクト層９が幅３．０～５．０μｍ程度の円環状に残るように、反応性イオンエッチングなどを用いて加工する。

その後、ＣＶＤ法などによって、ウエハ表面にＳｉＮｘ表面保護膜１１を成膜する。続いて、フォトリソグラフィ技術及びエッチング技術を用いて、ｐ型ＩｎＧａＡｓコンタクト層９の表面のＳｉＮｘ表面保護膜１１のみを除去する。なお、ＳｉＮｘ表面保護膜１１は、反射防止膜としての機能も有する。

ｐ型ＩｎＧａＡｓコンタクト層９の表面に、Ｔｉ／Ａｕなどの金属材料を蒸着などにより成膜して、ｐ型電極１２を形成する。

最後に、ｎ型ＩｎＰ基板２の裏面側を研削し、その後、ＡｕＧｅＮｉなどの金属材料を蒸着などにより成膜して、ｎ型電極１を形成する。
以上が、実施の形態１に係る半導体受光素子１００の一例であるＳＡＣＭ型ＡＰＤの製造方法である。

＜実施の形態１に係る半導体受光素子１００の動作＞
上述の製造方法によって作製された実施の形態１に係る半導体受光素子１００の一例であるＳＡＣＭ型ＡＰＤの動作を、以下に説明する。

まず、ＳＡＣＭ型ＡＰＤのｎ型ＩｎＰ基板２の裏面側に設けられたｎ型電極１がプラス、表面側に設けられたｐ型電極１２がマイナスとなるように、逆バイアス電圧を外部から印加した状態で保持する。なお、逆バイアス電圧は、アバランシェ増幅が十分に発生する電圧値に設定する。

逆バイアス電圧が印加されたＳＡＣＭ型ＡＰＤに、ｐ型電極１２側からｐ型導電領域であるＺｎ選択拡散領域１０に光通信で使用される波長帯である波長１．３μｍあるいは１．５５μｍの光を入射させると、ｎ型ＩｎＧａＡｓ光吸収層６において光が吸収されフォトキャリア（電子－ホール対）が発生し、逆バイアス電圧が印加された状態では、電子はｎ型電極１側に、ホールはｐ型電極１２側にそれぞれ移動する。

逆バイアス電圧が印加されたＳＡＣＭ型ＡＰＤでは、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４内に電子が伝導した際にアバランシェ増幅が発生するように、ｐ型ＡｌＩｎＡｓ電界緩和層５によって、電界強度が制御されている。デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４内において、電子はイオン化して新たな電子－ホール対を生成し、さらに新たに生成された電子及びホールが共にイオン化を引き起こすことによって、電子及びホールが雪崩的に増幅、つまりアバランシェ増幅される。すなわち、フォトキャリアである電子は、ｉ型ＡｌＩｎＡｓ増倍層４内でアバランシェ増幅効果によって増倍されるため、受光した光信号を増幅させることが可能になる。

＜実施の形態１に係る半導体受光素子の作用＞
電子増倍型であるＳＡＣＭ型ＡＰＤ（半導体受光素子）では、ｎ型ＩｎＧａＡｓ光吸収層内で生成されたフォトキャリアが増倍層内で増倍される際に、電子だけでなくホールも増倍されてＡＰＤ動作時の雑音要因となる。雑音の振幅をｉ_Ｎｓ、電子の素電荷をｑ、アバランシェ領域を流れる平均電流値をＩ、帯域をＢ、アバランシェ増倍率をＭ、過剰雑音係数をＦとした場合、受信感度の性能を低下させる雑音成分は、以下の式（１）で表される。

過剰雑音係数Ｆは、ホールと電子の増倍率比を示すイオン化率比ｋを用いて、以下の式（２）で表される。

イオン化率比ｋは材料固有の値を取る。イオン化率比ｋが小さくなる場合は電子が増倍される比率が大きいため、過剰雑音係数Ｆが小さくなることにより、雑音の振幅ｉ_Ｎｓも小さくなる。したがって、ＡＰＤ動作時のＳ／Ｎ比において分母となる雑音成分Ｎが小さくなるため、ＡＰＤは高感度な特性を得ることができる。

イオン化率比ｋは材料固有の値であるため、通常は、基板との格子整合を維持しつつ必要とする層厚が得られるまで結晶成長可能で、かつイオン化率比ｋがなるべく小さい半導体材料が、ＡＰＤを構成する半導体材料として選択される。

増倍層を構成する半導体材料として、非特許文献１に開示されるような２元化合物半導体（ＡｌＡｓ、ＩｎＡｓ）、あるいは３元化合物半導体（Ａｌ_ｘＩｎ_１－ｘＡｓ）を用いて、原子層レベルで結晶成長することにより形成された多層構造のような場合は、通常の半導体材料よりも電子の増倍率を向上させる、あるいはホールの増倍を抑制することができるため、イオン化率比ｋの値をさらに小さくすることが可能となる。

以上より、デジタルアロイ構造からなる増倍層、例えばＡｌＡｓとＩｎＡｓなどの２元化合物半導体材料を原子層レベルの層厚で積層したＡｌＩｎＡｓをＡＰＤの増倍層を構成する半導体材料として適用し、電界緩和層によって光吸収層にかかる電界よりも増倍層にかかる電界強度を大きくなるように制御したＳＡＣＭ型とすることで、低雑音で、かつ受信感度の高いＳＡＣＭ型ＡＰＤを実現することができる。

実施の形態１では、ＳＡＣＭ型ＡＰＤの増倍層を構成する半導体材料の一例としてＡｌＩｎＡｓを用いた場合を説明した。増倍層を構成する半導体材料としては、例えば、ＩｎＧａＡｓＰ、ＡｌＧａＩｎＡｓ、ＡｌＡｓＳｂ、ＡｌＧａＡｓＳｂ、ＡｌＩｎＡｓＳｂ、ＡｌＧａＩｎＡｓＳｂなどのＩＩＩ族材料とＶ族材料とを組み合わせて結晶成長可能な半導体材料を、それぞれの中で構成されている２元、３元ないし４元の化合物半導体材料（ＩｎＰ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＩｎＡｓ、ＧａＡｓＳｂ、ＡｌＧａＩｎＡｓ、ＡｌＧａＡｓＳｂなど）を原子層レベルで積層した場合でも、ＳＡＣＭ型ＡＰＤの素子特性として同様な改善効果が得られる。

上述の一例では、デジタルアロイ構造を構成する各層の層厚として、２ＭＬ単位の積層構造を例示した。しかしながら、下地であるｎ型ＩｎＰ基板２に対して結晶欠陥を発生させることなく結晶成長可能な臨界膜厚、例えば５ｎｍまでの層厚で必要な増倍層を構成する積層構造を結晶成長することが可能であれば、一例の組み合わせに限らず、どのような半導体材料の組み合わせでもよい。また、上述のｉ型ＡｌＩｎＡｓ増倍層４はアンドープであるが、増倍層はアンドープに限定されるわけではない。すなわち、増倍層としてのデジタルアロイ構造自体にｎ型またはｐ型の不純物をドーピングしてもよい。

上述の説明では、Ｚｎ拡散によってｐ型導電領域を形成した場合を一例とした。しかしながら、ｎ型ＩｎＰ窓層８及びｉ型ＡｌＩｎＡｓ窓層７に対してｐ型の導電性を付与する原子であれば、Ｚｎ以外でもｐ型不純物となりうる、例えば、カドミウム（Ｃｄ）、ベリリウム（Ｂｅ）などをｐ型ドーパントとして用いてもよい。Ｚｎ拡散方法は、酸化亜鉛（ＺｎＯ）を用いた固相拡散法、または結晶成長炉を使用したＺｎ気相拡散法でもよく、あるいは、結晶成長によりｐ型コンタクト層を結晶成長してもよい。

上述の説明では、ＳＡＣＭ型ＡＰＤとして、ｐ型電極１２側からｐ型導電領域であるＺｎ選択拡散領域１０に検出しようとする光を入射させる表面入射型構造を一例として挙げた。しかしながら、本開示は表面入射型構造に限定されるわけではなく、逆にｎ型電極１を円形パターンで開口させ、ｎ型ＩｎＰ基板２の裏面側から光を入射させる裏面入射型構造、あるいはｎ型光吸収層６の端面から光を入射させる端面入射型構造でも、ＳＡＣＭ型ＡＰＤとして同様の効果が期待できる。

＜実施の形態１の効果＞
以上、実施の形態１に係る半導体受光素子及び半導体受光素子の製造方法によれば、増倍層をデジタルアロイ構造とし、かつ増倍層と光吸収層との間に電界緩和層を設けたので、低雑音であり、かつ受信感度の高い半導体受光素子が安定に得られるという効果を奏する。

実施の形態２．
＜実施の形態２に係る半導体受光素子１１０の素子構造＞
図２は、実施の形態２に係る半導体受光素子１１０の素子構造を表す断面図である。実施の形態２に係る半導体受光素子１１０の一例として、ＳＡＣＭ型ＡＰＤを挙げている。

実施の形態２に係る半導体受光素子１００は、ｎ型ＩｎＰ基板２上に順次形成されたキャリア濃度が１～５×１０^１８ｃｍ^－３であり層厚が０．１～０．５μｍであるｎ型ＡｌＩｎＡｓバッファ層３と、層厚が０．０５～０．２μｍでありｉ型ＡｌＡｓ層（一例として層厚２ＭＬ）とｉ型ＩｎＡｓ層（一例として層厚２ＭＬ）とを交互に複数回積層したデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４と、層厚が１０～１００ｎｍであるｉ型ＡｌＩｎＡｓ歪緩和層２１と、キャリア濃度が０．５～１×１０^１８ｃｍ^－３であり層厚が０．０５～０．１５μｍであるｐ型ＡｌＩｎＡｓ電界緩和層５と、キャリア濃度が１～５×１０^１５ｃｍ^－３であり層厚が１～１．５μｍであるｎ型ＩｎＧａＡｓ光吸収層６と、層厚が０．０５～１μｍであるｉ型ＡｌＩｎＡｓ窓層７と、キャリア濃度が０．１～５×１０^１５ｃｍ^－３であり層厚が０．５～１μｍであるｎ型ＩｎＰ窓層８と、キャリア濃度が１～５×１０^１８ｃｍ^－３であり層厚が０．１～０．５μｍである円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９と、で構成される。

実施の形態２に係る半導体受光素子１００は、さらに、ｎ型ＩｎＰ窓層８及びｉ型ＡｌＩｎＡｓ窓層７の一部に設けられたＺｎ選択拡散領域１０と、Ｚｎ選択拡散領域１０の表面を含むｎ型ＩｎＰ窓層８の表面に設けられたＳｉＮｘ表面保護膜１１と、ｎ型ＩｎＰ基板２の裏面側に設けられたｎ型電極１と、円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９の表面に設けられたｐ型電極１２と、を備える。

実施の形態２に係る半導体受光素子１１０は、増倍層をデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４とした点、及びｉ型ＡｌＩｎＡｓ増倍層４とｐ型ＡｌＩｎＡｓ電界緩和層５との間にｉ型ＡｌＩｎＡｓ歪緩和層２１を設けた点に特徴がある。

実施の形態２に係る半導体受光素子１１０の製造方法は、エピタキシャル結晶成長の際に、ｉ型ＡｌＩｎＡｓ増倍層４とｐ型ＡｌＩｎＡｓ電界緩和層５との間にさらにｉ型ＡｌＩｎＡｓ歪緩和層２１を結晶成長する点のみが実施の形態１と異なるので、製造方法の詳細な説明は省略する。

＜実施の形態２に係る半導体受光素子１１０の作用＞
ＡＰＤの素子構造では増倍層の上面側に電界緩和層から半導体層としての最表面に位置するｐ型コンタクト層まで、層厚として２μｍ程度の積層構造を結晶成長する必要がある。特に、ＡＰＤとしての動作時に、活性層部分に相当する増倍層及び光吸収層は、結晶品質が悪化すると暗電流が増加し、暗電流に起因する雑音も増加する。したがって、ＡＰＤの受信感度特性が悪化するほか、信頼性への懸念点ともなる。よって、増倍層の近傍での結晶欠陥の発生を防止するため、積層構造自体のストレス、つまり歪みを可能な限り低減することが、高性能かつ高信頼性のＡＰＤを実現するに当たって重要となる。

デジタルアロイ構造からなる増倍層は、基板と格子定数が一致しない格子不整合である２元ないし３元化合物半導体材料を積層するため、圧縮歪と引張歪とを交互に繰り返しつつ積層していくことになる。このような場合、前述の非特許文献３に開示されている力学的平衡モデルによって、転位が発生する際の実効的ストレスτを計算することができる。すなわち、非特許文献３の図２に開示されるように、実効的ストレスτがゼロ以下になるように積層構造を構成し、デジタルアロイ構造を含む素子構造を結晶成長する際の材料、層厚、順序を制御すれば、転位が発生しない、つまり結晶欠陥が発生しない高品質な結晶成長が実現できるため、素子特性に優れたＡＰＤを得ることが可能となる。

多重量子井戸構造のように、圧縮歪と引張歪とを交互に繰り返し積層する構造における実効的ストレスτは、非特許文献３によると、以下の式（３）及び各パラメータによって表される。

Ψ ： 界面とスリップ面のなす角度
λ ： 転位線とバーガースペクトルのなす角
ν ： ポアソン比
μ_ｘ ： 圧縮歪層のせん断係数
μ_ｙ ： 引張歪層のせん断係数
μ_ｘｙ ： 繰り返し積層部分の平均せん断係数
ｂ ： バーガースペクトル
ｃｏｓθ ： 転位線とバーガースペクトルのなす角
β ： コア係数（ｃｏｒｅ ｐａｒａｍｅｔｅｒ）
ｘ ： 圧縮歪層の歪量
ｈ ： 圧縮歪層の層厚
ｙ ： 引張歪層の歪量
Ｈ ： 引張歪層の層厚
Ｚ ： 歪緩和層の層厚
Ｎ ： 圧縮歪層の層数
Ｌ ： Ｎｈ＋（Ｎ－１）Ｈの計算値

ＩｎＰ基板上に圧縮歪層がＩｎＡｓ層、引張歪層がＡｌＡｓ層で構成された層厚５０ｎｍのデジタルアロイ構造からなるＡｌＩｎＡｓ増倍層の上面側に位置する層厚５０ｎｍの歪緩和層の有無の両方の場合について、実効的ストレス値を式（３）に基づき計算した結果を図３に示す。なお、計算パラメータは非特許文献３を参照した。実施の形態２のデジタルアロイ構造を構成するＩｎＡｓ層は圧縮歪層、ＡｌＡｓ層は引張歪層として、それぞれの化合物半導体材料の物性値を用いた。

デジタルアロイ構造からなるＡｌＩｎＡｓ増倍層を結晶成長する際の実効的ストレスτは、ＩｎＡｓ層が高圧縮歪であるため、素子構造全体にかかる実効的ストレスτが一気に上昇する。一方、ＩｎＡｓ層の直後に結晶成長されるＡｌＡｓ層が圧縮歪とは反対方向に作用する引張歪となるため、実効的ストレスτを緩和する方向に作用する。しかしながら、素子構造全体にかかる実効的ストレスτはＩｎＡｓ層及びＡｌＡｓ層を交互に積層するにつれて徐々に上昇する。

ＳＡＣＭ型ＡＰＤの活性層部分に相当する電界緩和層及び光吸収層部分を結晶成長する際には、デジタルアロイ構造からなるＡｌＩｎＡｓ増倍層の形成において蓄積されたストレスをそのまま引き継ぐことになる。歪緩和層を適用しない場合は、２μｍ程度の層厚を必要とする素子構造の結晶成長を行う際に、実効的ストレスτがゼロを超えているため、転位が発生して結晶品質が悪くなりやすいことが計算結果よりわかる。

一方、実施の形態２に係る半導体受光素子１１０の一例であるＳＡＣＭ型ＡＰＤのように、ｉ型ＡｌＩｎＡｓ増倍層４とｐ型ＡｌＩｎＡｓ電界緩和層５との間にｉ型ＡｌＩｎＡｓ歪緩和層２１のような歪緩和層を挿入した場合は、歪緩和層と光吸収層の結晶成長の際に歪緩和層による歪緩和の効果によって、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４の結晶成長の際に上昇した実効的ストレスτを低減することが可能となる。つまり、歪緩和層の挿入によって、素子構造全体を結晶成長する際に、転位の発生が無い高品質な半導体結晶成長層からなるＳＡＣＭ型ＡＰＤを作製することが可能となる。

実施の形態２では、歪緩和層の一例としてｉ型ＡｌＩｎＡｓ層を用いた。しかしながら、使用する基板に格子整合する半導体材料であれば、半導体材料はＡｌＩｎＡｓに限定されるわけでない。また、歪緩和層は上述のようなアンドープではなく、例えばｐ型またはｎ型の導電型となるように、不純物をドーピングしていてもよい。

素子構造全体として実効的ストレスτがゼロを越えないように制御できれば、歪緩和層自体に歪がかかっていても問題は無い。また、歪緩和層自体に歪がかかっていても、デジタルアロイ構造の平均歪みと逆になるように素子構造全体の歪を制御すれば、さらに優れた効果を奏する。

＜実施の形態２の効果＞
以上、実施の形態２に係る半導体受光素子によれば、ＡｌＩｎＡｓ増倍層とＡｌＩｎＡｓ電界緩和層との間にＡｌＩｎＡｓ歪緩和層を設けたので、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層の形成によって発生するストレスを緩和できるので、高性能でかつ信頼性の高い半導体受光素子が得られるという効果を奏する。

実施の形態３．
＜実施の形態３に係る半導体受光素子１２０の素子構造＞
図４は、実施の形態３に係る半導体受光素子１２０の素子構造を表す断面図である。実施の形態３に係る半導体受光素子１２０の一例として、ＳＡＣＭ型ＡＰＤを挙げている。

実施の形態３に係る半導体受光素子１２０は、ｎ型ＩｎＰ基板２上に順次形成されたキャリア濃度が１～５×１０^１８ｃｍ^－３であり層厚が０．１～０．５μｍであるｎ型ＡｌＩｎＡｓバッファ層３と、層厚が０．０５～０．２μｍでありｉ型ＡｌＡｓ層（一例として層厚２ＭＬ）とｉ型ＩｎＡｓ層（一例として層厚２ＭＬ）とを交互に複数回積層したデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４と、層厚１５ｎｍのｉ型Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ（ｘ＝０．２５，ｙ＝０．２１８）第１遷移層２２と、キャリア濃度が０．５～１×１０^１８ｃｍ^－３であり層厚が０．０５～０．１５μｍであるｐ型ＡｌＩｎＡｓ電界緩和層５と、キャリア濃度が１～５×１０^１５ｃｍ^－３であり層厚が１～１．５μｍであるｎ型ＩｎＧａＡｓ光吸収層６と、層厚が０．０５～１μｍであるｉ型ＡｌＩｎＡｓ窓層７と、キャリア濃度が０．１～５×１０^１５ｃｍ^－３であり層厚が０．５～１μｍであるｎ型ＩｎＰ窓層８と、キャリア濃度が１～５×１０^１８ｃｍ^－３であり層厚が０．１～０．５μｍである円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９と、で構成される。

実施の形態３に係る半導体受光素子１２０は、さらに、ｎ型ＩｎＰ窓層８及びｉ型ＡｌＩｎＡｓ窓層７の一部に設けられたＺｎ選択拡散領域１０と、Ｚｎ選択拡散領域１０の表面を含むｎ型ＩｎＰ窓層８の表面に設けられたＳｉＮｘ表面保護膜１１と、ｎ型ＩｎＰ基板２の裏面側に設けられたｎ型電極１と、円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９の表面に設けられたｐ型電極１２と、を備える。

実施の形態３に係る半導体受光素子１２０は、増倍層をデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４とした点、及びｉ型ＡｌＩｎＡｓ増倍層４とｐ型ＡｌＩｎＡｓ電界緩和層５との間に、層厚１５ｎｍのｉ型Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ第１遷移層２２を設けた点に特徴がある。

実施の形態３に係る半導体受光素子１２０の製造方法は、エピタキシャル結晶成長の際に、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４とｐ型ＡｌＩｎＡｓ電界緩和層５との間にさらにｉ型Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ第１遷移層２２を結晶成長する点のみが実施の形態１と異なるので、製造方法の詳細な説明は省略する。

＜実施の形態３に係る半導体受光素子１２０の作用＞
ＡＰＤに光が入射して発生したフォトキャリア、つまり電子及びホールは、逆バイアスに印加された光吸収層内でそれぞれの極性とは逆の方向に移動する。光吸収層内で発生した電子は増倍層内に向けて伝導し、電界緩和層を通過した後に増倍層に到達して、増倍層内でアバランシェ増幅作用が発生する。デジタルアロイ構造からなる増倍層４を適用する場合、デジタルアロイ構造を構成する第１半導体層４ａ及び第２半導体層４ｂとして組み合わせる半導体材料によっては、増倍層自体のバンド構造が変化して、電界緩和層５よりも伝導帯の位置が高くなるため、電子がデジタルアロイ構造からなる増倍層４へと伝導する際の電子障壁ΔＥｃとなる場合がある。

このような状態では電子がデジタルアロイ構造からなる増倍層４に到達するためには、この電子障壁ΔＥｃを越えるためのエネルギーが必要となる。特に、低駆動電圧下での高速応答の際には、電子障壁ΔＥｃは電子の移動に対する障害となる可能性がある。したがって、図４に示すように、デジタルアロイ構造からなる増倍層４と電界緩和層５との間に、例えばデジタルアロイ構造からなる増倍層４のバンドギャップエネルギーＥｇと電界緩和層５のバンドギャップエネルギーＥｇ_ｂとの間のバンドギャップエネルギーＥｇ_ｍを有する化合物半導体材料である、層厚１５ｎｍのｉ型Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ（ｘ＝０．２５，ｙ＝０．２１８）第１遷移層２２を挿入することによって、電子がデジタルアロイ構造からなる増倍層４へ伝導する際の電子障壁ΔＥｃを小さくすることが可能となるため、高速応答が可能なＳＡＣＭ型ＡＰＤを得ることができる。

図５は実施の形態３に係る半導体受光素子１２０の各層のバンドギャップエネルギーの関係を説明する図であり、図５Ａは第１遷移層２２が無い場合、図５Ｂは第１遷移層２２が有る場合をそれぞれ表す図である。図５Ａに示すように、電界緩和層５とデジタルアロイ構造からなる増倍層４が接している場合は、電界緩和層５からデジタルアロイ構造からなる増倍層４へと電子が移動するには、電子障壁ΔＥｃを越える必要があった。

一方、図５Ｂに示すように、電界緩和層５とデジタルアロイ構造からなる増倍層４の間に第１遷移層２２を設けた場合は、電界緩和層５から第１遷移層２２へと電子が移動するには電子障壁ΔＥｃより小さい電子障壁ΔＥｃ１を越えればよく、また、第１遷移層２２からデジタルアロイ構造からなる増倍層４へと電子が移動するには電子障壁ΔＥｃより小さい電子障壁ΔＥｃ２を越えればよい。以上のように、電界緩和層５とデジタルアロイ構造からなる増倍層４の間に第１遷移層２２を設けることにより、実効的な電子障壁は低減することが分かる。

すなわち、実施の形態３に係る半導体受光素子１２０は、デジタルアロイ構造からなる増倍層４と電界緩和層５との間に形成され、デジタルアロイ構造からなる増倍層４のバンドギャップエネルギーＥｇと電界緩和層５のバンドギャップエネルギーＥｇ_ｂの間のバンドギャップエネルギーＥｇ_ｍを有し、デジタルアロイ構造からなる増倍層４の歪を緩和する第１遷移層２２を備える。

実施の形態３に係る半導体受光素子１２０では、第１遷移層２２の一例としてｉ型Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ層を用いた。しかしながら、デジタルアロイ構造からなる増倍層４のバンドギャップエネルギーＥｇと電界緩和層５のバンドギャップエネルギーＥｇ_ｂの間のバンドギャップエネルギー値を持つ半導体材料であれば、上述の一例で示したＡｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ層に限定されるわけではなく、他の半導体材料でもよい。また、第１遷移層２２が、デジタルアロイ構造を構成する層と同一の組成の半導体層を組み合わせて構成されていると制御が容易となる。つまり、上述の一例のように、デジタルアロイ構造がＡｌ、Ｉｎ、及びＡｓで構成されている場合は、第１遷移層２２も同じく、Ａｌ、Ｉｎ、及びＡｓで構成すれば、結晶成長時の制御が容易となる。なお、第１遷移層２２がアンドープでなく、例えばｐ型またはｎ型の導電型になるように、不純物がドーピングされていてもよい。

＜実施の形態３の効果＞
以上、実施の形態３に係る半導体受光素子によれば、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層とｐ型ＡｌＩｎＡｓ電界緩和層との間にｉ型Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ第１遷移層を設けたので、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層と電界緩和層との間に発生する電子障壁が実効的に減少するので、キャリア伝導性が改善するため、高速動作が可能な半導体受光素子が得られるという効果を奏する。

実施の形態４．
＜実施の形態４に係る半導体受光素子１３０の素子構造＞
図６は、実施の形態４に係る半導体受光素子１３０の素子構造を表す断面図である。実施の形態４に係る半導体受光素子１３０の一例として、ＳＡＣＭ型ＡＰＤを挙げている。

実施の形態４に係る半導体受光素子１３０は、ｎ型ＩｎＰ基板２上に順次形成されたキャリア濃度が１～５×１０^１８ｃｍ^－３であり層厚が０．１～０．５μｍであるｎ型ＡｌＩｎＡｓバッファ層３と、層厚１５ｎｍのｉ型Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ（ｘ＝０．２５，ｙ＝０．２１８）第２遷移層２３と、層厚が０．０５～０．２μｍでありｉ型ＡｌＡｓ層（一例として層厚２ＭＬ）とｉ型ＩｎＡｓ層（一例として層厚２ＭＬ）とを交互に複数回積層したデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４と、キャリア濃度が０．５～１×１０^１８ｃｍ^－３であり層厚が０．０５～０．１５μｍであるｐ型ＡｌＩｎＡｓ電界緩和層５と、キャリア濃度が１～５×１０^１５ｃｍ^－３であり層厚が１～１．５μｍであるｎ型ＩｎＧａＡｓ光吸収層６と、層厚が０．０５～１μｍであるｉ型ＡｌＩｎＡｓ窓層７と、キャリア濃度が０．１～５×１０^１５ｃｍ^－３であり層厚が０．５～１μｍであるｎ型ＩｎＰ窓層８と、キャリア濃度が１～５×１０^１８ｃｍ^－３であり層厚が０．１～０．５μｍである円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９と、で構成される。

実施の形態４に係る半導体受光素子１３０は、さらに、ｎ型ＩｎＰ窓層８及びｉ型ＡｌＩｎＡｓ窓層７の一部に設けられたＺｎ選択拡散領域１０と、Ｚｎ選択拡散領域１０の表面を含むｎ型ＩｎＰ窓層８の表面に設けられたＳｉＮｘ表面保護膜１１と、ｎ型ＩｎＰ基板２の裏面側に設けられたｎ型電極１と、円環状を呈するｐ型ＩｎＧａＡｓコンタクト層９の表面に設けられたｐ型電極１２と、を備える。

実施の形態４に係る半導体受光素子１３０は、増倍層をデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４とした点、及びｎ型ＡｌＩｎＡｓバッファ層３とｉ型ＡｌＩｎＡｓ増倍層４との間に、層厚１５ｎｍのｉ型Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ第２遷移層２３を設けた点に特徴がある。

実施の形態４に係る半導体受光素子１３０の製造方法は、エピタキシャル結晶成長の際に、ｎ型ＡｌＩｎＡｓバッファ層３とｉ型ＡｌＩｎＡｓ増倍層４との間にさらにｉ型Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ第２遷移層２３を結晶成長する点のみが実施の形態１と異なるので、製造方法の詳細な説明は省略する。

＜実施の形態４に係る半導体受光素子１３０の作用＞
実施の形態３に係る半導体受光素子１２０では、光がＡＰＤに入射し、光吸収層で発生したフォトキャリアの電子が電界緩和層を通過して増倍層に到達する際の電子障壁ΔＥｃについての改善効果を示した。しかしながら、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４自体のバンド構造では、基板側のｎ型ＡｌＩｎＡｓバッファ層３、あるいは電界緩和層５よりも伝導帯の位置が低く、電子にとって障壁となる場合がある。

このような状態ではデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４内で増幅された電子がｐ型ＩｎＧａＡｓコンタクト層９にキャリアとして伝導するまでに、ｎ型ＡｌＩｎＡｓバッファ層３及びｎ型ＩｎＰ基板２との間に存在する電子障壁を越えるためのエネルギーが必要となり、特に、低電圧下でのＳＡＣＭ型ＡＰＤの高速動作に対する障害となる可能性がある。

実施の形態４に係る半導体受光素子１３０の一例であるＳＡＣＭ型ＡＰＤは、図６に示すように、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４とｎ型ＡｌＩｎＡｓバッファ層３との間に、例えばｉ型ＡｌＩｎＡｓ増倍層４のバンドギャップエネルギーＥｇとｎ型ＡｌＩｎＡｓバッファ層３のバンドギャップエネルギーＥｇ_ｓとの間のバンドギャップエネルギーＥｇ_ｎ、つまり、Ｅｇ＞Ｅｇ_ｎ＞Ｅｇ_ｓの関係となる半導体材料であるＡｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ（ｘ＝０．２５、ｙ＝０．２１８）からなり層厚１５ｎｍ程度の第２遷移層２３として挿入することで、ｉ型ＡｌＩｎＡｓ増倍層４を通過した電子がｐ型ＩｎＧａＡｓコンタクト層９へ伝導する際の電子障壁ΔＥｃを小さくすることができるため、高速動作が可能になるという効果を奏する。

図７は実施の形態４に係る半導体受光素子における各層のバンドギャップエネルギーの関係を説明する図であり、図７Ａは、第２遷移層２３が無い場合、図７Ｂは第２遷移層２３が有る場合をそれぞれ表す図である。図７Ａに示すように、デジタルアロイ構造からなる増倍層４とバッファ層３が接している場合は、デジタルアロイ構造からなる増倍層４からバッファ層３へと電子が移動するには電子障壁ΔＥｃ’を越える必要がある。

一方、図７Ｂに示すように、デジタルアロイ構造からなる増倍層４とバッファ層３の間に第２遷移層２３を設けた場合は、デジタルアロイ構造からなる増倍層４から第２遷移層２３へと電子が移動するには電子障壁ΔＥｃ’より小さい電子障壁ΔＥｃ３を越えればよく、また、第２遷移層２３からバッファ層３へと電子が移動するには電子障壁ΔＥｃ’より小さい電子障壁ΔＥｃ４を越えればよい。以上のように、デジタルアロイ構造からなる増倍層４とバッファ層３との間に第２遷移層２３を設けることにより、実効的な電子障壁は低減することが分かる。

さらに、上述のｉ型Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ第２遷移層２３の挿入によって、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４で蓄積されたストレスが低減するという効果も同様に奏する。

実施の形態４では、第２遷移層２３を構成する半導体材料の一例としてｉ型Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ層を適用したが、第２遷移層２３のバンドギャップエネルギーＥｇ_ｎ、ｉ型ＡｌＩｎＡｓ増倍層４のバンドギャップエネルギーＥｇ、及びｎ型ＡｌＩｎＡｓバッファ層３のバンドギャップエネルギーＥｇ_ｓとの間で、Ｅｇ＞Ｅｇ_ｎ＞Ｅｇ_ｓの関係が成立する半導体材料であれば同様に適用可能である。また、第２遷移層２３が、デジタルアロイ構造を構成する層と同じ組成の層を組み合わせて構成されていると制御が容易となる。さらに、第２遷移層２３が一例のようなアンドープでなく、例えばｐ型またはｎ型の導電型となるように、不純物をドーピングしていてもよい。

＜実施の形態４の効果＞
以上、実施の形態４に係る半導体受光素子によれば、デジタルアロイ構造からなる増倍層とｎ型バッファ層との間に第２遷移層を設けたので、デジタルアロイ構造からなる増倍層とｎ型バッファ層との間に発生する電子障壁が減少する結果、キャリア伝導性が改善するため、高速動作が可能な半導体受光素子が得られるという効果を奏する。

実施の形態５．
＜実施の形態５に係る半導体受光素子１４０の素子構造＞
図８は、実施の形態５に係る半導体受光素子１４０の素子構造を表す断面図である。実施の形態１に係る半導体受光素子１４０の一例として、ＳＡＣＭ型ＡＰＤを挙げている。

実施の形態５に係る半導体受光素子１４０の各層の構成は、実施の形態１に係る半導体受光素子１００の各層の構成と基本的には同一であるが、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄの細部の構成が異なる。したがって、以下では、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄの構成のみを説明する。

デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄは、層厚が０．０５～０．２μｍであり、ｉ型ＡｌＡｓ層（一例として層厚２ＭＬ）とｉ型ＩｎＡｓ層（一例として層厚２ＭＬ）とを交互に複数回積層したものであるが、図８に示すように、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄとして最後に積層した層、つまり最表面側の層がｉ型ＡｌＡｓ層となる。かかる構成を適用するのは、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄを構成する２つの層であるｉ型ＡｌＡｓ層及びｉ型ＩｎＡｓ層について、両者の中でバンドギャップエネルギーがより大きい方であるｉ型ＡｌＡｓ層を最表面側の層とするためである。

以下に、より一般的に説明する。
デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄを構成する、半導体材料がそれぞれ異なる２層が、第１半導体層４ａ及び第２半導体層４ｂであるとする。ここで、第１半導体層４ａのバンドギャップエネルギーＥｇ_１は、第２半導体層４ｂのバンドギャップエネルギーＥｇ_２よりも大きい、つまり、Ｅｇ_１＞Ｅｇ_２、とする。なお、上述の一例では、バンドギャップエネルギーＥｇ_１が２．１２ｅＶであるＡｌＡｓ層が第１半導体層４ａ、バンドギャップエネルギーＥｇ_２が０．３６ｅＶであるＩｎＡｓ層が第２半導体層４ｂとなる。

デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄは、層厚が０．０５～０．２μｍであり、第１半導体層４ａと第２半導体層４ｂとを交互に複数回積層したものであるが、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄとして最後に積層した層、つまり最表面側の層が第１半導体層４ａとなる。すなわち、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄにおいてｐ型ＡｌＩｎＡｓ電界緩和層５に対向する層は、第１半導体層４ａとなる。

実施の形態５に係る半導体受光素子１４０の製造方法は、実施の形態１に係る半導体受光素子１００の製造方法とほぼ同一なので、製造方法の詳細な説明は省略する。

＜実施の形態５の作用＞
ｎ型ＩｎＰ基板２に垂直方向の電界強度分布を図９に示す。ＳＡＣＭ型ＡＰＤではキャリアがアバランシェ増倍されるように、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄにかかる電界強度を大きくする。一方、ｎ型ＩｎＧａＡｓ光吸収層６においてはキャリアが増倍しないようにするため、ｎ型ＩｎＧａＡｓ光吸収層６の電界強度を低減させるために、ｐ型ＡｌＩｎＡｓ電界緩和層５を用いて電界強度を制御する。この場合、ｉ型ＡｌＩｎＡｓ増倍層４ｄの最大電界強度Ｅ_ｍａｘは、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄのバンドギャップエネルギーＥｇと、以下の式（４）に表される関係にある。

式（４）から、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄのバンドギャップエネルギーＥｇが大きいほど最大電界強度Ｅ_ｍａｘも大きくなるので、ＳＡＣＭ型ＡＰＤとして制御できる電圧を大きく取れることが分かる。例えば、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄを、ＩｎＡｓ層とＡｌＡｓ層の２元化合物半導体材料で構成する場合、バンドギャップエネルギーがより大きいＡｌＡｓ層をデジタルアロイ構造の最表面層とすることで、素子全体における最大電界強度Ｅ_ｍａｘを大きくすることができる。

図１０は、デジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄの最表面層をＡｌＡｓ層とした場合と、ＩｎＡｓ層とした場合の最大電界強度Ｅ_ｍａｘを比較したものである。図１０から、最表面層をＡｌＡｓ層とした場合の最大電界強度Ｅ_ｍａｘは４．４×１０^５ｋＶ／ｃｍであるのに対して、最表面層をＩｎＡｓ層とした場合の最大電界強度Ｅ_ｍａｘは３．８×１０^５ｋＶ／ｃｍであり、最表面層をＡｌＡｓ層とする方が、より大きい最大電界強度Ｅ_ｍａｘが得られることが分かる。

また、バンドギャップエネルギーがより大きい半導体材料が増倍層の最表面に存在することで、局所的な電界が電界緩和層と増倍層との界面で発生した場合でも、電界に対する耐性が強くなり、さらに、キャリア伝導を阻害する電子障壁ΔＥｃも小さくすることが可能となる。

実施の形態５では、一例としてデジタルアロイ構造からなるｉ型ＡｌＩｎＡｓ増倍層４ｄにおけるＡｌＡｓ層を最表面層とする構成について説明した。しかしながら、デジタルアロイ構造からなる増倍層を構成する２種類の半導体層の中で、バンドギャップエネルギーがより大きい方の半導体層を最表面層にすれば同様の効果を奏する。また、半導体材料は限定しなくても、バンドギャップエネルギーの大小関係を満たせば、同様の効果を奏する。

デジタルアロイ構造からなる増倍層を構成する２種類の半導体層は、上述の一例で示したような２元化合物半導体材料に限定されるものではなく、例えば、Ａｌ_ｘＩｎ_１－ｘＡｓのような３元化合物半導体材料、あるいはＡｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓのような４元化合物半導体材料でもよい。さらに、増倍層は一例に示したようなアンドープでなく、例えばｐ型またはｎ型の導電型となるように不純物をドーピングしてもよい。

＜実施の形態５の効果＞
以上、実施の形態５に係る半導体受光素子によれば、デジタルアロイ構造からなる増倍層を構成する２種類の半導体層の中で、バンドギャップエネルギーが大きい方の半導体層を最表面層としたので、デジタルアロイ構造からなる増倍層内における最大電界強度が大きくなり、動作可能な電圧の制御幅を広げることができるため、高速動作が可能な半導体受光素子が得られるという効果を奏する。

本開示は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。

従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

１ ｎ型電極、２ ｎ型ＩｎＰ基板、３ ｎ型ＡｌＩｎＡｓバッファ層、４、４ｄ ｉ型ＡｌＩｎＡｓ増倍層、４ａ 第１半導体層、４ｂ 第２半導体層、５ ｐ型ＡｌＩｎＡｓ電界緩和層、６ ｎ型ＩｎＧａＡｓ光吸収層、７ ｉ型ＡｌＩｎＡｓ窓層、８ ｎ型ＩｎＰ窓層、９ ｐ型ＩｎＧａＡｓコンタクト層、１０ Ｚｎ選択拡散領域、１１ ＳｉＮｘ表面保護膜、１２ ｐ型電極、２１ ｉ型ＡｌＩｎＡｓ歪緩和層、２２ ｉ型Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ第１遷移層、２３ ｉ型Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ第２遷移層、１００、１１０、１２０、１３０、１４０ 半導体受光素子

Claims (17)

1. 半導体基板と、
   前記半導体基板上に形成され、単原子層のＮ倍（１≦Ｎ≦２０）の層厚からなる第１半導体層、及び単原子層のＭ倍（１≦Ｍ≦２０）の層厚からなり前記第１半導体層よりもバンドギャップエネルギーが小さい第２半導体層が交互に複数回積層されたデジタルアロイ構造からなり、フォトキャリアを増幅させる増倍層と、
   前記増倍層上に形成され、入射光を吸収して前記フォトキャリアを生成する光吸収層と、
   前記増倍層と前記光吸収層との間に形成された電界緩和層と、
   前記増倍層と前記電界緩和層との間に形成され、前記増倍層の歪を緩和する歪緩和層と、
   を備える半導体受光素子。
2. 前記歪緩和層は、前記増倍層を構成する半導体材料と同一の組成の半導体材料からなることを特徴とする請求項１に記載の半導体受光素子。
3. 前記歪緩和層は、ＡｌＩｎＡｓによって構成されることを特徴とする請求項１に記載の半導体受光素子。
4. 半導体基板と、
   前記半導体基板上に形成され、単原子層のＮ倍（１≦Ｎ≦２０）の層厚からなる第１半導体層、及び単原子層のＭ倍（１≦Ｍ≦２０）の層厚からなり前記第１半導体層よりもバンドギャップエネルギーが小さい第２半導体層が交互に複数回積層されたデジタルアロイ構造からなり、フォトキャリアを増幅させる増倍層と、
   前記増倍層上に形成され、入射光を吸収して前記フォトキャリアを生成する光吸収層と、
   前記増倍層と前記光吸収層との間に形成された電界緩和層と、
   前記増倍層と前記電界緩和層との間に形成され、前記増倍層のバンドギャップエネルギーと前記電界緩和層のバンドギャップエネルギーの間のバンドギャップエネルギー値を有し、前記増倍層の歪を緩和する第１遷移層と、
   を備える半導体受光素子。
5. 前記第１遷移層は、ＡｌＧａＩｎＡｓによって構成されることを特徴とする請求項４に記載の半導体受光素子。
6. 半導体基板と、
   前記半導体基板上に形成され、単原子層のＮ倍（１≦Ｎ≦２０）の層厚からなる第１半導体層、及び単原子層のＭ倍（１≦Ｍ≦２０）の層厚からなり前記第１半導体層よりもバンドギャップエネルギーが小さい第２半導体層が交互に複数回積層されたデジタルアロイ構造からなり、フォトキャリアを増幅させる増倍層と、
   前記増倍層上に形成され、入射光を吸収して前記フォトキャリアを生成する光吸収層と、
   前記増倍層と前記光吸収層との間に形成された電界緩和層と、
   前記半導体基板と前記増倍層との間に形成されたバッファ層と、
   前記増倍層と前記バッファ層との間に、前記増倍層のバンドギャップエネルギーと前記バッファ層のバンドギャップエネルギーの間のバンドギャップエネルギー値を有し、前記増倍層の歪を緩和する第２遷移層と、
   を備える半導体受光素子。
7. 前記第２遷移層は、ＡｌＧａＩｎＡｓによって構成されることを特徴とする請求項６に記載の半導体受光素子。
8. 前記第１半導体層の層厚が単原子層のＮ倍（１≦Ｎ≦５）であり、前記第２半導体層の層厚が単原子層のＭ倍（１≦Ｍ≦５）の層厚であることを特徴とする請求項１から７のいずれか１項に記載の半導体受光素子。
9. 前記第１半導体層と前記第２半導体層とを交互に積層する積層回数が５回以上３００回以下であることを特徴とする請求項１から７のいずれか１項に記載の半導体受光素子。
10. 前記第１半導体層及び前記第２半導体層は、それぞれＡｌＡｓ層及びＩｎＡｓ層であることを特徴とする請求項１から７のいずれか１項に記載の半導体受光素子。
11. 前記光吸収層は、ＩｎＧａＡｓによって構成されることを特徴とする請求項１から７のいずれか１項に記載の半導体受光素子。
12. 前記増倍層において前記電界緩和層に対向する層は、前記第１半導体層であることを特徴とする請求項１から７のいずれか１項に記載の半導体受光素子。
13. ｎ型ＩｎＰ基板上に、ｎ型ＡｌＩｎＡｓバッファ層と、単原子層のＮ倍（１≦Ｎ≦２０）の層厚からなるＡｌＡｓ層、及び単原子層のＭ倍（１≦Ｍ≦２０）の層厚からなるＩｎＡｓ層が交互に複数回積層されたデジタルアロイ構造からなるＡｌＩｎＡｓ増倍層と、ｉ型ＡｌＩｎＡｓ歪緩和層と、ｐ型ＡｌＩｎＡｓ電界緩和層と、ｎ型ＩｎＧａＡｓ光吸収層と、ｉ型ＡｌＩｎＡｓ窓層と、ｎ型ＩｎＰ窓層と、ｐ型ＩｎＧａＡｓコンタクト層と、を順次エピタキシャル結晶成長する工程と、
    前記ｎ型ＩｎＰ窓層及びｉ型ＡｌＩｎＡｓ窓層の一部にＺｎ選択拡散領域を形成する工程と、
    を備える半導体受光素子の製造方法。
14. 前記エピタキシャル結晶成長はＭＯＶＰＥ法またはＭＢＥ法によって行われることを特徴とする請求項１３に記載の半導体受光素子の製造方法。
15. 前記エピタキシャル結晶成長はＭＯＶＰＥ法によって行われ、結晶成長温度は５００℃以上６００℃以下の範囲内であることを特徴とする請求項１３に記載の半導体受光素子の製造方法。
16. 前記ＡｌＡｓ層の層厚が単原子層のＮ倍（１≦Ｎ≦５）であり、前記ＩｎＡｓ層の層厚が単原子層のＭ倍（１≦Ｍ≦５）の層厚であることを特徴とする請求項１３から１５のいずれか１項に記載の半導体受光素子の製造方法。
17. 前記ＡｌＡｓ層と前記ＩｎＡｓ層とを交互に積層する積層回数が５回以上３００回以下であることを特徴とする請求項１３から１５のいずれか１項に記載の半導体受光素子の製造方法。

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