JP7295780B2 - 半導体装置及びその動作方法 - Google Patents

Description

本発明は半導体装置及びその動作方法に関し、例えば中央処理装置に割込みを指示する割込み制御回路の動作を監視する半導体装置及びその動作方法に関する。

高い信頼性が要求されるシステムでは、機能安全と呼ばれる仕組みが適用される。例えば車載制御システムでは、機能安全基準としてＩＳＯ２６２６２が規格化されている。機能安全（具体的にはフェイルセーフ機能）が適用されるシステムでは、想定される故障モードについて高い故障検出率を実現する必要がある。

特許文献１には、割込みコントローラから中央処理装置までの割込み信号系に生じる異常を検出する技術が開示されている。特許文献１に係るマイクロコンピュータは、割込みコントローラから中央処理装置までの割込み信号系に対してタイマなどを用いて定期的にテスト割込み要求を発生し、その割込み処理ルーチン内で割込みコントローラ内の割込み要求フラグの状態を確認し、同じ割込み要求フラグが２回以上続けてセット状態にされていることを検出した場合には、その割込み信号系に故障が発生している可能性が高いと想定して異常ありと判定する。

特開２０１５－１８４１４号公報

しかし、特許文献１に係る故障検出方法では、割込み要求フラグをソフトウェアにより読み出して確認する必要がある。割込み要因の数が多い場合、割込み要求フラグの読み出し、及び、前回読み出した割込み要求フラグとの比較に長時間を要するという問題点がある。

本発明の課題は、割込みコントローラ内の優先度判定回路の故障を、迅速に、かつ、ハードウェア量の増大を抑制しつつ、検出する点にある。その他の課題及び新規な特徴は、本明細書の記述及び図面の記載から明らかになるであろう。

一実施の形態に係る半導体装置は、第１の割込み要求信号を受信する第１のプロセッサエレメントと、第２の割込み要求信号を受信する第２のプロセッサエレメントと、複数の割込み信号を受信して、第１のプロセッサエレメントに第１の割込み要求信号を出力する第１の優先度判定回路と、複数の割込み信号を受信して、第２のプロセッサエレメントに第２の割込み要求信号を出力する第２の優先度判定回路と、第１の優先度判定回路と第２の優先度判定回路の故障を検出するためのチェッカ回路と、第１の優先度判定回路または第２の優先度判定回路のいずれかをチェック対象回路として選択する制御回路とを具備する。制御回路は、第１の割込み要求信号と、第２の割込み要求信号とを受信し、第１の割込み要求信号と第２の割込み要求信号に基づいて、チェック対象回路を選択する。

他の実施の形態に係る半導体装置は、Ｎ個（Ｎは、Ｎ≧２の自然数）のプロセッサエレメントと、割込み信号を受信してＮ個のプロセッサエレメントに対してＮ組の割込み要求信号を出力するＮ個の優先度判定回路と、Ｎ個の優先度判定回路のいずれかと同一の処理を行い割込み要求信号を出力するチェッカ回路と、Ｎ組の割込み要求信号に基づいて、Ｎ個の優先度判定回路のいずれかをチェック対象回路として選択する制御回路と、チェック対象回路が出力する割込み要求信号とチェッカ回路が出力する割込み要求信号とを比較し、比較結果に基づいてエラー信号を出力する判定回路を具備する。

他の実施の形態に係る半導体装置の動作方法は、複数のプロセッサエレメントと、複数の優先度判定回路と、チェッカ回路と、を具備する半導体装置の動作方法であって、複数の優先度判定回路の各々に対応するプロセッサエレメントに対して割込み要求信号を出力するステップと、複数の優先度判定回路のいずれかをチェック対象回路として選択するステップと、選択するステップの選択結果に基づいて、チェッカ回路に処理を実行させるステップと、チェック対象回路の出力信号とチェッカ回路の出力信号とを比較するステップと、比較するステップの比較結果に基づいてエラー信号を出力するステップと、を含む。選択するステップは、活性化された割込み要求信号を出力する優先度判定回路をチェック対象回路として選択するステップを更に含む。

一実施の形態によれば、半導体装置は、割込みコントローラ内の優先度判定回路の故障を、迅速に、かつ、ハードウェア量の増大を抑制しつつ、検出することができる。

図１は、実施の形態１に係る半導体装置の構成例を示すブロック図である。 図２は、実施の形態１に係る共用割込みコントローラの構成例を示すブロック図である。 図３は、実施の形態１に係る優先度判定回路の構成例を示すブロック図である。 図４は、実施の形態１に係る判定回路の構成例を示すブロック図である。 図５は、実施の形態１に係る半導体装置の動作の一例を示すフローチャートである。 図６は、実施の形態１に係る半導体装置の動作例を示すタイミングチャートである。 図７は、実施の形態１に係る半導体装置の動作例を示すタイミングチャートである。 図８は、実施の形態２に係る共用割込みコントローラの構成例を示すブロック図である。 図９は、実施の形態２に係る優先度判定回路の構成例を示すブロック図である。 図１０は、実施の形態２に係る半導体装置の動作例を示すタイミングチャートである。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

まず、本開示に先立って本願発明者らが検討した技術（以下、比較例という）について説明する。

［比較例１］
比較例１に係る半導体装置は、割込みコントローラ内の優先度判定回路の故障の有無をチェックするため、チェック対象回路（マスタ回路）である優先度判定回路と同一の回路で構成されるチェッカ回路を具備する。マスタ回路とチェッカ回路の出力が同一であれば、マスタ回路には故障がなく正常と判断できる。一方、マスタ回路とチェッカ回路の出力が異なる場合、マスタ回路に故障が生じたと判断する。比較例１に係る半導体装置は、優先度判定回路に生じた故障を検出可能であるが、チェッカ回路を具備するため、ハードウェア量が増大する。

［比較例２］
比較例２に係る半導体装置は、マスタ回路である複数の優先度判定回路に対して、１つのチェッカ回路を具備する。チェッカ回路は、複数の優先度判定回路を順次１つずつチェックする。比較例２に係る半導体装置では、複数の優先度判定回路に対して、１つのチェッカ回路を具備するため、チェッカ回路によるハードウェア量増大を抑制できる。しかし、各マスタ回路のチェック頻度はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、中央処理装置）の数に応じて低下するという問題がある。

［実施の形態１］
図１は、実施の形態１に係る半導体装置１の構成例を示すブロック図である。図１に示されるように、半導体装置１は、プロセッサエレメント（ＰＥ、Ｐｒｏｃｅｓｓｏｒ Ｅｌｅｍｅｎｔ）２、３、４、及び５と、周辺回路６及び７と、バス８と、割込み用外部端子９と、共用割込みコントローラ１０とを備える。

プロセッサエレメント２、３、４、及び５は、各々、ＣＰＵを有し、半導体装置１の内部または外部にある記憶装置（図示しない）に格納されたプログラムにしたがって演算処理を実行する。また、プロセッサエレメントは後述する割込み要求信号に応じて、割込み処理（割込みルーチン）を実行する。図１では、半導体装置１がプロセッサエレメントを４つ有する構成例が示されているが、半導体装置１の構成はこれに限られない。半導体装置１が有するプロセッサエレメントの数は複数であれば良く、例えば、２つでも良いし、８つでも良いし、それより大きい数であっても良い。

周辺回路６は、決められた処理を実行し、周辺割込み信号ＩＮＴＡを共用割込みコントローラ１０に出力する。同様に、周辺回路７は、決められた処理を実行し、周辺割込み信号ＩＮＴＢを共用割込みコントローラ１０に出力する。周辺回路６及び７は、例えば、ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）、タイマ、またはシリアルコミュニケーション回路などである。図１には、半導体装置１が周辺回路６及び７の２つの周辺回路を有する構成例が示されているが、半導体装置１の構成はこれに限られない。半導体装置１が有する周辺回路の数は、１つでも良いし、複数あっても良い。半導体装置１がＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）やマイクロコントローラである場合、半導体装置１は多数の周辺回路を有するのが通常である。また、図１では、周辺回路６及び７が、それぞれ１本の周辺割込み信号ＩＮＴＡ、ＩＮＴＢを共用割込みコントローラ１０に出力する構成例が示されているが、半導体装置１の構成はこれに限られない。１つの周辺回路が出力する周辺割込み信号は、１つでも良いし、複数でも良い。また、１つの周辺回路が出力する複数の周辺割込み信号のうち、一部の周辺割込み信号がプロセッサエレメント２、３、４、または５のいずれかに直接入力され、その他の周辺割込み信号が共用割込みコントローラ１０に入力される構成であっても良い。更に、ある周辺回路が出力する１以上の周辺割込み信号が全てプロセッサエレメント２、３、４、または５のいずれかに直接入力され、別の周辺回路が出力する１以上の周辺割込み信号が全て共用割込みコントローラ１０に入力される構成であっても良い。

バス８は、プロセッサエレメント２、３、４、及び５と、周辺回路６及び７と、共用割込みコントローラ１０と、を接続する。プロセッサエレメント２、３、４、及び５の各々は、周辺回路６が有するレジスタと、周辺回路７が有するレジスタと、共用割込みコントローラ１０が有するレジスタに対し、バス８を経由して書き込みを行うことができる。また、プロセッサエレメント２、３、４、及び５の各々は、周辺回路６が有するレジスタと、周辺回路７が有するレジスタと、共用割込みコントローラ１０が有するレジスタを、バス８を経由して読み出すことができる。図１には、プロセッサエレメント２、３、４、及び５と、周辺回路６及び７と、共用割込みコントローラ１０とが全てバス８に接続される構成例が示されているが、半導体装置１の構成はこれに限られない。半導体装置１は複数本のバスを有しても良いし、それら複数のバスが階層的に構成されても良い。

割込み用外部端子９は、プロセッサエレメント２、３、４、及び５に対して、半導体装置１の外部から割込みを要求するための端子である。割込み用外部端子９から割込みが要求されると、端子割込み信号ＩＮＴＰが、共用割込みコントローラ１０に入力される。図１には、半導体装置１が１つの割込み用外部端子を有する構成例が示されているが、半導体装置１の構成はこれに限られない。半導体装置１は、複数の割込み用外部端子を有しても良い。また、図１には、端子割込み信号ＩＮＴＰが共用割込みコントローラ１０に入力される構成例が示されているが、半導体装置１の構成はこれに限られない。例えば、端子割込み信号がプロセッサエレメント２、３、４、または５のいずれかに直接入力される構成であっても良い。また、半導体装置１が複数の端子割込み信号を有する場合、一部の端子割込み信号がプロセッサエレメント２、３、４、または５のいずれかに直接入力され、その他の端子割込み信号が共用割込みコントローラ１０に入力される構成であっても良い。

共用割込みコントローラ１０は、周辺回路６から出力される周辺割込み信号ＩＮＴＡと、周辺回路７から出力される周辺割込み信号ＩＮＴＢと、割込み用外部端子９からの端子割込み信号ＩＮＴＰとを受信し、プロセッサエレメント２、３、４、及び５に、それぞれ、割込み要求信号２４、３４、４４、及び５４を出力する。図１には、共用割込みコントローラ１０が周辺割込み信号２つと、端子割込み信号１つを受信する構成例が示されているが、半導体装置１の構成はこれに限られない。共用割込みコントローラ１０は、任意の数の周辺割込み信号と、任意の数の端子割込み信号を受信するよう構成され得る。

図２は、実施の形態１に係る共用割込みコントローラ１０及びプロセッサエレメント２、３、４、及び５の構成例を示すブロック図である。図２に示されるように、プロセッサエレメント２は、ＣＰＵ２１と割込みコントローラ２２とを備える。同様に、プロセッサエレメント３、４、及び５は、それぞれ、ＣＰＵ３１、４１、及び５１と、割込みコントローラ３２、４２、及び５２とを備える。

割込みコントローラ２２は、ＣＰＵ２１のみが処理する割込み信号２３と、共用割込みコントローラ１０から出力される割込み要求信号２４とを受信し、最も優先度の高い割込み要求をＣＰＵ２１に出力する。ＣＰＵ２１は、割込みコントローラ２２が出力する割込み要求を受け付けたことに応じて、割込み受理信号（以下、「ＡＣＫ信号」とも呼ぶことがある）２５を割込みコントローラ２２及び共用割込みコントローラ１０に通知する。割込み受理信号２５が活性化されると、後述する割込み要因レジスタ１１のビットのうち、受理された割込み信号に対応するビットがクリアされる。

同様に、割込みコントローラ３２は、ＣＰＵ３１のみが処理する割込み信号３３と、共用割込みコントローラ１０から出力される割込み要求信号３４とを受信し、最も優先度の高い割込み要求をＣＰＵ３１に出力する。ＣＰＵ３１は、割込みコントローラ３２が出力する割込み要求を受け付けたことに応じて、割込み受理信号３５を割込みコントローラ３２及び共用割込みコントローラ１０に通知する。割込みコントローラ４２は、ＣＰＵ４１のみが処理する割込み信号４３と、共用割込みコントローラ１０から出力される割込み要求信号４４とを受信し、最も優先度の高い割込み要求をＣＰＵ４１に出力する。ＣＰＵ４１は、割込みコントローラ４２が出力する割込み要求を受け付けたことに応じて、割込み受理信号４５を割込みコントローラ４２及び共用割込みコントローラ１０に通知する。割込みコントローラ５２は、ＣＰＵ５１のみが処理する割込み信号５３と、共用割込みコントローラ１０から出力される割込み要求信号５４とを受信し、最も優先度の高い割込み要求をＣＰＵ５１に出力する。ＣＰＵ５１は、割込みコントローラ５２が出力する割込み要求を受け付けたことに応じて、割込み受理信号５５を割込みコントローラ５２及び共用割込みコントローラ１０に通知する。

割込み信号２３は、ＣＰＵ２１のみによって処理される。同様に、割込み信号３３、４３、及び５３は、それぞれ、ＣＰＵ３１、ＣＰＵ４１、ＣＰＵ５１のみによって処理される。そのため、割込み信号２３、３３、４３、及び５３は、共用割込みコントローラ１０に入力されることなく、プロセッサエレメント２、３、４、及び５の各々に、直接入力される。割込み信号２３、３３、４３、及び５３は、それぞれ、任意の数の割込み信号を含む。例えば、割込み信号２３、３３、４３、及び５３の各々は、０本でも良いし、１本でも良いし、複数本であっても良い。また、割込み信号２３、３３、４３、及び５３が含む割込み信号の数は、互いに等しい数である必要はない。

共用割込みコントローラ１０は、割込み要因レジスタ１１と、優先度判定回路１２、１３、１４、１５、及び１６と、判定制御回路１７と、判定回路１８と、を備える。共用割込みコントローラ１０は、割り込み信号群７０の一部として、周辺回路６及び７から周辺割込み信号ＩＮＴＡ及びＩＮＴＢを受信する。また、共用割込みコントローラ１０は、割込み信号群７０の一部として、割込み用外部端子９から端子割込み信号ＩＮＴＰを受信する。共用割込みコントローラ１０は、受信した割込み信号群７０に基づいて、割込み要因レジスタ１１に、各ビットに対応する割込み信号が活性化されていることを示す値（例えば１）をセットする。

割込み要因レジスタ１１は、割込みが要求されているか否かを示すビットを複数有するレジスタである。割込み要因レジスタ１１の各ビットは、例えば、対応する割込み信号が活性化された場合に１を保持し、割込み信号が活性化されていない場合に０を保持する。割込み要因レジスタ１１にセットされた割込み要因は、優先度判定回路１２、１３、１４、１５、及び１６に通知される。上述したように、割込み要因レジスタ１１にセットされた割込み要因は、割込み受理信号２５が活性化されることにより、クリアされるように構成することができる。また、受理された割込み信号に対応する割込み要因レジスタ１１のビットは、ハードウェアにより自動でクリアしても良い。更に、割込み要因レジスタ１１にセットされた割込み要因は、割込み受理信号２５が活性化されたことに応じて処理される割込みルーチン内で、ソフトウェアによりクリアされるよう構成しても良い。また、割込みルーチン内で割込み要因を通知した周辺回路６または７にアクセスし、割込み信号を非活性にするためのレジスタ書き込みを行っても良い。

優先度判定回路１２は、ＣＰＵ２１に対して割込みを要求する複数の割込み要因の中から、割込み優先度が最も高い割込み要因を判定する回路である。優先度判定回路１２による判定結果は、割込み要求信号２４としてプロセッサエレメント２に送信される。同様に、優先度判定回路１３、１４、及び１５は、それぞれ、ＣＰＵ３１、４１、及び５１に対して割込みを要求する複数の割込み要因の中から、割込み優先度が最も高い割込み要因を判定する回路である。優先度判定回路１３、１４、及び１５による判定結果は、それぞれ、割込み要求信号３４、４４、及び５４として、プロセッサエレメント３、４、及び５に送信される。また、優先度判定回路１２は、割込み要求信号２４を、判定回路１８にも送信する。同様に、優先度判定回路１３、１４、及び１５は、それぞれ、割込み要求信号３４、４４、及び５４を、判定回路１８にも送信する。

割込み要求信号２４、３４、４４、及び５４は、それぞれ、割込み要因が発生していることを示すＲＥＱ信号を含む。また、割込み要求信号２４、３４、４４、及び５４は、更にサイドバンド信号を含んでも良い。サイドバンド信号は、例えば、ＲＥＱ信号を活性化する要因となっている割込み要因の割込み優先度を示す信号である。また、サイドバンド信号は、ＲＥＱ信号を活性化する要因となっている割込み要因の種類を識別する信号を更に含んでも良い。

共用割込みコントローラ１０は、冗長な優先度判定回路１６を備える。優先度判定回路１６は、優先度判定回路１２、１３、１４、または１５と同一の入力信号を受信し、同一の処理をする回路である。

判定制御回路１７は、優先度判定回路１２、１３、１４、及び１５の中から、１つの優先度判定回路をチェック対象回路として選択する回路である。判定制御回路１７は、いずれの優先度判定回路が選択されたかを示す信号（「チェック対象選択信号」と呼ぶ場合がある）を、優先度判定回路１６と、判定回路１８と、に出力する。優先度判定回路１６は、判定制御回路１７から受信するチェック対象選択信号に基づいて、チェック対象回路と同一の処理を行う。

判定回路１８は、チェック対象回路と優先度判定回路１６との処理結果を比較して、チェック対象回路に故障が発生しているか否かを判定する回路である。判定回路１８は、割込み要求信号２４、３４、４４、及び５４と、チェック対象選択信号とを受信する。判定回路１８は、チェック対象選択信号に基づいて、優先度判定回路１６が出力する割込み要求信号６４と、チェック対象回路が出力する割込み要求信号とを比較する。チェック対象回路が出力する割込み要求信号は、割込み要求信号２４、３４、４４、または５４のいずれかである。優先度判定回路１６が出力する割込み要求信号６４と、チェック対象回路が出力する割込み要求信号とが一致すれば、チェック対象回路は正常に動作していると判断される。優先度判定回路１６の出力する割込み要求信号６４と、チェック対象回路の出力する割込み要求信号とが不一致であれば、チェック対象回路に故障があり、正常動作していないと判断され、エラー信号１９（ＥＲＲ）が出力される。半導体装置１は、エラー信号１９を検出したことに応じて、機能安全のために要求される所望の制御を行うことが可能である。

図３は、実施の形態１に係る優先度判定回路１２の構成例を示すブロック図である。図３に示されるように、優先度判定回路１２はアービタ（調停回路）１２３を備える。優先度判定回路１２は、共用割込みコントローラ１０が備えるレジスタ１２１から、割込み要因レジスタ１１に割り当てられる各割込み要因について、いずれのＣＰＵに割込みを要求するかを示す信号を受信する。また、優先度判定回路１２は、共用割込みコントローラ１０が備えるレジスタ１２２から、割込み要因レジスタ１１に割り当てられる各割込み要因の割込み優先度を示す信号を受信する。更に、優先度判定回路１２は、割込み要因レジスタ１１から、割込み要因レジスタ１１に割り当てられる各割込み要因が発生しているか否かを示す信号を受信する。なお、図３には、優先度判定回路１２の構成例が示されるが、優先度判定回路１３、１４、１５、及び１６の構成も同様である。したがって、レジスタ１２１と、レジスタ１２２と、割込み要因レジスタ１１のそれぞれから出力される信号は、優先度判定回路１２、１３、１４、１５、及び１６に入力される。このため、優先度判定回路１２、１３、１４、１５、及び１６は、レジスタ１２１と、レジスタ１２２と、割込み要因レジスタ１１のそれぞれに関して、単一の設定に基づいて動作する。その結果、チェック対象回路と優先度判定回路１６は、いずれにも故障がなければ、同一の動作をする。

レジスタ１２１は、割込み要因レジスタ１１に割り当てられる各割込み要因について、いずれのＣＰＵに割込みを要求するかを設定するレジスタである。例えば、図２に示されるようにＣＰＵを４つ備える場合、レジスタ１２１は、各割込み要因毎に、割込みを要求するＣＰＵを指定するためのフィールド（図示しない。以下、「ＣＰＵ指定フィールド」とも呼ぶ）を２ビットずつ備える。例えば、ＣＰＵ指定フィールドが２’Ｂ００の場合、ＣＰＵ２１を、ＣＰＵ指定フィールドが２’Ｂ０１の場合、ＣＰＵ３１を、ＣＰＵ指定フィールドが２’Ｂ１０の場合、ＣＰＵ４１を、ＣＰＵ指定フィールドが２’Ｂ１１の場合、ＣＰＵ５１が指定される。なお、割込みを要求するＣＰＵの指定方法は、上述のＣＰＵ指定フィールドに限られない。

レジスタ１２２は、割込み要因レジスタ１１に割り当てられる各割込み要因について、ＣＰＵへ割込みを通知する際の割込み優先度を設定するためのレジスタである。例えば、レジスタ１２２は、１つの割込み要因について、４ビットを用いて優先度の設定を行う。割込み優先度１５に対して０ｘＦ、割込み優先度１４に対して０ｘＥ、割込み優先度１に対して０ｘ１を割り当てる。割込み優先度０は、割込み要求をＣＰＵに通知しないのと同義の設定である。

なお、割込み優先度の設定方法は、上述の方法に限られない。例えば、各割込み要因毎に６ビットを備え、割込み優先度の高い順に６４、６３、６２、…、２、１の６４段階の優先度を設定できるようにしても良い。この場合、例えば、６’Ｈ００が優先度６４を、６’Ｈ３Ｆが優先度６３を、６’Ｈ０１が優先度１を示すものと定めることができる。

アービタ（調停回路）１２３は、レジスタ１２１、レジスタ１２２の設定に基づいて、ＣＰＵに優先的に通知すべき割込み要因を１つ決定するための勝ち抜き回路である。例えば、周辺割込み信号ＩＮＴＡの割込み優先度が１０であり、周辺割込み信号ＩＮＴＢの割込み優先度が２であり、かつ、ＩＮＴＡ及びＩＮＴＢが共に割込み要因レジスタ１１にセットされている場合、より高い割込み優先度を有するＩＮＴＡがＣＰＵに通知される。最も高い割込み優先度を有する複数の割込み信号がアービタ（調停回路）１２３に入力されている場合、アービタ（調停回路）１２３は、予め決められた優先度にしたがって１つの割込み要因を選択し、割込み要求信号２４として出力する。換言すると、アービタ（調停回路）１２３は、レジスタ１２２により設定可能な割込み優先度と、予めハードウェアで決められた優先度に基づいて、１つの割込み要因を選択し、割込み要求信号２４として出力する。

図４は、実施の形態１に係る判定回路１８の構成例を示すブロック図である。図４に示されるように、判定回路１８は、選択回路１８１と、比較器１８２とエラー出力部１８３とを備える。

選択回路１８１は、判定制御回路１７が出力するチェック対象選択信号に基づいて、優先度判定回路１２、１３、１４、及び１５が出力する割込み要求信号２４、３４、４４、及び５４のいずれかを選択して、選択された割込み要求信号１８４を比較器１８２に出力する回路である。

比較器１８２は、更に、優先度判定回路１６が出力する割込み要求信号６４を受信する。比較器１８２は、選択回路１８１により選択された割込み要求信号１８４と、割込み要求信号６４とを比較する。比較器１８２は、比較結果をエラー出力部１８３に出力する。

エラー出力部１８３は、比較器１８２が出力する比較結果に基づいて、エラー信号（ＥＲＲ）１９を出力する。

（動作）
図５は、半導体装置１の動作を示すフローチャートである。半導体装置１を起動（ステップＳ１１）した後、ＣＰＵ２１、ＣＰＵ３１、ＣＰＵ４１、またはＣＰＵ５１が、レジスタ１２１及びレジスタ１２２を、それぞれ設定する（ステップＳ１２）。

続いて、判定制御回路１７は、割込み要求信号２４、３４、４４、及び５４が活性化されているか否かを、割込み要求信号に含まれるＲＥＱ信号に基づいて判定する（ステップＳ１３）。いずれの割込み要求信号も活性化されていない場合（ステップＳ１３：ＮＯ）には、判定制御回路１７は、優先度判定回路１２、１３、１４、及び１５を巡回チェックするよう制御する（ステップＳ１４）。一方、割込み要求信号２４、３４、４４、及び５４のいずれかが活性化されている場合（ステップＳ１３：ＹＥＳ）、判定制御回路１７は、活性化されている割込み要求信号が１つか否かを、割込み要求信号に含まれるＲＥＱ信号に基づいて判定する（ステップＳ１６）。

活性化されている割込み要求信号が１つである場合（ステップＳ１６：ＹＥＳ）、判定制御回路１７は、活性化されている割込み要求信号を出力している優先度判定回路（「アクティブな優先度判定回路」とも呼ぶ）を、チェック対象回路とするよう制御する。換言すると、判定制御回路１７は、チェック対象選択信号として、活性化されている割込み要求信号を出力している優先度判定回路（アクティブな優先度判定回路）を識別できる情報を出力する。優先度判定回路１６と判定回路１８は、判定制御回路１７が出力するチェック対象選択信号に基づいて、チェック対象回路の動作をチェックする（ステップＳ１７）。一方、活性化されている割込み要求信号が複数である場合（ステップＳ１６：ＮＯ）、判定制御回路１７は、活性化されている割込み要求信号を出力している複数の優先度判定回路を、巡回的にチェック対象回路とするよう制御する（ステップＳ１８）。換言すると、活性化されている割込み要求信号が複数である場合（ステップＳ１６：ＮＯ）、判定制御回路１７は、複数のアクティブな優先度判定回路を、巡回的にチェック対象回路とするよう制御する（ステップＳ１８）。

ステップＳ１４、ステップＳ１７、及びステップＳ１８にて優先度判定回路のチェックを行った後、半導体装置１の全処理が終了していない場合（ステップＳ１５：ＮＯ）、引き続きステップＳ１３以後の処理が繰り返される。一方、ステップＳ１４、ステップＳ１７、及びステップＳ１８にて優先度判定回路のチェックを行った後、半導体装置１の全処理が終了した場合（ステップＳ１５：ＹＥＳ）には、処理を終了する。

図６は、割込み信号群７０のうち、ＩＮＴＡのみが活性化されている場合の半導体装置１の動作例を示すタイミングチャートである。図６の動作例では、共用割込みコントローラ１０が受信する割込み信号群７０のうち、１つの周辺割込み信号ＩＮＴＡが活性化されている。周辺割込み信号ＩＮＴＡは、レジスタ１２１によって、ＣＰＵ２１に通知することが許可されている。一方、周辺割込み信号ＩＮＴＡは、レジスタ１２１によって、ＣＰＵ３１に通知しない設定とされている。同様に、ＩＮＴＡは、ＣＰＵ４１及びＣＰＵ５１に通知しない設定とされている。

共用割込みコントローラ１０がＩＮＴＡを受信すると、割込み要因レジスタ１１のＩＮＴＡに対応するビットに、ＩＮＴＡを受信したことを示す情報がセットされる。優先度判定回路１２は、割込み要因レジスタ１１にセットされた情報に基づいて、サイクルＴ３、Ｔ４、及びＴ５で割込み要求信号２４を活性化する。より具体的には、優先度判定回路１２は、ＲＥＱ信号を活性化すると同時に、サイドバンド信号として値Ｐを出力する。一方、優先度判定回路１３、１４、及び１５は、それぞれ、割込み要求信号３４、４４、及び５４を活性化しない。より具体的には、優先度判定回路１３、１４、及び１５は、サイクルＴ３、Ｔ４、及びＴ５で、割込み要求信号３４、４４、及び５４に含まれるＲＥＱ信号を活性化しない。

優先度判定回路１２が割込み要求信号２４を活性化していない期間において、判定制御回路１７は、優先度判定回路１２、１３、１４、及び１５を巡回しながら、チェック対象回路として選択する。図６の動作例では、割込み要求信号２４は、サイクルＴ３からＴ５までの間、活性化されている。そのため、サイクルＴ１及びＴ２において、判定制御回路１７は、優先度判定回路１２及び１３を、順次、チェック対象回路として選択する。

仮にサイクルＴ３において割込み要求信号２４が活性化されていない場合、判定制御回路１７は、優先度判定回路１４をチェック対象回路として選択する。しかし、図６の動作例ではサイクルＴ３において割込み要求信号２４が活性化されている。そのため、判定制御回路１７は、割込み要求信号２４を出力しているＣＰＵ２１に対応する優先度判定回路１２をチェック対象回路として選択する。そして、優先度判定回路１２が割込み要求信号２４を活性化しているサイクルＴ３からＴ５までの期間において、判定制御回路１７は、優先度判定回路１２を継続してチェック対象回路として選択する。ＣＰＵ２１は、割込み要求信号２４を受け付け、サイクルＴ５において、割込み受理信号２５を共用割込みコントローラ１０に通知する。割込み受理信号２５が活性化されると、共用割込みコントローラ１０の割込み要因レジスタ１１のビットのうち、受理された割込み信号（ここではＩＮＴＡ）に対応するビットがクリアされる。なお、受理された割込み信号に対応する割込み要因レジスタ１１のビットは、ハードウェアにより自動でクリアしても良い。また、割込み受理信号２５が活性化されたことに応じて処理される割込みルーチン内で、ソフトウェアにより、割込み要因レジスタ１１のＩＮＴＡに対応するビットをクリアしても良い。更に、割込みルーチン内でＩＮＴＡを通知した周辺回路６にアクセスし、周辺割込み信号ＩＮＴＡを非活性にするためのレジスタ書き込みを行っても良い。

サイクルＴ６からＴ１０においては、割込み要求信号２４、３４、４４、及び５４のいずれも活性化されない。このため判定制御回路１７は、サイクルＴ６において、優先度判定回路１２の次の優先度判定回路である、優先度判定回路１３を、チェック対象回路として選択する。その後、サイクルＴ７からＴ１０において、判定制御回路１７は、優先度判定回路１４、１５、１２、１３を、順次、チェック対象回路として選択する。即ち、優先度判定回路１２が割込み要求信号２４を活性化していない期間において、判定制御回路１７は、優先度判定回路１２、１３、１４、及び１５を巡回しながら、チェック対象回路として選択する。

続いて、図７を用いて、共用割込みコントローラ１０に対して入力される割込み信号群７０のうち、２つの周辺割込み信号ＩＮＴＡ、及びＩＮＴＢが活性化されている場合の半導体装置１の動作について説明する。図７は、複数の割込み要因が活性化されている場合の半導体装置１の動作例を示すタイミングチャートである。図７に示される動作例では、共用割込みコントローラ１０が受信する割込み信号群７０のうち、周辺割込み信号ＩＮＴＡ及びＩＮＴＢが活性化されている。ＩＮＴＡはＣＰＵ２１に対して通知することが許可され、ＣＰＵ３１、４１、及び５１に対して通知しない設定とされている。また、ＩＮＴＢはＣＰＵ３１に対して通知することが許可され、ＣＰＵ２１、４１、及び５１に対して通知しない設定とされている。割込みを通知するか通知しないかは、レジスタ１２１によって設定される。

共用割込みコントローラ１０が割込み要求信号２４、３４、４４、及び５４のうち複数の割込み要求信号を活性化している期間では、判定制御回路１７は、活性化されている割込み要求信号を出力している優先度判定回路間でチェック対象回路を巡回遷移する。図７に示される動作例では、共用割込みコントローラ１０は、周辺割込み信号ＩＮＴＡ及びＩＮＴＢが活性化されていることに応じて、サイクルＴ３からＴ５の間、割込み要求信号２４、３４を活性化している。そのため、判定制御回路１７は、サイクルＴ３からＴ５の間、割込み要求信号２４を出力する優先度判定回路１２と、割込み要求信号３４を出力する優先度判定回路１３を巡回してチェック対象回路として選択する。

割込み要求信号２４、３４、４４、及び５４は、ＣＰＵ２１、３１、４１、または５１に受け付けられるまで変化し得る。例えば、割込み信号群７０のうち、非活性であった割込み信号が新たに活性化されることにより、割込み要求信号２４、３４、４４、及び５４に含まれるサイドバンド信号の値は変化し得る。そのため、割込み要求信号２４、３４、４４、及び５４のＲＥＱ信号が活性化されている期間に１度だけチェック対象回路をチェックするのでは、動作監視として十分でない。そこで、ＲＥＱ信号が活性化されている間、判定制御回路１７は、割込み要求信号を活性化している優先度判定回路間を巡回遷移し続ける。

（効果）
実施の形態１に係る半導体装置１によれば、共有割込みコントローラ１０は、優先度判定回路１６と、判定制御回路１７と、判定回路１８と、を有する。判定制御回路１７は、優先度判定回路１２、１３、１４、及び１５が出力する割込み要求信号２４、３４、４４、及び５４を受信する。判定制御回路１７は、割込み要求信号が活性化されている場合には、活性化された割込み要求信号を出力する優先度判定回路をチェック対象回路とする。また、判定制御回路１７は、割込み要求信号２４、３４、４４、及び５４のいずれも活性化されていない場合には、優先度判定回路１２、１３、１４、及び１５をチェック対象回路として巡回チェックする。このため、実施の形態１に係る半導体装置１によれば、比較例２と比較して、割込みコントローラ内の優先度判定回路の故障を、動作監視の必要性に応じて迅速に検出することができる。また、半導体装置１は、ＣＰＵの数に応じて優先度判定回路が４つあるにもかかわらず、１つのチェッカ回路１６によって、優先度判定回路１２、１３、１４、及び１５の故障を検出することができる。したがって、半導体装置１は、比較例１と比較して、ハードウェア量の増大を抑制しつつ、優先度判定回路の故障を検出することができる。また、実施の形態１によれば、ＣＰＵの数が増える程、ハードウェア量の抑制効果は大きくなる。

次に、実施の形態１で検出できる優先度判定回路の故障モードについて説明する。優先度判定回路の故障モードとして、３つの故障モードが想定可能である。第１の故障モードは、特定の割込み要因によりＣＰＵに対して活性化された割込み要求が出続ける故障モードである。第１の故障モードは、優先度判定回路が出力するＲＥＱ信号が、活性化されていることを示す値（例えば、１）に固定される故障や、サイドバンド信号がある値に固定される故障に起因して生じ得る。第２の故障モードは、特定の割込み要因について、期待に反して割込み要求信号が出力されなくなる故障モードである。第２の故障モードは、優先度判定回路が出力するＲＥＱ信号が活性化されていないことを示す値（例えば、０）に固定される故障に起因して生じ得る。また、サイドバンド信号が割込み要因の種別を示す場合、第２の故障モードは、サイドバンド信号が固定される故障に起因しても生じ得る。第３の故障モードは、複数の割込み要因に基づく割込み要求が、期待に反して、入れ替わりながら出力される故障モードである。第３の故障モードは、優先度判定回路内に故障が生じた結果、サイドバンド信号に含まれる優先度を示す信号や、割込み要因の種別を示す信号が、ＲＥＱ信号のアサート中に、変化してしまう故障モードである。ＣＰＵが割込みを受理して割込み受理信号を送信することにより、割込み要因レジスタ１１の対応ビットがクリアされてしまう場合、故障の影響が消失してしまう。そのため、第３の故障モードが顕在化する期間が短くなり、第３の故障モードを検出することが困難となる。また、第３の故障モードを検出するためには、全ての割込み要因の検出状況を確認しなければならないこと、及び、第３の故障モードが時間変化の影響を受けやすいことから、検出が困難である。

本実施の形態に係る共用割込みコントローラ１０は、割込み要求信号２４、３４、４４、及び５４が活性化されていないときは、優先度判定回路１２、１３、１４、及び１５を巡回チェックしているので、第２の故障モードを検出することが可能である。また、割込み要求信号２４、３４、４４、または５４が活性化されている場合には、割込み要求信号を活性化している優先度判定回路を優先してチェック対象回路として選択するため、第１の故障モード、及び第３の故障モードを検出することが可能である。更に、実施の形態１に係る半導体装置１は、割込み要求信号を活性化している優先度判定回路を優先してチェック対象回路として選択するため、誤った割込み要求信号を受理してしまったＣＰＵの処理をいち早く止めることが可能である。また、割込み要求信号を活性化している優先度判定回路を優先してチェック対象回路として選択するため、実施の形態１に係る半導体装置１は、顕在化期間の短い第３の故障モードを検出できる確率を向上させることができる。即ち、単純に全ての優先度判定回路を巡回してチェックする場合には、ＣＰＵの数が増えるほど、第３の故障モードを検出できる確率が下がる。しかし、実施の形態１に係る判定制御回路１７は、割込み要求信号を活性化している優先度判定回路を優先してチェック対象回路として選択する。そのため、実施の形態１に係る半導体装置１は、第３の故障モードを検出する確率を向上させることができる。

［実施の形態２］
次に実施の形態２について説明する。図８は、実施の形態２に係る半導体装置１Ａの構成例を示すブロック図である。実施の形態２に係る半導体装置１Ａは、実施の形態１に係る半導体装置１と比較して、優先度判定回路１２Ａ、１３Ａ、１４Ａ、及び１５Ａから判定制御回路１７Ａに、複数割込み検出信号２６、３６、４６、及び５６が出力される点で異なる。また、実施の形態２に係る半導体装置１Ａは、実施の形態１に係る半導体装置１と比較して、判定制御回路１７Ａが、割込み要求信号２４、３４、４４、及び５４に加えて複数割込み検出信号２６、３６、４６、及び５６をも参照してチェック対象回路を選択する点で異なる。これ以外の構成及び動作については、実施の形態１で説明した半導体装置１と同様であるので、同一の構成については同一の符号を付し、重複した説明は省略する。

実施の形態２に係る優先度判定回路１２Ａ、１３Ａ、１４Ａ、及び１５Ａは、それぞれ、対応するＣＰＵについて割込み要因を複数受信しているか否かを示す複数割込み検出信号２６、３６、４６、及び５６を出力する。

図９は、実施の形態２に係る優先度判定回路１２Ａの構成例を示すブロック図である。優先度判定回路１２Ａは、複数割込み検出回路１２４を備える。複数割込み検出回路１２４は、各割込み要因について、いずれのＣＰＵに割込みを要求するかを設定するレジスタ１２１と、割込み要因レジスタ１１が示す周辺割込み信号、及び端子割込み信号の受信状況とに基づいて、複数の割込み要因が発生しているか否かを示す複数割込み判定信号２６を出力する。優先度判定回路１２ＡがＩＮＴＡ及びＩＮＴＢを受信している場合を例に、複数割込み検出回路１２４について説明する。レジスタ１２１の設定により、ＩＮＴＡがＣＰＵ２１へ通知されるよう設定され、ＩＮＴＢがＣＰＵ３１に通知されるよう設定されている場合には、複数割込み検出回路１２４は、１つの割込み要因を検出したことを示す信号（例えば、０）を複数割込み判定信号２６として出力する。一方、レジスタ１２１の設定により、ＩＮＴＡがＣＰＵ２１へ通知されるよう設定され、ＩＮＴＢもＣＰＵ２１へ通知されるよう設定されている場合には、複数割込み検出回路１２４は、複数の割込み要因を検出したことを示す信号（例えば、１）を複数割込み判定信号２６として出力する。

判定制御回路１７Ａは、割込み要求信号２４、３４、４４、及び５４に加えて複数割込み検出信号２６、３６、４６、及び５６をも受信する。割込み要求信号を活性化している優先度判定回路が複数ある場合、判定制御回路１７Ａは、複数割込み検出信号を活性化している優先度判定回路を、複数割込み検出信号を活性化していない優先度判定回路より優先して、チェック対象回路とする制御を行う。

（動作）
図１０は、実施の形態２に係る半導体装置１Ａの動作例を示すタイミングチャートである。図１０の動作例では、レジスタ１２１により、ＩＮＴＡはＣＰＵ２１へ通知され、ＣＰＵ３１、ＣＰＵ４１及びＣＰＵ５１に通知されないよう設定されている。ＩＮＴＢは、ＣＰＵ３１へ通知するよう設定され、ＣＰＵ２１、ＣＰＵ４１、及びＣＰＵ５１に通知されないよう設定されている。ＩＮＴＰは、ＣＰＵ３１に通知されるよう設定され、ＣＰＵ２１、ＣＰＵ４１、及びＣＰＵ５１に通知されないよう設定されている。優先度判定回路１４Ａ及び１５Ａは、サイクルＴ１からＴ１０までの間、それぞれ、割込み要求信号４４及び５４を活性化しない。そのため、図１０では、優先度判定回路１４Ａ及び優先度判定回路１５Ａに関係する信号は省略されている。

優先度判定回路１２Ａ、１３Ａ、１４Ａ及び１５Ａが、それぞれ、割込み要求信号２４、３４、４４、及び５４を活性化していない期間において、判定制御回路１７Ａは、優先度判定回路１２Ａ、１３Ａ、１４Ａ、及び１５Ａを巡回しながら、チェック対象回路として選択する。図１０の動作例では、割込み要求信号２４は、サイクルＴ３からＴ６までの間、活性化されている。また、割込み要求信号３４は、サイクルＴ３からＴ８までの間、活性化されている。そのため、サイクルＴ１及びＴ２において、判定制御回路１７Ａは、優先度判定回路１２Ａ及び１３Ａを、順次、チェック対象回路として選択する。

仮にサイクルＴ３において割込み要求信号２４及び３４が活性化されていない場合、判定制御回路１７Ａは、優先度判定回路１４Ａをチェック対象回路として選択する。しかし、図１０に示されるように、サイクルＴ３において、割込み要求信号２４及び３４が活性化されている。そのため、判定制御回路１７Ａは、優先度判定回路１４Ａをチェック対象回路として選択しない。そして、優先度判定回路１２Ａが出力する複数割込み検出信号２６は活性化されておらず、優先度判定回路１３Ａが出力する複数割込み検出信号３６は活性化されているため、優先度判定回路１３Ａを優先して、チェック対象回路として選択する。判定制御回路１７Ａは、複数割込み検出信号３６が活性化されているサイクルＴ３からＴ５までの間、優先度判定回路１３Ａをチェック対象回路として選択する。

ＩＮＴＢがＣＰＵ３１に受理されて、割込み要因レジスタ１１内に保持されていたＩＮＴＢの割込み要因がクリアされると、優先度判定回路１３Ａは、ＩＮＴＰのみを受信することになる。そのため、割込み受理信号３５を受信した次サイクルであるサイクルＴ６において、複数割込み検出信号３６は非活性とされる。サイクルＴ６では複数割込み検出信号２６、３６、４６、及び５６は、いずれも活性化されていない。また、サイクルＴ６では、割込み要求信号２４及び３４がともに活性化されている。したがって、サイクルＴ６では判定制御回路１７Ａは、優先度判定回路１２Ａ及び１３Ａを巡回チェックするよう制御を行う。サイクルＴ５では優先度判定回路１３Ａをチェック対象回路として選択しているため、判定制御回路１７Ａは、サイクルＴ６で優先度判定回路１２Ａをチェック対象回路として選択する。

サイクルＴ７及びＴ８では、複数割込み検出信号２６、３６、４６、及び５６は、いずれも活性化されていない。また、サイクルＴ７及びＴ８では、割込み要求信号３４のみが活性化されており、割込み要求信号２４、４４、及び５４は活性化されていない。したがって、サイクルＴ７及びＴ８では、判定制御回路１７Ａは、優先度判定回路１３Ａをチェック対象回路として選択する。

サイクルＴ９及びＴ１０では、割込み要求信号２４、３４、４４、及び５４は、いずれも活性化されていない。したがって、サイクルＴ９及びＴ１０では、判定制御回路１７Ａは、優先度判定回路１２Ａ、１３Ａ、１４Ａ、及び１５Ａを巡回して、チェック対象回路として選択する。サイクルＴ８では、判定制御回路１７Ａは、優先度判定回路１３Ａをチェック対象回路として選択していたため、サイクルＴ９では、優先度判定回路１４Ａをチェック対象回路として選択する。サイクルＴ１０では、判定制御回路１７Ａは、優先度判定回路１５Ａをチェック対象回路として選択する。

なお、複数割込み検出信号２６、３６、４６、及び５６のうち、２以上が活性化されている場合には、判定制御回路１７Ａは、これらを活性化している複数の優先度判定回路を巡回して、順次、チェック対象回路として選択する。

（効果）
第３の故障モードは、複数の割込み要因が活性化されている場合にのみ発生しうる。したがって、複数割込み検出信号を活性化していない優先度判定回路をチェック対象回路から除外し、複数割込み検出信号を活性化している優先度判定回路を優先することにより、顕在化する期間の短い第３の故障モードを検出できる確率が上がる。本実施の形態によれば、半導体装置１Ａの判定制御回路１７Ａは、割込み要求信号２４、３４、４４、及び５４に加えて、更に、複数割込み検出信号２６、３６、４６、及び５６を受信する。そのため、実施の形態２に係る半導体装置１Ａは、顕在化する期間の短い第３の故障モードを検出できる確率を更に向上させることができる。

以上、本発明によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。

１、１Ａ 半導体装置
２、３、４、５ プロセッサエレメント
６、７ 周辺回路
８ バス
９ 割込み用外部端子
１０ 共用割込みコントローラ
１１ 割込み要因レジスタ
１２、１２Ａ、１３、１３Ａ、１４、１４Ａ、１５、１５Ａ 優先度判定回路
１６、１６Ａ 優先度判定回路（チェッカ回路）
１７、１７Ａ 判定制御回路
１８ 判定回路
１９ エラー信号（ＥＲＲ）
２１、３１、４１、５１ ＣＰＵ
２２、３２、４２、５２ 割込みコントローラ
２３、３３、４３、５３ 割込み信号
２４、３４、４４、５４、６４ 割込み要求信号
２５、３５、４５、５５ 割込み受理信号
２６、３６、４６、５６ 複数割込み検出信号
７０ 割込み信号群
１２１、１２２ レジスタ
１２３ アービタ（調停回路）
１２４ 複数割込み検出回路
１８１ 選択回路
１８２ 比較器
１８３ エラー出力部
１８４ 割込み要求信号
ＩＮＴＡ、ＩＮＴＢ 周辺割込み信号
ＩＮＴＰ 端子割込み信号

Claims (17)

1. 第１の割込み要求信号を受信する第１のプロセッサエレメントと、
   第２の割込み要求信号を受信する第２のプロセッサエレメントと、
   複数の割込み信号を受信して、前記第１のプロセッサエレメントに前記第１の割込み要求信号を出力する第１の優先度判定回路と、
   前記複数の割込み信号を受信して、前記第２のプロセッサエレメントに前記第２の割込み要求信号を出力する第２の優先度判定回路と、
   前記第１の優先度判定回路と前記第２の優先度判定回路の故障を検出するためのチェッカ回路と、
   前記第１の優先度判定回路または前記第２の優先度判定回路のいずれかをチェック対象回路として選択する制御回路と、を具備し、
   前記制御回路は、前記第１の割込み要求信号と、前記第２の割込み要求信号とを受信し、前記第１の割込み要求信号と前記第２の割込み要求信号に基づいて、前記チェック対象回路を選択する、
   半導体装置。
2. 前記第１の割込み要求信号および前記第２の割込み要求信号は、それぞれ、割込み要因が発生していることを示す信号を含む、
   請求項１に記載の半導体装置。
3. 前記第１の割込み要求信号および前記第２の割込み要求信号は、それぞれ、前記割込み要因の優先度を示す信号を更に含む、
   請求項２に記載の半導体装置。
4. 前記第１の割込み要求信号および前記第２の割込み要求信号は、それぞれ、前記割込み要因の種類を識別する信号を更に含む、
   請求項２に記載の半導体装置。
5. 前記制御回路は、前記第１の割込み要求信号および前記第２の割込み要求信号が活性化されていない場合、前記第１の優先度判定回路と前記第２の優先度判定回路を、順次、前記チェック対象回路として選択する、
   請求項１から請求項４までのいずれか１項に記載の半導体装置。
6. 前記制御回路は、前記第１の割込み要求信号が活性化されている場合には、前記第１の優先度判定回路を前記チェック対象回路として選択する、
   請求項１から請求項５までのいずれか１項に記載の半導体装置。
7. 前記制御回路は、前記第１の割込み要求信号と前記第２の割込み要求信号とが活性化されている場合には、前記第１の優先度判定回路と前記第２の優先度判定回路を、順次、前記チェック対象回路として選択する、
   請求項１から請求項６までのいずれか１項に記載の半導体装置。
8. 前記第１の優先度判定回路は、２以上の割込み信号を受信しているか否かを判定する第１の検出回路を備え、前記第１の検出回路は、複数の割込み信号を受信しているか否かを示す第１の検出信号を前記制御回路に出力し、
   前記第２の優先度判定回路は、２以上の割込み信号を受信しているか否かを判定する第２の検出回路を備え、前記第２の検出回路は、複数の割込み信号を受信しているか否かを示す第２の検出信号を前記制御回路に出力し、
   前記制御回路は、前記第１の検出信号が活性化されている場合には、前記第１の優先度判定回路を前記チェック対象回路とする、
   請求項１から請求項６までのいずれか１項に記載の半導体装置。
9. 前記制御回路は、前記第１の検出信号と前記第２の検出信号がともに活性化されている場合には、前記第１の優先度判定回路と前記第２の優先度判定回路を、順次、前記チェック対象回路として選択する、
   請求項８に記載の半導体装置。
10. Ｎ個（Ｎは、Ｎ≧２の自然数）のプロセッサエレメントと、
    複数の割込み信号を受信して、前記Ｎ個のプロセッサエレメントに対してＮ組の割込み要求信号を出力するＮ個の優先度判定回路と、
    前記Ｎ個の優先度判定回路のいずれかと同一の処理を行い割込み要求信号を出力するチェッカ回路と、
    前記Ｎ個の優先度判定回路が出力する前記Ｎ組の割込み要求信号を受信して、前記Ｎ組の割込み要求信号に基づいて、前記Ｎ個の優先度判定回路のいずれかをチェック対象回路として選択する制御回路と、
    前記チェック対象回路が出力する前記割込み要求信号と、前記チェッカ回路が出力する割込み要求信号とを比較し、比較結果に基づいてエラー信号を出力する判定回路と、を具備する、
    半導体装置。
11. 前記Ｎ組の割込み要求信号がいずれも活性化されていない場合には、前記制御回路は、前記Ｎ個の優先度判定回路を、順次、前記チェック対象回路として選択し、
    前記Ｎ組の割込み要求信号のいずれか１組が活性化されている場合には、前記制御回路は、前記活性化された割込み要求信号を出力する前記優先度判定回路を、前記チェック対象回路として選択し、
    前記Ｎ組の割込み要求信号のうちＭ（Ｍは、Ｎ≧Ｍ≧２の自然数）組の割込み要求信号が活性化されている場合には、前記制御回路は、前記活性化されたＭ組の割込み要求信号を出力するＭ個の優先度判定回路を、順次、前記チェック対象回路として選択する、
    請求項１０に記載の半導体装置。
12. 前記Ｎ個の優先度判定回路は、２以上の割込み信号を受信しているか否かを判定するＮ個の検出回路を更に含み、前記優先度判定回路は、それぞれ、前記検出回路を含むものとされ、
    前記Ｎ個の検出回路は、それぞれに対応する前記優先度判定回路が２以上の割込み信号を受信しているか否かを示す検出信号を前記制御回路に出力し、
    Ｎ組の前記検出信号のいずれか１組が活性化されている場合には、前記制御回路は、前記活性化された検出信号を出力する前記優先度判定回路を、前記チェック対象回路として選択し、
    Ｎ組の前記検出信号のうち、Ｌ（Ｌは、Ｎ≧Ｌ≧２、かつ、Ｍ≧Ｌの自然数）組の検出信号が活性化されている場合には、前記制御回路は、前記活性化されたＬ組の検出信号を出力するＬ個の前記優先度判定回路を前記チェック対象回路として選択する、
    請求項１０または請求項１１に記載の半導体装置。
13. 複数のプロセッサエレメントと、複数の優先度判定回路と、チェッカ回路と、を具備する半導体装置の動作方法であって、前記動作方法は、
    前記複数の優先度判定回路の各々に対応する前記プロセッサエレメントに対して割込み要求信号を出力するステップと、
    前記複数の優先度判定回路のいずれかをチェック対象回路として選択するステップと、
    前記選択するステップの選択結果に基づいて、前記チェッカ回路に、前記チェック対象回路と同一の処理を実行させるステップと、
    前記チェック対象回路が出力する前記割込み要求信号と、前記チェッカ回路が出力する割込み要求信号とを比較するステップと、
    前記比較するステップの比較結果に基づいてエラー信号を出力するステップと、
    を含み、
    前記選択するステップは、活性化された割込み要求信号を出力する前記優先度判定回路を前記チェック対象回路として選択するステップを更に含む、
    半導体装置の動作方法。
14. 前記選択するステップは、活性化された割込み要求信号が出力されない場合、前記複数の優先度判定回路を、順次、前記チェック対象回路として選択するステップを含む、
    請求項１３に記載の半導体装置の動作方法。
15. 前記選択するステップは、前記活性化された割込み要求信号が２以上である場合には、前記活性化された割込み要求信号を出力する優先度判定回路を、順次、前記チェック対象回路として選択するステップを更に含む、
    請求項１４に記載の半導体装置の動作方法。
16. 前記複数の優先度判定回路の各々は、検出回路を更に具備し、前記動作方法は、
    前記検出回路により、前記優先度判定回路が複数の割込み信号を受信していることを検出するステップを更に含み、
    前記選択するステップは、前記検出するステップの検出結果に基づいて、前記チェック対象回路を選択するステップを更に含む、
    請求項１３または請求項１４に記載の半導体装置の動作方法。
17. 前記選択するステップは、前記検出するステップの検出結果が、２以上の優先度判定回路が複数の割込み信号を受信していることを示す場合に、前記２以上の優先度判定回路を、順次、前記チェック対象回路として選択するステップを更に含む、
    請求項１６に記載の半導体装置の動作方法。

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