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JP7258754B2 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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JP7258754B2 JP2019533718A JP2019533718A JP7258754B2 JP 7258754 B2 JP7258754 B2 JP 7258754B2 JP 2019533718 A JP2019533718 A JP 2019533718A JP 2019533718 A JP2019533718 A JP 2019533718A JP 7258754 B2 JP7258754 B2 JP 7258754B2
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Description

本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
また、例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている（特許文献２参照。）。
特開２０１２－２５７１８７号公報 特開２０１１－１５１３８３号公報
本発明の一態様は、しきい値電圧の大きい半導体装置を提供することを課題の一つとする。または、本発明の一態様は、ノーマリーオフの電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、小さい電圧で動作する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。
本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、基板上に配置された第１の導電体と、第１の導電体の上に配置された第１の絶縁体と、第１の絶縁体の上面に接して配置された第１の酸化物と、第１の酸化物の上面に接して配置された第２の絶縁体と、第２の絶縁体の上に配置された第２の酸化物と、第２の酸化物の上に配置された第３の絶縁体と、第３の絶縁体の上に配置された第２の導電体と、を有し、第１の絶縁体と第１の酸化物の間には、混合層が形成され、混合層は、第１の絶縁体に含まれる原子の少なくとも一と、第１の酸化物に含まれる原子の少なくとも一と、を含み、混合層は、負の固定電荷を有する、ことを特徴とする半導体装置である。
上記において、第１の酸化物はガリウムを含み、第１の酸化物に含まれる金属元素におけるガリウムの原子数比は、第２の酸化物に含まれる金属元素におけるガリウムの原子数比より大きい、ことが好ましい。また、上記において、第１の酸化物は、酸化ガリウムである、ことが好ましい。
また、上記において、さらに、第１の酸化物はインジウムおよび亜鉛を含み、第１の酸化物に含まれる金属元素におけるインジウムの原子数比は、第２の酸化物に含まれる金属元素におけるインジウムの原子数比より小さい、構成にしてもよい。
また、上記において、混合層は、－２．０×１０１２ｅ／ｃｍ２以下の固定電荷を有する、ことが好ましい。また、上記において、第２の絶縁体は、酸化シリコンまたは酸化窒化シリコンであることが好ましい。また、上記において、第２の絶縁体は、膜の表面温度を１００℃以上７００℃以下とする昇温脱離ガス分析法において、単位膜厚当たりの、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上である、ことが好ましい。
本発明の他の一態様は、基板上に第１の導電体を形成する工程と、第１の導電体の上に第１の絶縁体を形成する工程と、第１の絶縁体の上面に接して、スパッタリング法を用いて第１の酸化物を形成する工程と、第１の酸化物の上に第２の絶縁体を形成する工程と、第２の絶縁体の上に、スパッタリング法を用いて第２の酸化物を形成する工程と、第２の酸化物の上に第３の絶縁体を形成する工程と、第３の絶縁体の上に第２の導電体を形成する工程と、を有し、第１の酸化物の成膜工程において、第１の絶縁体と第１の酸化物の間に混合層が形成され、混合層は、第１の絶縁体に含まれる原子の少なくとも一と、第１の酸化物に含まれる原子の少なくとも一と、を含む、ことを特徴とする半導体装置の作製方法である。
また、上記において、第１の酸化物を形成する工程で、ガリウムを含む第１のターゲットを用いる、ことが好ましい。また、上記において、第２の酸化物を形成する工程で、インジウム、ガリウム、および亜鉛を含む第２のターゲットを用い、第２のターゲットに含まれる金属元素におけるガリウムの原子数比は、第１のターゲットに含まれる金属元素におけるガリウムの原子数比より小さい、ことが好ましい。
また、上記において、第２の酸化物を形成する工程で、酸素を含む雰囲気でスパッタリング法による成膜を行う、ことが好ましい。
また、上記において、スパッタリング法による成膜の後で熱処理を行い、当該熱処理の後で第２の酸化物を島状に形成する、ことが好ましい。
本発明の一態様により、しきい値電圧の大きい半導体装置を提供することができる。または、本発明の一態様により、ノーマリーオフの電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、小さい電圧で動作する半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
本発明の一態様により、消費電力を抑えることができる半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の模式図。 本発明の一態様に係る半導体装置の模式図、および当該半導体装置の等価回路図。 本発明の一態様に係る半導体装置の作製方法を示す模式図。 本発明の一態様に係る半導体装置の上面、および断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の上面、および断面図。 本発明の一態様に係る半導体装置の上面、および断面図。 本発明の一態様に係る半導体装置の上面、および断面図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示す回路図。 本発明の一態様に係る記憶装置の構成例を示す回路図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示すブロック図、および回路図。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示すブロック図、回路図、および半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示す回路図、および半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係るＡＩシステムの構成例を示すブロック図。 本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。 本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。 本実施例に係る試料の構造を説明する図。 本実施例に係る試料のＣ－Ｖ測定のグラフ。 本実施例に係る試料のＣ－Ｖ測定のグラフ。 本実施例に係る試料のＣ－Ｖ測定のグラフ。 本実施例に係る試料のΔＶｆｂのグラフ。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略することがある。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。
また、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
以下では、本発明の一態様に係る半導体装置の構成とその特性について説明する。
図１（Ａ）は、本発明の一態様に係る半導体装置である、トランジスタ１０の一部の断面図である。また、図１（Ｂ）は、トランジスタ１０の領域５０の拡大図である。
図１（Ａ）に示すように、トランジスタ１０は、基板上に配置された導電体３１と、導電体３１の上に配置された絶縁体３２と、絶縁体３２の上面に接して配置された酸化物３３と、酸化物３３の上面に接して配置された絶縁体３４と、絶縁体３４の上に配置された酸化物４６と、酸化物４６の上に配置された絶縁体４１と、絶縁体４１の上に、導電体３１および酸化物４６に重なるように配置された導電体４４と、を有する。また、導電体３１は、絶縁体３０に埋め込むように配置されることが好ましい。
図１（Ａ）において、導電体３１、絶縁体３０、絶縁体３２、酸化物３３、絶縁体３４、酸化物４６、絶縁体４１、および導電体４４は、単層の構造で示しているが、本実施の形態に示す半導体装置はこれに限られるものではない。導電体３１、絶縁体３０、絶縁体３２、酸化物３３、絶縁体３４、酸化物４６、絶縁体４１、および導電体４４は、それぞれ、単層の構造としてもよいし、２層以上の積層の構造としてもよい。
酸化物４６は、導電体４４と重なる領域にチャネル形成領域を有し、導電体４４と重ならない領域で、チャネル形成領域を挟みこむようにソース領域とドレイン領域を有する。なお、図１（Ａ）において、酸化物４６中の破線は、ソース領域とチャネル形成領域の境界、およびドレイン領域とチャネル形成領域の境界を示す。図１では、ソース領域とチャネル形成領域の境界、およびドレイン領域とチャネル形成領域の境界が導電体４４の側面と略一致する例について示す。ただし、これに限られることなく、ソース領域のチャネル形成領域側の一部、および／またはドレイン領域のチャネル形成領域側の一部が、導電体４４と重なる構成となってもよい。
ここで、トランジスタ１０において、酸化物４６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。例えば、酸化物４６となる金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
例えば、酸化物４６として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物４６として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。
酸化物半導体を用いたトランジスタ１０は、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
一方で、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。従って、酸素欠損が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の酸素欠損はできる限り低減されていることが好ましい。
特に、酸化物４６におけるチャネル形成領域と、ゲート絶縁膜として機能する絶縁体４１との界面に、酸素欠損が存在すると、電気特性の変動が生じやすく、また信頼性が悪くなる場合がある。
酸化物４６は、２層以上の積層構造にしてもよい。例えば、酸化物４６は、第１の酸化物層と、第１の酸化物層上の第２の酸化物層と、第２の酸化物層上の第３の酸化物層と、を有する積層構造にしてもよい。第１の酸化物層上に、第２の酸化物層を有することで、第１の酸化物層よりも下方に形成された構造物から、第２の酸化物層に対する不純物の拡散を抑制することができる。また、第３の酸化物層の下に、第２の酸化物層を有することで、第３の酸化物層よりも上方に形成された構造物から、第２の酸化物層に対する不純物の拡散を抑制することができる。
また、酸化物４６の第１乃至第３の酸化物層において、各金属原子の原子数比が異なる構成にすることが好ましい。具体的には、第１の酸化物層に用いる金属酸化物において、金属元素中の元素Ｍの原子数比が、第２の酸化物層に用いる金属酸化物における、金属元素中の元素Ｍの原子数比より、大きいことが好ましい。また、第１の酸化物層に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、第２の酸化物層に用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、第２の酸化物層に用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、第１の酸化物層に用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、第３の酸化物層は、第１の酸化物層または第２の酸化物層に用いることができる金属酸化物を、用いることができる。
また、第１の酸化物層および第３の酸化物層の伝導帯下端のエネルギーが、第２の酸化物層の伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、第１の酸化物層および第３の酸化物層の電子親和力が、第２の酸化物層の電子親和力より小さいことが好ましい。
ここで、第１の酸化物層、第２の酸化物層、および第３の酸化物層において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、第１の酸化物層と第２の酸化物層との界面、および第２の酸化物層と第３の酸化物層との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、第１の酸化物層と第２の酸化物層、第２の酸化物層と第３の酸化物層が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、第２の酸化物層がＩｎ－Ｇａ－Ｚｎ酸化物の場合、第１の酸化物層および第３の酸化物層として、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は第２の酸化物層またはその近傍、例えば、第２の酸化物層と第３の酸化物層の界面になる。第１の酸化物層と第２の酸化物層との界面、および第２の酸化物層と第３の酸化物層との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
また、導電体４４は、第１のゲート（トップゲートともいう）電極として機能し、導電体３１は、第２のゲート（ボトムゲートともいう）電極として機能する。導電体３１に印加する電位を、導電体４４に印加する電位と、連動させず、独立して変化させることで、トランジスタ１０のしきい値電圧を制御することができる。特に、導電体３１に負の電位を印加することにより、トランジスタ１０のしきい値電圧を０Ｖより大きくし、導電体４４に印加する電圧が０Ｖのときのドレイン電流（以下、Ｉｃｕｔという場合がある。）を小さくすることができる。
トランジスタ１０において、ボトムゲートに電圧Ｖｂｇ［Ｖ］が印加された状態で、トップゲートに電圧Ｖｔｈ［Ｖ］より大きい電圧が印加されると、酸化物４６にチャネルが形成され始める。このときの、電圧Ｖｔｈを、トランジスタ１０のしきい値電圧ということができる。
図１（Ａ）に示すトランジスタ１０は、導電体３１に電圧Ｖｂｇを印加することにより、電圧Ｖｔｈを大きくし、トランジスタ１０のＩｃｕｔを小さくすることができる。言い換えると、トランジスタ１０にノーマリーオフの電気特性を与えることができる。
さらに、トランジスタ１０は、図１（Ｂ）に示すように、絶縁体３２と酸化物３３の間に固定電荷５４が保持される。詳細は後述するが、トランジスタ１０は、固定電荷５４により、電圧Ｖｔｈを大きくし、トランジスタ１０のＩｃｕｔを小さくすることができる。
また、図１（Ｂ）に示すように、絶縁体３２と酸化物３３の間には、混合層５２が形成されることが好ましく、混合層５２が固定電荷５４を有することが好ましい。ここで、固定電荷５４は、絶縁体３２の上に酸化物３３を成膜したときに、絶縁体３２と酸化物３３の間に形成される混合層５２に、電子が捕獲されることで形成される。なお、混合層５２は、絶縁体３２に含まれる原子の少なくとも一と、酸化物３３に含まれる原子の少なくとも一を含むものである。
絶縁体３２は、酸化物３３をスパッタリング法などで成膜したときに、ミキシングが発生する程度に柔らかいことが好ましい。例えば、絶縁体３２として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いればよい。
酸化物３３は、上記元素Ｍ、特に、ガリウム等の酸素と結合力の強い金属元素を含む金属酸化物を用いることが好ましい。例えば、酸化物３３に酸化ガリウムを用いればよい。ここで、酸化物３３は多くのガリウム原子を含むことが好ましく、例えば、酸化物３３に含まれる金属元素におけるガリウムの原子数比は、酸化物４６に含まれる金属元素におけるガリウムの原子数比より大きくすればよい。
また、酸化物３３として、酸化物４６と同様に、インジウムおよびガリウムを含む酸化物、またはインジウム、ガリウム、および亜鉛を含む酸化物などを用いてもよい。この場合、例えば、酸化物３３に含まれる金属元素におけるインジウムの原子数比は、酸化物４６に含まれる金属元素におけるインジウムの原子数比より小さくすればよい。
酸化物３３中の酸素欠損に水素が補填されて、正電荷を有するドナー不純物が形成される場合がある。しかしながら、ガリウム等の酸素と結合力の強い金属元素を含む金属酸化物を、酸化物３３に用いることで、酸化物３３に酸素を結合しやすくし、酸素欠損を低減することができる。これにより、正電荷を有するドナー不純物を低減できる。よって、絶縁体３２と酸化物３３の間に負の固定電荷５４が顕在化される。
酸化物３３の上に設ける絶縁体３４としては、酸素を含む絶縁体を用いることが好ましい。特に、絶縁体３４は、化学量論的組成を満たす酸素よりも多くの酸素（以下、過剰酸素ともいう）を含むとよい。つまり、絶縁体３４から、酸素が酸化物３３へと拡散することで、酸化物３３中の酸素欠損を低減することができる。また、絶縁体３２も、絶縁体３４と同様に、酸素を含む絶縁体を用いることが好ましい。
例えば、絶縁体３４に用いることができる過剰酸素を含む絶縁体として、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、単位膜厚当たりの、酸素分子に換算しての酸素の脱離量が、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、より好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
例えば、絶縁体３４として、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
このような絶縁体３４を設けることにより、絶縁体３４の上の酸化物４６に酸素を供給することもできる。また、絶縁体４１として、同様の過剰酸素を含む絶縁体を用いることで、酸化物４６のチャネル形成領域に酸素を供給し、酸素欠損を低減することができる。
次に、図２を用いて、固定電荷５４による図１に示すトランジスタ１０のしきい値電圧の変化量ΔＶｔｈについて説明する。ここで、図２（Ａ）は、トランジスタ１０のトップゲート－ボトムゲート間のモデルを示す模式図であり、図２（Ｂ）は、図２（Ａ）に示すモデルに対応する等価回路図である。
図２（Ａ）に示すトランジスタ１０のモデルにおいて、導電体３１はボトムゲートとしての機能を有し、絶縁体３２、酸化物３３、および絶縁体３４はボトムゲートのゲート絶縁体としての機能を有し、酸化物４６はチャネル形成領域としての機能を有し、導電体４４はトップゲートとしての機能を有し、絶縁体４１はトップゲートのゲート絶縁体としての機能を有する。また、絶縁体３２と酸化物３３の間に固定電荷５４が保持されており、固定電荷５４の電荷量をＱｂとする。
図２（Ａ）に示す、トランジスタ１０のモデルにおいて、導電体３１に電圧Ｖｂｇが印加された状態で、導電体４４に電圧Ｖｔｈを印加すると、酸化物４６中にチャネルが形成され始める。以下では、トランジスタ１０において、チャネルが形成される領域を領域Ｐとする。例えば、酸化物４６が、上述の第１乃至第３の酸化物層の積層構造の場合、第２の酸化物層と第３の酸化物層の界面近傍に領域Ｐが形成される場合がある。
なお、図２（Ａ）において、チャネルが酸化物４６中に形成されるとしたが、これに限られるものではない。例えば、酸化物４６の絶縁体４１側の界面近傍にチャネルが形成される場合もある。
ここで、絶縁体３２の静電容量をＣｂとし、酸化物３３と絶縁体３４と酸化物４６の領域Ｐより下の部分の直列の合成容量をＣｍとし、絶縁体４１と酸化物４６の領域Ｐより上の部分の直列の合成容量をＣｔとすると、トランジスタ１０のモデルは、図２（Ｂ）に示す等価回路図で表される。
図２（Ｂ）に示すモデルにおいて、固定電荷５４によるトランジスタ１０のしきい値電圧の変化量ΔＶｔｈを求めると、次の式で表すことができる。
Figure 0007258754000001
上式より、ΔＶｔｈは、固定電荷５４の電荷量Ｑｂに比例している。つまり、絶縁体３２と酸化物３３の間に保持される、負の固定電荷５４の電荷量Ｑｂ（Ｑｂは負の値をとる）が小さいほど、トランジスタ１０の電圧Ｖｔｈを大きくし、Ｉｃｕｔを十分小さくすることができる。例えば、混合層５２が－２．０×１０１２ｅ／ｃｍ２以下の固定電荷５４を有することが好ましい。ここで、ｅは電気素量を表す。
このように、絶縁体３２と酸化物３３の間に保持される、負の固定電荷５４により、トランジスタ１０では、しきい値電圧Ｖｔｈをプラス側にシフトさせることができる。これにより、絶対値が小さい負の電圧ＶＢＧを導電体３１に印加することで、しきい値電圧Ｖｔｈをプラス側にシフトし、トランジスタ１０のＩｃｕｔを十分小さくすることができる。よって、絶対値が小さい負の電圧ＶＢＧで動作し、ノーマリーオフの電気特性を有する、トランジスタ１０を提供することができる。
また、上式に示すように、ＣｂとＣｍの比、つまりＣｂ／Ｃｍの値が小さいほどΔＶｔｈが大きくなる。よって、例えば、絶縁体３２の静電容量を、酸化物３３と絶縁体３４と酸化物４６の領域Ｐより下の部分の直列の合成容量より小さくすればよい。具体的には、例えば、絶縁体３２として比誘電率が低いシリコン系の絶縁膜を用いる、または、絶縁体３２の膜厚を絶縁体３４より大きくすればよい。
なお、図１（Ａ）等では、トランジスタ１０として、第２のゲート電極として機能する導電体３１を設ける構成について示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、固定電荷５４が十分多く保持されている場合、第２のゲート電極として機能する導電体３１を設けて負の電圧ＶＢＧを印加しなくても、トランジスタ１０のしきい値電圧Ｖｔｈをプラス側にシフトし、Ｉｃｕｔを十分小さくすることができる場合がある。よってこの場合、図２（Ｃ）に示すトランジスタ１０ａのように、導電体３１を設けない構成にしてもよい。
また、図１（Ａ）等では、トランジスタ１０として、酸化物４６の上に設けられた導電体４４でトランジスタ１０のスイッチングを制御し、酸化物４６の下に設けられた導電体３１でトランジスタ１０のしきい値電圧を制御する構成について示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図２（Ｄ）に示すトランジスタ１０ｂのように、酸化物４６の下にトランジスタ１０のスイッチングを制御する導電体４４を設け、酸化物４６の上にトランジスタ１０のしきい値電圧を制御する導電体３１を設ける構成にしてもよい。ここで、導電体４４は、絶縁体４０の上に設けられるものとする。
導電体４４と酸化物４６の間には絶縁体４１が設けられ、導電体３１と酸化物４６の間には絶縁体３２、酸化物３３、および絶縁体３４が設けられる。トランジスタ１０と同様に、絶縁体３２と酸化物３３の間には固定電荷が保持されている。また、絶縁体３２と酸化物３３の間には、これらの混合層が形成され、当該混合層が負の固定電荷を有することが好ましい。なお、導電体４４、絶縁体４１、酸化物４６、絶縁体３２、酸化物３３、絶縁体３４、および導電体３１は、トランジスタ１０と同様の材料を用いることができる。
また、図２（Ｄ）に示すように、酸化物４６に接して、トランジスタ１０のソース電極またはドレイン電極として機能する、導電体４８ａと導電体４８ｂを設ける構成にしてもよい。
次に、図３を用いて、絶縁体３２と酸化物３３の間に固定電荷５４が形成されるモデルの一例について説明する。ここで、図３（Ａ）乃至図３（Ｄ）は、図１（Ｂ）に対応している。
まず、基板（図示せず）の上に導電体３１を形成し、導電体３１の上に絶縁体３２を形成する。ここで、絶縁体３２は、後述する酸化物３３のスパッタリング成膜でミキシングが発生する程度に柔らかい膜であることが好ましい。よって、絶縁体３２は、例えば、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて成膜することが好ましい。
次に、絶縁体３２の上面に接してスパッタリング法を用いて酸化物３３を形成する（図３（Ａ）参照）。ここで、スパッタリング法を用いて、酸化物３３を成膜することにより、絶縁体３２の表面でミキシングが発生し、絶縁体３２と酸化物３３の間に、混合層５２が形成される。
なお、酸化物３３のスパッタリング成膜では、ガリウムを含むターゲットを用いればよい。また、インジウムおよびガリウムを含むターゲット、またはインジウム、ガリウム、および亜鉛を含むターゲットを用いてもよい。
次に、酸化物３３の上に絶縁体３４を形成する（図３（Ｂ）参照）。例えば、ＣＶＤ法などを用いて絶縁体３４を成膜することができる。ここで、ＣＶＤ法などの成膜ダメージにより、酸化物３３に酸素欠損５６が形成される。さらに、成膜雰囲気に含まれる水素が酸化物３３に混入し、酸素欠損５６に当該水素が補填される。これにより、当該水素は、正電荷を有するドナー不純物となり、ｎ型のキャリアを生成する。当該キャリア等の電荷が、電子トラップ層として機能する混合層５２に捕獲されることで、負の固定電荷５４が形成される。
次に、絶縁体３４に酸素５８を添加する（図３（Ｃ）参照）。酸素５８の添加は、例えば、絶縁体３４の上に、酸素５８を含む雰囲気でスパッタリング成膜を行うことで行ってもよい。また、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、などを用いてもよい。また、例えば、酸素を含む雰囲気で絶縁体３４の成膜を行うことで行ってもよい。ここで、酸素５８は、例えば、酸素ラジカルとして絶縁体３４に添加されるが、酸素５８が添加されるときの状態はこれに限定されない。酸素５８は、酸素原子、又は酸素イオンなどの状態で絶縁体３４に添加されてもよい。
次に、絶縁体３４の上に、スパッタリング法を用いて酸化物４６を形成する（図３（Ｄ）参照）。ここで、酸化物４６のスパッタリング法による成膜を、酸素を含む雰囲気で行うことで、図３（Ｃ）に示す酸素５８の添加を行わなくても、絶縁体３４に酸素を添加することができる。
また、酸化物４６の成膜後に加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。これにより、添加した酸素５８を酸化物３３に拡散させ、酸化物３３中の酸素欠損５６を補填することができる（図３（Ｄ）参照）。これにより、酸化物３３中の正電荷を有するドナー不純物を低減できる。よって、トランジスタ１０において、絶縁体３２と酸化物３３の間に固定電荷５４が顕在化される。
それから、酸化物４６の上に絶縁体４１を形成し、絶縁体４１の上に導電体４４を形成する。このようにしてトランジスタ１０を作製することができる。
以上のようにして、本発明の一態様により、しきい値電圧の大きい半導体装置を提供することができる。または、本発明の一態様により、ノーマリーオフの電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、絶対値が小さい電圧で動作する半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
以下では、先の実施の形態に示すトランジスタの具体的な構成の一例について、図４から図９を用いて説明する。
＜半導体装置の構成例＞
図４（Ａ）は、本発明の一態様に係るトランジスタ４００ａの上面図である。また、図４（Ｂ）は、図４（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図である。つまりトランジスタ４００ａのチャネル長方向の断面図を示す。図４（Ｃ）は、図４（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図である。つまりトランジスタ４００ａのチャネル幅方向の断面図を示す。図４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、トランジスタのチャネル長方向とは、基板と水平な面内において、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
図４（Ａ）（Ｂ）（Ｃ）に示すように、トランジスタ４００ａは、導電体３１０と、導電体３１０の上に配置された絶縁体３０２、酸化物３０３及び絶縁体４０２と、絶縁体３０２、酸化物３０３及び絶縁体４０２の上に配置された酸化物４０６ａと、酸化物４０６ａの上に配置された酸化物４０６ｂと、酸化物４０６ｂの上に、離間して配置された導電体４１６ａ及び導電体４１６ｂと、酸化物４０６ｂ、導電体４１６ａ及び導電体４１６ｂの上に配置された酸化物４０６ｃと、酸化物４０６ｃの上に配置された絶縁体４１２と、少なくとも一部が酸化物４０６ｂと重なるように、絶縁体４１２の上に配置された導電体４０４と、を有する。
ここで、導電体３１０は、先の実施の形態に示すトランジスタ１０の導電体３１に対応する。また、絶縁体３０２は、先の実施の形態に示すトランジスタ１０の絶縁体３２に対応する。また、酸化物３０３は、先の実施の形態に示すトランジスタ１０の酸化物３３に対応する。また、絶縁体４０２は、先の実施の形態に示すトランジスタ１０の絶縁体３４に対応する。また、酸化物４０６ａ、酸化物４０６ｂ、および酸化物４０６ｃ（以下、まとめて酸化物４０６という場合がある。）は、先の実施の形態に示すトランジスタ１０の酸化物４６に対応する。また、絶縁体４１２は、先の実施の形態に示すトランジスタ１０の絶縁体４１に対応する。また、導電体４０４は、先の実施の形態に示すトランジスタ１０の導電体４４に対応する。
上記実施の形態と同様に、トランジスタ４００ａにおいても、絶縁体３０２と酸化物３０３の間には、負の固定電荷が保持されている。負の固定電荷により、トランジスタ４００ａでは、しきい値電圧Ｖｔｈをプラス側にシフトさせることができるので、絶対値が小さい負の電圧で、しきい値電圧Ｖｔｈを大きくし、トランジスタ４００ａのＩｃｕｔを十分小さくすることができる。よって、絶対値が小さい電圧で動作し、ノーマリーオフの電気特性を有する、トランジスタ４００ａを提供することができる。
また、絶縁体４０２、酸化物４０６ａ、酸化物４０６ｂ、酸化物４０６ｃ、導電体４１６ａ、導電体４１６ｂ、絶縁体４１２、および導電体４０４などの上に絶縁体４１０が配置される。さらに、絶縁体４１０の上に絶縁体４２０が配置され、絶縁体４２０の上に絶縁体４２２が配置される構成にしてもよい。また、絶縁体４２２、絶縁体４２０、絶縁体４１０、バリア膜４１７ａ、およびバリア膜４１７ｂに形成された開口に導電体４３８ａおよび導電体４３８ｂが形成される。
導電体３１０は、絶縁体３０１に形成された開口に設けられている。絶縁体３０１の開口の内壁に接して第１の導電体層が形成され、さらに内側に第２の導電体層が形成されている。ここで、第１の導電体層および第２の導電体層の上面の高さと、絶縁体３０１の上面の高さは同程度にできる。導電体３１０は、ゲート電極の一方として機能できる。
ここで、第１の導電体層は、水または水素などの不純物が透過しにくい導電性材料を用いることが好ましい。また、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体４０１より下層から水素、水などの不純物が導電体３１０を通じて上層に拡散するのを抑制することができる。なお、第１の導電体層は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、または銅原子などの不純物の少なくとも一が透過しにくいことが好ましい。また、第１の導電体層は、酸素原子または酸素分子が透過しにくいことが好ましい。また、以下において、不純物が透過しにくい導電性材料について記載する場合も同様である。第１の導電体層が酸素の透過を抑制する機能を持つことにより、第２の導電体層の導電率が酸化により低下することを防ぐことができる。
絶縁体３０２、酸化物３０３、および絶縁体４０２は、ゲート絶縁膜として機能できる。絶縁体３０２は絶縁体３２の記載、酸化物３０３は酸化物３３の記載、絶縁体４０２は絶縁体３４の記載を参酌することができる。
次に、酸化物４０６ａ、酸化物４０６ｂ及び酸化物４０６ｃに用いることができる、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）について説明する。なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
酸化物４０６ａ、酸化物４０６ｂ及び酸化物４０６ｃとして用いる金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、元素Ｍ（元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）が含まれていることが好ましい。
また、上記金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
また、金属酸化物として、Ｉｎ－Ｍ－Ｚｎ酸化物を用いる場合、スパッタリングターゲットとしては、多結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、金属酸化物の成膜に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。また、金属酸化物の成膜に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の近傍となる場合がある。
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物４０６ｂにおけるキャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすればよい。高純度真性または実質的に高純度真性である金属酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。
また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、アルカリ金属、アルカリ土類金属、シリコン等がある。
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損（Ｖｏ）を形成する場合がある。該酸素欠損（Ｖｏ）に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
なお、金属酸化物中の酸素欠損（Ｖｏ）は、酸素を金属酸化物に導入することで、低減することができる。つまり、金属酸化物中の酸素欠損（Ｖｏ）に、酸素が補填されることで、酸素欠損（Ｖｏ）は消失する。従って、金属酸化物中に、酸素を拡散させることで、トランジスタの酸素欠損（Ｖｏ）を低減し、信頼性を向上させることができる。
なお、酸素を金属酸化物に導入する方法として、例えば、金属酸化物に接して、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を設けることができる。つまり、酸化物には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。特に、トランジスタに金属酸化物を用いる場合、トランジスタ近傍の下地膜や、層間膜などに、過剰酸素領域を有する酸化物を設けることで、トランジスタの酸素欠損を低減し、信頼性を向上させることができる。
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域などに用いることで、安定した電気特性を付与することができる。
また、酸化物４０６ｂに用いられる金属酸化物は、ＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）構成を有することが好ましい。以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
また、上記金属酸化物は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
酸化物４０６ａおよび酸化物４０６ｃに用いる金属酸化物は、元素Ｍ（元素Ｍは、Ａｌ、Ｇａ、Ｓｉ、Ｂ、Ｙ、Ｔｉ、Ｆｅ、Ｎｉ、Ｇｅ、Ｚｒ、Ｍｏ、Ｌａ、Ｃｅ、Ｎｄ、Ｈｆ、Ｔａ、Ｗ、Ｍｇ、Ｖ、Ｂｅ、またはＣｕのいずれか一つ、または複数）を含む酸化物である。酸化物４０６ａおよび酸化物４０６ｃは、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物、酸化ガリウム、酸化ホウ素などを用いることができる。
ここで、酸化物４０６ａおよび酸化物４０６ｃに用いる金属酸化物において、金属元素中の元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、金属元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物４０６ａおよび酸化物４０６ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。
また、酸化物４０６ａおよび酸化物４０６ｃに用いる金属酸化物は、非単結晶構造であると好ましい。非単結晶構造は、例えば、ＣＡＡＣ－ＯＳ、多結晶構造、微結晶構造、または非晶質構造を含む。酸化物４０６ａおよび酸化物４０６ｃに用いる金属酸化物は、ＣＡＡＣ構造を有していてもよい。よって、酸化物４０６ａおよび酸化物４０６ｃに用いる金属酸化物は、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した層状の結晶構造を有していてもよい。
また、酸化物４０６ａおよび酸化物４０６ｃに用いる金属酸化物は、酸化物４０６ｂに用いる金属酸化物より高い結晶性を有していてもよい。ここで、酸化物４０６ａおよび酸化物４０６ｃに用いる金属酸化物は、例えば、酸素を含む雰囲気下で成膜した酸化物とすればよい。これにより、酸化物４０６ａおよび酸化物４０６ｃに高い結晶性を有せしめることができる。また、酸化物４０６ａおよび酸化物４０６ｃの形状の安定を図ることができる。
以上のような金属酸化物を酸化物４０６ｃとして用いて、酸化物４０６ｃの伝導帯下端のエネルギーが、酸化物４０６ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物４０６ｃの電子親和力が、酸化物４０６ｂの電子親和力より小さいことが好ましい。ここで、電子親和力とは、真空準位と伝導帯下端のエネルギー準位の差を指す。
また同様に、以上のような金属酸化物を酸化物４０６ａとして用いて、酸化物４０６ａの伝導帯下端のエネルギーが、酸化物４０６ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物４０６ａの電子親和力が、酸化物４０６ｂの電子親和力より小さいことが好ましい。
ここで、酸化物４０６ａ、酸化物４０６ｂ及び酸化物４０６ｃにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物４０６ａと酸化物４０６ｂとの界面、または酸化物４０６ｂと酸化物４０６ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物４０６ａと酸化物４０６ｂ、酸化物４０６ｂと酸化物４０６ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物４０６ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物４０６ａ、酸化物４０６ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物４０６ｂおよびその近傍となる。酸化物４０６ａと酸化物４０６ｂとの界面、および酸化物４０６ｂと酸化物４０６ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物４０６ａ、酸化物４０６ｃを設けることにより、トラップ準位を酸化物４０６ｂから遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
なお、本実施の形態ではトランジスタに用いる金属酸化物を上述の３層構造としているが、本発明の一態様はこれに限定されない。例えば、酸化物４０６ａまたは酸化物４０６ｃの一方がない２層構造としても構わない。または、酸化物４０６ａの上もしくは下、または酸化物４０６ｃの上もしくは下に、前述した半導体のいずれか一を有する４層構造としても構わない。または、酸化物４０６ａの上、酸化物４０６ａの下、酸化物４０６ｃの上、酸化物４０６ｃの下のいずれか二箇所以上に、酸化物４０６ａ、酸化物４０６ｂおよび酸化物４０６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
本実施の形態に示すトランジスタは、以上に示す酸化物４０６ａ、酸化物４０６ｂ及び酸化物４０６ｃを有することが好ましい。
酸化物４０６ａは、絶縁体４０２の上面に接して配置されることが好ましい。酸化物４０６ｂは酸化物４０６ａの上面に接して配置されることが好ましい。
また、酸化物４０６ｂは、第１の領域、第２の領域、および第３の領域を有する。第３の領域は、上面図において第１の領域と第２の領域に挟まれる。本実施の形態に示すトランジスタは、酸化物４０６ｂの第１の領域上に接して導電体４１６ａを有する。また、酸化物４０６ｂの第２の領域上に接して導電体４１６ｂを有する。酸化物４０６ｂの第１の領域または第２の領域の一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、酸化物４０６ｂの第３の領域はチャネル形成領域として機能できる。
ここで、第１の領域および第２の領域は、第３の領域より、酸素濃度が低いまたはキャリア密度が高いことが好ましい。例えば、第１の領域および第２の領域は、第３の領域より、金属元素、希ガス、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が高いことが好ましい。例えば、第１の領域および第２の領域は、酸化物４０６の他に、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を有することが好ましい。酸化物４０６に、金属元素が添加されることで、第１の領域および第２の領域を低抵抗化することができる。なお、第１の領域および第２の領域は、酸化物４０６中の金属元素と、添加された金属元素とが、合金化した領域を有してもよい。
酸化物４０６ｃは、酸化物４０６ｂの第３の領域に接して、酸化物４０６ａ、酸化物４０６ｂ、導電体４１６ａ、４１６ｂ、及びバリア膜４１７ａ、４１７ｂの上に配置されることが好ましい。また、酸化物４０６ｃが、酸化物４０６ａ及び酸化物４０６ｂの側面を覆う構成にしてもよい。図４（Ｃ）に示すように、酸化物４０６ａ及び酸化物４０６ｂのチャネル幅方向の側面が酸化物４０６ｃに接することが好ましい。さらに、第１のゲート電極としての機能を有する導電体４０４は、第１のゲート絶縁体としての機能を有する絶縁体４１２を介して酸化物４０６ｂの第３の領域の全体を覆うように配置される。
また、酸化物４０６ｃは、酸化物４０６ａおよび酸化物４０６ｂの全体を覆うように配置してもよい。例えば、酸化物４０６ａ及び酸化物４０６ｂのチャネル長方向の側面が酸化物４０６ｃに接する構成にしてもよい。
導電体４１６ａ及び導電体４１６ｂは、離間して配置され、酸化物４０６ｂの上面に接して配置されることが好ましい。ここで、導電体４１６ａは、ソース電極またはドレイン電極の一方として機能でき、導電体４１６ｂは、ソース電極またはドレイン電極の他方として機能できる。
また、図４（Ａ）（Ｂ）に示すように、導電体４１６ａの一方の側端部は、酸化物４０６ａの一方の側端部及び酸化物４０６ｂの一方の側端部と略一致することが好ましい。また、同様に、導電体４１６ｂの一方の側端部は、酸化物４０６ａの他方の側端部及び酸化物４０６ｂの他方の側端部と略一致することが好ましい。このような構成にすることにより、酸化物４０６ａ及び酸化物４０６ｂの側面が導電体４１６ａ及び導電体４１６ｂに接しないので、酸化物４０６ａ及び酸化物４０６ｂの側面において、酸素が引き抜かれて酸素欠損が形成されることを防ぐことができる。また、酸化物４０６ａ及び酸化物４０６ｂの側面が導電体４１６ａ及び導電体４１６ｂに接しないので、酸化物４０６ａ及び酸化物４０６ｂの側面から導電体４１６ａ及び導電体４１６ｂに起因する不純物が浸入することを防ぐことができる。
ここで、互いに向かい合う導電体４１６ａの側端部と導電体４１６ｂの側端部との距離、即ちトランジスタのチャネル長は、１０ｎｍ以上３００ｎｍ以下、代表的には２０ｎｍ以上１８０ｎｍ以下とする。
また、導電体４１６ａ及び導電体４１６ｂの互いに向かい合う側面と底面のなす角が９０°未満のテーパー角を有する構成にしてもよい。導電体４１６ａ及び導電体４１６ｂの互いに向かい合う側面と底面のなす角が４５°以上７５°以下であることが好ましい。このように導電体４１６ａ及び導電体４１６ｂを形成することにより、酸化物４０６ｃを導電体４１６ａ及び導電体４１６ｂが形成する段差部にも被覆性良く成膜することができる。これにより、酸化物４０６ｃが段切れなどを起こして、酸化物４０６ｂと絶縁体４１２などが接するのを防ぐことができる。
また、導電体４１６ａの上面に接してバリア膜４１７ａが配置され、導電体４１６ｂの上面に接してバリア膜４１７ｂが設けられることが好ましい。バリア膜４１７ａ及びバリア膜４１７ｂは、水素や水などの不純物および酸素の透過を抑制する機能を有する。バリア膜４１７ａ及びバリア膜４１７ｂとして、例えば、酸化アルミニウムなどを用いることができる。これにより、導電体４１６ａ及び導電体４１６ｂの酸化に周囲の過剰酸素が用いられることを防ぐことができる。また、導電体４１６ａおよび導電体４１６ｂの酸化による電気抵抗値の増加を防ぐことができる。なお、導電体の電気抵抗値の測定は、２端子法などを用いて測定することができる。なお、バリア膜４１７ａ、４１７ｂを設けない構成としてもよい。
また、導電体４０４と導電体４１６ａの間に、絶縁体４１２、酸化物４０６ｃに加えて、バリア膜４１７ａを有しているので、導電体４０４と導電体４１６ａの間の寄生容量を小さくすることができる。同様に、導電体４０４と導電体４１６ｂの間に、絶縁体４１２、酸化物４０６ｃに加えて、バリア膜４１７ｂを有しているので、導電体４０４と導電体４１６ｂの間の寄生容量を小さくすることができる。よって、本実施の形態に示すトランジスタは、周波数特性に優れたトランジスタとなる。
絶縁体４１２はゲート絶縁膜として機能でき、酸化物４０６ｃの上面に接して配置されることが好ましい。絶縁体４１２は、絶縁体４０２と同様に、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を酸化物４０６ｃの上面に接して設けることにより、酸化物４０６ｂに効果的に酸素を供給することができる。また、絶縁体４０２と同様に、絶縁体４１２中の水または水素などの不純物濃度が低減されていることが好ましい。
導電体４０４は、第１の導電層、および第１の導電層上の第２の導電層を有する。絶縁体４１２および導電体４０４は、酸化物４０６ｂと重なる領域を有する。また、第１の導電層および第２の導電層の側端部は概略一致する。
第１の導電層は、導電体３１０の第１の導電層と同様に、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
第１の導電層が酸素の拡散を抑制する機能を持つことにより、絶縁体４１２が有する過剰酸素により、導電体４０４ｂが酸化して導電率が低下することを防ぐことができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。
また、第２の導電層は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、第２の導電層は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、第２の導電層は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、例えば、第１の導電層として、導電性酸化物を用いることができる。例えば、酸化物２３０として用いることができる金属酸化物を用いることが好ましい。特に、Ｉｎ－Ｇａ－Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような第１の導電層を設けることで、第２の導電層への酸素の透過を抑制し、酸化によって第２の導電層の電気抵抗値が増加することを防ぐことができる。
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加することで、酸化物４０６のチャネル形成領域に酸素を供給することが可能となる。
上記導電性酸化物を第１の導電層として用いる場合、第２の導電層には、第１の導電層に窒素などの不純物を添加し、第１の導電層の導電性を向上できる導電体を用いることが好ましい。例えば、第２の導電層は、窒化チタンなどを用いることが好ましい。また、第２の導電層を、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
ここで、ゲート電極の機能を有する導電体４０４が、絶縁体４１２及び酸化物４０６ｃを介して、酸化物４０６ｂの第３の領域近傍の上面及びチャネル幅方向の側面を覆うように設けられる。従って、ゲート電極としての機能を有する導電体４０４の電界によって、酸化物４０６ｂの第３の領域近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。導電体４０４の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造とよぶ。そのため、酸化物４０６ｂの第３の領域近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、ソース－ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、酸化物４０６ｂの第３の領域近傍の上面及びチャネル幅方向の側面が、導電体４０４の電界によって取り囲まれていることから、非導通時の電流（オフ電流）を小さくすることができる。
また、導電体４０４上に絶縁体４１８が設けられていることが好ましい。ここで、絶縁体４１８は、酸素が透過しにくい材料を用いることが好ましく、例えば酸化アルミニウムなどを用いることができる。これにより、導電体４０４の酸化に周囲の過剰酸素が用いられることを防ぐことができる。このように、絶縁体４１８はゲートを保護するゲートキャップとしての機能を有する。なお、絶縁体４１８を設けない構成としてもよい。
絶縁体４２０は、上層から水または水素などの不純物がトランジスタ４００ａなどに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体４２０は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体４２０より下層に拡散するのを抑制することができる。なお、絶縁体４２０は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、例えば、絶縁体４２０は、絶縁体４２２、絶縁体４１０、絶縁体４０２、および絶縁体３０２のいずれかより、水、または水素の透過を抑制する機能が高いことが好ましい。
ここで、絶縁体４２０は、スパッタリング法を用いて成膜された酸化物絶縁体を用いることが好ましく、例えば酸化アルミニウムを用いることが好ましい。このような絶縁体４２０を用いることにより、絶縁体４１０の絶縁体４２０と接する面を介して絶縁体４１０に酸素を添加して、酸素過剰な状態にできる。これにより、絶縁体４１０を介して絶縁体４１２、絶縁体４０２および酸化物４０６に酸素を供給することができる。
さらに、絶縁体４２０は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料、例えば酸化アルミニウムを用いることが好ましい。これにより、絶縁体４１２、絶縁体４０２および酸化物４０６などに含まれる酸素が上方拡散するのを抑制することができる。これにより、酸化物４０６、酸化物３０３に効果的に酸素を供給することができる。
このように絶縁体４２０を設け、トランジスタ４００ａの酸化物４０６のチャネル形成領域において、酸素欠損を低減し、水素または水などの不純物を低減することで、トランジスタ４００ａに良好な電気特性を与え、信頼性を向上させることができる。さらに、酸化物３０３に酸素を供給することで、酸化物３０３と絶縁体３０２の間に形成される固定電荷を保持することができる。
なお、絶縁体４２０に積層して、絶縁体４２０と同様の原子を有する絶縁体を、ＡＬＤ法を用いて成膜してもよい。このように、絶縁体４２０にＡＬＤ法で成膜された絶縁体を積層することにより、段切れ、クラック、ピンホールなどが形成されることなく、トランジスタ４００ａを覆うことができる。これにより、水素、水などの不純物に対する絶縁体４２０のバリア性をより顕著に向上させることができる。
絶縁体４２０の上に絶縁体４２２が配置されることが好ましい。絶縁体４２２としては、例えば酸化窒化シリコンなどを用いればよい。
導電体４３８ａは導電体４１６ａの上面に接して形成され、導電体４３８ｂは導電体４１６ｂの上面に接して形成される。また、導電体４３８ａおよび導電体４３８ｂは、絶縁体４１０、絶縁体４２０、および絶縁体４２２に形成された開口に埋め込まれるように形成すればよい。このため、導電体４３８ａまたは導電体４３８ｂの上面の一部と、絶縁体４２２の上面の高さが略一致する場合がある。
導電体４３８ａおよび導電体４３８ｂは、図４（Ｂ）に示すように、第１の導電層と、第１の導電層の内側の第２の導電層との積層構造であることが好ましい。ここで、第２の導電層は、タングステン、銅、またはアルミニウムを主成分とする、比較的電気伝導性の高い導電性材料を用いてもよい。また、第１の導電層は、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。該導電性材料を用いることで、絶縁体４１０などから水素、水などの不純物が、導電体４３８ａおよび導電体４３８ｂを通じて酸化物４０６に混入するのを抑制することができる。また、第１の導電層は、例えばＡＬＤ法またはＣＶＤ法などを用いて成膜することで被覆性良く成膜することができる。
また、導電体４３８ａおよび導電体４３８ｂを設ける開口の内壁を覆って、バリア膜４１７ａおよびバリア膜４１７ｂと同様の絶縁体を設けてもよい。これにより、絶縁体４１０などから水素、水などの不純物が、導電体４３８ａおよび導電体４３８ｂを通じて酸化物４０６に混入するのを抑制することができる。
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
トランジスタ４００ａを形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。
可撓性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が１×１０－３／Ｋ以下、５×１０－５／Ｋ以下、または１×１０－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。
＜＜絶縁体＞＞
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば絶縁体４０１、及び絶縁体４２０として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体４０１及び絶縁体４２０は、絶縁体４０２などより、水または水素などの不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンまたは窒化アルミニウムなどを単層で、または積層で用いればよい。
絶縁体４０１および絶縁体４２０が酸化アルミニウムを有することで、酸化物４０６ａ、酸化物４０６ｂおよび酸化物４０６ｃに水素などの不純物が混入することを抑制することができる。また、例えば、絶縁体４０１および絶縁体４２０が酸化アルミニウムを有することで、上述の酸化物４０６ａ、酸化物４０６ｂおよび酸化物４０６ｃへ添加された過剰酸素の外方拡散を低減することができる。
絶縁体３０１、絶縁体３０２、絶縁体４０２および絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いることができる。例えば、絶縁体３０１、絶縁体３０２、絶縁体４０２および絶縁体４１２としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
また、絶縁体４１２は、ゲート絶縁膜として機能するので比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体４１２は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。または、絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
また、絶縁体４１０は、比誘電率の低い絶縁体を有することが好ましい。なお、絶縁体４０２についても、比誘電率の低い絶縁体を用いてもよい。例えば、絶縁体４０２および絶縁体４１０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４１０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
バリア膜４１７ａ、４１７ｂ、および絶縁体４１８としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いてもよい。バリア膜４１７ａ、４１７ｂ、および絶縁体４１８としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
＜＜導電体＞＞
導電体４０４、導電体３１０、導電体４１６ａ、導電体４１６ｂ、導電体４３８ａ、導電体４３８ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、前述した金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
また、導電体４０４、導電体３１０、導電体４１６ａ、導電体４１６ｂ、導電体４３８ａ、導電体４３８ｂ、特に導電体４１６ａおよび導電体４１６ｂは、耐酸化性を有する導電性材料を用いることが好ましい。耐酸化性を有する導電性材料としては、例えば、イリジウム、ルテニウム酸化物、ストロンチウムルテニウム酸化物、ランタンニッケル酸化物、チタンアルミニウム窒化物、およびタンタルアルミニウム窒化物などを用いればよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
例えば、導電体３１０の第２の導電層としては、タングステン、ポリシリコン等の導電性材料を用いればよい。また、絶縁体４０１と接する導電体３１０の第１の導電層としては、例えば、チタン、窒化チタン、または窒化タンタルなどのバリア層（拡散防止層）を積層または単層で用いることができる。
絶縁体４０１に不純物が透過しにくい絶縁性材料を用い、絶縁体４０１と接する、導電体３１０の第１の導電層に不純物が透過しにくい導電性材料を用いることで、トランジスタへの不純物の拡散をさらに抑制することができる。よって、トランジスタの信頼性をさらに高めることができる。
また、バリア膜４１７ａ、４１７ｂとして上記の不純物が透過しにくい導電性材料を用いてもよい。バリア膜４１７ａ、４１７ｂに導電性材料を用いる場合は、酸素が放出されにくい、および／または吸収されにくい導電性材料を用いることが好ましい。
＜半導体装置の作製方法＞
以下では、本発明の一態様に係る図４に示すトランジスタの作製方法を図５および図６を用いて説明する。図５および図６では、図４（Ｂ）に示す一点鎖線Ａ１－Ａ２の断面に対応する断面図と、図４（Ｃ）に示す一点鎖線Ａ３－Ａ４の断面に対応する断面図と、を示している。
なお、以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、酸化物半導体として機能する酸化物などは、スパッタリング法、化学気相成長法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
まず、基板（図示せず）の上に絶縁体４０１、絶縁体３０１を順に成膜する。本実施の形態では、基板として単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）を用いる。また、本実施の形態では、絶縁体４０１として、スパッタリング法を用いて酸化アルミニウム膜を成膜し、絶縁体３０１としてＣＶＤ法を用いて酸化窒化シリコン膜を成膜する。
また、例えば、絶縁体４０１の上または下に積層して、ＡＬＤ法を用いて酸化アルミニウム膜を成膜してもよい。
次に、絶縁体３０１に絶縁体４０１に達する開口（溝、トレンチまたは穴などを含む。）を形成する。当該開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体４０１は、絶縁体３０１をエッチングして開口を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、開口を形成する絶縁体３０１に酸化シリコンまたは酸化窒化シリコンを用いた場合は、絶縁体４０１は窒化シリコン、酸化アルミニウム、酸化ハフニウムなどを用いるとよい。このとき、絶縁体４０１の、絶縁体３０１の開口と重なる部分がエッチングによって凹状に形成される場合がある。
次に、導電体３１０の第１の導電層、および導電体３１０の第２の導電層となる導電膜を成膜する。本実施の形態では、導電体３１０の第１の導電層としてスパッタリング法で成膜した窒化タンタルとＡＬＤ法で成膜した窒化チタンの積層膜を用いる。また、導電体３１０の第２の導電層としてＣＶＤ法で成膜したタングステン膜を用いる。
次に、ＣＭＰ処理を行うことで、絶縁体３０１上の、導電体３１０の第１の導電層、及び導電体３１０の第２の導電層を除去する（図５（Ａ）（Ｂ）参照）。その結果、開口のみに、導電体３１０の第１の導電層及び導電体３１０の第２の導電層が残存することで上面が平坦な導電体３１０を形成することができる。
次に、絶縁体３０１上および導電体３１０上に絶縁体３０２を成膜する。ここで、絶縁体３０２は、後述する酸化物３０３のスパッタリング成膜でミキシングが発生する程度に柔らかい膜であることが好ましい。よって、絶縁体３０２は、例えば、ＣＶＤ法などを用いて成膜することが好ましい。本実施の形態では、絶縁体３０２として、ＣＶＤ法を用いて酸化窒化シリコン膜を成膜する。
次に、絶縁体３０２の上面に接してスパッタリング法を用いて酸化物３０３を形成する。ここで、スパッタリング法を用いて、酸化物３０３を成膜することにより、絶縁体３０２の表面でミキシングが発生し、絶縁体３０２と酸化物３０３の間に、混合層が形成される。また、酸化物３０３には酸素欠損が形成されており、そこに水素などが補填されることで、ｎ型のキャリアが生成される。当該キャリア等の電荷が、電子トラップ層として機能する混合層に捕獲されることで、固定電荷が形成される。
なお、酸化物３０３のスパッタリング成膜では、ガリウムを含むターゲットを用いればよい。また、インジウムおよびガリウムを含むターゲット、またはインジウム、ガリウム、および亜鉛を含むターゲットを用いてもよい。
次に、酸化物３０３上に絶縁体４０２を成膜する。本実施の形態では、絶縁体４０２として、ＣＶＤ法を用いて酸化窒化シリコン膜を成膜する。
次に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。また、本実施の形態に示すトランジスタの下層に銅を含んで形成された配線などを設ける場合、第１の加熱処理の温度を４１０℃以下にすることが好ましい。第１の加熱処理は、不活性ガス雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。第１の加熱処理によって、絶縁体４０２に含まれる水素や水などの不純物を除去することなどができる。本実施の形態では、第１の加熱処理として窒素ガス雰囲気で温度を４００℃として加熱処理を行う。
ここで、絶縁体３０４に酸素を添加することが好ましい。酸素の添加は、例えば、絶縁体３０４の上に、酸素を含む雰囲気でスパッタリング成膜を行うことで行ってもよい。また、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、などを用いてもよい。また、例えば、酸素を含む雰囲気で絶縁体３０４の成膜を行うことで行ってもよい。ここで、酸素は、例えば、酸素ラジカルとして絶縁体３０４に添加されるが、酸素が添加されるときの状態はこれに限定されない。酸素は、酸素原子、又は酸素イオンなどの状態で絶縁体３０４に添加されてもよい。
次に、絶縁体４０２の上に酸化物４０６ａとなる酸化膜４０６Ａを成膜し、酸化膜４０６Ａの上に酸化物４０６ｂとなる酸化膜４０６Ｂを成膜する（図５（Ｃ）（Ｄ）参照）。
酸化膜４０６Ａ、及び酸化膜４０６Ｂは、スパッタリング法を用いて成膜することが好ましい。スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスおよび酸素の混合ガスを適宜用いればよい。ここで、酸化膜４０６Ａのスパッタリング法による成膜を、酸素を含む雰囲気で行うことで、上述の酸素の添加を行わなくても、絶縁体３０４に酸素を添加することができる。また、スパッタリングガスに窒素を含めてもよい。また、基板を加熱しながら成膜を行ってもよい。また、スパッタリング法で成膜することで酸化膜４０６Ａ、及び酸化膜４０６Ｂの密度を高められるため、好適である。
スパッタリングガスは高純度化することが好ましい。例えば、スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が－４０℃以下、好ましくは－８０℃以下、より好ましくは－１００℃以下、より好ましくは－１２０℃以下にまで高純度化したガスを用いることで酸化膜４０６Ａ、及び酸化膜４０６Ｂに水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング装置におけるチャンバーは、酸化膜４０６Ａ、及び酸化膜４０６Ｂにとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空（５×１０－７Ｐａから１×１０－４Ｐａ程度まで）排気することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。
また、スパッタリング装置の電源には、ＤＣ電源、ＡＣ電源、またはＲＦ電源を用いればよい。
また、スパッタリング装置において、ターゲットまたはマグネットを回転または移動させても構わない。例えば、成膜中にマグネットユニットを上下または／及び左右に揺動させながら酸化膜を形成することができる。例えば、ターゲットを、０．１Ｈｚ以上１ｋＨｚ以下のビート（リズム、拍子、パルス、周波、周期またはサイクルなどと言い換えてもよい。）で回転または揺動させればよい。または、マグネットユニットを、０．１Ｈｚ以上１ｋＨｚ以下のビートで揺動させればよい。
酸化膜４０６Ａの成膜においては、成膜時の基板温度を、室温以上４００℃以下とすることが好ましい。例えば、水の気化温度（例えば、１００℃）以上で、かつ装置のメンテナビリティー、スループットの良い温度を可能な範囲で適宜選択すればよい。
また、酸化膜４０６Ａの成膜において、スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。混合ガスの場合、成膜ガス全体に占める酸素ガスの割合が、７０％以上が好ましく、８０％以上がさらに好ましく、１００％がより好ましい。酸化膜４０６Ａに過剰酸素を含む酸化物を用いることで、後の加熱処理によって酸化膜４０６Ｂに酸素を供給することができる。
また、酸化膜４０６Ａの成膜のターゲットとして、上記のＩｎ－Ｍ－Ｚｎ酸化物ターゲットを用いることができる。ここで、酸化膜４０６ＡのＩｎ－Ｍ－Ｚｎ酸化物ターゲットは、元素Ｍに対するＩｎの原子数比が、酸化膜４０６ＢのＩｎ－Ｍ－Ｚｎ酸化物ターゲットにおける、元素Ｍに対するＩｎの原子数比より小さいことが好ましい。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：４［原子数比］、またはその近傍値の原子数比である金属酸化物ターゲットを用いることが好ましい。
本実施の形態では、酸化膜４０６Ａの成膜において、酸素ガス１００％程の雰囲気とし、基板温度を２００℃とし、［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝１：３：４［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いて成膜を行う。
酸化膜４０６Ｂの成膜においては、成膜時の基板温度を、室温以上４００℃以下、より好ましくは１００℃以上１４０℃未満とすればよい。例えば、水の気化温度（例えば、１００℃）以上で、かつ装置のメンテナビリティー、スループットの良い温度を可能な範囲で適宜選択すればよい。
また、酸化膜４０６Ｂの成膜において、スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。混合ガスの場合、成膜ガス全体に占める酸素ガスの割合が、０％以上３０％以下、好ましくは５％以上２０％以下とする。
また、酸化膜４０６Ｂの成膜のターゲットとして、上記のＩｎ－Ｍ－Ｚｎ酸化物ターゲットを用いることができる。ここで、酸化膜４０６ＢのＩｎ－Ｍ－Ｚｎ酸化物ターゲットは、元素Ｍに対するＩｎの原子数比が、酸化膜４０６ＡのＩｎ－Ｍ－Ｚｎ酸化物ターゲットにおける、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：４．１［原子数比］、または［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７［原子数比］、またはその近傍値の原子数比である金属酸化物ターゲットを用いることが好ましい。
なお、酸化膜４０６Ｂの成膜のターゲットに含まれる金属元素におけるガリウムの原子数比は、酸化物３０３の成膜のターゲットに含まれる金属元素におけるガリウムの原子数比より小さいことが好ましい。
本実施の形態では、酸化膜４０６Ｂの成膜において、酸素のガス比が１０％程度の希ガス、および酸素の混合ガスを用い、基板温度を１３０℃とし、［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：４．１［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いて成膜を行う。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第２の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第２の加熱処理は減圧状態で行ってもよい。または、第２の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第２の加熱処理によって、酸化膜４０６Ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
第２の加熱処理により、添加した酸素を酸化物３０３に拡散させ、酸化物３０３中の酸素欠損を補填することができる。これにより、酸化物３０３中の酸素欠損を低減し、正電荷を有するドナー不純物を低減できる。よって、酸化物３０３と絶縁体３０２の間に固定電荷５４が顕在化される。このようにして、トランジスタ４００ａにおいて、絶縁体３０２と酸化物３０３の間に固定電荷を安定して保持することができる。
次に、酸化膜４０６Ｂの上に導電体４１６ａ、４１６ｂとなる導電膜を成膜する。本実施の形態では、導電体４１６ａ、４１６ｂとなる導電膜として、窒化タンタル膜をスパッタリング法で形成する。窒化タンタルは、耐酸化性が高いため、後の工程において加熱処理を行う場合に好ましい。
次に、導電体４１６ａ、４１６ｂとなる導電膜の上にバリア膜４１７ａ、４１７ｂとなるバリア膜を成膜する。本実施の形態では、バリア膜４１７ａ、４１７ｂとなる膜として、ＡＬＤ法を用いて酸化アルミニウム膜を成膜する。ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、薄く均一な厚さを備える膜を形成することができる。
次に、フォトリソグラフィ法を用いて、導電体４１６ａ、４１６ｂとなる導電膜、バリア膜４１７ａ、４１７ｂとなる膜の一部を選択的に除去し、島状に加工する。このようにして、導電体４１６ａ、４１６ｂとなる導電膜から島状の導電膜が、バリア膜４１７ａ、４１７ｂとなる膜から、バリア膜４１７ａ、４１７ｂが形成される。
続いて、島状の導電膜をマスクとして酸化膜４０６Ａ、および酸化膜４０６Ｂの一部を選択的に除去する。このとき、同時に絶縁体４０２の一部も除去される場合がある。その後レジストマスクを除去することにより、島状の酸化物４０６ａ、および島状の酸化物４０６ｂを形成することができる。
なお、酸化膜４０６Ａおよび酸化膜４０６Ｂの一部の除去は、ドライエッチング法や、ウェットエッチング法などを用いて行なうことができる。ドライエッチング法とウェットエッチング法の両方を用いてもよい。
続いて、バリア膜４１７ａ、４１７ｂをマスクとして、ドライエッチング法を用いることで、島状の導電膜の一部を選択的に除去する。該エッチング工程により、島状の導電膜を導電体４１６ａと導電体４１６ｂに分離する（図５（Ｅ）（Ｆ）参照）。
ドライエッチングに使用するガスは、例えば、Ｃ４Ｆ６ガス、Ｃ２Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガスまたはＣＨＦ３ガスなどを単独または２以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。特に、プラズマによって有機物を生成することができるガスを用いることが好ましい。例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、またはＣＨＦ３ガスのいずれか一に、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加したものを使用することが好ましい。
また、ドライエッチング法により導電体４１６ａと導電体４１６ｂを形成した場合は、露出した酸化物４０６ｂにエッチングガスの残留成分などの不純物元素が付着する場合がある。例えば、エッチングガスとして塩素系ガスを用いると、塩素などが付着する場合がある。また、エッチングガスとして炭化水素系ガスを用いると、炭素や水素などが付着する場合がある。このため、酸化物４０６ｂの露出した表面に付着した不純物元素を低減することが好ましい。当該不純物の低減は、例えば、フッ化水素酸を純水で希釈した水溶液（希釈フッ酸液）を用いた洗浄処理、オゾンなどを用いた洗浄処理、または紫外線などを用いた洗浄処理で行なえばよい。なお、複数の洗浄処理を組み合わせてもよい。
また、酸化性ガスを用いたプラズマ処理を行ってもよい。例えば、亜酸化窒素ガスを用いたプラズマ処理を行う。当該プラズマ処理を行うことで、酸化物４０６ｂ中のフッ素濃度を低減することができる。また、試料表面の有機物を除去する効果も得られる。
また、露出した酸化物４０６ｂに対して、酸素ドープ処理を行ってもよい。また、後述する加熱処理を行ってもよい。
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第２の加熱処理と同様の条件で行うことができる。第３の加熱処理によって、酸化物４０６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で３０分間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で３０分間の処理を行う。
次に、絶縁体４０２、酸化物４０６ａ、酸化物４０６ｂ、導電体４１６ａ、４１６ｂ、バリア膜４１７ａ、４１７ｂの上に、酸化物４０６ｃとなる酸化膜４０６Ｃを成膜する。
酸化膜４０６Ｃの成膜は、酸化膜４０６Ａと同様にスパッタリング法を用いて成膜することが好ましい。
酸化膜４０６Ｃの成膜においては、成膜時の基板温度を、室温以上２００℃未満とすることが好ましい。例えば、成膜時の基板温度は室温にすればよく、成膜時に基板温度が室温より上昇しないように基板ホルダを冷却しながら成膜することが好ましい。
また、酸化膜４０６Ｃの成膜において、スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。混合ガスの場合、成膜ガス全体に占める酸素ガスの割合が、７０％以上が好ましく、８０％以上がさらに好ましく、１００％がより好ましい。酸化膜４０６Ｃに過剰酸素を含む酸化物を用いることで、後の加熱処理によって酸化物４０６ｂに酸素を供給することができる。
また、酸化膜４０６Ｃの成膜のターゲットとして、上記のＩｎ－Ｍ－Ｚｎ酸化物ターゲットを用いることができる。ここで、酸化膜４０６ＣのＩｎ－Ｍ－Ｚｎ酸化物ターゲットは、酸化膜４０６ＢのＩｎ－Ｍ－Ｚｎ酸化物ターゲットと同じターゲットを用いてもよい。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：４．１［原子数比］、または［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７［原子数比］、またはその近傍値の原子数比である金属酸化物ターゲットを用いてもよい。また、酸化膜４０６ＣのＩｎ－Ｍ－Ｚｎ酸化物ターゲットは、元素Ｍに対するＩｎの原子数比が、酸化膜４０６ＢのＩｎ－Ｍ－Ｚｎ酸化物ターゲットにおける、元素Ｍに対するＩｎの原子数比より小さいターゲットを用いてもよい。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１［原子数比］、またはその近傍値の原子数比である金属酸化物ターゲットを用いてもよい。
本実施の形態では、酸化膜４０６Ｃの成膜において、酸素ガス１００％程の雰囲気とし、基板温度を室温とし、［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：４．１［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いて成膜を行う。
次に、酸化膜４０６Ｃの上に絶縁膜４１２Ａを成膜する。本実施の形態では、絶縁膜４１２ＡとしてＣＶＤ法により酸化窒化シリコン膜を形成する。
次に、第４の加熱処理を行ってもよい。第４の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第４の加熱処理によって、絶縁膜４１２Ａに含まれる水素や水などの不純物を除去することなどができる。本実施の形態では、第４の加熱処理として窒素ガス雰囲気で温度を４００℃として加熱処理を行う。
次に、導電体４０４の第１の導電層および導電体４０４の第２の導電層を順に成膜する。本実施の形態では、導電体４０４の第１の導電層として窒化チタンを用い、導電体４０４の第２の導電層としてタングステンを用いる。
次に、第５の加熱処理を行ってもよい。第５の加熱処理は、第１の加熱処理と同様の条件で行うことができる。
次に、フォトリソグラフィ法を用いて、導電体４０４の第１の導電層および導電体４０４の第２の導電層の一部を選択的に除去して、導電体４０４の第１の導電層および導電体４０４の第２の導電層を有し、ゲートとして機能する導電体４０４を形成する（図５（Ｇ）（Ｈ）参照）。
次に、絶縁膜４１２Ａ及び導電体４０４の上に、後の工程で絶縁体４１８となる膜を成膜する。絶縁体４１８となる膜は、ゲートキャップとして機能し、本実施の形態ではＡＬＤ法で成膜した酸化アルミニウムを用いる。
次に、フォトリソグラフィ法を用いて、絶縁体４１８となる膜、絶縁膜４１２Ａ、および酸化膜４０６Ｃの一部を選択的に除去して、絶縁体４１８、絶縁体４１２、および酸化物４０６ｃを形成する（図６（Ａ）（Ｂ）参照）。ここで、導電体４０４を覆って絶縁体４１８を形成することにより、導電体４０４の酸化に周囲の過剰酸素が用いられることを防ぐことができる。なお、図６（Ａ）（Ｂ）に示すトランジスタでは、絶縁体４１８、絶縁体４１２、および酸化物４０６ｃが上面視において重なるように形成したが、これに限られるものではない。例えば、酸化物４０６ｃが、酸化物４０６ａ及び酸化物４０６ｂの周囲と絶縁体４０２の上面に接するように、酸化物４０６ｃを形成してもよい。
次に、絶縁体４１８などの上に絶縁体４１０を成膜する。絶縁体４１０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。
絶縁体４１０の成膜は、好ましくはＣＶＤ法を用いる。より好ましくはプラズマＣＶＤ法を用いて成膜する。
絶縁体４１０は、上面が平坦性を有するように形成してもよい。例えば、絶縁体４１０は、成膜直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４１０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。ただし、絶縁体４１０の上面が平坦性を有さなくても構わない。
次に、絶縁体４１０の上に、スパッタリング法を用いて絶縁体４２０を成膜する。
絶縁体４２０は、酸素を含む雰囲気でスパッタリング法を用いて成膜することが好ましい。本実施の形態では、絶縁体４２０として、酸素を含む雰囲気でスパッタリング法を用いて酸化アルミニウム膜を成膜する。これにより、絶縁体４２０と接する絶縁体４１０に酸素を添加することができる。ここで、酸素は、例えば、酸素ラジカルとして添加されるが、酸素が添加されるときの状態はこれに限定されない。酸素は、酸素原子、又は酸素イオンなどの状態で添加されてもよい。後の工程の熱処理などによって、酸素を拡散させて酸化物４０６ｂに効果的に酸素を供給することができる。
なお、絶縁体４２０を成膜する際に、基板加熱を行うことが好ましい。基板加熱は、１００℃よりも高く、３００℃以下であることが好ましい。基板温度を、１００℃よりも高くすることで、酸化物４０６ｂ中の水を除去することができる。また、形成した膜上に、表面吸着水が付着することを防止することができる。また、このように基板加熱を行いながら絶縁体４２０を成膜することにより、成膜しながら酸素を酸化物４０６ｂに拡散させることができる。
また、絶縁体４２０は積層膜にしてもよく、例えば、さらにＡＬＤ法を用いて酸化アルミニウムを成膜してもよい。
次に、第６の加熱処理を行ってもよい。第６の加熱処理は、第２の加熱処理と同様の条件で行うことができる。第６の加熱処理によって、絶縁体４２０のスパッタリング成膜で添加された酸素を拡散させることができる。これにより、酸化物４０６ａ、酸化物４０６ｂおよび酸化物４０６ｃの酸素欠損を低減することができる。ここで、絶縁体４２０および絶縁体４０１によって、酸素がトランジスタの上方及び下方に拡散することを防ぐことができ、酸化物４０６ｂに効果的に酸素を供給することができる。また、第６の加熱処理によって、絶縁体４１０に含まれる水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
次に、絶縁体４２０の上に絶縁体４２２を成膜する（図６（Ｃ）（Ｄ）参照）。絶縁体４２２としては、絶縁体４１０と同様の絶縁体を設けることができる。
次に、絶縁体４２２、絶縁体４２０、絶縁体４１０、バリア膜４１７ａ、およびバリア膜４１７ｂに、導電体４１６ａおよび導電体４１６ｂに達する開口を形成する。当該開口の形成はドライエッチングを用いることが好ましい。
次に、上記開口を埋め込むように、導電体４３８ａおよび導電体４３８ｂとなる導電膜を成膜する。本実施の形態では、導電体４３８ａおよび導電体４３８ｂとなる導電膜として、ＡＬＤ法で成膜した窒化チタンと、ＣＶＤ法で成膜したタングステンの積層膜を用いる。
次に、ＣＭＰ処理を行うことで、絶縁体４２２上の、導電体４３８ａおよび導電体４３８ｂとなる導電膜を除去する（図６（Ｅ）（Ｆ）参照）。その結果、開口のみに、導電体４３８ａおよび導電体４３８ｂが残存することで、上面が平坦な導電体４３８ａおよび導電体４３８ｂを形成することができる。
以上により、図４に示すトランジスタ４００ａを作製することができる（図６（Ｅ）（Ｆ）参照。）。
＜半導体装置の変形例＞
本実施の形態に示すトランジスタは図４に示すものに限られるものではない。以下では、図７から図９を用いて、本実施の形態に示すトランジスタの変形例について説明する。図７から図９は、図４と同様に、（Ａ）が本発明の一態様に係るトランジスタの上面図である。また、（Ｂ）は、（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図である。また、（Ｃ）は、（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図である。（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、以下において、トランジスタ４００ａと同一の符号を付した構成については、トランジスタ４００ａの対応する記載を参酌することができる。
図７（Ａ）（Ｂ）（Ｃ）に示すトランジスタ４００ｂは、絶縁体４０２、バリア膜４１７ａ、バリア膜４１７ｂ、及び導電体４０４などの上に絶縁体４０８ａおよび絶縁体４０８ｂが配置されている点において、トランジスタ４００ａと異なる。
絶縁体４０８ａは、酸化物４０６ａ、酸化物４０６ｂ、酸化物４０６ｃ、導電体４１６ａ、４１６ｂ、バリア膜４１７ａ、４１７ｂ、絶縁体４１２、導電体４０４、および絶縁体４１８を覆って設けられている。また、絶縁体４０８ａの一部が、絶縁体４０２の上面に接していることが好ましい。例えば、絶縁体４０８ａの一部が、絶縁体４０２の酸化物４０６ａと重なる領域の外側において、絶縁体４０２の上面に接することが好ましい。さらに、絶縁体４０８ａの上に絶縁体４０８ｂが設けられている。絶縁体４０８ａ及び絶縁体４０８ｂは、絶縁体４２０などと同様に、上層から水または水素などの不純物がトランジスタなどに混入するのを防ぐバリア絶縁膜として機能できる。
ここで、絶縁体４０８ａは、スパッタリング法を用いて成膜された酸化物絶縁体を用いることが好ましく、例えば酸化アルミニウムを用いることが好ましい。このような絶縁体４０８ａを用いることにより、絶縁体４０２の絶縁体４０８ａと接する面を介して絶縁体４０８ａに酸素を添加して、酸素過剰な状態にできる。これにより、酸化物４０６ａ、酸化物４０６ｂ及び酸化物４０６ｃに効果的に酸素を供給することができる。さらに、絶縁体４０２を介して酸化物３０３に酸素を供給することで、酸化物３０３の酸素欠損を低減し、酸化物３０３と絶縁体３０２の間に形成された固定電荷を保持することができる。
さらに、絶縁体４０８ａとして酸化アルミニウムなどの酸素が透過しにくい絶縁性材料を用いることにより、絶縁体４０２に添加した酸素が、成膜中に上方拡散するのを抑制することができる。これにより、さらに効率よく絶縁体４０２に酸素を添加することができる。
絶縁体４０８ｂはＡＬＤ法を用いて成膜された酸化物絶縁体を用いることが好ましく、例えば酸化アルミニウムを用いることが好ましい。ＡＬＤ法を用いて成膜された絶縁体４０８ｂは、良好な被覆性を有し、クラックやピンホールなどの形成が抑制された膜となる。絶縁体４０８ａ及び絶縁体４０８ｂは凹凸を有する形状の上に設けられるが、ＡＬＤ法で成膜された絶縁体４０８ｂを用いることにより、段切れ、クラック、ピンホールなどが形成されることなく、トランジスタを絶縁体４０８ｂで覆うことができる。これにより、絶縁体４０８ａに段切れなどが発生しても、絶縁体４０８ｂで覆うことができるので、絶縁体４０８ａと絶縁体４０８ｂの積層膜の、水素、水などの不純物に対するバリア性をより顕著に向上させることができる。
このように、トランジスタが、絶縁体４０８ａ及び絶縁体４０８ｂと、絶縁体４０１と、に挟まれる構造とすることによって、酸素を外方拡散させず、絶縁体４０２、酸化物４０６ａ、酸化物４０６ｂ、および酸化物４０６ｃ中に多くの酸素を含有させることができる。さらに、絶縁体４０８ｂの上方および絶縁体４０１の下方から水素、または水などの不純物が混入するのを防ぎ、絶縁体４０２、酸化物４０６ａ、酸化物４０６ｂ、および酸化物４０６ｃ中の不純物濃度を低減させることができる。
なお、絶縁体４０８ａおよび絶縁体４０８ｂを設ける場合、絶縁体４２０および絶縁体４２２を設けない構成にしてもよい。
図８（Ａ）（Ｂ）（Ｃ）に示すトランジスタ４００ｃは、絶縁体４０８ａと、絶縁体４０２、酸化物４０６、導電体４１６ａ、４１６ｂ、バリア膜４１７ａ、４１７ｂ、絶縁体４１２、および導電体４０４との間に絶縁体４１１が設けられている点において、トランジスタ４００ｂと異なる。
絶縁体４１１は、絶縁体４０２と重なる領域の膜厚、バリア膜４１７ａ、４１７ｂと重なる領域の膜厚、および絶縁体４１８と重なる領域の膜厚が、概略等しいことが好ましい。このような膜厚にすることで、絶縁体４１１中に含まれる酸素が導電体４３８ａおよび導電体４３８ｂに引き抜かれる量を低減することができる。これにより、絶縁体４０８ａの成膜によって絶縁体４１１に添加された酸素を、酸化物４０６および絶縁体４０２に供給することができる。
なお、トランジスタ４００ｃでは、トランジスタ４００ｂと異なり、絶縁体４２０および絶縁体４２２を設けない構成にしているが、トランジスタ４００ｂと同じように、絶縁体４２０および絶縁体４２２を設けてもよい。
次に、図９（Ａ）（Ｂ）（Ｃ）に示すトランジスタ４００ｄについて説明する。トランジスタ４００ｄは、基板（図示せず）の上に配置された絶縁体４０１および絶縁体３０１と、絶縁体４０１および絶縁体３０１に埋め込まれるように配置された導電体３１０と、絶縁体３０１と導電体３１０の上に配置された絶縁体３０２と、絶縁体３０２の上に配置された酸化物３０３と、酸化物３０３の上に配置された絶縁体４０２と、絶縁体４０２の上に配置された酸化物４０６ａと、酸化物４０６ａの上面の少なくとも一部に接して配置された酸化物４０６ｂと、酸化物４０６ｂの上に配置された酸化物４０６ｃと、酸化物４０６ｃの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４と、導電体４０４の上に配置された絶縁体４１８と、絶縁体４１８の上に配置された絶縁体４２１と、絶縁体４１２、導電体４０４、および絶縁体４１８の側面に接して配置された絶縁体４１９と、絶縁体４０２、酸化物４０６、絶縁体４１９、および絶縁体４２１を覆って設けられた絶縁体４２８と、を有する。また、絶縁体４２８の上に絶縁体４１０が設けられ、絶縁体４１０の上に絶縁体４２０が設けられ、絶縁体４２０の上に絶縁体４２２が設けられる。
トランジスタ４００ｄは、導電体４１６ａおよび導電体４１６ｂを有せず、導電体４３８ａおよび導電体４３８ｂが酸化物４０６ｂに接している点、絶縁体４１９および絶縁体４２１を有する点、絶縁体４２８を有する点、等において、トランジスタ４００ａと異なる。
トランジスタ４００ａと同じように、酸化物４０６ｂは第１乃至第３の領域を有する。第３の領域は、第１の領域と第２の領域に挟まれる。第１の領域および第２の領域は、酸化物４０６ｂの少なくとも絶縁体４２８と重なる領域に形成される。ここで、酸化物４０６ｂの第１の領域はソース領域およびドレイン領域の一方として機能でき、酸化物４０６ｂの第２の領域は、ソース領域およびドレイン領域の他方として機能できる。また、酸化物４０６ｂの第３の領域はチャネル形成領域として機能できる。ここで、絶縁体４２８は、上記絶縁体４０８ａと同様の絶縁体を用いることができる。
第１の領域および第２の領域は、酸素濃度が低く、低抵抗化した領域である。また、チャネル形成領域として機能する第３の領域は、ソース領域またはドレイン領域として機能する第１の領域または第２の領域よりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。
なお、第１の領域および第２の領域は、金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が第３の領域よりも高いことが好ましい。
例えば、第１の領域および第２の領域は、酸化物４０６の他に、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を有することが好ましい。
第１の領域および第２の領域を形成するために、例えば、酸化物４０６の第１の領域および第２の領域に接して、金属元素を有する膜を設ければよい。当該金属元素を有する膜は、第１の領域および第２の領域の形成後に、エッチング処理などで除去すればよい。なお、当該金属元素を有する膜として、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を用いることができる。その際、当該金属元素を有する膜と、酸化物４０６との間に、化合物層が形成されることが好ましい。例えば化合物層は、酸化物４０６の上面および側面に形成される場合がある。なお、化合物層は、当該金属元素を有する膜の成分と、酸化物４０６の成分とを含む金属化合物を有する層である。例えば化合物層として、酸化物４０６中の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。
また、上面から、基板に対して垂直に見た際の絶縁体４１８の側面の位置は、導電体４０４、絶縁体４１２、酸化物４０６ｃの側面の位置と、略一致することが好ましい。また、絶縁体４２１は、絶縁体４１８の上面に接して形成される。絶縁体４１９は、絶縁体４２１、絶縁体４１８、導電体４０４、絶縁体４１２および酸化物４０６ｃの側面に接して設けられる。絶縁体４１９および絶縁体４２１は、絶縁体４１０に用いることができる絶縁材料を用いればよい。
絶縁体４１９は、絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、絶縁体４２１、絶縁体４１８、導電体４０４、絶縁体４１２、および酸化物４０６ｃの側面に接する部分を残存させて形成することが好ましい。
以上のようにして、本発明の一態様により、しきい値電圧の大きい半導体装置を提供することができる。または、本発明の一態様により、ノーマリーオフの電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、絶対値が小さい電圧で動作する半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、図１０乃至図１２を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）、および容量素子が適用されている記憶装置の一例として、ＮＯＳＲＡＭについて説明する。ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。
ＮＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜＜ＮＯＳＲＡＭ＞＞
図１０にＮＯＳＲＡＭの構成例を示す。図１０に示すＮＯＳＲＡＭ１６００は、メモリセルアレイ１６１０、コントローラ１６４０、行ドライバ１６５０、列ドライバ１６６０、出力ドライバ１６７０を有する。なお、ＮＯＳＲＡＭ１６００は、１のメモリセルで多値データを記憶する多値ＮＯＳＲＡＭである。
メモリセルアレイ１６１０は複数のメモリセル１６１１、複数のワード線ＷＷＬ、ＲＷＬ、ビット線ＢＬ、ソース線ＳＬを有する。ワード線ＷＷＬは書き込みワード線であり、ワード線ＲＷＬは読み出しワード線である。ＮＯＳＲＡＭ１６００では、１のメモリセル１６１１で３ビット（８値）のデータを記憶する。
コントローラ１６４０は、ＮＯＳＲＡＭ１６００全体を統括的に制御し、データＷＤＡ［３１：０］の書き込み、データＲＤＡ［３１：０］の読み出しを行う。コントローラ１６４０は、外部からのコマンド信号（例えば、チップイネーブル信号、書き込みイネーブル信号など）を処理して、行ドライバ１６５０、列ドライバ１６６０および出力ドライバ１６７０の制御信号を生成する。
行ドライバ１６５０は、アクセスする行を選択する機能を有する。行ドライバ１６５０は、行デコーダ１６５１、およびワード線ドライバ１６５２を有する。
列ドライバ１６６０は、ソース線ＳＬおよびビット線ＢＬを駆動する。列ドライバ１６６０は、列デコーダ１６６１、書き込みドライバ１６６２、ＤＡＣ（デジタル‐アナログ変換回路）１６６３を有する。
ＤＡＣ１６６３は３ビットのデジタルデータをアナログ電圧に変換する。ＤＡＣ１６６３は３２ビットのデータＷＤＡ［３１：０］を３ビットごとに、アナログ電圧に変換する。
書き込みドライバ１６６２は、ソース線ＳＬをプリチャージする機能、ソース線ＳＬを電気的に浮遊状態にする機能、ソース線ＳＬを選択する機能、選択されたソース線ＳＬにＤＡＣ１６６３で生成した書き込み電圧を入力する機能、ビット線ＢＬをプリチャージする機能、ビット線ＢＬを電気的に浮遊状態にする機能等を有する。
出力ドライバ１６７０は、セレクタ１６７１、ＡＤＣ（アナログ‐デジタル変換回路）１６７２、出力バッファ１６７３を有する。セレクタ１６７１は、アクセスするソース線ＳＬを選択し、選択されたソース線ＳＬの電圧をＡＤＣ１６７２に送信する。ＡＤＣ１６７２は、アナログ電圧を３ビットのデジタルデータに変換する機能を持つ。ソース線ＳＬの電圧はＡＤＣ１６７２において、３ビットのデータに変換され、出力バッファ１６７３はＡＤＣ１６７２から出力されるデータを保持する。
なお、本実施の形態に示す、行ドライバ１６５０、列ドライバ１６６０、および出力ドライバ１６７０の構成は、上記に限定されるものではない。メモリセルアレイ１６１０の構成または駆動方法などに応じて、これらのドライバおよび当該ドライバに接続される配線の配置を変更してもよいし、これらのドライバおよび当該ドライバに接続される配線の有する機能を変更または追加してもよい。例えば、上記のソース線ＳＬが有する機能の一部を、ビット線ＢＬに有せしめる構成にしてもよい。
なお、上記においては、各メモリセル１６１１に保持させる情報量を３ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。各メモリセル１６１１に保持させる情報量を２ビット以下にしてもよいし、４ビット以上にしてもよい。例えば、各メモリセル１６１１に保持させる情報量を１ビットにする場合、ＤＡＣ１６６３およびＡＤＣ１６７２を設けない構成にしてもよい。
＜メモリセル＞
図１１（Ａ）はメモリセル１６１１の構成例を示す回路図である。メモリセル１６１１は２Ｔ型のゲインセルであり、メモリセル１６１１はワード線ＷＷＬ、ＲＷＬ、ビット線ＢＬ、ソース線ＳＬ、配線ＢＧＬに電気的に接続されている。メモリセル１６１１は、ノードＳＮ、ＯＳトランジスタＭＯ６１、トランジスタＭＰ６１、容量素子Ｃ６１を有する。ＯＳトランジスタＭＯ６１は書き込みトランジスタである。トランジスタＭＰ６１は読み出しトランジスタであり、例えばｐチャネル型Ｓｉトランジスタで構成される。容量素子Ｃ６１はノードＳＮの電圧を保持するための保持容量である。ノードＳＮはデータの保持ノードであり、ここではトランジスタＭＰ６１のゲートに相当する。
メモリセル１６１１の書き込みトランジスタがＯＳトランジスタＭＯ６１で構成されているため、ＮＯＳＲＡＭ１６００は長時間データを保持することが可能である。
図１１（Ａ）の例では、ビット線は、書き込みと読み出しで共通のビット線であるが、図１１（Ｂ）に示すように、書き込みビット線として機能する、ビット線ＷＢＬと、読み出しビット線として機能する、ビット線ＲＢＬとを設けてもよい。
図１１（Ｃ）－図１１（Ｅ）にメモリセルの他の構成例を示す。図１１（Ｃ）－図１１（Ｅ）には、書き込み用のビット線ＷＢＬと読み出し用のビット線ＲＢＬを設けた例を示しているが、図１１（Ａ）のように書き込みと読み出しで共有されるビット線を設けてもよい。
図１１（Ｃ）に示すメモリセル１６１２は、メモリセル１６１１の変形例であり、読み出しトランジスタをｎチャネル型トランジスタ（ＭＮ６１）に変更したものである。トランジスタＭＮ６１はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
メモリセル１６１１、１６１２において、ＯＳトランジスタＭＯ６１はバックゲートの無いＯＳトランジスタであってもよい。
図１１（Ｄ）に示すメモリセル１６１３は、３Ｔ型ゲインセルであり、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬ、配線ＢＧＬ、ＰＣＬに電気的に接続されている。メモリセル１６１３は、ノードＳＮ、ＯＳトランジスタＭＯ６２、トランジスタＭＰ６２、トランジスタＭＰ６３、容量素子Ｃ６２を有する。ＯＳトランジスタＭＯ６２は書き込みトランジスタである。トランジスタＭＰ６２は読み出しトランジスタであり、トランジスタＭＰ６３は選択トランジスタである。
図１１（Ｅ）に示すメモリセル１６１４は、メモリセル１６１３の変形例であり、読み出しトランジスタおよび選択トランジスタをｎチャネル型トランジスタ（ＭＮ６２、ＭＮ６３）に変更したものである。トランジスタＭＮ６２、ＭＮ６３はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
メモリセル１６１１－１６１４に設けられるＯＳトランジスタは、バックゲートの無いトランジスタでもよいし、バックゲートが有るトランジスタであってもよい。
上記においては、メモリセル１６１１などが並列に接続された、いわゆるＮＯＲ型の記憶装置について説明したが、本実施の形態に示す記憶装置はこれに限られるものではない。例えば、以下に示すようなメモリセル１６１５が直列に接続された、いわゆるＮＡＮＤ型の記憶装置にしてもよい。
図１２はＮＡＮＤ型のメモリセルアレイ１６１０の構成例を示す回路図である。図１２に示すメモリセルアレイ１６１０は、ソース線ＳＬ、ビット線ＲＢＬ、ビット線ＷＢＬ、ワード線ＷＷＬ、ワード線ＲＷＬ、配線ＢＧＬ、およびメモリセル１６１５を有する。メモリセル１６１５は、ノードＳＮ、ＯＳトランジスタＭＯ６３、トランジスタＭＮ６４、容量素子Ｃ６３を有する。ここで、トランジスタＭＮ６４は、例えばｎチャネル型Ｓｉトランジスタで構成される。これに限られず、トランジスタＭＮ６４は、ｐチャネル型Ｓｉトランジスタ、であってもよいし、ＯＳトランジスタであってもよい。
以下では、図１２に示すメモリセル１６１５ａおよびメモリセル１６１５ｂを例として説明する。ここで、メモリセル１６１５ａまたはメモリセル１６１５ｂのいずれかに接続する配線、または回路素子の符号については、ａまたはｂの符号を付して表す。
メモリセル１６１５ａにおいて、トランジスタＭＮ６４ａのゲートと、ＯＳトランジスタＭＯ６３ａのソースおよびドレインの一方と、容量素子Ｃ６３ａの電極の一方とは、電気的に接続されている。また、ビット線ＷＢＬとＯＳトランジスタＭＯ６３ａのソースおよびドレインの他方とは、電気的に接続されている。また、ワード線ＷＷＬａと、ＯＳトランジスタＭＯ６３ａのゲートとは、電気的に接続されている。また、配線ＢＧＬａと、ＯＳトランジスタＭＯ６３ａのバックゲートとは、電気的に接続されている。そして、ワード線ＲＷＬａと、容量素子Ｃ６３ａの電極の他方は電気的に接続されている。
メモリセル１６１５ｂは、ビット線ＷＢＬとのコンタクト部を対称の軸として、メモリセル１６１５ａと対称的に設けることができる。よって、メモリセル１６１５ｂに含まれる回路素子も、上記メモリセル１６１５ａと同じように配線と接続される。
さらに、メモリセル１６１５ａが有するトランジスタＭＮ６４ａのソースは、メモリセル１６１５ｂのトランジスタＭＮ６４ｂのドレインと電気的に接続される。メモリセル１６１５ａが有するトランジスタＭＮ６４ａのドレインは、ビット線ＲＢＬと電気的に接続される。メモリセル１６１５ｂが有するトランジスタＭＮ６４ｂのソースは、複数のメモリセル１６１５が有するトランジスタＭＮ６４を介してソース線ＳＬと電気的に接続される。このように、ＮＡＮＤ型のメモリセルアレイ１６１０では、ビット線ＲＢＬとソース線ＳＬの間に、複数のトランジスタＭＮ６４が直列に接続される。
図１２に示すメモリセルアレイ１６１０を有する記憶装置では、同じワード線ＷＷＬ（またはワード線ＲＷＬ）に接続された複数のメモリセル（以下、メモリセル列と呼ぶ。）ごとに、書き込み動作および読み出し動作を行う。例えば、書き込み動作は次のように行うことができる。書き込みを行うメモリセル列に接続されたワード線ＷＷＬにＯＳトランジスタＭＯ６３がオン状態となる電位を与え、書き込みを行うメモリセル列のＯＳトランジスタＭＯ６３をオン状態にする。これにより、指定したメモリセル列のトランジスタＭＮ６４のゲートおよび容量素子Ｃ６３の電極の一方にビット線ＷＢＬの電位が与えられ、該ゲートに所定の電荷が与えられる。それから当該メモリセル列のＯＳトランジスタＭＯ６３をオフ状態にすると、該ゲートに与えられた所定の電荷を保持することができる。このようにして、指定したメモリセル列のメモリセル１６１５にデータを書き込むことができる。
また、例えば、読み出し動作は次のように行うことができる。まず、読み出しを行うメモリセル列に接続されていないワード線ＲＷＬに、トランジスタＭＮ６４のゲートに与えられた電荷によらず、トランジスタＭＮ６４がオン状態となるような電位を与え、読み出しを行うメモリセル列以外のトランジスタＭＮ６４をオン状態とする。それから、読み出しを行うメモリセル列に接続されたワード線ＲＷＬに、トランジスタＭＮ６４のゲートが有する電荷によって、トランジスタＭＮ６４のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＲＢＬに接続されている読み出し回路を動作状態とする。ここで、ソース線ＳＬ－ビット線ＲＢＬ間の複数のトランジスタＭＮ６４は、読み出しを行うメモリセル列を除いてオン状態となっているため、ソース線ＳＬ－ビット線ＲＢＬ間のコンダクタンスは、読み出しを行うメモリセル列のトランジスタＭＮ６４の状態（オン状態またはオフ状態）によって決定される。読み出しを行うメモリセル列のトランジスタＭＮ６４のゲートが有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＲＢＬの電位は異なる値をとることになる。ビット線ＲＢＬの電位を読み出し回路によって読み出すことで、指定したメモリセル列のメモリセル１６１５から情報を読み出すことができる。
容量素子Ｃ６１、容量素子Ｃ６２、または容量素子Ｃ６３の充放電によってデータを書き換えるため、ＮＯＳＲＡＭ１６００は原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、長時間データを保持することが可能であるので、リフレッシュ頻度を低減できる。
上記実施の形態に示す半導体装置をメモリセル１６１１、１６１２、１６１３、１６１４、１６１５に用いる場合、ＯＳトランジスタＭＯ６１、ＭＯ６２、ＭＯ６３としてトランジスタ４００ａなどを用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、図１３および図１４を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている記憶装置の一例として、ＤＯＳＲＡＭについて説明する。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭも、ＮＯＳＲＡＭと同様に、ＯＳメモリが適用されている。
＜＜ＤＯＳＲＡＭ１４００＞＞
図１３にＤＯＳＲＡＭの構成例を示す。図１３に示すように、ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ－ＳＡアレイ１４２０」と呼ぶ。）を有する。
行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ－ＳＡアレイ１４２０はメモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、ＧＢＬＲを有する。
（ＭＣ－ＳＡアレイ１４２０）
ＭＣ－ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞―１４２５＜Ｎ－１＞を有する。図１４（Ａ）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ＢＬＲを有する。図１４（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
図１４（Ｂ）に共通のビット線ＢＬＬ（ＢＬＲ）に接続される、ペア状の一組のメモリセル１４４５ａおよびメモリセル１４４５ｂの回路構成例を示す。メモリセル１４４５ａはトランジスタＭＷ１ａ、容量素子ＣＳ１ａ、端子Ｂ１ａ、Ｂ２ａを有し、ワード線ＷＬａ、ビット線ＢＬＬ（ＢＬＲ）に接続される。また、メモリセル１４４５ｂはトランジスタＭＷ１ｂ、容量素子ＣＳ１ｂ、端子Ｂ１ｂ、Ｂ２ｂを有し、ワード線ＷＬｂ、ビット線ＢＬＬ（ＢＬＲ）に接続される。なお、以下において、メモリセル１４４５ａおよびメモリセル１４４５ｂのいずれかを特に限定しない場合は、メモリセル１４４５およびそれに付属する構成にａまたはｂの符号を付さない場合がある。
トランジスタＭＷ１ａは容量素子ＣＳ１ａの充放電を制御する機能をもち、トランジスタＭＷ１ｂは容量素子ＣＳ１ｂの充放電を制御する機能をもつ。トランジスタＭＷ１ａのゲートはワード線ＷＬａに電気的に接続され、第１端子はビット線ＢＬＬ（ＢＬＲ）に電気的に接続され、第２端子は容量素子ＣＳ１ａの第１端子に電気的に接続されている。また、トランジスタＭＷ１ｂのゲートはワード線ＷＬｂに電気的に接続され、第１端子はビット線ＢＬＬ（ＢＬＲ）に電気的に接続され、第２端子は容量素子ＣＳ１ｂの第１端子に電気的に接続されている。このように、ビット線ＢＬＬ（ＢＬＲ）がトランジスタＭＷ１ａの第１端子とトランジスタＭＷ１ｂの第１端子に共通で接続される。
トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。容量素子ＣＳ１の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電圧（例えば、低電源電圧）が入力される。
上記実施の形態に示す半導体装置をメモリセル１４４５ａ、１４４５ｂに用いる場合、トランジスタＭＷ１ａ、ＭＷ１ｂとして、トランジスタ４００ａなどを用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ１に電気的に接続されている。そのため、端子Ｂ１の電圧によって、トランジスタＭＷ１の閾値電圧を変更することができる。例えば、端子Ｂ１の電圧は固定電圧（例えば、負の定電圧）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電圧を変化させてもよい。
トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、ソース、またはドレインに電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設けなくてもよい。
センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞―１４２６＜Ｎ－１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対との間を導通状態にする機能を有する。
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。
（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
（行回路１４１０）
行回路１４１０は、ＭＣ－ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。
（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。
ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレス信号が指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。
ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレス信号が指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。
トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、ＤＯＳＲＡＭ１４００は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像処理に利用されるフレームメモリに好適である。
ＭＣ－ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減され、消費電力を低減することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、図１５から図１８を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている半導体装置の一例として、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）について説明する。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリが適用されている。ここでは、このようなＦＰＧＡを「ＯＳ－ＦＰＧＡ」と呼ぶ。
＜＜ＯＳ－ＦＰＧＡ＞＞
図１５（Ａ）にＯＳ－ＦＰＧＡの構成例を示す。図１５（Ａ）に示すＯＳ－ＦＰＧＡ３１１０は、マルチコンテキスト構造によるコンテキスト切り替えとＰＬＥ毎の細粒度パワーゲーティングを実行するＮＯＦＦ（ノーマリーオフ）コンピューティングが可能である。ＯＳ－ＦＰＧＡ３１１０は、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）３１１１、ワードドライバ（Ｗｏｒｄ ｄｒｉｖｅｒ）３１１２、データドライバ（Ｄａｔａ ｄｒｉｖｅｒ）３１１３、プログラマブルエリア（Ｐｒｏｇｒａｍｍａｂｌｅ ａｒｅａ）３１１５を有する。
プログラマブルエリア３１１５は、２個の入出力ブロック（ＩＯＢ）３１１７、コア３１１９を有する。ＩＯＢ３１１７は複数のプログラマブル入出力回路を有する。コア３１１９は、複数のロジックアレイブロック（ＬＡＢ）３１２０、複数のスイッチアレイブロック（ＳＡＢ）３１３０を有する。ＬＡＢ３１２０は複数のＰＬＥ３１２１を有する。図１５（Ｂ）には、ＬＡＢ３１２０を５個のＰＬＥ３１２１で構成する例を示す。図１５（Ｃ）に示すようにＳＡＢ３１３０はアレイ状に配列された複数のスイッチブロック（ＳＢ）３１３１を有する。ＬＡＢ３１２０は自身の入力端子と、ＳＡＢ３１３０を介して４（上下左右）方向のＬＡＢ３１２０に接続される。
図１６（Ａ）乃至図１６（Ｃ）を参照して、ＳＢ３１３１について説明する。図１６（Ａ）に示すＳＢ３１３１には、ｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。ＯＳ－ＦＰＧＡ３１１０のコンテキスト数は２であり、信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号であり、信号ｗｏｒｄ［１：０］が入力される配線がそれぞれワード線である。
ＳＢ３１３１は、ＰＲＳ（プログラマブルルーティングスイッチ）３１３３［０］、３１３３［１］を有する。ＰＲＳ３１３３［０］、３１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。なお、ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とを区別しない場合、ＰＲＳ３１３３と呼ぶ。他の要素についても同様である。
図１６（Ｂ）にＰＲＳ３１３３［０］の回路構成例を示す。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは同じ回路構成を有する。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、信号ｗｏｒｄ［０］はＰＲＳ３１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、ｗｏｒｄ［１］はＰＲＳ３１３３［１］に入力される。例えば、ＳＢ３１３１において、信号ｃｏｎｔｅｘｔ［０］が“Ｈ”になることで、ＰＲＳ３１３３［０］がアクティブになる。
ＰＲＳ３１３３［０］は、ＣＭ３１３５、ＳｉトランジスタＭ３１を有する。ＳｉトランジスタＭ３１は、ＣＭ３１３５により制御されるパストランジスタである。ＣＭ３１３５は、メモリ回路３１３７、３１３７Ｂを有する。メモリ回路３１３７、３１３７Ｂは同じ回路構成である。メモリ回路３１３７は、容量素子Ｃ３１、ＯＳトランジスタＭＯ３１、ＭＯ３２を有する。メモリ回路３１３７Ｂは、容量素子ＣＢ３１、ＯＳトランジスタＭＯＢ３１、ＭＯＢ３２を有する。
上記実施の形態に示す半導体装置をＳＡＢ３１３０に用いる場合、ＯＳトランジスタＭＯ３１、ＭＯＢ３１としてトランジスタ４００ａなどを用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
ＯＳトランジスタＭＯ３１、ＭＯ３２、ＭＯＢ３１、ＭＯＢ３２はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
ＳｉトランジスタＭ３１のゲートがノードＮ３１であり、ＯＳトランジスタＭＯ３２のゲートがノードＮ３２であり、ＯＳトランジスタＭＯＢ３２のゲートがノードＮＢ３２である。ノードＮ３２、ＮＢ３２はＣＭ３１３５の電荷保持ノードである。ＯＳトランジスタＭＯ３２はノードＮ３１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ３２はノードＮ３１と低電位電源線ＶＳＳとの間の導通状態を制御する。
メモリ回路３１３７、３１３７Ｂが保持するデータは相補的な関係にある。したがって、ＯＳトランジスタＭＯ３２またはＭＯＢ３２の何れか一方が導通する。
図１６（Ｃ）を参照して、ＰＲＳ３１３３［０］の動作例を説明する。ＰＲＳ３１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ３１３３［０］のノードＮ３２は“Ｈ”であり、ノードＮＢ３２は“Ｌ”である。
信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である間はＰＲＳ３１３３［０］は非アクティブである。この期間に、ＰＲＳ３１３３［０］の入力端子が“Ｈ”に遷移しても、ＳｉトランジスタＭ３１のゲートは“Ｌ”が維持され、ＰＲＳ３１３３［０］の出力端子も“Ｌ”が維持される。
信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である間はＰＲＳ３１３３［０］はアクティブである。信号ｃｏｎｔｅｘｔ［０］が“Ｈ”に遷移すると、ＣＭ３１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ３１のゲートは“Ｈ”に遷移する。
ＰＲＳ３１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、メモリ回路３１３７のＯＳトランジスタＭＯ３２がソースフォロアであるために、ブースティング（ｂｏｏｓｔｉｎｇ）によってＳｉトランジスタＭ３１のゲート電圧は上昇する。その結果、メモリ回路３１３７のＯＳトランジスタＭＯ３２は駆動能力を失い、ＳｉトランジスタＭ３１のゲートは浮遊状態となる。
マルチコンテキスト機能を備えるＰＲＳ３１３３において、ＣＭ３１３５はマルチプレクサの機能を併せ持つ。
図１７にＰＬＥ３１２１の構成例を示す。ＰＬＥ３１２１はＬＵＴ（ルックアップテーブル）ブロック（ＬＵＴ ｂｌｏｃｋ）３１２３、レジスタブロック３１２４、セレクタ３１２５、ＣＭ３１２６を有する。ＬＵＴブロック３１２３は、入力ｉｎＡ－ｉｎＤに従って内部のデータを選択し、出力する構成である。セレクタ３１２５は、ＣＭ３１２６が格納するコンフィギュレーションデータに従って、ＬＵＴブロック３１２３の出力またはレジスタブロック３１２４の出力を選択する。
ＰＬＥ３１２１は、パワースイッチ３１２７を介して電圧ＶＤＤ用の電源線に電気的に接続されている。パワースイッチ３１２７のオンオフは、ＣＭ３１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ３１２１にパワースイッチ３１２７を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないＰＬＥ３１２１をパワーゲーティングすることができるので、待機電力を効果的に低減できる。
ＮＯＦＦコンピューティングを実現するため、レジスタブロック３１２４は、不揮発性レジスタで構成される。ＰＬＥ３１２１内の不揮発性レジスタはＯＳメモリを備えるフリップフロップ（以下［ＯＳ－ＦＦ］と呼ぶ）である。
レジスタブロック３１２４は、ＯＳ－ＦＦ３１４０［１］３１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、ｌｏａｄ、ｓｔｏｒｅがＯＳ－ＦＦ３１４０［１］、３１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ－ＦＦ３１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ－ＦＦ３１４０［２］に入力される。図１８（Ａ）にＯＳ－ＦＦ３１４０の構成例を示す。
ＯＳ－ＦＦ３１４０は、ＦＦ３１４１、シャドウレジスタ３１４２を有する。ＦＦ３１４１は、ノードＣＫ、Ｒ、Ｄ、Ｑ、ＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは論理が相補関係にある。
シャドウレジスタ３１４２は、ＦＦ３１４１のバックアップ回路として機能する。シャドウレジスタ３１４２は、信号ｓｔｏｒｅに従いノードＱ、ＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ＱＢに書き戻す。
シャドウレジスタ３１４２は、インバータ回路３１８８、３１８９、ＳｉトランジスタＭ３７、ＭＢ３７、メモリ回路３１４３、３１４３Ｂを有する。メモリ回路３１４３、３１４３Ｂは、ＰＲＳ３１３３のメモリ回路３１３７と同じ回路構成である。メモリ回路３１４３は容量素子Ｃ３６、ＯＳトランジスタＭＯ３５、ＭＯ３６を有する。メモリ回路３１４３Ｂは容量素子ＣＢ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６を有する。ノードＮ３６、ＮＢ３６はＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３６のゲートであり、それぞれ電荷保持ノードである。ノードＮ３７、ＮＢ３７は、ＳｉトランジスタＭ３７、ＭＢ３７のゲートである。
上記実施の形態に示す半導体装置をＬＡＢ３１２０に用いる場合、ＯＳトランジスタＭＯ３５、ＭＯＢ３５としてトランジスタ４００ａなどを用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
ＯＳトランジスタＭＯ３５、ＭＯ３６、ＭＯＢ３５、ＭＯＢ３６はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
図１８（Ｂ）を参照して、ＯＳ－ＦＦ３１４０の動作方法例を説明する。
（バックアップ（Ｂａｃｋｕｐ））
“Ｈ”の信号ｓｔｏｒｅがＯＳ－ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はＦＦ３１４１のデータをバックアップする。ノードＮ３６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ３６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ３１２７をオフにする。ＦＦ３１４１のノードＱ、ＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ３１４２はバックアップしたデータを保持する。
（リカバリ（Ｒｅｃｏｖｅｒｙ））
パワースイッチ３１２７をオンにし、ＰＬＥ３１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ－ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はバックアップしているデータをＦＦ３１４１に書き戻す。ノードＮ３６は“Ｌ”であるので、ノードＮ３７は“Ｌ”が維持され、ノードＮＢ３６は“Ｈ”であるので、ノードＮＢ３７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ－ＦＦ３１４０はバックアップ動作時の状態に復帰する。
細粒度パワーゲーティングと、ＯＳ－ＦＦ３１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ－ＦＰＧＡ３１１０の消費電力を効果的に低減できる。
メモリ回路において発生しうるエラーとして放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。ＯＳトランジスタを用いたＯＳメモリはソフトエラー耐性が高い。そのため、ＯＳメモリを搭載することで、信頼性の高いＯＳ－ＦＰＧＡ３１１０を提供することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、図１９を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
図１９はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、を有する。ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４として、上記実施の形態に示す、ＤＯＳＲＡＭ１４００、ＮＯＳＲＡＭ１６００、およびＯＳ－ＦＰＧＡ３１１０を用いることができる。
制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）４０２８と、を有する。
入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
ＦＰＧＡ４０１４はＯＳトランジスタを有するＦＰＧＡである。ＯＳ‐ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ‐ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも一つを実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。
ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などを含む。
ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。
また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
＜ＡＩシステムの応用例＞
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図２０を用いて説明を行う。
図２０（Ａ）は、図１９で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
図２０（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
また図２０（Ｂ）は、図１９で説明したＡＩシステム４０４１を図２０（Ａ）と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
図２０（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ Ｗｉｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、Ｗ－ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ－Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。また、国際電気通信連合（ＩＴＵ）が定める第３世代移動通信システム（３Ｇ）、第４世代移動通信システム（４Ｇ）、または第５世代移動通信システム（５Ｇ）などを用いることもできる。
図２０（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ－ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。
図２１に、ＡＩシステムを組み込んだＩＣの一例を示す。図２１に示すＡＩシステムＩＣ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示した各種の回路が１のダイに設けられている。回路部７００３は、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
図２１では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ－ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態９）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図２２乃至図２４に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
図２２（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７、移動機構２１０８を備える。
マイクロフォン２１０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。
ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。
上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、移動機構２１０８を用いてロボット２１００が前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。
図２２（Ｂ）に示す飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自律して飛行する機能を有する。
飛行体２１２０において、演算装置２１２１およびカメラ２１２２に上記電子部品を用いることができる。
図２２（Ｃ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。
図２２（Ｄ）に、互いに別々の言語で話す複数の人間のコミュニケーションにおいて、携帯電子機器２１３０に同時通訳を行わせる状況を示す。
携帯電子機器２１３０は、マイクロフォンおよびスピーカ等を有し、使用者の話し声を認識してそれを話し相手の話す言語に翻訳する機能を有する。
また、図２２（Ｄ）において、使用者は携帯型マイクロフォン２１３１を有する。携帯型マイクロフォン２１３１は、無線通信機能を有し、検知した音声を携帯電子機器２１３０に送信する機能を有する。
図２３（Ａ）は、ペースメーカの一例を示す断面模式図である。
ペースメーカ本体５３００は、バッテリー５３０１ａ、５３０１ｂと、レギュレータと、制御回路と、アンテナ５３０４と、右心房へのワイヤ５３０２、右心室へのワイヤ５３０３とを少なくとも有している。
ペースメーカ本体５３００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５３０５及び上大静脈５３０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
また、アンテナ５３０４で電力が受信でき、その電力はバッテリー５３０１ａ、５３０１ｂに充電され、ペースメーカの交換頻度を少なくすることができる。ペースメーカ本体５３００は複数のバッテリーを有しているため、安全性が高く、一方が故障したとしてももう一方が機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ５３０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
図２３（Ｂ）に示すセンサ５９００は、接着パッド等を用いて人体に取り付けられる。センサ５９００は、配線５９３２を介して人体に取り付けられた電極５９３１等に信号を与えて心拍数、心電図等の生体情報等を取得する。取得された情報は無線信号として、読み取り器等の端末に送信される。
図２４は、掃除ロボットの一例を示す模式図である。
掃除ロボット５１００は、上面に配置されたディスプレイ５１０１、側面に配置された複数のカメラ５１０２、ブラシ５１０３、操作ボタン５１０４を有する。また図示されていないが、掃除ロボット５１００の下面には、タイヤ、吸い込み口等が備えられている。掃除ロボット５１００は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット５１００は、無線による通信手段を備えている。
掃除ロボット５１００は自走し、ゴミ５１２０を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
また、掃除ロボット５１００はカメラ５１０２が撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ５１０３に絡まりそうな物体を検知した場合は、ブラシ５１０３の回転を止めることができる。
ディスプレイ５１０１には、バッテリーの残量や、吸引したゴミの量などを表示することができる。掃除ロボット５１００が走行した経路をディスプレイ５１０１に表示させてもよい。また、ディスプレイ５１０１をタッチパネルとし、操作ボタン５１０４をディスプレイ５１０１に設けてもよい。
掃除ロボット５１００は、スマートフォンなどの携帯電子機器５１４０と通信することができる。カメラ５１０２が撮影した画像は、携帯電子機器５１４０に表示させることができる。そのため、掃除ロボット５１００の持ち主は、外出先からでも、部屋の様子を知ることができる。また、ディスプレイ５１０１の表示をスマートフォンなどの携帯電子機器５１４０で確認することもできる。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
また、例えば、上述した電子機器の演算装置などに、上記ＡＩシステムが組み込まれたＩＣを用いることができる。これにより、本実施の形態に示す電子機器は、ＡＩシステムによって、状況に応じた的確な動作を、低消費電力で行うことができる。
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
本実施例においては、試料Ａ乃至試料Ｆを作製し、容量－電圧測定（Ｃ－Ｖ測定という場合もある）を行った。
試料Ａ乃至試料Ｆの構造について、図２５を用いて説明する。試料Ａ乃至試料Ｆは、図２５に示すように、基板８１の上に絶縁膜８２が形成され、絶縁膜８２の上に酸化物膜８３が形成され、酸化物膜８３の上に絶縁膜８４が形成され、絶縁膜８４の上に導電膜８６が形成されている。また、基板８１の裏面には、導電膜８５が形成されている。ここで、絶縁膜８２、酸化物膜８３、および絶縁膜８４は、それぞれ、図１に示す絶縁体３２、酸化物３３、および絶縁体３４に対応している。
試料Ａ乃至試料Ｆにおいて、基板８１として、ｎ型のシリコンウェハを用いた。また、絶縁膜８２として膜厚１０ｎｍの酸化窒化シリコン膜を用いた。また、導電膜８５として、膜厚４００ｎｍのアルミニウム膜を用いた。
酸化物膜８３、絶縁膜８４、および導電膜８６の構成は、試料によって異なる。試料Ａは、酸化物膜８３として、膜厚８０ｎｍ、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物膜（以下、ＩＧＺＯ（１３２）膜という場合がある。）を用いた。また、絶縁膜８４として、膜厚２０ｎｍの酸化窒化シリコン膜を用いた。また、導電膜８６として、膜厚３０ｎｍの窒化チタン、膜厚１３５ｎｍのタングステン、および膜厚２００ｎｍのアルミニウムの積層膜を用いた。
また、試料Ｂは、絶縁膜８４が膜厚３０ｎｍであること以外は試料Ａと同じ構成である。また、試料Ｃは、導電膜８６として、膜厚１０ｎｍ、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物膜（以下、ＩＧＺＯ（４２３）膜という場合がある。）、膜厚５ｎｍの窒化チタン、膜厚１３５ｎｍのタングステン、および膜厚２００ｎｍのアルミニウムの積層膜を用いたこと以外は試料Ａと同じ構成である。
また、試料Ｄは、酸化物膜８３として、膜厚５ｎｍの酸化ガリウム膜を用いたこと以外は試料Ａと同じ構成である。また、試料Ｅは、酸化物膜８３が膜厚１０ｎｍであること以外は試料Ｄと同じ構成である。また、試料Ｆは、酸化物膜８３が膜厚２０ｎｍであること以外は試料Ｄと同じ構成である。
以下に、各試料の作製方法について、説明する。まず、試料Ａ乃至試料Ｆにおいて、基板８１としてｎ型のシリコンウェハを用い、その上に絶縁膜８２として、膜厚１０ｎｍの酸化窒化シリコン膜を成膜した。絶縁膜８２は、ＰＥＣＶＤ法を用いて成膜し、成膜ガスとしてＳｉＨ４ガス１ｓｃｃｍおよびＮ２Ｏガス８００ｓｃｃｍを用い、成膜圧力を４０Ｐａとし、成膜電力を１５０Ｗ（６０ＭＨｚ）とし、基板温度を４００℃とし、電極間距離を２８ｍｍとした。
次に、絶縁膜８２の上に酸化物膜８３を形成した。試料Ａ～Ｃにおいて、酸化物膜８３として、膜厚８０ｎｍのＩＧＺＯ（１３２）膜を、ＤＣスパッタリング法を用いて成膜した。ＩＧＺＯ（１３２）膜の成膜では、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］ターゲットを用い、成膜ガスとして酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａ（キャノンアネルバ製ミニチュアゲージＭＧ－２によって計測した。）とし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲット－基板間距離を６０ｍｍとした。
また、試料Ｄ～Ｆにおいて、酸化物膜８３として、酸化ガリウム膜を、ＲＦスパッタリング法を用いて成膜した。酸化ガリウム膜の成膜では、酸化ガリウムターゲットを用い、成膜ガスとして酸素ガス３０ｓｃｃｍを用い、成膜圧力を０．４Ｐａとし、成膜電力を４００Ｗとし、基板温度を１３０℃とし、ターゲット－基板間距離を１３０ｍｍとした。酸化物膜８３の膜厚は、試料Ｄでは５ｎｍ、試料Ｅでは１０ｎｍ、試料Ｆでは２０ｎｍとした。
次に、酸化物膜８３の上に絶縁膜８４として、酸化窒化シリコン膜を成膜した。絶縁膜８４は、ＰＥＣＶＤ法を用いて成膜し、成膜ガスとしてＳｉＨ４ガス１ｓｃｃｍおよびＮ２Ｏガス８００ｓｃｃｍを用い、成膜圧力を２００Ｐａとし、成膜電力を１５０Ｗ（６０ＭＨｚ）とし、基板温度を３５０℃とし、電極間距離を２８ｍｍとした。絶縁膜８４の膜厚は、試料Ａおよび試料Ｃ～Ｆでは２０ｎｍ、試料Ｂでは３０ｎｍとした。
次に、試料Ａ乃至試料Ｆについて、窒素雰囲気で４００℃１時間の熱処理を行った。
次に、試料Ａ、試料Ｂ、および試料Ｄ乃至試料Ｆにおいて、導電膜８６の一部として、ＤＣスパッタリング法を用いて、膜厚３０ｎｍの窒化チタン膜を成膜し、連続して膜厚１３５ｎｍのタングステン膜を成膜した。
また、試料Ｃでは、導電膜８６の一部として、膜厚１０ｎｍのＩＧＺＯ（４２３）膜を、ＤＣスパッタリング法を用いて成膜した。ＩＧＺＯ（４２３）膜の成膜では、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］ターゲットを用い、成膜ガスとして酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａ（キャノンアネルバ製ミニチュアゲージＭＧ－２によって計測した。）とし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲット－基板間距離を６０ｍｍとした。さらに、導電膜８６の一部として、ＤＣスパッタリング法を用いて、膜厚５ｎｍの窒化チタン膜を成膜し、連続して膜厚１３５ｎｍのタングステン膜を成膜した。
次に、試料Ａ乃至試料Ｆについて、窒素雰囲気で４００℃１時間の熱処理を行った。それから、導電膜８６の一部として、ＤＣスパッタリング法を用いて、膜厚２００ｎｍのアルミニウム膜を成膜した。その後、導電膜８６の一部を除去し、導電膜８６のパターン形成を行った。
次に、基板８１の裏面に導電膜８５として、ＤＣスパッタリング法を用いて、膜厚４００ｎｍのアルミニウム膜を成膜した。
以上の工程により、本実施例に係る試料Ａ乃至試料Ｆを作製した。
試料Ａ乃至試料Ｆについて、Ｃ－Ｖ測定を行った。導電膜８６に印加する電圧を－１０Ｖ～＋１０Ｖとし、測定周波数を１０ｋＨｚとした。試料Ａ乃至試料Ｆは、基板中央についてＣ－Ｖ測定を行い、さらに試料Ｄ乃至試料Ｆは、基板右下と基板右上についてもＣ－Ｖ測定を行った。
試料Ａ乃至試料Ｆについて、Ｃ－Ｖ測定を行った結果を、図２６乃至図２８に示す。図２６は試料Ａと試料ＢのＣ－Ｖ特性のグラフを示し、図２７は試料Ａと試料ＣのＣ－Ｖ特性のグラフを示し、図２８は試料Ｄ乃至試料Ｆの基板中央を測定したＣ－Ｖ特性のグラフを示す。図２６乃至図２８において、横軸は導電膜８６に印加された電圧Ｖ［Ｖ］をとり、縦軸は容量Ｃ［Ｆ］をとる。
図２６より、試料Ｂのフラットバンド電圧が、試料Ａのフラットバンド電圧よりプラス側にシフトしていることが分かる。試料Ａおよび試料Ｂにおけるフラットバンド電圧は、絶縁膜８２および酸化物膜８３に含まれる負の固定電荷の量に比例する。よって、絶縁膜８４の膜厚を大きくする、言い換えると絶縁膜８４に含まれる酸素量を多くすることにより、絶縁膜８２および酸化物膜８３に含まれる負の固定電荷の量を多くすることができることが示唆された。
また、図２７より、試料Ｃのフラットバンド電圧が、試料Ａのフラットバンド電圧よりプラス側にシフトしていることが分かる。試料Ａおよび試料Ｃにおけるフラットバンド電圧は、絶縁膜８２および酸化物膜８３に含まれる負の固定電荷の量に比例する。よって、絶縁膜８４の上面に接して、酸素を含む雰囲気でスパッタリング成膜を行って、ＩＧＺＯ（４２３）膜を成膜し、絶縁膜８４に含まれる酸素量を多くすることにより、絶縁膜８２および酸化物膜８３に含まれる負の固定電荷の量を多くすることができることが示唆された。
また、図２８より、試料Ｄ、試料Ｅ、試料Ｆの順にフラットバンド電圧が大きくなっていることが分かる。これは、試料Ｄ、試料Ｅ、および試料Ｆにおける酸化物膜８３の膜厚に相関している。
ここで、絶縁膜８２および酸化物膜８３を設けず、絶縁膜８４の膜厚を３０ｎｍとしたこと以外は、試料Ｄと同じ構造の試料を作製し、当該試料のフラットバンド電圧を算出した。以下において、当該試料のフラットバンド電圧と、試料Ｄ、試料Ｅ、および試料Ｆのフラットバンド電圧との差分をΔＶｆｂとする。
試料Ｄ、試料Ｅ、および試料Ｆの、基板中央、基板右上、および基板右下のΔＶｆｂを図２９に示す。また、図２９では、基板中央、基板右上、および基板右下のΔＶｆｂについて、近似直線を示す。なお、図２９において、横軸は酸化物膜８３の膜厚［ｎｍ］をとり、縦軸はΔＶｆｂ［Ｖ］をとる。
図２９に示すように、基板中央、基板右上、および基板右下のΔＶｆｂは、いずれも直線によく近似している。これらの近似直線は、ｙ切片が有限値を持っている。これは、図２９の横軸、つまり酸化物膜８３の膜厚に依存しない量であり、負の固定電荷を見積もることができる。これらの近似直線のｙ切片から、試料Ｄ、試料Ｅ、および試料Ｆの絶縁膜８２および酸化物膜８３に含まれる固定電荷は、電気素量ｅを用いて、－２．０×１０１２ｅ／ｃｍ２程度に見積もることができる。
以上、本実施例に示す構成は、他の実施の形態と適宜組み合わせて用いることができる。
１０：トランジスタ、１０ａ：トランジスタ、１０ｂ：トランジスタ、３０：絶縁体、３１：導電体、３２：絶縁体、３３：酸化物、３４：絶縁体、４０：絶縁体、４１：絶縁体、４４：導電体、４６：酸化物、４８ａ：導電体、４８ｂ：導電体、５０：領域、５２：混合層、５４：固定電荷、５６：酸素欠損、５８：酸素

Claims (11)

  1. 基板上に配置された第１の導電体と、
    前記第１の導電体の上に配置された第１の絶縁体と、
    前記第１の絶縁体の上面に接して配置された第１の酸化物と、
    前記第１の酸化物の上面に接して配置された第２の絶縁体と、
    前記第２の絶縁体の上に配置された第２の酸化物と、
    前記第２の酸化物の上に配置された第３の絶縁体と、
    前記第３の絶縁体の上に配置された第２の導電体と、を有し、
    前記第１の絶縁体と前記第１の酸化物の間には、混合層が形成され、
    前記混合層は、前記第１の絶縁体に含まれる原子の少なくとも一と、前記第１の酸化物に含まれる原子の少なくとも一と、を含み、
    前記第１の酸化物はインジウムおよび亜鉛を含み、
    前記第１の酸化物に含まれる金属元素におけるインジウムの原子数比は、前記第２の酸化物に含まれる金属元素におけるインジウムの原子数比より小さく、
    前記混合層は、負の固定電荷を有する、半導体装置。
  2. 請求項１において、
    前記第１の酸化物はガリウムを含み、
    前記第１の酸化物に含まれる金属元素におけるガリウムの原子数比は、前記第２の酸化物に含まれる金属元素におけるガリウムの原子数比より大きい、半導体装置。
  3. 請求項２において、
    前記第１の酸化物は、酸化ガリウムである、半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記混合層は、－２．０×１０１２ｅ／ｃｍ２以下の固定電荷を有する、半導体装置。
  5. 請求項１乃至４のいずれか一項において、
    前記第２の絶縁体は、酸化シリコンまたは酸化窒化シリコンである、半導体装置。
  6. 請求項１乃至５のいずれか一項において、
    前記第２の絶縁体は、膜の表面温度を１００℃以上７００℃以下とする昇温脱離ガス分析法において、単位膜厚当たりの、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上である、半導体装置。
  7. 基板上に第１の導電体を形成する工程と、
    前記第１の導電体の上に第１の絶縁体を形成する工程と、
    前記第１の絶縁体の上面に接して、スパッタリング法を用いて第１の酸化物を形成する工程と、
    前記第１の酸化物の上に第２の絶縁体を形成する工程と、
    前記第２の絶縁体の上に、スパッタリング法を用いて第２の酸化物を形成する工程と、
    前記第２の酸化物の上に第３の絶縁体を形成する工程と、
    前記第３の絶縁体の上に第２の導電体を形成する工程と、を有し、
    前記第１の酸化物の成膜工程において、前記第１の絶縁体と前記第１の酸化物の間に混合層が形成され、
    前記第１の酸化物はインジウムおよび亜鉛を含み、
    前記第１の酸化物に含まれる金属元素におけるインジウムの原子数比は、前記第２の酸化物に含まれる金属元素におけるインジウムの原子数比より小さく、
    前記混合層は、前記第１の絶縁体に含まれる原子の少なくとも一と、前記第１の酸化物に含まれる原子の少なくとも一と、を含む、半導体装置の作製方法。
  8. 請求項７において、
    前記第１の酸化物を形成する工程で、ガリウムを含む第１のターゲットを用いる、半導体装置の作製方法。
  9. 請求項８において、
    前記第２の酸化物を形成する工程で、インジウム、ガリウム、および亜鉛を含む第２のターゲットを用い、
    前記第２のターゲットに含まれる金属元素におけるガリウムの原子数比は、前記第１のターゲットに含まれる金属元素におけるガリウムの原子数比より小さい、半導体装置の作製方法。
  10. 請求項７乃至９のいずれか一項において、
    前記第２の酸化物を形成する工程で、酸素を含む雰囲気でスパッタリング法による成膜を行う、半導体装置の作製方法。
  11. 請求項１０において、
    前記スパッタリング法による成膜の後で熱処理を行い、
    当該熱処理の後で前記第２の酸化物を島状に形成する、半導体装置の作製方法。
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