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JP7112928B2 - 表示装置 - Google Patents

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Description

本発明は、表示装置に関する。
近年、いわゆるタッチパネルと呼ばれる、外部近接物体を検出可能なタッチ検出装置が注目されている。タッチパネルは、液晶表示装置等の表示装置上に装着又は一体化されて、表示装置として用いられている。タッチパネルが表示装置に一体化された構成では、表示用の駆動電極を分割し、タッチ検出用の駆動電極として共用する構成が知られている(例えば、特許文献1参照)。
特開2010-197576号公報
上記従来技術において表示を行う際、駆動電極間の境界付近の画素と、それ以外の領域にある画素とでは、駆動電極と画素との間の電気的な関係が異なる場合がある。このため、表示画面上に輝度差が生じ、表示品質が低下する可能性がある。
本発明は、表示品質の低下を抑制することができる表示装置を提供することを目的とする。
本発明の一態様に係る表示装置は、第1の画素電極と、前記第1の画素電極と第1方向で隣接する第2の画素電極を含む複数の画素電極と、前記第1の画素電極と接続される第1のスイッチング素子と、前記第2の画素電極と接続される第2のスイッチング素子を含む複数のスイッチング素子と、前記第1のスイッチング素子と接続される第1のゲート線と、前記第2のスイッチング素子と接続される第2のゲート線とを含み、前記第1方向と交差する第2方向に延在する複数のゲート線と、前記ゲート線にゲート信号を供給するゲートドライバと、第1の駆動電極と、前記第1の駆動電極と前記第1方向で隣接する第2の駆動電極を含む複数の駆動電極と、を備え、前記第1の駆動電極は、前記第1の画素電極、前記第2の画素電極、及び前記第2のゲート線と重畳し、前記第2の駆動電極は、前記第1のゲート線と重畳し、前記ゲートドライバは、前記第1のゲート線と前記第2のゲート線に同時に前記ゲート信号を供給する。
本発明の一態様に係る表示装置は、第1方向及び第2方向に並ぶ複数の画素と、ゲート線を介して、前記第2方向に並ぶ前記画素を駆動するゲートドライバと、信号線を介して、前記第1方向に並ぶ前記画素に画素信号を供給するソースドライバと、前記第1方向に並ぶ複数の駆動電極と、を備え、前記ゲートドライバは、第1の駆動電極に第1の画素電極が重なり、かつ前記第1の駆動電極と隣り合う第2の駆動電極に第1のゲート線が重なる第1の画素と、前記第1の画素と隣り合い、かつ前記第1の駆動電極に第2の画素電極及び第2のゲート線が重なる第2の画素とを同時に駆動する。
図1は、実施形態に係る表示装置の構成例を示すブロック図である。 図2は、実施形態に係る表示装置の概略断面構造を表す断面図である。 図3は、実施形態に係る表示装置を構成するTFT基板を模式的に示す平面図である。 図4は、実施形態に係る表示装置を構成する対向基板を模式的に示す平面図である。 図5は、実施形態に係る表示装置の駆動電極の境界付近の拡大図である。 図6は、第1駆動方法に係るタイミングチャートの一例を示す図である。 図7Aは、第1駆動方法において、ゲート線と画素電極とが同一の駆動電極に重なる画素における画素電極の保持電位を説明する図である。 図7Bは、第1駆動方法において、ゲート線と画素電極とが異なる駆動電極に重なる画素における画素電極の保持電位を説明する図である。 図8は、第1駆動方法における画像表示例を示す図である。 図9は、第2駆動方法に係るタイミングチャートを示す図である。 図10は、実施形態の変形例に係るタイミングチャートを示す図である。 図11は、実施形態に係る表示装置を構成する図3とは異なるTFT基板を模式的に示す平面図である。
本発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
図1は、実施形態に係る表示装置の構成例を示すブロック図である。図1に示すように、表示装置1は、複数の画素Pixが行方向(Dx方向)(第2方向)及び列方向(Dy方向)(第1方向)に並ぶ表示領域20と、ゲートドライバ12と、ソースドライバ13と、駆動電極ドライバ14と、タイミングコントローラ15と、検出回路16とを備える。なお、図1では一部の画素Pixについて示しているが、画素Pixは表示領域20の全域に亘って配置される。
表示装置1は、画像を表示させるための表示領域20に静電容量型のタッチセンサが一体化された、所謂インセルタイプの装置である。表示装置1に静電容量型のタッチセンサを内蔵して一体化するとは、例えば、表示領域20における基板や電極などの一部の部材を、タッチセンサとして使用される基板や電極などの一部の部材とを兼用することを含む。なお、図1に示す例では、タッチセンサの構成要素は一部省略している。
画素Pixは、それぞれ画素電極22及びスイッチング素子Trを備えている。スイッチング素子Trは、薄膜トランジスタにより構成されるものであり、例えば、nチャネルのMOS(Metal Oxide Semiconductor)型のTFTで構成される。スイッチング素子Trのソース及びドレインの一方は信号線SGLに接続され、ゲートはゲート線GCLに接続され、ソース及びドレインの他方は画素電極22に接続されている。
画素Pixは、ゲート線GCLにより、行方向(Dx方向)に並ぶ他の画素Pixと互いに接続されている。ゲート線GCLは、ゲートドライバ12と接続され、ゲートドライバ12よりゲート信号GATE(1,2,・・・,M)が供給される。
また、画素Pixは、信号線SGLにより、列方向(Dy方向)に並ぶ他の画素Pixと互いに接続されている。信号線SGLは、ソースドライバ13と接続され、ソースドライバ13より画素信号SIG(1,2,・・・,P)が供給される。
表示領域20には、ゲート線GCLに沿う行方向(Dx方向)に延在する複数の駆動電極COML(1,・・・,a-1,a,・・・,A)が設けられている。駆動電極COML(1,・・・,a-1,a,・・・,A)は、行方向(Dx方向)及び列方向(Dy方向)に直交する方向(Dz方向)に表示領域20と重なっている。
タイミングコントローラ15は、第1ラインメモリ151、第2ラインメモリ152、マルチプレクサ153、及びタイミングパルス供給部154(TC)を含む。タイミングコントローラ15は、外部から入力される画像データVDISP、水平同期信号HSYNC、垂直同期信号VSYNC、クロック信号CLKに基づき、ゲートドライバ12及びソースドライバ13を制御する回路である。画像データVDISPは、例えばR信号、G信号、B信号の8bitパラレルデータである。また、タイミングコントローラ15は、検出制御信号TSCを検出回路16および駆動電極ドライバ14に供給することでタッチ検出のタイミングを制御する回路である。
第1ラインメモリ151(LMA)及び第2ラインメモリ152(LMB)は、1水平ラインごとの画像データVDISPを取り込むラインメモリである。第1ラインメモリ151及び第2ラインメモリ152としては、例えば、1ポートRAMを用いて構成することができるが、1つの2ポートRAMを用いて構成しても良い。
マルチプレクサ153は、タイミングパルス供給部154から出力される画像データ選択信号SELに基づき、1水平周期ごとに、画像データVDISP、第1ラインメモリ151の読み出しデータ、又は第2ラインメモリ152の読み出しデータのいずれかを選択し、画像データRGB_DATAとして出力する。
タイミングパルス供給部154は、垂直スタートパルスVST、クロックパルスVCK、ゲート信号出力許可信号OE1,OE2,OE3、極性反転信号POL、ラッチ制御信号LP、水平スタートパルスHST、クロックパルスHCK、画像データ選択信号SELを供給する。クロックパルスVCKは、1水平周期に同期したパルス信号である。クロックパルスHCKは、ドットクロックに同期したパルス信号である。
ゲートドライバ12は、シフトレジスタ121(SRV)、及びゲート信号出力回路122を含む。ゲートドライバ12は、ゲート線GCLを介して、1,2,・・・,M行の各画素Pixのスイッチング素子Trのゲートにそれぞれゲート信号GATE(1,2,・・・,M)を供給する回路である。
シフトレジスタ121は、垂直スタートパルスVSTをクロックパルスVCKにより1水平周期でシフトし、1,2,・・・,M行の各画素Pixに対応したパルスを出力する。
ゲート信号出力回路122は、ゲート信号出力許可信号OE1,OE2,OE3に基づき、シフトレジスタ121の出力パルスから1,2,・・・,M行の各画素Pixに対応したゲート信号GATE(1,2,・・・,M)を出力する。
ソースドライバ13は、シフトレジスタ131(SRH)、ラッチ132(LATCH)、DAコンバータ133(D/A)、及びソース信号出力回路134を含む。ソースドライバ13は、信号線SGLを介して、各画素Pixのスイッチング素子Trのソース又はドレインの一方に画素信号SIG(1,2,・・・,P)を供給する回路である。ソースドライバ13は、1,2,・・・,M行の画素Pixにそれぞれ同時に画素信号SIG(1,2,・・・,P)を供給する。言い換えると、同一のゲート線に接続された複数の画素Pixに同時に画素信号SIGを供給する。以下、x行(xは、1からMまでの自然数)の各画素Pixに同時に供給する画素信号SIG(1,2,・・・,P)を纏めて「画素信号群SIGx」とも称する。
シフトレジスタ131は、水平スタートパルスHSTをクロックパルスHCKによりドットクロックでシフトし、画像データRGB_DATAを時分割して1,2,・・・,P列の各画素Pixに対応した画像データを出力する。ラッチ132は、シフトレジスタ131から出力される画像データを保持し、ラッチ制御信号LPに基づきDAコンバータ133に出力する。
DAコンバータ133は、極性反転信号POLに基づき、ラッチ132から出力された画像データをアナログ信号に変換する。ソース信号出力回路134は、DAコンバータ133によりアナログ信号に変換された画素信号群SIGx(画素信号SIG(1,2,・・・,P))を出力する。
駆動電極ドライバ14は、駆動電極COML(1,・・・,a-1,a,a+1,・・・,A)に表示用の駆動信号Vcomdc又はタッチ検出用の駆動信号Vcomを供給する回路である。例えば、駆動電極ドライバ14は、タイミングコントローラ15からの検出制御信号TSCに基づき、駆動電極COMLに表示用の駆動信号Vcomdcおよびタッチ用の駆動信号Vcomのいずれか一方を時分割で供給する。また、タッチ検出電極TDLは、表示領域20において列方向(Dy方向)に延在し、検出回路16と接続される。検出回路16は、タイミングコントローラからの検出制御信号TSCに基づき、タッチ検出電極TDLから供給される検出信号VDET(1,2,・・・,Q-1,Q)を受け取る。検出回路16は、検出信号VDET(1,2,・・・,Q-1,Q)を増幅する検出信号増幅回路161や検出信号VDET(1,2,・・・,Q-1,Q)をデジタル信号に変換するADコンバータ162等を含む。検出回路16は、検出信号増幅回路161やADコンバータ162等を介して検出信号SDETを出力する。なお、検出回路16は、検出信号増幅回路161やADコンバータ162を有さずに、タッチ検出電極TDLから供給される検出信号VDET(1,2,・・・,Q-1,Q)を直接検出信号SDETとして出力してもよい。
ゲートドライバ12、ソースドライバ13、駆動電極ドライバ14、タイミングコントローラ15、及び、検出回路16は、それぞれ個別のデバイス(IC)により構成されていても良いし、上述した複数の機能が統合された1つ又は複数のデバイス(IC)により構成されていても良い。また、後述するようにスイッチング素子Tr等が形成されるTFT基板上に直接回路として形成されてもよい。ゲートドライバ12、ソースドライバ13、駆動電極ドライバ14、及びタイミングコントローラ15の構成により、本開示が限定されるものではない。
次に、実施形態に係る表示装置1の概略構造について、図2から図4を参照して説明する。図2は、実施形態に係る表示装置の概略断面構造を表す断面図である。図3は、実施形態に係る表示装置を構成するTFT基板を模式的に示す平面図である。図4は、実施形態に係る表示装置を構成する対向基板を模式的に示す平面図である。
図2に示すように、表示装置1は、画素基板2と、画素基板2の表面に垂直な方向に対向して配置された対向基板3と、画素基板2と対向基板3との間に挿設された液晶層6とを備える。
図2及び図3に示すように、画素基板2は、回路基板としてのTFT(Thin Film Transistor)基板21と、複数の画素電極22と、複数の駆動電極COMLと、画素電極22と駆動電極COMLとを絶縁する絶縁層24と、を含む。複数の画素電極22は、TFT基板21の上方に行列状(マトリクス状)に配設される。複数の駆動電極COMLは、TFT基板21と画素電極22との間に設けられる。TFT基板21の下側には、接着層(不図示)を介して偏光板35Bが設けられている。また、(図示は省略するが、)駆動電極COMLとTFT基板21の間に画素電極と対応する位置にスイッチング素子Tr、ゲート線GCL、信号線SGLが配置される。なお、画素電極22と駆動電極COMLの配置位置はこれに限らず、画素電極22が駆動電極COMLとTFT基板21の間に配置されてもよい。また、画素電極22または駆動電極COMLの一方が対向基板31の上に配置されていてもよい。
図3に示すように、複数の駆動電極COMLは、TFT基板21の表示領域20に設けられている。より具体的には、表示領域20の長辺に沿った方向(Dx方向)に延びる駆動電極COMLが、表示領域20の短辺に沿った方向(Dy方向)に並び複数配列されている。それぞれの駆動電極COMLは、平面視で矩形状である。駆動電極COMLは、例えば、ITO(Indium Tin Oxide)等の透光性を有する導電性材料で構成されている。1つの駆動電極COMLに対応する位置に、複数の画素電極22が行列状に配置される。画素電極22は、駆動電極COMLよりも小さい面積を有している。なお、図3では一部の駆動電極COML及び画素電極22について示しているが、駆動電極COML及び画素電極22は表示領域20の全域に亘って配置される。
図2に示すように、対向基板3は、対向基板31と、この対向基板31の一方の面に形成されたカラーフィルタ32とを含む。対向基板31の他方の面には、タッチセンサ30のタッチ検出電極TDLが設けられている。さらに、タッチ検出電極TDLの上方には、接着層(不図示)を介して偏光板35Aが設けられている。なお、カラーフィルタ32は、対向基板31上ではなく、TFT基板21上に配置されていても良い。
また、図2に示すように、TFT基板21と対向基板31とは、所定の間隔を設けて対向して配置される。TFT基板21と対向基板31との間の空間に、表示機能層として液晶層6が設けられる。液晶層6は、電界の状態に応じてそこを通過する光を変調するものであり、例えば、FFS(フリンジフィールドスイッチング)を含むIPS(インプレーンスイッチング)等の横電界モードに対応する液晶が用いられる。なお、画素電極22または駆動電極COMLの一方が対向基板31上に配置される場合、VA(Vertical Alignment)やTS(Twisted Nematic)等の縦電界モードに対応する液晶を用いてもよい。なお、図2に示す液晶層6と画素基板2との間、及び液晶層6と対向基板3との間には、それぞれ配向膜が配設されてもよい。
図4に示すように、複数のタッチ検出電極TDLは、対向基板31の表示領域20に設けられている。より具体的には、表示領域20の短辺に沿った方向(Dy方向)に延びるタッチ検出電極TDLが、表示領域20の長辺に沿った方向(Dx方向)に並び複数配列されている。それぞれのタッチ検出電極TDLは、平面視で矩形状である。タッチ検出電極TDLは、例えば、ITO(Indium Tin Oxide)等の透光性を有する導電性材料で構成されている。なお、タッチ検出電極TDLは、ITOに限定されず、例えば、金属材料を用いた金属細線等により構成されていてもよい。なお、図4では一部のタッチ検出電極TDLについて示しているが、タッチ検出電極TDLは表示領域20の全域に亘って配置される。
上記構成により、表示領域20の全域に亘り、タッチ検出面が設けられる。タッチ検出面に被検出体が近接あるいは接触することによって、互いに交差したタッチ検出電極TDLと駆動電極COMLとの間の静電容量が変化する。タッチ検出では、駆動電極ドライバ14が図1に示す駆動電極COML(1,・・・,a-1,a,a+1,・・・,A)ごとに時分割的に順次タッチ検出用の駆動信号Vcomを供給し、タッチ検出電極TDLから出力される検出信号Rxの変化を検知することにより、タッチ検出面において被検出体が近接あるいは接触した位置を検出することができる。
図5は、実施形態に係る表示装置の駆動電極の境界付近の拡大図である。図5に示す例では、駆動電極COML(a-1)と駆動電極COML(a)との境界付近の拡大図を示している。
図5に示すように、駆動電極COML(a-1)と駆動電極COML(a)との境界に位置するm行目の各画素Pixにおいて、m行目の各画素Pixのスイッチング素子Trと接続されるゲート線GCL(m)が駆動電極COML(a)と重なり、m行目の各画素Pixのスイッチング素子Trと接続される画素電極22(m)が駆動電極COML(a-1)と重なっている。これに対し、m-1行目の各画素Pixでは、m-1行目の各画素Pixのスイッチング素子Trと接続されるゲート線GCL(m-1)と画素電極22(m-1)との双方が駆動電極COML(a-1)と重なっている。つまり、駆動電極COMLの境界付近の一部の画素Pixにおいて、同一の画素Pixのスイッチング素子Trに接続されるゲート線GCLと画素電極22がそれぞれ異なる駆動電極COMLと重畳するように配置されている。
なお、画素Pixの開口率を向上するためには、上述したように、2つの駆動電極COMLの境界に位置する各画素Pixにおいて、ゲート線GCLと画素電極22とが異なる駆動電極に重なる構成とすることが望ましい。より具体的には、図5に示す通り、各画素電極22はスイッチング素子Trを介してゲート線GCLと接続されている。ここで、スイッチング素子Trが形成される領域SAは、各種接続配線や半導体層等が配置され開口率が低下する領域である。また、駆動電極COMLの境界領域も駆動電極COMLからの表示用の駆動信号Vcomdc等が供給されない領域であり、表示に寄与しにくい領域である。したがって、出来るだけ駆動電極COMLの境界領域とスイッチング素子Trを形成する領域SAは重畳させることが望ましい。しかし、ゲート線GCLは、スイッチング素子Trを形成する各領域SAの隣接画素Pixに近い外端に位置する配線であり、一つの駆動電極COMLにゲート線GCLと画素電極22を含めるようにすると、スイッチング素子を形成する領域SAと駆動電極COMLの境界領域の重畳面積が小さくなり、結果として、開口率が低下してしまう。一方で、2つの駆動電極COMLの境界に位置する各画素Pixにおいて、ゲート線GCLと画素電極22とが異なる駆動電極に重なる構成とすることで、スイッチング素子を形成する領域SAと駆動電極COMLの境界領域の重畳面積が大きくすることができ、結果として、開口率が向上させることが出来る。
図6は、第1駆動方法に係るタイミングチャートの一例を示す図である。図6では、1フレーム期間において、1行目の画素PixからM行目の画素Pixまで順次駆動する例を示している。言い換えると、第1駆動方法では、ゲートドライバ12がゲート線GCLに、配列方向(Dy方向)に沿って順番に、ゲート信号GATEを供給する。
図6に示すように、実施形態に係る表示装置1では、垂直スタートパルスVSTのハイ期間が、1水平周期に同期したクロックパルスVCKの3周期に亘るようにしている。垂直スタートパルスVSTがクロックパルスVCKにより1水平周期でシフトすることにより、各ゲート線GCLに対応するシフトレジスタ121の出力パルスのハイ期間は、それぞれ3水平周期に亘る。
シフトレジスタ121の出力パルスのハイ期間は、それぞれ図5に示す各ゲート信号GATE(x)において破線で示している。ゲートドライバ12は、シフトレジスタ121の出力パルスのハイ期間において、ゲート信号出力回路122でゲート信号出力許可信号OE1,OE2,OE3によりタイミング制御されたゲート信号GATE(x)を出力する。
図6に示す第1駆動方法において、マルチプレクサ153は、全水平期間において画像データVDISPを画像データRGB_DATAとして出力する。ソースドライバ13は、入力された画像データRGB_DATAをラッチ132において保持した後、DAコンバータ133及びソース信号出力回路134を介して、x行目の各画素Pixに対応した画素信号群SIGx(画素信号SIG(1,2,・・・,P))として供給する。
図6に示す第1駆動方法において、ゲートドライバ12は、1行目の各画素PixからM行目の各画素Pixまで順次駆動する。言い換えると、1行目の画素Pixに対応するゲート線GCL(1)からゲート線GCL(M)まで順番に、それぞれ、ハイレベルのゲート信号GATE(1,2,・・・,M)が供給される。ソースドライバ13は、ゲートドライバ12によって駆動されているx行目の各画素Pixに対応する画素信号群SIGx(画素信号SIG(1,2,・・・,P))を順次供給する。これにより、1フレーム分の画像表示が行われる。
なお、画像データVDISPは、1行目の画素Pixに対応する画像データVDISP(1)からM行目の画素Pixに対応する画像データVDISP(M)が順番に供給される。図5に示す第1駆動方法において、画像データVDIP(1)に対応する画像データRGB_DATA(1)から画像データVDISP(M)に対応するRGB_DATA(M)が順番に出力されるため、第1ラインメモリ151及び第2ラインメモリ152は無くても良い。なお、第1駆動方法において、ゲートドライバ12がゲート線GCL(1)からゲート線GCL(M)まで順番に駆動するためには、垂直スタートパルスVSTのハイ期間は、1水平周期に同期したクロックパルスVCKの1周期に亘る期間であってもよく、ゲート信号出力回路122を設けずに、シフトレジスタ121の出力パルスのみで制御してもよい。
次に、図5に示すタイミングチャートのように第1駆動方法で各行の画素Pixを順次駆動した場合の画素電極の保持電位について説明する。
図7Aは、第1駆動方法において、ゲート線と画素電極とが同一の駆動電極に重なる画素Pixにおける画素電極の保持電位を説明する図である。図7Bは、第1駆動方法において、ゲート線と画素電極とが異なる駆動電極に重なる画素Pixにおける画素電極の保持電位を説明する図である。図8は、第1駆動方法における画像表示例を示す図である。
図7Aに示す例では、第1駆動方法において、m-1行目の画素における画素電極の保持電位を説明する図を示し、図7Bに示す例では、第1駆動方法において、m行目の画素における画素電極の保持電位を説明する図を示している。
図7A及び図7Bに示す例において、Vsig(odd)は奇数列の画素Pixに供給される画素信号SIGの電位を示し、Vsig(even)は偶数列の画素Pixに供給される画素信号SIGの電位を示し、VGHはゲート信号GATEのハイ電位を示し、Vpixは画素電位を示し、ΔVgc1,ΔVgc2は画素電位の変動分を示している。
なお、画素Pixに与えられる電位は、マルチプレクサ153によって1垂直期間(1フレーム)毎に反転する。より具体的には、図7A及び図7Bにおいて、奇数列の画素Pixに供給される画素信号の電位Vsig(odd)は、表示用の駆動信号Vcomdcに対して高い電位を有し、偶数列の画素Pixに供給される画素信号の電位Vsig(even)は、表示用の駆動信号Vcomdcに対して低い電位を有しているが、次の1垂直期間において、電位Vsig(odd)は、表示用の駆動信号Vcomdcより低い電位を有し、電位Vsig(even)は、表示用の駆動信号Vcomdcに対して高い電位を有するように、表示用の駆動信号Vcomdcに対する電位が反転するように画素信号SIGが供給される。なお、奇数列と偶数列で表示用の駆動信号Vcomdcに対して互いに反転する画素信号が供給される場合を例示しているが、これに限らない。1垂直期間における全ての列に、表示用の駆動信号Vcomdcに対して高い電位の画素信号、又、低い電位の画素信号の一方を供給してもよい。また、表示用の駆動信号Vcomdcを一定の期間(例えば、1垂直期間)毎に、画素信号に対する電位が反転する交流信号としてもよい。
駆動電極COMLは、信号線SGL及びゲート線GCLと容量結合する。このため、図7A及び図7Bに示すように、ゲート線GCLに供給されるゲート信号GATEのターンオン及びターンオフにおいて、駆動電極COMLに供給されるVcomdcの電位が変動する。これにより、画素電位Vpixが変動する。画素電位の変動分ΔVgcは、信号線SGLと駆動電極COMLとの間に生じる容量値をCscom、ゲート線GCLと駆動電極COMLとの間に生じる容量値をCgcom、スイッチング素子Trの閾値電圧をVthとしたとき、以下の式で示される。
ΔVgc=(Cgcom/(Cscom1+・・・+CscomP))×(VGH-Vth)
ゲート線GCL(m)が駆動電極COML(a)に重なり、画素電極22(m)が駆動電極COML(a-1)に重なるm行目の各画素Pixにおいて、ゲート線GCL(m)と駆動電極COML(a-1)との間に生じる容量値Cgcom(m)は、ゲート線GCL(m-1)と画素電極22(m-1)との双方が駆動電極COML(a-1)に重なるm-1行目の各画素Pixにおいて、ゲート線GCLと駆動電極COML(a-1)との間に生じる容量値Cgcom(m-1)よりも小さい。このため、図7A及び図7Bに示すように、m行目の各画素Pixにおける画素電位の変動分ΔVgc2は、m-1行目の各画素Pixにおける画素電位の変動分ΔVgc1よりも小さくなる。すなわち、ゲート線GCL(m)が駆動電極COML(a)に重なり、画素電極22(m)が駆動電極COML(a-1)に重なるm行目の各画素Pixにおける偶数列の画素電位Vpix2は、ゲート線GCL(m-1)と画素電極22(m-1)との双方が駆動電極COML(a-1)に重なるm-1行目の各画素Pixにおける偶数列の画素電位Vpix1よりも大きくなる。言い換えると、m行目の各画素Pixに置ける奇数列の画素電位は、m-1行目の画素電位Vpixよりも小さくなる。この結果として、例えば表示装置1がノーマリブラック型の液晶表示パネルである場合、表示領域20における画像表示では、駆動電極COML(a-1)と駆動電極COML(a)との境界に位置するm行目の各画素Pixが他の各画素Pixよりも相対的に明るく表示され、図8に示すように、駆動電極COMLの延在方向(本実施形態では、行方向(Dy方向))にスジ状のムラが生じ、表示品質が低下する。
図9は、第2駆動方法に係るタイミングチャートを示す図である。ここでは、図5に示す第1駆動方法との相違点について説明する。
図9において、W(x)は、1水平期間における第1ラインメモリ151又は第2ラインメモリ152の書き込みデータを示し、R(x)は、1水平期間における第1ラインメモリ151又は第2ラインメモリ152の読み出しデータを示している。また、H(x)は、1水平期間において第1ラインメモリ151又は第2ラインメモリ152に保持されるデータを示している。
まず、1フレーム期間における最初の1水平期間H(1)において、第1ラインメモリ151に1行目の各画素Pixに対応する画像データVDISP(1)が書き込まれる(W(1))。
続く1水平期間H(2)において、第2ラインメモリ152に2行目の各画素Pixに対応する画像データVDISP(2)が書き込まれると共に(W(2))、第1ラインメモリ151から画像データVDISP(1)が読み出され(R(1))、画像データVDISP(1)に対応する画像データRGB_DATA(1)がラッチ132に保持される。
続く1水平期間H(3)において、ラッチ132に保持された1行目の各画素Pixに対応する画像データRGB_DATA(1)がDAコンバータ133及びソース信号出力回路134を介して画素信号群SIGx(1)として出力されると共に、第1ラインメモリ151に3行目の各画素Pixに対応する画像データVDISP(3)が書き込まれ(W(3))、第2ラインメモリ152から画像データVDISP(2)が読み出され(R(2))、画像データVDISP(2)に対応する画像データRGB_DATA(2)がラッチ132に保持される。このとき、ゲートドライバ12によって1行目の各画素Pixが駆動され、1行目の各画素Pixにおける画像表示が行われる。
以降、1水平期間ごとに、第1ラインメモリ151及び第2ラインメモリ152に交互に画像データVDISPの書き込み及び読み出しを繰り返し、順次、各行の画素Pixに対応する画素信号群SIGx(画素信号SIG(1,2,・・・,P))が出力され、ゲートドライバ12によって各行の各画素Pixが順次駆動される。
上記動作は、駆動電極COML(a―1)(第1の駆動電極)に画素電極22が重なり、かつ駆動電極COML(a)(第2の駆動電極)にゲート線GCLが重なる行の各画素Pix(第1の画素)に対応する画像データVDISPが入力されるまで繰り返される。
m行目の各画素Pix(m)(第1の画素)は、駆動電極COML(a-1)(第1の駆動電極)に画素電極22(m)が重なり、かつ駆動電極COML(a)(第2の駆動電極)にゲート線GCL(m)が重なる。m行目の各画素Pix(第1の画素)に対応する画像データVDISP(m)が書き込まれる1水平期間H(m)において、画像データVDISP(m)は、第1ラインメモリ151及び第2ラインメモリ152への書き込み及び読み出しが行われず、直接ラッチ132に画像データRGB_DATA(m)として保持される。このとき、第1ラインメモリ151及び第2ラインメモリ152のデータは保持されている。
続く1水平期間H(m+1)において、ラッチ132に保持されていたm行目の各画素Pix(第1の画素)に対応する画像データRGB_DATA(m)がDAコンバータ133及びソース信号出力回路134を介して画素信号群SIGx(m)(画素信号SIG(1,2,・・・,P)(第1の画素信号))として出力されると共に、第2ラインメモリ152に保持されていたm-1行目の各画素Pix(第2の画素)に対応する画像データVDISP(m-1)が読み出され(R(m-1))、ラッチ132に画像データVDISP(m-1)に対応する画像データRGB_DATA(m-1)が保持される。
1水平期間H(m+1)(第1の水平期間)において、ゲートドライバ12は、m行目の各画素Pix(第1の画素)と、m-1行目の各画素Pix(第2の画素)とを同時に駆動する。言い換えると、ゲートドライバ12は、m行目の画素Pixと接続されたゲート線GCL(m)と、m-1行目の画素Pixと接続されたゲート線GCL(m-1)にハイレベルのゲート信号GATE(m,m-1)を供給する。m-1行目の各画素Pix(第2の画素)は、駆動電極COML(a-1)(第1の駆動電極)に画素電極22(m-1)及びゲート線GCL(m-1)が重なる。
第1の水平期間においてm行目の各画素Pix(第1の画素)とm-1行目の各画素Pix(第2の画素)とを同時に駆動したときのm行目の各画素Pixにおける画素電位の変動分ΔVgc(m)は、第1の水平期間に続く第2の水平期間においてm-1行目の各画素Pix(第2の画素)を駆動した際のm-1行目の各画素Pixにおける画素電位の変動分ΔVgc(m-1)と略同等とすることができる。
続く1水平期間H(m+2)において、ゲートドライバ12は、m-1行目の各画素Pix(第2の画素)を駆動する(第2の水平期間)。このとき、ラッチ132に保持されていたm-1行目の各画素Pix(第2の画素)に対応する画像データRGB_DATA(m-1)がDAコンバータ133及びソース信号出力回路134を介して画素信号群SIGx(m-1)(SIG(1,2,・・・,P)(第2の画素信号))として供給されると共に、第1ラインメモリ151に保持されていたm+1行目の各画素Pix(第3の画素)に対応する画像データVDISP(m+1)が読み出され(R(m+1))、ラッチ132に画像データVDISP(m+1)に対応する画像データRGB_DATA(m+1)が保持される。
なお、第1の水平期間より前の複数の水平期間(第3の水平期間)において、ゲートドライバ12は、駆動電極COML(a-1)(第1の駆動電極)に画素電極22及びゲート線GCLが重なる複数の各画素Pix(第3の画素)を、m-1行目の画素Pix(第2の画素)からm行目の画素Pix(第1の画素)へ向かう方向(第3方向)に、1水平期間ごとに順次駆動する。また、ソースドライバ13は、ゲートドライバ12によって駆動される行の各画素Pix(第3の画素)に対応する画素信号群SIGx(SIG(1,2,・・・,P)(第3の画素信号))を順次供給する。
そして、第2の水平期間より後の複数の水平期間(第4の水平期間)おいて、ゲートドライバ12は、駆動電極COML(a)(第2の駆動電極)に画素電極22及びゲート線GCLが重なる複数の各画素Pix(第4の画素)を、m-1行目の画素Pix(第2の画素)からm行目の画素Pix(第1の画素)へ向かう方向(第3方向)に、1水平期間ごとに順次駆動する。また、ソースドライバ13は、ゲートドライバ12によって駆動される行の各画素Pix(第4の画素)に対応する画素信号群SIGx(SIG(1,2,・・・,P)(第4の画素信号))を順次供給する。
m+n行目の各画素Pix(第1の画素)は、駆動電極COML(a)(第1の駆動電極)に画素電極22が重なり、かつ駆動電極COML(a+1)(第2の駆動電極)にゲート線GCLが重なる画素である。m+n行目の各画素Pix(第1の画素)に対応する画像データVDISP(m+n)の書込みが行われる1水平期間H(m+n)において、画像データVDISP(m+n)は、直接ラッチ132に画像データRGB_DATA(m+n)として保持される。このとき、第1ラインメモリ151及び第2ラインメモリ152のデータは保持されている。
続く1水平期間H(m+n+1)において、ラッチ132に保持されていたm+n行目の各画素Pix(第1の画素)に対応する画像データRGB_DATA(m+n)がDAコンバータ133及びソース信号出力回路134を介して画素信号群SIGx(SIG(m+n)(1,2,・・・,P)(第1の画素信号))として出力されると共に、第2ラインメモリ152に保持されていたm+n-1行目の各画素Pix(第2の画素)に対応する画像データVDISP(m+n-1)が読み出され(R(m+n-1))、ラッチ132に画像データVDISP(m+n-1)に対応する画像データRGB_DATA(m+n-1)が保持される。
1水平期間H(m+n+1)(第1の水平期間)において、ゲートドライバ12は、m+n行目の各画素Pix(第1の画素)と、m+n-1行目の各画素Pix(第2の画素)とを同時に駆動する(第1の水平期間)。言い換えると、ゲートドライバ12は、m+n行目の画素Pixと接続されたゲート線GCL(m+n)と、m+n-1行目の画素Pixと接続されたゲート線GCL(m+n-1)にハイレベルのゲート信号GATE(m+n,m+n-1)を供給する。m+n-1行目の各画素Pix(第2の画素)は、駆動電極COML(a)(第1の駆動電極)に画素電極22(m+n-1)及びゲート線GCL(m+n-1)が重なる。
第1の水平期間においてm+n行目の各画素Pix(第1の画素)とm+n-1行目の各画素Pix(第2の画素)とを同時に駆動したときのm+n行目の各画素Pixにおける画素電位の変動分ΔVgc(m+n)は、m+n-1行目の各画素Pix(第2の画素)を駆動した際のm+n-1行目の各画素Pixにおける画素電位の変動分ΔVgc(m+n-1)と略同等とすることができる。
続く1水平期間H(m+n+2)において、ゲートドライバ12は、m+n-1行目の各画素Pix(第2の画素)を駆動する(第2の水平期間)。このとき、ラッチ132に保持されていたm+n-1行目の各画素Pix(第2の画素)に対応する画像データRGB_DATA(m+n-1)がDAコンバータ133及びソース信号出力回路134を介して画素信号群SIGx(m+n-1)(SIG(1,2,・・・,P)(第2の画素信号))として出力されると共に、第1ラインメモリ151に保持されていたm+n+1行目の各画素Pix(第3の画素)に対応する画像データVDISP(m+n+1)が読み出され(R(m+n+1))、ラッチ132に画像データVDISP(m+n+1)に対応する画像データRGB_DATA(m+n+1)が保持される。
なお、第1の水平期間より前の複数の水平期間(第3の水平期間)において、ゲートドライバ12は、駆動電極COML(a)(第1の駆動電極)に画素電極22及びゲート線GCLが重なる複数の各画素Pix(第3の画素)を、m+n-1行目の画素Pix(第2の画素)からm+n行目の画素Pix(第1の画素)へ向かう方向(第3方向)に、1水平期間ごとに順次駆動する。また、ソースドライバ13は、ゲートドライバ12によって駆動される行の各画素Pix(第3の画素)に対応する画素信号群SIGx(SIG(1,2,・・・,P)(第3の画素信号))を順次供給する。
そして、第2の水平期間より後の複数の水平期間(第4の水平期間)において、ゲートドライバ12は、駆動電極COML(a+1)(第2の駆動電極)に画素電極22及びゲート線GCLが重なる複数の各画素Pix(第4の画素)を、m+n-1行目の画素Pix(第2の画素)からm+n行目の画素Pix(第1の画素)へ向かう方向(第3方向)に、1水平期間ごとに順次駆動する。また、ソースドライバ13は、ゲートドライバ12によって駆動される行の各画素Pix(第4の画素)に対応する画素信号群SIGx(SIG(1,2,・・・,P)(第4の画素信号))を順次供給する。
上記動作により、画像表示上に生じるスジ状のムラの発生を抑制することができ、表示品質の低下を抑制することができる。
なお、図9に示す例において、第2の画素は、第1の水平期間において第1の画素に対応する第1の画素信号に基づく表示が行われ、第1の水平期間に続く第2の水平期間において第2の画素に対応する第2の画素信号に基づく表示が行われる。これにより、第1の水平期間において、第2の画素によって第1の画素に対応する第1の画素信号に基づく表示が行われたことは視認されることを抑制することができる。
(変形例)
図10は、実施形態の変形例に係るタイミングチャートを示す図である。図10に示す例では、図9に示す例とは走査方向が異なる。
図10に示す変形例では、図5に示す第1駆動方法と同様に、画像データVDIP(M)に対応する画像データRGB_DATA(M)から画像データVDISP(1)に対応するRGB_DATA(1)が順番に出力されるため、第1ラインメモリ151及び第2ラインメモリ152は無くてもよい。
図10に示す変形例において、マルチプレクサ153は、全水平期間において画像データVDISPを画像データRGB_DATAとして出力する。ソースドライバ13は、入力された画像データRGB_DATAをラッチ132において保持した後、DAコンバータ133及びソース信号出力回路134を介して、x行目の各画素Pixに対応した画素信号群SIGx(画素信号SIG(1,2,・・・,P))として供給する。
m+n行目の各画素Pix(第1の画素)は、駆動電極COML(a)(第1の駆動電極)に画素電極22(m+n)が重なり、かつ駆動電極COML(a+1)(第2の駆動電極)にゲート線GCL(m+n)が重なる。m+n行目の各画素Pixに対して画素信号SIGを出力する1水平期間H(m+n-1)において(第1の水平期間)、ラッチ132に保持されていたm+n行目の各画素Pix(第1の画素)に対応する画像データRGB_DATA(m+n)がDAコンバータ133及びソース信号出力回路134を介して画素信号群SIGx(m+n)(画素信号SIG(1,2,・・・,P)(第1の画素信号))として出力されると共に、m+n-1行目の各画素Pix(第2の画素)に対応する画像データVDIP(m+n-1)がラッチ132に画像データRGB_DATA(m+n-1)として保持される。
1水平期間H(m+n-1)(第1の水平期間)において、ゲートドライバ12は、m+n行目の各画素Pix(第1の画素)と、m+n-1行目の各画素Pix(第2の画素)とを同時に駆動する。言い換えると、ゲートドライバ12は、m+n行目の各画素Pixに接続されたゲート線GCL(m+n)と、m+n-1行目の各画素Pixに接続されたゲート線GCL(m+n-1)にハイレベルのゲート信号GATE(m+n,m+n-1)をそれぞれに供給する。m+n-1行目の各画素Pix(第2の画素)は、駆動電極COML(a)(第1の駆動電極)に画素電極22(m+n-1)及びゲート線GCL(m+n-1)が重なる。
第1の水平期間においてm+n行目の各画素Pix(第1の画素)とm+n-1行目の各画素Pix(第2の画素)とを同時に駆動したときのm+n行目の各画素Pix(第1の画素)の画素電位の変動分ΔVgc(m+n)は、第1の水平期間に続く第2の水平期間においてm+n-1行目の各画素Pix(第2の画素)を駆動した際の画素電位の変動分ΔVgc(m+n-1)と略同等とすることができる。
続いて、1水平期間H(m+n―2)(第2の水平期間)において、ゲートドライバ12は、m+n-1行目の各画素Pix(第2の画素)を駆動する。言い換えると、ゲートドライバ12は、m+n-1行目の各画素Pixに接続されたゲート線GCL(m+n-1)にハイレベルのゲート信号GATE(m+n-1)を供給する。このとき、ラッチ132に保持されていたm+n-1行目の各画素Pix(第2の画素)に対応する画像データRGB_DATA(m+n-1)がDAコンバータ133及びソース信号出力回路134を介して画素信号群SIGx(画素信号SIG(1,2,・・・,P)(第2の画素信号))として出力されると共に、m+n-2行目の各画素Pix(第3の画素)に対応する画像データVDIP(m+n-2)がラッチ132に画像データRGB_DATA(m+n-2)として保持される。
なお、第1の水平期間より前の複数の水平期間(第3の水平期間)において、ゲートドライバ12は、駆動電極COML(a+1)(第2の駆動電極)に画素電極22及びゲート線GCLが重なる複数の各画素Pix(第3の画素)を、m+n行目の各画素Pix(第1の画素)からm+n-1行目の各画素Pix(第2の画素)へ向かう方向(第4方向)に、1水平期間ごとに順次駆動する。また、ソースドライバ13は、ゲートドライバ12によって駆動される行の各画素Pix(第3の画素)に対応する画素信号群SIGx(画素信号SIG(1,2,・・・,P)(第3の画素信号))を順次供給する。
そして、第2の水平期間より後の複数の水平期間(第4の水平期間)において、ゲートドライバ12は、駆動電極COML(a)(第1の駆動電極)に画素電極22及びゲート線GCLが重なる複数の各画素Pix(第4の画素)を、m+n行目の画素Pix(第1の画素)からm+n-1行目の画素Pix(第2の画素)へ向かう方向(第4方向)に、1水平期間ごとに順次駆動する。また、ソースドライバ13は、ゲートドライバ12によって駆動される行の各画素Pix(第4の画素)に対応する画素信号群SIGx(画素信号SIG(1,2,・・・,P)(第4の画素信号))を順次供給する。
m行目の各画素Pix(第1の画素)は、駆動電極COML(a-1)(第1の駆動電極)に画素電極22(m)が重なり、かつ駆動電極COML(a)(第2の駆動電極)にゲート線GCL(m)が重なる。m行目の各画素Pixに対して画素信号SIGを出力する1水平期間H(m+1)において(第1の水平期間)、ラッチ132に保持されていたm行目の各画素Pix(第1の画素)に対応する画像データRGB_DATA(m)がDAコンバータ133及びソース信号出力回路134を介して画素信号群SIGx(画素信号SIG(m)(1,2,・・・,P)(第1の画素信号))として出力されると共に、m+n-1行目の各画素Pix(第2の画素)に対応する画像データVDIP(m-1)がラッチ132に画像データRGB_DATA(m-1)として保持される。
1水平期間H(m+n-1)(第1の水平期間)において、ゲートドライバ12は、m行目の各画素Pix(第1の画素)と、m-1行目の各画素Pix(第2の画素)とを同時に駆動する。言い換えると、ゲートドライバ12は、m行目の各画素Pixに接続されたゲート線GCL(m)と、m-1行目の各画素Pixに接続されたゲート線GCL(m-1)にハイレベルのゲート信号GATE(m,m-1)をそれぞれに供給する。m-1行目の各画素Pix(第2の画素)は、駆動電極COML(a-1)(第1の駆動電極)に画素電極22(m-1)及びゲート線GCL(m-1)が重なる。
第1の水平期間においてm行目の各画素Pix(第1の画素)とm-1行目の各画素Pix(第2の画素)とを同時に駆動したときのm行目の各画素Pix(第1の画素)の画素電位の変動分ΔVgc(m)は、第1の水平期間に続く第2の水平期間においてm-1行目の各画素Pix(第2の画素)を駆動した際の画素電位の変動分ΔVgc(m-1)と略同等とすることができる。
続いて、1水平期間H(m+n―2)(第2の水平期間)において、ゲートドライバ12は、m-1行目の各画素Pix(第2の画素)を駆動する。言い換えると、ゲートドライバ12は、m-1行目の各画素Pixに接続されたゲート線GCL(m-1)にハイレベルのゲート信号GATE(m-1)を供給する。このとき、ラッチ132に保持されていたm-1行目の各画素Pix(第2の画素)に対応する画像データRGB_DATA(m-1)がDAコンバータ133及びソース信号出力回路134を介して画素信号群SIGx(画素信号SIG(1,2,・・・,P)(第2の画素信号))として出力されると共に、m+n+1行目の各画素Pix(第3の画素)に対応する画像データVDIP(m-2)がラッチ132に画像データRGB_DATA(m-2)として保持される。
なお、第1の水平期間より前の複数の水平期間(第3の水平期間)において、ゲートドライバ12は、駆動電極COML(a)(第2の駆動電極)に画素電極22及びゲート線GCLが重なる複数の各画素Pix(第3の画素)を、m行目の画素Pix(第1の画素)からm-1行目の画素Pix(第2の画素)へ向かう方向(第4方向)に、1水平期間ごとに順次駆動する。また、ソースドライバ13は、ゲートドライバ12によって駆動される行の各画素Pix(第3の画素)に対応する画素信号群SIGx(SIG(1,2,・・・,P)(第3の画素信号))を順次供給する。
そして、第2の水平期間より後の複数の水平期間(第4の水平期間)において、ゲートドライバ12は、駆動電極COML(a-1)(第1の駆動電極)に画素電極22及びゲート線GCLが重なる複数の各画素Pix(第4の画素)を、m行目の画素Pix(第1の画素)からm-1行目の画素Pix(第2の画素)へ向かう方向(第4方向)に、1水平期間ごとに順次駆動する。また、ソースドライバ13は、ゲートドライバ12によって駆動される行の各画素Pix(第4の画素)に対応する画素信号群SIGx(SIG(1,2,・・・,P)(第4の画素信号))を順次供給する。
上記動作により、画像表示上に生じるスジ状のムラの発生を抑制することができ、表示品質の低下を抑制することができる。
なお、図10に示す変形例において、第1の画素は、第1の水平期間において第2の画素に対応する第2の画素信号に基づく表示が行われ、第1の水平期間に続く第2の水平期間において第1の画素に対応する第1の画素信号に基づく表示が行われる。これにより、第1の水平期間において、第1の画素によって第2の画素に対応する第2の画素信号に基づく表示が行われたことは視認されない。
なお、上述した実施形態では、同一の構成において走査方向が異なる2つの例について説明したが、図9又は図10において説明した何れか一方の走査方向に対応した構成であっても良い。
例えば、上述した実施形態では、シフトレジスタ121の出力パルスのハイ期間が3水平周期に亘り、シフトレジスタ121の出力パルスのハイ期間において、ゲート信号出力回路122でゲート信号出力許可信号OE1,OE2,OE3によりタイミング制御されたゲート信号GATE(x)を出力する例を示したが、図10に示す変形例のみに対応する場合には、シフトレジスタ121の出力パルスのハイ期間が少なくとも2水平周期に亘り、シフトレジスタ121の出力パルスのハイ期間において、ゲート信号出力回路122で少なくとも2つのゲート信号出力許可信号によりタイミング制御されたゲート信号GATE(x)を出力する構成であれば良い。より具体的には、図1に示すOE1を供給する配線WOE1とOE3を供給する配線WOE3の代わりに、図10に示すゲート信号出力許可信号OE1とOE3を複合した信号OE1Aを供給する配線WOE1Aを配置し、配線WOE1および配線WOE3と接続されていたゲート線GCLを配線WOE1Aに接続してもよい。このようにすることで、表示装置1における配線数を削減することができる。さらに、ゲート信号GATE(x)のタイミング制御を行う構成は、上記に限るものではない。
また、図3において、駆動電極COMLが方向Dxに延在し、方向Dyに配列される形状を示したが、これに限らない。図11は、実施形態に係る表示装置を構成する図3とは異なるTFT基板を模式的に示す平面図である。例えば、駆動電極COMLは、図11に示すように、マトリクス状に配置されてもよい。このような場合においても駆動電極COMLの境界領域が、図5に示すような配置となっていれば、図9に示す第2駆動方式の様に駆動することで表示ムラを抑制することが出来る。また、図11に示すように、駆動電極COMLをマトリクス状に配置した場合、駆動電極COMLと検出回路16を接続することで、駆動電極ドライバ14が駆動電極COMLにタッチ用の駆動信号Vcomを供給し、検出回路16が駆動信号Vcomを供給する駆動電極COMLから検出信号VDETを受け取ることで、自己容量方式の静電容量タッチ検出を実施できる。この場合、タッチ検出電極TDL、及び、タッチ検出電極TDLと検出回路16を接続する基板や配線を除いてもよい。
さらに、上述した実施形態では、表示領域20に静電容量型のタッチセンサが一体化された構成を例示したが、複数の駆動電極COMLがゲート線GCLに沿う行方向(Dx方向)に延在する態様であれば良く、例えばタッチセンサを含まない態様であっても良い。より具体的には、タッチ検出電極TDL、検出制御回路16等を除いてもよい。
以上説明したように、実施形態に係る表示装置1は、複数の画素Pixが行方向(Dx方向)及び列方向(Dy方向)に並ぶ表示領域20と、ゲート線GCLを介して、行方向(Dx方向)に並ぶ画素Pixを駆動するゲートドライバ12と、信号線SGLを介して、列方向(Dy方向)に並ぶ画素Pixに画素信号SIGを供給するソースドライバ13と、表示領域20に重なり、行方向(Dx方向)に延在する複数の駆動電極COMLと、を備える。ゲートドライバ12は、第1の駆動電極に画素電極22(第1の画素電極)が重なり、かつ第1の駆動電極と隣り合う第2の駆動電極にゲート線GCL(第1のゲート線)が重なる第1の画素と、第1の画素と隣り合い、かつ第1の駆動電極に画素電極22(第2の画素電極)及びゲート線GCL(第2のゲート線)が重なる第2の画素とを同時に駆動する。
これにより、画像表示上に生じるスジ状のムラの発生を抑制することができ、表示品質の低下を抑制することができる。
また、ゲートドライバ12は、第1の水平期間において、第1の画素と第2の画素とを同時に駆動し、第1の水平期間に続く第2の水平期間において、第2の画素を駆動する。
また、ソースドライバ13は、第1の水平期間において、第1の画素に対応する第1の画素信号を供給し、第2の水平期間において、第2の画素に対応する第2の画素信号を供給する。
これにより、第1の水平期間において、第2の画素によって第1の画素に対応する第1の画素信号に基づく表示が行われたことが視認されることを抑制できる。
本実施形態により、表示品質の低下を抑制することができる表示装置を提供することができる。
上述した実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
1 表示装置
12 ゲートドライバ
13 ソースドライバ
14 駆動電極ドライバ
15 タイミングコントローラ
16 検出回路
20 表示領域
21 TFT基板
22 画素電極
31 対向基板
32 カラーフィルタ
121 シフトレジスタ
122 ゲート信号出力回路
131 シフトレジスタ
132 ラッチ
133 DAコンバータ
134 ソース信号出力回路
151 第1ラインメモリ
152 第2ラインメモリ
153 マルチプレクサ
154 タイミングパルス供給部
161 検出信号増幅回路
162 ADコンバータ
GCL ゲート線
Pix 画素
SGL 信号線
Tr スイッチング素子

Claims (14)

  1. 第1の画素電極と、前記第1の画素電極と第1方向で隣接する第2の画素電極を含む複数の画素電極と、
    前記第1の画素電極と接続される第1のスイッチング素子と、前記第2の画素電極と接続される第2のスイッチング素子を含む複数のスイッチング素子と、
    前記第1のスイッチング素子と接続される第1のゲート線と、前記第2のスイッチング素子と接続される第2のゲート線とを含み、前記第1方向と交差する第2方向に延在する複数のゲート線と、
    前記ゲート線にゲート信号を供給するゲートドライバと、
    第1の駆動電極と、前記第1の駆動電極と前記第1方向で隣接する第2の駆動電極を含む複数の駆動電極と、
    を備え、
    前記第1の駆動電極は、前記第1の画素電極、前記第2の画素電極、及び前記第2のゲート線と重畳し、
    前記第2の駆動電極は、前記第1のゲート線と重畳し、
    前記ゲートドライバは、前記第1のゲート線と前記第2のゲート線に同時に前記ゲート信号を供給する
    表示装置。
  2. 前記ゲートドライバは、
    第1の水平期間において、前記第1のゲート線と前記第2のゲート線とに対して同時に前記ゲート信号を供給し、
    前記第1の水平期間に続く第2の水平期間において、前記第2のゲート線に前記ゲート信号を供給する
    請求項1に記載の表示装置。
  3. 前記第1のスイッチング素子および前記第2のスイッチング素子と接続される第1の信号線を含む複数の信号線と、
    前記信号線に画素信号を供給するソースドライバと、を更に備え、
    前記ソースドライバは、
    前記第1の水平期間において、前記第1の信号線に前記第1の画素電極に対応する第1の画素信号を供給し、
    前記第2の水平期間において、前記第1の信号線に前記第2の画素電極に対応する第2の画素信号を供給する
    請求項2に記載の表示装置。
  4. 前記複数の画素電極は、第1方向で前記第2の画素電極と隣接する第3の画素電極を含み、
    前記複数のスイッチング素子は、前記第3の画素電極と接続される第3のスイッチング素子を含み、
    前記複数のゲート線は、前記第3のスイッチング素子と接続される第3のゲート線を含み、
    前記第1の駆動電極は、前記第3の画素電極と前記第3のゲート線と重畳し、
    前記第1の信号線は、前記第3のスイッチング素子と接続され、
    前記第1の水平期間より前の第3の水平期間において、
    前記ゲートドライバは、前記第3のゲート線に前記ゲート信号を供給し、
    前記ソースドライバは、
    前記第3の画素電極に対応する第3の画素信号を前記第1の信号線に供給する
    請求項3に記載の表示装置。
  5. 前記複数の画素電極は、第1方向で前記第1の画素電極と隣接する第4の画素電極を含み、
    前記複数のスイッチング素子は、前記第4の画素電極と接続される第4のスイッチング素子を含み、
    前記複数のゲート線は、前記第4のスイッチング素子と接続される第4のゲート線を含み、
    前記第2の駆動電極は、前記第4の画素電極と前記第4のゲート線と重畳し、
    前記第1の信号線は、前記第4のスイッチング素子と接続され、
    前記第1の水平期間より後の第4の水平期間において、
    前記ゲートドライバは、前記第4のゲート線に前記ゲート信号を供給し、
    前記ソースドライバは、
    前記第4の画素電極に対応する第4の画素信号を前記第1の信号線に供給する
    請求項3又は4に記載の表示装置。
  6. 前記複数の画素電極は、第1方向で前記第1の画素電極と隣接する第3の画素電極を含み、
    前記複数のスイッチング素子は、前記第3の画素電極と接続される第3のスイッチング素子を含み、
    前記複数のゲート線は、前記第3のスイッチング素子と接続される第3のゲート線を含み、
    前記第2の駆動電極は、前記第3の画素電極と前記第3のゲート線と重畳し、
    前記第1の信号線は、前記第3のスイッチング素子と接続され、
    前記第1の水平期間より前の第3の水平期間において、
    前記ゲートドライバは、前記第3のゲート線に前記ゲート信号を供給し、
    前記ソースドライバは、
    前記第3の画素電極に対応する第3の画素信号を前記第1の信号線に供給する
    請求項3に記載の表示装置。
  7. 前記複数の画素電極は、第1方向で前記第2の画素電極と隣接する第4の画素電極を含み、
    前記複数のスイッチング素子は、前記第4の画素電極と接続される第4のスイッチング素子を含み、
    前記複数のゲート線は、前記第4のスイッチング素子と接続される第4のゲート線を含み、
    前記第1の駆動電極は、前記第4の画素電極と前記第4のゲート線と重畳し、
    前記第1の信号線は、前記第4のスイッチング素子と接続され、
    前記第1の水平期間より後の第4の水平期間において、
    前記ゲートドライバは、前記第4のゲート線に前記ゲート信号を供給し、
    前記ソースドライバは、
    前記第4の画素電極に対応する第4の画素信号を前記第1の信号線に供給する
    請求項3又は6に記載の表示装置。
  8. 第1方向及び第2方向に並ぶ複数の画素と、
    ゲート線を介して、前記第2方向に並ぶ前記画素を駆動するゲートドライバと、
    信号線を介して、前記第1方向に並ぶ前記画素に画素信号を供給するソースドライバと、
    前記第1方向に並ぶ複数の駆動電極と、
    を備え、
    前記ゲートドライバは、
    第1の駆動電極に第1の画素電極が重なり、かつ前記第1の駆動電極と隣り合う第2の駆動電極に第1のゲート線が重なる第1の画素と、前記第1の画素と隣り合い、かつ前記第1の駆動電極に第2の画素電極及び第2のゲート線が重なる第2の画素とを同時に駆動する
    表示装置。
  9. 前記ゲートドライバは、
    第1の水平期間において、前記第1の画素と前記第2の画素とを同時に駆動し、
    前記第1の水平期間に続く第2の水平期間において、前記第2の画素を駆動する
    請求項8に記載の表示装置。
  10. 前記ソースドライバは、
    前記第1の水平期間において、前記第1の画素に対応する第1の画素信号を供給し、
    前記第2の水平期間において、前記第2の画素に対応する第2の画素信号を供給する
    請求項9に記載の表示装置。
  11. 前記第2の画素から前記第1の画素へ向かう方向を第3方向とし、
    前記第1の水平期間より前の複数の第3の水平期間において、
    前記ゲートドライバは、
    前記第1の画素及び前記第2の画素と同一の信号線に接続され、かつ、前記第1の駆動電極に画素電極及びゲート線が重なる複数の第3の画素を前記第3方向に順次駆動し、
    前記ソースドライバは、
    前記第3の画素に対応する第3の画素信号を順次供給する
    請求項10に記載の表示装置。
  12. 前記第2の画素から前記第1の画素へ向かう方向を第3方向とし、
    前記第2の水平期間より後の複数の第4の水平期間において、
    前記ゲートドライバは、
    前記第1の画素及び前記第2の画素と同一の信号線に接続され、かつ、前記第2の駆動電極に画素電極及びゲート線が重なる複数の第4の画素を前記第3方向に順次駆動し、
    前記ソースドライバは、
    前記第4の画素に対応する第4の画素信号を順次供給する
    請求項10又は11に記載の表示装置。
  13. 前記第1の画素から前記第2の画素へ向かう方向を第4方向とし、
    前記第1の水平期間より前の複数の第3の水平期間において、
    前記ゲートドライバは、
    前記第1の画素及び前記第2の画素と同一の信号線に接続され、かつ、前記第2の駆動電極に画素電極及びゲート線が重なる複数の第3の画素を前記第4方向に順次駆動し、
    前記ソースドライバは、
    前記第3の画素に対応する第3の画素信号を順次供給する
    請求項10に記載の表示装置。
  14. 前記第1の画素から前記第2の画素へ向かう方向を第4方向とし、
    前記第2の水平期間より後の複数の第4の水平期間において、
    前記ゲートドライバは、
    前記第1の画素及び前記第2の画素と同一の信号線に接続され、かつ、前記第1の駆動電極に画素電極及びゲート線が重なる複数の第4の画素を前記第4方向に順次駆動し、
    前記ソースドライバは、
    前記第4の画素に対応する第4の画素信号を順次供給する
    請求項10又は13に記載の表示装置。
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