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JP7107284B2 - 半導体装置とその製造方法 - Google Patents

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Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。
特許文献１は、ｐ型の複数のガードリングとｐ型の複数の拡散領域が半導体基板の終端領域に設けられた半導体装置を開示する。複数のガードリングの各々は、半導体基板の表面に露出する位置に設けられており、素子領域の周囲を一巡するように配置されている。複数の拡散領域の各々は、半導体基板の厚み方向においてガードリングから離れて設けられており、素子領域の周囲を一巡するように配置されている。
半導体装置がオフすると、素子領域から終端領域に向けて空乏層が広がる。空乏層は、複数のガードリングと複数の拡散領域を経由しながら終端領域の外周側及び深部側に向かって広がる。複数のガードリングと複数の拡散領域が設けられていることにより、素子領域から広がる空乏層が終端領域の外周側及び深部側に向かって大きく広がり、半導体装置の耐圧を向上させることができる。
特開２０１５－６５２３８号公報
この種の半導体装置では、半導体基板の終端領域の高耐圧化が望まれている。本明細書は、半導体基板の終端領域が高耐圧化された半導体装置及びその製造方法を提供する。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の第１主面上に設けられている第１電極と、前記半導体基板の前記第１主面とは反対側の第２主面上に設けられている第２電極と、を備えることができる。前記半導体基板は、スイッチング素子構造が形成されている素子領域と、前記素子領域の周囲に位置している終端領域と、を有することができる。前記終端領域は、ｐ型の複数のガードリングと、ｐ型の複数の第１拡散領域と、を有することができる。前記複数のガードリングは、前記半導体基板の前記第１主面に露出する位置に設けられている。前記複数のガードリングの各々が、前記素子領域の周囲を一巡している。前記複数の第１拡散領域は、前記半導体基板の前記第１主面から第１深さに設けられている。前記複数の第１拡散領域の各々が、前記半導体基板の厚み方向において前記ガードリングから離れているとともに前記素子領域の周囲を一巡している。前記半導体基板を平面視したときに、前記複数のガードリングの１つに対応して前記複数の第１拡散領域の１つが配置されている。前記半導体基板を平面視したときに、前記複数のガードリングの各々が、対応する前記第１拡散領域内に位置している。前記複数の第１拡散領域の各々の幅が、対応する前記ガードリングの幅よりも大きい。
上記半導体装置では、前記ガードリングの幅よりも前記第１拡散領域の幅が大きい。このため、隣り合う前記第１拡散領域間の距離は、隣り合う前記ガードリング間の距離よりも小さい。このような狭い間隔で前記第１拡散領域が設けられていると、上記半導体装置がオフしたときに素子領域から終端領域に向けて広がる空乏層は、前記終端領域の外周側及び深部側に向かって大きく広がることができる。上記半導体装置では、前記半導体基板の前記終端領域が高耐圧化されている。
本明細書が開示する半導体装置の製造方法は、半導体基板準備工程と、マスク成膜工程と、ガードリング形成工程と、第１拡散領域形成工程と、を備えることができる。前記半導体基板準備工程では、スイッチング素子構造を形成するための素子領域と、前記素子領域の周囲に位置している終端領域と、を有する半導体基板を準備する。前記マスク成膜工程では、前記半導体基板の一方の主面上にマスクを成膜する。前記マスクには前記終端領域に対応する位置の一部に複数の開口が形成されている。前記ガードリング形成工程では、前記マスク越しにｐ型不純物を注入し、前記半導体基板の前記一方の主面に露出する位置にｐ型の複数のガードリングを形成する。前記第１拡散領域形成工程では、前記マスク越しにｐ型不純物を注入し、前記半導体基板の前記一方の主面から第１深さにｐ型の複数の第１拡散領域を形成する。前記複数のガードリングの各々が、前記素子領域の周囲を一巡している。前記複数の第１拡散領域の各々が、前記半導体基板の厚み方向において前記ガードリングから離れているとともに前記素子領域の周囲を一巡している。前記半導体基板を平面視したときに、前記複数のガードリングの１つに対応して前記複数の第１拡散領域の１つが配置されている。前記半導体基板を平面視したときに、前記複数のガードリングの各々が、対応する前記第１拡散領域内に位置している。前記複数の第１拡散領域の各々の幅が、対応する前記ガードリングの幅よりも小さい。
上記製造方法によると、共通の前記マスクを用いて前記複数のガードリングと前記複数の第１拡散領域を形成することができる。上記製造方法によると、前記半導体基板の前記終端領域が高耐圧化された前記半導体装置を低コストで製造することができる。
本実施形態の半導体装置の平面図を模式的に示す。 本実施形態の半導体装置の要部断面図（図１のＩＩ－ＩＩ線における断面図）を模式的に示す。 １つのガードリングと１つの第１拡散領域の組の要部拡大断面図を模式的に示す。 半導体基板の表面から所定深さまでの深さ方向に沿ったｐ型不純物の濃度プロファイルを示す。 図１の本実施形態の半導体装置を製造する一工程における要部断面図を模式的に示す。 図１の本実施形態の半導体装置を製造する一工程における要部断面図を模式的に示す。 図１の本実施形態の半導体装置を製造する一工程における要部断面図を模式的に示す。 図１の本実施形態の半導体装置を製造する一工程における要部断面図を模式的に示す。 本実施形態の変形例の半導体装置の要部断面図を模式的に示す。
図１及び図２に示されるように、半導体装置１は、半導体基板１０と、半導体基板１０の表面１０Ａ上の一部を被覆するソース電極２２と、半導体基板１０の表面１０Ａ上の一部を被覆する層間絶縁膜２４と、半導体基板１０の裏面１０Ｂ上の全面を被覆するドレイン電極２６と、複数のトレンチ型絶縁ゲート３０と、を備えている。本実施形態の半導体装置１は、縦型のＭＯＳＦＥＴであり、電力用半導体装置として利用される。なお、図２に示されるように、半導体基板１０の表面１０Ａ上にはソース電極２２と層間絶縁膜２４が設けられているが、図１においては、これらの構成要素を省略して図示している。
半導体基板１０は、ＳｉＣ基板であり、素子領域１０１と終端領域１０２を有している。図１に示されるように、素子領域１０１は、半導体基板１０の表面１０Ａに直交する方向（Ｚ方向）から見たときに（以下、「半導体基板１０を平面視したときに」という）、半導体基板１０の中央部に配置されており、スイッチング素子構造（この例ではＭＯＳＦＥＴ構造）が形成されている範囲として半導体基板１０内に区画されている。終端領域１０２は、半導体基板１０を平面視したときに、半導体基板１０の周辺部であって素子領域１０１の周囲に配置されており、終端耐圧構造（この例では、後述する複数のガードリング１６と複数の第１拡散領域１７）が形成されている範囲として半導体基板１０内に区画されている。
図２に示されるように、半導体基板１０は、ｎ+型のドレイン領域１１、ｎ-型のドリフト領域１２、ｐ-型のボディ領域１３、ｎ+型の複数のソース領域１４、ｐ+型の複数のボディコンタクト領域１５、ｐ+型の複数のガードリング１６及びｐ-型の複数の第１拡散領域１７を有している。なお、この実施形態では、ガードリング１６が４つのガードリング１６ａ，１６ｂ，１６ｃ，１６ｄで構成されている場合を例示しているが、それとは異なる個数で構成されていてもよい。同様に、第１拡散領域１７も４つの第１拡散領域１７ａ，１７ｂ，１７ｃ，１７ｄで構成されている場合を例示しているが、それとは異なる個数で構成されていてもよい。ボディ領域１３、複数のソース領域１４及び複数のボディコンタクト領域１５は、素子領域１０１に選択的に形成されている。複数のガードリング１６及び複数の第１拡散領域１７は、終端領域１０２に選択的に形成されている。このように、この実施形態では、素子領域１０１と終端領域１０２の境界がボディ領域１３の周縁によって画定される。
ドレイン領域１１は、素子領域１０１及び終端領域１０２の双方において半導体基板１０の裏層部に配置されており、半導体基板１０の裏面１０Ｂに露出する位置に設けられている。ドレイン領域１１は、半導体基板１０の裏面１０Ｂ上を被膜するドレイン電極２６にオーミック接触している。
ドリフト領域１２は、素子領域１０１及び終端領域１０２の双方においてドレイン領域１１上に設けられている。ドリフト領域１２は、エピタキシャル成長技術を利用して、ドレイン領域１１の表面から結晶成長して形成される。
ボディ領域１３は、素子領域１０１においてドリフト領域１２上に配置されており、半導体基板１０の表層部に設けられている。ボディ領域１３は、イオン注入技術を利用して、半導体基板１０の表層部にｐ型不純物（例えば、アルミニウム又はボロン等）を導入して形成される。
ソース領域１４は、素子領域１０１においてボディ領域１３上に配置されており、半導体基板１０の表面１０Ａに露出する位置に設けられている。ソース領域１４は、ボディ領域１３によってドリフト領域１２から隔てられている。ソース領域１４は、半導体基板１０の表面１０Ａ上を被膜するソース電極２２にオーミック接触している。ソース領域１４は、イオン注入技術を利用して、半導体基板１０の表層部にｎ型不純物（例えば、窒素等）を導入して形成される。
ボディコンタクト領域１５は、素子領域１０１においてボディ領域１３上に配置されており、半導体基板１０の表面１０Ａに露出する位置に設けられている。ボディコンタクト領域１５は、半導体基板１０の表面１０Ａ上を被膜するソース電極２２にオーミック接触している。ボディコンタクト領域１５は、イオン注入技術を利用して、半導体基板１０の表層部にｐ型不純物（例えば、アルミニウム又はボロン等）を導入して形成される。
図１に示されるように、素子領域１０１に対応する範囲の半導体基板１０の表面１０Ａには、半導体基板１０を平面視したときに、ストライプ状に配置されている複数のトレンチ型絶縁ゲート３０が形成されている。複数のトレンチ型絶縁ゲート３０の各々は、一方向（Ｙ方向）に沿って伸びている。図２に示されるように、トレンチ型絶縁ゲート３０は、酸化シリコンのゲート絶縁膜３２及びポリシリコンのゲート電極３４を有している。ゲート電極３４は、ドリフト領域１２とソース領域１４を隔てる部分のボディ領域１３にゲート絶縁膜３２を介して対向している。これにより、ドリフト領域１２とソース領域１４を隔てる部分のボディ領域１３がチャネル領域として機能することができる。
このように、半導体基板１０の素子領域１０１には、ドレイン領域１１とドリフト領域１２とボディ領域１３とソース領域１４とボディコンタクト領域とトレンチ型絶縁ゲート３０で構成されるＭＯＳＦＥＴ構造が形成されている。一方、半導体基板１０の終端領域１０２には、複数のガードリング１６と複数の第１拡散領域１７で構成される終端耐圧構造が形成されている。
複数のガードリング１６は、終端領域１０２においてドリフト領域１２上に配置されており、半導体基板１０の表面１０Ａに露出する位置に設けられている。図１に示されるように、複数のガードリング１６の各々は、素子領域１０１の周囲を一巡するように設けられており、他のガードリングに対して同心の相似形である。このように、複数のガードリング１６は、終端領域１０２の内周側から外周側に向けて個々のガードリングが繰り返し現れるようにレイアウトされている。
複数の第１拡散領域１７は、終端領域１０２においてドリフト領域１２内に配置されており、半導体基板１０の表面１０Ａから所定の深さ１７Ｄの面内に配置されている。ここで、複数の第１拡散領域１７が形成される深さ１７Ｄは、第１拡散領域１７に含まれるｐ型不純物のピーク濃度が位置する深さとして定義される。複数の第１拡散領域１７が形成される深さ１７Ｄは、トレンチ型絶縁ゲート３０の底面よりも深い位置である。この例では、複数の第１拡散領域１７の各々の上端も、トレンチ型絶縁ゲート３０の底面よりも深い位置である。
半導体基板１０を平面視したときに、複数のガードリング１６の１つに対応して複数の第１拡散領域１７の１つが配置されている。すなわち、１つのガードリング１６の下方に１つの第１拡散領域１７が配置されている。具体的には、ガードリング１６ａの下方に第１拡散領域１７ａが配置されており、ガードリング１６ｂの下方に第１拡散領域１７ｂが配置されており、ガードリング１６ｃの下方に第１拡散領域１７ｃが配置されており、ガードリング１６ｄの下方に第１拡散領域１７ｄが配置されている。したがって、複数の第１拡散領域１７の各々も、ガードリング１６と同様に、素子領域１０１の周囲を一巡するように設けられており、他の第１拡散領域１７に対して同心の相似形である。このように、複数の第１拡散領域１７も、終端領域１０２の内周側から外周側に向けて個々の第１拡散領域１７が繰り返し現れるようにレイアウトされている。
図３に、ガードリング１６と第１拡散領域１７の組の要部拡大断面図を示す。図４に、半導体基板１０の表面１０Ａから所定深さまでの深さ方向に沿ったｐ型不純物の濃度プロファイルを示す。図４の濃度プロファイルは、ガードリング１６の幅方向の中心と第１拡散領域１７の幅方向の中心を深さ方向に沿って通過する線における濃度プロファイルである。ここで、複数のガードリング１６及び複数の第１拡散領域１７が繰り返し現れる方向（終端領域１０２の内周側から外周側に向かう方向）を幅方向とする。この例では、Ｘ方向が幅方向である。
上記したように、複数のガードリング１６の１つに対応して複数の第１拡散領域１７の１つが配置されている。より具体的には、半導体基板１０の厚み方向（Ｚ方向）において、ガードリング１６の幅方向の中心と第１拡散領域１７の幅方向の中心が一致するように、１つのガードリング１６の下方に１つの第１拡散領域１７が配置されている。また、ガードリング１６の幅方向の幅１６Ｗは、第１拡散領域１７の幅方向の幅１７Ｗよりも小さい。したがって、半導体基板１０を平面視したときに、ガードリング１６は第１拡散領域１７内に位置している。
図４に示されるように、ガードリング１６は、半導体基板１０の表面１０Ａにｐ型不純物のピークが位置するように構成されている。一例ではあるが、ガードリング１６のｐ型不純物のピーク濃度は、約４×１０17ｃｍ-3である。また、一例ではあるが、ガードリング１６は、半導体基板１０の表面１０Ａから約０．５μｍの深さまで形成されており、その厚み１６Ｔ（図３参照）が約０．５μｍである。
図４に示されるように、一例ではあるが、第１拡散領域１７は、半導体基板１０の表面１０Ａから約１．４μｍの深さにｐ型不純物のピークが位置するように構成されている。一例ではあるが、第１拡散領域１７のｐ型不純物のピーク濃度は、約２．５×１０17ｃｍ-3である。また、一例ではあるが、第１拡散領域１７は、約１．０μｍから約１．８μｍの深さに形成されており、その厚み１７Ｔ（図３参照）が約０．８μｍである。
図４に示されるように、ガードリング１６と第１拡散領域１７は、半導体基板１０の厚み方向に沿って離れて配置されている。また、第１拡散領域１７のｐ型不純物の濃度は、ガードリング１６のｐ型不純物の濃度よりも薄い。
次に、半導体装置１の動作について説明する。半導体装置１の動作時には、ドレイン電極２６に対してソース電極２２よりも高い電位が印加される。ゲート電極３４に閾値よりも高い電位が印加されると、ゲート絶縁膜３２に接する範囲のボディ領域１３にチャネルが形成される。すると、ソース電極２２から、ソース領域１４、チャネル、ドリフト領域１２及びドレイン領域１１を介してドレイン電極２６へ電子が流れる。一方、ゲート電極３４の電位を閾値以下に低下させると、チャネルが消失し、電子の流れが停止する。このように、半導体装置１は、ゲート電極３４の電位に基づいてソース電極２２とドレイン電極２６の間を流れる電流を制御することができる。
半導体装置１がオフすると、ドリフト領域１２とボディ領域１３のｐｎ接合面からドリフト領域１２内に空乏層が広がる。素子領域１０１のドリフト領域１２では、表面１０Ａ側から裏面１０Ｂ側に向けて空乏層が広がる。終端領域１０２のドリフト領域１２では、内周側から外周側に向けて空乏層が広がる。素子領域１０１から伸びてくる空乏層が最も内周側のガードリング１６ａ及び第１拡散領域１７ａに到達すると、そのガードリング１６ａ及び第１拡散領域１７ａからさらに外周側に向けて空乏層が伸びる。最も内周側のガードリング１６ａ及び第１拡散領域１７ａから伸びる空乏層が内周側から２番目のガードリング１６ｂ及び第１拡散領域１７ｂに到達すると、そのガードリング１６ｂ及び第１拡散領域１７ｂからさらに外周側に空乏層が伸びる。このように、終端領域１０２においては、空乏層が複数のガードリング１６及び複数の第１拡散領域１７を経由しながら外周側に伸びる。すなわち、各ガードリング１６及び第１拡散領域１７は、素子領域１０１から広がる空乏層が終端領域１０２の外周側及び深部側に向かって大きく広がるのを促進し、半導体装置１の耐圧を向上させることができる。
特に、半導体装置１では、第１拡散領域１７の幅１７Ｗが対応するガードリング１６の幅１６Ｗよりも大きい。このため、隣り合う第１拡散領域１７間に存在するドリフト領域１２の幅が比較的に狭い。このように、狭い間隔で第１拡散領域１７が設けられていることにより、半導体装置１がオフしたときに、隣り合う第１拡散領域１７間に存在するドリフト領域１２が完全空乏化される。さらに、半導体装置１では、第１拡散領域１７のｐ型不純物の濃度がガードリング１６のｐ型不純物の濃度よりも薄い。このように、ｐ型不純物の濃度が薄い第１拡散領域１７が設けられていることにより、半導体装置１がオフしたときに、複数の第１拡散領域１７が完全空乏化される。したがって、半導体装置１がオフしたときに、隣り合う第１拡散領域１７間に存在するドリフト領域１２が完全空乏化するとともに、複数の第１拡散領域１７が完全空乏化することができ、複数の第１拡散領域１７が存在する深さの領域が広範囲に亘って完全空乏化される。これにより、半導体基板１０の終端領域１０２の電界集中が緩和され、半導体装置１の耐圧が向上する。
また、後述するように、複数のガードリング１６と複数の第１拡散領域１７は、共通のマスクを用いて形成される。このため、半導体装置１は、高耐圧であって低コストで製造可能な構造を有していると評価できる。
次に、半導体装置１の製造方法について説明する。なお、この製造方法は、複数のガードリング１６と複数の第１拡散領域１７の形成工程に特徴を有するので、以下では複数のガードリング１６と複数の第１拡散領域１７の形成工程について説明し、他の工程については説明を省略する。
まず、図５に示されるように、ｎ-型の半導体基板１０を準備する（半導体基板準備工程）。半導体基板１０は、エピタキシャル成長技術を利用して、ドレイン領域１１の表面からドリフト領域１２を結晶成長して形成される。なお、この例では、素子領域１０１の表面構造が図示されていないが、素子領域１０１の表面構造は、以下の工程に先立って形成されていてもよい。
次に、図６に示されるように、半導体基板１０の表面１０Ａ上にイオン注入用のマスク４２（例えば、酸化膜又はレジスト等）を成膜する（マスク成膜工程）。マスク４２には、複数のガードリング１６及び複数の第１拡散領域１７に対応する位置に開口部４２ａが形成されている。
次に、図７に示されるように、イオン注入技術を利用して、マスク４２の開口部４２ａを通過して半導体基板１０内にｐ型不純物（例えば、アルミニウム又はボロン等）を注入する。ｐ型不純物の注入エネルギー（すなわち、不純物の注入深さ）を変更しながら、複数のガードリング１６の形成位置に対応する半導体基板１０の表面近傍と複数の第１拡散領域１７の形成位置に対応する半導体基板１０の内部にｐ型不純物を注入する。特に、注入エネルギーを１２００ＫｅＶ以上とすることにより、複数の第１拡散領域１７の形成位置（半導体基板１０の表面から１．４μｍ以上）にｐ型不純物を注入することができる。
次に、図８に示されるように、アニール技術を利用して、注入したｐ型不純物を活性化し、複数のガードリング１６と複数の第１拡散領域１７を形成する（ガードリング形成工程、第１拡散領域形成工程）。複数の第１拡散領域１７を形成するために注入されたｐ型不純物は、半導体基板１０の深い位置に注入されることから、注入時の発散によって比較的に広がって注入されている。このため、複数の第１拡散領域１７の各々は、対応するガードリング１６よりも幅広となる。これらの工程を経て、複数のガードリング１６と複数の第１拡散領域１７を形成することができる。
このように、上記製造方法によると、共通のマスク４２を用いて複数のガードリング１６と複数の第１拡散領域１７を形成することができる。上記製造方法によると、低コストで半導体装置１を製造することができる。
図９に変形例の半導体装置２を示す。半導体装置２は、図２の半導体装置１と対比すると、複数の第２拡散領域１８をさらに備えていることを特徴としている。このように、半導体装置２は、複数の第１拡散領域１７と複数の第２拡散領域１８の２段の拡散領域を備えていることを特徴としている。なお、この実施形態では、第２拡散領域１８が４つの第２拡散領域１８ａ，１８ｂ，１８ｃ，１８ｄで構成されている場合を例示しているが、それとは異なる個数で構成されていてもよい。
複数の第２拡散領域１８は、終端領域１０２においてドリフト領域１２内に配置されており、複数の第１拡散領域１７よりも深い位置に配置されている。ここで、複数の第２拡散領域１８が形成される深さの定義については、第１拡散領域１７と同様である。複数の第２拡散領域１８の各々は、対応する第１拡散領域１７から離れて配置されている。また、第２拡散領域１８のｐ型不純物の濃度は、ガードリング１６のｐ型不純物の濃度よりも薄い。なお、第２拡散領域１８のｐ型不純物の濃度は、対応する第１拡散領域１７のｐ型不純物の濃度と同一であってもよく、薄くてもよく、又は、濃くてもよい。
半導体基板１０を平面視したときに、複数のガードリング１６の１つに対応して複数の第２拡散領域１８の１つが配置されている。すなわち、１つのガードリング１６の下方に１つの第２拡散領域１８が配置されている。具体的には、ガードリング１６ａの下方に第２拡散領域１８ａが配置されており、ガードリング１６ｂの下方に第２拡散領域１８ｂが配置されており、ガードリング１６ｃの下方に第２拡散領域１８ｃが配置されており、ガードリング１６ｄの下方に第２拡散領域１８ｄが配置されている。したがって、複数の第２拡散領域１８の各々も、ガードリング１６及び第１拡散領域１７と同様に、素子領域１０１の周囲を一巡するように設けられており、他の第２拡散領域１８に対して同心の相似形である。このように、複数の第２拡散領域１８も、終端領域１０２の内周側から外周側に向けて個々の第２拡散領域１８が繰り返し現れるようにレイアウトされている。
上記したように、複数のガードリング１６の１つに対応して複数の第２拡散領域１８の１つが配置されている。より具体的には、半導体基板１０の厚み方向（Ｚ方向）において、ガードリング１６の幅方向の中心と第２拡散領域１８の幅方向の中心が一致するように、１つのガードリング１６の下方に１つの第２拡散領域１８が配置されている。また、複数の第２拡散領域１８の各々の幅方向の幅は、対応するガードリング１６の幅方向の幅よりも大きい。なお、複数の第２拡散領域１８の各々の幅方向の幅は、対応する第１拡散領域１７の幅方向の幅と同一であってもよく、大きくてもよい、又は、小さくてもよい。
半導体装置２では、複数の第２拡散領域１８が設けられていることにより、素子領域１０１から広がる空乏層が終端領域１０２の外周側及び深部側に向かってさらに大きく広がるのを促進し、半導体装置２の耐圧を向上させることができる。なお、半導体装置２は、複数の第１拡散領域１７と複数の第２拡散領域１８の２段の拡散領域で構成されているが、さらに多くの段数の拡散領域で構成されていてもよい。
また、複数の第２拡散領域１８は、複数のガードリング１６と複数の第１拡散領域１７と同時に形成することができる。すなわち、図７に示すｐ型不純物のイオン注入時に、ｐ型不純物の注入エネルギーを変更し、複数の第２拡散領域１８の形成位置に対応する半導体基板１０の内部にｐ型不純物を注入すればよい。このように、複数のガードリング１６と複数の第１拡散領域１７と複数の第２拡散領域１８は、共通のマスク４２を用いて形成される。このため、半導体装置２は、高耐圧であって低コストで製造可能な構造を有していると評価できる。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の第１主面上に設けられている第１電極と、前記半導体基板の前記第１主面とは反対側の第２主面上に設けられている第２電極と、を備えることができる。前記半導体基板の材料は、特に限定されるものではないが、例えばＳｉＣ基板であってもよい。前記半導体基板は、スイッチング素子構造が形成されている素子領域と、前記素子領域の周囲に位置している終端領域と、を有することができる。ここで、前記スイッチング素子構造としては、様々な種類のものが採用され得る。前記スイッチング素子構造としては、例えばＭＯＳＦＥＴ構造、ＩＧＢＴ構造が例示される。前記終端領域は、ｐ型の複数のガードリングと、ｐ型の複数の第１拡散領域と、を有することができる。前記複数のガードリングは、前記半導体基板の前記第１主面に露出する位置に設けられている。前記複数のガードリングの各々が、前記素子領域の周囲を一巡している。前記複数の第１拡散領域は、前記半導体基板の前記第１主面から第１深さに設けられている。前記複数の第１拡散領域の各々が、前記半導体基板の厚み方向において前記ガードリングから離れているとともに前記素子領域の周囲を一巡している。前記半導体基板を平面視したときに、前記複数のガードリングの１つに対応して前記複数の第１拡散領域の１つが配置されている。前記半導体基板を平面視したときに、前記複数のガードリングの各々が、対応する前記第１拡散領域内に位置している。前記複数の第１拡散領域の各々の幅が、対応する前記ガードリングの幅よりも大きい。
上記半導体装置では、前記複数の第１拡散領域のｐ型不純物の濃度が、前記複数のガードリングのｐ型不純物濃度よりも薄くてもよい。これにより、上記半導体装置がオフしたときに、前記複数の第１拡散領域が良好に空乏化することができる。
上記半導体装置では、前記スイッチング素子構造が、前記半導体基板の前記第１主面に設けられているトレンチ型絶縁ゲートを有していてもよい。この場合、前記第１深さは、前記トレンチ型絶縁ゲートの底面よりも深くてもよい。
上記半導体装置では、前記終端領域がさらに、ｐ型の複数の第２拡散領域を有していてもよい。前記複数の第２拡散領域は、前記半導体基板の前記第１主面から前記第１深さよりも深い第２深さに設けられている。前記複数の第２拡散領域の各々が、前記半導体基板の厚み方向において前記第１拡散領域から離れているとともに前記素子領域の周囲を一巡している。この場合、前記半導体基板を平面視したときに、前記複数のガードリングの１つに対応して前記複数の第２拡散領域の１つが配置されている。前記半導体基板を平面視したときに、前記複数のガードリングの各々が、対応する前記第２拡散領域内に位置している。前記複数の第２拡散領域の各々の幅が、対応する前記ガードリングの幅よりも大きい。この半導体装置では、前記半導体基板の前記終端領域がさらに高耐圧化され得る。
上記半導体装置では、前記複数の第２拡散領域のｐ型不純物の濃度が、前記複数のガードリングのｐ型不純物の濃度よりも薄くてもよい。これにより、上記半導体装置がオフしたときに、前記複数の第２拡散領域が良好に空乏化することができる。
本明細書が開示する半導体装置の製造方法は、半導体基板準備工程と、マスク成膜工程と、ガードリング形成工程と、第１拡散領域形成工程と、を備えることができる。前記半導体基板の材料は、特に限定されるものではないが、例えばＳｉＣ基板であってもよい。前記半導体基板準備工程では、スイッチング素子構造を形成するための素子領域と、前記素子領域の周囲に位置している終端領域と、を有する半導体基板を準備する。ここで、スイッチング素子構造としては、様々な種類のものが採用され得る。スイッチング素子構造としては、例えばＭＯＳＦＥＴ構造、ＩＧＢＴ構造が例示される。また、前記半導体基板準備工程の段階で、前記素子領域に前記スイッチング素子構造が形成されていてもよいし、以下の各工程を経た後に前記素子領域に前記スイッチング素子構造が形成されていてもよい。前記マスク成膜工程では、前記半導体基板の一方の主面上にマスクを成膜する。前記マスクには前記終端領域に対応する位置の一部に複数の開口が形成されている。前記ガードリング形成工程では、前記マスク越しにｐ型不純物を注入し、前記半導体基板の前記一方の主面に露出する位置にｐ型の複数のガードリングを形成する。前記第１拡散領域形成工程では、前記マスク越しにｐ型不純物を注入し、前記半導体基板の前記一方の主面から第１深さにｐ型の複数の第１拡散領域を形成する。前記複数のガードリングの各々が、前記素子領域の周囲を一巡している。前記複数の第１拡散領域の各々が、前記半導体基板の厚み方向において前記ガードリングから離れているとともに前記素子領域の周囲を一巡している。前記半導体基板を平面視したときに、前記複数のガードリングの１つに対応して前記複数の第１拡散領域の１つが配置されている。前記半導体基板を平面視したときに、前記複数のガードリングの各々が、対応する前記第１拡散領域内に位置している。前記複数の第１拡散領域の各々の幅が、対応する前記ガードリングの幅よりも大きい。
上記製造方法では、前記複数の第１拡散領域のｐ型不純物の濃度が、前記複数のガードリングのｐ型不純物の濃度よりも薄くてもよい。
上記製造方法では、前記スイッチング素子構造が、前記半導体基板の前記一方の主面に設けられたトレンチ型絶縁ゲートを有していてもよい。この場合、前記第１深さは、前記トレンチ型絶縁ゲートの底面よりも深くてもよい。
上記製造方法はさらに、第２拡散領域形成工程を備えていてもよい。前記第２拡散領域形成工程では、前記マスク越しにｐ型不純物を注入し、前記半導体基板の前記一方の主面から前記第１深さよりも深い第２深さにｐ型の複数の第２拡散領域を形成する。前記複数の第２拡散領域の各々が、前記半導体基板の厚み方向において前記第１拡散領域から離れているとともに前記素子領域の周囲を一巡している。前記半導体基板を平面視したときに、前記複数のガードリングの１つに対応して前記複数の第２拡散領域の１つが配置されている。前記半導体基板を平面視したときに、前記複数のガードリングの各々が、対応する前記第２拡散領域内に位置している。前記複数の第２拡散領域の各々の幅が、対応する前記ガードリングの幅よりも大きい。
上記製造方法では、前記複数の第２拡散領域のキャリア濃度が、前記複数のガードリングのキャリア濃度よりも薄くてもよい。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１ ：半導体装置
１０ ：半導体基板
１１ ：ドレイン領域
１２ ：ドリフト領域
１３ ：ボディ領域
１４ ：ソース領域
１５ ：ボディコンタクト領域
１６ ：ガードリング
１７ ：第１拡散領域
２２ ：ソース電極
２４ ：層間絶縁膜
２６ ：ドレイン電極
３０ ：トレンチ型絶縁ゲート
３２ ：ゲート絶縁膜
３４ ：ゲート電極
１０１ ：素子領域
１０２ ：終端領域

Claims (12)

  1. 半導体装置であって、
    半導体基板と、
    前記半導体基板の第１主面上に設けられている第１電極と、
    前記半導体基板の前記第１主面とは反対側の第２主面上に設けられている第２電極と、を備えており、
    前記半導体基板は、
    スイッチング素子構造が形成されている素子領域と、
    前記素子領域の周囲に位置している終端領域と、を有しており、
    前記終端領域は、
    前記半導体基板の前記第１主面に露出する位置に設けられているｐ型の複数のガードリングであって、前記複数のガードリングの各々が前記素子領域の周囲を一巡している、複数のガードリングと、
    前記半導体基板の前記第１主面から第１深さに設けられているｐ型の複数の第１拡散領域であって、前記複数の第１拡散領域の各々が前記半導体基板の厚み方向において前記ガードリングから離れているとともに前記素子領域の周囲を一巡している、複数の第１拡散領域と、を有しており、
    前記半導体基板を平面視したときに、前記複数のガードリングの１つに対応して前記複数の第１拡散領域の１つが配置されており、
    前記半導体基板を平面視したときに、前記複数のガードリングの各々が、対応する前記第１拡散領域内に位置しており、
    前記複数の第１拡散領域の各々の幅が、対応する前記ガードリングの幅よりも大きい、半導体装置。
  2. 前記複数の第１拡散領域のｐ型不純物の濃度は、前記複数のガードリングのｐ型不純物濃度よりも薄い、請求項１に記載の半導体装置。
  3. 前記スイッチング素子構造は、前記半導体基板の前記第１主面に設けられているトレンチ型絶縁ゲートを有しており、
    前記第１深さは、前記トレンチ型絶縁ゲートの底面よりも深い、請求項１又は２に記載の半導体装置。
  4. 前記終端領域はさらに、
    前記半導体基板の前記第１主面から前記第１深さよりも深い第２深さに設けられているｐ型の複数の第２拡散領域であって、前記複数の第２拡散領域の各々が前記半導体基板の厚み方向において前記第１拡散領域から離れているとともに前記素子領域の周囲を一巡している、複数の第２拡散領域、を有しており、
    前記半導体基板を平面視したときに、前記複数のガードリングの１つに対応して前記複数の第２拡散領域の１つが配置されており、
    前記半導体基板を平面視したときに、前記複数のガードリングの各々が、対応する前記第２拡散領域内に位置しており、
    前記複数の第２拡散領域の各々の幅が、対応する前記ガードリングの幅よりも大きい、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記複数の第２拡散領域のｐ型不純物の濃度は、前記複数のガードリングのｐ型不純物の濃度よりも薄い、請求項４に記載の半導体装置。
  6. 前記半導体基板が、ＳｉＣ基板である請求項１～５のいずれか一項に記載の半導体装置。
  7. 半導体装置の製造方法であって、
    スイッチング素子構造を形成するための素子領域と、前記素子領域の周囲に位置している終端領域と、を有する半導体基板を準備する半導体基板準備工程と、
    前記半導体基板の一方の主面上にマスクを成膜するマスク成膜工程であって、前記マスクには前記終端領域に対応する位置の一部に複数の開口部が形成されている、マスク成膜工程と、
    前記マスク越しにｐ型不純物を注入し、前記半導体基板の前記一方の主面に露出する位置にｐ型の複数のガードリングを形成するガードリング形成工程と、
    前記マスク越しにｐ型不純物を注入し、前記半導体基板の前記一方の主面から第１深さにｐ型の複数の第１拡散領域を形成する第１拡散領域形成工程と、を備えており、
    前記複数のガードリングの各々が、前記素子領域の周囲を一巡しており、
    前記複数の第１拡散領域の各々が、前記半導体基板の厚み方向において前記ガードリングから離れているとともに前記素子領域の周囲を一巡しており、
    前記半導体基板を平面視したときに、前記複数のガードリングの１つに対応して前記複数の第１拡散領域の１つが配置されており、
    前記半導体基板を平面視したときに、前記複数のガードリングの各々が、対応する前記第１拡散領域内に位置しており、
    前記複数の第１拡散領域の各々の幅が、対応する前記ガードリングの幅よりも大きい、半導体装置の製造方法。
  8. 前記複数の第１拡散領域のｐ型不純物の濃度は、前記複数のガードリングのｐ型不純物の濃度よりも薄い、請求項７に記載の半導体装置の製造方法。
  9. 前記スイッチング素子構造は、前記半導体基板の前記一方の主面に設けられたトレンチ型絶縁ゲートを有しており、
    前記第１深さは、前記トレンチ型絶縁ゲートの底面よりも深い、請求項７又は８に記載の半導体装置の製造方法。
  10. 前記マスク越しにｐ型不純物を注入し、前記半導体基板の前記一方の主面から前記第１深さよりも深い第２深さにｐ型の複数の第２拡散領域を形成する第２拡散領域形成工程、をさらに備えており、
    前記複数の第２拡散領域の各々が、前記半導体基板の厚み方向において前記第１拡散領域から離れているとともに前記素子領域の周囲を一巡しており、
    前記半導体基板を平面視したときに、前記複数のガードリングの１つに対応して前記複数の第２拡散領域の１つが配置されており、
    前記半導体基板を平面視したときに、前記複数のガードリングの各々が、対応する前記第２拡散領域内に位置しており、
    前記複数の第２拡散領域の各々の幅が、対応する前記ガードリングの幅よりも大きい、請求項７～９のいずれか一項に記載の半導体装置の製造方法。
  11. 前記複数の第２拡散領域のｐ型不純物の濃度は、前記複数のガードリングのｐ型不純物の濃度よりも薄い、請求項１０に記載の半導体装置の製造方法。
  12. 前記半導体基板が、ＳｉＣ基板である請求項７～１１のいずれか一項に記載の半導体装置の製造方法。
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