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JP7198349B2 - リニア電源回路及びソースフォロワ回路 - Google Patents

リニア電源回路及びソースフォロワ回路 Download PDF

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Description

本明細書中に開示されている発明は、リニア電源回路及びソースフォロワ回路に関する。
ＬＤＯ［low drop out］などのリニア電源回路は様々なデバイスの電源手段として用いられている。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
ソースフォロワ回路は、例えばインピーダンス変換回路として用いられる。
なお、上記に関連する従来技術の一例としては、特許文献２を挙げることができる。
特開２００３－８４８４３号公報 特開２００８－２５８８４９号公報
リニア電源回路は、負荷が急激に変化した場合でも出力電圧の変動を小さく抑えられるように、高速応答が可能であることが望ましい。また、出力コンデンサを設けない場合又は出力コンデンサの静電容量を小さくした場合でも出力電圧の安定性を確保できることが望ましい。
ＮＭＯＳトランジスタを備えるソースフォロワ回路では、入力電圧が下がったときのＮＭＯＳトランジスタのソース電圧のドロップ量（入力電圧とＮＭＯＳトランジスタのソース電圧との差）が大きくなる。
本明細書中に開示されている第１局面に係るリニア電源回路は、入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、を備えるリニア電源回路であって、前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、前記差動増幅器及び前記変換器の電源電圧が前記出力電圧に依存する電圧であり、前記リニア電源回路は、第１端子が前記入力端に接続され、第２端子が前記出力端に接続される第１トランジスタを有するソースフォロワ回路又はエミッタフォロワ回路と、前記出力トランジスタに直列接続され、前記第１トランジスタともにカレントミラー回路を構成する第２トランジスタと、前記電流増幅器又は前記第１トランジスタの制御端子に接続される第２容量と、を更に備える構成（第１の構成）とする。
本明細書中に開示されている第２局面に係るリニア電源回路は、入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、を備えるリニア電源回路であって、前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加され前記出力電圧に基づく電圧が他端に印加される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、前記差動増幅器の電源電圧が第１定電圧であり、前記電流増幅器の電源電圧が第２定電圧である、又は、前記差動増幅器の電源電圧及び前記電流増幅器の電源電圧が前記入力電圧である、のいずれかであり、前記リニア電源回路は、第１端子が前記入力端に接続され、第２端子が前記出力端に接続される第１トランジスタを有するソースフォロワ回路又はエミッタフォロワ回路と、前記出力トランジスタに直列接続され、前記第１トランジスタともにカレントミラー回路を構成する第２トランジスタと、前記電流増幅器又は前記第１トランジスタの制御端子に接続される第２容量と、を更に備える構成（第２の構成）とする。
また、上記第１又は第２の構成であるリニア電源回路において、前記第２容量は、前記第１トランジスタの制御端子に接続される構成（第３の構成）であってもよい。
また、上記第３の構成であるリニア電源回路において、前記リニア電源回路は、前記ソースフォロワ回路を備え、前記リニア電源回路は、前記第１トランジスタと第２トランジスタとの間に設けられるチャープポンプ回路を更に備え、前記チャープポンプ回路は、前記第２容量を備え、前記入力電圧より大きい電圧を前記第２容量に充電し、前記第２容量の充電電圧を前記第１トランジスタの制御端子に印加する構成（第４の構成）であってもよい。
また、上記第４の構成であるリニア電源回路において、前記チャープポンプ回路は、前記出力端から負荷に向かって流れるソース電流に依存したクロック周波数のクロック信号に基づき動作する構成（第５の構成）であってもよい。
また、上記第４の構成であるリニア電源回路において、前記チャープポンプ回路は、前記出力端から負荷に向かって流れるソース電流と前記負荷から前記出力端から負荷に向かって流れるシンク電流とのスカラー和に依存したクロック周波数のクロック信号に基づき動作する構成（第６の構成）であってもよい。
また、上記第４～第６いずれかの構成であるリニア電源回路において、前記チャープポンプ回路が動作する第１モードと、前記チャープポンプ回路の動作が停止しており前記第１トランジスタの制御端子と前記第２トランジスタの制御端子とが同電位である第２モードとの切り替えが可能である構成（第７の構成）であってもよい。
本明細書中に開示されている第３局面に係るリニア電源回路は、入力電圧が印加されるように構成される入力端と出力電圧が印加されるように構成される出力端との間に設けられた出力トランジスタと、前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するように構成されるドライバと、を備えるリニア電源回路であって、前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力するように構成される差動増幅器と、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加されるように構成される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力するように構成される変換器と、前記変換器の出力を電流増幅するように構成される電流増幅器と、を備え、前記差動増幅器及び前記変換器の電源電圧が前記出力電圧に依存する電圧であり、前記出力トランジスタは、ＰＭＯＳＦＥＴであり、前記リニア電源回路は、前記出力トランジスタのゲートとドレインとの間に設けられる第２容量をさらに備える構成（第８の構成）とする。
本明細書中に開示されている第４局面に係るリニア電源回路は、入力電圧が印加されるように構成される入力端と出力電圧が印加されるように構成される出力端との間に設けられた出力トランジスタと、前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するように構成されるドライバと、を備えるリニア電源回路であって、前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力するように構成される差動増幅器と、前記差動増幅器の出力が一端に印加され前記出力電圧に基づく電圧が他端に印加されるように構成される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力するように構成される変換器と、前記変換器の出力を電流増幅するように構成される電流増幅器と、を備え、前記差動増幅器の電源電圧が第１定電圧であり、前記電流増幅器の電源電圧が第２定電圧である、又は、前記差動増幅器の電源電圧及び前記電流増幅器の電源電圧が前記入力電圧である、のいずれかであり、前記出力トランジスタは、ＰＭＯＳＦＥＴであり、前記リニア電源回路は、前記出力トランジスタのゲートとドレインとの間に設けられる第２容量をさらに備える構成（第９の構成）とする。
また、上記第８又は第９の構成であるリニア電源回路において、前記出力トランジスタのゲートとドレインとの間に設けられる整流部をさらに備え、前記整流部は、前記出力トランジスタのゲートからドレインに向かう電流を阻止し、前記出力トランジスタのドレインからゲートに向かう電流を通過させるように構成される構成（第１０の構成）であってもよい。
また、上記第１０の構成であるリニア電源回路において、前記整流部はバッファアンプである構成（第１１の構成）であってもよい。
また、上記第１～第１１いずれかの構成であるリニア電源回路において、前記出力端子に容量が接続されない構成（第１２の構成）であってもよい。
また、上記第１～第１１いずれかの構成であるリニア電源回路において、前記出力端子に１００ｎＦ未満の容量が接続される構成（第１３の構成）であってもよい。
また、本明細書中に開示されている半導体集積回路装置は、複数の外部ピンと、内部電源である上記第１～第１３いずれかの構成であるリニア電源回路と、を備え、前記入力端が前記複数の外部ピンの一部に接続され、前記出力端が前記複数の外部ピンのいずれにも接続されない構成（第１４の構成）とする。
本明細書中に開示されているソースフォロワ回路は、入力電圧が印加される入力端と、出力端と、前記入力電圧又は前記入力電圧より小さい電圧を入力するチャージポンプ回路と、ドレインが前記入力端に接続され、ソースが前記出力端に接続され、ゲートに前記チャージポンプ回路の出力電圧が印加されるＮＭＯＳトランジスタと、を備える構成（第１５の構成）とする。
また、上記第１５の構成であるソースフォロワ回路において、前記出力端に印加される前記ソースフォロワ回路の出力電圧が所定値より小さい場合に前記チャージポンプ回路が動作し、前記出力端に印加される前記ソースフォロワ回路の出力電圧が前記所定値より大きい場合に前記チャージポンプ回路の動作が停止する構成（第１６の構成）であってもよい。
また、上記第１６の構成であるソースフォロワ回路において、前記チャージポンプ回路は、クロック信号生成回路から出力されるクロック信号に基づき動作し、前記クロック信号生成回路は、前記出力端に印加される前記ソースフォロワ回路の出力電圧が所定値より小さい場合に前記クロック信号を出力し、前記出力端に印加される前記ソースフォロワ回路の出力電圧が前記所定値より大きい場合に前記クロック信号の出力を停止する、請求項２に記載のソースフォロワ回路構成（第１７の構成）であってもよい。
また、上記第１５の構成であるソースフォロワ回路において、前記チャープポンプ回路は、前記出力端から負荷に向かって流れるソース電流に依存したクロック周波数のクロック信号に基づき動作する構成（第１８の構成）であってもよい。
また、上記第１５の構成であるソースフォロワ回路において、前記チャープポンプ回路は、前記出力端から負荷に向かって流れるソース電流と前記負荷から前記出力端に向かって流れるシンク電流とのスカラー和に依存したクロック周波数のクロック信号に基づき動作する構成（第１９の構成）であってもよい。
また、本明細書中に開示されている第５局面に係る電源回路は、上記第１５～第１９いずれかの構成であるソースフォロワ回路を備える構成（第２０の構成）とする。
また、本明細書中に開示されている車両は、上記第１～第９いずれかの構成であるリニア電源回路、上記第１０の構成である半導体集積回路装置、又は上記第２０の構成である電源回路を備える構成（第２１の構成）とする。
本明細書中に開示されている発明によれば、リニア電源回路において高速応答が可能であって、出力コンデンサを設けない場合又は出力コンデンサの静電容量を小さくした場合でも出力電圧の安定性を確保できる。
本明細書中に開示されている発明によれば、ソースフォロワ回路において、入力電圧が下がったときのＮＭＯＳトランジスタのソース電圧のドロップ量（入力電圧とＮＭＯＳトランジスタのソース電圧との差）を小さくすることができる。
本発明者が開発したリニア電源回路の構成を示す図 図１に示すリニア電源回路の出力特性を示すタイムチャート 図１に示すリニア電源回路、出力コンデンサ、及び負荷の伝達関数のゲイン特性を示す図 図１に示すリニア電源回路、出力コンデンサ、及び負荷の伝達関数のゲイン特性を示す図 第１実施形態に係るリニア電源回路の構成を示す図 電流増幅器の一構成例を示す図 第１実施形態の変形例を説明するための図 第１実施形態の他の変形例を説明するための図 第１実施形態の更に他の変形例を説明するための図 第２実施形態に係るリニア電源回路の構成を示す図 電流増幅器の他の構成例を示す図 図１に示すリニア電源回路の入出力電圧特性を示す図 リニア電源回路の理想的な入出力電圧特性を示す図 第３及び第４実施形態に係るリニア電源回路の構成を示す図 第３実施形態で用いられるクロック信号生成回路の一構成例を示す図 第４実施形態で用いられるクロック信号生成回路の一構成例を示す図 第５実施形態に係るリニア電源回路の構成を示す図 第６実施形態に係るリニア電源回路の構成を示す図 第７実施形態に係るリニア電源回路の構成を示す図 第７実施形態に係るリニア電源回路の具体例を示す図 第８実施形態に係るリニア電源回路の構成を示す図 第９実施形態に係るリニア電源回路の構成を示す図 半導体集積回路装置の外観図 車両の外観図
＜１．高速応答が可能なリニア電源回路＞
図１は、高速応答が可能なリニア電源回路として本発明者が開発したリニア電源回路の構成を示す図である。図１に示すリニア電源回路は、入力端Ｔ１と、出力端Ｔ２と、出力トランジスタ１と、ドライバ２と、基準電圧生成部３と、抵抗４及び５と、を備える。
図１に示すリニア電源回路には出力コンデンサ６及び負荷７が外付けされる。具体的には、出力コンデンサ６及び負荷７が外付けで出力端Ｔ２に並列接続される。図１に示すリニア電源回路は、入力電圧ＶＩＮを降圧して出力電圧ＶＯＵＴを生成し、出力電圧ＶＯＵＴを負荷７に供給する。
出力トランジスタ１は、入力電圧ＶＩＮが印加される入力端Ｔ１と出力電圧ＶＯＵＴが印加される出力端Ｔ２との間に設けられる。
ドライバ２は、出力トランジスタ１を駆動する。具体的には、ドライバ２は、出力トランジスタ１のゲートにゲート信号Ｇ１を供給して出力トランジスタ１を駆動する。出力トランジスタ１の導通度（裏を返せばオン抵抗値）はゲート信号Ｇ１によって制御される。なお、図１に示す構成では、出力トランジスタ１として、ＰＭＯＳＦＥＴ［P-channel type MOSFET］が用いられている。従って、ゲート信号Ｇ１が低いほど、出力トランジスタ１の導通度が高くなり、出力電圧ＶＯＵＴが上昇する。逆に、ゲート信号Ｇ１が高いほど、出力トランジスタ１の導通度が低くなり、出力電圧ＶＯＵＴが低下する。ただし、出力トランジスタ１としては、ＰＭＯＳＦＥＴに代えて、ＰＮＰバイポーラトランジスタを用いてもよい。
基準電圧生成部３は基準電圧ＶＲＥＦを生成する。抵抗４及び５は、出力電圧ＶＯＵＴの分圧である帰還電圧ＶＦＢを生成する。
ドライバ２の非反転入力端（＋）に基準電圧ＶＲＥＦが印加され、ドライバ２の反転入力端（－）に帰還電圧ＶＦＢが印加される。ドライバ２は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差分値ΔＶ（＝ＶＲＥＦ－ＶＦＢ）に基づいて出力トランジスタ１を駆動する。ドライバ２は、差分値ΔＶが大きいほどゲート信号Ｇ１を高くし、逆に、差分値ΔＶが小さいほどゲート信号Ｇ１を低くする。
ドライバ２は、差動増幅器２１と、容量２２と、ＰＭＯＳＦＥＴ２３と、電流増幅器２４と、ＰＭＯＳＦＥＴ２５と、を備える。
差動増幅器２１は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差に応じた電圧を出力する。差動増幅器２１の電源電圧は出力電圧ＶＯＵＴである。すなわち、差動増幅器２１は、出力電圧ＶＯＵＴとグランド電位との間の電圧で駆動する。なお、差動増幅器２１の電源電圧として、出力電圧ＶＯＵＴの代わりに、出力電圧ＶＯＵＴより低い電圧であって出力電圧ＶＯＵＴに依存する電圧を用いてもよい。
差動増幅器２１の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１の小型化を図ることができる。
容量２２の一端に差動増幅器２１の出力が印加され、容量２２の他端にグランド電位が印加される。
ＰＭＯＳＦＥＴ２３のソースに出力電圧ＶＯＵＴが印加され、ＰＭＯＳＦＥＴ２３のゲートに差動増幅器２１の出力に基づく電圧（差動増幅器２１と容量２２との接続ノード電圧）が印加される。ＰＭＯＳＦＥＴ２３は、差動増幅器２１の出力に基づく電圧を電流に変換してドレインから出力する。差動増幅器２１と容量２２との接続ノードが高周波帯域でグランド接地になるため、ドライバ２の高速応答を実現することができる。
電流増幅器２４は、ＰＭＯＳＦＥＴ２３のドレインから出力される電流Ｉａを電流増幅する。電流増幅器２４の電源電圧は定電圧ＶＲＥＧである。すなわち、電流増幅器２４は、定電圧ＶＲＥＧとグランド電位との間の電圧で駆動する。
ＰＭＯＳＦＥＴ２５は、出力トランジスタ１とともにカレントミラー回路を構成している。ＰＭＯＳＦＥＴ２５は、電流増幅器２４から出力される電流Ｉｂを電圧に変換して出力トランジスタ１のゲートに供給する。
図２は、図１に示すリニア電源回路の出力特性を示すタイムチャートである。図２は、出力電圧ＶＯＵＴの設定値がＶＳであり、出力コンデンサ６の静電容量が所定値である状態において、負荷７を第１の状態から第２の状態に切り替えた後再び第１の状態に戻した場合のタイムチャートである。第１の状態は出力電流ＩＯＵＴの理論値がＩ１となる軽負荷状態であり、第２の状態は出力電流ＩＯＵＴの理論値がＩ２（＞Ｉ１）となる重負荷状態である。
図１に示すリニア電源回路は高速応答が可能であるため、行き過ぎ量ＯＳを小さくすることができる。
図３は、図１に示すリニア電源回路、出力コンデンサ６、及び負荷７の伝達関数のゲイン特性を示す図である。第１ポール周波数ＦＰ１は、出力コンデンサ６及び負荷７によって生じる第１ポールの周波数である。第２ポール周波数ＦＰ２は、出力トランジスタ１のソースとゲートとの間に形成される寄生容量ＣＰＤによって生じる第２ポールの周波数である。
図３に示す伝達関数では、ゼロクロス周波数ＦＺＣが低く、ゲインが負の領域に第２ポール周波数ＦＰ２が出現しており、位相補償がとり易くなっている。
ところが、出力コンデンサ６を無くすと、ゲインを調整していた第１ポール周波数ＦＰ１が無くなり、ゼロクロス周波数ＦＺＣが高域にシフトするため、図１に示すリニア電源回路、出力コンデンサ６、及び負荷７の伝達関数のゲイン特性は図４に示すようになる。なお、図４において、比較のために図３に示すゲイン特性を太い点線で示す。
図４に示すゲイン特性では、ゼロクロス周波数ＦＺＣが高域にシフトするため、ゲインが正の領域に複数のポールが出現することになり、位相補償が難しくなる。
＜２．第１実施形態＞
図５は、図１に示すリニア電源回路の問題点を解決するために本発明者が開発したリニア電源回路の第１実施形態を示す図である。図５において図１と同一の部分には同一の符号を付し詳細な説明を省略する。
図５に示すリニア電源回路は、ＮＭＯＳＦＥＴ１０１及び１０２と、容量１０３とを備える点で、図１に示すリニア電源回路と異なっている。なお、ＮＭＯＳＦＥＴ１０１及び１０２に代えて、ＮＰＮバイポーラトランジスタを用いてもよい。なお、ＮＭＯＳＦＥＴ１０１の耐圧は特に限定されないが、例えば５Ｖを超える入力電圧ＶＩＮにも対応できるようにＮＭＯＳＦＥＴ１０１の耐圧を１０Ｖ以上にしてもよい。
図５に示すリニア電源回路は、図１に示すリニア電源回路と同様に、差動増幅器２１と容量２２との接続ノードが高周波帯域でグランド接地になるため、ドライバ２の高速応答を実現することができる。
差動増幅器２１及びＰＭＯＳＦＥＴ２３の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１及びＰＭＯＳＦＥＴ２３の小型化を図ることができる。
ＰＭＯＳＦＥＴ２３の耐圧は、電流増幅器２４の耐圧より低い。これにより、ＰＭＯＳＦＥＴ２３の小型化を図ることができる。
図６は、電流増幅器２４の一構成例を示す図である。図６に示す構成例の電流増幅器２４は、電流シンク型カレントミラー回路ＣＭ＿１、ＣＭ＿２、・・・、及びＣＭ＿ｎと、電流ソース型カレントミラー回路ＣＭ＿３、・・・、及びＣＭ＿ｎ－１（ただしＣＭ＿ｎ－１は図６において不図示）と、を備える。電流シンク型カレントミラー回路ＣＭ＿１及び定電流Ｉ１を流す定電流源ＣＳ１と電流シンク型カレントミラー回路ＣＭ＿ｎとの間において電流増幅器２４の入力から出力に向かって、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とが交互に配置される。各カレントミラー回路で発生するポールをできるだけ低帯域に寄らないようにするために、各カレントミラー回路のミラー比（入力側トランジスタのサイズに対する出力側トランジスタのサイズ）は５以下であることが好ましく、より好ましくは３以下である。但し、各カレントミラー回路のミラー比を小さくするほど、電流増幅器２４の回路面積は大きくなってしまうので、周波数特性の改善と小型化とのトレードオフを考慮して各カレントミラー回路のミラー比を決定すればよい。
図５に戻り、ＮＭＯＳＦＥＴ１０１及び１０２と、容量１０３とについて説明する。ＮＭＯＳＦＥＴ１０１のドレインは入力端Ｔ１に接続される。ＮＭＯＳＦＥＴ１０１のソースは出力端Ｔ２に接続される。したがって、ＮＭＯＳＦＥＴ１０１はソースフォロワ回路になっている。ＮＭＯＳＦＥＴ１０２のドレインとＮＭＯＳＦＥＴ１０１及び１０２の各ゲートと容量１０３の一端とは、出力トランジスタ１のドレインに接続される。ＮＭＯＳＦＥＴ１０２のソースは出力端Ｔ２に接続される。容量１０３の他端にグランド電位が印加される。
図５に示すリニア電源回路では、ソースフォロワ回路であるＮＭＯＳＦＥＴ１０１が出力段であるため、出力インピーダンスが小さくなる。そして、ＮＭＯＳＦＥＴ１０１のゲートに容量１０３が接続され、ＮＭＯＳＦＥＴ１０１及び１０２で構成されるカレントミラー回路によってＮＭＯＳＦＥＴ１０１を駆動することで、上述したドライバ２での高速応答性能を維持した状態で、図３に示す第１ポール周波数ＦＰ１と同程度の周波数である第１ポールを生成することができる。
図５に示すリニア電源回路は、高速応答が可能であって、出力コンデンサ６（図１参照）が外付けされていないにもかかわらず、出力電圧ＶＯＵＴの安定性を確保できる。
また、図５に示すリニア電源回路では、ＮＭＯＳＦＥＴ１０２の相互コンダクタンスの逆数（１／ｇｍ）を負荷７のインピーダンスに対して十分に大きくすることができるので、容量１０３を半導体集積回路装置に内蔵できるまで容量１０３の静電容量を小さく（例えば２０ｐＦ未満）できる。
また、図５に示すリニア電源回路では、ＮＭＯＳＦＥＴ１０１の相互コンダクタンスの逆数（１／ｇｍ）及びＮＭＯＳＦＥＴ１０２の相互コンダクタンスの逆数（１／ｇｍ）が負荷７のインピーダンスに比例するので、図１に示すリニア電源回路と同様に、負荷７のインピーダンスに応じてゼロクロス周波数が高くなる特性を維持している。過渡的な負荷（消費電力が矩形波のような負荷）を考えた場合、一般的にリニア電源回路の出力負荷が増えるとその負荷に応じて出力電圧のドロップ量は大きくなる。しかしながら、ゼロクロス周波数が高いと過渡的な負荷に対する応答が速いため、過渡的な負荷に対する出力電圧のドロップ量を抑えることができる。図５に示すリニア電源回路では、上述した通り負荷が大きければゼロクロス周波数が高くなる。したがって、図５に示すリニア電源回路は、過渡的に負荷が増えたとしても、出力電圧のドロップ量を一般的なリニア電源回路に比べ抑制することができる。また、リニア電源回路ではゼロクロス周波数を上げるためには回路電流を多く流す必要がある。しかしながら、過渡的な負荷が小さい場合には、ゼロクロス周波数が低くても出力電圧のドロップ量は小さいので回路電流を消費してまで高いゼロクロス周波数を維持する必要がない。図５に示すリニア電源回路では、上述した通り負荷が小さければゼロクロス周波数が低くなる。したがって、図５に示すリニア電源回路は、無負荷時消費電流（暗電流）を一般的なリニア電源回路に比べ抑制することができる。
なお、容量１０３の接続位置は、ＮＭＯＳＦＥＴ１０１及び１０２のゲートに限定されず、例えば図７Ａ～図７Ｃのように電流増幅器２４内の電流シンク型カレントミラー回路に接続されてもよい。容量１０３をＮＭＯＳＦＥＴ１０１のゲートに接続した場合、高速応答性能が最も良くなる。一方、ＰＭＯＳＦＥＴ２３（図５参照）に近い位置に容量１０３を接続するほど、容量１０３の静電容量を小さくすることができる。
＜３．第２実施形態＞
図８Ａは、第２実施形態に係るリニア電源回路の構成を示す図である。図８Ａにおいて図５と同一の部分には同一の符号を付し詳細な説明を省略する。
本実施形態では、ドライバ２は、差動増幅器２１’と、容量２２’と、ＮＭＯＳＦＥＴ２３’と、電流増幅器２４と、ＰＭＯＳＦＥＴ２５と、を備える。
差動増幅器２１’は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差に応じた電圧を出力する。差動増幅器２１’の電源電圧は第１定電圧ＶＲＥＧ１である。すなわち、差動増幅器２１’は、第１定電圧ＶＲＥＧ１とグランド電位との間の電圧で駆動する。
差動増幅器２１’及びＮＭＯＳＦＥＴ２３’の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１’のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１’ 及びＮＭＯＳＦＥＴ２３’の小型化を図ることができる。
容量２２’の一端に差動増幅器２１’の出力が印加され、容量２２’の他端に出力電圧ＶＯＵＴが印加される。なお、出力電圧ＶＯＵＴの代わりに、出力電圧ＶＯＵＴに依存する電圧を容量２２の他端に印加してもよい。
ＮＭＯＳＦＥＴ２３’のソースにグランド電位が印加され、ＮＭＯＳＦＥＴ２３’のゲートに差動増幅器２１’の出力に基づく電圧（差動増幅器２１’と容量２２’との接続ノード電圧）が印加される。ＮＭＯＳＦＥＴ２３’は、差動増幅器２１’の出力に基づく電圧を電流に変換してドレインから出力する。差動増幅器２１’と容量２２’との接続ノードが高周波帯域で出力電圧ＶＯＵＴ接地になるため、ドライバ２の高速応答を実現することができる。
電流増幅器２４は、ＮＭＯＳＦＥＴ２３’のドレインから出力される電流Ｉａを電流増幅する。電流増幅器２４の電源電圧は第２定電圧ＶＲＥＧ２である。すなわち、電流増幅器２４は、第２定電圧ＶＲＥＧ２とグランド電位との間の電圧で駆動する。第１定電圧ＶＲＥＧ１と第２定電圧ＶＲＥＧ２とは同一の値であってもよく、互いに異なる値であってもよい。本構成例では、電流増幅器２４からＮＭＯＳＦＥＴ２３’に向かって電流Ｉａが流れるので、電流増幅器２４を例えば図８Ｂに示す回路構成にすればよい。
図８Ａに示す本実施形態に係るリニア電源回路は、図５に示す第１実施形態に係るリニア電源回路と同様の効果を奏する。また、図８Ａに示す本実施形態に係るリニア電源回路は、出力電圧ＶＯＵＴの設定値が低い場合でも差動増幅器２１’の動作を確保することができる。なお、低電圧を入力電圧ＶＩＮとして用いる場合は、第１定電圧ＶＲＥＧ１の代わりに入力電圧ＶＩＮを差動増幅器２１’の電源電圧として用い、第２定電圧ＶＲＥＧ２の代わりに入力電圧ＶＩＮを電流増幅器２４の電源電圧として用いてもよい。
＜４．第３実施形態＞
図５及び図８に示すリニア電源回路は、図９Ａに示すように、入力電圧ＶＩＮが出力電圧ＶＯＵＴに近い値まで下がってきたとき、出力電圧ＶＯＵＴがＮＭＯＳＦＥＴ１０１の閾値電圧Ｖｔｈ分入力電圧ＶＩＮより低下してしまう。しかしながら、ＬＤＯ（Low Drop Out）として理想的な入出力電圧特性は、図９Ｂに示すように、入力電圧ＶＩＮが出力電圧ＶＯＵＴに近い値まで下がってきたとき、出力電圧ＶＯＵＴが入力電圧ＶＩＮからほとんど低下しない特性である。
第３実施形態に係るリニア電源回路は、入出力電圧特性を図９Ｂに示す理想的な入出力電圧特性に近づけることができる電源回路である。図１０は、第３実施形態に係るリニア電源回路の構成を示す図である。図１０において図５と同一の部分には同一の符号を付し詳細な説明を省略する。
図１０に示すリニア電源回路は、チャージポンプ回路１０４と、クロック信号生成回路１０５とを備える点で、図５に示すリニア電源回路と異なっている。図１０に示すリニア電源回路では、入力端Ｔ１、出力端Ｔ２、ＮＭＯＳＦＥＴ１０１、及びチャージポンプ回路１０４によってソースフォロワ回路が構成される。
チャージポンプ回路１０４は、ＮＭＯＳＦＥＴ１０２とＮＭＯＳＦＥＴ１０１との間に設けられる。チャージポンプ回路１０４は、スイッチＳ１～Ｓ４と、容量Ｃｃとを備える。スイッチＳ１及びＳ２はクロック信号ＣＫによってオンオフ制御される。スイッチＳ３及びＳ４は反転クロック信号バーＣＫによってオンオフ制御される。チャージポンプ回路１０４がクロック信号ＣＫ及び反転クロック信号バーＣＫに基づいて動作することで、ＮＭＯＳＦＥＴ１０１のソース電圧にＮＭＯＳＦＥＴ１０２のゲート－ソース間電圧を加えた電圧がＮＭＯＳＦＥＴ１０１のゲートに印加される。
上記の通り、図１０に示すリニア電源回路は、チャージポンプ回路１０４によってＮＭＯＳＦＥＴ１０１を駆動する。したがって、図１０に示すリニア電源回路では、ＮＭＯＳＦＥＴ１０１のゲート電圧を入力電圧ＶＩＮより大きくできるので、入力電圧ＶＩＮが下がったときの出力電圧ＶＯＵＴのドロップ量（入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差）を小さくすることができる。
上記の通り、チャージポンプ回路１０４はＮＭＯＳＦＥＴ１０１を駆動する。したがって、入力端Ｔ１、出力端Ｔ２、ＮＭＯＳＦＥＴ１０１、及びチャージポンプ回路１０４によって構成されるソースフォロワ回路は、ＮＭＯＳＦＥＴ１０１のゲート電圧を入力電圧ＶＩＮより大きくできる。そのため、上記ソースフォロワ回路は、上記入力電圧ＶＩＮが下がったときのトランジスタＱ３のソース電圧のドロップ量（入力電圧ＶＩＮとトランジスタＱ３のソース電圧との差）を小さくすることができる。図１０に示すリニア電源回路は、上記ソースフォロワ回路を備えるので、入力電圧ＶＩＮが下がったときの出力電圧ＶＯＵＴのドロップ量（入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差）を小さくすることができる。
チャージポンプ回路１０４はＲＣ回路に線形近似できるので、チャージポンプ回路１０４によって生じるポールの周波数はクロック信号ＣＫの周波数に応じて変化する。したがって、クロック信号ＣＫの周波数を適切に設定することで、図１０に示すリニア電源回路は、図５に示すリニア電源回路と同等の高速応答性能を得ることができる。
図５に示すリニア電源回路から図１０に示すリニア電源回路への変更は、図９Ａに示すリニア電源回路に対しても適用することができる。
次に、クロック信号生成回路１０５について説明する。図１１は、クロック信号生成回路１０５の一構成例を示す図である。図１１に示す構成例のクロック信号生成回路１０５は、容量１０５Ａと、基準電圧源１０５Ｂと、コンパレータ１０５Ｃと、放電用トランジスタ１０５Ｄとを備える。
容量１０５Ａは、電流増幅器２４から出力される電流Ｉｂに依存する充電電流によって充電される。電流Ｉｂは出力電流ＩＯＵＴに依存するので、容量１０５Ａの充電速度は出力電流ＩＯＵＴに依存する。コンパレータ１０５Ｃは、容量１０５Ａの充電電圧と基準電圧源１０５Ｂから出力される基準電圧との比較結果をクロック信号ＣＫとして出力する。クロック信号ＣＫがハイレベルになると、放電用トランジスタ１０５Ｄがオンになって容量１０５Ａが放電される。図１１に示す構成例のクロック信号生成回路１０５では、クロック信号ＣＫの反転信号である反転クロック信号バーＣＫも生成される。
図１１に示す構成例のクロック信号生成回路１０５では、出力電流ＩＯＵＴが大きいほどクロック信号ＣＫのクロック周波数が高くなる。したがって、無負荷時（負荷７のインピーダンスが無限大とみなせる場合）にはチャージポンプ回路１０４の消費電力を抑えることができるとともに、負荷応答時にはチャージポンプ回路１０４を高速動作させることができる。
なお、図１１に示す構成例のクロック信号生成回路１０５の代わりに、例えば下記の（１）～（４）のようなクロック信号生成回路を用いてもよい。
（１）出力電圧ＶＯＵＴと基準電圧とを比較し出力電圧ＶＯＵＴが基準電圧より小さいときにクロック信号ＣＫ及び反転クロック信号バーＣＫを生成するクロック信号生成回路
（２）入力電圧ＶＩＮから出力電圧ＶＯＵＴを引いた値と基準電圧とを比較し入力電圧ＶＩＮから出力電圧ＶＯＵＴを引いた値が基準電圧より小さいときにクロック信号ＣＫ及び反転クロック信号バーＣＫを生成するクロック信号生成回路
（３）入力電圧ＶＩＮに対する出力電圧ＶＯＵＴの比と基準電圧とを比較し入力電圧ＶＩＮに対する出力電圧ＶＯＵＴの比が基準電圧より大きいときにクロック信号ＣＫ及び反転クロック信号バーＣＫを生成するクロック信号生成回路
（４）クロック信号の生成を指示する信号（例えば車載マイコンから車両の始動時に主力される信号等）を受け取ったときにクロック信号ＣＫ及び反転クロック信号バーＣＫを生成するクロック信号生成回路
クロック信号生成回路がクロック信号ＣＫ及び反転クロック信号バーＣＫを生成しないときには、例えば、ハイレベルの信号によってスイッチＳ１及びＳ３をオンにすればよい。この場合、例えば、クロック信号生成回路がクロック信号ＣＫ及び反転クロック信号バーＣＫを生成しないときにハイレベルの信号を出力する電圧源と、当該ハイレベルの信号とクロック信号ＣＫとの論理和をスイッチＳ１に供給するＯＲゲートと、当該ハイレベルの信号と反転クロック信号バーＣＫとの論理和をスイッチＳ３に供給するＯＲゲートと、追加スイッチと、を設けるとよい。上記追加スイッチは、ＮＭＯＳＦＥＴ１０２のソースとスイッチＳ２の一端との接続ノードと、グランド電位との間に設けられる。上記追加スイッチは、後述する第１モードのときにオンになり、後述する第２モードのときにオフになる。これにより、チャープポンプ回路が動作する第１モードと、チャープポンプ回路の動作が停止しておりＮＭＯＳＦＥＴ１０１のゲートとＮＭＯＳＦＥＴ１０２とが同電位である第２モードとの切り替えが可能になる。第２モードでは、スイッチングリップルのない出力電圧ＶＯＵＴを得ることができる。
＜５．第４実施形態＞
第３実施形態で用いた図１１に示す構成例のクロック信号生成回路１０５は、出力電流ＩＯＵＴが出力端Ｔ２から負荷７に向かって流れるソース電流であることを前提としている。従って、出力端Ｔ２に外部からリーク電流や出力電流ＩＯＵＴが流入すると、図１１に示す構成例のクロック信号生成回路１０５は動作せず、出力電圧ＶＯＵＴが上昇してしまう。
第４実施形態に係るリニア電源回路は、出力電流ＩＯＵＴがソース電流であってもシンク電流であってもクロック信号生成回路１０５及びチャープポンプ回路１０４を動作させることができ、出力電圧ＶＯＵＴが上昇することを防止できる電源回路である。図１２は、第４実施形態に係るリニア電源回路で用いられるクロック信号生成回路１０５の一構成例である。なお、第４実施形態に係るリニア電源回路の全体的な構成は、第３実施形態に係るリニア電源回路の全体的な構成と同様であり、図１０に示す構成となる。
図１２に示す構成例のクロック信号生成回路１０５は、図１１に示す構成例のクロック信号生成回路１０５にカレントミラー回路１０５Ｅを追加した構成である。カレントミラー回路１０５Ｅは、電流Ｉａ’から電流Ｉ２を生成する。電流Ｉａ’は、電流Ｉａ（図１０参照）のミラー電流である。つまり、第４実施形態に係るリニア電源回路は、電流Ｉａから電流Ｉａ’を生成するカレントミラー回路（不図示）を備える。
図１２中の電流Ｉ１は、ソース電流である出力電流ＩＯＵＴに依存した電流である。図１２中の電流Ｉ２は、シンク電流である出力電流ＩＯＵＴに依存した電流である。容量１０５Ａは、電流Ｉ１と電流Ｉ２とのスカラー和に依存した充電電流つまりソース電流である出力電流ＩＯＵＴとシンク電流である出力電流ＩＯＵＴとのスカラー和に依存した充電電流で充電される。したがって、図１２に示す構成例のクロック信号生成回路１０５は、出力電流ＩＯＵＴがソース電流であってもシンク電流であっても動作する。
なお、ソース電流である出力電流ＩＯＵＴとシンク電流である出力電流ＩＯＵＴとは同時に存在しないため、ソース電流である出力電流ＩＯＵＴとシンク電流である出力電流ＩＯＵＴとのスカラー和の各瞬時値は、ソース電流である出力電流ＩＯＵＴかシンク電流である出力電流ＩＯＵＴかのいずれかになる。
＜６．第５実施形態＞
第５実施形態に係るリニア電源回路は、第３及び第４実施形態に係るリニア電源回路と同様に、入出力電圧特性を図９Ｂに示す理想的な入出力電圧特性に近づけることができる電源回路である。図１３は、第５実施形態に係るリニア電源回路の構成を示す図である。図１３において図１と同一の部分には同一の符号を付し詳細な説明を省略する。
図１３に示すリニア電源回路は、ＮＭＯＳＦＥＴ１０１及び１０２並びに容量１０３の代わりに容量１０６を備える点で、図５に示すリニア電源回路と異なっている。
容量１０６は、ＰＭＯＳＦＥＴである出力トランジスタ１のゲートとドレインとの間に設けられている。つまり、容量１０６の一端は出力トランジスタ１のゲートに接続され、容量１０６の他端は出力トランジスタ１のドレインに接続される。
図１３に示すリニア電源回路は、ＮＭＯＳＦＥＴ１０１及び１０２を備えないので、図５及び図８Ａに示すリニア電源回路とは異なり、入力電圧ＶＩＮが出力電圧ＶＯＵＴに近い値まで下がってきたときでも、出力電圧ＶＯＵＴがＮＭＯＳＦＥＴ１０１の閾値電圧Ｖｔｈ分入力電圧ＶＩＮより低下してしまうことがない。
また、負荷７の変動が急激であるとき、すなわち図１３に示すリニア電源回路が高周波で動作するとき、容量１０６がショートする。したがって、負荷７に対して出力電圧ＶＯＵＴ（出力トランジスタ１のドレイン電圧）が急激に下がると、出力トランジスタ１のゲート－ソース間電圧が出力トランジスタ１の閾値電圧よりも大きくなって、ドライバ２の出力に依らずに出力トランジスタ１がオンになる。これにより、図１３に示すリニア電源回路は、高速応答が可能である。
また、図１３に示すリニア電源回路は、図５及び図８Ａに示すリニア電源回路と同様の周波数特性を得ることができる。つまり、図１３に示すリニア電源回路では、位相補償が容易である。
また、図１３に示すリニア電源回路は、図１０に示すリニア電源回路とは異なり、チャージポンプ回路を備えない構成であるため、原理的にチャージポンプ回路からのスイッチングノイズを発しない。
＜７．第６実施形態＞
第６実施形態に係るリニア電源回路は、第３～第５実施形態に係るリニア電源回路と同様に、入出力電圧特性を図９Ｂに示す理想的な入出力電圧特性に近づけることができる電源回路である。図１４は、第６実施形態に係るリニア電源回路の構成を示す図である。図１４において図８Ａと同一の部分には同一の符号を付し詳細な説明を省略する。
図１４に示すリニア電源回路は、ＮＭＯＳＦＥＴ１０１及び１０２並びに容量１０３の代わりに容量１０６を備える点で、図８Ａに示すリニア電源回路と異なっている。
容量１０６は、ＰＭＯＳＦＥＴである出力トランジスタ１のゲートとドレインとの間に設けられている。つまり、容量１０６の一端は出力トランジスタ１のゲートに接続され、容量１０６の他端は出力トランジスタ１のドレインに接続される。
図１４に示す本実施形態に係るリニア電源回路は、図１３に示す第５実施形態に係るリニア電源回路と同様の効果を奏する。また、図１４に示す本実施形態に係るリニア電源回路は、出力電圧ＶＯＵＴの設定値が低い場合でも差動増幅器２１’の動作を確保することができる。なお、低電圧を入力電圧ＶＩＮとして用いる場合は、第１定電圧ＶＲＥＧ１の代わりに入力電圧ＶＩＮを差動増幅器２１’の電源電圧として用い、第２定電圧ＶＲＥＧ２の代わりに入力電圧ＶＩＮを電流増幅器２４の電源電圧として用いてもよい。
＜８．第７実施形態＞
図１５Ａは、第７実施形態に係るリニア電源回路の構成を示す図である。図１５Ａにおいて図１３と同一の部分には同一の符号を付し詳細な説明を省略する。
図１５Ａに示すリニア電源回路は、バッファアンプ１０７を備える点で、図１３に示すリニア電源回路と異なっている。
バッファアンプ１０７の入力端子は容量１０６に接続され、バッファアンプ１０７の出力端子は出力トランジスタ１のゲートに接続される。
バッファアンプ１０７は、出力トランジスタ１のドレインからゲートに向かう電流を通過させる。したがって、図１５Ａに示す本実施形態に係るリニア電源回路は、図１３に示す第５実施形態に係るリニア電源回路と同様の効果を奏する。
バッファアンプ１０７は、出力トランジスタ１のゲートからドレインに向かう電流を阻止する。したがって、図１５Ａに示す本実施形態に係るリニア電源回路は、入力電圧ＶＩＮが変動したときに、入力電圧ＶＩＮの変動の影響がＰＭＯＳＦＥＴ２５及び容量１０６を経由して出力電圧ＶＯＵＴに及ぶことを防止することができる。
図１５Ｂは、第７実施形態に係るリニア電源回路の具体例を示す図である。図１５Ｂに示すリニア電源回路では、ＮＭＯＳＦＥＴ１０７Ａ及び定電流源１０７Ｂによってバッファアンプ１０７が構成される。ＮＭＯＳＦＥＴ１０７Ａのゲートには所定のバイアス電圧Ｖｂｉａｓが印加される。つまり、ＮＭＯＳＦＥＴ１０７Ａはゲート接地される。
入力電圧ＶＩＮの変動によりＮＭＯＳＦＥＴ１０７Ａのドレイン電圧が変動してもＮＭＯＳＦＥＴ１０７Ａのドレイン電流は変動しない。一方、出力電圧ＶＯＵＴの変動によりＮＭＯＳＦＥＴ１０７Ａのソース電圧が変動すると、ＮＭＯＳＦＥＴ１０７Ａのゲート－ソース間電圧が変動するためＮＭＯＳＦＥＴ１０７Ａのドレイン電流が変動する。
なお、バッファアンプ１０７は、出力トランジスタ１のゲートとドレインとの間に設けられ、出力トランジスタ１のゲートからドレインに向かう電流を阻止し、出力トランジスタ１のドレインからゲートに向かう電流を通過させるように構成される整流部の一例である。したがって、バッファアンプ１０７の代わりにバッファアンプ１０７以外の整流部を用いることが可能であるが、当該整流部はリニア電源回路の高速応答を阻害しない程度の高速応答性を有する必要がある。
＜９．第８実施形態＞
図１６は、第８実施形態に係るリニア電源回路の構成を示す図である。図１６に示すリニア電源回路は、入力端ＴＭ１と、出力端ＴＭ２と、トランジスタＱ１～Ｑ３と、チャージポンプ回路ＣＰ１と、基準電圧生成部ＲＥＦ１と、差動増幅器ＡＭＰ１と、容量Ｃ１と、抵抗Ｒ１及びＲ２と、コンパレータＣＭＰ１と、クロック信号生成回路ＣＬＫ１と、を備える。チャージポンプ回路ＣＰ１は、スイッチＳＷ１～ＳＷ４と、容量Ｃ２と、を備える。入力端ＴＭ１、出力端ＴＭ２、トランジスタＱ３、及びチャージポンプ回路ＣＰ１によってソースフォロワ回路が構成される。
図１６に示すリニア電源回路には出力コンデンサＣ３及び負荷ＬＤ１が外付けされる。具体的には、出力コンデンサＣ３及び負荷ＬＤ１が外付けで出力端ＴＭ２に並列接続される。図１６に示すリニア電源回路は、入力電圧ＶＩＮを降圧して出力電圧ＶＯＵＴを生成し、出力電圧ＶＯＵＴを負荷ＬＤ１に供給する。
トランジスタＱ３は、入力電圧ＶＩＮが印加される入力端ＴＭ１と出力電圧ＶＯＵＴが印加される出力端ＴＭ２との間に設けられる。トランジスタＱ３は、ＮＭＯＳＦＥＴである。従って、チャージポンプ回路ＣＰ１からトランジスタＱ３のゲートに供給されるゲート信号Ｇ３が低いほど、トランジスタＱ１の導通度が高くなり、出力電圧ＶＯＵＴが上昇する。逆に、ゲート信号Ｇ３が高いほど、トランジスタＱの導通度が低くなり、出力電圧ＶＯＵＴが低下する。
基準電圧生成部ＲＥＦ１は基準電圧ＶＲＥＦを生成する。抵抗Ｒ１及びＲ２は、出力電圧ＶＯＵＴの分圧である帰還電圧ＶＦＢを生成する。
差動増幅器ＡＭＰ１の反転入力端（－）に基準電圧ＶＲＥＦが印加され、差動増幅器ＡＭＰ１の非反転入力端（＋）に帰還電圧ＶＦＢが印加される。差動増幅器ＡＭＰ１は入力電圧ＶＩＮを電源電圧として用いる。差動増幅器ＡＭＰ１は、基準電圧ＶＲＥＦと帰還電圧ＶＦＢとの差分値ΔＶ（＝ＶＦＢ－ＶＲＥＦ）に基づいてトランジスタＱ１を駆動する。すなわち、差動増幅器ＡＭＰ１の出力端は、トランジスタＱ１のゲートに接続される。
トランジスタＱ１は、ＰＭＯＳＦＥＴである。トランジスタＱ１のソースは入力端子ＴＭ１に接続される。トランジスタＱ１のドレインは、ＮＭＯＳＦＥＴであるトランジスタＱ２のドレイン及びゲート並びに容量Ｃ１の一端及びスイッチＳＷ１の一端に接続される。トランジスタＱ２のソースは、グランド電位、容量Ｃ１の他端、及びスイッチＳＷ２の一端に接続される。
スイッチＳＷ１の他端は、容量Ｃ２の一端及びスイッチＳＷ３の一端に接続される。スイッチＳＷ３の他端は、チャージポンプ回路ＣＰ１の出力端となる。スイッチＳＷ２の他端は、容量Ｃ２の他端及びスイッチＳＷ４の一端に接続される。スイッチＳＷ４の他端は、出力端子ＴＭ２に接続される。
チャージポンプ回路ＣＰ１のスイッチＳＷ１及びＳＷ２はクロック信号ＣＫによってオンオフ制御される。スイッチＳＷ３及びＳＷ４は反転クロック信号バーＣＫによってオンオフ制御される。チャージポンプ回路ＣＰ１がクロック信号ＣＫ及び反転クロック信号バーＣＫに基づいて動作することで、ＮＭＯＳＦＥＴであるトランジスタＱ３のソース電圧に容量Ｃ２の充電電圧（容量Ｃ１の充電電圧と同一値の電圧）を加えた電圧がトランジスタＱ３のゲートに印加される。
上記の通り、チャージポンプ回路ＣＰ１はトランジスタＱ３を駆動する。したがって、入力端ＴＭ１、出力端ＴＭ２、トランジスタＱ３、及びチャージポンプ回路ＣＰ１によって構成されるソースフォロワ回路は、ＮＭＯＳＦＥＴであるトランジスタＱ３のゲート電圧を入力電圧ＶＩＮより大きくできる。そのため、上記ソースフォロワ回路は、入力電圧ＶＩＮが下がったときのトランジスタＱ３のソース電圧のドロップ量（入力電圧ＶＩＮとトランジスタＱ３のソース電圧との差）を小さくすることができる。図１６に示すリニア電源回路は、上記ソースフォロワ回路を備えるので、入力電圧ＶＩＮが下がったときの出力電圧ＶＯＵＴのドロップ量（入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差）を小さくすることができる。
次に、コンパレータＣＭＰ１及びクロック信号生成回路ＣＬＫ１について説明する。コンパレータＣＭＰ１の非反転入力端（＋）に基準電圧ＶＲＥＦが印加され、コンパレータＣＭＰ１の反転入力端（－）に帰還電圧ＶＦＢが印加される。コンパレータＣＭＰ１は入力電圧ＶＩＮを電源電圧として用いる。コンパレータＣＭＰ１は、基準電圧ＶＲＥＦと帰還電圧ＶＦＢとを比較し、帰還電圧ＶＦＢが基準電圧ＶＲＥＦより小さい場合にＨｉｇｈレベルの出力信号を出力し、帰還電圧ＶＦＢが基準電圧ＶＲＥＦより大きい場合にＬｏｗレベルの出力信号を出力する。
なお、帰還電圧ＶＦＢが基準電圧ＶＲＥＦより小さい場合は、出力電圧ＶＯＵＴが所定値（＝基準電圧ＶＲＥＦに抵抗Ｒ１及びＲ２の分圧比の逆数を掛けた値）より小さい場合と等価である。また、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとが等しい場合、コンパレータＣＭＰ１の出力信号は、Ｈｉｇｈレベル、Ｌｏｗレベルのいずれであってもよい。
コンパレータＣＭＰ１の出力信号は、イネーブル信号としてクロック信号生成回路ＣＬＫ１に供給される。
コンパレータＣＭＰ１の出力信号がＨｉｇｈレベルである場合、クロック信号生成回路ＣＬＫ１はイネーブル状態となり、クロック信号ＣＫ及び反転クロック信号バーＣＫを出力する。クロック信号ＣＫ及び反転クロック信号バーＣＫはチャージポンプ回路ＣＰ１に供給される。これにより、チャージポンプ回路ＣＰ１が動作する。
一方、コンパレータＣＭＰ１の出力信号がＬｏｗレベルである場合、クロック信号生成回路ＣＬＫ１はディセーブル状態となり、クロック信号ＣＫ及び反転クロック信号バーＣＫの出力を停止する。これにより、チャージポンプ回路ＣＰ１の動作も停止する。すなわち、帰還電圧ＶＦＢが基準電圧ＶＲＥＦより大きい場合にクロック信号生成回路ＣＬＫ１及びチャージポンプ回路ＣＰ１の動作を停止することができる。したがって、無負荷時（負荷ＬＤ１のインピーダンスが無限大とみなせる場合）にはクロック信号生成回路ＣＬＫ１及びチャージポンプ回路ＣＰ１の消費電力を抑えることができる。
＜１０．第９実施形態＞
図１７は、第９実施形態に係るリニア電源回路の構成を示す図である。図１７に示すリニア電源回路は、トランジスタＱ１及びＱ２を備えず、基準電圧ＶＲＥＧが差動増幅器ＡＭＰ１の非反転入力端（＋）に印加され、帰還電圧ＶＦＢが差動増幅器ＡＭＰ１の反転入力端（－）に印加される点で図１６に示すリニア電源回路と異なっており、その他の点で図１６に示すリニア電源回路と同一である。
図１７に示すリニア電源回路は、図１６に示すリニア電源回路と同様の効果を奏する。
＜１１．用途＞
図１８は、半導体集積回路装置の外観図である。図１８に示す半導体集積回路装置は、外部ピンＰ１～Ｐ１４を備え、内部電源８を内蔵している。内部電源８は、先に説明した第１～第４実施形態のいずれかに係るリニア電源回路である。内部電源８は、図１８に示す半導体集積回路装置内の少なくとも一部の回路に内部電源電圧Ｖｒｅｇ（＝リニア電源回路の出力電圧ＶＯＵＴ）を供給する。
内部電源８の入力端Ｔ１は外部ピンＰ１に接続される。なお、本実施例とは異なり、内部電源８の入力端Ｔ１は複数の外部ピンに接続されてもよい。
一方、内部電源８の出力端Ｔ２は外部ピンＰ１～Ｐ１４のいずれにも接続されない。内部電源８としてリニア電源回路が外付けのコンデンサを必要としない電源回路であるため、内部電源８の出力端Ｔ２を外部ピンに接続しなくてすむ。これにより、内部電源８に対して出力系の保護回路を設ける必要もなくなる。したがって、先に説明した第１～第７実施形態のいずれかに係るリニア電源回路を内部電源８として用いることは、半導体集積回路装置の小型化及び低コスト化に大きく寄与する。
図１９は、車両Ｘの外観図である。本構成例の車両Ｘは、不図示のバッテリから出力される電圧の供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置は、図示の便宜上、実際とは異なる場合がある。
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
なお、先に説明したリニア電源回路又は先に説明した半導体集積回路装置は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。
＜１２．その他＞
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
例えば、上記第１～第７実施形態では、リニア電源回路が出力コンデンサを備えない構成であったが、リニア電源回路が１００ｎＦ未満の出力コンデンサ（出力端子Ｔ２に接続される容量）を備える（内蔵する）構成であってもよい。
１ 出力トランジスタ
２ ドライバ
８ 内部電源
２１、２１’ 差動増幅器
２２、２２’ 容量
２３ ＰＭＯＳＦＥＴ（変換器の一例）
２３’ ＮＭＯＳＦＥＴ（変換器の他の例）
２４ 電流増幅器
１０１、１０２ ＮＭＯＳＦＥＴ
１０３、１０６ 容量
１０４、ＣＰ１ チャージポンプ回路
１０５、ＣＬＫ１ クロック信号生成回路
Ｔ１、ＴＭ１ 入力端
Ｔ２、ＴＭ２ 出力端
Ｐ１～Ｐ１４ 外部ピン
Ｑ１ トランジスタ
Ｘ 車両

Claims (18)

  1. 入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、
    前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、
    を備えるリニア電源回路であって、
    前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、
    前記差動増幅器及び前記変換器の電源電圧が前記出力電圧に依存する電圧であり、
    前記リニア電源回路は、
    第１端子が前記入力端に接続され、第２端子が前記出力端に接続される第１トランジスタを有するソースフォロワ回路又はエミッタフォロワ回路と、
    前記出力トランジスタに直列接続され、前記第１トランジスタともにカレントミラー回路を構成する第２トランジスタと、
    前記電流増幅器又は前記第１トランジスタの制御端子に接続される第２容量と、
    を更に備える、リニア電源回路。
  2. 入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、
    前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、
    を備えるリニア電源回路であって、
    前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加され前記出力電圧に基づく電圧が他端に印加される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、
    前記差動増幅器の電源電圧が第１定電圧であり、前記電流増幅器の電源電圧が第２定電圧である、又は、前記差動増幅器の電源電圧及び前記電流増幅器の電源電圧が前記入力電圧である、のいずれかであり、
    前記リニア電源回路は、
    第１端子が前記入力端に接続され、第２端子が前記出力端に接続される第１トランジスタを有するソースフォロワ回路又はエミッタフォロワ回路と、
    前記出力トランジスタに直列接続され、前記第１トランジスタともにカレントミラー回路を構成する第２トランジスタと、
    前記電流増幅器又は前記第１トランジスタの制御端子に接続される第２容量と、
    を更に備える、リニア電源回路。
  3. 前記第２容量は、前記第１トランジスタの制御端子に接続される、請求項１又は請求項２に記載のリニア電源回路。
  4. 前記リニア電源回路は、前記ソースフォロワ回路を備え、
    前記リニア電源回路は、前記第１トランジスタと第２トランジスタとの間に設けられるチャープポンプ回路を更に備え、
    前記チャープポンプ回路は、前記第２容量を備え、前記入力電圧より大きい電圧を前記第２容量に充電し、前記第２容量の充電電圧を前記第１トランジスタの制御端子に印加する、請求項３に記載のリニア電源回路。
  5. 前記チャープポンプ回路は、前記出力端から負荷に向かって流れるソース電流に依存したクロック周波数のクロック信号に基づき動作する、請求項４に記載のリニア電源回路。
  6. 前記チャープポンプ回路は、前記出力端から負荷に向かって流れるソース電流と前記負荷から前記出力端から負荷に向かって流れるシンク電流とのスカラー和に依存したクロック周波数のクロック信号に基づき動作する、請求項４に記載のリニア電源回路。
  7. 前記チャープポンプ回路が動作する第１モードと、
    前記チャープポンプ回路の動作が停止しており前記第１トランジスタの制御端子と前記第２トランジスタの制御端子とが同電位である第２モードとの切り替えが可能である、請求項４～６のいずれか一項に記載のリニア電源回路。
  8. 入力電圧が印加されるように構成される入力端と出力電圧が印加されるように構成される出力端との間に設けられた出力トランジスタと、
    前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するように構成されるドライバと、
    を備えるリニア電源回路であって、
    前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力するように構成される差動増幅器と、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加されるように構成される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力するように構成される変換器と、前記変換器の出力を電流増幅するように構成される電流増幅器と、を備え、
    前記差動増幅器及び前記変換器の電源電圧が前記出力電圧に依存する電圧であり、
    前記出力トランジスタは、ＰＭＯＳＦＥＴであり、
    前記リニア電源回路は、前記出力トランジスタのゲートとドレインとの間に設けられる第２容量をさらに備える、リニア電源回路。
  9. 入力電圧が印加されるように構成される入力端と出力電圧が印加されるように構成される出力端との間に設けられた出力トランジスタと、
    前記出力電圧に基づく電圧と基準電圧との差に基づいて前記出力トランジスタを駆動するように構成されるドライバと、
    を備えるリニア電源回路であって、
    前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力するように構成される差動増幅器と、前記差動増幅器の出力が一端に印加され前記出力電圧に基づく電圧が他端に印加されるように構成される第１容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力するように構成される変換器と、前記変換器の出力を電流増幅するように構成される電流増幅器と、を備え、
    前記差動増幅器の電源電圧が第１定電圧であり、前記電流増幅器の電源電圧が第２定電圧である、又は、前記差動増幅器の電源電圧及び前記電流増幅器の電源電圧が前記入力電圧である、のいずれかであり、
    前記出力トランジスタは、ＰＭＯＳＦＥＴであり、
    前記リニア電源回路は、前記出力トランジスタのゲートとドレインとの間に設けられる第２容量をさらに備える、リニア電源回路。
  10. 前記出力トランジスタのゲートとドレインとの間に設けられる整流部をさらに備え、
    前記整流部は、前記出力トランジスタのゲートからドレインに向かう電流を阻止し、前記出力トランジスタのドレインからゲートに向かう電流を通過させるように構成される、請求項８又は請求項９に記載のリニア電源回路。
  11. 前記整流部はバッファアンプである、請求項１０に記載のリニア電源回路。
  12. 前記出力端子に容量が接続されない、請求項１～１１のいずれか一項に記載のリニア電源回路。
  13. 前記出力端子に１００ｎＦ未満の容量が接続される、請求項１～１１のいずれか一項に記載のリニア電源回路。
  14. 複数の外部ピンと、
    内部電源である請求項１～１３のいずれか一項に記載のリニア電源回路と、
    を備え、
    前記入力端が前記複数の外部ピンの一部に接続され、前記出力端が前記複数の外部ピンのいずれにも接続されない、半導体集積回路装置。
  15. 入力電圧が印加される入力端と、
    出力端と、
    前記入力電圧又は前記入力電圧より小さい電圧を入力するチャージポンプ回路と、
    ドレインが前記入力端に接続され、ソースが前記出力端に接続され、ゲートに前記チャージポンプ回路の出力電圧が印加されるＮＭＯＳトランジスタと、
    を備え、
    前記チャープポンプ回路は、前記出力端から負荷に向かって流れるソース電流に依存したクロック周波数のクロック信号に基づき動作する、ソースフォロワ回路。
  16. 入力電圧が印加される入力端と、
    出力端と、
    前記入力電圧又は前記入力電圧より小さい電圧を入力するチャージポンプ回路と、
    ドレインが前記入力端に接続され、ソースが前記出力端に接続され、ゲートに前記チャージポンプ回路の出力電圧が印加されるＮＭＯＳトランジスタと、
    を備え、
    前記チャープポンプ回路は、前記出力端から負荷に向かって流れるソース電流と前記負荷から前記出力端に向かって流れるシンク電流とのスカラー和に依存したクロック周波数のクロック信号に基づき動作する、ソースフォロワ回路。
  17. 請求項１５又は請求項１６に記載のソースフォロワ回路を備える、電源回路。
  18. 請求項１～１３のいずれか一項に記載のリニア電源回路、請求項１４に記載の半導体集積回路装置、又は請求項１７に記載の電源回路を備える、車両。
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