JP7186014B2

JP7186014B2 - Multilayer ceramic capacitor and manufacturing method thereof

Info

Publication number: JP7186014B2
Application number: JP2018089041A
Authority: JP
Inventors: 知栄川村
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2017-08-10
Filing date: 2018-05-07
Publication date: 2022-12-08
Anticipated expiration: 2038-05-07
Also published as: TWI793148B; TW201921395A; JP2019036708A

Description

本発明は、積層セラミックコンデンサおよびその製造方法に関する。 The present invention relates to a multilayer ceramic capacitor and its manufacturing method.

近年、スマートフォンや携帯電話などの電子機器の小型化に伴い、搭載される電子部品の小型化が急速に進んでいる。例えば、積層セラミックコンデンサにおいては、所定の特性を確保しつつ、チップサイズを小さくするために、誘電体層及び内部電極層の薄層化が求められている。積層セラミックコンデンサにおいて、所望の性能を得るために、二次相を制御する技術が開示されている（例えば、特許文献１，２参照）。 In recent years, along with the miniaturization of electronic devices such as smart phones and mobile phones, the miniaturization of electronic components mounted therein has progressed rapidly. For example, in multilayer ceramic capacitors, there is a demand for thinner dielectric layers and internal electrode layers in order to reduce the chip size while ensuring predetermined characteristics. Techniques for controlling the secondary phase have been disclosed in order to obtain desired performance in multilayer ceramic capacitors (see Patent Documents 1 and 2, for example).

特開２０１４－１２３６９８号公報JP 2014-123698 A 国際公開第ＷＯ２０１３／０１８７８９号International Publication No. WO2013/018789

ところで、内部電極層を薄層化しようとすると、高連続率を維持することが困難となる。そこで、共材を内部電極層に添加することで、内部電極層の収縮を遅延させることが考えられる。しかしながら、焼成の過程で共材が誘電体層に拡散し、比誘電率を低下させるおそれがある。特許文献１，２の技術では、この課題の解決については開示されていない。 By the way, when it is attempted to thin the internal electrode layers, it becomes difficult to maintain a high degree of continuity. Therefore, it is conceivable to delay the shrinkage of the internal electrode layers by adding a common material to the internal electrode layers. However, the common material may diffuse into the dielectric layer during firing and lower the dielectric constant. The techniques of Patent Documents 1 and 2 do not disclose how to solve this problem.

本発明は、上記課題に鑑みなされたものであり、誘電体層の比誘電率の低下を抑制することができる積層セラミックコンデンサおよびその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a multilayer ceramic capacitor capable of suppressing a decrease in the relative dielectric constant of dielectric layers, and a method of manufacturing the same.

本発明に係る積層セラミックコンデンサは、セラミックを主成分とする誘電体層と、金属を主成分とする内部電極層と、が交互に積層された積層構造を備え、前記誘電体層と前記内部電極層との界面に、平均径が１５０ｎｍ以下の二次相が存在し、前記内部電極層の厚み方向において、前記内部電極層の上下５％ずつの領域にはセラミックを主成分とする粒子が存在せず、前記内部電極層の前記領域以外の他の領域に前記粒子が存在し、前記内部電極層において、隣接するいずれの誘電体層とも接触する金属結晶粒子が少なくとも２個存在し、前記２個の金属結晶粒子が前記内部電極層の延伸方向に接触して並んでおり、前記２個の金属結晶粒子によって、隣接する誘電体層間にわたって延びる結晶粒界が形成され、前記セラミックを主成分とする粒子が前記結晶粒界に配置されていることを特徴とする。 A laminated ceramic capacitor according to the present invention has a laminated structure in which dielectric layers containing ceramic as a main component and internal electrode layers containing a metal as a main component are alternately laminated, and the dielectric layers and the internal electrodes A secondary phase having an average diameter of 150 nm or less is present at the interface with the layer, and particles containing ceramic as a main component are present in each 5% region above and below the internal electrode layer in the thickness direction of the internal electrode layer. the particles are present in regions other than the regions of the internal electrode layers, and at least two metal crystal grains are present in the internal electrode layers and are in contact with any adjacent dielectric layers; two metal crystal grains are arranged in contact with each other in the extending direction of the internal electrode layers, the two metal crystal grains form a crystal grain boundary extending between adjacent dielectric layers, and the ceramic is the main component. and the grains are arranged at the crystal grain boundaries .

上記積層セラミックコンデンサにおいて、前記二次相の平均径は、二次相の長径を２００個測定した値の平均値としてもよい。 In the laminated ceramic capacitor, the average diameter of the secondary phase may be an average value of 200 measured major diameters of the secondary phase.

上記積層セラミックコンデンサにおいて、前記誘電体層と前記内部電極層との積層方向における断面において、前記二次相の合計面積は、前記誘電体層の合計面積に対して０．８％以上５．１％以下としてもよい。 In the above laminated ceramic capacitor, the total area of the secondary phase in the cross section in the stacking direction of the dielectric layers and the internal electrode layers is 0.8% or more and 5.1% of the total area of the dielectric layers. % or less.

上記積層セラミックコンデンサにおいて、前記二次相の平均径を前記誘電体層の主成分セラミックの平均粒径の３５％以下としてもよい。 In the laminated ceramic capacitor described above, the average diameter of the secondary phase may be 35% or less of the average diameter of the main component ceramic of the dielectric layers.

上記積層セラミックコンデンサにおいて、前記誘電体層の主成分セラミックの平均粒径は、誘電体層の主成分セラミックの長径を２００個測定した値の平均値としてもよい。 In the laminated ceramic capacitor, the average grain size of the main component ceramic of the dielectric layers may be an average value of 200 major diameters of the main component ceramic of the dielectric layers measured.

上記積層セラミックコンデンサにおいて、前記二次相は、Ｓｉを含んでいてもよい。 In the above laminated ceramic capacitor, the secondary phase may contain Si.

上記積層セラミックコンデンサにおいて、前記誘電体層と前記内部電極層との積層方向における前記内部電極層の断面において、前記粒子が存在する面積比率を１０％以上としてもよい。 In the laminated ceramic capacitor described above, the particles may occupy an area ratio of 10% or more in a cross section of the internal electrode layers in the lamination direction of the dielectric layers and the internal electrode layers.

上記積層セラミックコンデンサにおいて、前記内部電極層の主成分金属をニッケルとしてもよい。 In the laminated ceramic capacitor described above, the main component metal of the internal electrode layers may be nickel.

上記積層セラミックコンデンサにおいて、前記粒子の主成分セラミックをチタン酸バリウムとしてもよい。 In the above laminated ceramic capacitor, the main component ceramic of the particles may be barium titanate.

上記積層セラミックコンデンサにおいて、前記誘電体層の主成分セラミックをチタン酸バリウムとしてもよい。 In the above laminated ceramic capacitor, the dielectric layers may be made of barium titanate as a main component ceramic.

本発明に係る積層セラミックコンデンサの製造方法は、セラミック粉末およびＳｉ原料を含むグリーンシート上に、平均粒径が１００ｎｍ以下で粒径分布の標準偏差が１５以下の金属粉末を主成分とし、平均粒径が１０ｎｍ以下で粒度分布の標準偏差が５以下であり前記金属粉末の粒度分布の標準偏差よりも小さい標準偏差の粒度分布を有するセラミック粉末を共材として含む金属導電ペーストのパターンを配置する第１工程と、前記第１工程によって得られた積層単位を複数積層して得られたセラミック積層体を焼成することで、前記金属粉末の焼結によって内部電極層を形成し、前記グリーンシートのセラミック粉末の焼結によって誘電体層を形成する第２工程と、を含み、前記第２工程において、前記誘電体層と前記内部電極層との界面に平均径が１５０ｎｍ以下の二次相を形成し、前記内部電極層の厚み方向において、前記内部電極層の上下５％ずつの領域にはセラミックを主成分とする粒子を形成せず、前記内部電極層の前記領域以外の他の領域に前記粒子を形成し、前記内部電極層において、隣接するいずれの誘電体層とも接触する金属結晶粒子が少なくとも２個存在し、前記２個の金属結晶粒子が前記内部電極層の延伸方向に接触して並んでおり、前記２個の金属結晶粒子によって、隣接する誘電体層間にわたって延びる結晶粒界が形成され、前記セラミックを主成分とする粒子が前記結晶粒界に配置されていることを特徴とする。
A method for manufacturing a multilayer ceramic capacitor according to the present invention comprises: a green sheet containing a ceramic powder and a Si raw material; A metal conductive paste pattern containing ceramic powder having a diameter of 10 nm or less, a particle size distribution standard deviation of 5 or less, and a particle size distribution with a standard deviation smaller than the standard deviation of the particle size distribution of the metal powder as a common material is arranged. 1 step, and firing a ceramic laminate obtained by laminating a plurality of lamination units obtained in the first step to form internal electrode layers by sintering the metal powder, and the ceramic of the green sheet a second step of forming a dielectric layer by sintering powder, wherein in the second step, a secondary phase having an average diameter of 150 nm or less is formed at an interface between the dielectric layer and the internal electrode layer. In the thickness direction of the internal electrode layer, the particles containing ceramic as a main component are not formed in the upper and lower 5% regions of the internal electrode layer, and the particles are formed in the other regions of the internal electrode layer other than the above region. wherein at least two metal crystal grains in contact with any adjacent dielectric layer are present in the internal electrode layers, and the two metal crystal grains are arranged in contact with each other in the extending direction of the internal electrode layers. wherein the two metal crystal grains form a grain boundary extending between adjacent dielectric layers, and the ceramic-based grain is arranged at the grain boundary.

上記積層セラミックコンデンサの製造方法において、前記第１工程において、前記セラミック粉末の主成分セラミックを１００ｍｏｌとした場合に、前記Ｓｉ原料をＳｉＯ_２換算で０．３ｍｏｌ以上２．１ｍｏｌ以下添加してもよい。 In the method for manufacturing a laminated ceramic capacitor, in the first step, the Si raw material may be added in an amount of 0.3 mol or more and 2.1 mol or less in terms of SiO ₂ when the main component ceramic of the ceramic powder is 100 mol. .

上記積層セラミックコンデンサの製造方法において、前記Ｓｉ原料の比表面積を２００ｍ^２／ｇ以上としてもよい。 In the above method for manufacturing a laminated ceramic capacitor, the Si raw material may have a specific surface area of 200 m ² /g or more.

上記積層セラミックコンデンサの製造方法において、前記第２工程において、室温から最高温度までの平均昇温速度を３０℃／分以上８０℃／分以下としてもよい。 In the method for manufacturing a laminated ceramic capacitor described above, in the second step, the average temperature increase rate from room temperature to the maximum temperature may be 30° C./min or more and 80° C./min or less.

上記積層セラミックコンデンサの製造方法において、前記第２工程において、前記誘電体層と前記内部電極層との積層方向における前記内部電極層の断面において、前記粒子が存在する面積比率が１０％以上となるように、前記セラミック積層体を焼成してもよい。 In the above-described method for manufacturing a laminated ceramic capacitor, in the second step, an area ratio in which the particles are present is 10% or more in a cross section of the internal electrode layer in the lamination direction of the dielectric layer and the internal electrode layer. , the ceramic laminate may be fired.

本発明によれば、誘電体層の比誘電率の低下を抑制することができる積層セラミックコンデンサおよびその製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the laminated ceramic capacitor which can suppress the fall of the dielectric constant of a dielectric layer, and its manufacturing method can be provided.

積層セラミックコンデンサの部分断面斜視図である。1 is a partial cross-sectional perspective view of a laminated ceramic capacitor; FIG. 連続率を表す図である。It is a figure showing a continuity rate. 二次相を例示する図である。FIG. 4 illustrates a secondary phase; （ａ）は結晶粒径が大きい場合の内部電極層を例示する図であり、（ｂ）は結晶粒径が小さい場合の内部電極層を例示する図である。(a) is a diagram illustrating an internal electrode layer with a large crystal grain size, and (b) is a diagram illustrating an internal electrode layer with a small crystal grain size. 積層セラミックコンデンサの製造方法のフローを例示する図である。It is a figure which illustrates the flow of the manufacturing method of a laminated ceramic capacitor. （ａ）は実施例１～７および比較例１～４における内部電極形成用導電ペーストの主成分金属の粒度分布を示す図であり、（ｂ）は実施例１～７および比較例１～４における内部電極形成用導電ペーストの共材の粒度分布を示す図である。(a) is a diagram showing particle size distributions of main component metals of conductive pastes for forming internal electrodes in Examples 1 to 7 and Comparative Examples 1 to 4; (b) is a diagram showing Examples 1 to 7 and Comparative Examples 1 to 4; 3 is a diagram showing the particle size distribution of the common material of the conductive paste for forming internal electrodes in FIG. 誘電体層と内部電極層との積層方向における断面のＳＥＭ写真を描いた図である。FIG. 4 is a SEM photograph of a cross section in the stacking direction of dielectric layers and internal electrode layers. 実施例および比較例の結果を示す図である。It is a figure which shows the result of an Example and a comparative example.

以下、図面を参照しつつ、実施形態について説明する。 Hereinafter, embodiments will be described with reference to the drawings.

（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図１で例示するように、積層セラミックコンデンサ１００は、直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。 (embodiment)
FIG. 1 is a partial cross-sectional perspective view of a laminated ceramic capacitor 100 according to an embodiment. As illustrated in FIG. 1, a multilayer ceramic capacitor 100 includes a rectangular parallelepiped multilayer chip 10 and external electrodes 20a and 20b provided on two opposing end surfaces of the multilayer chip 10. As shown in FIG. Of the four surfaces of the laminated chip 10 other than the two end surfaces, two surfaces other than the top surface and the bottom surface in the stacking direction are referred to as side surfaces. The external electrodes 20a and 20b extend on the upper surface, lower surface and two side surfaces of the laminated chip 10 in the lamination direction. However, the external electrodes 20a and 20b are separated from each other.

積層チップ１０は、誘電体として機能するセラミック材料を主成分とする誘電体層１１と、卑金属材料等の金属材料を主成分とする内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。 The laminated chip 10 has a structure in which dielectric layers 11 mainly composed of a ceramic material functioning as a dielectric and internal electrode layers 12 mainly composed of a metal material such as a base metal material are alternately laminated. The edge of each internal electrode layer 12 is alternately exposed to the end face provided with the external electrode 20a of the laminated chip 10 and the end face provided with the external electrode 20b. Thereby, each internal electrode layer 12 is alternately connected to the external electrode 20a and the external electrode 20b. As a result, the multilayer ceramic capacitor 100 has a configuration in which a plurality of dielectric layers 11 are laminated with internal electrode layers 12 interposed therebetween. In the laminated body of the dielectric layers 11 and the internal electrode layers 12 , the internal electrode layer 12 is arranged as the outermost layer in the lamination direction, and the upper and lower surfaces of the laminated body are covered with the cover layer 13 . The cover layer 13 is mainly composed of a ceramic material. For example, the material of the cover layer 13 is the same as the main component of the dielectric layer 11 and the ceramic material.

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。 The size of the multilayer ceramic capacitor 100 is, for example, length 0.2 mm, width 0.125 mm, and height 0.125 mm, or length 0.4 mm, width 0.2 mm, height 0.2 mm, or length 0.6 mm, 0.3 mm wide and 0.3 mm high; or 1.0 mm long, 0.5 mm wide and 0.5 mm high; or 3.2 mm long, 1.6 mm wide and 0.5 mm high. 1.6 mm in height, or 4.5 mm in length, 3.2 mm in width and 2.5 mm in height, but are not limited to these sizes.

内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を主成分として用いてもよい。内部電極層１２の厚さは、例えば、０．５μｍ以下であり、０．３μｍ以下とすることが好ましい。誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。 The internal electrode layers 12 are mainly composed of base metals such as Ni (nickel), Cu (copper), and Sn (tin). As the internal electrode layer 12, noble metals such as Pt (platinum), Pd (palladium), Ag (silver), and Au (gold) or alloys containing these may be used as the main component. The thickness of the internal electrode layer 12 is, for example, 0.5 μm or less, preferably 0.3 μm or less. The dielectric layer 11 is mainly composed of, for example, a ceramic material having a perovskite structure represented by the general formula _ABO3 . Note that the perovskite structure contains ABO _3-α deviating from the stoichiometric composition. For example, the ceramic materials include BaTiO ₃ (barium titanate), CaZrO ₃ (calcium zirconate), CaTiO ₃ (calcium titanate), SrTiO ₃ (strontium titanate), and Ba _1-xy forming a perovskite structure. Ca _x Sr _y Ti _1-z Zr _z O ₃ (0≦x≦1, 0≦y≦1, 0≦z≦1) and the like can be used.

積層セラミックコンデンサ１００の小型大容量化のために、誘電体層１１および内部電極層１２の薄層化が求められている。しかしながら、内部電極層１２を薄層化しようとすると、高連続率を維持することが困難となる。これは、以下の理由による。内部電極層１２を金属粉末の焼成によって得る場合、焼結が進むと表面エネルギーを最小にしようとするために球状化する。誘電体層１１の主成分セラミックよりも内部電極層１２の金属成分の焼結が進みやすいため、誘電体層１１の主成分セラミックが焼結するまで温度を上げると、内部電極層１２の金属成分は過焼結となり、球状化しようとする。この場合、切れるキッカケ（欠陥）があれば、当該欠陥を基点に内部電極層１２が切れ、連続率が低下する。誘電体層１１および内部電極層１２の薄層化が進むと、連続率はさらに低下するおそれがある。 In order to reduce the size and increase the capacity of the multilayer ceramic capacitor 100, thinning of the dielectric layers 11 and the internal electrode layers 12 is required. However, when it is attempted to thin the internal electrode layers 12, it becomes difficult to maintain a high degree of continuity. This is for the following reasons. When the internal electrode layer 12 is obtained by sintering metal powder, it becomes spherical as sintering progresses in an attempt to minimize the surface energy. Since the sintering of the metal components of the internal electrode layers 12 proceeds more easily than the main component ceramic of the dielectric layers 11, if the temperature is raised until the main component ceramic of the dielectric layers 11 is sintered, the metal components of the internal electrode layers 12 will be sintered. becomes oversintered and tends to be spheroidized. In this case, if there is a breakage (defect), the internal electrode layer 12 is cut from the defect, and the continuity rate is lowered. As the dielectric layers 11 and the internal electrode layers 12 become thinner, the continuity rate may further decrease.

図２は、連続率を表す図である。図２で例示するように、ある内部電極層１２における長さＬ０の観察領域において、その金属部分の長さＬ１，Ｌ２，・・・，Ｌｎを測定して合計し、金属部分の割合であるΣＬｎ／Ｌ０をその層の連続率と定義することができる。 FIG. 2 is a diagram showing the continuity rate. As exemplified in FIG. 2, in an observation region of length L0 in a certain internal electrode layer 12, the lengths L1, L2, . ΣLn/L0 can be defined as the continuity of the layer.

そこで、セラミックを主成分とする共材を内部電極層１２に添加することで、内部電極層１２の収縮を遅延させることが考えられる。内部電極層１２の薄層化の観点から、内部電極層１２を構成する主成分金属および共材として粒度分布のシャープな小径材料を含む高分散な金属導電ペーストを焼成することが考えられる。しかしながら、微細な共材の比誘電率は低いため、当該微細な共材が誘電体層１１に拡散すると、積層セラミックコンデンサ１００の静電容量が低下するおそれがある。そこで、比誘電率の低い微細な共材を内部電極層１２から誘電体層１１に拡散させないことが望まれる。 Therefore, it is conceivable to delay the shrinkage of the internal electrode layers 12 by adding a common material containing ceramic as a main component to the internal electrode layers 12 . From the viewpoint of thinning the internal electrode layers 12, it is conceivable to bake a highly dispersed metal conductive paste containing a small-diameter material with a sharp particle size distribution as a main component metal constituting the internal electrode layers 12 and a common material. However, since the fine common material has a low relative dielectric constant, if the fine common material diffuses into the dielectric layer 11, the capacitance of the multilayer ceramic capacitor 100 may decrease. Therefore, it is desirable not to diffuse the fine common material having a low dielectric constant from the internal electrode layer 12 to the dielectric layer 11 .

本実施形態においては、図３で例示するように、生成される二次相のうち少なくともいずれかを、誘電体層１１と内部電極層１２との界面に配置する。二次相とは、誘電体層１１の主成分セラミックの結晶と異なり、内部電極層１２の主成分金属の結晶とも異なる組成を有する相のことである。例えば、二次相は、Ｓｉ（シリコン）の酸化物を含む相である。以下、誘電体層１１と内部電極層１２との界面に配置された二次相を二次相１４と称する。 In this embodiment, at least one of the generated secondary phases is arranged at the interface between the dielectric layer 11 and the internal electrode layer 12, as illustrated in FIG. The secondary phase is a phase having a composition different from the crystals of the main component ceramic of the dielectric layers 11 and from the crystals of the main component metal of the internal electrode layers 12 . For example, the secondary phase is a phase containing an oxide of Si (silicon). The secondary phase arranged at the interface between the dielectric layer 11 and the internal electrode layer 12 is hereinafter referred to as the secondary phase 14 .

誘電体層１１と内部電極層１２との界面に二次相１４が位置することで、共材が誘電体層１１に拡散することが抑制される。二次相１４の径が小さいと、誘電体層１１と内部電極層１２との界面に二次相１４を分散して配置することができ、共材の拡散がより抑制される。そこで、本実施形態においては、二次相１４の平均粒を１５０ｎｍ以下とする。これにより、共材として用いた比誘電率の低い誘電体が誘電体層１１に拡散することが抑制され、内部電極層１２に残存するため、誘電体層１１の比誘電率を下げることなく、連続率の高い内部電極層１２が得られ、良好なバイアス特性が得られる。薄層化、多積層化しても焼成後のクラックが起こりにくく、信頼性の向上に寄与できる。 The presence of the secondary phase 14 at the interface between the dielectric layers 11 and the internal electrode layers 12 suppresses diffusion of the common material into the dielectric layers 11 . When the diameter of the secondary phase 14 is small, the secondary phase 14 can be dispersed and arranged at the interface between the dielectric layer 11 and the internal electrode layer 12, and diffusion of the common material is further suppressed. Therefore, in the present embodiment, the average grain size of the secondary phase 14 is set to 150 nm or less. As a result, the dielectric with a low dielectric constant used as a common material is prevented from diffusing into the dielectric layers 11 and remains in the internal electrode layers 12. An internal electrode layer 12 having a high degree of continuity can be obtained, and good bias characteristics can be obtained. Even if the layers are thinned or multi-layered, cracks are less likely to occur after firing, which contributes to the improvement of reliability.

なお、誘電体層１１と内部電極層１２との界面において、二次相１４が少ないと、共材の拡散を十分に抑制できないおそれがある。そこで、誘電体層１１と内部電極層１２との積層方向における断面において、二次相１４の合計面積を誘電体層１１の合計面積に対して、０．７％以上とすることが好ましい。これにより、共材の拡散を十分に抑制できるようになる。なお、二次相１４の合計面積は、誘電体層１１の合計面積に対して、０．８％以上であることがより好ましく、０．９％以上であることがさらに好ましい。 If the amount of the secondary phase 14 at the interface between the dielectric layer 11 and the internal electrode layer 12 is small, the diffusion of the common material may not be sufficiently suppressed. Therefore, it is preferable that the total area of the secondary phase 14 is 0.7% or more of the total area of the dielectric layers 11 in the cross section in the stacking direction of the dielectric layers 11 and the internal electrode layers 12 . This makes it possible to sufficiently suppress the diffusion of the common material. The total area of the secondary phase 14 is more preferably 0.8% or more, more preferably 0.9% or more, relative to the total area of the dielectric layer 11 .

一方、誘電体層１１と内部電極層１２との界面における二次相１４が多すぎると、低誘電率な二次相の比率が高くなることにより、誘電体層１１の比誘電率が低下するおそれがある。そこで、誘電体層１１と内部電極層１２との積層方向における断面において二次相１４の合計面積を誘電体層１１の合計面積に対して５．４％以下とすることが好ましい。これにより、低誘電率な二次相の比率が高くなり過ぎず、誘電体層１１の比誘電率低下が抑制される。なお、二次相１４の合計面積は、誘電体層１１の合計面積に対して、５．１％以下であることが好ましく、５．０％以下であることがより好ましい。 On the other hand, if there are too many secondary phases 14 at the interfaces between the dielectric layers 11 and the internal electrode layers 12, the relative dielectric constant of the dielectric layers 11 decreases due to the increase in the ratio of the secondary phases with low dielectric constants. There is a risk. Therefore, it is preferable to set the total area of the secondary phase 14 to 5.4% or less of the total area of the dielectric layers 11 in the cross section in the stacking direction of the dielectric layers 11 and the internal electrode layers 12 . As a result, the ratio of the secondary phase having a low dielectric constant does not become too high, and the decrease in the dielectric constant of the dielectric layer 11 is suppressed. In addition, the total area of the secondary phase 14 is preferably 5.1% or less, more preferably 5.0% or less, with respect to the total area of the dielectric layer 11 .

また、誘電体層１１の主成分セラミックの粒径との関係で二次相１４の径が大きいと、誘電体層１１と内部電極層１２との界面に配置できる二次相１４の数が少なくなるため、クラックが発生するおそれがある。そこで、二次相１４の平均径は、誘電体層１１の主成分セラミックの平均粒径の３５％以下であることが好ましい。これにより、誘電体層１１と内部電極層１２との界面に配置できる二次相１４の数が多くなり、クラックの発生が抑制される。なお、二次相１４の平均径は、誘電体層１１の主成分セラミックの平均粒径の３２％以下であることが好ましく、３０％以下であることがより好ましい。 In addition, if the diameter of the secondary phase 14 is large in relation to the particle diameter of the main component ceramic of the dielectric layer 11, the number of secondary phases 14 that can be arranged at the interface between the dielectric layer 11 and the internal electrode layer 12 is small. As a result, cracks may occur. Therefore, the average diameter of the secondary phase 14 is preferably 35% or less of the average diameter of the main component ceramic of the dielectric layer 11 . This increases the number of secondary phases 14 that can be arranged at the interface between the dielectric layer 11 and the internal electrode layer 12, thereby suppressing the occurrence of cracks. The average diameter of the secondary phase 14 is preferably 32% or less, more preferably 30% or less, of the average particle diameter of the main component ceramic of the dielectric layer 11 .

また、内部電極層１２の結晶粒径は、小さいことが好ましい。図４（ａ）は、結晶粒径が大きい場合の内部電極層１２を例示する図である。図４（ｂ）は、結晶粒径が小さい場合の内部電極層１２を例示する図である。図４（ａ）および図４（ｂ）で例示するように、結晶粒１５が小さくなると、内部電極層１２に共材が残存しやすくなる。例えば、結晶粒１５が小さくなるにつれて結晶粒界１７の数が多くなり、当該結晶粒界１７に共材が残存することで、内部電極層１２全体におけるセラミックを主成分とする粒子１６が多く存在すると考えられる。粒子１６は、焼成後の共材の形態である。具体的には、内部電極層１２の結晶粒径を小さくすることで、誘電体層１１と内部電極層１２との積層方向における内部電極層１２の断面において、粒子１６が存在する面積比率を１０％以上とすることが好ましい。例えば、当該断面は、誘電体層１１と内部電極層１２との積層方向と、外部電極２０ａと外部電極２０ｂとの対向方向とがなす平面での断面である。この構成では、共材の残存量が多くなる。それにより、誘電体層１１への共材の拡散が抑制され、誘電体層１１の比誘電率の低下が抑制される。また、焼結時における内部電極層１２の金属成分の過焼結が抑制され、内部電極層１２の切れが抑制される。その結果、内部電極層１２の連続率低下を抑制することができる。なお、上記面積比率は、１５％以上とすることが好ましい。なお、上記の面積比率は、内部電極層１２の断面のＳＥＭ画像などを用いて、内部電極層１２の全体の面積とセラミックを主成分とする粒子１６の面積とから求めることができる。 Moreover, it is preferable that the crystal grain size of the internal electrode layer 12 is small. FIG. 4A is a diagram illustrating the internal electrode layer 12 when the crystal grain size is large. FIG. 4B is a diagram illustrating the internal electrode layer 12 when the crystal grain size is small. As illustrated in FIGS. 4A and 4B, when the crystal grains 15 become smaller, the common material tends to remain in the internal electrode layers 12 . For example, as the crystal grains 15 become smaller, the number of crystal grain boundaries 17 increases, and the common material remains in the crystal grain boundaries 17, so that many particles 16 mainly composed of ceramic exist in the entire internal electrode layer 12. It is thought that Particles 16 are in the form of co-material after firing. Specifically, by reducing the crystal grain size of the internal electrode layer 12, the area ratio of the particles 16 in the cross section of the internal electrode layer 12 in the stacking direction of the dielectric layer 11 and the internal electrode layer 12 is reduced to 10. % or more. For example, the cross section is taken along a plane defined by the lamination direction of the dielectric layers 11 and the internal electrode layers 12 and the facing direction of the external electrodes 20a and 20b. In this configuration, the residual amount of the common material increases. As a result, the diffusion of the common material into the dielectric layer 11 is suppressed, and the decrease in the dielectric constant of the dielectric layer 11 is suppressed. Moreover, oversintering of the metal components of the internal electrode layers 12 during sintering is suppressed, and breakage of the internal electrode layers 12 is suppressed. As a result, a decrease in the continuity rate of the internal electrode layers 12 can be suppressed. It should be noted that the area ratio is preferably 15% or more. The area ratio can be obtained from the total area of the internal electrode layer 12 and the area of the particles 16 containing ceramic as a main component, using an SEM image of the cross section of the internal electrode layer 12 or the like.

なお、共材が誘電体層１１に拡散せずに内部電極層１２に十分に残存する場合、内部電極層１２内で共材が集まるようになる。より具体的には、内部電極層１２の中央部付近の共材が周囲の共材を集めて粒成長していくと考えられる。その結果、内部電極層１２の厚み方向の中央部分に残存するようになる。この場合、内部電極層１２の厚み方向において、上下５％ずつに粒子１６が存在しなくなる。したがって、内部電極層１２の厚み方向において、上下５％ずつの領域に粒子１６が存在しないことが好ましい。 When the common material does not diffuse into the dielectric layers 11 and remains sufficiently in the internal electrode layers 12 , the common material gathers in the internal electrode layers 12 . More specifically, it is considered that the common material near the central portion of the internal electrode layer 12 gathers the surrounding common material and grains grow. As a result, it remains in the central portion of the internal electrode layer 12 in the thickness direction. In this case, in the thickness direction of the internal electrode layer 12, the particles 16 do not exist in 5% of the upper and lower portions. Therefore, in the thickness direction of the internal electrode layer 12, it is preferable that the particles 16 do not exist in the upper and lower 5% regions.

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図５は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。 Next, a method for manufacturing the laminated ceramic capacitor 100 will be described. FIG. 5 is a diagram illustrating the flow of the manufacturing method of the multilayer ceramic capacitor 100. As shown in FIG.

（原料粉末作製工程）
まず、図５で例示するように、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ_３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ_３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ_３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１を構成するセラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。 (Raw material powder preparation process)
First, as illustrated in FIG. 5, a dielectric material for forming the dielectric layer 11 is prepared. The A-site and B-site elements contained in the dielectric layer 11 are usually contained in the dielectric layer 11 in the form of sintered particles of _ABO3 . For example, BaTiO ₃ is a tetragonal compound with a perovskite structure and exhibits a high dielectric constant. This BaTiO ₃ can generally be obtained by reacting a titanium raw material such as titanium dioxide with a barium raw material such as barium carbonate to synthesize barium titanate. As methods for synthesizing the ceramic constituting the dielectric layer 11, various methods are conventionally known, such as a solid phase method, a sol-gel method, a hydrothermal method, and the like. Any of these can be employed in the present embodiment.

得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユウロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホロミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｚｎ（亜鉛），Ｌｉ（リチウム），Ｂ（ホウ素），Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉ（シリコン）の酸化物もしくはガラスが挙げられる。これらの添加化合物のうち、Ｓｉ，Ｍｎ，Ｖ，Ｎｉ，Ｚｎ，Ｌｉ，Ｂ，Ｙ，Ｄｙ，Ｈｏ，およびＹｂ、並びに、セラミック粉末に含まれるＢａの一部が二次相を形成するための二次相成分となり、焼成後に二次相１４を形成する。 A predetermined additive compound is added to the obtained ceramic powder according to the purpose. Additive compounds include Mn (manganese), V (vanadium), Cr (chromium), rare earth elements (Y (yttrium), Sm (samarium), Eu (europium), Gd (gadolinium), Tb (terbium), Dy ( dysprosium), Ho (holmium), Er (erbium), Tm (thulium) and Yb (ytterbium)) oxides, as well as Co (cobalt), Ni, Zn (zinc), Li (lithium), B (boron) , Na (sodium), K (potassium) and Si (silicon) oxides or glasses. Among these additive compounds, Si, Mn, V, Ni, Zn, Li, B, Y, Dy, Ho, and Yb, and part of Ba contained in the ceramic powder are used to form secondary phases. It becomes a secondary phase component and forms secondary phase 14 after firing.

本実施形態においては、好ましくは、まず誘電体層１１を構成するセラミックの粒子に添加化合物を含む化合物を混合して８２０～１１５０℃で仮焼を行う。続いて、得られたセラミック粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック粉末を調製する。例えば、セラミック粉末の平均粒径は、誘電体層１１の薄層化の観点から、好ましくは５０～３００ｎｍである。例えば、上記のようにして得られたセラミック粉末について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。 In this embodiment, preferably, a compound containing an additive compound is first mixed with ceramic particles forming the dielectric layer 11 and calcined at 820 to 1150.degree. The resulting ceramic particles are then wet mixed with additive compounds, dried and ground to prepare a ceramic powder. For example, the average particle size of the ceramic powder is preferably 50 to 300 nm from the viewpoint of thinning the dielectric layer 11 . For example, the ceramic powder obtained as described above may be pulverized to adjust the particle size, or combined with a classification process to adjust the particle size.

（積層工程）
次に、得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、フタル酸ジオクチル（ＤＯＰ）等の可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシートを塗工して乾燥させる。 (Lamination process)
Next, a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol or toluene, and a plasticizer such as dioctyl phthalate (DOP) are added to the obtained dielectric material and wet-mixed. Using the obtained slurry, for example, a strip-shaped dielectric green sheet having a thickness of 0.8 μm or less is coated on a base material by, for example, a die coater method or a doctor blade method, and dried.

次に、誘電体グリーンシートの表面に、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、極性の異なる一対の外部電極に交互に引き出される内部電極層パターンを配置する。金属導電ペーストの金属材料には、例えば、平均粒径が１００ｎｍ以下のものを用いる。また、粒径の標準偏差は、１５以下とする。これにより、シャープな粒度分布が得られる。平均粒径は、１００ｎｍ以下であることが好ましく、７０ｎｍ以下であることがより好ましい。粒径の標準偏差は、１５以下であることが好ましく、１２以下であることがより好ましい。また、累積粒度分布の傾きは、８以上であることが好ましい。なお、累積粒度分布の傾きは、累積粒度分布を対数プロットしＤ２０とＤ８０間の傾き（＝１／（ｌｏｇＤ８０－ｌｏｇＤ２０）と定義することができる。 Next, by printing a metal conductive paste for forming internal electrodes containing an organic binder on the surface of the dielectric green sheet by screen printing, gravure printing, etc., the internal electrodes are alternately led out to a pair of external electrodes having different polarities. Lay out the layer pattern. For the metal material of the metal conductive paste, for example, one having an average particle size of 100 nm or less is used. Also, the standard deviation of the particle size is 15 or less. This gives a sharp particle size distribution. The average particle size is preferably 100 nm or less, more preferably 70 nm or less. The standard deviation of the particle size is preferably 15 or less, more preferably 12 or less. Also, the slope of the cumulative particle size distribution is preferably 8 or more. The slope of the cumulative particle size distribution can be defined as the slope between D20 and D80 (=1/(logD80-logD20) by logarithmically plotting the cumulative particle size distribution.

また、金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分セラミックは、特に限定するものではないが、誘電体層１１の主成分セラミックと同じであることが好ましい。例えば、チタン酸バリウムを均一に分散させてもよい。共材には、例えば平均粒径が１０ｎｍ以下のものを用いる。また、粒径の標準偏差は、５以下とする。これにより、シャープな粒度分布が得られる。平均粒径は、１５ｎｍ以下であることが好ましく、１０ｎｍ以下であることがより好ましい。粒径の標準偏差は、５以下であることが好ましく、３以下であることがより好ましい。また、累積粒度分布の傾きは、７以上であることが好ましい。なお、累積粒度分布の傾きは、累積粒度分布を対数プロットしＤ２０とＤ８０間の傾き（＝１／（ｌｏｇＤ８０－ｌｏｇＤ２０））と定義することができる。 In addition, ceramic particles are added to the metal conductive paste as a common material. Although the main component ceramic of the ceramic particles is not particularly limited, it is preferably the same as the main component ceramic of the dielectric layer 11 . For example, barium titanate may be uniformly dispersed. For the common material, for example, one having an average particle size of 10 nm or less is used. Also, the standard deviation of the particle size is set to 5 or less. This gives a sharp particle size distribution. The average particle size is preferably 15 nm or less, more preferably 10 nm or less. The standard deviation of the particle size is preferably 5 or less, more preferably 3 or less. Moreover, the slope of the cumulative particle size distribution is preferably 7 or more. The slope of the cumulative particle size distribution can be defined as the slope between D20 and D80 (=1/(logD80-logD20)) by logarithmically plotting the cumulative particle size distribution.

その後、内部電極層パターンが印刷された誘電体グリーンシートを所定の大きさに打ち抜いて、打ち抜かれた誘電体グリーンシートを、基材を剥離した状態で、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、所定層数（例えば１００～５００層）だけ積層する。積層した誘電体グリーンシートの上下にカバー層１３となるカバーシートを圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットし、その後に外部電極２０ａ，２０ｂの下地層となる金属導電ペーストを、カットした積層体の両端面にディップ法等で塗布して乾燥させる。これにより、積層セラミックコンデンサ１００の成型体が得られる。 After that, the dielectric green sheet on which the internal electrode layer pattern is printed is punched into a predetermined size, and the punched dielectric green sheet is separated into the internal electrode layer 12 and the dielectric layer 11 in a state where the substrate is peeled off. are alternately arranged, and the edges of the internal electrode layers 12 are alternately exposed on both end surfaces in the length direction of the dielectric layer 11, and are alternately led out to a pair of external electrodes 20a and 20b having different polarities. A predetermined number of layers (for example, 100 to 500 layers) are laminated. A cover sheet to be the cover layer 13 is crimped to the top and bottom of the laminated dielectric green sheets, cut into a predetermined chip size (for example, 1.0 mm x 0.5 mm), and then a metal to be the underlying layer of the external electrodes 20a and 20b. A conductive paste is applied to both end surfaces of the cut laminate by a dipping method or the like and dried. Thereby, a molded body of the laminated ceramic capacitor 100 is obtained.

（焼成工程）
このようにして得られた成型体を、２５０～５００℃のＮ_２雰囲気中で脱バインダ処理した後に、酸素分圧１０^－５～１０^－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成することで、各化合物が焼結して粒成長する。このようにして、積層セラミックコンデンサ１００が得られる。なお、Ｓｉ原料と焼成条件を調整することで、誘電体層１１と内部電極層１２との界面に二次相１４を形成することができる。例えば、Ｓｉ原料であるＳｉＯ_２に比表面積が２００ｍ^２／ｇ以上の微粒子を用い、１０００℃から最高温度までの昇温速度を緩やかにすることで、二次相１４を誘電体層１１と内部電極層１２との界面に形成することができる。また、焼成条件を調整することで、誘電体層１１と内部電極層１２との界面に形成される二次相１４の平均径を１５０ｎｍ以下に調整することができる。例えば、最高温度を低くすることで、二次相１４の平均径を１５０ｎｍ以下の小さい値とすることができる。 (Baking process)
The molded body thus obtained is subjected to binder removal treatment in an N ₂ atmosphere at 250 to 500° C., and then in a reducing atmosphere with an oxygen partial pressure of 10 ⁻⁵ to 10 ⁻⁸ atm at 1100 to 1300° C. for 10 minutes. By firing for ~2 hours, each compound is sintered and grains grow. Thus, the laminated ceramic capacitor 100 is obtained. The secondary phase 14 can be formed at the interface between the dielectric layer 11 and the internal electrode layer 12 by adjusting the Si raw material and the firing conditions. For example, by using fine particles having a specific surface area of 200 m ² /g or more for SiO ₂ which is a Si raw material, and by slowing the rate of temperature increase from 1000° C. to the maximum temperature, the secondary phase 14 is formed between the dielectric layer 11 and the inner part. It can be formed at the interface with the electrode layer 12 . Further, by adjusting the firing conditions, the average diameter of the secondary phase 14 formed at the interface between the dielectric layers 11 and the internal electrode layers 12 can be adjusted to 150 nm or less. For example, by lowering the maximum temperature, the average diameter of the secondary phase 14 can be made as small as 150 nm or less.

また、焼成条件を調整することで、内部電極層１２に残存する共材の残存量を調整することができる。具体的には、焼成工程において昇温速度を大きくすることで、共材が金属導電ペーストから吐き出される前に主成分金属が焼結するため、共材が内部電極層１２に残存しやすくなる。例えば、内部電極層１２における共材の残存量を多くする観点から、焼成工程において室温から最高温度までの平均昇温速度は、３０℃／分以上とすることが好ましく、４５℃／分以上とすることがより好ましい。なお、平均昇温速度が大きすぎると、成型体に残留する有機成分の排出が十分に行われず、焼成工程中にクラックが発生するなどの不具合が生じるおそれがある。あるいは、成型体の焼結に内外差が発生することで緻密化が不十分となり、静電容量が低下するなどの不具合が生じるおそれがある。そこで、平均昇温速度を、８０℃／分以下とすることが好ましく、６５℃／分以下とすることがより好ましい。 Further, by adjusting the firing conditions, the residual amount of the common material remaining in the internal electrode layers 12 can be adjusted. Specifically, by increasing the rate of temperature rise in the firing step, the main component metal is sintered before the common material is discharged from the metal conductive paste, so the common material tends to remain in the internal electrode layers 12 . For example, from the viewpoint of increasing the residual amount of the common material in the internal electrode layers 12, the average temperature increase rate from room temperature to the maximum temperature in the firing step is preferably 30° C./min or more, and 45° C./min or more. is more preferable. If the average heating rate is too high, the organic components remaining in the compact cannot be sufficiently discharged, and problems such as cracks may occur during the firing process. Alternatively, the sintering of the compact may result in a difference between the inside and the outside, resulting in insufficient densification, which may cause problems such as a decrease in capacitance. Therefore, the average heating rate is preferably 80° C./min or less, more preferably 65° C./min or less.

（再酸化処理工程）
その後、Ｎ_２ガス雰囲気中で６００℃～１０００℃で再酸化処理を行ってもよい。 (Reoxidation treatment step)
After that, reoxidation treatment may be performed at 600° C. to 1000° C. in an N ₂ gas atmosphere.

（めっき処理工程）
その後、めっき処理により、外部電極２０ａ，２０ｂの下地層に、Ｃｕ，Ｎｉ，Ｓｎ等の金属コーティングを行う。 (Plating process)
After that, metal coating such as Cu, Ni, and Sn is applied to the underlying layers of the external electrodes 20a and 20b by plating.

本実施形態に係る積層セラミックコンデンサの製造方法によれば、内部電極層１２を構成する主成分金属および共材として粒度分布のシャープな小径材料を用いることで、高分散な金属導電ペーストが作製される。また、部分的に大きい材料が混入することが抑制される。このような金属導電ペーストを用いることで、焼結過程において誘電体層１１への共材の拡散が抑制され、共材が内部電極層１２内に残存するようになる。また、本実施形態に係る積層セラミックコンデンサの製造方法によれば、誘電体層１１と内部電極層１２との界面に、平均径が１５０ｎｍ以下の二次相１４を形成することができる。二次相１４の平均径を１５０ｎｍ以下の小さい値とすることで、二次相１４を分散して形成することができる。それにより、共材が誘電体層１１に拡散することが抑制される。これにより、共材として用いた比誘電率の低い誘電体を内部電極層１２に残存させられるため、誘電体層１１の比誘電率を下げることなく、連続率の高い内部電極層１２が得られ、良好なバイアス特性が得られる。薄層化、多積層化しても焼成後のクラックが起こりにくく、信頼性の向上に寄与できる。 According to the method for manufacturing a laminated ceramic capacitor according to the present embodiment, a highly dispersed metal conductive paste is produced by using a small-diameter material with a sharp particle size distribution as the main component metal and co-material constituting the internal electrode layers 12. be. In addition, it is possible to suppress the mixing of partially large materials. By using such a metal conductive paste, diffusion of the common material into the dielectric layer 11 is suppressed during the sintering process, and the common material remains in the internal electrode layers 12 . Further, according to the method for manufacturing a laminated ceramic capacitor according to the present embodiment, the secondary phase 14 having an average diameter of 150 nm or less can be formed at the interface between the dielectric layers 11 and the internal electrode layers 12 . By setting the average diameter of the secondary phase 14 to a small value of 150 nm or less, the secondary phase 14 can be dispersedly formed. This suppresses diffusion of the common material into the dielectric layer 11 . As a result, the dielectric with a low dielectric constant used as a common material can remain in the internal electrode layers 12, so that the internal electrode layers 12 with a high degree of continuity can be obtained without lowering the dielectric constant of the dielectric layers 11. , good bias characteristics can be obtained. Even if the layers are thinned or multi-layered, cracks are less likely to occur after firing, which contributes to the improvement of reliability.

なお、誘電体材料に添加するＳｉ原料の粒径を小さくすることで、焼成後に得られる二次相１４の平均径を小さくすることができる。例えば、Ｓｉ原料の比表面積を２００ｍ^２／ｇ以上とすることで、二次相１４の平均径を１５０ｎｍ以下に調整することができる。 By reducing the particle diameter of the Si raw material added to the dielectric material, the average diameter of the secondary phase 14 obtained after firing can be reduced. For example, by setting the specific surface area of the Si raw material to 200 m ² /g or more, the average diameter of the secondary phase 14 can be adjusted to 150 nm or less.

誘電体材料へのＳｉ原料の添加量が少ないと、誘電体層１１と内部電極層１２との界面における二次相１４が少なくなり、共材の拡散を十分に抑制することができないおそれがある。そこで、誘電体材料へのＳｉ原料の添加量に下限を設けることが好ましい。具体的には、誘電体材料の主成分セラミックを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で０．３ｍｏｌ以上とすることが好ましい。この場合、例えば、誘電体層１１と内部電極層１２との積層方向における断面において、二次相１４の合計面積を誘電体層１１の合計面積に対して、０．９％以上とすることができるようになる。なお、誘電体材料の主成分セラミックを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で０．４ｍｏｌ以上とすることがより好ましい。 When the amount of the Si raw material added to the dielectric material is small, the secondary phase 14 at the interface between the dielectric layer 11 and the internal electrode layer 12 becomes small, and the diffusion of the common material may not be sufficiently suppressed. . Therefore, it is preferable to set a lower limit for the amount of Si raw material added to the dielectric material. Specifically, when the main component ceramic of the dielectric material is 100 mol, the addition amount of the Si raw material is preferably 0.3 mol or more in terms of SiO ₂ . In this case, for example, in the cross section in the stacking direction of the dielectric layers 11 and the internal electrode layers 12, the total area of the secondary phases 14 can be 0.9% or more of the total area of the dielectric layers 11. become able to. When the main component ceramic of the dielectric material is 100 mol, the addition amount of the Si raw material is more preferably 0.4 mol or more in terms of SiO ₂ .

一方、誘電体材料へのＳｉ原料の添加量が多いと、誘電体層１１と内部電極層１２との界面における二次相１４が多くなり、低誘電率な二次相の比率が高まることで、誘電体層１１の比誘電率が低下するおそれがある。そこで、誘電体材料へのＳｉ原料の添加量に上限を設けることが好ましい。具体的には、誘電体材料の主成分セラミックを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で２．１ｍｏｌ以下とすることが好ましい。この場合、例えば、誘電体層１１と内部電極層１２との積層方向における断面において二次相１４の合計面積を誘電体層１１の合計面積に対して５．１％以下とすることができるようになる。なお、誘電体材料の主成分セラミックを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で２．０ｍｏｌ以下とすることがより好ましく、１．０ｍｏｌ以下とすることがさらに好ましい。 On the other hand, when the amount of Si raw material added to the dielectric material is large, the secondary phase 14 at the interface between the dielectric layer 11 and the internal electrode layer 12 increases, and the ratio of the low dielectric constant secondary phase increases. , the dielectric constant of the dielectric layer 11 may decrease. Therefore, it is preferable to set an upper limit for the amount of Si raw material added to the dielectric material. Specifically, when the main component ceramic of the dielectric material is 100 mol, the addition amount of the Si raw material is preferably 2.1 mol or less in terms of SiO ₂ . In this case, for example, the total area of the secondary phase 14 in the cross section in the stacking direction of the dielectric layers 11 and the internal electrode layers 12 can be 5.1% or less of the total area of the dielectric layers 11. become. When the main component ceramic of the dielectric material is 100 mol, the addition amount of Si raw material is more preferably 2.0 mol or less, more preferably 1.0 mol or less in terms of SiO ₂ .

また、誘電体層１１の主成分セラミックの粒径との関係で二次相１４の径が大きいと、内部電極層１２と誘電体層１１との界面に配置できる二次相１４の数が少なくなるおそれがあり、クラックが発生するおそれがある。そこで、二次相１４の平均径は、誘電体層１１の主成分セラミックの平均粒径の３５％以下であることが好ましい。これにより、内部電極層１２と誘電体層１１との界面に配置できる二次相１４の数が多くなり、クラックの発生が抑制される。なお、二次相１４の平均径は、誘電体層１１の主成分セラミックの平均粒径の３０％以下であることが好ましい。 In addition, if the diameter of the secondary phase 14 is large in relation to the particle diameter of the main component ceramic of the dielectric layer 11, the number of the secondary phase 14 that can be arranged at the interface between the internal electrode layer 12 and the dielectric layer 11 is small. There is a risk that cracks will occur. Therefore, the average diameter of the secondary phase 14 is preferably 35% or less of the average diameter of the main component ceramic of the dielectric layer 11 . This increases the number of secondary phases 14 that can be arranged at the interfaces between the internal electrode layers 12 and the dielectric layers 11, thereby suppressing the occurrence of cracks. In addition, the average diameter of the secondary phase 14 is preferably 30% or less of the average particle diameter of the main component ceramic of the dielectric layer 11 .

また、焼成後の誘電体層１１と内部電極層１２との積層方向における内部電極層１２の断面において、セラミックを主成分とする粒子１６が存在する面積比率を１０％以上とすることが好ましい。内部電極層１２内に共材が残存すると、焼結時における内部電極層１２の金属成分の過焼結が抑制され、内部電極層１２の切れが抑制される。その結果、内部電極層１２の連続率低下を抑制することができる。なお、上記面積比率は、１５％以上とすることがより好ましい。また、内部電極層１２の厚み方向において、上下５％ずつの領域にセラミックを主成分とする粒子１６が存在しないことが好ましい。 In addition, in the cross section of the internal electrode layer 12 in the stacking direction of the dielectric layer 11 and the internal electrode layer 12 after firing, the area ratio of particles 16 containing ceramic as a main component is preferably 10% or more. When the common material remains in the internal electrode layers 12, oversintering of the metal components of the internal electrode layers 12 during sintering is suppressed, and breakage of the internal electrode layers 12 is suppressed. As a result, a decrease in the continuity rate of the internal electrode layers 12 can be suppressed. It should be noted that the area ratio is more preferably 15% or more. In addition, it is preferable that the particles 16 containing ceramic as a main component do not exist in the upper and lower 5% regions in the thickness direction of the internal electrode layer 12 .

以下、実施形態に係る積層セラミックコンデンサを作製し、特性について調べた。 Hereinafter, multilayer ceramic capacitors according to the embodiments were produced and their characteristics were examined.

平均粒径が１００ｎｍ（比表面積１０ｍ^２／ｇ）のチタン酸バリウム粉末に必要な添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料を得た。実施例１では、チタン酸バリウムを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で０．３ｍｏｌとした。実施例２では、チタン酸バリウムを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で０．４ｍｏｌとした。実施例３では、チタン酸バリウムを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で０．７ｍｏｌとした。実施例４では、チタン酸バリウムを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で２．０ｍｏｌとした。実施例５では、チタン酸バリウムを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で２．１ｍｏｌとした。実施例６では、チタン酸バリウムを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で０．７ｍｏｌとした。実施例７では、チタン酸バリウムを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で０．４ｍｏｌとした。Ｓｉ原料としては、２００ｍ^２／ｇ以上の比表面積を有する非多孔性ＳｉＯ_２を用いた。 Necessary additives were added to barium titanate powder having an average particle size of 100 nm (specific surface area of 10 m ² /g), and the mixture was thoroughly wet-mixed and pulverized in a ball mill to obtain a dielectric material. In Example 1, when barium titanate was 100 mol, the added amount of Si raw material was 0.3 mol in terms of SiO ₂ . In Example 2, when barium titanate was 100 mol, the added amount of the Si raw material was 0.4 mol in terms of SiO ₂ . In Example 3, when barium titanate was 100 mol, the added amount of the Si raw material was 0.7 mol in terms of SiO ₂ . In Example 4, when barium titanate was 100 mol, the added amount of the Si raw material was 2.0 mol in terms of SiO ₂ . In Example 5, when barium titanate was 100 mol, the added amount of the Si raw material was 2.1 mol in terms of SiO ₂ . In Example 6, when barium titanate was 100 mol, the added amount of the Si raw material was 0.7 mol in terms of SiO ₂ . In Example 7, when barium titanate was 100 mol, the added amount of the Si raw material was 0.4 mol in terms of SiO ₂ . Non-porous SiO ₂ having a specific surface area of 200 m ² /g or more was used as the Si raw material.

比較例１では、チタン酸バリウムを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で２．５ｍｏｌとした。比較例２，３では、チタン酸バリウムを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で０．４ｍｏｌとした。比較例４では、チタン酸バリウムを１００ｍｏｌとした場合に、Ｓｉ原料の添加量をＳｉＯ_２換算で０．２ｍｏｌとした。比較例１，４では、Ｓｉ原料として、２００ｍ^２／ｇ以上の比表面積を有する非多孔性ＳｉＯ_２を用いた。比較例２，３では、Ｓｉ原料として、約５０ｍ^２／ｇの比表面積を有する非多孔性ＳｉＯ_２を用いた。 In Comparative Example 1, when barium titanate was 100 mol, the added amount of the Si raw material was 2.5 mol in terms of SiO ₂ . In Comparative Examples 2 and 3, when barium titanate was 100 mol, the added amount of Si raw material was 0.4 mol in terms of SiO ₂ . In Comparative Example 4, when barium titanate was 100 mol, the added amount of Si raw material was 0.2 mol in terms of SiO ₂ . In Comparative Examples 1 and 4, non-porous SiO ₂ having a specific surface area of 200 m ² /g or more was used as the Si raw material. In Comparative Examples 2 and 3, non-porous SiO ₂ having a specific surface area of about 50 m ² /g was used as the Si raw material.

誘電体材料に有機バインダおよび溶剤を加えてドクターブレード法にて誘電体グリーンシートを作製した。誘電体グリーンシートの塗工厚みを０．８μｍとし、有機バインダとしてポリビニルブチラール（ＰＶＢ）等を用い、溶剤としてエタノール、トルエン酸等を加えた。その他、可塑剤などを加えた。 A dielectric green sheet was prepared by adding an organic binder and a solvent to a dielectric material and using a doctor blade method. The coating thickness of the dielectric green sheet was 0.8 μm, polyvinyl butyral (PVB) or the like was used as the organic binder, and ethanol, toluic acid, or the like was added as the solvent. In addition, a plasticizer and the like were added.

次に、内部電極層１２の主成分金属（Ｎｉ）の粉末を（Ｎｉ固形分で５０ｗｔ％）と、共材（チタン酸バリウム）を１０部と、バインダ（エチルセルロース）を５部と、溶剤と、必要に応じてその他助剤とを含んでいる内部電極形成用導電ペーストを遊星ボールミルで作製した。表１に示すように、実施例１～６および比較例１～４では、主成分金属の粉末には、平均粒径が７０ｎｍ（比表面積１０ｍ^２／ｇ）、粒径の標準偏差が１２、累積粒度分布の傾きが８のものを用いた。共材には、平均粒径が８．６ｎｍ（比表面積１１０ｍ^２／ｇ）、粒径の標準偏差が２．７、累積粒度分布の傾きが７のものを用いた。実施例７では、主成分金属の粉末には、平均粒径が１２０ｎｍ（比表面積６ｍ^２／ｇ）、粒径の標準偏差が３３、累積粒度分布の傾きが６のものを用いた。共材には、平均粒径が２９ｎｍ（比表面積４０ｍ^２／ｇ）、粒径の標準偏差が８．７、累積粒度分布の傾きが５のものを用いた。

Next, powder of the main component metal (Ni) of the internal electrode layer 12 (Ni solid content is 50 wt %), 10 parts of the common material (barium titanate), 5 parts of the binder (ethyl cellulose), and a solvent. A conductive paste for forming an internal electrode containing other auxiliary agents as required was prepared by a planetary ball mill. As shown in Table 1, in Examples 1 to 6 and Comparative Examples 1 to 4, the powder of the main component metal had an average particle size of 70 nm (specific surface area of 10 m ² /g), a standard deviation of particle size of 12, A powder having a cumulative particle size distribution slope of 8 was used. The common material used had an average particle size of 8.6 nm (specific surface area of 110 m ² /g), a standard deviation of particle size of 2.7, and a cumulative particle size distribution slope of 7. In Example 7, the main component metal powder used had an average particle size of 120 nm (specific surface area of 6 m ² /g), a standard deviation of particle size of 33, and a cumulative particle size distribution slope of 6. The common material used had an average particle size of 29 nm (specific surface area of 40 m ² /g), a standard deviation of particle size of 8.7, and a cumulative particle size distribution slope of 5.

誘電体シートに内部電極形成用導電ペーストをスクリーン印刷した。内部電極形成用導電ペーストを印刷したシートを２５０枚重ね、その上下にカバーシートをそれぞれ積層した。その後、熱圧着によりセラミック積層体を得て、所定の形状に切断した。 A conductive paste for forming internal electrodes was screen-printed on the dielectric sheet. 250 sheets on which the conductive paste for forming internal electrodes was printed were stacked, and cover sheets were laminated on the upper and lower sides thereof. After that, a ceramic laminate was obtained by thermocompression bonding and cut into a predetermined shape.

得られたセラミック積層体をＮ_２雰囲気中で脱バインダした後に、セラミック積層体の両端面から各側面にかけて、Ｎｉを主成分とする金属フィラー、共材、バインダ、溶剤などを含む金属ペーストを塗布し、乾燥させた。その後、還元雰囲気中で１１００℃～１３００℃で１０分～２時間、金属ペーストをセラミック積層体と同時に焼成して焼結体を得た。室温から最高温度までの平均昇温速度は、実施例１～７および比較例１～３では５５℃／分とし、比較例４では３０℃／分とした。なお、実施例１～５，７および比較例１と比較して、実施例６では最高温度を１００℃程度低い条件で、比較例２では最高温度を５０℃程度低い条件で、比較例３および比較例４では最高温度を１００℃程度低い条件で焼成した。 After removing the binder from the obtained ceramic laminate in an _N2 atmosphere, a metal paste containing a metal filler containing Ni as a main component, a common material, a binder, a solvent, etc. is applied from both end surfaces to each side surface of the ceramic laminate. and dried. After that, the metal paste was sintered simultaneously with the ceramic laminate at 1100° C. to 1300° C. for 10 minutes to 2 hours in a reducing atmosphere to obtain a sintered body. The average heating rate from room temperature to the maximum temperature was 55° C./min in Examples 1-7 and Comparative Examples 1-3, and 30° C./min in Comparative Example 4. In addition, compared with Examples 1 to 5 and 7 and Comparative Example 1, Example 6 under the condition that the maximum temperature is about 100°C lower, Comparative Example 2 under the condition that the maximum temperature is about 50°C lower, Comparative Example 3 and In Comparative Example 4, the sintering was performed under the condition that the maximum temperature was lowered by about 100°C.

得られた焼結体の形状寸法は、長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであった。焼結体をＮ_２雰囲気下８００℃の条件で再酸化処理を行った後、メッキ処理して下地層の表面にＣｕめっき層、Ｎｉめっき層およびＳｎめっき層を形成し、積層セラミックコンデンサ１００を得た。 The shape and dimensions of the obtained sintered body were 0.6 mm long, 0.3 mm wide and 0.3 mm high. After re-oxidizing the sintered body under _N2 atmosphere at 800° C., plating is performed to form a Cu-plated layer, a Ni-plated layer and an Sn-plated layer on the surface of the base layer, and the multilayer ceramic capacitor 100 is formed. Obtained.

（分析）
図６（ａ）は、実施例１～７および比較例１～４における内部電極形成用導電ペーストの主成分金属の粒度分布を示す図である。図６（ａ）において、「実施例１等」が実施例１～６および比較例１～４に対応している。図６（ａ）に示すように、実施例１～６および比較例１～４においては、平均粒径が小さく、粒度分布がシャープな金属粉末を用いていることがわかる。また、実施例７においては、平均粒径が大きく、粒度分布がブロードな金属粉末を用いていることがわかる。図６（ｂ）は、実施例１～７および比較例１～４における内部電極形成用導電ペーストの共材の粒度分布を示す図である。図６（ｂ）において、「実施例１等」が実施例１～６および比較例１～４に対応している。図６（ｂ）に示すように、実施例１～６および比較例１～４においては、平均粒径が小さく、粒度分布がシャープな共材を用いていることがわかる。また、実施例７においては、平均粒径が大きく、粒度分布がブロードな共材を用いていることがわかる。 (analysis)
FIG. 6(a) is a diagram showing particle size distributions of main component metals of conductive pastes for forming internal electrodes in Examples 1 to 7 and Comparative Examples 1 to 4. FIG. In FIG. 6A, "Example 1, etc." corresponds to Examples 1-6 and Comparative Examples 1-4. As shown in FIG. 6(a), in Examples 1 to 6 and Comparative Examples 1 to 4, metal powders having a small average particle size and a sharp particle size distribution are used. Moreover, in Example 7, it can be seen that a metal powder having a large average particle size and a broad particle size distribution is used. FIG. 6B is a diagram showing the particle size distribution of the common material of the conductive pastes for forming internal electrodes in Examples 1-7 and Comparative Examples 1-4. In FIG. 6B, "Example 1, etc." corresponds to Examples 1-6 and Comparative Examples 1-4. As shown in FIG. 6(b), in Examples 1 to 6 and Comparative Examples 1 to 4, the common material having a small average particle size and a sharp particle size distribution is used. Moreover, in Example 7, it can be seen that a co-material having a large average particle size and a broad particle size distribution is used.

図７は、実施例２について、幅方向中央部での、誘電体層１１と内部電極層１２との積層方向における断面のＳＥＭ（走査型電子顕微鏡）写真を描いた図である。図７の結果から、誘電体層１１と内部電極層１２との界面に、二次相１４が形成されていることがわかる。なお、二次相１４をＥＤＳ（エネルギー分散型ｘ線分析）により分析したところ、Ｓｉが含まれていることを確認した。また、図７の結果から、二次相１４の平均径を計測した。具体的には、ＳＥＭ画像で観測された複数の二次相１４からランダムに選んだ２００個の長径を計測して平均した数値を二次相１４の平均径とした。結果を図８に示す。なお、図７の実施例２以外の測定結果は、それぞれのサンプルについて同様に測定したものである。 FIG. 7 is a SEM (Scanning Electron Microscope) photograph of a cross section in the stacking direction of the dielectric layers 11 and the internal electrode layers 12 at the central portion in the width direction of Example 2. As shown in FIG. From the result of FIG. 7, it can be seen that the secondary phase 14 is formed at the interface between the dielectric layer 11 and the internal electrode layer 12. FIG. When the secondary phase 14 was analyzed by EDS (energy dispersive x-ray analysis), it was confirmed that it contained Si. Also, from the results of FIG. 7, the average diameter of the secondary phase 14 was measured. Specifically, the average diameter of the secondary phase 14 was obtained by measuring 200 long diameters randomly selected from the plurality of secondary phases 14 observed in the SEM image and averaging the values. The results are shown in FIG. In addition, the measurement results other than Example 2 in FIG. 7 were obtained by measuring each sample in the same manner.

図８に示すように、実施例１～７のいずれにおいても、比誘電率が目標とする２５００以上となった。これは、誘電体層１１と内部電極層１２との界面に、平均径が１５０ｎｍ以下の二次相１４が形成されたからであると考えられる。これに対して、比較例１，３では、比誘電率が２５００を下回った。これは、二次相１４の平均径が１５０ｎｍを上回ったことで、二次相１４が分散せず、共材の拡散が抑制されなかったからであると考えられる。比較例２，４では、焼成によりクラックが発生し、比誘電率の計測ができなかった。これは、二次相１４の平均径が１５０ｎｍを上回ったことで二次相１４が分散しなかったからであると考えられる。また、二次相１４の平均径が誘電体層１１の主成分セラミックの平均粒径の３５％を上回ったことで、誘電体層１１と内部電極層１２との界面に配置できる二次相１４の数が少なくなったからであると考えられる。なお、誘電体層１１の主成分セラミックの平均粒径は、ＳＥＭ画像で観測された複数の主成分セラミック粒子からランダムに選んだ２００個の長径を計測して平均した数値とした。 As shown in FIG. 8, in all of Examples 1 to 7, the dielectric constant was 2500 or higher, which is the target. It is considered that this is because the secondary phase 14 having an average diameter of 150 nm or less was formed at the interface between the dielectric layer 11 and the internal electrode layer 12 . On the other hand, in Comparative Examples 1 and 3, the dielectric constant was less than 2,500. This is probably because the average diameter of the secondary phase 14 exceeded 150 nm, so that the secondary phase 14 was not dispersed and diffusion of the inhibitor was not suppressed. In Comparative Examples 2 and 4, cracks were generated by firing, and the dielectric constant could not be measured. It is believed that this is because the secondary phase 14 did not disperse because the average diameter of the secondary phase 14 exceeded 150 nm. In addition, since the average diameter of the secondary phase 14 exceeds 35% of the average diameter of the main component ceramic of the dielectric layer 11, the secondary phase 14 that can be arranged at the interface between the dielectric layer 11 and the internal electrode layer 12 This is probably because the number of The average particle size of the main component ceramic of the dielectric layer 11 was obtained by measuring and averaging the major diameters of 200 particles randomly selected from a plurality of main component ceramic particles observed in the SEM image.

なお、実施例１と比較して、実施例２～４では、比誘電率が高くなった。これは、誘電体層１１と内部電極層１２との積層方向における断面において、二次相１４の合計面積を誘電体層１１の合計面積に対して０．９％以上となったために、共材の拡散を十分に抑制できたからであると考えられる。二次相１４の合計面積については、図７のように観察される上記断面のＳＥＭ写真の視野を倍率調整して１２．６μｍ×８．３５μｍとする矩形領域において、観察されるすべての二次相１４の粒子について、それぞれの長径を直径とする円と見なしてその面積を求め、それらを加算した値を二次相１４の合計面積とした。また、上記ＳＥＭ写真の同じ視野の矩形領域において、誘電体層１１と内部電極層１２との境界に直線を外挿し、この直線と上記矩形領域の外周とで囲まれる誘電体層１１の面積を算出し、上記矩形領域内のすべての誘電体層１１の面積を加算したものを誘電体層１１の合計面積とした。こうして得られた二次相１４の合計面積と誘電体層１１の合計面積とから、両者の比率を算出することができる。この比率は、１製品当たり異なる３つの矩形領域からそれぞれ得られた３つの比率の平均値とすることができる。なお、上記矩形領域は、内部電極層１２が交差して容量値を発生する断面領域のうち積層方向、内部電極層１２の伸張方向にそれぞれ３分割したときの中央の範囲から選定する。 Incidentally, in comparison with Example 1, in Examples 2 to 4, the dielectric constant was higher. This is because the total area of the secondary phase 14 is 0.9% or more with respect to the total area of the dielectric layers 11 in the cross section in the stacking direction of the dielectric layers 11 and the internal electrode layers 12. It is thought that this is because the diffusion of the Regarding the total area of the secondary phase 14, all the secondary phases 14 observed in the rectangular area where the field of view of the SEM photograph of the cross section observed as shown in FIG. The particles of the phase 14 were regarded as circles whose diameters were the major axes of the particles, and their areas were determined. Further, in the rectangular area of the same field of view in the SEM photograph, a straight line is extrapolated to the boundary between the dielectric layer 11 and the internal electrode layer 12, and the area of the dielectric layer 11 surrounded by this straight line and the outer periphery of the rectangular area is calculated as follows: The total area of the dielectric layer 11 was obtained by adding the areas of all the dielectric layers 11 within the rectangular region. From the total area of the secondary phase 14 and the total area of the dielectric layer 11 thus obtained, the ratio between the two can be calculated. This ratio can be the average of three ratios each obtained from three different rectangular regions per product. The above-mentioned rectangular area is selected from the center area when the cross-sectional area where the internal electrode layers 12 intersect and generate a capacitance value is divided into three in the stacking direction and the extension direction of the internal electrode layers 12 .

また、実施例２および実施例７について、誘電体層１１と内部電極層１２との積層方向における内部電極層１２の断面において、セラミックを主成分とする粒子１６が存在する面積比率を計測した。具体的には、ＳＥＭ画像から得られるＳＥＭ写真の視野を１２．６μｍ×８．３５μｍとする矩形領域とし、粒子１６のそれぞれの長径を計測し、長径を直径とする円と見なして粒子１６の面積を算出し、上記矩形領域内のすべての粒子１６の面積を合計する。また、誘電体層１１と内部電極層１２との境界に直線を外挿し、この直線と上記矩形領域の外周とで囲まれる内部電極層１２の面積を算出し、上記矩形領域内のすべての内部電極層１２の面積を加算したものを内部電極層１２の総面積とした。内部電極層１２の総面積（粒子１６を含む）に対する粒子１６の合計面積を算出することで、面積比率を算出した。この面積比率は、１製品当たり異なる３つの矩形領域からそれぞれ得られた３つの比率の平均値をとってもよい。なお、上記矩形領域は、内部電極層１２が交差して容量値を発生する断面領域のうち積層方向、内部電極層１２の伸張方向にそれぞれ３分割したときの中央の範囲から選定する。図８に示すように、実施例２では面積比率が１６．２であり、実施例７では８．７であった。これは、内部電極形成用の金属導電ペーストの金属材料および共材として粒度分布のシャープな小径材料を用いたことで焼結過程において共材が内部電極層１２内に残存して誘電体層１１への拡散が抑制されたからであると考えられる。また、実施例７と比較して、実施例２では、比誘電率が高くなっている。これは、粒子１６が存在する面積比率を１０％以上とすることで、内部電極層１２における共材の残存量が多くなり、誘電体層１１への共材の拡散が抑制され、誘電体層１１の比誘電率の低下が抑制されたからであると考えられる。なお、得られたＳＥＭ写真を用いて、図２で説明した連続率を測定した。実施例１～６においては連続率が１００％、実施例７では連続率が９６％と非常に高い連続率となった。連続率の測定は、具体的には、製品断面で観察される１０層の内部電極層１２についてその伸長方向の全域について複数のＳＥＭ写真に写し、これらの写真を貼り合わせてつなげ１０層の内部電極層１２を写真で把握する。次に、内部電極層のＬ０、Ｌ１、Ｌ２・・・を測定して１層ごとに連続率を算出し、得られた１０層分の連続率を平均して求めることができる。なお、これまでに述べたＳＥＭ画像の倍率は製品の仕様や測定目的によって例えば５０００倍から５００００倍の範囲で選択すればよい。 In Examples 2 and 7, the area ratio of particles 16 containing ceramic as a main component was measured in the cross section of the internal electrode layer 12 in the lamination direction of the dielectric layer 11 and the internal electrode layer 12 . Specifically, the field of view of the SEM photograph obtained from the SEM image is a rectangular area of 12.6 μm × 8.35 μm, the major axis of each particle 16 is measured, and the particle 16 is regarded as a circle whose diameter is the major axis. Calculate the area and sum the areas of all particles 16 within the rectangular region. Further, a straight line is extrapolated to the boundary between the dielectric layer 11 and the internal electrode layer 12, and the area of the internal electrode layer 12 surrounded by this straight line and the outer periphery of the rectangular area is calculated. The sum of the areas of the electrode layers 12 was taken as the total area of the internal electrode layers 12 . The area ratio was calculated by calculating the total area of the particles 16 with respect to the total area of the internal electrode layer 12 (including the particles 16). This area ratio may be the average of three ratios obtained from three different rectangular regions per product. The above-mentioned rectangular area is selected from the center area when the cross-sectional area where the internal electrode layers 12 intersect and generate a capacitance value is divided into three in the stacking direction and the extension direction of the internal electrode layers 12 . As shown in FIG. 8, in Example 2, the area ratio was 16.2, and in Example 7, it was 8.7. This is because a small-diameter material with a sharp particle size distribution is used as the metal material of the metal conductive paste for forming the internal electrodes and as the common material, the common material remains in the internal electrode layers 12 during the sintering process, and the dielectric layers 11 It is thought that this is because the diffusion to the Moreover, compared with Example 7, Example 2 has a higher dielectric constant. This is because by setting the area ratio of the particles 16 to 10% or more, the residual amount of the common material in the internal electrode layer 12 is increased, the diffusion of the common material into the dielectric layer 11 is suppressed, and the dielectric layer This is probably because the decrease in the dielectric constant of No. 11 was suppressed. In addition, the continuous rate explained in FIG. 2 was measured using the obtained SEM photograph. In Examples 1 to 6, the continuity rate was 100%, and in Example 7, the continuity rate was 96%, which was a very high continuity rate. Specifically, the measurement of the continuity rate is performed by taking a plurality of SEM photographs of the entire length of the 10 internal electrode layers 12 observed in the cross section of the product, and pasting these photographs together to connect the 10 internal electrode layers 12. The electrode layer 12 is grasped with a photograph. Next, the internal electrode layers L0, L1, L2, . Incidentally, the magnification of the SEM image described so far may be selected in the range of, for example, 5,000 times to 50,000 times depending on the specifications of the product and the purpose of measurement.

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and variations can be made within the scope of the gist of the present invention described in the scope of claims. Change is possible.

１０積層チップ
１１誘電体層
１２内部電極層
１３カバー層
２０ａ，２０ｂ外部電極
１００積層セラミックコンデンサ REFERENCE SIGNS LIST 10 laminated chip 11 dielectric layer 12 internal electrode layer 13 cover layer 20a, 20b external electrode 100 laminated ceramic capacitor

Claims

A laminated structure in which dielectric layers mainly composed of ceramic and internal electrode layers mainly composed of metal are alternately laminated,
a secondary phase having an average diameter of 150 nm or less exists at the interface between the dielectric layer and the internal electrode layer;
In the thickness direction of the internal electrode layer, the particles containing ceramic as a main component are not present in the upper and lower 5% regions of the internal electrode layer, and the particles are present in the other regions of the internal electrode layer. exists and
at least two metal crystal grains in contact with any adjacent dielectric layer in the internal electrode layer;
The two metal crystal particles are arranged in contact with each other in the extending direction of the internal electrode layer,
the two metal grains form grain boundaries that extend across adjacent dielectric layers;
The grains containing the ceramic as a main component are arranged at the grain boundaries.
A multilayer ceramic capacitor characterized by:

2. The multilayer ceramic capacitor according to claim 1, wherein the average diameter of the secondary phase is an average value of 200 measured major diameters of the secondary phase.

The total area of the secondary phase is 0.8% or more and 5.1% or less with respect to the total area of the dielectric layers in the cross section in the stacking direction of the dielectric layers and the internal electrode layers. 3. The multilayer ceramic capacitor according to claim 1 or 2.

4. The multilayer ceramic capacitor according to claim 1, wherein the average diameter of the secondary phase is 35% or less of the average diameter of the main component ceramic of the dielectric layers.

5. The multilayer ceramic capacitor according to claim 4, wherein the average grain diameter of the main component ceramic of the dielectric layers is an average value of 200 measured major diameters of the main component ceramic of the dielectric layers.

6. The multilayer ceramic capacitor according to claim 1, wherein said secondary phase contains Si.

7. The area ratio in which the particles are present is 10% or more in a cross section of the internal electrode layer in the stacking direction of the dielectric layer and the internal electrode layer. 3. The multilayer ceramic capacitor described in .

8. The multilayer ceramic capacitor according to claim 1, wherein the main component metal of said internal electrode layers is nickel.

9. The multilayer ceramic capacitor according to claim 1, wherein the main component ceramic of said particles is barium titanate.

10. The multilayer ceramic capacitor according to claim 1, wherein the main component ceramic of said dielectric layers is barium titanate.

On a green sheet containing a ceramic powder and a Si raw material, metal powder having an average particle size of 100 nm or less and a standard deviation of the particle size distribution of 15 or less is the main component, and an average particle size of 10 nm or less and a standard deviation of the particle size distribution is 5. A first step of arranging a pattern of a metal conductive paste containing as a co-material a ceramic powder having a particle size distribution with a standard deviation smaller than the standard deviation of the particle size distribution of the metal powder;
By sintering the ceramic laminate obtained by laminating a plurality of lamination units obtained in the first step, the metal powder is sintered to form internal electrode layers, and the ceramic powder of the green sheet is sintered. a second step of forming a dielectric layer by
In the second step, a secondary phase having an average diameter of 150 nm or less is formed at the interface between the dielectric layer and the internal electrode layer, and 5% above and below the internal electrode layer in the thickness direction of the internal electrode layer. The particles containing ceramic as a main component are not formed in the region of and the particles are formed in a region other than the region of the internal electrode layer ,
In the internal electrode layer, there are at least two metal crystal grains that are in contact with any adjacent dielectric layer, and the two metal crystal grains are arranged in contact with each other in the extending direction of the internal electrode layer, Manufacture of a multilayer ceramic capacitor characterized in that two metal crystal grains form a grain boundary extending across adjacent dielectric layers, and the ceramic-based grain is arranged at the grain boundary. Method.

12. The multilayer ceramic according to claim ₁₁ , wherein in the first step, the Si raw material is added in an amount of 0.3 mol or more and 2.1 mol or less in terms of SiO2 when the main component ceramic of the ceramic powder is 100 mol. A method of manufacturing a capacitor.

13. The method of manufacturing a laminated ceramic capacitor according to claim 11, wherein the Si raw material has a specific surface area of 200 m ^<2> /g or more.

14. The multilayer ceramic capacitor according to any one of claims 11 to 13, characterized in that, in said second step, the average rate of temperature increase from room temperature to the maximum temperature is 30°C/min or more and 80°C/min or less. manufacturing method.

In the second step, the ceramic laminate is sintered so that the area ratio of the particles is 10% or more in the cross section of the internal electrode layers in the stacking direction of the dielectric layers and the internal electrode layers. The method for manufacturing a multilayer ceramic capacitor according to any one of claims 11 to 14, characterized in that: