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JP7025213B2 - 電子回路及び駆動方法、表示パネル、並びに表示装置 - Google Patents

電子回路及び駆動方法、表示パネル、並びに表示装置 Download PDF

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JP7025213B2 JP2017562036A JP2017562036A JP7025213B2 JP 7025213 B2 JP7025213 B2 JP 7025213B2 JP 2017562036 A JP2017562036 A JP 2017562036A JP 2017562036 A JP2017562036 A JP 2017562036A JP 7025213 B2 JP7025213 B2 JP 7025213B2
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Description

関連出願の相互参照
本出願は、２０１６年７月１１日に提出した中国特許出願Ｎｏ．２０１６１０５４３８４４．Ｘの優先権を主張し、その内容が全て本出願に援用される。
本開示は、全般的には表示技術に関し、具体的には、電子回路及びその駆動方法、表示パネル、並びに表示装置に関する。
有機発光ダイオード（ＯＬＥＤ）は、現在、フラットパネル表示装置の開発においてホットエリアである。液晶表示（ＬＣＤ）装置に比べ、ＯＬＥＤ表示装置には、通常、低電力消費、低製造コスト、自己発光、広視野角、速い応答速度といった利点がある。いまでは、ＯＬＥＤ表示装置は、携帯電話、タブレットコンピュータ、デジタルカメラ、大型スクリーンテレビ等における従来のＬＣＤ表示装置を取り替え始めている。
安定した電圧により輝度を制御するＬＣＤと異なり、ＯＬＥＤは電流により駆動され、発光を制御するにあたり安定した電流を必要とする。製造工程及び部品のエイジングに関わる要因により画素回路の駆動トランジスタのスレショルド電圧（Ｖｔｈ）は一定でなく、各ＯＬＥＤを流れる電流が変化してしまうため、ディスプレイの輝度が不均一となり、画像表示効果全体に悪影響を及ぼす。
加えて、各ＯＬＥＤを流れる電流は関連する駆動トランジスタのソース電極の電圧、即ち電源の電圧に関係する。電流（Ｉ）及び抵抗（Ｒ）の積である回路におけるＩＲ Ｄｒｏｐと呼ばれる電圧降下のために、さらにスクリーンの異なる領域における電流が異なることがあり、異なる領域におけるＯＬＥＤの輝度が不均一である原因となっている。
従来のＯＬＥＤ表示技術に関連する問題を解決するため、本開示では、電子回路及びその駆動方法、表示パネル、並びに表示装置を提供する。
第１の方面において、電子部品を流れる基本的に安定した動作電流を維持するように構成された電子回路を開示する。
電子回路は、駆動サブ回路と、第１サブ回路と、第２サブ回路と、第３サブ回路と、第４サブ回路と、第５サブ回路と、を備える。
前記駆動サブ回路は、第１端子、第２端子及び第３端子を備える。前記第１端子は、第２ノードに結合される。第１端子から第２端子へ流れる電流は、第３端子からの信号によって制御される。前記駆動サブ回路は、前記第２端子を介して前記電子部品を駆動するように構成される。
前記第１サブ回路は、データ信号端子、スキャン信号端子及び第１ノードに結合され、前記スキャン信号端子の制御下で前記データ信号端子から前記第１ノードへ信号を供給するように構成される。
前記第２サブ回路は、第１電源端子、第１制御信号端子及び第２ノードに結合され、前記第１制御信号端子の制御下で前記第１電源端子から前記第２ノードへ信号を供給するように構成される。
前記第３サブ回路は、前記スキャン信号端子、第２電源端子、さらには前記駆動サブ回路の前記第２端子及び前記第３端子に結合される。前記第３サブ回路は、前記スキャン信号端子及び前記第２電源端子を介して前記駆動サブ回路をダイオード接続又はソースフォロー接続に制御するように構成される。
前記第４サブ回路は、前記第１ノード及び前記第２ノードに結合され、前記第１ノードからの信号及び前記第２ノードからの信号の制御下で充電又は放電するように構成され、前記第１ノードがフローティング状態にあるときに、前記第１ノードと前記第２ノードとの間で安定した電位差を維持するようにさらに構成される。
前記第５サブ回路は、第２制御信号端子、前記第１ノード、前記駆動サブ回路の前記第２端子及び前記第３端子、並びに前記電子部品の前記第１端子に結合される。前記第５サブ回路は、前記第２制御信号端子の制御下で、前記第１ノードを前記駆動サブ回路の前記第３端子と電気的に結合し、前記駆動サブ回路の前記第２端子を前記電子部品と電気的に結合することで、前記駆動サブ回路を制御して前記電子部品を駆動するように構成される。
ここで、前記駆動サブ回路は、駆動トランジスタであってもよく、前記電子回路は、有機発光ダイオード（ＯＬＥＤ）等の発光部品に用いられる画素回路であっても、他のタイプの電子部品で用いられる回路であってもよい。
前記電子回路に係るいくつかの実施形態において、前記駆動サブ回路は駆動トランジスタを備える。このため、前記電子回路の前記第１端子、前記第２端子及び前記第３端子は、それぞれ前記駆動トランジスタのソース電極、ドレイン電極及びゲート電極である。
前述した電子回路において、前記第３サブ回路は第１副部及び第２副部を備えてもよい。
前記第１副部の第１端子は前記スキャン信号端子に結合され、前記第１副部の第２端子は信号端子に結合され、前記第１副部の第３端子は前記駆動トランジスタの前記ゲート電極に結合される。
前記第２副部の第１端子は前記スキャン信号端子に結合され、前記第２副部の第２端子は前記第２電源端子に結合され、前記第２副部の第３端子は前記駆動トランジスタの前記ドレイン電極に結合される。
ここで、前記第１副部は、前記スキャン信号端子の制御下で前記信号端子から前記駆動トランジスタの前記ゲート電極へ信号を供給するように構成され、前記信号の電圧は前記第２電源端子の電圧以下である。
ここで、前記第２副部は、前記スキャン信号端子の制御下で前記第２電源端子から前記駆動トランジスタの前記ドレイン電極へ信号を供給するように構成される。
前述した前記電子回路の実施形態において、前記第１副部は第１スイッチトランジスタを備える。前記第１スイッチトランジスタのゲート電極は前記スキャン信号端子に結合され、前記第１スイッチトランジスタのソース電極は前記信号端子に結合され、前記第１スイッチトランジスタのドレイン電極は前記駆動トランジスタの前記ゲート電極に結合される。
前述した前記電子回路の実施形態において、前記第２副部は第２スイッチトランジスタを備える。前記第２スイッチトランジスタのゲート電極は前記スキャン信号端子に結合され、前記第２スイッチトランジスタのソース電極は前記第２電源端子に結合され、前記第２スイッチトランジスタのドレイン電極は前記駆動トランジスタの前記ドレイン電極に結合される。
前記電子回路に係るいくつかの実施形態において、前記信号端子は前記第２電源端子である。
前記電子回路に係るいくつかの他の実施形態において、前記信号端子は、前記第２電源端子の電圧よりも低い電圧を有する信号を供給するように構成されたイニシャル信号端子である。
前記電子回路において、前記第１サブ回路、前記第２サブ回路又は前記第５サブ回路の少なくともひとつがスイッチトランジスタを備えてもよい。
前記第１サブ回路が第３スイッチトランジスタを備える電子回路の実施形態において、前記第３スイッチトランジスタのゲート電極は前記スキャン信号端子に結合され、前記第３スイッチトランジスタのソース電極は前記データ信号端子に結合され、前記第３スイッチトランジスタのドレイン電極は前記第１ノードに結合されてもよい。
前記第２サブ回路が第４スイッチトランジスタを備える電子回路の実施形態において、前記第４スイッチトランジスタのゲート電極は前記第１制御信号端子に結合され、前記第４スイッチトランジスタのソース電極は前記第１電源端子に結合され、前記第４スイッチトランジスタのドレイン電極は前記第２ノードに結合される。
前記第５サブ回路が第５スイッチトランジスタ及び第６スイッチトランジスタを備える電子回路の実施形態において、前記第５スイッチトランジスタのゲート電極が前記第２制御信号端子に結合され、前記第５スイッチトランジスタのソース電極が前記第１ノードに結合され、前記第５スイッチトランジスタのドレイン電極が前記駆動トランジスタの前記ゲート電極に結合され、前記第６スイッチトランジスタのゲート電極が前記第２制御信号端子に結合され、前記第６スイッチトランジスタのソース電極が前記駆動トランジスタの前記ドレイン電極に結合され、前記第６スイッチトランジスタのドレイン電極が前記電子部品の前記第１端子に結合される。
前記電子回路において、前記第４サブ回路はキャパシタを備える。前記キャパシタの第１端子は前記第１ノードに結合され、前記キャパシタの第２端子は前記第２ノードに結合される。
前述した電子回路に関する任意の実施形態において、前記駆動トランジスタはＰ型トランジスタであってもよく、前記電子部品は発光部品を備えてもよい。
ここで、前記発光部品は有機発光ダイオード（ＯＬＥＤ）を備えてもよく、それに合わせて、前記電子回路は、前記駆動トランジスタのスレショルド電圧又は前記第１電源端子の電源電圧と無関係に、前記駆動トランジスタを流れる基本的に安定した動作電流を維持するように構成される。
第２の方面において、本開示は表示パネルをさらに提供する。前記表示パネルは、前述した任意の実施形態における電子回路を備える。
第３の方面において、本開示は表示装置をさらに提供する。前記表示装置は、前述した任意の実施形態における表示パネルを備える。
第４の方面において、本開示は電子回路の駆動方法をさらに提供する。この方法は、第１ステージ、第２ステージ、第３ステージ及び第４ステージを含む。
前記第１ステージでは、前記１サブ回路は、前記スキャン信号端子の制御下で前記データ信号端子から前記第１ノードへ信号を供給し、前記２サブ回路は、前記第１制御端子の制御下で前記第１電源端子から前記第２ノードへ信号を供給し、前記４サブ回路は、前記第１ノードからの信号及び前記第２ノードからの信号の制御下で充電し、前記３サブ回路は、前記信号端子及び前記第２電源端子を介して前記駆動トランジスタをダイオード接続又はソースフォロー接続に制御する。
前記第２ステージでは、前記第１サブ回路は、前記スキャン信号端子の制御下で前記データ信号端子から前記第１ノードへ信号を供給し、前記３サブ回路は、前記信号端子及び前記第２電源端子を介して前記駆動トランジスタをダイオード接続又はソースフォロー接続に制御し、前記４サブ回路は、前記第１ノードからの信号及び前記第２ノードからの信号の制御下で放電する。
前記第３ステージでは、前記２サブ回路は、前記第１制御信号端子の制御下で前記第１電源端子から前記第２ノードへ信号を供給し、前記４サブ回路は、前記第１ノードがフローティング状態にあるときに、前記第１ノードと前記第２ノードとの間で安定した電位差を維持する。
前記第４ステージでは、前記２サブ回路は、前記第１制御信号端子の制御下で前記第１電源端子から前記第２ノードへ信号を供給し、前記第５サブ回路は、第２制御信号端子の制御下で、前記第１ノードを前記駆動トランジスタの前記ゲート電極と通電させ、前記駆動トランジスタの前記ドレイン電極を前記電子部品と通電させることで、前記駆動トランジスタを制御して前記発光部品を駆動する。
前述した方法において、前記駆動トランジスタがサチュレーションモードのときに、前記駆動トランジスタを流れる動作電流は、前記駆動トランジスタのスレショルド電圧又は前記第１電源端子の電源電圧と無関係であってもよい。
この方法に係るいくつかの実施形態において、前記信号端子は前記第２電源端子の電圧よりも低い電圧を有する信号を供給するように構成されたイニシャル信号端子であり、前記第３サブ回路は前記信号端子及び前記第２電源端子を介して前記駆動トランジスタをソースフォロー接続に制御する。
ここで、前記駆動トランジスタを流れる動作電流は、次の公式を満たす。
Figure 0007025213000001
なお、ＩＬは前記駆動トランジスタを流れる動作電流を表し、ＶＧＳは前記駆動トランジスタのゲート・ソース間電圧を表し、Ｋは構造パラメータであり、ＶＩｎｔは前記イニシャル信号端子Ｉｎｔの電圧を表し、ＶＤａｔａは前記データ信号端子Ｄａｔａの電圧を表し、Ｖｔｈは前記駆動トランジスタのスレショルド電圧を表し、Ｖｄｄは前記第１電源端子の電圧を表す。
この方法に係るいくつかの他の実施形態において、前記信号端子は前記第２電源端子であり、前記第３サブ回路は前記駆動トランジスタをダイオード接続に制御する。
ここで、前記駆動トランジスタを流れる動作電流は、次の公式を満たす。
Figure 0007025213000002
なお、ＩＬは前記駆動トランジスタを流れる動作電流を表し、ＶＧＳは前記駆動トランジスタのゲート・ソース間電圧を表し、Ｋは構造パラメータであり、ＶＥＥは前記第２電源端子の電圧を表し、ＶＤａｔａは前記データ信号端子Ｄａｔａの電圧を表し、Ｖｔｈは前記駆動トランジスタのスレショルド電圧を表し、Ｖｄｄは前記第１電源端子の電圧を表す。
前述したこの方法に関する任意の実施形態において、前記電子部品は発光部品を備え、前記発光部品は有機発光ダイオード（ＯＬＥＤ）を備えてもよい。
他の実施形態は以下の説明及び添付の図面により明らかであろう。
本明細書で開示するいくつかの実施形態をより明確に説明するために、以下では図面について簡単に説明する。以下の図面はいくつかの実施形態の例にすぎず、これらの図面を基にすれば他の実施形態の他の図面も当業者には明らかであろう。
本開示のいくつかの他の実施形態における電子回路の回路図である。 本開示のいくつかの実施形態における画素回路の回路図である。 本開示のいくつかの他の実施形態における画素回路の回路図である。 本開示の第１実施形態における画素回路の回路図である。 本開示の第２実施形態における画素回路の回路図である。 本開示の第３実施形態における画素回路の回路図である。 本開示の第４実施形態における画素回路の回路図である。 本開示の第５実施形態における画素回路の回路図である。 本開示の第６実施形態における画素回路の回路図である。 図２Ａに示す画素回路の時系列図である。 図２Ｂに示す画素回路の時系列図である。 本開示のいくつかの実施形態における画素回路の駆動方法を示すフローチャートである。
以下では、本明細書で開示する様々な実施形態の図面を参照しつつ、本開示の実施形態の技術案について明確かつ十分に説明する。
なお、ここで述べる実施形態が本開示のすべての実施形態ではなく、一部に過ぎないであることは明らかである。当業者であれば、ここで述べる本開示の実施形態に基づき、本開示の請求範囲にある他の実施形態を得ることができる。
第１の方面において、本開示は、電子部品を流れる動作電流が基本的に安定した状態を維持するように構成された電子回路を提供する。
図１Ａに示すように、電子回路は、駆動サブ回路と、第１サブ回路と、第２サブ回路と、第３サブ回路と、第４サブ回路と、第５サブ回路と、を備える。
駆動サブ回路は、第１端子と、第２端子と、第３端子と、を備え、第１端子は、第２ノードに結合され、第１端子から第２端子へ流れる電流は、第３端子からの信号によって制御され、駆動サブ回路は、第２端子を介して電子部品を駆動するように構成される。
第１サブ回路は、データ信号端子、スキャン信号端子及び第１ノードに結合され、スキャン信号端子の制御下でデータ信号端子から第１ノードへ信号を供給するように構成される。
第２サブ回路は、第１電源端子、第１制御信号端子及び第２ノードに結合され、第１制御信号端子の制御下で第１電源端子から第２ノードへ信号を供給するように構成される。
第３サブ回路は、スキャン信号端子、第２電源端子、駆動サブ回路の第２端子及び第３端子に結合され、スキャン信号端子及び第２電源端子を介して駆動サブ回路をダイオード接続又はソースフォロー接続に制御するように構成される。
第４サブ回路は、第１ノード及び第２ノードに結合され、第１ノードからの信号及び第２ノードからの信号の制御下で充電又は放電し、第１ノードがフローティング状態にあるときに、第１ノードと第２ノードとの間で安定した電位差を維持するように構成される。
第５サブ回路は、第２制御信号端子、第１ノード、駆動サブ回路の第２端子及び第３端子、並びに電子部品の第１端子に結合され、第１ノードを駆動サブ回路の第３端子と電気的に結合し、第２制御信号端子の制御下で駆動サブ回路の第２端子を電子部品と電気的に結合することで、駆動サブ回路を制御して電子部品を駆動するように構成される。
ここで、駆動サブ回路は、駆動トランジスタであってもよく、電子回路は、有機発光ダイオード（ＯＬＥＤ）等の発光部品に用いられる画素回路であっても、他のタイプの電子部品で用いられる回路であってもよい。特に限定しない。
以下では、前述した電子回路について、画素回路を例として詳しく説明する。
そこで、本開示の画素回路において、電子回路における前述した駆動サブ回路、第１サブ回路、第２サブ回路、第３サブ回路、第４サブ回路、第５サブ回路は、それぞれ駆動サブ回路、データ書込みサブ回路、電源電圧制御サブ回路、通電制御サブ回路、ストレージサブ回路及び発光制御サブ回路とする。
電子回路における、前述したスキャン信号端子、データ信号端子、第１制御信号端子、第２制御信号端子、第１電源端子、第２電源端子及び信号端子は、それぞれ画素回路における、スキャン信号端子（Ｓｃａｎ）、データ信号端子（Ｄａｔａ）、第１発光制御信号端子（ＥＭ１）、第２発光制御信号端子（ＥＭ２）、第１電源端子（ＶＤＤ）、第２電源端子（ＶＥＥ）及び信号端子（Ｉｎｔ）とする。
図１Ｂは、本開示のいくつかの実施形態における画素回路を示す。図１Ｂに示すように、画素回路は、データ書込みサブ回路１と、電源電圧制御サブ回路２と、通電制御サブ回路３と、ストレージサブ回路４と、発光制御サブ回路５と、駆動トランジスタＭ０と、発光部品Ｌと、を備える。ここで、サブ回路はモジュール式の設計であってもよく、モジュールと称してもよい。サブ回路は、一つ以上の部品を備える回路の一部であってもよいし、又は電子機器自体であってもよい。
データ書込みサブ回路１の第１端子はスキャン信号端子Ｓｃａｎと電気的に結合され、データ書込みサブ回路１の第２端子はデータ信号端子Ｄａｔａに電気的に結合され、データ書込みサブ回路１の第３端子は第１ノードＡに電気的に結合される。データ書込みサブ回路１は、スキャン信号端子Ｓｃａｎの制御下でデータ信号端子Ｄａｔａから第１ノードＡへ信号を供給するように構成される。電気的結合は、配線を介する等の直接的電気接続によっても、トランジスタ、キャパシタ等の間接電子部品によっても実現できる。
電源電圧制御サブ回路２の第１端子は第１発光制御信号端子ＥＭ１に電気的に結合され、電源電圧制御サブ回路２の第２端子は第１電源端子ＶＤＤに電気的に結合され、電源電圧制御サブ回路２の第３端子は第２ノードＢ及び駆動トランジスタＭ０のソース電極Ｓにそれぞれ電気的に結合される。電源電圧制御サブ回路２は、第１発光制御信号端子ＥＭ１の制御下で第１電源端子ＶＤＤから第２ノードＢへ信号を供給するように構成される。
通電制御サブ回路３の第１端子はイニシャル信号端子Ｉｎｔに電気的に結合され、通電制御サブ回路３の第２端子は第２電源端子ＶＥＥに電気的に結合され、通電制御サブ回路３の第３端子は駆動トランジスタＭ０のゲート電極Ｇに電気的に結合され、通電制御サブ回路３の第４端子は駆動トランジスタＭ０のドレイン電極Ｄに電気的に結合される。通電制御サブ回路３は、イニシャル信号端子Ｉｎｔ及び第２電源端子ＶＥＥを介してダイオード状態となるよう駆動トランジスタＭ０を制御するように構成される。
ストレージサブ回路４の第１端子は第１ノードＡに電気的に結合され、ストレージサブ回路４の第２端子は第２ノードＢに電気的に結合される。ストレージサブ回路４は、第１ノードＡからの信号及び第２ノードＢからの信号両方の制御下で充電又は放電し、第１ノードＡがフローティング状態にあるときに、第１ノードＡと第２ノードＢが安定した電位差を維持するように構成される。
発光制御サブ回路５の第１端子は第２発光制御信号端子ＥＭ２に電気的に結合され、発光制御サブ回路５の第２端子は第１ノードＡに電気的に結合され、発光制御サブ回路５の第３端子は駆動トランジスタＭ０のゲート電極Ｇに電気的に結合され、発光制御サブ回路５の第４端子は駆動トランジスタＭ０のドレイン電極Ｄに電気的に結合され、発光制御サブ回路５の第５端子は発光部品Ｌの第１端子に電気的に結合され、ここで、発光部品Ｌの第２端子は第２電源端子ＶＥＥに電気的に結合される。
発光制御サブ回路５は、第１ノードＡを駆動トランジスタＭ０のゲート電極Ｇに電気的に結合し、第２発光制御信号端子ＥＭ２の制御下で駆動トランジスタＭ０のドレイン電極Ｄを発光部品Ｌに電気的に結合することで、駆動トランジスタＭ０を制御して発光部品Ｌを駆動し発光させるように構成される。
前述した画素回路に関する実施形態において、画素回路は、データ書込みサブ回路と、電源電圧制御サブ回路と、通電制御サブ回路と、ストレージサブ回路と、発光制御サブ回路と、駆動トランジスタと、発光部品と、を備える。
データ書込みサブ回路は、スキャン信号端子の制御下でデータ信号端子から第１ノードへ信号を供給するように構成される。電源電圧制御サブ回路は、第１発光制御信号端子の制御下で第１電源端子から第２ノードへ信号を供給するように構成される。通電制御サブ回路は、イニシャル信号端子及び第２電源端子を介してダイオード状態となるよう駆動トランジスタを制御するように構成される。ストレージサブ回路は、第１ノードからの信号及び第２ノードからの信号の共通制御下で充電又は放電し、第１ノードがフローティング状態にあるときに、第１ノードと第２ノードとの間で安定した電位差を維持するように構成される。発光制御サブ回路は、第１ノードを駆動トランジスタのゲート電極に電気的に結合し、駆動トランジスタのドレイン電極を発光部品に電気的に結合することで、駆動トランジスタを制御して発光部品を駆動し発光させるように構成される。
前述した画素回路において、上記５つのサブ回路及び駆動トランジスタを調整することで、発光部品を駆動して発光させる画素回路内の駆動トランジスタの動作電流は、駆動トランジスタのスレショルド電圧及び第１電源端子の電圧でなく、データ信号端子の電圧及びイニシャル信号端子の電圧のみに関係することが可能であってもよい。このため、駆動トランジスタのスレショルド電圧の影響及びＩＲ Ｄｒｏｐが発光部品を流れる動作電流に対しての影響が回避され、これにより、発光部品を駆動する動作電流は安定した状態を維持できる。こうして、表示装置の表示領域における画像の輝度均一性が改善される。
前述した画素回路に係るいくつかの実施形態において、図１Ｂに示すように、駆動トランジスタＭ０はＰ型トランジスタであってもよい。Ｐ型トランジスタのスレショルド電圧Ｖｔｈは一般的に負値であることから、駆動トランジスタＭ０の正常な作動を確保するため、第１電源端子ＶＤＤにおける電圧は一般的に正値に設定され、第２電源端子ＶＥＥにおける電圧は一般的にグラウンド（ゼロ）又は負値に設定される。
画素回路に係るいくつかの実施形態において、第１電源端子ＶＤＤの電圧は、第２電源端子ＶＥＥの電圧及びイニシャル信号端子の電圧Ｖｉｎｔよりも大きい。さらに、第１電源端子ＶＤＤの電圧（Ｖｄｄ）及びイニシャル信号端子の電圧Ｖｉｎｔは、Ｖｄｄ＞ＶＩｎｔ－Ｖｔｈを満たしてもよい。
前述した画素回路において、発光部品は、駆動トランジスタがサチュレーションモードのときに電流を印加すると発光するＯＬＥＤであってもよい。
画素回路に係るいくつかの他の実施形態において、図１Ｃに示すように、通電制御サブ回路３は、第１通電制御副部３１及び第２通電制御副部３２を備えてもよい。
第１通電制御副部３１の第１端子はスキャン信号端子Ｓｃａｎに電気的に結合され、第１通電制御副部３１の第２端子はイニシャル信号端子Ｉｎｔに電気的に結合され、第１通電制御副部３１の第３端子は駆動トランジスタＭ０のゲート電極Ｇに電気的に結合される。第１通電制御副部３１は、スキャン信号端子Ｓｃａｎの制御下でイニシャル信号端子Ｉｎｔから駆動トランジスタＭ０のゲート電極Ｇへ信号を供給するように構成される。
第２通電制御副部３２の第１端子はスキャン信号端子Ｓｃａｎに電気的に結合され、第２通電制御副部３２の第２端子は第２電源端子ＶＥＥに電気的に結合され、第２通電制御副部３２の第３端子は駆動トランジスタＭ０のドレイン電極Ｄに電気的に結合される。第２通電制御副部３２は、スキャン信号端子Ｓｃａｎの制御下で第２電源端子ＶＥＥから駆動トランジスタＭ０のドレイン電極Ｄへ信号を供給するように構成される。
以下では、本開示のいくつかの実施形態における画素回路についてより詳しく説明する。なお、これらの具体的な実施形態又は実施態様は例示のためのものに過ぎず、本開示の範囲を限定するものではない。
例えば、図２Ａ～２Ｄに示す画素回路の様々な実施形態において、第１通電制御副部３１は第１スイッチトランジスタＭ１を備えてもよい。
第１スイッチトランジスタＭ１のゲート電極はスキャン信号端子Ｓｃａｎに電気的に結合され、第１スイッチトランジスタＭ１のソース電極はイニシャル信号端子Ｉｎｔに電気的に結合され、第１スイッチトランジスタＭ１のドレイン電極は駆動トランジスタＭ０のゲート電極Ｇに電気的に結合される。
図２Ａ及び図２Ｃに示す画素回路に係るいくつかの具体的な実施態様において、第１スイッチトランジスタＭ１はＰ型スイッチトランジスタであってもよい。或いは、図２Ｂ及び図２Ｄに示す画素回路に係るいくつかの他の具体的な実施態様において、第１スイッチトランジスタＭ１はＮ型トランジスタであってもよい。ここでは特に限定しない。
具体的な実施態様において、本開示の前述した実施形態における画素回路では、第１スイッチトランジスタＭ１は、スキャン信号端子ＳＣＡＮの制御下で通電状態にあるときに、イニシャル信号端子Ｉｎｔから駆動トランジスタＭ０のゲート電極Ｇへ信号を供給するように構成されてもよい。
なお、前述した具体的な実施形態は本開示のいくつかの実施形態における画素回路の第１通電制御副部の具体的な構造を説明するための例に過ぎない。実際に実装する際、第１通電制御副部の具体的な構造は前述したものに限らず、当業者が理解可能な他の構造を用いてもよい。ここでは特に限定しない。
具体的には、図２Ａ～２Ｄに示す画素回路の様々な実施形態において、第２通電制御副部３２は第２スイッチトランジスタＭ２を備えてもよい。
第２スイッチトランジスタＭ２のゲート電極はスキャン信号端子Ｓｃａｎに電気的に結合され、第２スイッチトランジスタＭ２のソース電極は第２電源端子ＶＥＥに電気的に結合され、第２スイッチトランジスタＭ２のドレイン電極は駆動トランジスタＭ０のドレイン電極Ｄに電気的に結合される。
図２Ａ及び図２Ｃに示す画素回路に係るいくつかの具体的な実施態様において、第２スイッチトランジスタＭ２はＰ型スイッチトランジスタであってもよい。或いは、図２Ｂ及び図２Ｄに示す画素回路に係るいくつかの他の具体的な実施態様において、第２スイッチトランジスタＭ２はＮ型トランジスタであってもよい。ここでは特に限定しない。
いくつかの具体的な実施態様において、本開示のいくつかの実施形態における画素回路において、第２スイッチトランジスタＭ２は、スキャン信号端子ＳＣＡＮの制御下で通電状態にあるときに、第２電源端子ＶＥＥから駆動トランジスタＭ０のドレイン電極Ｄへ信号を供給するように構成される。
第１通電制御副部３１が第１スイッチトランジスタＭ１を備え、第２通電制御副部３２が第２スイッチトランジスタＭ２を備える、図２Ａ～２Ｄのいずれに示す画素回路の実施形態においても、スキャン信号端子ＳＣＡＮからの信号が第１スイッチトランジスタＭ１及び第２スイッチトランジスタＭ２をターンオンすると、駆動トランジスタＭ０のゲート電極Ｇがイニシャル信号端子Ｉｎｔと通電性を持ち、駆動トランジスタＭ０のドレイン電極Ｄが第２電源端子ＶＥＥと通電性を持つため、駆動トランジスタＭ０のソースフォロー接続が実現される。なお、駆動トランジスタＭ０のソースフォロー接続を確実にするため、ＶＩｎｔ＜ＶＥＥであることが求められる。
ここでは上記のような構成とすることで、スキャン信号端子ＳＣＡＮ、イニシャル信号端子Ｉｎｔ及び第２電源端子ＶＥＥの制御下で駆動トランジスタＭ０のソースフォロー接続が基本的に実現されるため、駆動トランジスタＭ０のスレショルド電圧（Ｖｔｈ）が補償されて、駆動トランジスタＭ０を流れる動作電流は駆動トランジスタＭ０のスレショルド電圧（Ｖｔｈ）の影響を受けなくなり、基本的に安定する。
なお、図２Ａ～２Ｄに示す画素回路の上記実施形態のほか、他の実施形態も可能である。
一実施形態において、図２Ｅに示すように、第２スイッチトランジスタＭ２の回路図は図２Ａ～２Ｄに示す実施形態と基本的に同一である（即ち、第２スイッチトランジスタＭ２のゲート電極はスキャン信号端子Ｓｃａｎに電気的に結合され、第２スイッチトランジスタＭ２のソース電極は第２電源端子ＶＥＥに電気的に結合され、第２スイッチトランジスタＭ２のドレイン電極は駆動トランジスタＭ０のドレイン電極Ｄに電気的に結合される）。第１スイッチトランジスタＭ１の回路図は、第２電源端子ＶＥＥに電気的に結合する第１スイッチトランジスタＭ１のソース電極を有する点で図２Ａ～２Ｄに示す実施形態と異なるが、他の接続は基本的に同一である（即ち、第１スイッチトランジスタＭ１のゲート電極はスキャン信号端子Ｓｃａｎに電気的に結合され、第１スイッチトランジスタＭ１のドレイン電極は駆動トランジスタＭ０のゲート電極Ｇに電気的に結合される）。
図２Ｆに示す他の実施形態において、第２スイッチトランジスタＭ２の回路図は図２Ａ～２Ｄに示す実施形態と基本的に同一である（即ち、第２スイッチトランジスタＭ２のゲート電極はスキャン信号端子Ｓｃａｎに電気的に結合され、第２スイッチトランジスタＭ２のソース電極は第２電源端子ＶＥＥに電気的に結合され、第２スイッチトランジスタＭ２のドレイン電極は駆動トランジスタＭ０のドレイン電極Ｄに電気的に結合される）。第１スイッチトランジスタＭ１の回路図は、第２スイッチトランジスタＭ２のソース電極に電気的に結合する第１スイッチトランジスタＭ１のソース電極を有する点で図２Ａ～２Ｄに示す実施形態と異なるが、他の接続は基本的に同一である（即ち、第１スイッチトランジスタＭ１のゲート電極はスキャン信号端子Ｓｃａｎに電気的に結合され、第１スイッチトランジスタＭ１のドレイン電極は駆動トランジスタＭ０のゲート電極Ｇに電気的に結合される）。
前述した両実施形態において、並びに図２Ｅ及び図２Ｆに示すように、第１スイッチトランジスタＭ１のソース電極は第２電源端子ＶＥＥに電気的に結合される。このため、スキャン信号端子ＳＣＡＮが第１スイッチトランジスタＭ１及び第２スイッチトランジスタＭ２をターンオンすると、駆動トランジスタＭ０のゲート電極Ｇが第１スイッチトランジスタＭ１を介して第２電源端子ＶＥＥに電気的に結合され、駆動トランジスタＭ０のドレイン電極Ｄが第２スイッチトランジスタＭ２を介してさらに第２電源端子ＶＥＥと電気的に結合されるため、駆動トランジスタＭ０のゲート電極Ｇとドレイン電極Ｄとが接続されたことに相当する。
ここでは上記のような構成とすることで、スキャン信号端子ＳＣＡＮ及び第２電源端子ＶＥＥの制御下で駆動トランジスタＭ０のダイオード接続が基本的に実現されるため、駆動トランジスタＭ０のスレショルド電圧（Ｖｔｈ）が補償されて、駆動トランジスタＭ０を流れる動作電流は駆動トランジスタＭ０のスレショルド電圧（Ｖｔｈ）の影響を受けなくなり、基本的に安定する。
なお、前述した具体的な実施形態は、本開示のいくつかの実施形態における画素回路の第２通電制御副部の具体的な構造を説明するための例に過ぎない。実際に実装する際、第２通電制御副部の具体的な構造は前述したものに限らず、当業者が理解可能な他の構造を用いてもよい。ここでは特に限定しない。
図２Ａ～図２Ｆに示す画素回路の様々な実施形態では、いくつかの実施態様においてデータ書込みサブ回路１は第３スイッチトランジスタＭ３を備えてもよい。
第３スイッチトランジスタＭ３のゲート電極はスキャン信号端子Ｓｃａｎに電気的に結合され、第３スイッチトランジスタＭ３のソース電極はデータ信号端子Ｄａｔａに電気的に結合され、第３スイッチトランジスタＭ３のドレイン電極は第１ノードＡに電気的に結合される。
図２Ａ及び図２Ｃに示す画素回路に係るいくつかの具体的な実施態様において、第３スイッチトランジスタＭ３はＰ型スイッチトランジスタであってもよい。或いは、図２Ｂ及び図２Ｄに示す画素回路に係るいくつかの他の具体的な実施形態において、第３スイッチトランジスタＭ３はＮ型スイッチトランジスタであってもよい。ここでは特に限定しない。
いくつかの具体的な実施態様において、本開示のいくつかの実施形態の画素回路では、第３スイッチトランジスタは、スキャン信号端子の制御下で通電状態にあるときに、データ信号端子から第１ノードへ信号を供給するように構成されてもよい。
なお、前述した具体的な実施形態は本開示のいくつかの実施形態における画素回路のデータ書込みサブ回路の具体的な構造を説明するための例に過ぎない。実際に実装する際、データ書込みサブ回路の具体的な構造は前述したものに限らず、当業者が理解可能な他の構造を用いてもよい。ここでは特に限定しない。
いくつかの具体的な実施態様において、図２Ａ～２Ｆに示す画素回路では、電源電圧制御サブ回路２は第４スイッチトランジスタＭ４を備えてもよい。
第４スイッチトランジスタＭ４のゲート電極は第１発光制御信号端子ＥＭ１に電気的に結合され、第４スイッチトランジスタＭ４のソース電極は第１電源端子ＶＤＤに電気的に結合され、第４スイッチトランジスタＭ４のドレイン電極は第２ノードＢに電気的に結合される。
図２Ａ及び図２Ｄに示す画素回路に係るいくつかの具体的な実施態様において、第４スイッチトランジスタＭ４はＰ型スイッチトランジスタであってもよい。或いは、図２Ｂ及び図２Ｃに示す画素回路に係るいくつかの他の具体的な実施形態において、第４スイッチトランジスタＭ４はＮ型スイッチトランジスタであってもよい。ここでは特に限定しない。
画素回路に係るいくつかの具体的な実施態様において、第４スイッチトランジスタは、第１発光制御信号端子の制御下で通電状態にあるときに、第１電源端子から第２ノードへ信号を供給するように構成されてもよい。
なお、前述した具体的な実施形態は、本開示のいくつかの実施形態における画素回路の電源電圧制御サブ回路の具体的な構造を説明するための例に過ぎない。実際に実装する際、電源電圧制御サブ回路の具体的な構造は前述したものに限らず、当業者が理解可能な他の構造を用いてもよい。ここでは特に限定しない。
例えば、図２Ａ～２Ｄに示す画素回路の様々な実施形態において、発光制御サブ回路５は第５スイッチトランジスタＭ５及び第６スイッチトランジスタＭ６を具体的に備えてもよい。
第５スイッチトランジスタＭ５のゲート電極は第２発光制御信号端子ＥＭ２に電気的に結合され、第５スイッチトランジスタＭ５のソース電極は第１ノードＡに電気的に結合され、第５スイッチトランジスタＭ５のドレイン電極は駆動トランジスタＭ０のゲート電極Ｇに電気的に結合される。
第６スイッチトランジスタＭ６のゲート電極は第２発光制御信号端子ＥＭ２に電気的に結合され、第６スイッチトランジスタＭ６のソース電極は駆動トランジスタＭ０のドレイン電極Ｄに電気的に結合され、第６スイッチトランジスタＭ６のドレイン電極は発光部品Ｌの第１端子に電気的に結合される。
図２Ａ及び図２Ｄに示す画素回路に係るいくつかの具体的な実施態様において、第５スイッチトランジスタＭ５及び第６スイッチトランジスタＭ６はＰ型トランジスタであってもよい。或いは、図２Ｂ及び図２Ｃに示す画素回路に係るいくつかの他の具体的な実施態様において、第５スイッチトランジスタＭ５及び第６スイッチトランジスタＭ６はＮ型トランジスタであってもよい。ここでは特に限定しない。
いくつかの具体的な実施態様において、第５スイッチトランジスタは、第２発光制御信号端子の制御下で第５スイッチトランジスタが通電状態にあるときに、第１ノードを第２ノードに電気的に結合して第１ノードから第２ノードへ信号を供給することで、少なくとも駆動トランジスタのスレショルド電圧及び第１電源端子の電圧を駆動トランジスタのゲート電極へ供給するように構成されてもよい。
第６スイッチトランジスタは、第２発光制御信号端子の制御下で通電状態にあるときに、駆動トランジスタのドレイン電極を発光部品に電気的に結合させて、駆動トランジスタを制御して発光部品を駆動し発光させるように構成されてもよい。
なお、前述した具体的な実施形態は、本開示のいくつかの実施形態における画素回路の発光制御サブ回路の具体的な構造を説明するための例に過ぎない。実際に実装する際、発光制御サブ回路の具体的な構造は前述したものに限らず、当業者が理解可能な他の構造を用いてもよい。ここでは特に限定しない。
図２Ａ～２Ｆに示す画素回路に係るいくつかの実施態様において、ストレージサブ回路４はキャパシタＣを備えてもよい。
キャパシタＣの第１端子は第１ノードＡに電気的に結合され、キャパシタＣの第２端子は第２ノードＢに電気的に結合される。
画素回路に関する具体的な実施態様において、キャパシタは、第１ノードからの信号と第２ノードからの信号の共通制御下で充電し、第１ノードからの信号と第２ノードからの信号の共通制御下で放電し、第１ノードがフローティング状態にあるときに、第１ノードと第２ノードとの間の安定した電位差を維持して、駆動トランジスタのスレショルド電圧Ｖｔｈ及び第１電源端子の電圧Ｖｄｄを第１ノードに記憶できるように構成される。
なお、前述した具体的な実施形態は画素回路におけるストレージサブ回路の具体的な構造を説明するための例に過ぎない。実際に実装する際、ストレージサブ回路の具体的な構造は前述したものに限らず、当業者が理解可能な他の構造を用いてもよい。ここでは特に限定しない。
前述した画素回路に係るいくつかの実施形態においては、図２Ａに示すように、すべてのスイッチトランジスタはＰ型トランジスタであってもよい。いくつかの他の実施形態においては、例えば図２Ｂに示すように、すべてのスイッチトランジスタはＮ型トランジスタであってもよい。ここでは特に限定しない。
例えば、駆動トランジスタＭ０としてＰ型トランジスタを選択する場合、図２Ａに示すように、すべてのスイッチトランジスタはＰ型トランジスタを選択することができる。これにより、画素回路の製造工程を簡略化できる。
Ｐ型スイッチトランジスタは、高電位の印加時において（即ち、高電圧において）ＯＦＦであり、低電位の印加時において（即ち、低電圧において）ＯＮである。反対に、Ｎ型スイッチトランジスタは、高電位の印加時において（即ち、高電圧において）ＯＮであり、低電位の印加時において（即ち、低電圧において）ＯＦＦである。このように、Ｐ型トランジスタ又はＮ型トランジスタの異なる選択に対応して、制御電圧を適宜選択することができる。
駆動トランジスタ及びスイッチトランジスタは、薄膜トランジスタ（ＴＦＴ）であっても、金属酸化物半導体（ＭＯＳ）であってもよく、ここでは限定しない。
いくつかの実施態様において、スイッチトランジスタのタイプ及び信号端子の信号によっては、これらスイッチトランジスタのソース電極とドレイン電極の機能に互換性があってもよいため、ここでは具体的に区別しない。以下に説明する例においては、駆動トランジスタ及びスイッチトランジスタの両方とも薄膜トランジスタとする。
以下では、図２Ａ及び図２Ｂに示す画素回路を例とし、時系列図を参照しながら、いくつかの実施形態における画素回路の作動過程について詳しく述べる。
以下の説明において、１は高電位を表し、０は低電位を表す。また、１及び０は論理電位であり、本開示のいくつかの実施形態の具体的な作動過程をよりよく説明するために設けるものである。したがって、「１」及び「０」という番号は、必ずしも各スイッチトランジスタのゲート電極に印加される実際の電位であるとは限らない。
実施形態１
図２Ａに示すように、駆動トランジスタＭ０はＰ型トランジスタであり、すべてのスイッチトランジスタはＰ型トランジスタである。このため、各スイッチトランジスタは、高電位の印加時にＯＦＦであり、低電位の印加時にＯＮである。対応する入力時系列図を図３Ａに示す。
具体的には、以下において、図３Ａの入力時系列図に示す４つのステージＴ１、Ｔ２、Ｔ３及びＴ４を例として用いる。
Ｔ１ステージにおいて、Ｓｃａｎ＝０、ＥＭ１＝０、ＥＭ２＝１とする。
Ｓｃａｎ＝０であるため、第１スイッチトランジスタＭ１、第２スイッチトランジスタＭ２及び第３スイッチトランジスタＭ３はすべてＯＮであり、ＥＭ１＝０であるため、第４スイッチトランジスタＭ４はＯＮであり、ＥＭ２＝１であるため、第５スイッチトランジスタＭ５及び第６スイッチトランジスタＭ６は両方ともＯＦＦである。
ＯＮである第３スイッチトランジスタＭ３は、データ信号端子Ｄａｔａの電圧ＶＤａｔａを第１ノードＡ、即ち、キャパシタＣの第１端子に供給するため、キャパシタＣの第１端子の電圧はＶＤａｔａである。
ＯＮである第４スイッチトランジスタＭ４は、第１電源端子ＶＤＤの電圧Ｖｄｄを第２ノードＢ、即ち、駆動トランジスタＭ０のソース電極Ｓ及びキャパシタＣの第２端子に供給するため、キャパシタＣの第２端子の電圧はＶｄｄである。
ＯＮである第１スイッチトランジスタＭ１は、イニシャル信号端子Ｉｎｔの電圧ＶＩｎｔを駆動トランジスタＭ０のゲート電極Ｇに供給する。
ＯＮである第２スイッチトランジスタＭ２は、第２電源端子ＶＥＥの電圧Ｖｅｅを駆動トランジスタＭ０のドレイン電極Ｄに供給して駆動トランジスタＭ０をダイオード状態に制御することで、駆動トランジスタＭ０のソース電極からドレイン電極へ流れる電流を確実に安定させる。
しかし、第６スイッチトランジスタＭ６がＯＦＦであるため、発光部品Ｌは発光しない。
Ｔ２ステージにおいて、Ｓｃａｎ＝０、ＥＭ１＝１、ＥＭ２＝１とする。
Ｓｃａｎ＝０であるため、第１スイッチトランジスタＭ１、第２スイッチトランジスタＭ２及び第３スイッチトランジスタＭ３はすべてＯＮであり、ＥＭ２＝１であるため、第５スイッチトランジスタＭ５及び第６スイッチトランジスタＭ６は両方ともＯＦＦであり、ＥＭ１＝１であるため、第４スイッチトランジスタＭ４はＯＦＦである。
ＯＮである第３スイッチトランジスタＭ３は、データ信号端子Ｄａｔａの電圧ＶＤａｔａを第１ノードＡ、即ち、キャパシタＣの第１端子に供給するため、キャパシタＣの第１端子の電圧はＶＤａｔａである。
ＯＦＦである第４スイッチトランジスタＭ４は第１電源端子ＶＤＤを第２ノードＢから切断するため、第２ノードＢはフローティング状態にある。
ＯＮである第１スイッチトランジスタＭ１は、イニシャル信号端子Ｉｎｔの電圧を駆動トランジスタＭ０のゲート電極Ｇに供給する。
ＯＮである第２スイッチトランジスタＭ２は、第２電源端子ＶＥＥの電圧Ｖｅｅを駆動トランジスタＭ０のドレイン電極Ｄに供給して駆動トランジスタＭ０をダイオード状態に制御する。
駆動トランジスタＭ０のゲート・ソース間電圧はそのスレショルド電圧Ｖｔｈより大きいため、駆動トランジスタＭ０はＯＮになる。駆動トランジスタＭ０がダイオード状態にあるため、キャパシタＣは、第２ノードＢの電圧、即ち、キャパシタＣの第２端子の電圧がＶＩｎｔ－Ｖｔｈとなり、駆動トランジスタＭ０がＯＦＦであり、キャパシタＣが放電を停止するまで、駆動トランジスタＭ０を介して放電する。したがって、キャパシタＣの２つの端子間の電位差はＶＤａｔａ－ＶＩｎｔ＋Ｖｔｈである。
Ｔ３ステージでは、その期間の前半において、Ｓｃａｎ＝１、ＥＭ１＝１、ＥＭ２＝１とする。
Ｓｃａｎ＝１であるため、第１スイッチトランジスタＭ１、第２スイッチトランジスタＭ２及び第３スイッチトランジスタＭ３はすべてＯＦＦであり、ＥＭ＝１であるため、第４スイッチトランジスタはＯＦＦであり、ＥＭ２＝１であるため、第５スイッチトランジスタ及び第６スイッチトランジスタは両方ともＯＦＦである。
Ｔ３ステージでは、その期間の後半において、Ｓｃａｎ＝１、ＥＭ１＝０、ＥＭ２＝１とする。
Ｓｃａｎ＝１であるため、第１スイッチトランジスタＭ１、第２スイッチトランジスタＭ２及び第３スイッチトランジスタＭ３はすべてＯＦＦであり、ＥＭ２＝１であるため、第５スイッチトランジスタＭ５及び第６スイッチトランジスタＭ６は両方ともＯＦＦであり、ＥＭ１＝０であるため、第４スイッチトランジスタＭ４はＯＮである。
ＯＮである第４スイッチトランジスタＭ４は、第１電源端子ＶＤＤの電圧Ｖｄｄを第２ノードＢに供給するため、第２ノードＢの電圧、即ち、キャパシタの第２端子の電圧はＶｄｄである。
ＯＦＦである第３スイッチトランジスタＭ３はデータ信号端子Ｄａｔａを第１ノードＡから切断するため、第１ノードＡはフローティング状態にある。
第１ノードＡはフローティング状態にあるため、キャパシタ結合の原則に基づき、キャパシタの２つの端子間の電位差をＶＤａｔａ－ＶＩｎｔ＋Ｖｔｈに維持するため、キャパシタＣの第１端子の電圧はＶＤａｔａからＶＤａｔａ＋Ｖｄｄ－ＶＩｎｔ＋Ｖ0ｔｈへと急変する。
Ｔ４ステージにおいて、Ｓｃａｎ＝１、ＥＭ１＝０、ＥＭ２＝０とする。
Ｓｃａｎ＝１であるため、第１スイッチトランジスタＭ１、第２スイッチトランジスタＭ２及び第３スイッチトランジスタＭ３はすべてＯＦＦであり、ＥＭ２＝０であるため、第５スイッチトランジスタＭ５及び第６スイッチトランジスタＭ６は両方ともＯＮであり、ＥＭ１＝０であるため、第４スイッチトランジスタＭ４はＯＮである。
ＯＮである第５スイッチトランジスタは、第１ノードＡの電圧、即ち、キャパシタの第１端子の電圧ＶＤａｔａ＋Ｖｄｄ－ＶＩｎｔ＋Ｖｔｈを第２ノードＢに供給するため、駆動トランジスタＭ０のゲート電極Ｇの電圧はＶＤａｔａ＋Ｖｄｄ－ＶＩｎｔ＋Ｖｔｈである。
ＯＮである第４スイッチトランジスタＭ４は、第１電源端子ＶＤＤの電圧Ｖｄｄを第２ノードＢに供給するため、駆動トランジスタＭ０のソース電極Ｄの電圧はＶｄｄである。
駆動トランジスタＭ０はサチュレーション状態にあるため、サチュレーション状態にある電流の特性に基づき、駆動トランジスタＭ０を流れる動作電流ＩLは以下の式を満たすことが分かる。
Figure 0007025213000003
ここで、ＶＧＳは駆動トランジスタＭ０のゲート・ソース間電圧を表し、Ｋは構造パラメータである。Ｋの値は同一の構造において相対的に安定しているため、定数値として扱ってもよい。
上記公式から、駆動トランジスタＭ０がサチュレーション状態にあるとき、電流は、イニシャル信号端子Ｉｎｔの電圧ＶＩｎｔ及びデータ信号端子Ｄａｔａの電圧ＶＤａｔａのみに関係し、駆動トランジスタＭ０のスレショルド電圧Ｖｔｈ及び第１電源端子ＶＤＤの電圧Ｖｄｄとは無関係であることが分かる。
このため、駆動トランジスタＭ０の製造工程及び／又は長期作動に起因するスレショルド電圧Ｖｔｈのドリフトに関する問題、並びに発光部品を流れる電流におけるＩＲ Ｄｒｏｐの影響が効果的に解決される。こうして発光部品Ｌの動作電流の安定が維持されることで、発光部品Ｌの正常な機能が確保される。
実施形態２
図２Ｂに示すように、駆動トランジスタＭ０はＰ型トランジスタであり、すべてのスイッチトランジスタはＮ型スイッチトランジスタであってもよい。各スイッチトランジスタは、高電位の印加時にＯＮであり、低電位の印加時にＯＦＦである。対応する入力時系列図を図３Ｂに示す。
具体的には、図３Ｂに示す入力時系列図における４つのステージＴ１、Ｔ２、Ｔ３及びＴ４を用いて詳しく説明する。
Ｔ１ステージにおいて、Ｓｃａｎ＝１、ＥＭ１＝１、ＥＭ２＝０とする。
Ｓｃａｎ＝１であるため、第１スイッチトランジスタＭ１、第２スイッチトランジスタＭ２及び第３スイッチトランジスタＭ３はすべてＯＮであり、ＥＭ１＝１であるため、第４スイッチトランジスタＭ４はＯＮであり、ＥＭ２＝０であるため、第５スイッチトランジスタＭ５及び第６スイッチトランジスタＭ６は両方ともＯＦＦである。
ＯＮである第３スイッチトランジスタＭ３は、データ信号端子Ｄａｔａの電圧ＶＤａｔａを第１ノードＡ、即ち、キャパシタＣの第１端子に供給するため、キャパシタＣの第１端子の電圧はＶＤａｔａである。
ＯＮである第４スイッチトランジスタＭ４は、第１電源端子ＶＤＤの電圧Ｖｄｄを第２ノードＢ、即ち、駆動トランジスタＭ０のソース電極Ｓ及びキャパシタＣの第２端子に供給するため、キャパシタＣの第２端子の電圧はＶｄｄである。
ＯＮである第１スイッチトランジスタＭ１は、イニシャル信号端子Ｉｎｔの電圧ＶＩｎｔを駆動トランジスタＭ０のゲート電極Ｇに供給する。
ＯＮである第２スイッチトランジスタＭ２は、第２電源端子ＶＥＥの電圧Ｖｅｅを駆動トランジスタＭ０のドレイン電極Ｄに供給して駆動トランジスタＭ０をダイオード状態に制御することで、そのソース電極からそのドレイン電極へ流れる電流を安定させる。
しかし、第６スイッチトランジスタＭ６がＯＦＦであるため、発光部品Ｌは発光しない。
Ｔ２ステージにおいて、Ｓｃａｎ＝１、ＥＭ１＝０、ＥＭ２＝０とする。
Ｓｃａｎ＝１であるため、第１スイッチトランジスタＭ１、第２スイッチトランジスタＭ２及び第３スイッチトランジスタＭ３はすべてＯＮであり、ＥＭ２＝０であるため、第５スイッチトランジスタＭ５及び第６スイッチトランジスタＭ６は両方ともＯＦＦであり、ＥＭ１＝０であるため、第４スイッチトランジスタＭ４はＯＦＦである。
ＯＮである第３スイッチトランジスタＭ３は、データ信号端子Ｄａｔａの電圧ＶＤａｔａを第１ノードＡ、即ち、キャパシタＣの第１端子に供給するため、キャパシタＣの第１端子の電圧はＶＤａｔａである。
ＯＦＦである第４スイッチトランジスタＭ４は第１電源端子ＶＤＤを第２ノードＢから切断するため、第２ノードＢはフローティング状態にある。
ＯＮである第１スイッチトランジスタＭ１は、イニシャル信号端子Ｉｎｔの電圧ＶＩｎｔを駆動トランジスタＭ０のゲート電極Ｇに供給する。
ＯＮである第２スイッチトランジスタＭ２は、第２電源端子ＶＥＥの電圧Ｖｅｅを駆動トランジスタＭ０のドレイン電極Ｄに供給して駆動トランジスタＭ０をダイオード状態に制御する。
駆動トランジスタＭ０のゲート・ソース間電圧はそのスレショルド電圧Ｖｔｈより大きいため、駆動トランジスタＭ０はＯＮになる。駆動トランジスタＭ０がダイオード状態にあるため、キャパシタＣは、第２ノードＢの電圧、即ち、キャパシタの第２端子の電圧がＶＩｎｔ－Ｖｔｈとなり、駆動トランジスタＭ０がＯＦＦであり、キャパシタＣが放電を停止するまで、駆動トランジスタＭ０を介して放電する。したがって、キャパシタの２つの端子間の電位差はＶＤａｔａ－ＶＩｎｔ＋Ｖｔｈである。
Ｔ３ステージ及びその期間の前半において、Ｓｃａｎ＝０、ＥＭ１＝０、ＥＭ２＝０とする。
Ｓｃａｎ＝０であるため、第１スイッチトランジスタＭ１、第２スイッチトランジスタＭ２及び第３スイッチトランジスタＭ３はすべてＯＦＦであり、ＥＭ１＝０であるため、第４スイッチトランジスタＭ４はＯＦＦであり、ＥＭ２＝０であるため、第５スイッチトランジスタＭ５及び第６スイッチトランジスタＭ６は両方ともＯＦＦである。
Ｔ３ステージ及びその期間の後半において、Ｓｃａｎ＝０、ＥＭ１＝１、ＥＭ２＝０とする。
Ｓｃａｎ＝０であるため、第１スイッチトランジスタＭ１、第２スイッチトランジスタＭ２及び第３スイッチトランジスタＭ３はすべてＯＦＦであり、ＥＭ２＝０であるため、第５スイッチトランジスタＭ５及び第６スイッチトランジスタＭ６は両方ともＯＦＦであり、ＥＭ１＝１であるため、第４スイッチトランジスタＭ４はＯＮである。
ＯＮである第４スイッチトランジスタＭ４は、第１電源端子ＶＤＤの電圧Ｖｄｄを第２ノードＢに供給するため、第２ノードＢの電圧、即ち、キャパシタの第２端子の電圧はＶｄｄである。
ＯＦＦである第３スイッチトランジスタＭ３はデータ信号端子Ｄａｔａを第１ノードＡから切断するため、第１ノードＡはフローティング状態にある。
第１ノードＡはフローティング状態にあるため、キャパシタ結合の原則に基づき、キャパシタの２つの端子間の電位差をＶＤａｔａ－ＶＩｎｔ＋Ｖｔｈに維持するため、キャパシタＣの第１端子の電圧はＶＤａｔａからＶＤａｔａ＋Ｖｄｄ－ＶＩｎｔ＋Ｖｔｈへと急変する。
Ｔ４ステージにおいて、Ｓｃａｎ＝０、ＥＭ１＝１、ＥＭ２＝１とする。
Ｓｃａｎ＝０であるため、第１スイッチトランジスタＭ１、第２スイッチトランジスタＭ２及び第３スイッチトランジスタＭ３はすべてＯＦＦであり、ＥＭ２＝１であるため、第５スイッチトランジスタＭ５及び第６スイッチトランジスタＭ６は両方ともＯＮであり、ＥＭ１＝１であるため、第４スイッチトランジスタＭ４はＯＮである。
ＯＮである第５スイッチトランジスタＭ５は、第１ノードＡの電圧、即ち、キャパシタの第１端子の電圧ＶＤａｔａ＋Ｖｄｄ－ＶＩｎｔ＋Ｖｔｈを第２ノードＢに供給するため、駆動トランジスタＭ０のゲート電極Ｇの電圧はＶＤａｔａ＋Ｖｄｄ－ＶＩｎｔ＋Ｖｔｈである。
ＯＮである第４スイッチトランジスタＭ４は、第１電源端子ＶＤＤの電圧Ｖｄｄを第２ノードＢに供給するため、駆動トランジスタＭ０のソース電極Ｓの電圧はＶｄｄである。
駆動トランジスタＭ０はサチュレーション状態にあるため、サチュレーション状態にある電流の特性に基づき、駆動トランジスタを流れる動作電流ＩLは以下の式を満たすことが分かる。
Figure 0007025213000004
ここで、ＶＧＳは駆動トランジスタＭ０のゲート・ソース間電圧を表し、Ｋは構造パラメータである。Ｋの値は同一の構造において相対的に安定しているため、定数として扱ってもよい。
上記公式から、駆動トランジスタＭ０がサチュレーション状態にあるとき、電流は、イニシャル信号端子Ｉｎｔの電圧ＶＩｎｔ及びデータ信号端子Ｄａｔａの電圧ＶＤａｔａのみに関係し、駆動トランジスタＭ０のスレショルド電圧Ｖｔｈ及び第１電源端子ＶＤＤの電圧Ｖｄｄとは無関係であることが分かる。
このため、駆動トランジスタＭ０の製造工程及び／又は長期作動に起因するスレショルド電圧Ｖｔｈのドリフトに関する問題、並びに発光部品を流れる電流におけるＩＲ Ｄｒｏｐの影響が効果的に解決される。こうして発光部品Ｌの動作電流の安定が維持されることで、発光部品Ｌの正常な機能が確保される。
前述した実施形態１及び実施形態２の両方では、Ｔ１ステージにおいて安定した電流が駆動トランジスタを流れるため、ヒステリシス効果が効果的に回避されて、駆動トランジスタの応答時間が改善され暗状態での輝度が低減する。
同様の発明思想に基づき、本開示の別の方面において、前述した画素回路の任意の実施形態に係る駆動方法をさらに提供する。
図４に示すように、この方法は、第１ステージ、第２ステージ、第３ステージ及び第４ステージを含む。
Ｓ４０１：第１ステージにおいて、データ書込みサブ回路は、スキャン信号端子の制御下でデータ信号端子から第１ノードへ信号を供給し、電源電圧制御サブ回路は、第１発光制御端子の制御下で第１電源端子から第２ノードへ信号を供給し、ストレージサブ回路は、第１ノードからの信号及び第２ノードからの信号の制御下で充電し、通電制御サブ回路は、信号端子及び第２電源端子を介して駆動トランジスタをダイオード接続又はソースフォロー接続に制御する。
Ｓ４０２：第２ステージにおいて、データ書込みサブ回路は、スキャン信号端子の制御下でデータ信号端子から第１ノードへ信号を供給し、通電制御サブ回路は、信号端子及び第２電源端子を介して駆動トランジスタをダイオード接続又はソースフォロー接続に制御し、ストレージサブ回路は、第１ノードからの信号及び第２ノードからの信号の制御下で放電する。
Ｓ４０３：第３ステージにおいて、電源電圧制御サブ回路は、第１発光制御信号端子の制御下で第１電源端子から第２ノードへ信号を供給し、ストレージサブ回路は、第１ノードがフローティング状態にあるときに第１ノードと第２ノードとの間で安定した電位差を維持する。
Ｓ４０４：第４ステージにおいて、電源電圧制御サブ回路は第１発光制御信号端子の制御下で第１電源端子から第２ノードへ信号を供給し、発光制御サブ回路は、第２発光制御信号端子の制御下で、第１ノードを駆動トランジスタのゲート電極と通電させ、駆動トランジスタのドレイン電極を発光部品と通電させることで、駆動トランジスタを制御して発光部品を駆動し発光させる。
いくつかの実施形態において、信号端子は、第２電源端子の電圧よりも低い電圧を有する信号を供給するように構成されたイニシャル信号端子である。
このため、第３サブ回路は信号端子及び第２電源端子を介して駆動トランジスタをソースフォロー接続に制御し、駆動トランジスタを流れる動作電流は以下の公式を満たす。
Figure 0007025213000005
 ここで、ＩＬは駆動トランジスタを流れる動作電流を表し、ＶＧＳは駆動トランジスタのゲート・ソース間電圧を表し、Ｋは構造パラメータであり、ＶＩｎｔはイニシャル信号端子Ｉｎｔの電圧を表し、ＶＤａｔａはデータ信号端子Ｄａｔａの電圧を表し、Ｖｔｈは駆動トランジスタのスレショルド電圧を表し、Ｖｄｄは第１電源端子の電圧を表す。
いくつかの他の実施形態において、信号端子は第２電源端子である。
このため、第３サブ回路は駆動トランジスタをダイオード接続に制御し、駆動トランジスタを流れる動作電流は以下の公式を満たす。
Figure 0007025213000006
 ここで、ＩＬは駆動トランジスタを流れる動作電流を表し、ＶＧＳは駆動トランジスタのゲート・ソース間電圧を表し、Ｋは構造パラメータであり、ＶＥＥは第２電源端子の電圧を表し、ＶＤａｔａはデータ信号端子Ｄａｔａの電圧を表し、Ｖｔｈは駆動トランジスタのスレショルド電圧を表し、Ｖｄｄは第１電源端子の電圧を表す。
前述した本開示のいくつかの実施形態における駆動方法では、発光部品を駆動して発光させる画素回路内の駆動トランジスタの動作電流が、データ信号端子の電圧及びイニシャル信号端子の電圧のみに関係し、駆動トランジスタのスレショルド電圧及び第１電源端子の電圧とは無関係であることが確実となる。
このため、駆動トランジスタのスレショルド電圧及び発光部品を流れる動作電流におけるＩＲ Ｄｒｏｐの影響が効果的に回避される。したがって、発光部品を駆動して発光させる動作電流の安定が維持されることで、表示装置の表示領域における画像の輝度の均一性が改善される。
同様の発明思想に基づき、本開示は、前述した任意の実施形態における画素回路を備える、有機エレクトロルミネセント表示パネルをさらに提供する。有機エレクトロルミネセント表示パネルが問題を解決する方法は、前述した画素回路に関する方法と同様であり、有機エレクトロルミネセント表示パネルの実施態様は前述した画素回路に関する実施態様を参照することができる。ここでは繰り返さない。
同様の発明思想に基づき、本開示は、前述した任意の実施形態における有機エレクトロルミネセント表示パネルを備える、表示装置をさらに提供する。
本開示において、表示装置は、表示機能を有する任意の製品又は部品、例えば、携帯電話、タブレットコンピュータ、テレビ、モニタ、ノートパソコン、電子アルバム、ナビゲータ等であってもよい。表示装置のその他の必須部品は当業者に理解可能であるため、ここでは繰り返さず、それらが本開示の範囲を限定するものと解釈してはならない。表示装置の実施態様については画素回路の実施形態を参照することができ、ここでは繰り返さない。
本開示において言及する内容はすべて、その全体が参照により本出願に援用される。具体的な実施形態について詳しく述べたが、これらの記載は例示のためのものに過ぎない。このため、別途明記しない限り、前述した方面の多くは、必要とされ又は必須要素であることを意図しない。
当業者は、本開示の恩恵を受けて、以下の請求項で定義する本開示の精神及び範囲から逸脱せずに、前述したもののほか、例示した実施形態に関して開示した方面の様々な変形及びそれらに対応する同等の行為を行うことができる。かかる変形やそれと同等の構造を網羅するように、請求の範囲はできる限り広く解釈するものとする。
１ データ書込みサブ回路
２ 電源電圧制御サブ回路
３ 通電制御サブ回路
４ ストレージサブ回路
５ 発光制御サブ回路
３１ 通電制御副部
３２ 通電制御副部

Claims (11)

  1. 電子部品を流れる基本的に安定した動作電流を維持するように構成された電子回路であって、
    第１端子と、第２端子と、第３端子と、を備え、前記第１端子は、第２ノードに結合され、第１端子から第２端子へ流れる電流は、第３端子からの信号によって制御され、前記第２端子を介して前記電子部品を駆動するように構成される、駆動サブ回路と、
    データ信号端子、スキャン信号端子及び第１ノードに結合され、前記スキャン信号端子の制御下で前記データ信号端子から前記第１ノードへ信号を供給するように構成される、第１サブ回路と、
    第１電源端子、第１制御信号端子及び第２ノードに結合され、前記第１制御信号端子の制御下で前記第１電源端子から前記第２ノードへ信号を供給するように構成される、第２サブ回路と、
    前記スキャン信号端子、第２電源端子、前記駆動サブ回路の前記第２端子及び前記第３端子に結合され、前記スキャン信号端子及び前記第２電源端子を介して前記駆動サブ回路をソースフォロー接続に制御するように構成される、第３サブ回路と、
    前記第１ノード及び前記第２ノードに結合され、前記第１ノードからの信号及び前記第２ノードからの信号の制御下で充電又は放電し、前記第１ノードがフローティング状態にあるときに、前記第１ノードと前記第２ノードとの間で安定した電位差を維持するように構成される、第４サブ回路と、
    第２制御信号端子、前記第１ノード、前記駆動サブ回路の前記第２端子及び前記第３端子、並びに前記電子部品の前記第１端子に結合され、前記第２制御信号端子の制御下で、前記第１ノードを前記駆動サブ回路の前記第３端子と電気的に結合し、前記駆動サブ回路の前記第２端子を前記電子部品と電気的に結合することで、前記駆動サブ回路を制御して前記電子部品を駆動する、第５サブ回路と、を備え、
    前記駆動サブ回路は駆動トランジスタを備え、その前記第１端子、前記第２端子及び前記第３端子は、それぞれ前記駆動トランジスタのソース電極、ドレイン電極及びゲート電極であり、
    前記第３サブ回路は、前記スキャン信号端子に結合されたゲート電極、信号端子に結合されたソース電極、及び前記駆動トランジスタの前記ゲート電極に結合されたドレイン電極を有する第１スイッチトランジスタと、
    前記スキャン信号端子に結合されたゲート電極、前記第２電源端子に結合されたソース電極、及び前記駆動トランジスタの前記ドレイン電極に結合されたドレイン電極を有する第２スイッチトランジスタと、を備え、
    前記信号端子は、前記第２電源端子の電圧よりも低い電圧を有する信号を供給するように構成されたイニシャル信号端子である電子回路。
  2. 前記第１サブ回路、前記第２サブ回路又は前記第５サブ回路の少なくともひとつがスイッチトランジスタを備える、請求項１に記載の電子回路。
  3. 前記第１サブ回路は第３スイッチトランジスタを備え、
    前記第３スイッチトランジスタのゲート電極は前記スキャン信号端子に結合され、
    前記第３スイッチトランジスタのソース電極は前記データ信号端子に結合され、
    前記第３スイッチトランジスタのドレイン電極は前記第１ノードに結合される、請求項２に記載の電子回路。
  4. 前記第２サブ回路は第４スイッチトランジスタを備え、
    前記第４スイッチトランジスタのゲート電極は前記第１制御信号端子に結合され、
    前記第４スイッチトランジスタのソース電極は前記第１電源端子に結合され、
    前記第４スイッチトランジスタのドレイン電極は前記第２ノードに結合される、請求項２に記載の電子回路。
  5. 前記第５サブ回路は、
    ゲート電極が前記第２制御信号端子に結合され、
    ソース電極が前記第１ノードに結合され、
    ドレイン電極が前記駆動トランジスタの前記ゲート電極に結合される、第５スイッチトランジスタと、
    ゲート電極が前記第２制御信号端子に結合され、
    ソース電極が前記駆動トランジスタの前記ドレイン電極に結合され、
    ドレイン電極が前記電子部品の前記第１端子に結合される、第６スイッチトランジスタと、を備える、請求項２に記載の電子回路。
  6. 前記第４サブ回路はキャパシタを備え、
    前記キャパシタの第１端子は前記第１ノードに結合され、
    前記キャパシタの第２端子は前記第２ノードに結合される、請求項１に記載の電子回路。
  7. 前記駆動トランジスタはＰ型トランジスタである、請求項１に記載の電子回路。
  8. 前記電子部品は発光部品を備える、請求項１～７のいずれか一項に記載の電子回路。
  9. 前記発光部品が有機発光ダイオード（ＯＬＥＤ）を備え、前記駆動トランジスタのスレショルド電圧又は前記第１電源端子の電源電圧と無関係に、前記駆動トランジスタを流れる基本的に安定した動作電流を維持するように構成される、請求項８に記載の電子回路。
  10. 請求項１～９のいずれか一項に記載の電子回路を備える、表示パネル。
  11. 請求項１０に記載の表示パネルを備える、表示装置。
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