JP7013973B2 - 固体撮像素子及び撮像装置 - Google Patents

Description

本発明は、固体撮像素子及び撮像装置に関する。

ＣＭＯＳイメージセンサなどの固体撮像素子は、主走査方向及び副走査方向にアレイ状に配置された複数の画素を含む画素アレイと、画素アレイの周辺に配置され、画素アレイの各画素から信号線を介して画素信号を読み出す読み出し回路とを備える。画素アレイの各画素は、フォトダイオードなどの光電変換素子、光電変換により発生した電荷を電圧に変換するフローティングディフュージョン、電荷転送トランジスタ、リセットトランジスタ、および増幅トランジスタを備える。読み出し回路は、アナログ増幅器、アナログ／ディジタル変換器、などを備える。読み出し回路において、一般的には、主走査方向に配列された複数の画素の画素信号を同時に読み出すので、これらの画素に対応した複数の回路部分が設けられる。

特許文献１及び２は、例示的なＣＭＯＳイメージセンサを開示している。

ＣＭＯＳイメージセンサは、一般的なＣＭＯＳプロセスを用いて製造可能であり、また、同一の集積回路内にアナログ回路及びディジタル回路を混在させてもよい。そのため、ＣＭＯＳイメージセンサは、画素アレイとその周辺回路（読み出し回路など）とを一体の集積回路として形成し、部品点数を減らすことができるという大きな利点を持つ。

ＣＭＯＳイメージセンサの中でも、ＣＭＯＳラインセンサは、主走査方向に多数の画素が配置される一方、副走査方向にはごくわずかの画素しか配置されない。従って、ＣＭＯＳラインセンサの画素アレイの面積は、エリアセンサの場合と比較してはるかに小さく、その周辺回路がＣＭＯＳラインセンサの集積回路の面積の大部分を占める。

しかし、従来のＣＭＯＳラインセンサでは、前述のように、読み出し回路において、主走査方向に配列された複数の画素の画素信号を同時に読み出すので、これらの画素に対応した複数の回路部分が設けられる。従って、ＣＭＯＳラインセンサを含む集積回路の回路規模が増大し、コストを増大させるという問題がある。

本発明の目的は、画素信号の読み出し回路の回路規模を削減した固体撮像素子を提供することにある。

本発明の一態様に係る固体撮像素子によれば、
入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に２次元で配列した画素アレイを備える固体撮像素子であって、
前記画素アレイは、前記主走査方向に配列された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った少なくとも１つの列を形成するように配列された複数の画素を含み、
前記固体撮像素子は、
１つの制御線が１つの画素サブアレイの少なくとも１つの画素に接続されるように、かつ、前記各画素サブアレイの各１つの列の複数の画素が互いに異なる複数の制御線に接続されるように、前記各画素サブアレイの各画素に接続された複数の制御線と、
前記各画素サブアレイの各１つの列のすべての画素が１つの信号線に接続されるように、前記各画素サブアレイの各画素に接続された複数の信号線と、
前記各制御線を介して制御信号を前記各画素サブアレイの各画素に印加することにより、前記複数の画素サブアレイの間で互いに連続的に位相差を有するように、前記各画素サブアレイの各画素に画素信号をそれぞれ生成させる画素制御回路と、
前記複数の画素サブアレイの間で互いに連続的に位相差を有するように、前記各画素サブアレイの各画素から各信号線を介して前記画素信号をそれぞれ読み出す読み出し回路とを備える。

本発明の一態様に係る固体撮像素子によれば、画素信号の読み出し回路の回路規模を削減することができる。

本発明の実施形態１に係る固体撮像素子の全体構成を示すブロック図である。 図１の画素［ａ，ｂ］の詳細構成を示す回路図である。 図１の画素サブアレイ［Ｎ－１］、［Ｎ］、［Ｎ＋１］の各画素の動作を示すタイミングチャートである。 本発明の実施形態１の変形例に係る固体撮像素子の全体構成を示すブロック図である。 本発明の実施形態２に係る固体撮像素子の全体構成を示すブロック図である。 本発明の実施形態３に係る固体撮像素子の全体構成を示すブロック図である。 図６の画素アレイ１０Ｃの一部を示す断面図である。 本発明の実施形態４に係る撮像装置の構成を示すブロック図である。

以下の図面を参照して、本発明の実施形態について詳細に解説する。

実施形態１．
図１は、本発明の実施形態１に係る固体撮像素子の全体構成を示すブロック図である。図１の固体撮像素子は、画素アレイ１０、画素制御回路２０、読み出し回路３０、増幅器４０、複数の制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］、及び複数の信号線ＶＯＵＴ［ａ］を備える。固体撮像素子のこれらの構成要素は、例えば、半導体基板上に形成される。

画素アレイ１０は、入射光に応じて画素信号をそれぞれ生成する複数の画素［ａ，ｂ］を備え、各画素［ａ，ｂ］は、主走査方向（図１のＸ方向）及び副走査方向（図１のＹ方向）に２次元で配列される。画素アレイ１０は、主走査方向に配列された複数の画素サブアレイ［ａ］を含む。各画素サブアレイ［ａ］は、主走査方向に沿った複数の行（図１では３行）及び副走査方向に沿った少なくとも１つの列（図１では１列）を形成するように配列された複数の画素［ａ，ｂ］を含む。ここで、「ａ」は画素サブアレイの番号を示し（図１では、Ｎ－１、Ｎ、Ｎ＋１）、「ｂ」は行の番号を示す（図１では、１～３）。

各画素［ａ，ｂ］は、例えば、正方形形状を有し、互いに同じサイズを有する。画素サブアレイ［ａ］のそれぞれにおいて、複数の画素［ａ，ｂ］は、主走査方向で例えば等間隔に配置され、副走査方向でも例えば等間隔に配置される。

異なる行の画素［ａ，ｂ］には、フィルタ等により、被写体からの光の異なる色成分（青、緑、赤など）が入射してもよい。

複数の制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］は、各画素サブアレイ［ａ］の各画素［ａ，ｂ］に接続される。各制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］は線状の導体である。ここで、１つの制御線ＬＲＴ［ａ，ｂ］が、１つの画素サブアレイ［ａ］の少なくとも１つの画素［ａ，ｂ］に接続される。同様に、１つの制御線ＬＴＸ［ａ，ｂ］が、１つの画素サブアレイ［ａ］の少なくとも１つの画素［ａ，ｂ］に接続される。同様に、１つの制御線ＬＳＬ［ａ，ｂ］が、１つの画素サブアレイ［ａ］の少なくとも１つの画素［ａ，ｂ］に接続される。また、各画素サブアレイ［ａ］の各１つの列のすべての画素［ａ，ｂ］が、互いに異なる複数の制御線ＬＲＴ［ａ，ｂ］に接続される。同様に、各画素サブアレイ［ａ］の各１つの列のすべての画素［ａ，ｂ］が互いに異なる複数の制御線ＬＴＸ［ａ，ｂ］に接続される。同様に、各画素サブアレイ［ａ］の各１つの列のすべての画素［ａ，ｂ］が、互いに異なる複数の制御線ＬＳＬ［ａ，ｂ］に接続される。図１の例では、画素［Ｎ，１］は制御線ＬＴＸ［Ｎ，１］，ＬＲＴ［Ｎ，１］，ＬＳＬ［Ｎ，１］に接続される。同様に、画素［Ｎ，２］は制御線ＬＴＸ［Ｎ，２］，ＬＲＴ［Ｎ，２］，ＬＳＬ［Ｎ，２］に接続される。同様に、画素［Ｎ，３］は制御線ＬＴＸ［Ｎ，３］，ＬＲＴ［Ｎ，３］，ＬＳＬ［Ｎ，３］に接続される。

複数の信号線ＶＯＵＴ［ａ］は、各画素サブアレイ［ａ］の各画素［ａ，ｂ］に接続される。各信号線ＶＯＵＴ［ａ］は、線状の導体である。ここで、各画素サブアレイ［ａ］の各１つの列のすべての画素［ａ，ｂ］が１つの信号線ＶＯＵＴ［ａ］に接続される。

図１他では、画素サブアレイ［Ｎ］のみを詳細に示すが、他の画素サブアレイ［ａ］（画素サブアレイ［Ｎ－１］，［Ｎ＋１］など）もまた、画素サブアレイ［Ｎ］と同様に構成される。

画素制御回路２０は、各画素サブアレイ［ａ］とそれぞれ対向するように形成される。画素制御回路２０は、各制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］を介して制御信号を各画素サブアレイ［ａ］の各画素［ａ，ｂ］に印加する。これにより、画素制御回路２０は、複数の画素サブアレイ［ａ］の間で互いに連続的に位相差を有するように、各画素サブアレイ［ａ］の各画素［ａ，ｂ］に画素信号（アナログ信号）をそれぞれ生成させる。ここで、「連続的」とは、画素アレイ１０の例えば左端の画素［ａ，ｂ］を基準として、各画素サブアレイ［ａ］の画素［ａ，ｂ］から画素信号を読み出すときの位相差が、各画素サブアレイ［ａ］が主走査方向に配列された順に増大することを意味する。さらに、画素制御回路２０は、画素アレイ１０全体の行ごとに順に画素信号を生成させる。各制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］において、画素制御回路２０と各画素サブアレイ［ａ］との間に増幅器２１がそれぞれ設けられる。

読み出し回路３０は、各画素サブアレイ［ａ］とそれぞれ対向するように形成される。読み出し回路３０は、複数の増幅器３１及び転送回路３２を備える。複数の増幅器３１は、各信号線ＶＯＵＴ［ａ］において、各画素サブアレイ［ａ］と転送回路３２との間に設けられ、各画素［ａ，ｂ］から読み出された画素信号をアナログ的に増幅する。転送回路３２は、信号線ＶＯＵＴ［ａ］の個数に等しい複数のスイッチＳＷ［ａ］と、１つの信号線ＨＯＵＴとを備える。各スイッチＳＷ［ａ］は、増幅器３１によって増幅された画素信号を選択的に信号線ＨＯＵＴに送る。信号線ＨＯＵＴは、各画素［ａ，ｂ］から読み出された画素信号を、シリアル信号として、増幅器４０にアナログ的に転送する。これにより、読み出し回路３０は、複数の画素サブアレイ［ａ］の間で互いに連続的に位相差を有するように、各画素サブアレイ［ａ］の各画素［ａ，ｂ］から各信号線ＶＯＵＴ［ａ］を介して画素信号をそれぞれ読み出す。さらに、読み出し回路３０は、画素制御回路２０により画素アレイ１０全体の行ごとに順に生成された画素信号を、画素アレイ１０全体の行ごとに順に読み出す。

画素制御回路２０及び読み出し回路３０は、互いに同期して動作する。例えば、読み出し回路３０が画素制御回路２０の制御下で動作してもよい。

増幅器４０は、読み出し回路３０から出力された信号を増幅する。増幅器４０の後段には、固体撮像素子の外部とのインターフェースのために、追加のアナログ信号処理回路が設けられてもよく、または、アナログ／ディジタル変換回路及びディジタル信号処理回路が設けられてもよい。

図１の例では、画素アレイ１０、画素制御回路２０、及び読み出し回路３０は副走査方向に配列される。図１の例では、各制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］及び各信号線ＶＯＵＴ［ａ，ｂ，ｃ］は、副走査方向に沿って配置された区間（導体部分）をそれぞれ含む。また、前述のように、画素制御回路２０は、画素アレイ１０の各画素サブアレイ［ａ］とそれぞれ対向するように形成され、読み出し回路３０は、画素アレイ１０の各画素サブアレイ［ａ］とそれぞれ対向するように形成される。このような配置により、画素制御回路２０及び読み出し回路３０は、画素アレイ１０全体にわたる各行のすべての画素［ａ，ｂ］を同時に制御するのではなく、各画素［ａ，ｂ］を画素サブアレイ［ａ］ごとに制御することができる。

各制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］の副走査方向に沿って配置された区間は、互いに同じ長さ（すなわち、画素制御回路２０から最も遠隔した画素［Ｎ，３］から画素制御回路２０までの距離に等しい長さ）を有してもよい。この場合、画素アレイ１０の副走査方向の全体にわたって、制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］を均一に配置することができる。従って、画素アレイ１０の副走査方向の全体にわたって、制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］による光のケラレを均一にし、感度特性を均一にすることができる。

図２は、図１の画素［ａ，ｂ］の詳細構成を示す回路図である。各画素は、光電変換素子ＰＤ、転送トランジスタＴＸ、フローティングディフュージョンＦＤ、リセットトランジスタＲＴ、増幅トランジスタＳＦ、及び選択トランジスタＳＬを備える。

光電変換素子ＰＤは、各画素への入射光を電荷に変換する。光電変換素子ＰＤは、例えばフォトダイオードである。

転送トランジスタＴＸは、光電変換素子ＰＤとフローティングディフュージョンＦＤとの間に接続される。転送トランジスタＴＸのゲート端子には、制御線ＬＴＸ［ａ，ｂ］を介して、画素制御回路２０から制御信号が印加される。転送トランジスタＴＸは、制御線ＬＴＸ［ａ，ｂ］を介して印加された制御信号に応じて、光電変換素子ＰＤからフローティングディフュージョンＦＤへ電荷を転送する。

フローティングディフュージョンＦＤは、光電変換素子ＰＤから転送された電荷をいったん蓄積する半導体基板上の領域である。

リセットトランジスタＲＴは、リセット電源ＶＤＤＲＴとフローティングディフュージョンＦＤとの間に接続される。リセットトランジスタＲＴのゲート端子には、制御線ＬＲＴ［ａ，ｂ］を介して、画素制御回路２０から制御信号が印加される。リセットトランジスタＲＴは、制御線ＬＲＴ［ａ，ｂ］を介して印加された制御信号に応じて、フローティングディフュージョンＦＤの電位をリセット電源ＶＤＤＲＴの電位にリセットする。

増幅トランジスタＳＦのドレインは電源ＶＤＤに接続され、増幅トランジスタＳＦのソースは選択トランジスタＳＬに接続される。増幅トランジスタＳＦのゲートは、フローティングディフュージョンＦＤに接続される。増幅トランジスタＳＦのソースは、選択トランジスタＳＬを介して画素アレイ１０の外部の定電流源に接続され、増幅トランジスタＳＦは、この定電流源とともにソースフォロアを構成する。増幅トランジスタＳＦは、フローティングディフュージョンＦＤにおける電圧を増幅し、増幅された電圧を有する画素信号を生成する。

選択トランジスタＳＬのドレインは増幅トランジスタＳＦのソースに接続され、選択トランジスタＳＬのソースは端子ＶＯに接続される。端子ＶＯは信号線ＶＯＵＴ［ａ］に接続される。選択トランジスタＳＬのゲートには、制御線ＬＳＬ［ａ，ｂ］を介して、画素制御回路２０から制御信号が印加される。選択トランジスタＳＬは、画素［ａ，ｂ］を１つの信号線ＶＯＵＴ［ａ］に選択的に接続又は切断する。選択トランジスタＳＬは、オンされたとき、増幅トランジスタＳＦを信号線ＶＯＵＴ［ａ］に接続し、増幅トランジスタＳＦにより生成された画素信号を信号線ＶＯＵＴ［ａ］に出力する。

図３は、図１の画素サブアレイ［Ｎ－１］、［Ｎ］、［Ｎ＋１］の各画素の動作を示すタイミングチャートである。

制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］における制御信号は、ハイレベルの電位（例えば電源電位）及びローレベルの電位（例えば接地電位）を有する。また、ＬＳＷ［ａ］は、読み出し回路３０のスイッチＳＷ［ａ］に接続された制御線を示し、読み出し回路３０は、制御線ＬＳＷ［ａ］を介して制御信号をスイッチＳＷ［ａ］に印加する。制御線ＬＳＷ［ａ］における制御信号もまた、ハイレベルの電位及びローレベルの電位を有する。信号線ＶＯＵＴ［ａ］における画素信号は、フローティングディフュージョンＦＤの電位をリセットしたときの電位を示すリセット信号と、入射光に応じて電荷が発生したときの電位を示す露光信号とを含む。

まず、画素サブアレイ［ａ］の画素［ａ，ｂ］からのリセット信号の読み出しについて説明する。画素制御回路２０は、制御線ＬＳＬ［ａ，ｂ］の電位をローレベルからハイレベルに遷移させることで、信号線ＶＯＵＴ［ａ］を増幅トランジスタＳＦに接続する。これにより、画素［ａ，ｂ］から信号線ＶＯＵＴ［ａ］にリセット信号が読み出し可能になる。また、画素制御回路２０は、制御線ＬＲＴ［ａ，ｂ］の電位をローレベルからハイレベルに遷移させることで、画素［ａ，ｂ］のフローティングディフュージョンＦＤの電位をリセット電源ＶＤＤＲＴの電位にリセットする。その後、画素制御回路２０は、制御線ＬＲＴ［ａ，ｂ］の電位をハイレベルからローレベルに遷移させることで、画素［ａ，ｂ］のフローティングディフュージョンＦＤをリセット電源ＶＤＤＲＴから切断する。次に、読み出し回路３０は、制御線ＬＳＬ［ａ，ｂ］の電位がハイレベルである期間において、制御線ＬＳＷ［ａ］の電位をローレベルからハイレベルに遷移させることで、信号線ＶＯＵＴ［ａ］を信号線ＨＯＵＴに接続する。これにより、信号線ＶＯＵＴ［ａ］から信号線ＨＯＵＴにリセット信号が読み出し可能になる。その後、読み出し回路３０は、制御線ＬＳＷ［ａ］の電位をハイレベルからローレベルに遷移させることで、信号線ＶＯＵＴ［ａ］を信号線ＨＯＵＴから切断する。読み出し回路３０は、制御線ＬＳＷ［ａ］の電位がハイレベルである期間において、画素［ａ，ｂ］から信号線ＶＯＵＴ［ａ］を介してリセット信号を読み出す（サンプリング動作）。

画素［ａ，ｂ］の光電変換素子ＰＤには、入射光に応じて電荷が生じる。

次に、画素サブアレイ［ａ］の画素［ａ，ｂ］からの露光信号の読み出しについて説明する。画素制御回路２０は、制御線ＬＴＸ［ａ，ｂ］の電位をローレベルからハイレベルに遷移させることで、入射光に応じて光電変換素子ＰＤに生じた電荷をフローティングディフュージョンＦＤへ転送する。その後、画素制御回路２０は、制御線ＬＴＸ［ａ，ｂ］の電位をハイレベルからローレベルに遷移させることで、フローティングディフュージョンＦＤを光電変換素子ＰＤから切断する。次に、読み出し回路３０は、制御線ＬＳＬ［ａ，ｂ］の電位がハイレベルである期間において、制御線ＬＳＷ［ａ］の電位をローレベルからハイレベルに遷移させることで、信号線ＶＯＵＴ［ａ］を信号線ＨＯＵＴに接続する。これにより、信号線ＶＯＵＴ［ａ］から信号線ＨＯＵＴに露光信号が読み出し可能になる。その後、読み出し回路３０は、制御線ＬＳＷ［ａ］の電位をハイレベルからローレベルに遷移させることで、信号線ＶＯＵＴ［ａ］を信号線ＨＯＵＴから切断する。読み出し回路３０は、制御線ＬＳＷ［ａ］の電位がハイレベルである期間において、画素［ａ，ｂ］から信号線ＶＯＵＴ［ａ］を介して露光信号を読み出す（サンプリング動作）。最後に、画素制御回路２０は、制御線ＬＳＬ［ａ，ｂ］の電位をハイレベルからローレベルに遷移させることで、信号線ＶＯＵＴ［ａ］を増幅トランジスタＳＦから切断する。

前述のように、画素制御回路２０は、複数の画素サブアレイ［ａ］の間で互いに連続的に位相差を有するように、各画素サブアレイ［ａ］の各画素［ａ，ｂ］に画素信号をそれぞれ生成させる。また、読み出し回路３０は、複数の画素サブアレイ［ａ］の間で互いに連続的に位相差を有するように、各画素サブアレイ［ａ］の各画素［ａ，ｂ］から各信号線ＶＯＵＴ［ａ］を介して画素信号をそれぞれ読み出す。画素信号は、画素アレイ１０全体の行ごとに生成されて読み出される。従って、すべての画素サブアレイ［ａ］の１行目の各画素［ａ，１］により画素信号を生成して読み出し、次いで、すべての画素サブアレイ［ａ］の２行目の各画素［ａ，２］により画素信号を生成して読み出し、以後、同様に画素信号を生成して読み出す。以下、図３を参照して、画素サブアレイ［Ｎ－１］，［Ｎ］，［Ｎ＋１］の１行目の画素［Ｎ－１，１］，［Ｎ，１］，［Ｎ＋１，１］による画素信号の生成及び読み出しについて説明する。

画素サブアレイ［Ｎ－１］の１行目の画素［Ｎ－１，１］は以下のように動作する。制御線ＬＳＬ［Ｎ－１，１］における制御信号を時刻ｔ１～ｔ６の期間にわたってハイレベルにすることで、信号線ＶＯＵＴ［Ｎ－１］が画素［Ｎ－１，１］の増幅トランジスタＳＦに接続される。また、制御線ＬＲＴ［Ｎ－１，１］における制御信号を時刻ｔ１～ｔ２の期間にわたってハイレベルにすることで、画素［Ｎ－１，１］のフローティングディフュージョンＦＤの電位がリセットされる。その後、制御線ＬＳＷ［Ｎ－１］における制御信号を時刻ｔ２～ｔ３の期間にわたってハイレベルにすることで、信号線ＶＯＵＴ［Ｎ－１］が信号線ＨＯＵＴに接続される。ここで、時刻ｔ２よりも後かつ時刻ｔ３より前（例えば、図３の制御線ＬＲＴ［Ｎ－１，１］の行における矢印の時刻）において、画素［Ｎ－１，１］のリセット信号が読み出される。次に、制御線ＬＴＸ［Ｎ－１，１］を時刻ｔ４～ｔ５の期間にわたってハイレベルにすることで、画素［Ｎ－１，１］の光電変換素子ＰＤからフローティングディフュージョンＦＤに電荷が転送される。その後、制御線ＬＳＷ［Ｎ－１］における制御信号を時刻ｔ５～ｔ６の期間にわたってハイレベルにすることで、信号線ＶＯＵＴ［Ｎ－１］が信号線ＨＯＵＴに接続される。ここで、時刻ｔ５よりも後かつ時刻ｔ６より前（例えば、図３の制御線ＬＴＸ［Ｎ－１，１］の行における矢印の時刻）において、画素［Ｎ－１，１］の露光信号が読み出される。

画素サブアレイ［Ｎ］の１行目の画素［Ｎ，１］は以下のように動作する。制御線ＬＳＬ［Ｎ，１］における制御信号を時刻ｔ３～ｔ８の期間にわたってハイレベルにすることで、信号線ＶＯＵＴ［Ｎ］が画素［Ｎ，１］の増幅トランジスタＳＦに接続される。また、制御線ＬＲＴ［Ｎ，１］における制御信号を時刻ｔ３～ｔ４の期間にわたってハイレベルにすることで、画素［Ｎ，１］のフローティングディフュージョンＦＤの電位がリセットされる。その後、制御線ＬＳＷ［Ｎ］における制御信号を時刻ｔ４～ｔ５の期間にわたってハイレベルにすることで、信号線ＶＯＵＴ［Ｎ］が信号線ＨＯＵＴに接続される。ここで、時刻ｔ４よりも後かつ時刻ｔ５より前（例えば、図３の制御線ＬＲＴ［Ｎ，１］の行における矢印の時刻）において、画素［Ｎ，１］のリセット信号が読み出される。次に、制御線ＬＴＸ［Ｎ，１］を時刻ｔ６～ｔ７の期間にわたってハイレベルにすることで、画素［Ｎ，１］の光電変換素子ＰＤからフローティングディフュージョンＦＤに電荷が転送される。その後、制御線ＬＳＷ［Ｎ］における制御信号を時刻ｔ７～ｔ８の期間にわたってハイレベルにすることで、信号線ＶＯＵＴ［Ｎ］が信号線ＨＯＵＴに接続される。ここで、時刻ｔ７よりも後かつ時刻ｔ８より前（例えば、図３の制御線ＬＴＸ［Ｎ，１］の行における矢印の時刻）において、画素［Ｎ，１］の露光信号が読み出される。

画素サブアレイ［Ｎ＋１］の１行目の画素［Ｎ＋１，１］は以下のように動作する。制御線ＬＳＬ［Ｎ＋１，１］における制御信号を時刻ｔ５～ｔ１０の期間にわたってハイレベルにすることで、信号線ＶＯＵＴ［Ｎ＋１］が画素［Ｎ＋１，１］の増幅トランジスタＳＦに接続される。また、制御線ＬＲＴ［Ｎ＋１，１］における制御信号を時刻ｔ５～ｔ６の期間にわたってハイレベルにすることで、画素［Ｎ＋１，１］のフローティングディフュージョンＦＤの電位がリセットされる。その後、制御線ＬＳＷ［Ｎ＋１］における制御信号を時刻ｔ６～ｔ７の期間にわたってハイレベルにすることで、信号線ＶＯＵＴ［Ｎ＋１］が信号線ＨＯＵＴに接続される。ここで、時刻ｔ６よりも後かつ時刻ｔ７より前（例えば、図３の制御線ＬＲＴ［Ｎ＋１，１］の行における矢印の時刻）において、画素［Ｎ＋１，１］のリセット信号が読み出される。次に、制御線ＬＴＸ［Ｎ＋１，１］を時刻ｔ８～ｔ９の期間にわたってハイレベルにすることで、画素［Ｎ＋１，１］の光電変換素子ＰＤからフローティングディフュージョンＦＤに電荷が転送される。その後、制御線ＬＳＷ［Ｎ＋１］における制御信号を時刻ｔ９～ｔ１０の期間にわたってハイレベルにすることで、信号線ＶＯＵＴ［Ｎ＋１］が信号線ＨＯＵＴに接続される。ここで、時刻ｔ９よりも後かつ時刻ｔ１０より前（例えば、図３の制御線ＬＴＸ［Ｎ＋１，１］の行における矢印の時刻）において、画素［Ｎ＋１，１］の露光信号が読み出される。

画素アレイ１０の１行目のすべての画素［ａ，１］の画素信号を生成して読み出した後、各画素サブアレイ［ａ］の２行目の画素［ａ，２］の画素信号を生成して読み出し、以後、同様に最後の行まで続ける。

読み出し回路３０は、好ましくは、各制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］の信号の立ち上がり及び立ち下がりの瞬間とは異なる瞬間に、各信号線ＶＯＵＴ［ａ］を介して各画素サブアレイ［ａ］の各画素［ａ，ｂ］から画素信号をそれぞれ読み出す。これらの時刻が一致していると、互いに隣接する画素サブアレイの制御線の電圧変動により電源及び基板の電位が変動し、画素信号を読み出そうとする画素サブアレイの信号も変動してしまい、画質が劣化するおそれがある。図３の動作によれば、このような電位の変動及び画質の劣化を抑制することができる。

図１の固体撮像素子によれば、複数の画素サブアレイ［ａ］の間で互いに連続的に位相差を有するように画素信号を生成して読み出すので、読み出し回路３０よりも後段の回路を、複数の画素サブアレイ［ａ］によって共用することができる。従って、画素アレイ１０の列ごとに回路を設ける場合と比較して回路の部品点数を大幅に削減し、チップサイズを削減した固体撮像素子を提供することができる。

このように、図１の固体撮像素子によれば、画素信号の読み出し回路の回路規模を削減することができる。

図４は、本発明の実施形態１の変形例に係る固体撮像素子の全体構成を示すブロック図である。図４の固体撮像素子は、図１の画素アレイ１０に代えて、画素アレイ１０Ａを備える。

画素アレイ１０Ａの各画素サブアレイ［ａ］は、図１の場合とは異なる長さを有する制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］を備える。図４の例では、制御線ＬＲＴ［Ｎ，１］の副走査方向に沿って配置された区間は、制御線ＬＲＴ［Ｎ，１］が接続された画素［Ｎ，１］から画素制御回路２０までの距離ｄ１に等しい長さを有し、画素［Ｎ，１］よりも画素制御回路２０から遠隔した部分区間を含まない。また、制御線ＬＲＴ［Ｎ，２］の副走査方向に沿って配置された区間は、制御線ＬＲＴ［Ｎ，２］が接続された画素［Ｎ，２］から画素制御回路２０までの距離ｄ２に等しい長さを有し、画素［Ｎ，２］よりも画素制御回路２０から遠隔した部分区間を含まない。また、制御線ＬＲＴ［Ｎ，３］の副走査方向に沿って配置された区間は、制御線ＬＲＴ［Ｎ，３］が接続された画素［Ｎ，３］から画素制御回路２０までの距離ｄ３に等しい長さを有し、画素［Ｎ，３］よりも画素制御回路２０から遠隔した部分区間を含まない。他の制御線ＬＴＸ［Ｎ，ｂ］，ＬＳＬ［Ｎ，ｂ］もまた、制御線ＬＲＴ［Ｎ，ｂ］と同様に形成される。

図４の固体撮像素子によれば、画素制御回路２０から遠ざかるにつれて制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］の本数を削減することができる。従って、制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］による光のケラレを図１の場合よりも削減し、感度を向上することができる。

実施形態２．
図５は、本発明の実施形態２に係る固体撮像素子の全体構成を示すブロック図である。図５の固体撮像素子は、図１の画素アレイ１０及び画素制御回路２０に代えて、画素アレイ１０Ｂ及び画素制御回路２０Ｂ－１，２０Ｂ－２を備える。

画素アレイ１０Ｂの各画素サブアレイ［ａ］は、主走査方向に沿った複数の行（図５では４行）及び副走査方向に沿った少なくとも１つの列（図５では１列）を形成するように配列された複数の画素［ａ，ｂ］を含む。ここで、「ａ」は画素サブアレイの番号を示し（図５では、Ｎ－１、Ｎ、Ｎ＋１）、「ｂ」は行の番号を示す（図５では、１～４）。

画素制御回路２０Ｂ－１，２０Ｂ－２は、画素アレイ１０Ｂを挟んで互いに逆の側に配置される。本明細書では、画素制御回路２０Ｂ－１，２０Ｂ－２を「第１及び第２の画素制御回路部分」ともいう。画素アレイ１０Ｂの各画素サブアレイ［ａ］において、信号線ＶＯＵＴ［ａ］に接続された各画素［ａ，ｂ］は、制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］を介して、画素制御回路２０Ｂ－１，２０Ｂ－２の一方に接続される。図５の例では、画素［Ｎ，１］，［Ｎ，２］が画素制御回路２０Ｂ－１に接続され、画素［Ｎ，３］，［Ｎ，４］が画素制御回路２０Ｂ－２に接続される。

図５の固体撮像素子は、図１のような１つの画素制御回路２０に代えて、画素アレイ１０Ｂを挟んで互いに逆の側に配置された２つの画素制御回路２０Ｂ－１，２０Ｂ－２を備える。これにより、各画素サブアレイ［ａ］において制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］を配置するために必要な面積（特に、主走査方向の長さ）を、図１の場合よりも削減することができる。従って、制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］による光のケラレを図１の場合よりも削減し、感度を向上することができる。

実施形態３．
各画素サブアレイは、副走査方向に沿った１つの列に代えて、副走査方向に沿った複数の列を形成するように配列された複数の画素を含んでもよい。

図６は、本発明の実施形態３に係る固体撮像素子の全体構成を示すブロック図である。図６の固体撮像素子は、画素アレイ１０Ｃ、画素制御回路２０Ｃ、読み出し回路３０Ｃ、増幅器４０－１～４０－３、複数の制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］、及び複数の信号線ＶＯＵＴ［ａ，ｃ］を備える。

画素アレイ１０Ｃの各画素サブアレイ［ａ］は、主走査方向に沿った複数の行（図６では３行）及び副走査方向に沿った複数の列（図６では３列）を形成するように２次元で配列された複数の画素［ａ，ｂ，ｃ］を含む。ここで、「ａ」は画素サブアレイの番号を示し（図６では、Ｎ－１、Ｎ、Ｎ＋１）、「ｂ」は行の番号を示し（図６では、１～３）、「ｃ」は各画素サブアレイにおける列の番号を示す（図６では、１～３）。

図６の各画素［ａ，ｂ，ｃ］は、図２の画素［ａ，ｂ］と同様に構成される。

画素アレイ１０Ｃの各画素サブアレイ［ａ］において、各制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］は、当該画素サブアレイ［ａ］の１つの行のすべての画素［ａ，ｂ，ｃ］に接続される。従って、制御線ＬＲＴ［Ｎ，１］は１行目の３つの画素［Ｎ，１，１］～［Ｎ，１，３］に接続される。同様に、制御線ＬＲＴ［Ｎ，２］は２行目の３つの画素［Ｎ，２，１］～［Ｎ，２，３］に接続される。同様に、制御線ＬＲＴ［Ｎ，３］は３行目の３つの画素［Ｎ，３，１］～［Ｎ，３，３］に接続される。他の制御線ＬＴＸ［Ｎ，ｂ］，ＬＳＬ［Ｎ，ｂ］もまた、制御線ＬＲＴ［Ｎ，ｂ］と同様に各画素［ａ，ｂ，ｃ］に接続される。

複数の信号線ＶＯＵＴ［ａ，ｃ］は、各画素サブアレイ［ａ］の各画素［ａ，ｂ，ｃ］に接続される。ここで、各画素サブアレイ［ａ］の列ごとに１つの信号線ＶＯＵＴ［ａ，ｃ］が設けられ、各１つの列のすべての画素［ａ，ｂ，ｃ］が１つの信号線ＶＯＵＴ［ａ，ｃ］に接続される。図６の例では、画素［Ｎ，１，１］～［Ｎ，３，１］が信号線ＶＯＵＴ［Ｎ，１］に接続される。同様に、画素［Ｎ，１，２］～［Ｎ，３，２］が信号線ＶＯＵＴ［Ｎ，２］に接続される。同様に、画素［Ｎ，１，３］～［Ｎ，３，３］が信号線ＶＯＵＴ［Ｎ，３］に接続される。

画素制御回路２０Ｃは、各制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］を介して制御信号を各画素サブアレイ［ａ］の各画素［ａ，ｂ］に印加する。これにより、画素制御回路２０Ｃは、複数の画素サブアレイ［ａ］の間で互いに連続的に位相差を有するように、各画素サブアレイ［ａ］の各画素［ａ，ｂ，ｃ］に画素信号をそれぞれ生成させる。このとき、各画素サブアレイ［ａ］の各１つの行のすべての画素［ａ，ｂ，ｃ］は、共通の制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］に接続されているので、同時に動作して同時に画素信号を生成する。さらに、画素制御回路２０Ｃは、画素アレイ１０Ｃ全体の行ごとに画素信号を生成させる。各制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］において、画素制御回路２０Ｃと各画素サブアレイ［ａ］との間に増幅器２１がそれぞれ設けられる。

読み出し回路３０Ｃは、複数の増幅器３１及び転送回路３２Ｃを備える。複数の増幅器３１は、各信号線ＶＯＵＴ［ａ，ｃ］において、各画素サブアレイ［ａ］と転送回路３２Ｃとの間に設けられ、各画素［ａ，ｂ，ｃ］から読み出された画素信号をアナログ的に増幅する。転送回路３２Ｃは、信号線ＶＯＵＴ［ａ，ｃ］の個数に等しい複数のスイッチＳＷ［ａ，ｃ］と、各画素サブアレイ［ａ］の列の個数に等しい複数（図６の例では３つ）の信号線ＨＯＵＴ［ｃ］とを備える。各スイッチＳＷ［ａ，ｃ］は、増幅器３１によって増幅された画素信号を、選択的に、対応する１つの信号線ＨＯＵＴ［ｃ］に送る。各信号線ＨＯＵＴ［ｃ］は、各画素［ａ，ｂ，ｃ］から読み出された画素信号を、シリアル信号として、対応する１つの増幅器４０－１～４０－３にアナログ的に転送する。これにより、読み出し回路３０Ｃは、複数の画素サブアレイ［ａ］の間で互いに連続的に位相差を有するように、各画素サブアレイ［ａ］の各画素［ａ，ｂ，ｃ］から各信号線ＶＯＵＴ［ａ，ｃ］を介して画素信号をそれぞれ読み出す。このとき、各画素サブアレイ［ａ］の各１つの行のすべての画素［ａ，ｂ，ｃ］から同時に読み出された画素信号は、対応する信号線ＨＯＵＴ［ｃ］を介して個別に転送される。さらに、読み出し回路３０Ｃは、画素制御回路２０Ｃにより画素アレイ１０Ｃ全体の行ごとに生成された画素信号を、画素アレイ１０Ｃ全体の行ごとに読み出す。

増幅器４０－１～４０－３は、図１の増幅器４０と同様に、読み出し回路３０Ｃから出力された各信号を増幅する。

従来、ＣＭＯＳラインセンサを含む集積回路の回路規模を削減するために、主走査方向又は副走査方向に配列された複数の画素の画素信号を共通の信号線を介して順次に読み出すローリング読み出し方式が提案されている。従来のローリング読み出し方式では、行方向に１画素ずつ画素信号を読み出すので、読み出しの時間差に起因して縦縞のムラが生じることがある。一方、実施形態３に係る固体撮像素子によれば、画素サブアレイ［ａ］ごとに、１行分の複数の画素［ａ，ｂ，ｃ］の画素信号を同時に生成して同時に読み出すので、画素信号の生成及び読み出しの時間差を短縮し、ムラを生じにくくすることができる。

図７は、図６の画素アレイ１０Ｃの一部を示す断面図である。画素アレイ１０Ｃは、半導体基板５１と、その上に形成された層間膜５２とを備える。層間膜５２に、制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］及び信号線ＶＯＵＴ［ａ，ｃ］などが形成される。図７に示すように、信号線ＶＯＵＴ［ａ，ｃ］がある導体層に形成され、制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］が他の導体層に形成されてもよい。

図７によれば、画素の配線開口が繰り返しパターンとなり、開口サイズを均等にすることが可能となる。ここで、「開口」とは、画素アレイ１０Ｃの基板の上方からみて配線が存在しない筒状の領域を示す。図７を参照すると、画素アレイ１０Ｃの基板のＸ方向において、信号線ＶＯＵＴ［Ｎ，１］及びＶＯＵＴ［Ｎ，２］の間に、また、信号線ＶＯＵＴ［Ｎ，２］及びＶＯＵＴ［Ｎ，３］の間に、配線が存在しない領域が設けられる。同様に、画素アレイ１０Ｃの基板のＹ方向においても、配線が存在しない領域が設けられる。従って、画素アレイ１０Ｃの基板の上方からみて配線のない筒状の領域が開口として存在し、この開口を通って光が入射する。

図６及び図７の固体撮像素子によれば、各１つの行のすべての画素［ａ，ｂ，ｃ］が共通の制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］に接続されているので、制御線を画素ごとに設ける場合よりも、制御線の本数を削減することができる。従って、制御線ＬＲＴ［ａ，ｂ］，ＬＴＸ［ａ，ｂ］，ＬＳＬ［ａ，ｂ］による光のケラレを、制御線を画素ごとに設ける場合よりも削減し、感度を向上することができる。

実施形態４．
図８は、本発明の実施形態４に係る撮像装置の構成を示すブロック図である。図８の撮像装置は、レンズ１、固体撮像素子２、駆動装置３、及び信号処理回路４を備える。図８の撮像装置は、例えばカメラである。

固体撮像素子２は、実施形態１～３に係る固体撮像素子である。

レンズ１は、固体撮像素子２の各画素に入射光を導く光学系である。

駆動装置３は、固体撮像素子２を被写体に対して副走査方向に所定速度で相対的に移動させる。駆動装置３は、撮像装置内の各回路を駆動するためのタイミング信号を生成するタイミングジェネレータを備え、これにより、撮像装置を駆動する。

信号処理回路４は、固体撮像素子２の出力信号を処理する。

信号処理回路４の出力信号は、メモリなどの記録媒体に記録されてもよい。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされてもよい。また、信号処理回路４の出力信号は、液晶ディスプレイなどのモニタに静止画又は動画として表示されてもよい。

信号処理回路４の出力信号がアナログ信号である場合、信号処理回路４の後段にはアナログ／ディジタル変換回路（ＡＦＥ）が設けられてもよい。信号処理回路４の出力信号がディジタル信号である場合、信号処理回路４の後段にはディジタル信号処理回路（ＤＦＥ）が設けられてもよい。

このように、実施形態１～３に係る固体撮像素子を搭載することで、高精度な撮像装置（カメラなど）を実現することができる。

実施形態１～３に係る固体撮像素子は、カメラに代えて、例えばプリンタ複合機などのラインセンサにも適用可能である。

本発明の態様に係る固体撮像素子及び撮像装置は、以下の構成を備える。

第１の態様に係る固体撮像素子によれば、
入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に２次元で配列した画素アレイを備える固体撮像素子であって、
前記画素アレイは、前記主走査方向に配列された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った少なくとも１つの列を形成するように配列された複数の画素を含み、
前記固体撮像素子は、
１つの制御線が１つの画素サブアレイの少なくとも１つの画素に接続されるように、かつ、前記各画素サブアレイの各１つの列の複数の画素が互いに異なる複数の制御線に接続されるように、前記各画素サブアレイの各画素に接続された複数の制御線と、
前記各画素サブアレイの各１つの列のすべての画素が１つの信号線に接続されるように、前記各画素サブアレイの各画素に接続された複数の信号線と、
前記各制御線を介して制御信号を前記各画素サブアレイの各画素に印加することにより、前記複数の画素サブアレイの間で互いに連続的に位相差を有するように、前記各画素サブアレイの各画素に画素信号をそれぞれ生成させる画素制御回路と、
前記複数の画素サブアレイの間で互いに連続的に位相差を有するように、前記各画素サブアレイの各画素から各信号線を介して前記画素信号をそれぞれ読み出す読み出し回路とを備える。

第２の態様に係る固体撮像素子によれば、第１の態様に係る固体撮像素子において、
前記画素アレイ、前記画素制御回路、及び前記読み出し回路は前記副走査方向に配列され、
前記各制御線及び前記各信号線は、前記副走査方向に沿って配置された区間をそれぞれ含み、
前記各制御線の前記副走査方向に沿って配置された区間は、互いに同じ長さを有する。

第３の態様に係る固体撮像素子によれば、第１の態様に係る固体撮像素子において、
前記画素アレイ、前記画素制御回路、及び前記読み出し回路は前記副走査方向に配列され、
前記各制御線及び前記各信号線は、前記副走査方向に沿って配置された区間をそれぞれ含み、
前記各制御線の前記副走査方向に沿って配置された区間は、前記各制御線が接続された画素から前記画素制御回路までの距離に等しい長さを有し、前記各制御線が接続された画素よりも前記画素制御回路から遠隔した部分区間を含まない。

第４の態様に係る固体撮像素子によれば、第１～第３のうちの１つの態様に係る固体撮像素子において、
前記読み出し回路は、前記各制御線の信号の立ち上がり及び立ち下がりの瞬間とは異なる瞬間に、前記各信号線を介して前記各画素サブアレイの各画素から前記画素信号をそれぞれ読み出す。

第５の態様に係る固体撮像素子によれば、第１～第４のうちの１つの態様に係る固体撮像素子において、
前記画素制御回路は、前記画素アレイを挟んで互いに逆の側に配置された第１及び第２の画素制御回路部分を含み、
前記各信号線に接続された各画素は、前記第１及び第２の画素制御回路部分の一方に接続される。

第６の態様に係る固体撮像素子によれば、第１～第５のうちの１つの態様に係る固体撮像素子において、
前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った複数の列を形成するように配列された複数の画素を含み、
前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、前記複数の制御線のうちの各１つの制御線は、当該画素サブアレイの１つの行のすべての画素に接続される。

第７の態様に係る固体撮像素子によれば、第１～第６のうちの１つの態様に係る固体撮像素子において、
前記各画素は、
前記入射光を電荷に変換する光電変換素子と、
フローティングディフュージョンと、
前記光電変換素子から前記フローティングディフュージョンへ電荷を転送する転送トランジスタと、
前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、
前記フローティングディフュージョンにおける電圧を増幅して画素信号を生成する増幅トランジスタと、
当該画素を１つの信号線に選択的に接続する選択トランジスタとを備え、
前記複数の制御線は、前記各画素の転送トランジスタに接続された第１の制御線と、前記各画素のリセットトランジスタに接続された第２の制御線と、前記各画素の選択トランジスタに接続された第３の制御線とを含む。

第８の態様に係る撮像装置によれば、
第１～第７のうちの１つの態様に係る固体撮像素子と、
前記固体撮像素子の各画素に入射光を導く光学系と、
前記固体撮像素子の出力信号を処理する信号処理回路と、
前記固体撮像素子を駆動する駆動装置とを備える。

１…レンズ、
２…固体撮像素子、
３…駆動装置、
４…信号処理回路、
１０，１０Ａ～１０Ｃ…画素アレイ、
２０，２０Ｂ－１，２０Ｂ－２，２０Ｃ…画素制御回路、
２１…増幅器、
３０，３０Ｃ…読み出し回路、
３１…増幅器、
３２，３２Ｃ…転送回路、
４０，４０－１～４０－３…増幅器、
５１…半導体基板、
５２…層間膜、
ＦＤ…フローティングディフュージョン、
ＨＯＵＴ…信号線、
ＬＴＸ，ＬＲＴ，ＬＳＬ…制御線、
ＰＤ…光電変換素子、
ＲＴ…リセットトランジスタ、
ＳＦ…増幅トランジスタ、
ＳＬ…選択トランジスタ、
ＳＷ…スイッチ、
ＴＸ…転送トランジスタ、
ＶＯＵＴ…信号線、
［Ｎ－１］，［Ｎ］，［Ｎ＋１］…画素サブアレイ、
［Ｎ，１］～［Ｎ，４］，［Ｎ，１，１］～［Ｎ，３，３］…画素。

特許第５２７２８６０号公報 特開２０１７－１５２４８１号公報

Claims (7)

1. 入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に２次元で配列した画素アレイを備える固体撮像素子であって、
   前記画素アレイは、前記主走査方向に配列された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った少なくとも１つの列を形成するように配列された複数の画素を含み、
   前記固体撮像素子は、
   １つの制御線が１つの画素サブアレイの少なくとも１つの画素に接続されるように、かつ、前記各画素サブアレイの各１つの列の複数の画素が互いに異なる複数の制御線に接続されるように、前記各画素サブアレイの各画素に接続された複数の制御線と、
   前記各画素サブアレイの各１つの列のすべての画素が１つの信号線に接続されるように、前記各画素サブアレイの各画素に接続された複数の信号線と、
   前記各制御線を介して制御信号を前記各画素サブアレイの各画素に印加することにより、前記複数の画素サブアレイの間で互いに連続的に位相差を有するように、前記各画素サブアレイの各画素に画素信号をそれぞれ生成させる画素制御回路と、
   前記複数の画素サブアレイの間で互いに連続的に位相差を有するように、前記各画素サブアレイの各画素から各信号線を介して前記画素信号をそれぞれ読み出す読み出し回路とを備え、
   前記読み出し回路は、前記各制御線の信号の立ち上がり及び立ち下がりの瞬間とは異なる瞬間に、前記各信号線を介して前記各画素サブアレイの各画素から前記画素信号をそれぞれ読み出す固体撮像素子。
2. 入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に２次元で配列した画素アレイを備える固体撮像素子であって、
   前記画素アレイは、前記主走査方向に配列された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った少なくとも１つの列を形成するように配列された複数の画素を含み、
   前記固体撮像素子は、
   １つの制御線が１つの画素サブアレイの少なくとも１つの画素に接続されるように、かつ、前記各画素サブアレイの各１つの列の複数の画素が互いに異なる複数の制御線に接続されるように、前記各画素サブアレイの各画素に接続された複数の制御線と、
   前記各画素サブアレイの各１つの列のすべての画素が１つの信号線に接続されるように、前記各画素サブアレイの各画素に接続された複数の信号線と、
   前記各制御線を介して制御信号を前記各画素サブアレイの各画素に印加することにより、前記複数の画素サブアレイの間で互いに連続的に位相差を有するように、前記各画素サブアレイの各画素に画素信号をそれぞれ生成させる画素制御回路と、
   前記複数の画素サブアレイの間で互いに連続的に位相差を有するように、前記各画素サブアレイの各画素から各信号線を介して前記画素信号をそれぞれ読み出す読み出し回路とを備え、
   前記画素制御回路は、前記画素アレイを挟んで互いに逆の側に配置された第１及び第２の画素制御回路部分を含み、
   前記各信号線に接続された各画素は、前記第１及び第２の画素制御回路部分の一方に接続される固体撮像素子。
3. 入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に２次元で配列した画素アレイを備える固体撮像素子であって、
   前記画素アレイは、前記主走査方向に配列された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った少なくとも１つの列を形成するように配列された複数の画素を含み、
   前記固体撮像素子は、
   １つの制御線が１つの画素サブアレイの少なくとも１つの画素に接続されるように、かつ、前記各画素サブアレイの各１つの列の複数の画素が互いに異なる複数の制御線に接続されるように、前記各画素サブアレイの各画素に接続された複数の制御線と、
   前記各画素サブアレイの各１つの列のすべての画素が１つの信号線に接続されるように、前記各画素サブアレイの各画素に接続された複数の信号線と、
   前記各制御線を介して制御信号を前記各画素サブアレイの各画素に印加することにより、前記複数の画素サブアレイの間で互いに連続的に位相差を有するように、前記各画素サブアレイの各画素に画素信号をそれぞれ生成させる画素制御回路と、
   前記複数の画素サブアレイの間で互いに連続的に位相差を有するように、前記各画素サブアレイの各画素から各信号線を介して前記画素信号をそれぞれ読み出す読み出し回路とを備え、
   前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った複数の列を形成するように配列された複数の画素を含み、
   前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、前記複数の制御線のうちの各１つの制御線は、当該画素サブアレイの１つの行のすべての画素に接続される固体撮像素子。
4. 入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に２次元で配列した画素アレイを備える固体撮像素子であって、
   前記画素アレイは、前記主走査方向に配列された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った少なくとも１つの列を形成するように配列された複数の画素を含み、
   前記固体撮像素子は、
   １つの制御線が１つの画素サブアレイの少なくとも１つの画素に接続されるように、かつ、前記各画素サブアレイの各１つの列の複数の画素が互いに異なる複数の制御線に接続されるように、前記各画素サブアレイの各画素に接続された複数の制御線と、
   前記各画素サブアレイの各１つの列のすべての画素が１つの信号線に接続されるように、前記各画素サブアレイの各画素に接続された複数の信号線と、
   前記各制御線を介して制御信号を前記各画素サブアレイの各画素に印加することにより、前記複数の画素サブアレイの間で互いに連続的に位相差を有するように、前記各画素サブアレイの各画素に画素信号をそれぞれ生成させる画素制御回路と、
   前記複数の画素サブアレイの間で互いに連続的に位相差を有するように、前記各画素サブアレイの各画素から各信号線を介して前記画素信号をそれぞれ読み出す読み出し回路とを備え、
   前記各画素は、
   前記入射光を電荷に変換する光電変換素子と、
   フローティングディフュージョンと、
   前記光電変換素子から前記フローティングディフュージョンへ電荷を転送する転送トランジスタと、
   前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、
   前記フローティングディフュージョンにおける電圧を増幅して画素信号を生成する増幅トランジスタと、
   当該画素を１つの信号線に選択的に接続する選択トランジスタとを備え、
   前記複数の制御線は、前記各画素の転送トランジスタに接続された第１の制御線と、前記各画素のリセットトランジスタに接続された第２の制御線と、前記各画素の選択トランジスタに接続された第３の制御線とを含む固体撮像素子。
5. 前記画素アレイ、前記画素制御回路、及び前記読み出し回路は前記副走査方向に配列され、
   前記各制御線及び前記各信号線は、前記副走査方向に沿って配置された区間をそれぞれ含み、
   前記各制御線の前記副走査方向に沿って配置された区間は、互いに同じ長さを有する請求項１～４のうちの１つに記載の固体撮像素子。
6. 前記画素アレイ、前記画素制御回路、及び前記読み出し回路は前記副走査方向に配列され、
   前記各制御線及び前記各信号線は、前記副走査方向に沿って配置された区間をそれぞれ含み、
   前記各制御線の前記副走査方向に沿って配置された区間は、前記各制御線が接続された画素から前記画素制御回路までの距離に等しい長さを有し、前記各制御線が接続された画素よりも前記画素制御回路から遠隔した部分区間を含まない請求項１～４のうちの１つに記載の固体撮像素子。
7. 請求項１～６のうちの１つに記載の固体撮像素子と、
   前記固体撮像素子の各画素に入射光を導く光学系と、
   前記固体撮像素子の出力信号を処理する信号処理回路と、
   前記固体撮像素子を駆動する駆動装置とを備える撮像装置。

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