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JP7009933B2 - 半導体装置 - Google Patents

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Description

本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）が形成された半導体装置に関するものである。
従来より、電力変換用半導体装置の１つとして、産業用モータ等の電子機器に使用されるＩＧＢＴが形成された半導体装置が知られている（例えば、特許文献１参照）。具体的には、この半導体装置では、Ｎ－型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するように複数のトレンチが形成されている。そして、各トレンチは、ゲート絶縁膜およびゲート電極が順に形成されることで埋め込まれている。なお、ゲート絶縁膜は、酸化膜にて構成され、ゲート電極は、ポリシリコンにて構成されている。また、ベース層の表層部には、トレンチに接するようにＮ＋型のエミッタ領域が形成され、半導体基板の他面側には、Ｐ＋型のコレクタ層が形成されている。
そして、半導体基板の一面側にはベース層およびエミッタ領域と電気的に接続されるエミッタ電極が形成されている。半導体基板の他面側にはコレクタ層と電気的に接続されるコレクタ電極が形成されている。
このような半導体装置は、例えば、次のように製造される。すなわち、ドリフト層上にベース層を形成した後、ドリフト層に達するトレンチを形成する。次に、トレンチ内にゲート絶縁膜を形成する。そして、ＣＶＤ（Chemical Vapor Depositionの略）法によって不純物がドープされたアモルファスシリコンを成膜する。続いて、熱処理を行うことにより、アモルファスシリコンをポリシリコンへと結晶化し、ポリシリコンによって構成されるゲート電極を形成する。その後は、一般的な半導体製造プロセスを行い、エミッタ領域、コレクタ層、エミッタ電極、コレクタ電極等を形成することによって上記半導体装置が製造される。
特開２００７－４３１２３号公報
しかしながら、上記半導体装置では、アモルファスシリコンをポリシリコンに結晶化する際、および結晶化した後の熱収縮により、ゲート電極の周囲に応力が発生する。つまり、半導体基板のうちのトレンチの周囲の領域に応力が発生する。そして、当該応力が大きいと、ゲート電極を構成するポリシリコン内に結晶欠陥が生成されたり、ゲート絶縁膜の劣化が促進したりし、半導体装置に電流を流した際に当該半導体装置が破壊されてしまう可能性がある。
本発明は上記点に鑑み、半導体装置が破壊されることを抑制できる半導体装置を提供することを目的とする。
上記目的を達成するための請求項１では、複数のトレンチゲート構造（１６）を有する半導体装置において、第１導電型のドリフト層（１１）と、ドリフト層上に配置された第２導電型のベース層（１２）と、ドリフト層を挟み、ベース層と反対側に形成された第２導電型のコレクタ層（２２）と、を有する半導体基板（１０）と、ベース層を貫通してドリフト層に達すると共に、半導体基板の面方向における一方向に延設されたトレンチの壁面に形成されたゲート絶縁膜（１４）と、ゲート絶縁膜上に形成されたゲート電極（１５）と、を有する複数のトレンチゲート構造と、ベース層の表層部に形成され、トレンチと接する第１導電型のエミッタ領域（１７）と、ベース層およびエミッタ領域と電気的に接続される第１電極（２０）と、コレクタ層と電気的に接続される第２電極（２３）と、を備え、ゲート電極は、ポリシリコンで構成され、ポリシリコンの粒径が５０～１０００ｎｍとされており、トレンチの延設方向を法線方向とする断面のうちのゲート電極がトレンチ内のみに配置されている断面において、半導体基板の一面（１０ａ）とトレンチゲート構造の底部との間の領域のうち、隣接するトレンチゲート構造の一方の中心軸と他方の中心軸とで囲まれる領域を１セル領域とすると、１セル領域に占めるゲート電極の体積率が４１．５％以下とされ、半導体基板におけるトレンチの周囲に発生している最大応力は、３４０ＭＰａ以下とされている。
これによれば、トレンチの周囲に発生している最大応力が３４０ＭＰａ以下とされているため、半導体装置が破壊されることを抑制できる。
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
第１実施形態における半導体装置の断面図である。 トレンチ周囲応力と半導体装置の破壊との関係を示すシミュレーション結果である。 図１に示す半導体装置の１セル領域を示す模式図である。 隣接するトレンチの間隔と、１セル領域当たりのゲート電極の体積率との関係を示すシミュレーション結果である。 隣接するトレンチの間隔と、オン電圧との関係を示す図である。 第２実施形態における半導体装置の断面図である。 図６に示す半導体装置の１セル領域を示す模式図である。 第２実施形態における隣接するトレンチの間隔と、１セル領域当たりのゲート電極の体積率との関係を示すシミュレーション結果である。 他の実施形態におけるトレンチゲート構造および１セル領域を示す図である。 他の実施形態におけるトレンチゲート構造および１セル領域を示す図である。 他の実施形態におけるトレンチゲート構造および１セル領域を示す図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
図１に示されるように、半導体装置は、Ｎ－型のドリフト層１１を構成する半導体基板１０を有している。なお、本実施形態では、半導体基板１０は、シリコン基板で構成される。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２が形成されている。
半導体基板１０には、ベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成されている。これにより、ベース層１２が複数個に分離されている。本実施形態では、複数のトレンチ１３は、ストライプ状となるように、半導体基板１０の一面１０ａにおける面方向のうちの一方向（すなわち、図１中の紙面垂直方向）に沿って等間隔に形成されている。つまり、各トレンチ１３は、隣接するトレンチ１３の間隔Ｌが互いに等しくなるように形成されている。
また、本実施形態では、各トレンチ１３は、側面が半導体基板１０の一面１０ａに対する法線方向に沿って略平行となるように形成されている。なお、ここでの略平行とは、完全に平行になる場合に加えて、半導体基板１０の一面１０ａとトレンチ１３の側面との成す角度が８５°程度までのものを含むものである。
各トレンチ１３の壁面には、ゲート絶縁膜１４が形成され、ゲート絶縁膜１４上には、ゲート電極１５が形成されている。これにより、トレンチゲート構造１６が構成されている。なお、本実施形態では、ゲート電極１５は、トレンチ１３内を埋め込むように形成されている。
ゲート絶縁膜１４は、酸化膜で構成され、トレンチ１３の壁面に沿って約１００ｎｍの均一な厚さで形成されている。ゲート電極１５は、不純物がドープされたポリシリコンにて構成されている。なお、ゲート電極１５は、ＣＶＤ法でアモルファスシリコンが成膜された後、熱処理してアモルファスシリコンがポリシリコンへと結晶化されることで構成され、ポリシリコンの粒径が５０～１０００ｎｍとされている。
ベース層１２の表層部（すなわち、半導体基板１０の一面１０ａ側）には、ドリフト層１１よりも高不純物濃度とされたＮ＋型のエミッタ領域１７、およびベース層１２よりも高不純物濃度とされたＰ＋型のコンタクト領域１８がそれぞれ形成されている。具体的には、エミッタ領域１７は、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。また、コンタクト領域１８は、エミッタ領域１７と同様に、ベース層１２内において終端するように形成されている。
より詳しくは、エミッタ領域１７は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端する構造とされている。また、コンタクト領域１８は、２つのエミッタ領域１７に挟まれてトレンチ１３の長手方向（すなわち、エミッタ領域１７）に沿って棒状に延設されている。なお、本実施形態のコンタクト領域１８は、半導体基板１０の一面１０ａを基準としてエミッタ領域１７よりも深く形成されている。
半導体基板１０の一面１０ａ上には、ＢＰＳＧ（すなわち、Boron Phosphorus Silicon Glass)等で構成される層間絶縁膜１９が形成されている。そして、層間絶縁膜１９上には、層間絶縁膜１９に形成されたコンタクトホール１９ａを介してエミッタ領域１７およびコンタクト領域１８（すなわち、ベース層１２）と電気的に接続されるエミッタ電極２０が形成されている。なお、本実施形態では、エミッタ電極２０が第１電極に相当している。
ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、ドリフト層１１よりも高不純物濃度とされたＮ型のフィールドストップ層（以下では、ＦＳ層という）２１が形成されている。このＦＳ層２１は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入される正孔の注入量を制御するために備えてある。
そして、ＦＳ層２１を挟んでドリフト層１１と反対側には、Ｐ型のコレクタ層２２が形成され、コレクタ層２２上（すなわち、半導体基板１０の他面１０ｂ上）にはコレクタ層２２と電気的に接続されるコレクタ電極２３が形成されている。なお、本実施形態では、コレクタ電極２３が第２電極に相当している。
以上が本実施形態における半導体装置の基本的な構成である。なお、本実施形態では、Ｎ型、Ｎ＋型、Ｎ－型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。また、本実施形態では、半導体基板１０は、上記のように、コレクタ層２２、ＦＳ層２１、ドリフト層１１、ベース層１２、エミッタ領域１７、およびコンタクト領域１８を含んで構成されている。
以上が本実施形態における半導体装置の基本的な構成である。次に、上記半導体装置の基本的な作動について説明する。
まず、上記半導体装置は、オフ状態からオン状態にされる際、例えば、エミッタ電極２０が接地されると共にコレクタ電極２３に正の電圧が印加される。そして、ゲート電極１５には、ゲート電位が絶縁ゲート構造の閾値電圧Ｖｔｈ以上となるように図示しないゲート制御回路から所定の電圧が印加される。これにより、ベース層１２のうちのトレンチ１３と接する部分にＮ型の反転層（すなわち、チャネル）が形成される。そして、エミッタ電極２０からエミッタ領域１７および反転層を介して電子がドリフト層１１に供給される。また、コレクタ電極２３からコレクタ層２２を介して正孔がドリフト層１１に供給される。そして、伝導度変調により、ドリフト層１１の抵抗値が低下してオン状態となる。
また、オン状態からオフ状態にされる際には、ゲート電極１５には、ゲート電位が閾値電圧Ｖｔｈ未満となるように、図示しないゲート制御回路から所定の電圧（例えば、０Ｖ）が印加される。これにより、ベース層１２のうちのトレンチ１３と接する部分に形成されていた反転層が消滅し、エミッタ電極２０から電子が供給されなくなると共に、コレクタ電極２３から正孔が供給されなくなり、オフ状態となる。
次に、トレンチ１３の周囲に発生したトレンチ周囲応力と、半導体装置の破壊との関係について図２を参照しつつ説明する。なお、ここでのトレンチ周囲応力とは、上記のように、ゲート電極１５を形成する際に発生する応力のことであるが、トレンチ１３の周囲に発生した応力のうちの最大応力のことを意味している。また、図２中のトレンチ周囲応力は、半導体装置の中心に位置するトレンチ１３、外縁部に位置するトレンチ１３、中心と外縁部との間に位置するトレンチ１３等の周囲の応力のうちの最大応力を示している。つまり、図２中のトレンチ周囲応力は、半導体装置におけるトレンチ１３の周囲の応力のうちの最大応力を示している。また、トレンチ１３の周囲に発生する応力は、隣接するトレンチ１３の間の領域では当該隣接するトレンチ１３に配置された各ゲート電極１５に起因する応力が共に印加されるため、隣接するトレンチ１３の間の領域の所定箇所が最大となる。
さらに、図２中のトレンチ周囲応力は、ＥＢＳＤ（すなわち、Electron Back Scatter Diffraction）法で分析した値である。そして、図２中の連続スイッチング回数は、半導体装置をオフ状態からオン状態にし、オン状態からオフ状態にするまでを１回のスイッチングとしている。
図２に示されるように、トレンチ周囲応力が３４０ＭＰａ以下の場合は、スイッチングを１０００回行っても半導体装置が破壊されていないことが確認される。これに対し、トレンチ周囲応力が３４０ＭＰａより大きい場合、例えば、トレンチ周囲応力が４２０Ｍｐａの場合には、スイッチングを１０００回行っても半導体装置が破壊されないことも確認されるが、１０００回未満の回数で半導体装置が破壊されてしまうことも確認される。そして、トレンチ周囲応力がさらに大きくなると、例えば、トレンチ周囲応力が４５０ＭＰａの場合には、十数回～数十回程度で半導体装置が破壊されてしまうことが確認される。つまり、トレンチ周囲応力が大きくなるほど、少ないスイッチング回数で半導体装置が破壊されてしまうことが確認される。このため、本実施形態の半導体装置は、トレンチ周囲応力が３４０ＭＰａ以下となるように構成されている。
なお、図２は、半導体基板１０の厚さを８０μｍとしたものであるが、半導体基板１０の厚さや各領域の不純物濃度を変化させてもトレンチ周囲応力は変化しない。つまり、半導体基板１０の厚さや各領域の不純物濃度に依らず、トレンチ周囲応力が３４０ＭＰａ以下であれば、半導体装置が破壊されることが抑制される。
ここで、トレンチ周囲応力は、上記のようにゲート電極１５を構成するポリシリコンに起因するものである。より具体的には、トレンチ周囲応力は、アモルファスシリコンからポリシリコンへと結晶化する際、および結晶化した後の熱収縮に起因するものである。このため、ゲート電極１５を構成するポリシリコンの量を調整することにより、トレンチ周囲応力を変化させることができる。
図３は、トレンチ１３の延設方向を法線方向とする断面であり、図１中のトレンチゲート構造１６周囲の拡大図に相当している。そして、この断面のうちの半導体基板１０の一面１０ａからトレンチゲート構造１６の底部までの領域において、トレンチゲート構造１６の中心からコンタクト領域１８を挟んで隣に位置するトレンチゲート構造１６の中心までを１セル領域Ａとする。言い換えると、この断面のうちの半導体基板１０の一面１０ａからトレンチゲート構造１６の底部までの領域において、隣接するトレンチゲート構造１６の一方の中心軸と他方の中心軸とで囲まれる領域を１セル領域Ａとする。つまり、この断面のうちの半導体基板１０の一面１０ａからトレンチゲート構造１６の底部までの領域において、隣接するトレンチゲート構造１６の中心をそれぞれ通り、半導体基板１０の一面１０ａに対する法線方向に沿った２つの仮想線で囲まれる領域を１セル領域Ａとする。図３中では、点線で囲まれた領域が１セル領域Ａとなる。なお、トレンチ１３の底部とは、半導体基板１０の一面１０ａから最も離れている部分のことであり、図３中ではトレンチ１３の底面となる。
そして、本発明者らは、１セル領域Ａ当たりのゲート電極１５（すなわち、ポリシリコン）の体積率（以下では、単にゲート電極１５の体積率ともいう）に基づいて検討を行い、以下の結果を得た。すなわち、図４に示されるように、ゲート電極１５の体積率が４１．５％以下の場合、トレンチ周囲応力が３４０ＭＰａ以下となることを見出した。
このため、本実施形態では、ゲート電極１５の体積率が４１．５％以下とされている。なお、ゲート電極１５の体積率を小さくするには、隣接するトレンチ１３の間隔Ｌを長くすることによって１セル領域Ａの総体積を増加させればよい。つまり、本実施形態では、隣接するトレンチ１３の間隔Ｌを０．９μｍ以上とすることにより、トレンチ周囲応力を３４０ＭＰａ以下とできる。
但し、図５に示されるように、隣接するトレンチ１３の間隔Ｌを長くするほど、半導体装置がオン状態である際、ドリフト層１１に供給された正孔がベース層１２へと抜けやすくなり、オン電圧が増加する。ここで、本実施形態のようなトレンチゲート構造１６を有するＩＧＢＴが形成された半導体装置では、現状では、オン電圧が０．９Ｖ以下となるようにすることが望まれている。また、図５に示されるように、半導体装置は、隣接するトレンチ１３の間隔が広くなるにつれてオン電圧が高くなるが、隣接するトレンチの間隔１３が１．３μｍより広い範囲におけるオン電圧の変化率は、隣接するトレンチ１３の間隔が１．３μｍ以下である範囲のオン電圧の変化率より小さい。言い換えると、半導体装置は、隣接するトレンチ１３の間隔が１．３μｍ以下の範囲では、隣接するトレンチの間隔が狭くなるにつれて急峻にオン電圧が小さくなる。このため、本実施形態では、隣接するトレンチの間隔が１．３μｍ以下とされている。なお、隣接するトレンチ１３の間隔Ｌとは、隣接するトレンチ１３のうちの最も間隔が狭い部分を意味している。
以上説明したように、本実施形態では、トレンチ周囲応力が３４０ＭＰａ以下となるように、１セル領域Ａ当たりのゲート電極１５の体積率を４１．５％以下としている。このため、半導体装置が破壊されることを抑制できる。
また、隣接するトレンチ１３の間隔Ｌは、１．３μｍ以下とされている。このため、オン電圧が増加することを抑制しつつ、半導体装置が破壊されることを抑制できる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して、トレンチゲート構造１６の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図６に示されるように、トレンチ１３は、開口部側に位置する第１トレンチ１３ａと、底部側に位置する第２トレンチ１３ｂとが連通されて構成されている。本実施形態では、第１トレンチ１３ａは、ベース層１２内に形成され、第２トレンチ１３ｂは、ベース層１２内のうちのベース層１２とドリフト層１１との界面付近からドリフト層１１に達するように形成されている。つまり、本実施形態の第２トレンチ１３ｂは、ベース層１２からドリフト層１１に渡って形成されている。
また、第２トレンチ１３ｂは、図６中の断面において、対向する側面の間隔が第１トレンチ１３ａの対向する側面の間隔より長くなる部分を有する略円形状とされている。すなわち、トレンチ１３は、図６中の断面においていわゆる壺形状とされている。
なお、対向する側面の間隔とは、図６中の紙面左右方向の長さのことである。また、本実施形態では、隣接するトレンチ１３の間隔Ｌは、隣接するトレンチ１３の間隔のうちも最も狭い部分の間隔であるため、隣接する第２トレンチ１３ｂの間隔のうちの最も狭い部分の間隔となる。
そして、ゲート電極１５は、内部に空隙２４が形成されるように、トレンチ１３の壁面にゲート絶縁膜１４を介して形成されている。本実施形態では、第２トレンチ１３ｂ内に空隙２４が形成されるように、ゲート電極１５が形成されている。
以上が本実施形態における半導体装置の構成である。次に、本実施形態のゲート電極１５の体積率について図７を参照しつつ説明する。図７は、トレンチ１３の延設方向を法線方向とする断面であり、図６中のトレンチゲート構造１６周囲の拡大図に相当している。
本実施形態では、図７に示されるように、トレンチ１３の延設方向を法線方向とする断面において、１セル領域Ａは、図中の点線で囲まれた領域となり、１セル領域Ａ内には空隙２４が含まれる。そして、ゲート電極１５を形成する際の応力は、空隙２４にて緩和される。したがって、本実施形態では、図８に示されるように、例えば、ゲート電極１５の体積率を４１．５％とする場合、隣接するトレンチ１３の間隔Ｌが約０．６μｍであればよく、隣接するトレンチ１３の間隔Ｌを上記第１実施形態よりも短くできる。このため、半導体装置がオン状態である際において、ドリフト層１１に供給された正孔がベース層１２を介して抜け難くできる。すなわち、本実施形態によれば、半導体装置が破壊されることを抑制しつつ、さらにオン電圧の低減を図ることもできる。
なお、図８は、１セル領域Ａ当たりの空隙２４の体積率を８％とした際のシミュレーション結果である。このため、例えば、ゲート電極１５の体積率を４１．５％とする場合、１セル領域Ａ当たりの空隙２４の体積率を８％より大きくなるようにすると、隣接するトレンチ１３の間隔Ｌがさらに短くなる。反対に、ゲート電極１５の体積率を４１．５％とする場合、１セル領域Ａ当たりの空隙２４の体積率を８％より小さくなるようにすると、隣接するトレンチ１３の間隔Ｌが広くなる。
次に、このような半導体装置の製造方法について簡単に説明する。このような半導体装置は、ドリフト層１１上にベース層１２が形成された半導体基板１０を用意し、反応性イオンエッチング等の異方性エッチングを行って第１トレンチ１３ａを形成する。次に、第１トレンチ１３ａの側面を保護するマスクを形成し、第１トレンチ１３ａの底面に対して等方性エッチングを行う。これにより、対向する側面の間隔が第１トレンチ１３ａの対向する側面の間隔より長くなる部分を有し、第１トレンチ１３ａと連通する第２トレンチ１３ｂが形成される。
その後、ＣＶＤ法や熱酸化等によりゲート絶縁膜１４を形成する。そして、ゲート絶縁膜１４上に、ＣＶＤ法等でアモルファスシリコンを成膜した後、熱処理することでアモルファスシリコンをポリシリコンへ結晶化させてゲート電極１５を構成する。なお、ＣＶＤ法でアモルファスシリコンを成膜する際、アモルファスシリコンはゲート絶縁膜１４上にほぼ均一に成膜される。このため、ＣＶＤ法によりアモルファスシリコンを成膜すると、第２トレンチ１３ｂ内が完全に埋め込まれる前に第１トレンチ１３ａが埋め込まれ、第２トレンチ１３ｂ内に空隙２４が形成された状態となる。
その後は、従来の一般的な半導体装置の製造プロセスを行い、エミッタ領域１７、コンタクト領域１８、層間絶縁膜１９、エミッタ電極２０、ＦＳ層２１、コレクタ層２２、コレクタ電極２３等を適宜形成することにより、上記半導体装置が製造される。
以上説明したように、本実施形態では、ゲート電極１５の内部に空隙２４が形成されており、ゲート電極１５を形成する際の応力が当該空隙２４にて緩和される構成となっている。このため、上記第１実施形態と比較して、例えば、ゲート電極１５の体積率を４１．５％とする場合、隣接するトレンチ１３の間隔Ｌを短くできる。したがって、さらにオン電圧が増加することを抑制しつつ、半導体装置が破壊されることを抑制できる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記第１実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
また、上記第１実施形態において、隣接するトレンチ１３の間隔Ｌを０．９μｍ未満としつつ、ゲート電極１５の体積率を４１．５％以下とするために以下の構成としてもよい。例えば、図９に示されるように、ゲート電極１５をトレンチ１３の壁面に沿って形成し、ゲート電極１５の内部に埋込膜２５を埋め込むことにより、ゲート電極１５の体積率を４１．５％以下としてもよい。なお、埋込膜２５は、例えば、ＣＶＤ法等で酸化膜を成膜することによって形成される。
さらに、図１０に示されるように、ゲート絶縁膜１４のうちのトレンチ１３の底部側に配置される部分を厚くすることにより、ゲート電極１５の体積率を４１．５％以下としてもよい。なお、このような構成とした場合には、トレンチ１３の底部にて電界が集中することも抑制できる。
また、図１１に示されるように、トレンチ１３の開口部側に埋込膜２６を形成するようにしてもよい。つまり、ゲート電極１５は、ゲート絶縁膜１４を介してベース層１２と接する部分に形成されていればよいため、ゲート絶縁膜１４を挟んでエミッタ領域１７と反対側に位置する部分には形成されていなくてもよい。このため、ゲート絶縁膜１４を挟んでエミッタ領域１７と反対側に埋込膜２６を形成することにより、ゲート電極１５の体積率を小さくするようにしてもよい。なお、埋込膜２６は、例えば、ＣＶＤ法等で酸化膜を成膜することによって形成される。
また、特に図示しないが、各構成をそれぞれ組み合わせてもよい。例えば、図９および図１０の構成を組み合わせ、埋込膜２５を配置しつつ、ゲート絶縁膜１４のうちのトレンチ１３の底部側に配置される部分を厚くしてもよい。また、図９および図１１の構成を組み合わせ、埋込膜２５と埋込膜２６を共に備える構成としてもよい。さらに、図１０および図１１の構成を組み合わせ、ゲート絶縁膜１４のうちのトレンチ１３の底部側に配置される部分を厚くしつつ、埋込膜２６を備える構成としてもよい。そして、図９～図１１の構成を全て組み合わせ、埋込膜２５および埋込膜２６を備えつつ、ゲート絶縁膜１４のうちのトレンチ１３の底部側に配置される部分を厚くしてもよい。
さらに、上記各実施形態において、半導体基板１０の他面１０ｂ側に、コレクタ層２２と共にＮ型のカソード層が形成された、いわゆるＲＣ（すなわち、Reverse Conducting）－ＩＧＢＴとされた半導体装置としてもよい。
また、上記各実施形態において、複数のトレンチ１３は、隣接するトレンチの間隔Ｌが異なっていてもよい。このような構成としても、トレンチ周囲応力のうちも最も大きくなる応力が３４０ＭＰａ以下であれば、上記と同様の効果を得ることができる。
１０ 半導体基板
１１ ドリフト層
１２ ベース層
１３ トレンチ
１４ ゲート絶縁膜
１５ ゲート電極
１６ トレンチゲート構造
１７ エミッタ領域
２０ エミッタ電極（第１電極）
２２ コレクタ層
２３ コレクタ電極（第２電極）

Claims (3)

  1. 複数のトレンチゲート構造（１６）を有する半導体装置において、
    第１導電型のドリフト層（１１）と、
    前記ドリフト層上に配置された第２導電型のベース層（１２）と、
    前記ドリフト層を挟み、前記ベース層と反対側に形成された第２導電型のコレクタ層（２２）と、を有する半導体基板（１０）と、
    前記ベース層を貫通して前記ドリフト層に達すると共に、前記半導体基板の面方向における一方向に延設されたトレンチ（１３）の壁面に形成されたゲート絶縁膜（１４）と、
    前記ゲート絶縁膜上に形成されたゲート電極（１５）と、を有する前記複数のトレンチゲート構造と、
    前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（１７）と、
    前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２０）と、
    前記コレクタ層と電気的に接続される第２電極（２３）と、を備え、
    前記ゲート電極は、ポリシリコンで構成され、前記ポリシリコンの粒径が５０～１００
    ０ｎｍとされており、
    前記トレンチの延設方向を法線方向とする断面のうちの前記ゲート電極が前記トレンチ内のみに配置されている断面において、前記半導体基板の一面（１０ａ）と前記トレンチゲート構造の底部との間の領域のうち、隣接するトレンチゲート構造の一方の中心軸と他方の中心軸とで囲まれる領域を１セル領域とすると、１セル領域に占める前記ゲート電極の体積率が４１．５％以下とされ、
    前記半導体基板における前記トレンチの周囲に発生している最大応力は、３４０ＭＰａ以下とされている半導体装置。
  2. 隣接する前記トレンチの間隔（Ｌ）は、１．３μｍ以下とされている請求項１に記載の半導体装置。
  3. 前記ゲート電極は、内部に空隙（２４）が形成されている請求項１または２に記載の半導体装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006114853A (ja) 2004-10-18 2006-04-27 Toshiba Corp 半導体装置及びその製造方法
JP2007088010A (ja) 2005-09-20 2007-04-05 Denso Corp 半導体装置およびその製造方法
JP2013251397A (ja) 2012-05-31 2013-12-12 Denso Corp 半導体装置
JP2015213163A (ja) 2014-04-15 2015-11-26 ローム株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2874062B2 (ja) * 1991-02-25 1999-03-24 松下電子工業株式会社 薄膜トランジスタの製造方法
TW442972B (en) * 1999-10-01 2001-06-23 Anpec Electronics Corp Fabricating method of trench-type gate power metal oxide semiconductor field effect transistor
US7217950B2 (en) * 2002-10-11 2007-05-15 Nissan Motor Co., Ltd. Insulated gate tunnel-injection device having heterojunction and method for manufacturing the same
JP4534500B2 (ja) * 2003-05-14 2010-09-01 株式会社デンソー 半導体装置の製造方法
JP2007005723A (ja) * 2005-06-27 2007-01-11 Toshiba Corp 半導体装置
JP2007043123A (ja) 2005-07-01 2007-02-15 Toshiba Corp 半導体装置
JP5609939B2 (ja) * 2011-09-27 2014-10-22 株式会社デンソー 半導体装置
WO2015019862A1 (ja) * 2013-08-06 2015-02-12 富士電機株式会社 トレンチゲートｍｏｓ型半導体装置およびその製造方法
JP6459791B2 (ja) * 2014-07-14 2019-01-30 株式会社デンソー 半導体装置およびその製造方法
JP2014232895A (ja) 2014-09-11 2014-12-11 株式会社村田製作所 積層セラミックコンデンサ
KR102509260B1 (ko) * 2015-11-20 2023-03-14 삼성디스플레이 주식회사 실리콘 연마 슬러리, 다결정 실리콘의 연마방법 및 박막 트랜지스터 기판의 제조방법
US10643852B2 (en) * 2016-09-30 2020-05-05 Semiconductor Components Industries, Llc Process of forming an electronic device including exposing a substrate to an oxidizing ambient

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006114853A (ja) 2004-10-18 2006-04-27 Toshiba Corp 半導体装置及びその製造方法
JP2007088010A (ja) 2005-09-20 2007-04-05 Denso Corp 半導体装置およびその製造方法
JP2013251397A (ja) 2012-05-31 2013-12-12 Denso Corp 半導体装置
JP2015213163A (ja) 2014-04-15 2015-11-26 ローム株式会社 半導体装置および半導体装置の製造方法

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