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JP7001530B2 - 半導体装置 - Google Patents

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JP7001530B2
JP7001530B2 JP2018078590A JP2018078590A JP7001530B2 JP 7001530 B2 JP7001530 B2 JP 7001530B2 JP 2018078590 A JP2018078590 A JP 2018078590A JP 2018078590 A JP2018078590 A JP 2018078590A JP 7001530 B2 JP7001530 B2 JP 7001530B2
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wiring
width
pad
vialand
pads
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和之 中川
伸治 馬場
洋 小泉
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Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Publication date
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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/16012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/16013—Structure relative to the bonding area, e.g. bond pad the bump connector being larger than the bonding area, e.g. bond pad
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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Description

本発明は、半導体装置に関し、例えば、高速で信号を伝送する半導体チップを備える半導体装置に適用して有効な技術に関する。
特許文献１（特開２００８―１２４３９８号公報）には、サブトラクティブ法により微細配線が形成された導体箔付き樹脂テープを、ビルドアップ工法により形成された配線層上に貼り付ける半導体装置の製造方法が記載されている。
特許文献２（特表２０１３―５１４６６８号公報）には、ビアランドを介さずに、ビアと配線とが接合された構造が記載されている。
特開２００８―１２４３９８号公報 特表２０１３―５１４６６８号公報
本願発明者は、半導体装置の性能を向上させる技術開発を行っている。この一環として、配線基板上に搭載された半導体チップに入力される信号、あるいは半導体チップから出力される信号の伝送経路を高密度化する技術開発に取り組んでいる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、フリップチップ接続方式で半導体チップと電気的に接続される複数のパッドを備える配線基板を有する。上記配線基板は、第１信号が伝送される第１パッドと、上記第１信号と異なる第２信号が伝送される第２パッドが形成されるパッド形成層と、上記パッド形成層の最も近くにある第１配線層と、を有する。上記第１配線層には、第１パッドと重なる第１ビアランド、第１ビアランドに接続される第１配線、および上記第２パッドに電気的に接続され、第１方向に延びる第２配線が形成される。上記第１方向と交差する第２方向において、上記第１ビアランドの幅は、上記第１配線の幅より大きい。上記第２配線は、上記第１ビアランドと隣り合い、かつ、上記第１パッドと重なる。
上記一実施の形態によれば、半導体装置の性能を向上させることができる。
電子装置の構成例を示す説明図である。 図１に示す電子装置が備える回路の構成例を示す説明図である。 図１に示す二個の半導体装置のうちの一方の半導体装置の上面図である。 図３に示す半導体装置の下面図である。 図３に示す放熱板を取り除いた状態で配線基板上の半導体装置の内部構造を示す平面図である。 図３のＡ－Ａ線に沿った断面図である。 図６に示す半導体チップの電極配置面の平面図である。 図７のＡ部の拡大平面図である。 図６に示す配線基板の上面において、図８に示す複数の電極と対向する端子（パッド）の周辺を拡大して示す拡大平面図である。 図９のＡ－Ａ線に沿った拡大断面図である。 図９のＢ－Ｂ線に沿った拡大断面図である。 図９と同じ平面において、図６に示す第２配線層を示す拡大平面図である。 図１０に示すパッド、ビア、ビアランド、配線、および導体パターンの平面視における位置関係を示す拡大平面図である。 図１３に示す複数の信号伝送経路のうちの一つをさらに拡大して示す拡大平面図である。 図１３のＡ－Ａ線に沿った拡大断面図である。 図１２に示す第１配線層の下層の第２配線層の拡大平面図である。 図１６に示す第２配線層の下層の第３配線層の拡大平面図である。 図５のＡ部の拡大平面図である。 図１８のＡ－Ａ線の拡大断面図である。 図１０に示す第１配線層のビアランド上にビアを形成する工程を示す拡大断面図である。 図１０に示す第１配線層のビアランド上にビアを形成する工程を示す拡大断面図である。 図１０に示す第１配線層のビアランド上にビアを形成する工程を示す拡大断面図である。 図１０に示す第１配線層のビアランド上にビアを形成する工程を示す拡大断面図である。 図１１に対する変形例である半導体装置の拡大断面図である。 図６に示す半導体装置に対する変形例である半導体装置を示す断面図である。 図２５に示す半導体装置において、図１０に対応する部分を拡大して示す拡大断面図である。 図１１に対する他の変形例である半導体装置の拡大断面図である。 図６に示す半導体装置に対する他の変形例である半導体装置を示す断面図である。 図６に示す半導体装置に対する他の変形例である半導体装置を示す断面図である。 図２９に示す半導体装置が備える配線基板のパッド形成層における複数のパッドのレイアウト例を示す拡大平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金メッキ、Ｃｕ層、ニッケル・メッキ等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。また、以下の説明において、ある値と他の値とが「同じ」、あるいは「同一」と記載する場合があるが、「同じ」または「同一」の意味は、厳密に全く同じである場合の他、実質的に同等と見做せる範囲内において誤差がある場合も含む。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜電子装置＞
まず、図１および図２を用いて、マザーボード上に複数の半導体装置（半導体パッケージ）が搭載され、複数の半導体装置の間で、電気信号を伝送する電子装置の構成例について説明する。図１は、本実施の形態の半導体装置を含む電子装置の構成例を示す説明図である。また、図２は、図１に示す電子装置が備える回路の構成例を示す説明図である。なお、図１では、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とが電気的に接続されていることを明示的に示すため、図２に示す信号伝送経路ＳＧＰを太線により模式的に示す。
図１に示す電子装置（電子機器）ＥＤＶ１は、配線基板（マザーボード、実装基板）ＭＢ１と、配線基板ＭＢ１に搭載される半導体装置ＰＫＧ１および半導体装置ＰＫＧ２と、を有する。半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とは、配線基板ＭＢ１に形成された信号伝送経路ＳＧＰを介して、互いに電気的に接続される。信号伝送経路ＳＧＰを介して伝送される信号には、半導体装置ＰＫＧ１から出力される信号ＳＧＴと、半導体装置ＰＫＧ１に入力される信号ＳＧＲとが含まれる。また、信号伝送経路ＳＧＰには、信号ＳＧＴが伝送される信号伝送経路ＳＧＰＴと、信号ＳＧＲが伝送される信号伝送経路ＳＧＰＲと、が含まれる。
図１に示す例では、信号ＳＧＴは、半導体装置ＰＫＧ１から出力され、かつ、半導体装置ＰＫＧ２に入力される。また、信号ＳＧＲは、半導体装置ＰＫＧ２から出力され、かつ、半導体装置ＰＫＧ１に入力される。ただし、信号ＳＧＴの出力先や信号ＳＧＲの出力元は、図１に示す例には限定されず、種々の変形例がある。図１に示す半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とは、同様の構造なので、以下では代表的に半導体装置ＰＫＧ１について説明する。
図２に示すように、電子装置ＥＤＶ１は、複数の信号伝送経路ＳＧＰを有する。信号伝送経路ＳＧＰは、例えば５Ｇｂｐｓ（Gigabit per second）以上の伝送速度で信号が伝送される、高速伝送経路（高速信号伝送経路）である。なお、本実施の形態では、高速伝送経路である信号伝送経路ＳＧＰの一例として、複数の信号伝送経路ＳＧＰのそれぞれに異なる信号が伝送される、所謂、シングルエンド構造の伝送経路を取り上げて説明する。ただし、以下で説明する技術は、差動対を構成する一対の信号伝送経路を介して一つの信号を伝送する、差動方式の伝送経路にも適用できる。
図２に示すように、半導体装置ＰＫＧ１が有する半導体チップ（半導体部品、電子部品）ＣＨＰ１は、複数の電極を備えている。半導体チップＣＨＰ１が有する複数の電極は、出力信号（送信信号）である信号ＳＧＴ（図１参照）が伝送される信号電極Ｔｘを含む。また、半導体チップＣＨＰ１が有する複数の電極は、入力信号（受信信号）である信号ＳＧＲ（図１参照）が伝送される信号電極Ｒｘを含む。なお、以下では、信号電極Ｔｘまたは信号電極Ｒｘの総称として、信号電極Ｓｘと記載する場合がある。
図２では、半導体装置ＰＫＧ１が備える複数の信号伝送経路ＳＧＰのうち、２本の出力信号伝送経路ＳＧＰＴおよび２本の入力信号伝送経路ＳＧＰＲを代表的に示している。しかし、半導体装置ＰＫＧ１が備える信号伝送経路ＳＧＰの数は、図２に示す数より多い。
また、半導体チップＣＨＰ１が有する複数の電極は、基準電位（第１電位）ＶＳＳが供給される電極（基準電位電極、第１電位電極）Ｖｓと、電源電位（第２電位）ＶＤＤが供給される電極（電源電位電極、第２電位電極）Ｖｄと、を含む。半導体チップＣＨＰ１（詳しくは、半導体チップＣＨＰ１が備える回路）には、電極Ｖｄを介して電源電位ＶＤＤが供給される。また、半導体チップＣＨＰ１（詳しくは、半導体チップＣＨＰ１が備える回路）には、電極Ｖｓを介して基準電位ＶＳＳが供給される。半導体チップＣＨＰ１が備える複数の回路のうちの少なくとも一部は、電源電位ＶＤＤと基準電位ＶＳＳとの電位差により生成される駆動電圧により駆動される。基準電位ＶＳＳは例えば接地電位であって、電源電位ＶＤＤは基準電位ＶＳＳより高い。
＜半導体装置＞
図１に示す半導体装置ＰＫＧ１を例として、半導体装置ＰＫＧ１内における信号伝送経路の構造例について説明する。まず、半導体装置ＰＫＧ１の概要を説明した後、信号伝送経路の構造について説明する。図３は、図１に示す二個の半導体装置のうちの一方の半導体装置の上面図である。図４は、図３に示す半導体装置の下面図である。また、図５は、図３に示す放熱板を取り除いた状態で配線基板上の半導体装置の内部構造を示す平面図である。また、図６は、図３のＡ－Ａ線に沿った断面図である。また、図７は、図６に示す半導体チップの電極配置面の平面図である。
本実施の形態の半導体装置ＰＫＧ１は、配線基板ＳＵＢ１、および配線基板ＳＵＢ１に搭載された半導体チップＣＨＰ１（図５参照）を備える。
図６に示すように、配線基板ＳＵＢ１は、半導体チップＣＨＰ１が搭載される上面（面、主面、チップ搭載面、第１主面）２ｔ、上面２ｔとは反対側の下面（面、主面、実装面、第２主面）２ｂを有する。また、配線基板ＳＵＢ１は、上面２ｔおよび下面２ｂのそれぞれの外縁に交差する複数の側面２ｓ（図３～図５参照）を有する。本実施の形態の場合、配線基板ＳＵＢ１の上面２ｔ（図３参照）および下面２ｂ（図４参照）はそれぞれ四角形である。
配線基板ＳＵＢ１は、上面２ｔ上に搭載された半導体チップＣＨＰ１と、マザーボード（実装基板）である配線基板ＭＢ１（図１参照）と、を互いに電気的に接続するインタポーザ（中継基板）である。配線基板ＳＵＢ１は、チップ搭載面である上面２ｔ側の端子（パッド２ＰＤ）と実装面である下面２ｂ側の端子（ランド２ＬＤ）とを電気的に接続する複数の配線層（図６に示す例では７層）ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、およびＷＬ７を有する。各配線層は、上面２ｔと下面２ｂとの間にある。各配線層は、電気信号や電力を供給する経路である配線などの導体パターンを有する。また各配線層の間には、絶縁膜２ｅが配置されている。各配線層は、絶縁膜２ｅを貫通する層間導電路であるビア２ｖ、あるいはスルーホール配線２ＴＨＷを介して互いに電気的に接続されている。
また、複数の配線層のうち、最も上面２ｔ側に配置される配線層ＷＬ１は、感光性樹脂から成る絶縁膜（感光性高分子膜）ＰＰＦに覆われる。絶縁膜ＰＰＦ上には、複数の複数のパッド２ＰＤが形成される、パッド形成層（端子形成層）ＰＤＬが設けられる。また、配線基板ＳＵＢ１の下面２ｂ側には、配線層ＷＬ７と電気的に接続される複数のランドが設けられる、ランド形成層（端子形成層）ＬＤＬが設けられる。ランド形成層ＬＤＬは、ソルダレジスト膜である絶縁膜ＳＲ１に覆われる。パッド形成層ＰＤＬに設けられる複数のパッド２ＰＤと、ランド形成層ＬＤＬに設けられる複数のランド２ＬＤのそれぞれは、配線基板ＳＵＢ１が備える各配線層に形成された導体パターン（配線２ｄや導体パターン２ＣＰ）、ビア２ｖ、およびスルーホール配線２ＴＨＷを介して電気的に接続されている。
なお、図６では、信号パッドＳｘＰが、配線２ｄ１、複数のビア２ｖ、およびスルーホール配線２ＴＨＷを介してランド２ＬＤおよび半田ボールＳＢに接続されていることを一図で明示するため、信号パッドＳｘＰに接続され、かつ、各配線層を電気的に接続する複数のビア２ｖが積層されるように示している。ただし、複数のビア２ｖや導体パターン２ＣＰのレイアウトは、図６に示す例には限定されず、種々の変形例がある。
また、配線基板ＳＵＢ１は、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなる絶縁層（コア材、コア絶縁層）２ＣＲの上面２Ｃｔおよび下面２Ｃｂに、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、絶縁層２ＣＲの上面２Ｃｔ側にある配線層ＷＬ４と下面２Ｃｂ側にある配線層ＷＬ５とは、上面２Ｃｔと下面２Ｃｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線２ＴＨＷを介して電気的に接続されている。
配線基板ＳＵＢ１の上面２ｔ側にあるパッド形成層ＰＤＬには、半導体チップＣＨＰ１と電気的に接続される複数のパッド（端子、ボンディングパッド、ボンディングリード、半導体チップ接続用端子）２ＰＤが形成されている。また、配線基板ＳＵＢ１の下面２ｂ側にあるランド形成層ＬＤＬには、半導体装置ＰＫＧ１の外部入出力端子である複数のランド２ＬＤが形成されている。複数のパッド２ＰＤと複数のランド２ＬＤは、配線基板ＳＵＢ１に形成された配線２ｄ、ビア２ｖ、およびスルーホール配線２ＴＨＷを介して、それぞれ電気的に接続されている。パッド２ＰＤと配線層ＷＬ１との接続構造の詳細については、後述する。
図６に示す例では、配線基板ＳＵＢ１はコア材である絶縁層２ＣＲの上面２Ｃｔ側、および下面２Ｃｂ側にそれぞれ複数の配線層を積層した配線基板を示している。ただし、図６に対する変形例として、プリプレグ材などの硬い材料からなる絶縁層２ＣＲを有さず、絶縁膜２ｅと配線２ｄなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いても良い。コアレス基板を用いた場合、スルーホール配線２ＴＨＷは形成せず、各配線層は、ビア２ｖを介して電気的に接続される。また、図６では、７層の配線層を有する配線基板ＳＵＢ１を例示的に示しているが、変形例としては、例えば、８層以上、あるいは６層以下の配線層を有する配線基板を用いても良い。
また、図６に示す例では、複数のランド２ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢが接続されている。半田ボールＳＢは、半導体装置ＰＫＧ１を図１に示す配線基板ＭＢ１に実装する際に、配線基板ＭＢ１側の複数の端子（図示は省略）と複数のランド２ＬＤを電気的に接続する、導電性部材である。半田ボールＳＢは、例えば、鉛（Ｐｂ）入りのＳｎ－Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫－ビスマス（Ｓｎ－Ｂｉ）、または錫－銅－銀（Ｓｎ－Ｃｕ－Ａｇ）、錫－銅（Ｓｎ－Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
また、図４に示すように複数の半田ボールＳＢは、行列状（アレイ状、マトリクス状）に配置されている。また、図４では図示を省略するが、複数の半田ボールＳＢが接合される複数のランド２ＬＤ（図６参照）も行列状（マトリクス状）に配置されている。このように、配線基板ＳＵＢ１の実装面側に、複数の外部端子（半田ボールＳＢ、ランド２ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板ＳＵＢ１の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、半導体装置ＰＫＧ１は、配線基板ＳＵＢ１上に搭載される半導体チップＣＨＰ１を備えている。図６に示すように、半導体チップＣＨＰ１のそれぞれは、表面（主面、上面）３ｔ、表面３ｔとは反対側の裏面（主面、下面）３ｂを備える。また半導体チップＣＨＰ１は、表面３ｔおよび裏面３ｂと交差する複数の側面３ｓを備える。半導体チップＣＨＰ１は、図５に示すように平面視において配線基板ＳＵＢ１よりも平面積が小さい四角形の外形形状を成す。図５に示す例では、半導体チップＣＨＰ１が配線基板ＳＵＢ１の上面２ｔの中央部に搭載され、かつ、半導体チップＣＨＰ１の四つの側面３ｓのそれぞれが、配線基板ＳＵＢ１の四つの側面２ｓのそれぞれに沿って延びている。
また、図７に示すように、半導体チップＣＨＰ１の表面３ｔ側には、複数の電極（パッド、電極パッド、ボンディングパッド）３ＰＤが形成されている。複数の電極３ＰＤは、半導体チップＣＨＰ１の表面３ｔにおいて半導体チップＣＨＰ１の表面３ｔの大部分を覆う絶縁膜（パッシベーション膜、保護絶縁膜）３ＰＦから露出している。複数の電極３ＰＤは、表面３ｔにおいて表面３ｔの外縁に最も近い最外周から表面３ｔの中心に向かって複数列で配列される。本実施の形態では、半導体チップＣＨＰ１の表面３ｔには、複数の電極３ＰＤが行列状（マトリクス状、アレイ状）に配置されている。半導体チップＣＨＰ１の複数の電極３ＰＤを行列状に配置することで、半導体チップＣＨＰ１の表面３ｔを電極の配置スペースとして有効活用することができるので、半導体チップＣＨＰ１の電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。ただし、図示は省略するが、本実施の形態に対する変形例としては、複数の電極３ＰＤが表面３ｔの周縁部に配置され、中央部には配置されないタイプの半導体チップに適用することもできる。
また、図６に示す例では、半導体チップＣＨＰ１は、表面３ｔが配線基板ＳＵＢ１の上面２ｔと対向した状態で、配線基板ＳＵＢ１上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
また、図示は省略するが、半導体チップＣＨＰ１の主面（詳しくは、半導体チップＣＨＰ１の基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極３ＰＤは、半導体チップＣＨＰ１の内部（詳しくは、表面３ｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
半導体チップＣＨＰ１（詳しくは、半導体チップＣＨＰ１の基材）は、例えばシリコン（Ｓｉ）から成る。また、表面３ｔには、半導体チップＣＨＰ１の基材および配線を覆う絶縁膜３ＰＦ（図７参照）が形成されており、複数の電極３ＰＤのそれぞれの一部は、この絶縁膜３ＰＦに形成された開口部において、絶縁膜から露出している。また、複数の電極３ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
また、図６に示すように、複数の電極３ＰＤにはそれぞれ突起電極３ＢＰが接続され、半導体チップＣＨＰ１の複数の電極３ＰＤと、配線基板ＳＵＢ１の複数のパッド２ＰＤとは、複数の突起電極３ＢＰを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）３ＢＰは、半導体チップＣＨＰ１の表面３ｔ上に突出するように形成された金属部材（導電性部材）である。突起電極３ＢＰは、本実施の形態では、電極３ＰＤ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、電極３ＰＤとの接続面側からチタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）が積層された積層膜（ニッケル膜上にさらに金（Ａｕ）膜を形成する場合もある）を例示することができる。また、半田バンプを構成する半田材としては、上記した半田ボールＳＢと同様に、鉛入りの半田材や鉛フリー半田を用いることができる。半導体チップＣＨＰ１を配線基板ＳＵＢ１に搭載する際には、複数の電極３ＰＤおよび複数のパッド２ＰＤの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極３ＢＰが形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）を突起電極３ＢＰとして用いても良い。
また、図６に示すように半導体チップＣＨＰ１と配線基板ＳＵＢ１の間には、アンダフィル樹脂（絶縁性樹脂）ＵＦが配置される。アンダフィル樹脂ＵＦは、半導体チップＣＨＰ１の表面３ｔと配線基板ＳＵＢ１の上面２ｔの間の空間を塞ぐように配置される。複数の突起電極３ＢＰのそれぞれはアンダフィル樹脂ＵＦにより封止されている。また、アンダフィル樹脂ＵＦは、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップＣＨＰ１と配線基板ＳＵＢ１の電気的接続部分（複数の突起電極３ＢＰの接合部）を封止するように配置される。このように、複数の突起電極３ＢＰと複数のパッド２ＰＤとの接合部をアンダフィル樹脂ＵＦで覆うことで、半導体チップＣＨＰ１と配線基板ＳＵＢ１の電気的接続部分に生じる応力を緩和させることができる。また、半導体チップＣＨＰ１の複数の電極３ＰＤと複数の突起電極３ＢＰとの接合部に生じる応力についても緩和させることができる。さらには、半導体チップＣＨＰ１の半導体素子（回路素子）が形成された主面を保護することもできる。
また、図６に示す例では、半導体チップＣＨＰ１の裏面３ｂには、放熱板（ヒートスプレッダ、放熱部材）ＨＳが貼り付けられている。放熱板ＨＳは、例えば、配線基板ＳＵＢ１よりも熱伝導率が高い金属板であって、半導体チップＣＨＰ１で発生した熱を外部に排出する機能を備えている。また、放熱板ＨＳは、接着材（放熱樹脂）ＢＤｈｓを介して半導体チップＣＨＰ１の裏面３ｂに貼り付けられている。接着材ＢＤｈｓは、例えば、多数の金属粒子やフィラ（例えばアルミナなど）を含有させることにより、アンダフィル樹脂ＵＦよりも熱伝導率が高くなっている。
また、図３および図６に示す例では、半導体チップＣＨＰ１の周囲には、放熱板ＨＳを支持する支持枠（スティフナリング）ＳＦＲが固定されている。放熱板ＨＳは、半導体チップＣＨＰ１の裏面３ｂおよび支持枠ＳＦＲに接着固定されている。半導体チップＣＨＰ１の周囲に金属性の支持枠ＳＦＲを固定することで、配線基板ＳＵＢ１の反り変形を抑制することができるので、実装信頼性を向上させる観点から好ましい。また、半導体チップＣＨＰ１の周囲を囲むように設けられた支持枠ＳＦＲに、放熱板ＨＳを接着固定することで、放熱板ＨＳの平面積を大きくすることができる。つまり放熱板ＨＳの表面積を大きく確保することにより放熱性能を向上でき、かつ半導体チップＣＨＰ１上に安定的に固定する観点から、放熱板ＨＳを支持枠ＳＦＲに接着固定することが好ましい。
なお、本実施の形態では、半導体チップＣＨＰ１の裏面３ｂに放熱板ＨＳが貼り付けられた実施態様を例に取り上げて説明したが、変形例としては、放熱板ＨＳを取り付けず、半導体チップＣＨＰ１の裏面３ｂが露出した実施態様としても良い。また、本実施の形態に対する別の変形例として、放熱板ＨＳおよび支持枠ＳＦＲに相当する部分が、一体に形成された放熱板が半導体チップＣＨＰ１上に貼り付けられている場合もある。
＜パッド周辺の構造例＞
次に、図６に示す半導体装置ＰＫＧ１が備える複数のパッド２ＰＤと、配線層ＷＬ１との接続構造の詳細について説明する。図８は、図７のＡ部の拡大平面図である。図９は、図６に示す配線基板の上面において、図８に示す複数の電極と対向する端子（パッド）の周辺を拡大して示す拡大平面図である。図１０は、図９のＡ－Ａ線に沿った拡大断面図である。図１１は、図９のＢ－Ｂ線に沿った拡大断面図である。図１２は、図９と同じ平面において、図６に示す第２配線層を示す拡大平面図である。図１３は、図１０に示すパッド、ビア、ビアランド、配線、および導体パターンの平面視における位置関係を示す拡大平面図である。図１４は、図１３に示す複数の信号伝送経路のうちの一つをさらに拡大して示す拡大平面図である。図１５は、図１３のＡ－Ａ線に沿った拡大断面図である。
図６に示す配線基板ＳＵＢ１の上面２ｔおよび複数の配線層のそれぞれは、半導体チップＣＨＰ１と重なる領域（第１領域）ＣＨＲ１（図９参照）と、半導体チップＣＨＰ１と重ならず、かつ、領域ＣＨＲ１の周囲にある領域（第２領域）ＣＨＲ２（図９参照）と、を有している。図９、図１２、および図１３では、領域ＣＨＲ１の外縁の辺ＣＨＲｓを二点鎖線で示している。また、図８、図９、図１２、図１３、および図１４では、各伝送経路に供給される信号や電位の種類を識別するため、ハッチングや模様を付している。出力信号（送信信号）の伝送経路および入力信号（受信信号）の伝送経路のそれぞれには、ハッチングを付している。また、基準電位の伝送経路には、ドットパターンを付している。また、電源電位の伝送経路には、基準電位の伝送経路よりも濃いドットパターンを付している。また、図１２、図１３および図１４では、図６に示すパッド形成層ＰＤＬと配線層ＷＬ１とを電気的に接続する複数のビアは、点線で示している。また、図１３では、配線層ＷＬ１に配置されるビアランドおよび複数の配線を実線で示し、複数のパッド２ＰＤを点線で示している。
図２を用いて説明したように、半導体チップＣＨＰ１が有する複数の電極３ＰＤは、信号の伝送経路を構成する複数の信号電極Ｓｘを含む。詳しくは、信号電極Ｓｘは、出力信号である信号ＳＧＴ（図１参照）が伝送される信号電極Ｔｘと、入力信号である信号ＳＧＲ（図１参照）が伝送される信号電極Ｒｘと、を含む。また、半導体チップＣＨＰ１が有する複数の電極３ＰＤは、電源電位ＶＤＤが供給される電極Ｖｄと、基準電位ＶＳＳが供給される電極Ｖｓと、を含む。
また、図８に示すように、半導体チップＣＨＰ１の表面３ｔにおいて、複数の電極３ＰＤは、複数列で配列されている。詳しくは、半導体チップＣＨＰ１は、表面３ｔの外縁から表面３ｔの中心に向かってＸ方向に沿って順に配列される、列（第１列目）３ＰＬ１、列（第２列目）３ＰＬ２、列（第３列目）３ＰＬ３、列（第４列目）３ＰＬ４、列（第５列目）３ＰＬ５、列（第６列目）３ＰＬ６、列（第７列目）３ＰＬ７、および列（第８列目）３ＰＬ８を備える。列３ＰＬ１は、表面３ｔの外縁と表面３ｔの中心との間にある。列３ＰＬ２は、列３ＰＬ１と表面３ｔの中心との間にある。列３ＰＬ３は、列３ＰＬ２と表面３ｔの中心との間にある。列３ＰＬ４は、列３ＰＬ３と表面３ｔの中心との間にある。列３ＰＬ５は、列３ＰＬ４と表面３ｔの中心との間にある。列３ＰＬ６は、列３ＰＬ５と表面３ｔの中心との間にある。列３ＰＬ７は、列３ＰＬ６と表面３ｔの中心との間にある。列３ＰＬ８は、列３ＰＬ７と表面３ｔの中心との間にある。
列３ＰＬ１～列３ＰＬ６には、Ｘ方向に交差（図８では直交）するＹ方向に沿って、それぞれ複数の信号電極Ｓｘが配列されている。また、列３ＰＬ７には、Ｙ方向に沿って、複数の電極Ｖｓが配列されている。列３ＰＬ８には、Ｙ方向に沿って、複数の電極Ｖｄが配列されている。
図６に示すように、配線基板ＳＵＢ１は、半導体チップＣＨＰ１と対向する最上層に、複数のパッド２ＰＤが形成されたパッド形成層ＰＤＬを有する。図９に示すように、パッド形成層ＰＤＬには複数のパッド２ＰＤが配列されている。複数のパッド２ＰＤは、図６に示す複数の電極３ＰＤと互いに対向する。配線基板ＳＵＢ１が有する複数のパッド２ＰＤは、信号の伝送経路を構成する複数の信号パッドＳｘＰを含む。また、配線基板ＳＵＢ１が有する複数のパッド２ＰＤは、基準電位ＶＳＳが供給されるパッド（基準電位パッド、第１電位パッド）ＶｓＰと、電源電位ＶＤＤが供給されるパッド（電源電位パッド、第２電位パッド）ＶｄＰと、を含む。複数の信号パッドＳｘＰは、図８に示す複数の信号電極Ｓｘのそれぞれと互いに対向する。図９に示す複数のパッドＶｄＰのそれぞれは、図８に示す複数の電極Ｖｄのそれぞれと互いに対向する。図９に示す複数のパッドＶｓＰのそれぞれは、図８に示す複数の電極Ｖｓのそれぞれと互いに対向する。
また、図９に示すように、配線基板ＳＵＢ１の上面２ｔにおいて、複数のパッド２ＰＤは、複数列で配列されている。詳しくは、領域ＣＨＲ１の外縁の辺ＣＨＲｓから領域ＣＨＲ１の中心に向かってＸ方向に沿って順に配列される、列（第１列目）３ＰＬ１、列（第２列目）３ＰＬ２、列（第３列目）３ＰＬ３、列（第４列目）３ＰＬ４、列（第５列目）３ＰＬ５、列（第６列目）３ＰＬ６、列（第７列目）３ＰＬ７、および列（第８列目）３ＰＬ８を備える。列３ＰＬ１は、上面２ｔの外縁と領域ＣＨＲ１の中心との間にある。列３ＰＬ２は、列３ＰＬ１と領域ＣＨＲ１の中心との間にある。列３ＰＬ３は、列３ＰＬ２と領域ＣＨＲ１の中心との間にある。列３ＰＬ４は、列３ＰＬ３と領域ＣＨＲ１の中心との間にある。列３ＰＬ５は、列３ＰＬ４と領域ＣＨＲ１の中心との間にある。列３ＰＬ６は、列３ＰＬ５と領域ＣＨＲ１の中心との間にある。列３ＰＬ７は、列３ＰＬ６と領域ＣＨＲ１の中心との間にある。列３ＰＬ８は、列３ＰＬ７と領域ＣＨＲ１の中心との間にある。
列３ＰＬ１～列３ＰＬ６には、Ｘ方向に交差（図９では直交）するＹ方向に沿って、それぞれ複数の信号パッドＳｘＰが配列されている。また、列３ＰＬ７には、Ｙ方向に沿って、複数のパッドＶｓＰが配列されている。列３ＰＬ８には、Ｙ方向に沿って、複数のパッドＶｄＰが配列されている。
ところで、本実施の形態のように、多数の信号伝送経路を備える半導体装置の場合、多数の信号パッドＳｘＰ（図９参照）のそれぞれに接続される配線２ｄ（図６参照）が、図９に示す領域ＣＨＲ１から領域ＣＨＲ２に向かって広がるように配置される。領域ＣＨＲ１と領域ＣＨＲ２とを跨ぐように、多数の配線２ｄを配置することにより、信号パッドＳｘＰに接続される多数の信号伝送経路を領域ＣＨＲ１から領域ＣＨＲ２に引き出すことができる。
本願発明者は、半導体装置ＰＫＧ１の性能向上の一環として、半導体チップＣＨＰ１（図８参照）の小型化（高密度化）について検討した。半導体チップＣＨＰ１を小型化する場合、半導体チップＣＨＰ１の複数の電極３ＰＤ（図８参照）のレイアウトを高密度化する必要がある。また、電極３ＰＤの配置ピッチが小さくなると、電極３ＰＤと対向するように配置される配線基板ＳＵＢ１の信号パッドＳｘＰを含むパッド２ＰＤ（図９参照）の配置ピッチを小さくする技術が要求される。例えば、図９に示す例の場合、隣り合う信号パッドＳｘＰの中心間距離であるピッチＰ１は、１００μｍである。
ところが、信号パッドＳｘＰのピッチＰ１が小さくなると、隣り合う信号パッドＳｘＰの間に、信号配線を配置することが難しくなる。例えば、信号パッドＳｘＰと同じ配線層に、複数の信号パッドＳｘＰに接続される多数の信号配線を配置する場合、隣り合う信号パッドＳｘＰの間に複数の信号配線を配置する必要がある。
また、図９に示すように信号パッドＳｘＰを複数列で配列する場合、配線層数を増やし、信号パッドＳｘＰに接続される配線２ｄを複数の配線層に形成する方法が考えられる。複数列で配列される信号パッドＳｘＰを複数層の配線層に接続するため、複数の信号パッドＳｘＰの直下には、配線基板の厚さ方向にビアが積層される。例えば、図９に示す半導体装置ＰＫＧ１に対する検討例として、６列で配列される信号パッドＳｘＰを含む多数の信号伝送経路を、３層の配線層で引き出す場合について検討する。この検討例において、各配線層をビルドアップ工法により形成する場合、パッド形成層ＰＤＬおよびＬＤＬの他に、少なくとも１２層以上の配線層が必要になる。また、各信号伝送経路のノイズ対策等を考慮すれば、配線層数はさらに増大する。
半導体装置の製造工程において、配線基板の配線層数が多い場合、製造工程が煩雑になる。また、配線基板の配線層数が多い場合、加工が難しくなるので、製品信頼性が低下し易い。このため、製造工程の効率化、あるいは、製品信頼性を向上させる観点から、配線層数は、少ない方が好ましい。
そこで、本願発明者は、半導体チップＣＨＰ１（図８参照）の小型化（高密度化）に伴って、隣り合う信号パッドＳｘＰの配列ピッチを小さくする場合であっても、配線層数を低減できる技術について検討した。その結果、以下で詳細に説明する半導体装置ＰＫＧ１の構造により、配線層数を低減できることを見出した。半導体装置ＰＫＧ１の場合は、複数の信号パッドＳｘＰが形成されるパッド形成層ＰＤＬと信号パッドＳｘＰに接続される複数の配線（第１層配線）２ｄ１が配置される配線層ＷＬ１とが異なる層に形成される。また、半導体装置ＰＫＧ１の場合、信号パッドＳｘＰが複数の配線２ｄ１と重なっている。
図１０に示すように、配線基板ＳＵＢ１は、複数のパッド２ＰＤが形成されるパッド形成層ＰＤＬと、複数の配線層のうちパッド形成層ＰＤＬの最も近くにある配線層ＷＬ１と、を有する。図１２に示すように、配線層ＷＬ１には、平面視において複数のパッド２ＰＤ（図１３参照）と重なる位置に配置され、ビア２ｖを介して複数のパッド２ＰＤと電気的に接続される複数の導体パターンと、複数の導体パターンに接続される複数の配線２ｄ１と、が形成される。複数の配線２ｄ１のそれぞれは、領域ＣＨＲ１から領域ＣＨＲ２への引き出し配線であり、領域ＣＨＲ１と領域ＣＨＲ２とを跨ぐように延びる。
図９に示すように、複数のパッド２ＰＤは、第１信号が伝送される信号パッド（第１パッド）ＳｘＰ１と、第１信号とは異なる第２信号が伝送される信号パッド（第２パッド）ＳｘＰ２と、を含む。図１０に示すように、配線層ＷＬ１に形成される複数の導体パターンは、平面視においてパッドＳｘＰと重なる位置に配置され、ビア（第１ビア）２ｖ１を介して信号パッドＳｘＰ１と電気的に接続されるビアランド（第１ビアランド）２ＬＳ１を含む。また、配線層ＷＬ１に形成される複数の導体パターンは、平面視において信号パッドＳｘＰ２と重なる位置に配置され、ビア（第２ビア）２ｖ２を介して信号パッドＳｘＰ２と電気的に接続されるビアランド（第２ビアランド）２ＬＳ２と、を含む。
図１２に示すように、複数の配線２ｄ１は、ビアランド２ＬＳ１に接続され、Ｘ方向に延びる配線（第１配線）２ｄＳ１と、ビアランド２ＬＳ２に接続され、配線２ｄＳ１と隣り合ってＸ方向に延びる配線（第２配線）２ｄＳ２と、を含む。図１４に示すように、Ｘ方向と交差する（図１２では直交する）Ｙ方向において、ビアランド２ＬＳ１の幅ＤＬ２は、配線２ｄＳ１の幅ＤＤ１より大きい。また、図１３に示すように、平面視において、配線２ｄＳ２は、ビアランド２ＬＳ１と隣り合い、かつ、ＳｘＰ１パッドと重なる。
半導体装置ＰＫＧ１のように、配線２ｄＳ２が、配線２ｄＳ２に伝送される信号とは異なる信号が伝送される信号パッドＳｘＰ１と重なるように配置されている場合、図９に示す隣り合う信号パッドＳｘＰのピッチＰ１を小さくしても、図１２に示すように、隣り合うビアランド２ＬＳの間に複数の配線２ｄ１を配置することができる。この結果、配線層数の増大を抑制することができる。
本実施の形態の場合、複数の配線２ｄ１のそれぞれは互いに同じ幅を有している。例えば、図１４に示す配線２ｄＳ１の幅ＤＤ１と配線２ｄＳ２の幅ＤＤ２とは、同じである。幅ＤＤ１および幅ＤＤ２の値には種々の変形例があるが、図１４に示す例では、例えば１０μｍ程度である。また、配線層ＷＬ１に配置される複数の導体パターン（図１２に示す導体パターン２ＣＰおよび複数の配線２ｄ１）の離間距離は、最も短い部分における離間距離が、配線２ｄ１の幅ＤＤ１と同じ（例えば１０μｍ程度）になっている。また、図１４に示す複数のパッド２ＰＤのそれぞれは、平面視において円形を成し、その直径（すなわち、Ｘ方向の幅およびＹ方向の幅）ＤＰ１は、Ｙ方向における配線２ｄＳ１の幅ＤＤ１、およびＹ方向におけるビアランド２ＬＳ１の幅ＤＬ２より大きい。図１４に示す例では、直径ＤＰ１は、６０μｍ程度である。
図９に示す例において、隣り合う信号パッドＳｘＰのピッチ（中心間距離）Ｐ１が１００μｍで、信号パッドＳｘＰの直径ＤＰ１が６０μｍである場合、隣り合う信号パッドＳｘＰの離間距離は、４０μｍである。したがって、信号パッドＳｘＰと配線２ｄ１（図１２参照）とが重ならないことを前提にすれば、隣り合う信号パッドＳｘＰの間に配置できる配線２ｄ１は、一本である。しかし、本実施の形態の場合、図１３に示すように隣り合う信号パッドＳｘＰの間に、複数の配線２ｄ１を配置することができる。
図１４に示すように、平面視において、ビアランド２ＬＳ１は、Ｘ方向の幅（第１幅）ＤＬ１と、Ｙ方向の幅（第２幅）ＤＬ２と、を有する。ビアランド２ＬＳ１の幅ＤＬ２は、幅ＤＬ１よりも小さい。言い換えれば、ビアランド２ＬＳ１の平面形状は、複数の配線２ｄ１の延在方向であるＸ方向の幅ＤＬ２がＹ方向の幅ＤＬ１より長い形状になっている。図１４に示す例では、ビアランド２ＬＳ１の形状は長方形である。また、図１２に示す例では、複数のビアランド２ＬＳのそれぞれは、ビアランド２ＬＳ１と同様に、Ｘ方向に延びる長辺を備えた長方形を成す。図１４に示す例では、ビアランド２ＬＳ１の幅ＤＬ１は、例えば６０μｍ程度である。一方、ビアランド２ＬＳ１の幅ＤＬ２は、１５～３０μｍ程度である。
本実施の形態の場合、Ｙ方向においてビアランド２ＬＳ１の隣に配線２ｄＳ２が配置される。このため、ビアランド２ＬＳ１のＹ方向の幅ＤＬ２を短ければ、配線２ｄＳ２と信号パッドＳｘＰ１とが重なるように配置される場合でも、ビアランド２ＬＳ１と配線２ｄＳ２との離間距離を大きくすることができる。
また、複数の配線２ｄ１のそれぞれのＹ方向の幅（例えば幅ＤＤ１や幅ＤＤ２）が、ビアランド２ＬＳ１のＹ方向の幅ＤＬ２より狭い。このため、図２に示す信号パッドＳｘＰ１を含む信号伝送経路と、信号パッドＳｘＰ２を含む信号伝送経路との離間距離が最も小さくなる箇所は、ビアランド２ＬＳ１と配線２ｄ１とが隣り合う領域である。隣り合う信号伝送経路間のクロストークノイズを考慮すると、ビアランド２ＬＳ１と配線２ｄ１とが隣り合う領域において、クロストークノイズの影響が特に大きくなる。したがって、クロストークノイズの影響が特に大きくなる領域において、ビアランド２ＬＳ１と配線２ｄ１との離間距離を十分に確保できれば、信号品質の劣化を低減できる。
なお、ビアランド２ＬＳ１の平面形状は、図１４に示す長方形の他、例えば楕円形など、種々の変形例がある。この場合、ビアランド２ＬＳ１のＸ方向の幅の値およびＹ方向の幅の値が一定にならない場合がある。この変形例のような場合、上記した幅ＤＬ２は、Ｙ方向におけるビアランド２ＬＳ１の幅の最大値として定義できる。同様に、幅ＤＬ１は、Ｘ方向におけるビアランド２ＬＳ１の幅の最大値として定義できる。
また、図１４に示すように、平面視において、ビア２ｖ１は、Ｘ方向の幅（第３幅）ＤＶ１と、Ｙ方向の幅（第４幅）ＤＶ２と、を有する。ビア２ｖ１の幅ＤＶ２は、幅ＤＶ１より小さい。ビアランド２ＬＳ１の幅ＤＬ２は、ビア２ｖ１の幅ＤＶ２より大きい。ビアランド２ＬＳ１の幅ＤＬ１は、ビア２ｖ１の幅ＤＶ１より大きい。言い換えれば、平面視において、ビア２ｖ１の平面積は、ビアランド２ＬＳ１の面積より小さく、かつ、ビア２ｖ１の全体は、ビアランド２ＬＳ１と重なる位置に配置されている。ビア２ｖ１の平面形状は、複数の配線２ｄ１の延在方向であるＸ方向の幅ＤＶ１がＹ方向の幅ＤＶ２より長い形状になっている。図１４に示す例では、ビア２ｖ１の形状は長方形である。また、図１２に示す例では、配線２ｄ１に接続される複数のビア２ｖのそれぞれは、ビア２ｖ１と同様に、Ｘ方向に延びる長辺を備えた長方形を成す。図１４に示す例では、ビア２ｖ１の幅ＤＶ１は、例えば４０μｍ程度である。一方、ビア２ｖ１の幅ＤＶ２は、１０～２５μｍ程度である。
平面視において、ビア２ｖ１の平面積は、ビアランド２ＬＳ１の面積より小さく、かつ、ビア２ｖ１の全体は、ビアランド２ＬＳ１と重なる位置に配置されている場合、ビア２ｖ１とビアランド２ＬＳ１との接合強度を向上させることができる。
なお、ビア２ｖ１の平面形状は、図１４に示す長方形の他、例えば楕円形など、種々の変形例がある。この場合、ビア２ｖ１のＸ方向の幅の値およびＹ方向の幅の値が一定にならない場合がある。この変形例のような場合、上記した幅ＤＶ２は、Ｙ方向におけるビア２ｖ１の幅の最大値として定義できる。同様に、幅ＤＶ１は、Ｘ方向におけるビア２ｖ１の幅の最大値として定義できる。
また、図１４に示すビア２ｖ１およびビアランド２ＬＳ１の平面形状の変形例として、例えば、円形、あるいは正方形など、Ｘ方向の幅ＤＶ１とＹ方向の幅ＤＶ２とが同じ（または、Ｘ方向の幅ＤＬ１とＹ方向の幅ＤＬ２とが同じ）である例も考えられる。ただし、ビア２ｖ１がビアランド２ＬＳ１または信号パッドＳｘＰ１に接続される部分における電気的特性を向上させる観点からは、ビア２ｖ１の平面積が大きい方が良い。
本実施の形態の場合、Ｙ方向の幅ＤＶ２および幅ＤＬ２を短くすることにより、ビアランド２ＬＳ１と配線２ｄＳ２との離間距離を大きくし、かつ、Ｘ方向の幅ＤＶ１および幅ＤＶ２を大きくすることにより、ビア２ｖ１の平面積を大きくしている。この結果、ビア２ｖ１を介してビアランド２ＬＳ１と信号パッドＳｘＰ１とが接続される部分における電気的特性を向上させることができる。
また、半導体装置ＰＫＧ１の場合、図１４に示すように、一つの信号パッドＳｘＰが複数の配線２ｄ１と重なっている。図９に示すように、複数のパッド２ＰＤは、上記した第１信号および第２信号とは異なる第３信号が伝送される信号パッド（第３パッド）ＳｘＰ３を含む。図１３に示す配線層ＷＬ１に形成された複数の導体パターンは、平面視において信号パッドＳｘＰ３と重なる位置に配置され、ビア（第３ビア）２ｖ３を介して信号パッドＳｘＰ３と電気的に接続されるビアランド（第３ビアランド）２ＬＳ３を含む。複数の配線２ｄ１は、ビアランド２ＬＳ３に接続され、配線２ｄＳ１と隣り合ってＸ方向に延びる配線２ｄＳ３を含む。図１４に示すように、平面視において、ビアランド２ＬＳ１は、配線２ｄＳ２と配線２ｄＳ３との間にある。また、平面視において、配線２ｄＳ３は、信号パッドＳｘＰ１と重なる。言い換えれば、平面視において、ビアランド２ＬＳ１の両隣には、信号パッドＳｘＰ１と重なる配線２ｄＳ２および配線２ｄＳ３が配置される。一つの信号パッドＳｘＰが複数の配線２ｄ１と重なる場合、一つの信号パッドＳｘＰが一つの配線２ｄ１と重なる場合と比較して、配線の配置密度はさらに高くなる。
また、半導体装置ＰＫＧ１の場合、図１２に列３ＰＬ１～列３ＰＬ８として示す複数の列のうち、領域ＣＨＲ１の外縁の辺ＣＨＲｓに最も近い位置にある列３ＰＬ１では、列３ＰＬ１において隣り合う二つのビアランド２ＬＳの間に、多数の配線２ｄ１が配置される。例えば半導体装置ＰＫＧ１の場合、図９に示すように、複数のパッド２ＰＤは、Ｘ方向に交差するＹ方向に沿って信号パッドＳｘＰ１の隣に配列され、上記した第１信号および第２信号とは異なる第４信号が伝送される信号パッド（第４パッド）ＳｘＰ４を含む。図１３に示す配線層ＷＬ１に形成された複数の導体パターンは、平面視において信号パッドＳｘＰ４と重なる位置に配置され、ビア（第４ビア）２ｖ４を介して信号パッドＳｘＰ４と電気的に接続されるビアランド（第４ビアランド）２ＬＳ４を含む。複数の配線２ｄ１は、ビアランド２ＬＳ４に接続され、Ｘ方向に延びる配線２ｄＳ４を含む。平面視において、ビアランド２ＬＳ１とビアランド２ＬＳ４との間には、５本以上（図１３では５本）の配線２ｄ１が配置される。このように、最も多い列３ＰＬ１において隣り合う二つのビアランド２ＬＳの間に５本以上の配線２ｄ１が配置される場合、図９に示す複数の信号パッドＳｘＰは、少なくとも６列以上で配列することができる。
また、上記した通り、図９に示す配線基板ＳＵＢ１が有する複数のパッド２ＰＤは、電源電位ＶＤＤ（図２参照）が供給されるパッドＶｄＰと、基準電位ＶＳＳ（図２参照）が供給されるパッドＶｓＰと、を含む。これらの固定電位の供給経路は、信号伝送経路とは異なる構造にすることができる。
例えば、図１２に示すように、配線層ＷＬ１に形成される複数の導体パターンは、複数のビア（基準電位ビア、第１電位ビア）２ｖｓを介して複数のパッドＶｓＰ（図９参照）と電気的に接続される導体パターン（基準電位導体パターン、第１導体パターン）２ＣＰｓ１を含む。なお、図１２では、複数のビア２ｖｓのうちの一つに符号を付しているが、導体パターン２ＣＰｓ１と重なる位置に記載される２つの円は、いずれもビア２ｖｓである。複数のビア２ｖｓは、図９に示す複数のパッドＶｓＰと重なる位置に形成されている。導体パターン２ＣＰｓ１は、複数の配線２ｄ１とは分離されている。また、平面視において、複数のビア２ｖｓのそれぞれは、Ｙ方向の幅（第５幅）ＤＶｓ１を有する。図１４に示す例では、ビアの平面形状は円形を成す。ビア２ｖｓの幅ＤＶｓ１は、図１４に示すビア２ｖ１の幅ＤＶ２より大きい。平面視において、ビア２ｖｓの面積は、図１４に示すビア２ｖ１の面積より大きい。
同様に、図１２に示す配線層ＷＬ１に形成される複数の導体パターンは、複数のビア（電源電位ビア、第２電位ビア）２ｖｄを介して複数のパッドＶｄＰ（図９参照）と電気的に接続される導体パターン（電源電位導体パターン、第２導体パターン）２ＣＰｄ１を含む。なお、図１２では、複数のビア２ｖｄのうちの一つに符号を付しているが、導体パターン２ＣＰｄ１と重なる位置に記載される２つの円は、いずれもビア２ｖｄである。複数のビア２ｖｄは、図９に示す複数のパッドＶｄＰと重なる位置に形成されている。導体パターン２ＣＰｄ１は、複数の配線２ｄ１、および導体パターン２ＣＰｓ１とは分離されている。また、平面視において、複数のビア２ｖｄのそれぞれは、Ｙ方向の幅（第６幅）ＤＶｄ１を有する。図１４に示す例では、ビアの平面形状は円形を成す。ビア２ｖｄの幅ＤＶｄ１は、図１４に示すビア２ｖ１の幅ＤＶ２より大きい。平面視において、ビア２ｖｄの面積は、図１４に示すビア２ｖ１の面積より大きい。
図１０に示す半導体チップＣＨＰ１に安定的に電源を供給する観点から、電源電位供給経路や基準電位供給経路は、経路断面積を大きくすることが好ましい。このため、図１３に示すように、複数のパッドＶｓＰのそれぞれは、導体パターン２ＣＰｓ１を介して互いに電気的に接続される。また、複数のパッドＶｄＰのそれぞれは、導体パターン２ＣＰｄ１を介して互いに電気的に接続される。このように固定電位を伝送する経路では、隣り合うパッド２ＰＤが互いに電気的に接続されるので、信号伝送経路とは異なり、細い配線に接続する必要がない。また、半導体チップＣＨＰ１への電源供給経路の距離を短くする観点から、電源供給経路および基準電位供給経路は、少なくとも半導体チップＣＨＰ１と重なる領域ＣＨＲ１に形成されていれば良い。このため、図１２に示すように、ビア２ｖｓの幅ＤＶｓ１やビア２ｖｄの幅ＤＶｄ１は、図１４に示すビア２ｖ１の幅ＤＶ２のように小さくしなくて良い。図１２に示すように、平面視において、ビア２ｖｄやビア２ｖｓの面積を大きくすることにより、電源供給経路の経路断面積を大きくすることができる。
なお、図１２に示すビア２ｖｓの幅ＤＶｓ１、およびビア２ｖｄの幅ＤＶｄ１は、後述する図１６に示すビア２ｖｓ２の幅ＤＶｓ２、ビア２ｖｄ２の幅ＤＶｄ２、図１７に示すビア２ｖｓ３の幅ＤＶｓ３、およびビア２ｖｄ３の幅ＤＶｄ３と同じである。つまり、パッド形成層ＰＤＬ（図６参照）と配線層ＷＬ１とを電気的に接続する複数のビア２ｖのうち、固定電位が供給されるビア２ｖｓおよびビア２ｖｄの平面積は、図６に示す配線層ＷＬ１～配線層ＷＬ３の間を相互に接続するビア２ｖの平面積と同じである。
また、電源電位の供給経路と、基準電位の供給経路とは、図１２に示す配線層ＷＬ１において、複数の配線２ｄ１の配置を阻害しないように配置される必要がある。図１２に示すように、Ｘ方向において、配線２ｄＳ１は、ビアランド２ＬＳ１の一方側に配置され、導体パターン２ＣＰｓ１および導体パターン２ＣＰｄ１は、ビアランド２ＬＳ１の他方側に配置される。詳しくは、Ｘ方向において、複数の配線２ｄ１のそれぞれは、複数のビアランド２ＬＳの一方側に向かって延び、導体パターン２ＣＰｓ１および導体パターン２ＣＰｄ１は、複数のビアランド２ＬＳの他方側に配置される。配線層ＷＬ１の少なくとも領域ＣＨＲ１では、複数の配線２ｄ１の延在方向には、導体パターン２ＣＰｓ１および導体パターン２ＣＰｄ１が配置されない。すなわち、電源電位の供給経路と、基準電位の供給経路とは、図１２に示す配線層ＷＬ１において、複数の配線２ｄ１の配置を阻害しないように配置される。
また、図９に示すように、複数のパッドＶｓＰは、Ｘ方向と交差する（図９では直交する）Ｙ方向に沿って配列される。この場合、複数のパッドＶｓＰを互いに接続する導体パターン２ＣＰｓ１（図１２参照）は、Ｙ方向に沿って延びる。これにより配線層ＷＬ１における導体パターン２ＣＰｓ１の面積を大きくすることができる。同様に、複数のパッドＶｄＰは、Ｘ方向と交差する（図９では直交する）Ｙ方向に沿って配列される。この場合、複数のパッドＶｄＰを互いに接続する導体パターン２ＣＰｄ１（図１２参照）は、Ｙ方向に沿って延びる。これにより配線層ＷＬ１における導体パターン２ＣＰｄ１の面積を大きくすることができる。
図１２に示すように、配線層ＷＬ１において、ビアランド２ＬＳ２は、ビアランド２ＬＳ１とは異なる列に配置される。図１２に示す例では、ビアランド２ＬＳ１は列３ＰＬ１に配置され、ビアランド２ＬＳ２は列３ＰＬ３に配置される。したがって、Ｘ方向において、ビアランド２ＬＳ２は、ビアランド２ＬＳ１と導体パターン２ＣＰｓ１（または導体パターン２ＣＰｄ１）との間に配置される。
また、半導体装置ＰＫＧ１の場合、基準電位の供給経路は、信号伝送経路のノイズ耐性を向上させるシールド層として、あるいは、信号伝送経路の信号を伝送するリファレンス経路として利用される。図１６は、図１２に示す第１配線層の下層の第２配線層の拡大平面図である。図１７は、図１６に示す第２配線層の下層の第３配線層の拡大平面図である。図１８は、図５のＡ部の拡大平面図である。図１９は、図１８のＡ－Ａ線の拡大断面図である。図１６では、図１２に示す複数の配線２ｄ１および複数の２ＬＳ１を点線で示す。また、図１６～図１８では、図６に示す配線層ＷＬ１と配線層ＷＬ２とを電気的に接続するビア２ｖを点線で示す。
図１６に示すように、配線基板ＳＵＢ１は、複数の配線層のうち配線層ＷＬ１（図１２参照）の最も近くにある配線層ＷＬ２を有する。配線層ＷＬ２は、導体パターン２ＣＰｓ１（図１２参照）と電気的に接続され、かつ、導体パターン２ＣＰｓ１の領域ＣＨＲ１内の部分より面積が大きい導体パターン（第２導体パターン）２ＣＰｓ２を有する。領域ＣＨＲ１および領域ＣＨＲ２において、複数の配線２ｄ１のそれぞれは、配線層ＷＬ２の導体パターン２ＣＰｓ２と重なる。導体パターン２ＣＰｓ２は、大面積の導体パターン（導体プレーンとも呼ぶ）である。導体パターン２ＣＰｓ２のように基準電位が供給される大面積の導体パターンは、グランドプレーンと呼ばれる場合もある。また、図１７に示す導体パターン２ＣＰｄ３のように、電源電位が供給される大面積の導体パターンは、電源プレーンと呼ばれる場合がある。
導体パターン２ＣＰｓ２は、複数のビア２ｖｓ２を介して図１２に示す導体パターン２ＣＰｓ１と接続されている。図１５に示すように、ビア２ｖｓ２は、パッド形成層ＰＤＬのパッドＶｓＰと配線層ＷＬ１の導体パターン２ＣＰｓ１とを電気的に接続するビア２ｖｓと重なる位置に配置されている。図１２と図１６を比較して判るように、導体パターン２ＣＰｓ１と導体パターン２ＣＰｓ２とのそれぞれは、互いに重なり、導体パターン２ＣＰｓ１と導体パターン２ＣＰｓ２とが互いに重なる面積は、ビア２ｖｓおよびビア２ｖｓ２の平面積の２倍以上である。したがって、図１５に対する変形例として、ビア２ｖｓ２がビア２ｖｓと重ならない位置に配置される場合もある。また、上記したように図１６に示すビア２ｖｓ２のＹ方向の幅ＤＶｓ２は、図１２に示すビア２ｖｓのＹ方向の幅ＤＶｓ１と同じである。
図１６に示す例では、複数のビアランド２ＬＳおよび複数の配線２ｄ１のそれぞれが、グランドプレーンである導体パターン２ＣＰｓ２と重なっている。このように、信号を伝送する配線２ｄ１と厚さ方向に重なるように大面積の導体パターン２ＣＰｓ２が配置される構造は、マイクロストリップライン構造と呼ばれる。マイクロストリップライン構造では、配線２ｄ１に信号が流れることにより生じる電磁波が、導体パターン２ＣＰｓ２によりシールドされるので、電磁波の周囲への散乱を抑制することができる。なお、電磁波のシールドとして機能する導体パターン２ＣＰｓ２には、固定電位（好ましくは接地電位）が供給されることが好ましい。本実施の形態の場合、配線層ＷＬ２において、複数の配線２ｄ１と重なる位置には、基準電位が供給されるグランドプレーンである導体パターン２ＣＰｓ２が設けられている。変形例として、配線層ＷＬ２において、複数の配線２ｄ１と重なる位置に、例えば図１７に示す導体パターン２ＣＰｄ３のように、電源電位が供給される電源プレーンが設けられていても良い。
図１６に示すように配線層ＷＬ２は、導体パターン２ＣＰｄ１（図１２参照）と電気的に接続される導体パターン２ＣＰｄ２を有する。導体パターン２ＣＰｄ２は、導体パターン２ＣＰｓ２と離間するように配置される。導体パターン２ＣＰｄ２は、複数のビア２ｖｄ２を介して図１２に示す導体パターン２ＣＰｄ１と接続されている。図１５に示すように、ビア２ｖｄ２は、パッド形成層ＰＤＬのパッドＶｓＰと配線層ＷＬ１の導体パターン２ＣＰｄ１とを電気的に接続するビア２ｖｄと重なる位置に配置されている。図１２と図１６を比較して判るように、導体パターン２ＣＰｄ１と導体パターン２ＣＰｄ２とのそれぞれは、互いに重なり、導体パターン２ＣＰｄ１と導体パターン２ＣＰｄ２とが互いに重なる面積は、ビア２ｖｄおよびビア２ｖｄ２の平面積の２倍以上である。したがって、図１５に対する変形例として、ビア２ｖｄ２がビア２ｖｄと重ならない位置に配置される場合もある。また、上記したように図１６に示すビア２ｖｄ２のＹ方向の幅ＤＶｄ２は、図１２に示すビア２ｖｄのＹ方向の幅ＤＶｄ１と同じである。
また、図１７に示すように、配線基板ＳＵＢ１は、複数の配線層のうち配線層ＷＬ２（図１６参照）の下層にある配線層ＷＬ３を有する。配線層ＷＬ３は、導体パターン２ＣＰｄ２（図１６参照）と電気的に接続され、かつ、導体パターン２ＣＰｄ２より面積が大きい導体パターン２ＣＰｄ３を有する。導体パターン２ＣＰｄ３は、上記したように、大面積の電源プレーンである。半導体チップＣＨＰ１（図６参照）に供給される電源を安定化させるため、半導体チップＣＨＰ１の近くにグランドプレーンおよび電源プレーンを配置することが好ましい。本実施の形態の場合、コア絶縁層である絶縁層２ＣＲ（図６参照）と半導体チップＣＨＰ１との間に、導体パターン２ＣＰｓ２および導体パターン２ＣＰｄ３が配置される。このため、半導体チップＣＨＰ１に供給される電源を安定化させることができる。なお、半導体装置ＰＫＧ１の場合、導体パターン２ＣＰｄ３が配置される配線層ＷＬ３と、図６に示すスルーホール配線２ＴＨＷ（図６参照）に接続される配線層ＷＬ４とは互いに異なる層になっている。ただし、図６に対する変形例として、配線層ＷＬ３がスルーホール配線２ＴＨＷに接続されていても良い。この場合、図６に示す例と比較して、配線層数をさらに低減でき、例えば、パッド形成層ＰＤＬおよびランド形成層ＬＤＬとは別に、５層の配線層を有していれば良い。
導体パターン２ＣＰｄ３は、複数のビア２ｖｄ３を介して図１６に示す導体パターン２ＣＰｄ２と接続されている。図１６と図１７を比較して判るように、導体パターン２ＣＰｄ２と導体パターン２ＣＰｄ３とのそれぞれは、互いに重なり、導体パターン２ＣＰｄ２と導体パターン２ＣＰｄ３とが互いに重なる面積は、ビア２ｖｄ２およびビア２ｖｄ３の平面積の２倍以上である。このため、ビア２ｖｄ３はビア２ｖｄ２と重ならない位置に配置される。ビア２ｖを形成するスペースに余裕があれば、各配線層を接続するビア２ｖが厚さ方向に重なっていない方が、加工し易い。ただし、変形例としては、ビア２ｖｄ３がビア２ｖｄ２と重なっていても良い。電源電位の供給経路を最短化する観点からは、各配線層を接続するビア２ｖが厚さ方向に重なっていることが好ましい。また、上記したように図１７に示すビア２ｖｄ３のＹ方向の幅ＤＶｄ３は、図１２に示すビア２ｖｄのＹ方向の幅ＤＶｄ１と同じである。
図１７に示すように、配線層ＷＬ３は、導体パターン２ＣＰｓ２（図１６参照）と電気的に接続される複数の導体パターン２ＣＰｓ３を有する。複数の導体パターン２ＣＰｓ３のそれぞれは、導体パターン２ＣＰｄ３と離間するように配置される。配線層ＷＬ３は、電源プレーンが配置される配線層なので、基準電位が供給される導体パターン２ＣＰｓ３は、ビア２ｖｓ３が配置される位置に選択的に形成される。また、複数の導体パターン２ＣＰｓ３の面積は、図１２に示す配線層ＷＬ１の導体パターン２ＣＰｓ１の面積より小さい。複数の導体パターン２ＣＰｓ３のそれぞれは、複数のビア２ｖｓ３を介して図１６に示す導体パターン２ＣＰｓ２と接続されている。図１５に示す例では、ビア２ｖｓ３とビア２ｖｓ２とは重なっていない。しかし、変形例としては、ビア２ｖｓ３とビア２ｖｓ２とが互いに重なっていても良い。また、上記したように図１７に示すビア２ｖｓ３のＹ方向の幅ＤＶｓ３は、図１２に示すビア２ｖｓのＹ方向の幅ＤＶｓ１と同じである。
また、隣り合う信号伝送経路間でのクロストークノイズを低減する観点からは、平面視において、信号伝送経路の周りに、固定電位（好ましくは接地電位）が供給されることが好ましい。図１２に示すように、領域ＣＨＲ１では、多数の配線２ｄ１が高密度で配置されるため、隣り合う配線２ｄ１の間に、導体パターン２ＣＰｓ１を配置することは難しい。しかし、平面視において、半導体チップＣＨＰ１（図５参照）から離れた領域（図１８に示す領域ＣＨＲ２）では、図１８に示すように隣り合う配線２ｄ１の間に導体パターン２ＣＰｓ１を配置することができる。すなわち、基準電位が供給される導体パターン２ＣＰｓ１は、配線層ＷＬ１において、領域ＣＨＲ１（図１２参照）および領域ＣＨＲ２の両方にある。領域ＣＨＲ２では、複数の配線２ｄ１の間に配線２ｄ１とは離間する導体パターン２ＣＰｓ１が配置される。この場合、複数の配線２ｄ１のそれぞれに信号電流が流れた時に生じる電磁波が、導体パターン２ＣＰｓ１によりシールドされる。この結果、電磁波の広がりを抑制し、クロストークノイズを低減できる。
また、複数の配線２ｄ１のそれぞれは、一方の端部が図１２に示すビアランド２ＬＳに接続され、他方の端部が導体パターン２ＣＰ１に接続される。図１９に示すように、導体パターン２ＣＰ１は、配線層ＷＬ１と配線層ＷＬ２とを接続するビア（信号ビア）２ｖ１２に接続される。図１８に示す例では、ビア２ｖ１２の平面形状は円形であって、ビア２ｖ１２の平面積は、図１２に示すビア２ｖｓ１の平面積と同じである。また、図１８に示す例では、導体パターン２ＣＰ１の平面形状は、ビア２ｖ１２より直径が大きい円形である。導体パターン２ＣＰ１のＹ方向の幅、すなわち、直径ＤＶｃ１は、図１４に示すビアランド２ＬＳ１の幅ＤＶ２より大きい。
また、半導体装置ＰＫＧ１の場合、図１２に示す第１配線層に形成される導体パターンのうち、信号伝送経路を構成する複数のビアランド２ＬＳのそれぞれは、配線２ｄ１を介して領域ＣＨＲ２に引き出され、ビアランド２ＬＳの直下には、配線層ＷＬ１と配線層ＷＬ２とを接続するビア２ｖ１２が形成されない。言い換えれば、図９に示すパッド形成層ＰＤＬに配置される複数のパッド２ＰＤは、信号が伝送される複数の信号パッドＳｘＰを含む。図１２に示す配線層ＷＬ１に形成される複数の導体パターンは、複数の信号パッドＳｘＰと重なる位置に配置され、かつ、複数の信号パッドＳｘＰと電気的に接続される複数のビアランド（信号ビアランド）２ＬＳを含む。複数のビアランド２ＬＳは、複数の配線２ｄ１を介して、配線層ＷＬ１と配線層ＷＬ２（図１９参照）とを電気的に接続する複数のビア２ｖ１２（図１９参照）にそれぞれ接続される。複数のビアランド２ＬＳは、複数のビア２ｖ１２と重ならない。
図９に示すように、本実施の形態の半導体装置ＰＫＧ１が備える複数のパッド２ＰＤは隣り合うパッド２ＰＤの配置間隔が小さくなっている。また、複数の信号パッドＳｘＰは、多列（図９では６列）で配列される。また、複数の信号伝送経路のそれぞれは、図１２に示す配線層ＷＬ１において領域ＣＨＲ１から領域ＣＨＲ２に引き出され、他の配線層では引き出されない。したがって、配線層数を低減することができる。
なお、図１９では、信号伝送経路として、配線層ＷＬ１の導体パターン２ＣＰ１と配線層ＷＬ２の導体パターン２ＣＰ２とを電気的に接続するビア２ｖ１２と、配線層ＷＬ２の導体パターン２ＣＰ２と配線層ＷＬ３の導体パターン２ＣＰ３とを電気的に接続するビア２ｖ２３と、を示している。また、図１５および図１９では、基準電位の供給経路である配線層ＷＬ１の導体パターン２ＣＰｓ１と配線層ＷＬ２の導体パターン２ＣＰｓ２とを電気的に接続するビア２ｖｓ２と、配線層ＷＬ２の導体パターン２ＣＰｓ２と配線層ＷＬ３の導体パターン２ＣＰｓ３とを電気的に接続するビア２ｖｓ３と、を示している。また、図１５または図１７では、電源電位の供給経路である配線層ＷＬ１の導体パターン２ＣＰｄ１と配線層ＷＬ２の導体パターン２ＣＰｄ２とを電気的に接続するビア２ｖｄ２と、配線層ＷＬ２の導体パターン２ＣＰｄ２と配線層ＷＬ３の導体パターン２ＣＰｄ３とを電気的に接続するビア２ｖｄ３（図１７参照）と、を示している。図６に示す配線層ＷＬ３より下層の構造は、配線層ＷＬ２と配線層ＷＬ３とを電気的に接続する構造と同様なので、図示を省略している。ただし、配線層ＷＬ４と配線層ＷＬ５はスルーホール配線２ＴＨＷを介して接続されている。また、図６に示す配線層ＷＬ６～配線層ＷＬ７の各層には、グランドプレーンまたは電源プレーンである大面積の導体パターン２ＣＰが形成されている。
図９に示す複数の信号パッドＳｘＰは、互いに分離された複数の信号伝送経路を介して図４に示す複数の半田ボールＳＢにそれぞれ接続される。また、図９に示す複数のパッドＶｓＰは、図６に示す配線層ＷＬ１～配線層ＷＬ７のそれぞれに形成された導体パターン２ＣＰを介して図４に示す複数の半田ボールＳＢに接続される。また、図９に示す複数のパッドＶｄＰは、図６に示す配線層ＷＬ１～配線層ＷＬ７のそれぞれに形成された導体パターン２ＣＰを介して図４に示す複数の半田ボールＳＢに接続される。
半導体装置ＰＫＧ１の場合、複数の配線２ｄ１のそれぞれは、図６に示す配線層ＷＬ１において、半導体チップＣＨＰ１と重なる領域から配線基板ＳＵＢ１の周辺領域まで引き出される。このため、配線層ＷＬ１から配線層ＷＬ７を接続するビア２ｖ、および配線層ＷＬ７とランド形成層ＬＤＬとを接続するビア２ｖのそれぞれは、ビルドアップ工法により形成される。一方、図１２に示す配線層ＷＬ１の領域ＣＨＲ１では、多数の導体パターンが高密度で配置されるので、ビルドアップ工法でビア２ｖを形成することが難しい。
図１９に例示するように、ビルドアップ工法により形成されるビア２ｖは、例えば以下のように形成される。配線層ＷＬ１を覆う絶縁膜２ｅが積層された後、絶縁膜２ｅにレーザ光を照射することで、貫通孔２ＶＨを形成する。その後、貫通孔２ＶＨ内に導体膜を形成することで、ビア２ｖが形成される。レーザ光を用いた加工方法により形成されたビア２ｖはレーザビアと呼ばれる。レーザビアは、ドリルなどの治具を用いて機械的に形成されたビアと比較すると、微細加工が可能である。しかし、図１２～図１４に示すビアランド２ＬＳ上に形成されるビア２ｖは、平面サイズが小さく、加工マージンが小さいので、レーザ光を用いた加工方法で形成することが難しい。
そこで、図１２～図１４に示すビアランド２ＬＳ上に形成されるビア２ｖは、フォトリソグラフィ技術を利用して形成される。以下、図１０に示すビア２ｖ１およびビア２ｖ２を形成する方法を一例として説明する。フォトリソグラフィ技術を利用して形成されたビア２ｖはフォトビアと呼ばれる。図２０～図２３は、図１０に示す第１配線層のビアランド上にビアを形成する工程を示す拡大断面図である。
本実施の形態の半導体装置ＰＫＧ１の製造方法には、図６に示す配線基板ＳＵＢ１を準備する工程と、配線基板ＳＵＢ１上にフリップチップ接続方式により、半導体チップＣＨＰ１を搭載する工程と、が含まれる。
まず、ビルドアップ工法により、図１に示す配線層ＷＬ１から配線層ＷＬ７およびランド形成層ＬＤＬのそれぞれを形成する。ビルドアップ工法では、複数のスルーホール配線２ＴＨＷが形成されたコア絶縁層である絶縁層２ＣＲを基材として、その上層および下層に絶縁膜２ｅおよび配線層を構成する導体パターンを順次積層する。これらの配線層間を接続するビア２ｖは、上記したようにレーザ光を照射することにより形成される。配線層ＷＬ１から配線層ＷＬ７およびランド形成層ＬＤＬのそれぞれに形成される導体パターン、およびビア２ｖは、例えば銅を主成分とする金属材料である。
配線層ＷＬ１には、図１２に示すように、第１信号が伝送されるビアランド２ＬＳ１と、ビアランド２ＬＳ１に接続され、Ｘ方向に延びる配線２ｄＳ１と、第１信号とは異なる第２信号が伝送されるビアランド２ＬＳ２と、ビアランド２ＬＳ２に接続され、配線２ｄＳ１と隣り合ってＸ方向に延びる配線２ｄＳ２と、が形成される。
次に、配線層ＷＬ１に形成された複数の複数の配線２ｄ１（図２０参照）および複数のビアランド２ＬＳ（図２０参照）を含む複数の導体パターンを覆うように、絶縁膜ＰＰＦを形成する。絶縁膜ＰＰＦは、図２０に示す光ＰＨＬに対する感光性を有する感光性樹脂から成る。
次に、図２０に示すように、フォトマスク（レチクル）ＰＨＭを介して絶縁膜ＰＰＦに向かって光ＰＨＬを照射する（露光工程）。フォトマスクＰＨＭには、複数の開口部ＰＨＭＨがパターニングされている。絶縁膜ＰＰＦは、光ＰＨＬに対して感光性を有する。本実施の形態の絶縁膜ＰＰＦは、例えばネガ型の特性を備える。このため、絶縁膜ＰＰＦのうち、光ＰＨＬに露光されていない部分では、現像により、絶縁膜ＰＰＦの材料が除去され、絶縁膜ＰＰＦには、複数の貫通孔２ＶＨが形成される。複数の貫通孔２ＶＨは、複数のビアランド２ＬＳ上に、それぞれ形成される。また貫通孔２ＶＨの底において、ビアランド２ＬＳが絶縁膜ＰＰＦから露出する。本工程は、フォトマスクＰＨＭと配線基板ＳＵＢ１との位置関係を固定した状態で行う場合もあるが、フォトマスクＰＨＭと配線基板ＳＵＢ１との相対的な位置関係を断続的にずらしながら移動させる、ステッパを用いて行う場合もある。また、上記では、露光方式の一例として、フォトマスクを介して露光する方式を取り上げて説明した。ただし、スキャン方式により、光ＰＨＬを選択的に照射することで、パターンを直接的に描く、ダイレクト露光方式を適用する場合もある。
次に図２１に示すように、絶縁膜ＰＰＦ上および絶縁膜ＰＰＦに形成された貫通孔２ＶＨの底において露出するビアランド２ＬＳ上にシード金属膜ＳＤＭを形成する。シード金属膜ＳＤＭは、例えば銅を主成分とする金属膜である。シード金属膜ＳＤＭは、例えば、無電解メッキ法、あるいはスパッタリングにより形成される。その場合、チタン（Ｔｉ）から成る膜を密着層やバリアメタルとすることがある。
次に、図２２に示すように、シード金属膜ＳＤＭを覆うように、メッキマスクＭＲＦを形成し、メッキマスクＭＲＦ内に複数の開口部ＲＦＨを形成した後、開口部ＲＦＨ内にビア２ｖ１およびパッド２ＰＤを形成する。メッキマスクＭＲＦは、例えば紫外線などの波長帯の光に対して感光性を有する。また、メッキマスクＭＲＦには、ビア２ｖおよびパッド２ＰＤを形成する予定位置に複数の開口部ＲＦＨが形成される。開口部ＲＦＨは、例えばメッキマスクＭＲＦに選択的に紫外線などの光を照射することにより形成される。また、ビア２ｖおよびパッド２ＰＤは、例えば、電解メッキ法により、一括して形成される。これにより、ビアランド２ＬＳ上に絶縁膜ＰＰＦから露出するビア２ｖ１およびビア２ｖ２が形成される。また、ビア２ｖ１上にパッドＳｘＰ１が、ビア２ｖ２上にパッドＳｘＰ２が、それぞれ形成される。平面視において、開口部ＰＨＦの開口面積は、貫通孔２ＶＨの開口面積より大きい。このため、電解メッキ法によりビア２ｖとパッド２ＰＤとを一括して形成することができる。ビア２ｖとパッド２ＰＤとは一体に形成されるので、ビア２ｖとパッド２ＰＤとをそれぞれ独立して形成する場合と比較して、ビア２ｖとパッド２ＰＤとの境界が破壊され難い。
次に、図２３に示すように、図２２に示すメッキマスクＭＲＦ、およびシード金属膜ＳＤＭのうち、メッキマスクＭＲＦの下にあった部分を除去する。これにより、ビアランド２ＬＳ上に形成されたビア２ｖ１とビア２ｖ２とは、互いに電気的に分離される。また、ビア２ｖ１上に形成されたパッドＳｘＰ１と、ビア２ｖ２上に形成されたパッドＳｘＰ２とは、互いに電気的に分離される。
図２２では図示を省略したが、パッド２ＰＤを構成する金属膜を形成した後、パッド２ＰＤと半田材料との接続性を向上させるため、パッド２ＰＤ上に銅以外の金属材料から成る金属膜（図示は省略）をさらに形成する場合もある。パッド２ＰＤと半田材料との接続性を向上させる金属膜としては、例えば錫（Ｓｎ）メッキ膜、あるいは、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）の積層膜などを例示できる。また、シード金属膜ＳＤＭの一部を除去した後、パッド２ＰＤ上に半田材料を塗布する場合もある。
なお、上記ように電解メッキ法により形成されたビア２ｖおよびパッド２ＰＤは、金属パターンの下層にシード金属膜ＳＤＭが残っている。ただし、図１０や図１１では図２３に示すシード金属膜ＳＤＭの図示を省略している。
上記したように、フォトリソグラフィ技術を利用してビア２ｖを形成する場合、絶縁膜ＰＰＦの厚さを薄くすることにより、解像度を高くすることができる。例えば本実施の形態の場合、図１０に示すように配線基板ＳＵＢ１は、配線層ＷＬ１と配線層ＷＬ２との間にある絶縁膜２ｅを有し、絶縁膜ＰＰＦの厚さは、配線層ＷＬ１と配線層ＷＬ２との間にある絶縁膜２ｅの厚さより薄い。このように、絶縁膜ＰＰＦの厚さを薄くすることにより、信号パッドＳｘＰに接続される複数のビア２ｖを高精度で形成することができる。
また、半導体装置ＰＫＧ１の場合、図１４を用いて説明したように、信号パッドＳｘＰが他の配線２ｄ１と重なる。このため、信号パッドＳｘＰと配線２ｄ１とが重なる領域において、寄生容量を小さくすることが好ましい。互いに対向する導体間の容量は、導体間の離間距離に反比例する。したがって、絶縁膜ＰＰＦの厚さを薄くすることにより、信号パッドＳｘＰと配線２ｄ１とが重なる領域において、寄生容量を小さくすることができる。
また、高速で信号伝送を行う場合、図１０に示す半導体チップＣＨＰ１の入出力端子の近傍での寄生容量が、高速動作の安定性に与える影響は、低速での信号伝送と比較して大きい。したがって、半導体チップＣＨＰ１の入出力端子の近傍での寄生容量を低減する観点から、複数の信号パッドＳｘＰを含むパッド２ＰＤの平面積は小さい方が良い。図１１に示すように、複数のパッド２ＰＤのそれぞれの側面２ＰＤｓは、アンダフィル樹脂または突起電極３ＢＰに接触する。図１１に示す例では、複数のパッド２ＰＤのそれぞれの側面２ＰＤｓは、アンダフィル樹脂ＵＦおよび突起電極３ＢＰの両方に接触する。言い換えれば、パッド形成層ＰＤＬの領域ＣＨＲ１において、絶縁膜ＰＰＦ上は、ソルダレジスト膜などの絶縁膜に覆われていない。
図２４は、図１１に対する変形例である半導体装置の拡大断面図である。図２４に示す半導体装置ＰＫＧ２のように、複数のパッド２ＰＤがソルダレジスト膜である絶縁膜ＳＲ２に覆われている場合、絶縁膜ＳＲ２に形成された開口部において、パッド２ＰＤの一部分が絶縁膜ＳＲ２から露出する。この場合、パッド２ＰＤの側面２ＰＤｓは、絶縁膜ＳＲ２に覆われ、アンダフィル樹脂ＵＦおよび突起電極３ＢＰと接触しない。半導体装置ＰＫＧ２の場合、隣り合うパッド２ＰＤの間にソルダレジスト膜である絶縁膜ＳＲ２が介在する。この場合、パッド２ＰＤと電極３ＰＤとを電気的に接続する導電性部材である突起電極３ＢＰに含まれる半田成分が、周囲に広がり難い。したがって、隣り合うパッド２ＰＤが半田を介して短絡することを抑制できる。
ただし、半導体装置ＰＫＧ２の場合、図１１に示す半導体装置ＰＫＧ２と比較して、パッド２ＰＤの露出面積は小さくなるが、パッド２ＰＤと突起電極３ＢＰとの接合強度を確保する観点から、パッド２ＰＤと突起電極３ＢＰとの接触面積は小さくすることが難しい。したがって、半導体装置ＰＫＧ２のパッド２ＰＤの平面視における直径は、半導体装置ＰＫＧ１のパッド２ＰＤの平面視における直径より大きい。例えば、図２４に示す例では、パッド２ＰＤの直径は、８０μｍ程度となる。つまり、パッド２ＰＤの面積を小さくする観点からは、図２４に示す半導体装置ＰＫＧ２よりも半導体装置ＰＫＧ１の方が好ましい。また、図１１に示す半導体装置ＰＫＧ１の場合、上記したように、パッド２ＰＤの平面積を小さくできる。このため、隣り合うパッド２ＰＤの間にソルダレジスト膜が介在していない場合でも、隣り合うパッド２ＰＤが半田を介して短絡することを抑制できる。
なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
＜変形例１＞
例えば、図１０に示す半導体装置ＰＫＧ１は、領域ＣＨＲ２において、パッド形成層ＰＤＬの下地層である絶縁膜ＰＰＦが露出する構造になっている。半導体装置ＰＫＧ１に対する変形例として、図２５および図２６に示す半導体装置ＰＫＧ３のように、領域ＣＨＲ２において、絶縁膜ＰＰＦ上に導体パターン２ＣＰｇが形成されていても良い。図２５は、図６に示す半導体装置に対する変形例である半導体装置を示す断面図である。図２６は、図２５に示す半導体装置において、図１０に対応する部分を拡大して示す拡大断面図である。
図２５および図２６に示す半導体装置ＰＫＧ３は、以下で説明する相違点を除き、半導体装置ＰＫＧ１（図６参照）と同様である。したがって、重複する説明は省略する。また、半導体装置ＰＫＧ１の説明図として示した図１８や半導体装置ＰＫＧ２の説明図として示した図２４を参照して説明する。
図２５および図２６に示す半導体装置ＰＫＧ３は、配線基板ＳＵＢ１のパッド形成層ＰＤＬに形成される導体パターン２ＣＰｇを備えている点で、図６および図１０に示す半導体装置ＰＫＧ１と相違する。半導体装置ＰＫＧ３の配線基板ＳＵＢ１のパッド形成層ＰＤＬは、領域ＣＨＲ２に配置される導体パターン２ＣＰｇを備えている。導体パターンは、基準電位が供給されるグランドプレーンであって、ビア２ｖｓを介して図１８に示す導体パターン２ＣＰｓ１と電気的に接続されている。また、導体パターン２ＣＰｇは、領域ＣＨＲ２の大部分を覆うように形成されており、導体パターン２ＣＰｇの面積は図１２に示す導体パターン２ＣＰｓ１の領域ＣＨＲ１内の部分の面積より大きい。また、領域ＣＨＲ２において、複数の配線２ｄ１のそれぞれは、パッド形成層ＰＤＬの導体パターン２ＣＰｇと重なる。
図２５や図２６に示すように、半導体装置ＰＫＧ３は、領域ＣＨＲ２において、信号配線である配線２ｄ１が、パッド形成層ＰＤＬのグランドプレーンである導体パターン２ＣＰｇと、配線層ＷＬ２のグランドプレーンである導体パターン２ＣＰｓ２との間に挟まれた構造になっている。また、領域ＣＨＲ２では、図１８を用いて説明したように、隣り合う配線２ｄ１の間に導体パターン２ＣＰｓ１が配置されている。したがって、信号配線である配線２ｄ１に対してストリップライン構造を適用することができる。図２６に示す配線２ｄＳ１に信号電流が流れた時に生じる電磁波は、導体パターン２ＣＰｇ、導体パターン２ＣＰｓ２、および図１８に示す導体パターン２ＣＰｓ１によりシールドされる。したがって、図１９を用いて説明したマイクロストリップラインの構造の場合より、さらにノイズを低減することができる。
平面視において、導体パターン２ＣＰｇの一部は、図１８に示す導体パターン２ＣＰｓ１と重なっている。したがって、図２５に示すようにビア２ｖｓを介して導体パターン２ＣＰｇと導体パターン２ＣＰｓ１とを電気的に接続することで、導体パターン２ＣＰｇに基準電位を供給できる。
また、半導体装置ＰＫＧ３が備える導体パターン２ＣＰｇは、配線層ＷＬ１を覆う絶縁膜ＰＰＦとは異なる絶縁膜ＳＲ２に覆われる。絶縁膜ＳＲ２は、例えばソルダレジスト膜を利用可能であるが、導体パターン２ＣＰｇを損傷や酸化から保護するための保護絶縁膜なので、衝撃緩和特性が高く、吸湿性が低い材料から成ることが好ましい。
なお、導体パターン２ＣＰｇを酸化等から保護するためには、導体パターン２ＣＰｇが絶縁膜ＳＲ２で覆われている方が好ましいが、上記したストリップライン構造を適用する観点からは、絶縁膜ＳＲ２は必須ではない。したがって、変形例としては、絶縁膜ＳＲ２が形成されず、導体パターン２ＣＰｇが露出する場合もある。
また、導体パターン２ＣＰｇの保護膜としての絶縁膜ＳＲ２を領域ＣＨＲ１にも形成した場合、図２４を用いて説明した半導体装置ＰＫＧ２のように、複数のパッド２ＰＤの一部分が絶縁膜ＳＲ２に覆われた構造にすることもできる。ただし、上記したように、パッド２ＰＤの寄生容量を小さくする観点からはパッド２ＰＤの平面積が小さい方が良い。そして、パッド２ＰＤの平面積を小さくするためには、パッド２ＰＤが絶縁膜ＳＲ２に覆われていない方が良い。このため、図２５および図２６に示すように、半導体装置ＰＫＧ３の場合、領域ＣＨＲ１には絶縁膜ＳＲ２が形成されず、複数のパッド２ＰＤのそれぞれは、絶縁膜ＳＲ２から露出する。
＜変形例２＞
また、図１０や図１１に示す例では、半導体チップＣＨＰ１の電極３ＰＤと配線基板ＳＵＢ１のパッド２ＰＤとを電気的に接続する導電性部材が、半田バンプである突起電極３ＢＰである例について説明した。しかし、電極３ＰＤと配線基板ＳＵＢ１のパッド２ＰＤとを電気的に接続する導電性部材には種々の変形例がある。図２７は、図１１に対する他の変形例である半導体装置の拡大断面図である。例えば、図２７に示す半導体装置ＰＫＧ４の場合、電極３ＰＤと配線基板ＳＵＢ１のパッド２ＰＤとを電気的に接続する突起電極（導電性部材）３ＢＰは、柱状に延びる金属部材であるピラーバンプＢＰ１と、半田材ＢＰ２と、を含んでいる。ピラーバンプ（Ｃｕピラー）ＢＰ１は、銅（Ｃｕ）を主成分とする金属から成り、パッド２ＰＤと対向する先端面を備える。また、半田材ＢＰ２は、ピラーバンプＢＰ１の先端面に接合される。半導体装置ＰＫＧ１が備える突起電極３ＢＰの場合、図１１に示す突起電極３ＢＰと比較して、半田材の使用量が少ない。
また、図示は省略するが、銅を主成分とする金属から成るピラーバンプＢＰ１と銅を主成分とする金属から成るパッド２ＰＤとを直接接合する場合もある。この場合、ピラーバンプＢＰ１とパッド２ＰＤとの間に半田が介在しないので、接合部が破壊し難くなる。また、銅を主成分とする金属を直接接合する接合方式の場合、半田を介在させた接合方式と比較して、高温保存環境下での金属化合物生成が抑制され、接合部の破断やエレクトロマイグレーションによる破断が抑制される。また、銅を主成分とする金属を直接接合する接合方式の場合、半田を介在させた接合方式と比較して、接合部の抵抗を低減できる。
なお、銅を主成分とする金属を直接接合する接合方式を適用する場合、例えば、図２０～図２３を用いて説明した工程により、パッド２ＰＤを形成した後、多数のナノ金属粒子を含むペースト材をパッド２ＰＤ上に塗布し、これをリフロー接合、または焼結させることで、パッド２ＰＤの表面を金属接合する工程を追加する。
＜変形例３＞
図６に示す例では、パッド形成層ＰＤＬおよびランド形成層ＬＤＬ以外に７層の配線層を備える配線基板に適用した実施態様を示している。ただし、配線基板が備える配線層数には種々の変形例がある。図２８および図２９は、図６に示す半導体装置に対する他の変形例である半導体装置を示す断面図である。図２８に示す半導体装置ＰＫＧ５の場合、パッド形成層ＰＤＬとランド形成層ＬＤＬとの間には、配線層ＷＬ１、ＷＬ２およびＷＬ３から成る３層構造の配線層を有する。半導体装置ＰＫＧ５の場合、コア絶縁層である絶縁層２ＣＲの上面２Ｃｔ上に配線層ＷＬ２があり、絶縁層２ＣＲの下面２Ｃｂに配線層ＷＬ３がある。配線層ＷＬ２には、グランドプレーンである大面積の導体パターン２ＣＰｓ２が配置されている。また、配線層ＷＬ３には、電源プレーンである大面積の導体パターン２ＣＰｄ３が形成されている。
半導体装置ＰＫＧ５の場合、信号パッドＳｘＰに接続される多数の信号伝送経路を領域ＣＨＲ１から領域ＣＨＲ２に引き出す信号配線（配線２ｄ１）は、配線層ＷＬ１のみに配置される。また、半導体装置ＰＫＧ５は、主にグランドプレーンが配置される配線層ＷＬ２と、主に電源プレーンが配置される配線層ＷＬ３とを有する。この場合、信号伝送経路を構成する信号パッドＳｘＰの配置密度を向上させつつ、配線基板ＳＵＢ１が備える配線層の数を低減できる。
また、図９に示す例では、信号パッドＳｘＰが６列で配置された例を示している。信号伝送経路の数がさらに増加すると、信号パッドＳｘＰの列数はさらに多くなる場合がある。ただし、隣り合う信号パッドＳｘＰの間に配置される信号配線（図１２に示す配線２ｄ１）の数が増加すると、配線層ＷＬ１のみで、領域ＣＨＲ１から領域ＣＨＲ２に信号配線を引き出すことが困難になる場合がある。
この場合の対策として、例えば、図２９に示す半導体装置ＰＫＧ６のように、信号伝送経路が、複数の配線層において、領域ＣＨＲ１から領域ＣＨＲ２に引き出されていても良い。半導体装置ＰＫＧ６の場合、多数列で配置される複数の信号パッドＳｘＰに接続される信号伝送経路のうちの一部（例えば６列分の信号伝送経路）が配線層ＷＬ１で引出される。また、他の信号伝送経路（例えば他の４列分の信号伝送経路）は、配線層ＷＬ１以外の配線層（図２９に示す例では、配線層ＷＬ３）において、複数の配線（第３層配線）２ｄ３を介して、領域ＣＨＲ１から領域ＣＨＲ２に引き出されている。
図３０は、図２９に示す半導体装置が備える配線基板のパッド形成層における複数のパッドのレイアウト例を示す拡大平面図である。図３０に示す半導体装置ＰＫＧ６が有する複数の信号パッドＳｘＰは、配線層ＷＬ１（図２９参照）の配線２ｄ１（図２９参照）に接続される複数の信号パッドＳｘＰ５と、配線層ＷＬ３（図２９参照）の配線２ｄ３（図２９参照）に接続される複数の信号パッドＳｘＰ５と、を含む。複数の信号パッドＳｘＰ５のそれぞれは、複数の信号パッドＳｘＰ６のそれぞれより、領域ＣＨＲ１と領域ＣＨＲ２との境界の近くに配置される。図３０に示す例では、複数の信号パッドＳｘＰ５は、列３ＰＬ１～列３ＰＬ６に配置される。複数の信号パッドＳｘＰ６は、列３ＰＬ７～列３ＰＬ１０に配置される。
複数の信号パッドＳｘＰのそれぞれはビア２ｖに接続されている。ただし、複数の信号パッドＳｘＰ５と複数の信号パッドＳｘＰ６は、それぞれ異なるピッチで配置されている。詳しくは、複数の信号パッドＳｘＰ６のうち隣り合う信号パッドＳｘＰ６のピッチ（中心間距離）Ｐ２は、複数の信号パッドＳｘＰ５のうち隣り合う信号パッドＳｘＰ５のピッチ（中心間距離）Ｐ１より広い。信号パッドＳｘ６は、領域ＣＨＲ１において、配線層ＷＬ３（図２９参照）に接続される。このため、配線層ＷＬ１（図２９参照）においてチップ領域ＣＨＲ２に引き出される信号パッドＳｘＰ５と比較すると、狭ピッチ化することが難しい。そこで、半導体装置ＰＫＧ６の場合、複数の信号パッドＳｘＰ５に対しては、図９～図１７等を用いて説明した構造を適用することにより、信号パッドＳｘＰ５の狭ピッチ化を図っている。一方、複数の信号パッドＳｘＰ６は、複数の信号パッドＳｘＰ５より広いピッチＰ２で配列されている。この場合、全ての信号配線を配線層ＷＬ１に配置する場合と比較して、配線層数が増加する。ただし、複数の信号伝送経路の一部に図９～図１７等を用いて説明した構造を適用することにより、全体としては配線層数の増加を抑制することができる。
＜変形例４＞
また、図９に示す例では、列３ＰＬ１～列３ＰＬ６の各列には、信号パッドＳｘＰのみが配置され、基準電位が供給されるパッドＶｓＰや電源電位が供給されるパッドＶｄＰが配置されていない。図９に示す列３ＰＬ１～列３ＰＬ６の各列にパッドＶｓＰやパッドＶｄＰが配置されていても良い。この場合、信号パッドＳｘＰの間にパッドＶｓＰやパッドＶｄＰが配置される場合、これらのパッド２ＰＤには、図１４に示すビア２ｖ１と同じ形状のビア２ｖが接続される。また、信号パッドＳｘＰの間に配置されるパッドＶｓＰやパッドＶｄＰは、図１４に示すビアランド２ＬＳ１と同じ形状のビアランド（図示は省略）に電気的に接続される。この場合、図１２に示す複数の配線２ｄ１のうちの一部を基準電位の供給経路として利用しても良い。あるいは、基準電位または電源電位が供給されるビアランドの下層に図１４に示すビア２ｖ１と同じ形状のビア２ｖが接続され、図１５に示す導体パターン２ＣＰｓ２や導体パターン２ＣＰｄ２と電気的に接続されても良い。図９に示す列３ＰＬ１～列３ＰＬ６の各列にパッドＶｓＰやパッドＶｄＰが配置される場合、パッドＶｓＰやパッドＶｄＰをリファレンス経路として利用することができる。
＜変形例５＞
また、図６に示す半導体装置ＰＫＧ１の場合、複数のパッド２ＰＤと、配線層ＷＬ１との接続構造についての説明を判り易くするため、単純化された構成例について説明した。しかし、上記した技術およびその変形例は、種々の構成の半導体装置に適用できる。例えば、半導体装置ＰＫＧ１は配線基板ＳＵＢ１上に１個の半導体チップＣＨＰ１が搭載されている。しかし、半導体チップＣＨＰ１を含む電子部品の数は１個に限定されない。例えば、配線基板ＳＵＢ１上に複数の半導体チップが搭載された、マルチチップモジュールに適用する場合もある。また、半導体チップ（半導体部品、電子部品）に加えて、半導体パッケージ（半導体部品、電子部品）、例えばＤＤＲ（Double-Data-Rate）メモリやフラッシュメモリ、ＰＭＩＣ（Power Management Integrated Circuits）等も含むマルチパッケージモジュールに適用する場合もある。また、半導体チップＣＨＰ１の他にコンデンサやインダクタなどの電子部品が搭載されていても良い。例えば、交流信号の信号伝送経路の途中にコンデンサを直列で接続することにより、交流信号中の直流成分をカットすることができる。直流成分をカットする目的で信号伝送経路中に接続されるコンデンサは、ＤＣカットコンデンサと呼ばれ、配線基板ＳＵＢ１上に搭載される場合がある。また、半導体チップＣＨＰ１への電源供給を安定化させる観点から、電源供給経路中にバイパスコンデンサを挿入する場合がある。このバイパスコンデンサを配線基板ＳＵＢ１上に搭載しても良い。
＜変形例６＞
また、図２では、信号伝送の例として、シングルエンドの信号を伝送する実施態様を取り上げて説明した。ただし、信号伝送方式は、シングルエンドには限定されず、差動信号を伝送しても良い。差動信号を伝送する場合、図２に示す複数の信号伝送経路ＳＧＰのそれぞれは、一対の差動対を有する。このため、１種類の差動信号を伝送するために、２本の信号配線が必要になる。差動対を構成する２本の信号配線のそれぞれは、ノイズ影響や伝送ロスなどの条件を揃えるため、互いに隣り合って並走し、かつ、延在距離の差を小さくすることが好ましい。
＜変形例７＞
また、上記では、例えば図６に示すように、ビルドアップ工法により形成されたパッケージ基板である配線基板ＳＵＢ１の最上層の配線層ＷＬ１上にさらにパッド形成層ＰＤＬを設ける実施態様を取り上げて説明した。しかし、パッド形成層ＰＤＬを設けることにより、信号伝送経路の高密度化に対応する技術は、図６に示す例の他、種々の変形例に適用できる。例えば、半導体パッケージ（半導体部品、電子部品）を含む、複数の電子部品が搭載され、これらを支持する支持基板であるマザーボードや、複数のモジュールを電気的に接続するインタポーザ基板などに適用することもできる。
＜変形例８＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
〔付記１〕
以下の工程を含む半導体装置の製造方法：
（ａ）第１主面、前記第１主面の反対側の第２主面、前記第１主面に配列される複数のパッド、および前記第１主面と前記第２主面との間にある複数の配線層を備える配線基板を準備する工程；
（ｂ）前記（ａ）工程の後、第１表面、前記第１表面の反対側の第１裏面、および前記第１表面に配列される複数の電極を備える半導体部品を、前記第１表面と前記配線基板の前記第１主面とが対向するように、前記配線基板上に搭載する工程；
前記（ａ）工程には、
（ａ１）ビルドアップ工法により、第１配線層を含む複数の配線層を形成する工程；
（ａ２）前記（ａ１）工程の後、感光性樹脂から成る第１絶縁膜を前記第１配線層上に形成する工程；
（ａ３）前記（ａ２）工程の後、前記第１絶縁膜に光を照射し、前記第１絶縁膜に複数の貫通孔を形成する工程；
（ａ４）前記（ａ３）工程の後、前記第１絶縁膜上および前記複数の貫通孔内のそれぞれにシード金属膜を形成する工程；
（ａ５）前記（ａ４）工程の後、前記シード金属膜上に複数の開口部が形成されたメッキマスクを形成し、前記複数の貫通孔内に複数のビアを、前記複数のビア上のパッド形成層に前記複数のパッドを形成する工程；
を含み、
前記（ａ１）工程において、前記第１配線層には、第１信号が伝送される第１ビアランドと、第１ビアランドに接続され、第１方向に延びる第１配線と、前記第１信号とは異なる第２信号が伝送される第２ビアランドと、第２ビアランドに接続され、前記第１配線と隣り合って前記第１方向に延びる第２配線と、が形成され、
前記（ａ４）工程において、前記第１ビアランド上には前記複数のビアに含まれる第１ビアが、前記第２ビアランド上には前記複数のビアに含まれる第２ビアが、それぞれ形成され、
前記（ａ５）工程において、前記第１ビア上には第１パッドが、前記第２ビア上には第２パッドが、それぞれ形成され、
前記第１方向と交差する第２方向において、前記第１ビアランドの幅は、前記第１配線の幅より大きく、
平面視において、前記第２配線は、前記第１ビアランドと隣り合い、かつ、前記第１パッドと重なる、半導体装置の製造方法。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
２ｂ 下面（面、主面、実装面、第２主面）
２Ｃｂ 下面
２ＣＰ，２ＣＰ１，２ＣＰ２，２ＣＰ３，２ＣＰｄ１，２ＣＰｄ２，２ＣＰｄ３，２ＣＰｇ，２ＣＰｓ１，２ＣＰｓ２，２ＣＰｓ３ 導体パターン
２ＣＲ 絶縁層（コア材、コア絶縁層）
２Ｃｔ 上面
２ｄ 配線
２ｄ１，２ｄＳ１，２ｄＳ２，２ｄＳ３，２ｄＳ４ 配線（第１層配線）
２ｄ３ 配線（第３層配線）
２ｅ 絶縁膜
２ＬＤ ランド
２ＬＳ，２ＬＳ１，２ＬＳ２，２ＬＳ３，２ＬＳ４ ビアランド（信号ビアランド）
２ＰＤ，ＶｄＰ，ＶｓＰ パッド（端子、ボンディングパッド、ボンディングリード、半導体チップ接続用端子）
２ＰＤｓ，２ｓ，３ｓ 側面
２ｔ 上面（面、主面、チップ搭載面、第１主面）
２ＴＨＷ スルーホール配線
２ｖ，２ｖ１，２ｖ１，２ｖ１２，２ｖ２，２ｖ２３，２ｖ３，２ｖ４，２ｖｄ，２ｖｄ２，２ｖｄ３，２ｖｓ，２ｖｓ１，２ｖｓ２，２ｖｓ３ ビア
２ＶＨ 貫通孔
３ｂ 裏面（主面、下面）
３ＢＰ 突起電極（導電性部材、バンプ電極）
３ＰＤ，Ｖｄ，Ｖｓ 電極（パッド、電極パッド、ボンディングパッド）
３ＰＦ 絶縁膜（パッシベーション膜、保護絶縁膜）
３ＰＬ１，３ＰＬ２，３ＰＬ３，３ＰＬ４，３ＰＬ５，３ＰＬ６，３ＰＬ７，３ＰＬ８ 列
３ｔ 表面（主面、上面）
ＢＤｈｓ 接着材（放熱樹脂）
ＢＰ１ ピラーバンプ（Ｃｕピラー）
ＢＰ２ 半田材
ＣＨＰ１ 半導体チップ
ＣＨＲ１，ＣＨＲ２ 領域
ＣＨＲｓ 辺
ＤＤ１，ＤＤ２，ＤＬ１，ＤＬ２，ＤＶ１，ＤＶ２，ＤＶｄ１，ＤＶｄ２，ＤＶｄ３，ＤＶｓ１，ＤＶｓ２，ＤＶｓ３ 幅
ＤＰ１，ＤＶｃ１ 直径
ＥＤＶ１ 電子装置（電子機器）
ＨＳ 放熱板（ヒートスプレッダ、放熱部材）
ＬＤＬ ランド形成層（端子形成層）
ＭＢ１ 配線基板（マザーボード、実装基板）
ＭＲＦ メッキマスク
Ｐ１、Ｐ２ ピッチ（中心間距離）
ＰＤＬ パッド形成層（端子形成層）
ＰＨＬ 光
ＰＨＭ フォトマスク（レチクル）
ＰＨＭＨ、ＲＦＨ 開口部
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３，ＰＫＧ４，ＰＫＧ５，ＰＫＧ６ 半導体装置
ＰＰＦ 絶縁膜（感光性高分子膜）
Ｒｘ，Ｓｘ，Ｔｘ 信号電極
ＳＢ 半田ボール（半田材、外部端子、電極、外部電極）
ＳＦＲ 支持枠（スティフナリング）
ＳＧＰ 信号伝送経路
ＳＧＰＲ 入力信号伝送経路
ＳＧＰＴ 出力信号伝送経路
ＳＧＲ，ＳＧＴ 信号
ＳＲ１，ＳＲ２ 絶縁膜
ＳＵＢ１ 配線基板
ＳｘＰ，ＳｘＰ１，ＳｘＰ２，ＳｘＰ３，ＳｘＰ４，ＳｘＰ５，ＳｘＰ６ 信号パッド
ＵＦ アンダフィル樹脂（絶縁性樹脂）
ＶＤＤ 電源電位（第２電位）
ＶＳＳ 基準電位（第１電位）
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７ 配線層

Claims (16)

  1. 第１表面、前記第１表面の反対側の第１裏面、および前記第１表面に配列された複数の電極を備える半導体チップと、
    前記半導体チップが搭載された第１主面、前記第１主面の反対側の第２主面、前記第１主面に配列された複数のパッド、および前記第１主面と前記第２主面との間にある複数の配線層を備える配線基板と、
    を有し、
    前記半導体チップの前記複数の電極と前記配線基板の前記複数のパッドとは、互いに対向し、かつ導電性部材を介して電気的に接続され、
    前記配線基板は、前記複数のパッドが形成されたパッド形成層と、前記複数の配線層のうち前記パッド形成層の最も近くにある第１配線層と、を有し、
    前記第１配線層には、平面視において前記複数のパッドと重なる位置に配置され、ビアを介して前記複数のパッドと電気的に接続された複数の導体パターンと、前記複数の導体パターンに接続された複数の第１層配線と、が形成され、
    前記配線基板の前記第１主面および前記複数の配線層のそれぞれは、前記半導体チップと重なる第１領域と、前記半導体チップと重ならず、かつ、前記第１領域の周囲にある第２領域と、を含み、
    前記複数の第１層配線のそれぞれは、前記第１領域と前記第２領域とを跨ぐように延び、
    前記複数のパッドは、第１信号が伝送される第１パッドと、前記第１信号と異なる第２信号が伝送される第２パッドと、を含み、
    前記複数の導体パターンは、平面視において前記第１パッドと重なる位置に配置され、第１ビアを介して前記第１パッドと電気的に接続された第１ビアランドと、平面視において前記第２パッドと重なる位置に配置され、第２ビアを介して前記第２パッドと電気的に接続された第２ビアランドと、を含み、
    前記複数の第１層配線は、前記第１ビアランドに接続され、第１方向に延びる第１配線と、前記第２ビアランドに接続され、前記第１配線と隣り合って前記第１方向に延びる第２配線と、を含み、
    前記第１方向と交差する第２方向において、前記第１ビアランドの幅は、前記第１配線の幅より大きく、
    平面視において、前記第２配線は、前記第１ビアランドと隣り合い、かつ、前記第１パッドと重なり、
    平面視において、前記第１ビアランドは、前記第１方向の第１幅と、前記第２方向の第２幅と、を有し、
    前記第１ビアランドの前記第２幅は、前記第１幅よりも小さく、
    前記第１パッドと前記第２配線とが重なる領域において、前記第２配線の前記第２方向の幅は、前記第１ビアランドの前記第２幅より小さく、
    平面視において、前記第１ビアは、前記第１方向の第３幅と、前記第２方向の第４幅と、を有し、
    前記第１ビアの前記第４幅は、前記第３幅より小さく、
    前記第１ビアランドの前記第２幅は、前記第１ビアの前記第４幅より大きく、
    前記第１ビアランドの前記第１幅は、前記第１ビアの前記第３幅より大きく、
    前記複数のパッドは、第１電位が供給される複数の第１電位パッドを含み、
    前記複数の導体パターンは、複数の第１電位ビアを介して前記複数の第１電位パッドのそれぞれと電気的に接続される第１導体パターンを含み、
    平面視において、前記複数の第１電位ビアのそれぞれは、前記第２方向の第５幅を有し、
    複数の第１電位ビアのそれぞれの前記第５幅は、前記第１ビアの前記第４幅より大きく、
    前記第１方向において、前記第１配線は、前記第１ビアランドの一方側に配置され、前記第１導体パターンは、前記第１ビアランドの他方側に配置される、半導体装置。
  2. 請求項１において、
    前記第１方向において、前記第２ビアランドは、前記第１ビアランドと前記第１導体パターンとの間に配置される、半導体装置。
  3. 請求項１において、
    前記複数の第１電位パッドは、前記第１方向と交差する第３方向に沿って配列される、半導体装置。
  4. 第１表面、前記第１表面の反対側の第１裏面、および前記第１表面に配列された複数の電極を備える半導体チップと、
    前記半導体チップが搭載された第１主面、前記第１主面の反対側の第２主面、前記第１主面に配列された複数のパッド、および前記第１主面と前記第２主面との間にある複数の配線層を備える配線基板と、
    を有し、
    前記半導体チップの前記複数の電極と前記配線基板の前記複数のパッドとは、互いに対向し、かつ導電性部材を介して電気的に接続され、
    前記配線基板は、前記複数のパッドが形成されたパッド形成層と、前記複数の配線層のうち前記パッド形成層の最も近くにある第１配線層と、を有し、
    前記第１配線層には、平面視において前記複数のパッドと重なる位置に配置され、ビアを介して前記複数のパッドと電気的に接続された複数の導体パターンと、前記複数の導体パターンに接続された複数の第１層配線と、が形成され、
    前記配線基板の前記第１主面および前記複数の配線層のそれぞれは、前記半導体チップと重なる第１領域と、前記半導体チップと重ならず、かつ、前記第１領域の周囲にある第２領域と、を含み、
    前記複数の第１層配線のそれぞれは、前記第１領域と前記第２領域とを跨ぐように延び、
    前記複数のパッドは、第１信号が伝送される第１パッドと、前記第１信号と異なる第２信号が伝送される第２パッドと、を含み、
    前記複数の導体パターンは、平面視において前記第１パッドと重なる位置に配置され、第１ビアを介して前記第１パッドと電気的に接続された第１ビアランドと、平面視において前記第２パッドと重なる位置に配置され、第２ビアを介して前記第２パッドと電気的に接続された第２ビアランドと、を含み、
    前記複数の第１層配線は、前記第１ビアランドに接続され、第１方向に延びる第１配線と、前記第２ビアランドに接続され、前記第１配線と隣り合って前記第１方向に延びる第２配線と、を含み、
    前記第１方向と交差する第２方向において、前記第１ビアランドの幅は、前記第１配線の幅より大きく、
    平面視において、前記第２配線は、前記第１ビアランドと隣り合い、かつ、前記第１パッドと重なり、
    平面視において、前記第１ビアランドは、前記第１方向の第１幅と、前記第２方向の第２幅と、を有し、
    前記第１ビアランドの前記第２幅は、前記第１幅よりも小さく、
    前記第１パッドと前記第２配線とが重なる領域において、前記第２配線の前記第２方向の幅は、前記第１ビアランドの前記第２幅より小さく、
    平面視において、前記第１ビアは、前記第１方向の第３幅と、前記第２方向の第４幅と、を有し、
    前記第１ビアの前記第４幅は、前記第３幅より小さく、
    前記第１ビアランドの前記第２幅は、前記第１ビアの前記第４幅より大きく、
    前記第１ビアランドの前記第１幅は、前記第１ビアの前記第３幅より大きく、
    前記複数のパッドは、第１電位が供給される複数の第１電位パッドを含み、
    前記複数の導体パターンは、複数の第１電位ビアを介して前記複数の第１電位パッドのそれぞれと電気的に接続される第１導体パターンを含み、
    平面視において、前記複数の第１電位ビアのそれぞれは、前記第２方向の第５幅を有し、
    複数の第１電位ビアのそれぞれの前記第５幅は、前記第１ビアの前記第４幅より大きく、
    前記複数の第１電位パッドは、前記第１方向と交差する第３方向に沿って配列され、
    前記配線基板は、前記複数の配線層のうち前記第１配線層の最も近くにある第２配線層を有し、
    前記第２配線層は、前記第１導体パターンと電気的に接続され、かつ、前記第１導体パターンの前記第１領域内の部分より面積が大きい第２導体パターンを有し、
    前記第２領域において、前記複数の第１層配線のそれぞれは、前記第２配線層の第２導体パターンと重なる、半導体装置。
  5. 請求項３において、
    前記第１電位が供給される前記第１導体パターンは、前記第１配線層において、前記第１領域および前記第２領域の両方にあり、
    前記第２領域では、前記複数の第１層配線の間に前記複数の第１層配線のそれぞれと離間する前記第１導体パターンが配置される、半導体装置。
  6. 請求項１において、
    前記複数の第１電位パッドは、前記第１方向と交差する第３方向に沿って配列され、
    前記パッド形成層は、前記第２領域に配置され、かつ、前記第１電位が供給され、かつ、前記第１導体パターンの前記第１領域内の部分より面積が大きい第３導体パターンを有し、
    前記第２領域において、前記複数の第１層配線のそれぞれは、前記パッド形成層の前記第３導体パターンと重なる、半導体装置。
  7. 請求項６において、
    前記複数の第１層配線および前記複数の導体パターンは、第１絶縁膜に覆われ、
    前記第２領域の前記第３導体パターンは、前記第１絶縁膜とは異なる第２絶縁膜に覆われ、
    前記第１領域には前記第２絶縁膜が形成されず、前記複数のパッドは、前記第２絶縁膜から露出する、半導体装置。
  8. 請求項４において、
    前記パッド形成層は、前記第２領域に配置され、かつ、前記第１電位が供給され、かつ、前記第１導体パターンの前記第１領域内の部分より面積が大きい第３導体パターンを有し、
    前記第２領域において、前記複数の第１層配線のそれぞれは、前記パッド形成層の前記第３導体パターンと重なる、半導体装置。
  9. 請求項８において、
    前記複数の第１層配線および前記複数の導体パターンは、第１絶縁膜に覆われ、
    前記第２領域の前記第３導体パターンは、前記第１絶縁膜とは異なる第２絶縁膜に覆われ、
    前記第１領域には前記第２絶縁膜が形成されず、前記複数のパッドは、前記第２絶縁膜から露出する、半導体装置。
  10. 請求項１において、
    前記配線基板は、前記複数の配線層のうち前記第１配線層の最も近くにある第２配線層を有し、
    前記第１配線層において、前記第１配線の一方の端部は前記第１ビアランドに接続され、前記第１配線の他方の端部は第４導体パターンに接続され、
    前記第４導体パターンは、前記第１配線層と前記第２配線層とを電気的に接続する第１信号ビアに接続され、
    前記第４導体パターンの前記第２方向の幅は、前記第１ビアランドの前記第２幅より大きい、半導体装置。
  11. 請求項１において、
    前記配線基板は、前記複数の配線層のうち前記第１配線層の最も近くにある第２配線層を有し、
    前記パッド形成層に配置された複数のパッドは、信号が伝送される複数の信号パッドを含み、
    前記第１配線層に形成される前記複数の導体パターンは、前記複数の信号パッドと重なる位置に配置され、かつ、前記複数の信号パッドと電気的に接続された複数の信号ビアランドを含み、
    前記複数の信号ビアランドは、前記複数の第１層配線を介して、前記第１配線層と前記第２配線層とを電気的に接続する複数の信号ビアにそれぞれ接続され、
    前記複数の信号ビアランドは、前記複数の信号ビアと重ならない、半導体装置。
  12. 請求項１において、
    前記複数の第１層配線および前記複数の導体パターンは、感光性樹脂から成る第１絶縁膜に覆われ、
    前記第１絶縁膜には、前記複数の導体パターンと重なる位置に複数の貫通孔が形成され、
    前記複数のビアは、前記複数の貫通孔内に埋め込まれる、半導体装置。
  13. 第１表面、前記第１表面の反対側の第１裏面、および前記第１表面に配列された複数の電極を備える半導体チップと、
    前記半導体チップが搭載された第１主面、前記第１主面の反対側の第２主面、前記第１主面に配列された複数のパッド、および前記第１主面と前記第２主面との間にある複数の配線層を備える配線基板と、
    を有し、
    前記半導体チップの前記複数の電極と前記配線基板の前記複数のパッドとは、互いに対向し、かつ導電性部材を介して電気的に接続され、
    前記配線基板は、前記複数のパッドが形成されたパッド形成層と、前記複数の配線層のうち前記パッド形成層の最も近くにある第１配線層と、を有し、
    前記第１配線層には、平面視において前記複数のパッドと重なる位置に配置され、ビアを介して前記複数のパッドと電気的に接続された複数の導体パターンと、前記複数の導体パターンに接続された複数の第１層配線と、が形成され、
    前記配線基板の前記第１主面および前記複数の配線層のそれぞれは、前記半導体チップと重なる第１領域と、前記半導体チップと重ならず、かつ、前記第１領域の周囲にある第２領域と、を含み、
    前記複数の第１層配線のそれぞれは、前記第１領域と前記第２領域とを跨ぐように延び、
    前記複数のパッドは、第１信号が伝送される第１パッドと、前記第１信号と異なる第２信号が伝送される第２パッドと、を含み、
    前記複数の導体パターンは、平面視において前記第１パッドと重なる位置に配置され、第１ビアを介して前記第１パッドと電気的に接続された第１ビアランドと、平面視において前記第２パッドと重なる位置に配置され、第２ビアを介して前記第２パッドと電気的に接続された第２ビアランドと、を含み、
    前記複数の第１層配線は、前記第１ビアランドに接続され、第１方向に延びる第１配線と、前記第２ビアランドに接続され、前記第１配線と隣り合って前記第１方向に延びる第２配線と、を含み、
    前記第１方向と交差する第２方向において、前記第１ビアランドの幅は、前記第１配線の幅より大きく、
    平面視において、前記第２配線は、前記第１ビアランドと隣り合い、かつ、前記第１パッドと重なり、
    平面視において、前記第１ビアランドは、前記第１方向の第１幅と、前記第２方向の第２幅と、を有し、
    前記第１ビアランドの前記第２幅は、前記第１幅よりも小さく、
    前記第１パッドと前記第２配線とが重なる領域において、前記第２配線の前記第２方向の幅は、前記第１ビアランドの前記第２幅より小さく、
    平面視において、前記第１ビアは、前記第１方向の第３幅と、前記第２方向の第４幅と、を有し、
    前記第１ビアの前記第４幅は、前記第３幅より小さく、
    前記第１ビアランドの前記第２幅は、前記第１ビアの前記第４幅より大きく、
    前記第１ビアランドの前記第１幅は、前記第１ビアの前記第３幅より大きく、
    前記複数の第１層配線および前記複数の導体パターンは、感光性樹脂から成る第１絶縁膜に覆われ、
    前記第１絶縁膜には、前記複数の導体パターンと重なる位置に複数の貫通孔が形成され、
    前記複数のビアは、前記複数の貫通孔内に埋め込まれ、
    前記配線基板は、前記複数の配線層のうち前記第１配線層の最も近くにある第２配線層を有し、
    前記配線基板は、前記第１配線層と前記第２配線層との間にある第３絶縁膜を有し、
    前記第１絶縁膜の厚さは、前記第３絶縁膜の厚さより薄い、半導体装置。
  14. 請求項１において、
    前記半導体チップの前記複数の電極と前記配線基板の前記複数のパッドとを電気的に接続する複数の前記導電性部材は、絶縁性樹脂により封止され、
    前記複数のパッドのそれぞれの側面は、前記絶縁性樹脂または前記導電性部材に接触する、半導体装置。
  15. 第１表面、前記第１表面の反対側の第１裏面、および前記第１表面に配列された複数の電極を備える半導体チップと、
    前記半導体チップが搭載された第１主面、前記第１主面の反対側の第２主面、前記第１主面に配列された複数のパッド、および前記第１主面と前記第２主面との間にある複数の配線層を備える配線基板と、
    を有し、
    前記半導体チップの前記複数の電極と前記配線基板の前記複数のパッドとは、互いに対向し、かつ導電性部材を介して電気的に接続され、
    前記配線基板は、前記複数のパッドが形成されたパッド形成層と、前記複数の配線層のうち前記パッド形成層の最も近くにある第１配線層と、を有し、
    前記第１配線層には、平面視において前記複数のパッドと重なる位置に配置され、ビアを介して前記複数のパッドと電気的に接続された複数の導体パターンと、前記複数の導体パターンに接続された複数の第１層配線と、が形成され、
    前記配線基板の前記第１主面および前記複数の配線層のそれぞれは、前記半導体チップと重なる第１領域と、前記半導体チップと重ならず、かつ、前記第１領域の周囲にある第２領域と、を含み、
    前記複数の第１層配線のそれぞれは、前記第１領域と前記第２領域とを跨ぐように延び、
    前記複数のパッドは、第１信号が伝送される第１パッドと、前記第１信号と異なる第２信号が伝送される第２パッドと、を含み、
    前記複数の導体パターンは、平面視において前記第１パッドと重なる位置に配置され、第１ビアを介して前記第１パッドと電気的に接続された第１ビアランドと、平面視において前記第２パッドと重なる位置に配置され、第２ビアを介して前記第２パッドと電気的に接続された第２ビアランドと、を含み、
    前記複数の第１層配線は、前記第１ビアランドに接続され、第１方向に延びる第１配線と、前記第２ビアランドに接続され、前記第１配線と隣り合って前記第１方向に延びる第２配線と、を含み、
    前記第１方向と交差する第２方向において、前記第１ビアランドの幅は、前記第１配線の幅より大きく、
    平面視において、前記第２配線は、前記第１ビアランドと隣り合い、かつ、前記第１パッドと重なり、
    平面視において、前記第１ビアランドは、前記第１方向の第１幅と、前記第２方向の第２幅と、を有し、
    前記第１ビアランドの前記第２幅は、前記第１幅よりも小さく、
    前記第１パッドと前記第２配線とが重なる領域において、前記第２配線の前記第２方向の幅は、前記第１ビアランドの前記第２幅より小さく、
    平面視において、前記第１ビアは、前記第１方向の第３幅と、前記第２方向の第４幅と、を有し、
    前記第１ビアの前記第４幅は、前記第３幅より小さく、
    前記第１ビアランドの前記第２幅は、前記第１ビアの前記第４幅より大きく、
    前記第１ビアランドの前記第１幅は、前記第１ビアの前記第３幅より大きく、
    前記複数のパッドは、前記第１信号および前記第２信号と異なる第３信号が伝送される第３パッドを含み、
    前記第１配線層に形成された前記複数の導体パターンは、平面視において前記第３パッドと重なる位置に配置され、第３ビアを介して前記第３パッドと電気的に接続される第３ビアランドを含み、
    前記複数の第１層配線は、前記第３ビアランドに接続され、前記第１配線と隣り合って前記第１方向に延びる第３配線を含み、
    平面視において、
    前記第１ビアランドは、前記第２配線と前記第３配線との間にあり、
    前記第３配線は、前記第１パッドと重なる、半導体装置。
  16. 請求項１において、
    前記複数のパッドは、前記第１方向に交差する前記第２方向に沿って前記第１パッドの隣に配列され、前記第１信号および前記第２信号と異なる第４信号が伝送される第４パッドを含み、
    前記第１配線層に形成された複数の導体パターンは、平面視において前記第４パッドと重なる位置に配置され、第４ビアを介して前記第４パッドと電気的に接続される第４ビアランドを含み、
    平面視において、前記第１ビアランドと前記第４ビアランドとの間には、５本以上の前記複数の第１層配線が配置される、半導体装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107780B2 (en) * 2019-06-07 2021-08-31 Intel Corporation Pseudo-stripline using double solder-resist structure
JP7326192B2 (ja) * 2020-03-17 2023-08-15 キオクシア株式会社 配線基板及び半導体装置
JP7528557B2 (ja) * 2020-06-19 2024-08-06 日本電気株式会社 量子デバイス及びその製造方法
KR20220019331A (ko) * 2020-08-10 2022-02-17 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
CN112037649A (zh) * 2020-08-12 2020-12-04 上海中航光电子有限公司 显示面板和显示装置
JP7526642B2 (ja) * 2020-11-20 2024-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11616019B2 (en) * 2020-12-21 2023-03-28 Nvidia Corp. Semiconductor assembly
US11450622B2 (en) * 2021-01-20 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US11699645B2 (en) 2021-11-18 2023-07-11 Renesas Electronics Corporation Semiconductor device having wiring substrate with lead-out wirings
CN116230676A (zh) * 2021-12-06 2023-06-06 华为技术有限公司 一种封装基板、半导体封装件以及电子设备
US20230217591A1 (en) * 2022-01-03 2023-07-06 Mediatek Inc. Board-level pad pattern for multi-row qfn packages
WO2024194862A1 (en) * 2023-03-20 2024-09-26 Inpack Technologies - Limited Partnership Multi-chip module and method for manufacturing thereof

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284488A (ja) 2000-03-30 2001-10-12 Ngk Spark Plug Co Ltd 配線基板
JP2001332858A (ja) 2000-05-19 2001-11-30 Toppan Printing Co Ltd 多層プリント配線板
JP2003204165A (ja) 2002-01-07 2003-07-18 Kyocera Corp 多層配線基板
JP2004063530A (ja) 2002-07-25 2004-02-26 Kyocera Corp 配線基板およびこれを用いた電子装置
JP2005243942A (ja) 2004-02-26 2005-09-08 Ngk Spark Plug Co Ltd 配線基板
US20110248399A1 (en) 2005-03-25 2011-10-13 Stats Chippac, Ltd. Semiconductor Device and Method of Forming High Routing Density Interconnect Sites on Substrate
US20130025782A1 (en) 2011-07-25 2013-01-31 Ngk Spark Plug Co., Ltd. Method for manufacturing wiring substrate
US20140191390A1 (en) 2013-01-04 2014-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Routing Architecture for Integrated Circuits
US20140252612A1 (en) 2013-03-06 2014-09-11 Renesas Electronics Corporation Wiring substrate for a semiconductor device having differential signal paths
JP2016127248A (ja) 2015-01-08 2016-07-11 日本特殊陶業株式会社 多層配線基板
JP2017112330A (ja) 2015-12-18 2017-06-22 ルネサスエレクトロニクス株式会社 半導体装置
WO2017138121A1 (ja) 2016-02-10 2017-08-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2017212271A (ja) 2016-05-24 2017-11-30 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008124398A (ja) 2006-11-15 2008-05-29 Shinko Electric Ind Co Ltd 半導体パッケージおよびその製造方法
US9793199B2 (en) 2009-12-18 2017-10-17 Ati Technologies Ulc Circuit board with via trace connection and method of making the same
CN106233461B (zh) * 2014-04-24 2019-03-15 瑞萨电子株式会社 半导体装置及其制造方法
JP6322345B2 (ja) * 2015-08-20 2018-05-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2017045915A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置
US10276382B2 (en) * 2016-08-11 2019-04-30 Advanced Semiconductor Engineering, Inc. Semiconductor device packages and stacked package assemblies including high density interconnections
JP6744202B2 (ja) * 2016-12-06 2020-08-19 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284488A (ja) 2000-03-30 2001-10-12 Ngk Spark Plug Co Ltd 配線基板
JP2001332858A (ja) 2000-05-19 2001-11-30 Toppan Printing Co Ltd 多層プリント配線板
JP2003204165A (ja) 2002-01-07 2003-07-18 Kyocera Corp 多層配線基板
JP2004063530A (ja) 2002-07-25 2004-02-26 Kyocera Corp 配線基板およびこれを用いた電子装置
JP2005243942A (ja) 2004-02-26 2005-09-08 Ngk Spark Plug Co Ltd 配線基板
US20110248399A1 (en) 2005-03-25 2011-10-13 Stats Chippac, Ltd. Semiconductor Device and Method of Forming High Routing Density Interconnect Sites on Substrate
US20130025782A1 (en) 2011-07-25 2013-01-31 Ngk Spark Plug Co., Ltd. Method for manufacturing wiring substrate
JP2013048205A (ja) 2011-07-25 2013-03-07 Ngk Spark Plug Co Ltd 配線基板の製造方法
US20140191390A1 (en) 2013-01-04 2014-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Routing Architecture for Integrated Circuits
US20140252612A1 (en) 2013-03-06 2014-09-11 Renesas Electronics Corporation Wiring substrate for a semiconductor device having differential signal paths
JP2014175356A (ja) 2013-03-06 2014-09-22 Renesas Electronics Corp 半導体装置
JP2016127248A (ja) 2015-01-08 2016-07-11 日本特殊陶業株式会社 多層配線基板
JP2017112330A (ja) 2015-12-18 2017-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US20180025998A1 (en) 2015-12-18 2018-01-25 Renesas Electronics Corporation Semiconductor device
WO2017138121A1 (ja) 2016-02-10 2017-08-17 ルネサスエレクトロニクス株式会社 半導体装置
US20180374788A1 (en) 2016-02-10 2018-12-27 Renesas Electronics Corporation Semiconductor device
JP2017212271A (ja) 2016-05-24 2017-11-30 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置

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