JP7066486B2 - 電子機器、電子機器の制御方法、及びプログラム - Google Patents

Description

本発明は、電子機器、電子機器の制御方法、及びプログラムに関する。

従来、複数の集積回路チップを搭載した電子機器（装置）、例えば、記録装置であって、記録装置の全体制御、画像処理、メカ制御等を分担して行う記録装置が、製品化されている。

ここで、例えば、特許文献１には、複数の集積回路チップが縦列接続された構成において、メインコントローラからサブコントローラに起動用プログラムを転送して、サブコントローラを起動する情報処理装置が開示されている。

具体的には、この特許文献１の情報処理装置では、先ず、メインコントローラから第１のサブコントローラに起動用プログラムを転送し、その起動用プログラムの転送後に、メインコントローラは、第１のサブコントローラのリセットを解除する。次に、第１のサブコントローラは、リセットが解除されると、第１のサブコントローラを起動する。同様に、メインコントローラから、第１のサブコントローラを介して、第１のサブコントローラに接続される第２のサブコントローラに起動用プログラムを転送することで、第２のサブコントローラを起動する。

特開２０１６－２１８９７６号公報

しかしながら、特許文献１の情報処理装置において、サブコントローラは、起動用プログラムの転送を受けると、メインコントローラ、又は他のサブコントローラとのリンクを接続（確立）する前に、起動用プログラムの全てを実行している。そのため、装置全体を起動する（即ち、使用可能な状態にする）までに時間を要するという問題がある。

そこで、本発明は、前記従来の問題に鑑みてなされたものであって、装置全体を高速に起動することを目的とする。

本発明は、サブコントローラを有するサブユニットと、前記サブコントローラと所定の通信方式で接続され、前記サブコントローラを制御するメインコントローラを有するメインユニットとを備えた電子機器であって、前記メインコントローラは、前記メインコントローラと前記サブコントローラとの通信が有効化されたかを判定し、前記サブコントローラは、前記サブコントローラに接続され、前記メインコントローラと前記サブコントローラとの通信を有効化する上で必要とされる親タスク及び前記親タスク以外の前記電子機器を起動する上で必要な子タスクを含むプログラムを記憶した記憶手段をさらに有し、前記サブコントローラにおける電源の遮断状態が解除されると、前記親タスクを前記子タスクよりも優先して実行し、前記メインコントローラにおける前記通信が有効化されたかを判定する処理と並列して、前記子タスクを実行することを特徴とする。

本発明によれば、装置全体を高速に起動することができる。

インクジェット記録装置の内部構成図である。 インクジェット記録装置の制御構成図である。 インクジェット記録装置のリセット構成図である。 インクジェット記録装置の起動処理を示すフローチャートである。

以下、図面を参照して、本発明の実施形態に係る記録装置について説明する。なお、以下の実施形態は、本発明を限定するものではなく、また、本実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。

図１は、インクジェット記録装置１（以下、記録装置１）の内部構成図である。図において、ｘ方向は水平方向、ｙ方向（紙面垂直方向）は後述する記録ヘッド８において吐出口が配列される方向、ｚ方向は鉛直方向をそれぞれ示す。

記録装置１は、プリント部２とスキャナ部３を備える複合機であり、記録動作と読取動作に関する様々な処理を、プリント部２とスキャナ部３で個別にあるいは連動して実行することができる。スキャナ部３は、ＡＤＦ（オートドキュメントフィーダ）とＦＢＳ（フラットベッドスキャナ）を備えており、ＡＤＦで自動給紙される原稿の読み取りと、ユーザによってＦＢＳの原稿台に置かれた原稿の読み取り（スキャン）を行うことができる。なお、ここでは、プリント部２とスキャナ部３を併せ持った複合機であるが、スキャナ部３を備えない形態であってもよい。また、図１では、記録装置１が記録動作も読取動作も行っていない待機状態にあるときを示す。

プリント部２において、筐体４の鉛直方向下方の底部には、記録媒体（カットシート）Ｓを収容するための第１カセット５Ａと第２カセット５Ｂが着脱可能に設置されている。第１カセット５ＡにはＡ４サイズまでの比較的小さな記録媒体が、第２カセット５ＢにはＡ３サイズまでの比較的大きな記録媒体が、平積みに収容されている。第１カセット５Ａ近傍には、収容されている記録媒体を１枚ずつ分離して給送するための第１給送ユニット６Ａが設けられている。同様に、第２カセット５Ｂ近傍には、第２給送ユニット６Ｂが設けられている。記録動作が行われる際にはいずれか一方のカセットから選択的に記録媒体Ｓが給送される。

搬送ローラ７、排出ローラ１２、ピンチローラ７ａ、拍車７ｂ、ガイド１８、インナーガイド１９およびフラッパ１１は、記録媒体Ｓを所定の方向に導くための搬送機構である。搬送ローラ７は、記録ヘッド８の上流側および下流側に配され、不図示の搬送モータによって駆動される駆動ローラである。ピンチローラ７ａは、搬送ローラ７と共に記録媒体Ｓをニップして回転する従動ローラである。排出ローラ１２は、搬送ローラ７の下流側に配され、不図示の搬送モータによって駆動される駆動ローラである。拍車７ｂは、記録ヘッド８の下流側に配される搬送ローラ７及び排出ローラ１２と共に記録媒体Ｓを挟持して搬送する。

ガイド１８は、記録媒体Ｓの搬送経路に設けられ、記録媒体Ｓを所定の方向に案内する。インナーガイド１９は、ｙ方向に延在する部材で湾曲した側面を有し、当該側面に沿って記録媒体Ｓを案内する。フラッパ１１は、両面記録動作の際に、記録媒体Ｓが搬送される方向を切り替えるための部材である。排出トレイ１３は、記録動作が完了し、排出ローラ１２によって排出された記録媒体Ｓを積載保持するためのトレイである。

記録ヘッド８は、ラインヘッドタイプのカラーインクジェット記録ヘッドであり、記録データに従ってインクを吐出する吐出口が、図１におけるｙ方向に沿って記録媒体Ｓの幅に相当する分だけ複数、配列されている。記録ヘッド８が待機位置にあるとき、記録ヘッド８の吐出口面８ａは、図１のように鉛直下方を向きキャップユニット１０によってキャップされている。記録動作を行う際は、後述するプリントエンジンユニット９４０によって、吐出口面８ａがプラテン９と対向するように記録ヘッド８の向きが変更される。プラテン９は、ｙ方向に延在する平板によって構成され、記録ヘッド８によって記録動作が行われる記録媒体Ｓを背面から支持する。

インクタンクユニット１４は、記録ヘッド８に供給される４色のインクをそれぞれ貯留する。インク供給ユニット１５は、インクタンクユニット１４と記録ヘッド８を接続する流路の途中に設けられ、記録ヘッド８内のインクの圧力及び流量を適切な範囲に調整する。記録装置１は、循環型のインク供給系を有し、インク供給ユニット１５は記録ヘッド８に供給されるインクの圧力と記録ヘッド８から回収されるインクの流量を適切な範囲に調整する。メンテナンスユニット１６は、キャップユニット１０とワイピングユニット１７を備え、所定のタイミングにこれらを作動させて、記録ヘッド８に対するメンテナンス動作を行う。

次に、記録装置１の制御構成について説明する。記録装置１は、主にプリント部２を統括するプリントエンジンユニット９４０と、スキャナ部３を統括するスキャナエンジンユニット３００と、記録装置１全体を統括するコントローラユニット９００によって構成されている。プリントエンジンユニット９４０は、コントローラユニット９００（メインコントローラＡＳＩＣ１００１）の指示に従って、各種機構を制御する。プリントエンジンユニット９４０は、複数の画像処理コントローラと記録制御コントローラを備え、コントローラユニットで生成された画像データを分割して、当該複数の画像処理コントローラの各々により並列に画像処理を実行する。以下、図２を用いて、記録装置１の制御構成を説明する。

図２は、記録装置１の制御構成を示すブロック図である。記録装置１は、コントローラユニット９００、並びに、第１画像処理コントローラユニット９１０、第２画像処理コントローラユニット９２０、及び記録制御コントローラユニット９３０から構成されるプリントエンジンユニット９４０を備える。即ち、記録装置１は、４つのコントローラユニットを備えている。

コントローラユニット９００は、第１画像処理コントローラユニット９１０、第２画像処理コントローラユニット９２０で画像処理する画像データを生成するメインユニットとして機能する。他方、第１画像処理コントローラユニット９１０及び第２画像処理コントローラユニット９２０は、コントローラユニット９００に対するサブユニットとして機能する。以下、これらのユニットに関して、説明を補足する。

コントローラユニット９００は、上述のように、入力された印刷ジョブに基づいて、第１画像処理コントローラユニット９１０、第２画像処理コントローラユニット９２０で画像処理する画像データを生成する。

コントローラユニット９００のＣＰＵ（Central Processing Unit）９０１は、ＲＯＭ９０７に格納されたプログラム等に従って、コントローラユニット全体を制御する演算装置である。レンダラ処理部９０２は、ホスト装置４００からホストＩＦ制御部９０４を介して送信されたページ記述言語（以下、ＰＤＬ）データに基づいて、１ページ分の画像データを生成する。スキャナ画像処理部９０３は、スキャナエンジンユニット３００からスキャナＩＦ制御部９０５を介して送信されたスキャンデータに基づいて、１ページ分の画像データを生成する。

レンダラ処理部９０２又はスキャナ画像処理部９０３で生成された画像データは、コントローラユニット９００のＲＡＭ９０８に一時的に格納され、第１画像処理コントローラユニット９１０又は第２画像処理コントローラユニット９２０に送信される。なお、以降において、送信対象とする画像データが格納されるＲＡＭの領域を、送信バッファ領域と称する。

送信バッファ領域に格納された画像データは、ＡＳＩＣ間ＩＦ制御部９０６を介して第１画像処理コントローラユニット９１０に送信され、第１画像処理コントローラユニット９１０のＲＡＭ９１８に格納される。なお、以降において、受信した画像データが格納されるＲＡＭの領域を、受信バッファ領域と称する。なお、本実施形態では、ＡＳＩＣ間ＩＦとしてＰＣＩ Ｅｘｐｒｅｓｓ規格（登録商標）の通信方式（即ち、シリアル通信方式）を用いる。また、ＰＣＩ Ｅｘｐｒｅｓｓ（以下、ＰＣＩｅ）におけるプロトコル処理及びＤＭＡ制御をＡＳＩＣ間ＩＦ制御部９０６（９１３）で実行する。

第１画像処理コントローラユニット９１０のＣＰＵ９１１は、ＲＡＭ９１８の受信バッファ領域に格納された画像データに関して、第１画像処理コントローラユニット９１０において処理の対象とする画像データであるか判定する。即ち、第１画像処理コントローラユニット９１０のＣＰＵ９１１は、第１画像処理コントローラユニット９１０において記録データ生成処理の対象とする画像データであるか判定する。

その判定の結果、その画像データが記録データ生成処理の対象とする画像データであると判定されると、ＣＰＵ９１１は、ＲＡＭ９１８の受信バッファ領域に格納されている画像データに基づいて、画像処理部９１２に記録データを生成するように命令する。

画像処理部９１２は、上述のＣＰＵ９１１の命令に従って、ＲＡＭ９１８の受信バッファ領域に格納された画像データに基づいて、記録データを生成し、その生成した記録データをＲＡＭ９１８に格納する。なお、以降において、記録データが格納されるＲＡＭの領域を、プリントバッファ領域と称する。

ＲＡＭ９１８のプリントバッファ領域に格納された記録データは、ＡＳＩＣ間ＩＦ制御部９１４を介して第２画像処理コントローラユニット９２０に送信され、ＲＡＭ９２８のプリントバッファ領域に格納される。

他方、その画像データが記録データ生成処理の対象とする画像データではないと判定されると、ＲＡＭ９１８の受信バッファ領域に格納されている画像データを、ＡＳＩＣ間ＩＦ制御部９１４を介して第２画像処理コントローラユニット９２０に転送する。そして、この転送された画像データは、第２画像処理コントローラユニット９２０のＲＡＭ９２８の受信バッファ領域に格納される。

第２画像処理コントローラユニット９２０の画像処理部９２２は、ＲＡＭ９２８の受信バッファ領域に格納されている画像データに基づいて記録データを生成する。画像処理部９２２で生成された記録データは、ＲＡＭ９２８のプリントバッファ領域に格納される。なお、ＲＡＭ９２８のプリントバッファ領域には、第１画像処理コントローラユニット９１０で生成された記録データも格納されるので、最終的に、ＲＡＭ９２８のプリントバッファ領域において、１ページ分の記録データが生成されることとなる。

ＲＡＭ９２８のプリントバッファ領域において、１ページ分の記録データの生成が完了すると、ＣＰＵ９２１は、当該１ページ分の記録データに基づく記録開始通知を、記録制御コントローラユニット９３０に通知する。この記録開始通知の後に、ＣＰＵ９２１は、ＲＡＭ９２８のプリントバッファ領域に格納されている記録データを、ＡＳＩＣ間ＩＦ制御部９２４を介して記録制御コントローラユニット９３０に送信する。そして、この送信された記録データは、記録制御コントローラユニット９３０のＲＡＭ９３８に格納される。

記録制御コントローラユニット９３０は、第２画像処理コントローラユニット９２０から記録開始通知が通知されると、記録データを受信し、その受信した記録データをＲＡＭ９３８に格納する。その後、ＨＶ処理部９３１は、ＲＡＭ９３８に格納された記録データに対してＨＶ変換処理を実行する。ＨＶ処理部９３１は、そのＨＶ変換処理によって並び替えた記録データを、再びＲＡＭ９３８に格納する。記録制御部９３４は、ＲＡＭ９３８に格納されたＨＶ変換処理後の記録データを記録ヘッド８に送信することで、用紙等の記録媒体に画像を記録する記録動作を制御する。

図３は、記録装置１のリセット構成図である。以下、図３を用いて、コントローラユニット９００、第１画像処理コントローラユニット９１０、第２画像処理コントローラユニット９２０、記録制御コントローラユニット９３０のリセット構成に関して、詳細に説明する。なお、図３において、図２で図示している構成（ブロック）と同じ構成には同じ符号を付しており、当該構成に関して、ここではその説明を省略する。

メインコントローラＡＳＩＣ１００１は、図２のＣＰＵ９０１、レンダラ処理部９０２、スキャナ画像処理部９０３、ホストＩＦ制御部９０４、スキャナＩＦ制御部９０５、及びＡＳＩＣ間ＩＦ制御部９０６を内部に実装したＡＳＩＣである。メインコントローラＡＳＩＣ１００１にはＲＯＭ９０７、ＲＡＭ９０８が接続され、メインコントローラＡＳＩＣ１００１は、ＲＯＭ９０７に格納された動作用プログラムを読み出すことで、各種動作を制御する。

メインコントローラＡＳＩＣ１００１は、プログラム制御可能な端子としてＰ０１端子、Ｐ０２端子を備え、Ｐ０１端子によりＰ＿ＰＷ＿ＯＮ信号、Ｐ０２端子によりＰ＿ＲＳＴ＿Ｌ信号（リセット制御信号）を駆動する。加えて、これらの信号は、プリントエンジンユニット９４０に配線接続される。

それ以外の端子として、メインコントローラＡＳＩＣ１００１（より詳細には、ＡＳＩＣ間ＩＦ制御部９０６）は、ＰＣＩｅの端子としてＴＸ端子とＲＸ端子を備える。メインコントローラＡＳＩＣ１００１のＴＸ端子から出力される信号ＳＧ＿ＤＷ＿１は、第１画像処理コントローラＡＳＩＣ１０１１のＲＸ１端子に接続される。また、第１画像処理コントローラＡＳＩＣ１０１１のＴＸ１端子から出力される信号ＳＧ＿ＵＰ＿１は、メインコントローラＡＳＩＣ１００１のＲＸ端子に接続される。

補足として、ＰＣＩｅのＴＸ信号、ＲＸ信号は差動信号として規格化されており、図３に示す各々のＡＳＩＣに関して、正極性信号ＴＸ＿Ｐ、その反転信号である負極性信号ＴＸ＿Ｎ、同様にＲＸ＿Ｐ、ＲＸ＿Ｎが組になって差動信号を形成する。なお、以降の説明において、表記を簡便にするため、差動信号としての表記を省略する。

第１画像処理コントローラＡＳＩＣ１０１１は、図２のＣＰＵ９１１、画像処理部９１２、ＡＳＩＣ間ＩＦ制御部９１３、及びＡＳＩＣ間ＩＦ制御部９１４を内部に実装したＡＳＩＣである。第１画像処理コントローラＡＳＩＣ１０１１にはＲＯＭ９１７、ＲＡＭ９１８が接続され、第１画像処理コントローラＡＳＩＣ１０１１は、ＲＯＭ９１７に格納された動作用プログラムを読み出すことで、各種動作を制御する。

第１画像処理コントローラにおいて、ＡＳＩＣ間ＩＦ制御部９１３は、ＰＣＩｅの端子としてＴＸ１端子とＲＸ１端子を備え、また、ＡＳＩＣ間ＩＦ制御部９１３の制御するＰＣＩｅ信号は、ＴＸ信号とＲＸ信号が組になっている。なお、メインコントローラＡＳＩＣ１００１との接続は、上述のとおりである。

また、ＡＳＩＣ間ＩＦ制御部９１４はＰＣＩｅの端子としてＴＸ２端子とＲＸ２端子を備え、ＡＳＩＣ間ＩＦ制御部９１４の制御するＰＣＩｅ信号は、ＴＸ信号とＲＸ信号が組になっている。第１画像処理コントローラＡＳＩＣ１０１１のＴＸ２端子から出力される信号ＳＧ＿ＤＷ＿２は、第２画像処理コントローラＡＳＩＣ１０２１のＲＸ１端子に接続される。また、第２画像処理コントローラＡＳＩＣ１０２１のＴＸ１端子から出力される信号ＳＧ＿ＵＰ＿２は、第１画像処理コントローラＡＳＩＣ１０１１のＲＸ２端子に接続される。

第２画像処理コントローラＡＳＩＣ１０２１は、図２のＣＰＵ９２１、画像処理部９２２、ＡＳＩＣ間ＩＦ制御部９２３、ＡＳＩＣ間ＩＦ制御部９２４を内部に実装したＡＳＩＣである。第２画像処理コントローラＡＳＩＣ１０２１にはＲＯＭ９２７、ＲＡＭ９２８が接続され、第２画像処理コントローラＡＳＩＣ１０２１は、ＲＯＭ９２７に格納された動作用プログラムを読み出すことで、各種動作を制御する。

第２画像処理コントローラＡＳＩＣ１０２１は、プログラム制御可能な端子としてＰ２０端子、Ｐ２１端子、Ｐ２２端子を備え、Ｐ２０端子によりＨ＿ＶＨ＿ＯＮ信号、Ｐ２１端子によりＨ＿ＰＷ＿ＯＮ信号、Ｐ２２端子によりＨ＿ＲＳＴ＿Ｌ信号を駆動する。加えて、Ｈ＿ＶＨ＿ＯＮ信号はＦＥＴ１０４３、Ｈ＿ＰＷ＿ＯＮ信号はＦＥＴ１０４２、Ｈ＿ＲＳＴ＿Ｌ信号はオープンドレインバッファ１０３３に配線接続される。

それ以外の端子として、第２画像処理コントローラユニット９２０（より詳細には、ＡＳＩＣ間ＩＦ制御部９２３及びＡＳＩＣ間ＩＦ制御部９２４）は、ＰＣＩｅの端子を備える。第２画像処理コントローラにおいて、ＡＳＩＣ間ＩＦ制御部９２３は、ＰＣＩｅの端子としてＴＸ１端子とＲＸ１端子を備え、ＡＳＩＣ間ＩＦ制御部９２３の制御するＰＣＩｅ信号は、ＴＸ信号とＲＸ信号が組になっている。なお、第１画像処理コントローラＡＳＩＣ１０１１との接続は、上述のとおりである。

ＡＳＩＣ間ＩＦ制御部９２４は、ＰＣＩｅの端子としてＴＸ２端子とＲＸ２端子を備え、ＡＳＩＣ間ＩＦ制御部９２４の制御するＰＣＩｅ信号は、ＴＸ信号とＲＸ信号が組になっている。第２画像処理コントローラＡＳＩＣ１０２１のＴＸ２端子から出力される信号ＳＧ＿ＤＷ＿３は、記録制御コントローラＡＳＩＣ１０３１のＲＸ端子に接続される。また、記録制御コントローラＡＳＩＣ１０３１のＴＸ端子から出力される信号ＳＧ＿ＵＰ＿３は、第２画像処理コントローラＡＳＩＣ１０２１のＲＸ２端子に接続される。

記録制御コントローラＡＳＩＣ１０３１は、図２のＨＶ処理部９３１、ＡＳＩＣ間ＩＦ制御部９３３、及び記録制御部９３４を内部に実装したＡＳＩＣである。記録制御コントローラＡＳＩＣ１０３１にはＲＯＭ９３７、ＲＡＭ９３８が接続され、記録制御コントローラＡＳＩＣ１０３１は、ＲＯＭ９３７に格納された動作用プログラムを読み出すことで、各種動作を制御する。

記録制御コントローラＡＳＩＣ１０３１において、ＡＳＩＣ間ＩＦ制御部９３３は、ＰＣＩｅの端子としてＴＸ端子とＲＸ端子を備え、ＡＳＩＣ間ＩＦ制御部９３３の制御するＰＣＩｅ信号は、ＴＸ信号とＲＸ信号が組になっている。なお、第２画像処理コントローラＡＳＩＣ１０１１との接続は、上述のとおりである。また、記録制御コントローラＡＳＩＣ１０３１は、記録ヘッド８に対して記録信号を出力する。

次に、第１画像処理コントローラＡＳＩＣ１０１１、第２画像処理コントローラＡＳＩＣ１０２１を動作させる電源供給系と、初期化動作を制御するリセット信号系に関して説明する。

電源ユニット１０５１は、不図示の商用電源から供給される電力を記録装置１の動作用電源として供給する。具体的には、電源ユニット１０５１は、図３に示されるように、電源ＶＣ、ＶＭ、ＶＨの３系統で供給する。

電源ＶＣは、常夜電源であり、商用電源から電源が供給される間、出力される。電源ＶＣは、メインコントローラＡＳＩＣ１００１の動作用電源として使用される。メインコントローラＡＳＩＣ１００１は、記録装置１の全ての動作モードにおいて通電状態で動作し、省電力モードへの移行、省電力モードからの復帰時にプリントエンジンユニット９４０の電源状態と電源の遮断状態を解除するリセットを制御する。

また、電源ＶＭはプリントエンジンユニットに、電源ＶＨは記録ヘッド８に供給される。電源ＶＭに関して、電源ＶＭ＿ＳＷとして第１画像処理コントローラ及び第２画像処理コントローラに供給され、電源ＶＭ＿ＳＷ１として記録制御コントローラに供給される。

以下、先ず、電源ＶＭ＿ＳＷに関して、説明を補足する。メインコントローラＡＳＩＣ１００１は、ＦＥＴ１０４１をＰ＿ＰＷ＿ＯＮ信号によりスィッチング制御することで、第１及び第２画像処理コントローラ内部に供給する電源ＶＭ＿ＳＷのオン又はオフを制御する。具体的には、メインコントローラＡＳＩＣ１００１は、Ｐ＿ＰＷ＿ＯＮ信号をＨｉｇｈレベルに制御することで電源ＶＭ＿ＳＷをオン、Ｌｏｗレベルに制御することで電源ＶＭ＿ＳＷをオフにする。

第１電源部１０１２は、供給される電源ＶＭ＿ＳＷを、第１画像処理コントローラＡＳＩＣ１０１１、ＲＯＭ９１７、ＲＡＭ９１８、オープンドレインバッファ１０１３、その他不図示のこれらに関連する電気回路の動作用電源ＶＤＤ１に変換する。また、第１電源部１０１２は、リセット端子ＲＳＴ１＿Ｏ＿Ｌを有し、ＶＤＤ１電源電圧が所定の閾値を越えた後、不図示の抵抗やキャパシタ等の受動部品により決定される時定数の期間が経過するまで、Ｌｏｗレベルとなるリセット信号を出力する。なお、リセットの解除時は、Ｌｏｗレベルの駆動が停止され、ハイ・インピーダンス状態となる。

オープンドレインバッファ１０１３は、メインコントローラＡＳＩＣ１００１のＰ０２端子から入力されるＰ＿ＲＳＴ＿Ｌ信号を、ＲＳＴ１＿Ｌ信号として第１画像処理コントローラＡＳＩＣ１０１１のリセット端子ＲＳＴ＿Ｌに出力する。

なお、ＲＳＴ１＿Ｌ信号は、上述の第１電源部１０１２のリセット端子ＲＳＴ１＿Ｏ＿Ｌに接続され、さらに、図示は省略しているが、プルアップ抵抗を介して、ＶＤＤ１にも接続される。

このような構成により、ＲＳＴ１＿Ｌ信号は、Ｐ＿ＲＳＴ＿Ｌ信号とＲＳＴ１＿Ｏ＿Ｌ端子より出力される信号の論理積（ＡＮＤ）となる。即ち、Ｐ＿ＲＳＴ＿Ｌ信号とＲＳＴ１＿Ｏ＿Ｌ端子より出力される信号のどちらかがＬｏｗレベルの場合、ＲＳＴ１＿Ｌ信号はＬｏｗレベルとなる。また、Ｐ＿ＲＳＴ＿Ｌ信号がＨｉｇｈレベル、ＲＳＴ１＿Ｏ＿Ｌ端子より出力される信号がハイ・インピーダンス状態となった場合、上述のプルアップ抵抗によってＲＳＴ１＿Ｌ信号はＨｉｇｈレベルとなる。詰まるところ、Ｐ＿ＲＳＴ＿Ｌ信号とＲＳＴ１＿Ｏ＿Ｌ端子より出力される信号の両方がＬｏｗレベルを駆動しない場合、論理積の構成はリセット解除信号出力手段として機能し、リセット解除信号が出力される。

第２電源部１０２２は、供給される電源ＶＭ＿ＳＷを、第２画像処理コントローラＡＳＩＣ１０２１、ＲＯＭ９２７、ＲＡＭ９２８、オープンドレインバッファ１０２３、その他不図示のこれらに関連する電気回路の動作用電源ＶＤＤ２に変換する。また、第２電源部１０２２は、リセット端子ＲＳＴ２＿Ｏ＿Ｌを有し、ＶＤＤ２電源電圧が所定の閾値を超えた後、不図示の抵抗やキャパシタ等の受動部品により決定される時定数の期間が経過するまで、Ｌｏｗレベルとなるリセット信号を出力する。なお、リセットの解除時は、Ｌｏｗレベルの駆動が停止され、ハイ・インピーダンス状態となる。

オープンドレインバッファ１０２３は、メインコントローラＡＳＩＣ１００１のＰ０２端子から入力されるＰ＿ＲＳＴ＿Ｌ信号を、ＲＳＴ２＿Ｌ信号として第２画像処理コントローラＡＳＩＣ１０２１のリセット端子ＲＳＴ＿Ｌに出力する。

なお、ＲＳＴ２＿Ｌ信号は、上述の第２電源部１０２２のリセット端子ＲＳＴ２＿Ｏ＿Ｌに接続され、さらに、図示は省略しているが、プルアップ抵抗を介して、ＶＤＤ２にも接続される。

このような構成により、ＲＳＴ２＿Ｌ信号は、Ｐ＿ＲＳＴ＿Ｌ信号とＲＳＴ２＿Ｏ＿Ｌ端子より出力される信号の論理積（ＡＮＤ）となる。即ち、Ｐ＿ＲＳＴ＿Ｌ信号とＲＳＴ２＿Ｏ＿Ｌ端子より出力される信号のどちらかがＬｏｗレベルの場合、ＲＳＴ２＿Ｌ信号はＬｏｗレベルとなる。また、Ｐ＿ＲＳＴ＿Ｌ信号とＲＳＴ２＿Ｏ＿Ｌ端子より出力される信号の両方がＬｏｗレベルを駆動しない場合、上述のプルアップ抵抗によってハイレベルとなる。

なお、ＲＳＴ１＿Ｌ信号及びＲＳＴ２＿Ｌ信号を上述したような構成としたことで、メインコントローラＡＳＩＣ１００１は何等かのエラー状態に陥った場合等に、２つの画像処理コントローラＡＳＩＣの両方に対して、同時にリセットをかけることができる。即ち、メインコントローラＡＳＩＣ１００１は、Ｐ０２端子のＰ＿ＲＳＴ＿Ｌ信号をＬｏｗレベルに駆動することで、第１画像処理コントローラユニット９１０と第２画像処理コントローラユニット９２０の動作を停止することができる。

また、メインコントローラＡＳＩＣ１００１は、記録装置１を省電力モードや電源オフ状態に遷移させる場合、プリントエンジンユニット９４０に対して終了処理を指示し、終了準備が完了した通知を受け取ると、Ｐ＿ＲＳＴ＿Ｌ信号を使ってリセットをかける。第１画像処理コントローラＡＳＩＣ１０１１、第２画像処理コントローラＡＳＩＣ１０２１がリセット状態になった後、Ｐ＿ＰＷ＿ＯＮ信号を用いて電源ＶＭ＿ＳＷを遮断する。このように、リセット状態にした後に電源をオフにすることで、電源が低下する過渡状態においても、異常な状態が発生することを防止することができる。

次に、電源ＶＭ＿ＳＷ＿１に関して、説明を補足する。第２画像処理コントローラＡＳＩＣ１０２１は、ＦＥＴ１０４２をＨ＿ＰＷ＿ＯＮ信号によりスィッチング制御することで、記録制御コントローラ内部に供給する電源ＶＭ＿ＳＷ＿１のオン又はオフを制御する。具体的には、第２画像処理コントローラＡＳＩＣ１０２１は、Ｈ＿ＰＷ＿ＯＮ信号をＨｉｇｈレベルに制御することで電源ＶＭ＿ＳＷ＿１をオン、Ｌｏｗレベルに制御することで電源ＶＭ＿ＳＷ＿１をオフする。

第３電源部１０３２は、供給される電源ＶＭ＿ＳＷ＿１を、記録制御コントローラＡＳＩＣ１０３１、ＲＯＭ９３７、ＲＡＭ９３８、オープンドレインバッファ１０３３、その他不図示のこれらに関連する電気回路の動作用電源ＶＤＤ３に変換する。また、第３電源部１０３２は、リセット端子ＲＳＴ３＿Ｏ＿Ｌを有し、所定の条件を充足するまで、リセット信号を出力する。具体的には、例えば、ＶＤＤ３電源電圧が所定の閾値を越えた後、不図示の抵抗やキャパシタ等の受動部品により決定される時定数の期間が経過するまで、Ｌｏｗレベルとなるリセット信号を出力する。なお、リセットの解除時は、Ｌｏｗレベルの駆動が停止され、ハイ・インピーダンス状態となる。

オープンドレインバッファ１０３３は、第２画像処理コントローラＡＳＩＣ１０２１のＰ２２端子から入力されるＨ＿ＲＳＴ＿Ｌ信号を、ＲＳＴ３＿Ｌ信号として記録制御コントローラＡＳＩＣ１０３１のリセット端子ＲＳＴ＿Ｌに出力する。

なお、ＲＳＴ３＿Ｌ信号は、上述の第３電源部１０３２のリセット端子ＲＳＴ３＿Ｏ＿Ｌに接続され、さらに、図示は省略しているが、プルアップ抵抗を介して、ＶＤＤ３にも接続される。

このような構成により、ＲＳＴ３＿Ｌ信号は、Ｈ＿ＲＳＴ＿Ｌ信号とＲＳＴ３＿Ｏ＿Ｌ端子より出力される信号の論理積（ＡＮＤ）となる。即ち、Ｈ＿ＲＳＴ＿Ｌ信号とＲＳＴ３＿Ｏ＿Ｌ端子より出力される信号のどちらかがＬｏｗレベルの場合、ＲＳＴ３＿Ｌ信号はＬｏｗレベルとなる。また、Ｈ＿ＲＳＴ＿Ｌ信号とＲＳＴ３＿Ｏ＿Ｌ端子より出力される信号の両方がＬｏｗレベルを駆動しない場合、上述のプルアップ抵抗によってＨｉｇｈレベルとなる。

なお、ＲＳＴ３＿Ｌ信号を上述したような構成としたことで、第２画像処理コントローラＡＳＩＣ１０２１は何等かのエラー状態に陥った場合等に、記録制御コントローラＡＳＩＣ１０３１にリセットをかけることができる。即ち、第２画像処理コントローラＡＳＩＣ１０２１は、Ｐ２２端子のＨ＿ＲＳＴ＿Ｌ信号をＬｏｗレベルに駆動することで、記録制御コントローラユニット９３０の動作を停止することができる。

また、電源ＶＨに関して、電源ＶＨ＿ＳＷとして記録ヘッド８に供給される。以下、電源ＶＨ＿ＳＷに関して、説明を補足する。第２画像処理コントローラＡＳＩＣ１０２１は、ＦＥＴ１０４３を、Ｐ２０端子から出力するＨ＿ＶＨ＿ＯＮ信号によりスィッチング制御することで、記録ヘッド８内部に供給する電源ＶＨ＿ＳＷのオン又はオフを制御する。具体的には、第２画像処理コントローラユニット９２０は、Ｈ＿ＶＨ＿ＯＮ信号をＨｉｇｈレベルに制御することで電源ＶＨ＿ＳＷをオン、Ｌｏｗレベルに制御することで電源ＶＨ＿ＳＷをオフにする。

その他、オープンドレインバッファについて説明を補足する。第１電源部１０１２又は第２電源部１０２２において、電源電圧が一時的に低下する等の状態が発生すると、リセット信号（ＲＳＴ１＿Ｌ信号又はＲＳＴ２＿Ｌ信号）をＬｏｗレベルに駆動する。そして、リセット信号がＬｏｗレベルに駆動されると、画像処理コントローラＡＳＩＣにリセットがかかる。その一方で、リセット構成として、オープンドレインバッファ１０１３、１０２３が各々、組み込まれていることから、電源部で駆動されるリセット信号の状態は、他方の画像処理コントローラＡＳＩＣに伝搬しない。即ち、この場合、電源に何らかの異常が発生した画像処理コントローラＡＳＩＣにのみリセットがかかることになり、正常な電源状態の画像処理コントローラＡＳＩＣは、動作を継続することができる。また、これにより正常な電源状態で動作を継続できる画像処理コントローラＡＳＩＣは、他方のコントローラＡＳＩＣで電源異常が発生した場合のエラーログを取得する等、適切なエラー処理を実行することができる。

図４は、コントローラユニット９００、第１画像処理コントローラユニット９１０、第２画像処理コントローラユニット９２０、及び記録制御コントローラユニット９３０の起動時における処理の手順を示すフローチャートである。以下、処理の手順に関して、詳細に説明する。

コントローラユニット９００のメインコントローラＡＳＩＣ１００１は、記録装置１の電源がオンされると起動を開始し、ＲＯＭ９０７からプログラムを読み込み、初期化処理を実行する（Ｓ４０１）。

次に、メインコントローラＡＳＩＣ１００１は、Ｐ０１端子より出力される信号（Ｐ＿ＰＷ＿ＯＮ信号）の出力レベルをＬｏｗレベルからＨｉｇｈレベルに切り替え、プリントエンジンユニット９４０の一部の電源をオンに制御する（Ｓ４０２）。

即ち、メインコントローラＡＳＩＣ１００１は、Ｐ＿ＰＷ＿ＯＮ信号によりＦＥＴ１０４１をスィッチング制御し、電源ＶＭを第１画像処理コントローラユニット９１０及び第２画像処理コントローラユニット９２０に電源ＶＭ＿ＳＷとして供給する。

そして、電源ＶＭ＿ＳＷが第１画像処理コントローラユニット９１０に供給されると、第１電源部１０１２は、第１画像処理コントローラＡＳＩＣ１０１１に電源ＶＤＤ１を供給する（Ｓ４０３）。即ち、第１画像処理コントローラＡＳＩＣ１０１１の電源がオンされる（Ｓ４０３）。同様に、電源ＶＭ＿ＳＷが第２画像処理コントローラユニット９２０に供給されると、第２電源部１０２２は、第２画像処理コントローラＡＳＩＣ１０２１に電源ＶＤＤ２を供給する（Ｓ４０４）。さらに、第２画像処理コントローラＡＳＩＣ１０２１に電源ＶＤＤ２が供給されると、第２画像処理コントローラＡＳＩＣ１０２１はＦＥＴ１０４２をスィッチング制御する。これにより、電源ＶＭ＿ＳＷ＿１が記録制御コントローラユニット９３０に供給され、第３電源部１０３２は、記録制御コントローラＡＳＩＣ１０３１に電源ＶＤＤ３を供給する（Ｓ４０５）。

メインコントローラＡＳＩＣ１００１は、各々、電源を供給すると、Ｐ０２端子より出力される信号（Ｐ＿ＲＳＴ＿Ｌ）の出力レベルをＬｏｗレベルからＨｉｇｈレベルに切り替え、各々のコントローラに対してリセット解除処理を実行する（Ｓ４０６）。

なお、上述のように、Ｐ＿ＲＳＴ＿Ｌ信号は、第１電源部１０１２のリセット端子ＲＳＴ１＿Ｏ＿Ｌより出力される信号との論理積（ＡＮＤ）として、第１画像処理コントローラＡＳＩＣ１０１１のＲＳＴ＿Ｌ端子に入力される。そのため、Ｐ＿ＲＳＴ＿Ｌ信号をＨｉｇｈレベルに切り替えた状態で、ＲＳＴ１＿Ｏ＿Ｌより出力される信号がハイ・インピーダンス状態になると、ＲＳＴ＿Ｌ端子にＨｉｇｈレベルの信号が入力される。即ち、この場合、第１画像処理コントローラＡＳＩＣ１０１１において、リセットが解除される。また、このリセットの解除に関して、第２画像処理コントローラＡＳＩＣ１０２１、記録制御コントローラＡＳＩＣ１０３１においても、同様の処理となる。但し、記録制御コントローラＡＳＩＣ１０３１のリセットを解除する上で、記録制御コントローラＡＳＩＣ１０３１に入力されるリセット制御信号（Ｈ＿ＲＳＴ＿Ｌ）は、第２画像処理コントローラＡＳＩＣ１０２１により制御される。

各々のコントローラは、リセットが解除されると、他のコントローラとは独立してブート処理（Ｓ４０７）、メインファームロード処理（Ｓ４０８）、ＯＳ起動及び親タスクの起動（Ｓ４０９）を順次実行する。その後、各々のコントローラは、当該コントローラに接続される周辺電源（例えば、不図示のヘッド電源やモータードライバ電源等）の初期化処理を実行する（Ｓ４１０）。なお、ここで、親タスクとは、他のコントローラとの通信を有効化する上で必要とされるタスクのことである。

メインコントローラＡＳＩＣ１００１は、コントローラの初期化処理を実行すると（Ｓ４１１）、第１画像処理コントローラＡＳＩＣ１０１１との通信路であるＰＣＩｅ（ここでは、ＰＣＩｅ１と称する）のリンク確立に関する処理を実行する（Ｓ４ｌ４）。なお、この場合、ＰＣＩｅ１において、主従関係が構築され、メインコントローラＡＳＩＣ１００１はＲＣ（主）、第１画像処理コントローラＡＳＩＣ１０１１はＥＰ（従）として設定される。

また、リンク確立に関して、ＡＳＩＣ間ＩＦ制御部９０６は、ハードウェアレベルで動作する通信条件を対向チップとやり取りするリンクトレーニングで通信ネゴシエーションを実行する。

具体的には、ＡＳＩＣ間ＩＦ制御部９０６は、先ず、ＳＧ＿ＤＷ＿１信号を用いて、第１画像処理コントローラＡＳＩＣ１０１１にネゴシエーション条件を送信する。ＡＳＩＣ間ＩＦ制御部９０６は、次に、第１画像処理コントローラＡＳＩＣ１０１１から、ＳＧ＿ＵＰ＿１信号によりネゴシエーション条件を受信する。そして、ＡＳＩＣ間ＩＦ制御部９０６は、そのネゴシエーション条件が一致して接続が完了すると、割り込み信号を発行する。さらに、メインコントローラＡＳＩＣ１００１のＣＰＵ９０１が、この割り込み信号を受信することで、ＰＣＩｅ１のリンク確立が完了する（Ｓ４ｌ４ Ｙｅｓ）。

また、ＰＣＩｅ１接続に関して、接続が完了するまでにかかる時間が予め設定された所定時間内であるか否かが判定され、接続が完了しない場合はタイムアウトとなり、接続エラーと判定される（Ｓ４ｌ４ Ｎｏ）。

メインコントローラＡＳＩＣ１００１は、ＰＣＩｅ１のリンク確立が完了すると、ＰＣＩｅ１の各種初期化処理を実行する。例えば、対向ＡＳＩＣをメモリマップに配置する初期設定等を実行する。

続いて、ＰＣＩｅ１のＥＰ側である第１画像処理コントローラＡＳＩＣ１０１１におけるＰＣＩｅのリンク確立に関する処理から、説明を補足する。第１画像処理コントローラＡＳＩＣ１０１１は、周辺電源の初期化処理を実行すると、メインコントローラＡＳＩＣ１００１のＡＳＩＣ間ＩＦ制御部９０６と通信ネゴシエーションを実行することで、ＰＣＩｅ１のリンク確立に関する処理を実行する（Ｓ４１４）。

なお、第１画像処理コントローラＡＳＩＣ１０１１は、図４に示されるように、Ｓ４１４の前に、第２画像処理コントローラＡＳＩＣ１０２１との通信路であるＰＣＩｅ（ここでは、ＰＣＩｅ２と称する）のリンク確立に関する処理を実行する（Ｓ４１３）。但し、（Ｓ４１３）と（Ｓ４１４）に関して、処理の順序が問われることはない。第１画像処理コントローラＡＳＩＣ１０１１は、ＰＣＩｅ１及びＰＣＩｅ２に関してリンクが確立すると、コンフィグ設定処理を実行する（Ｓ４１７）。

なお、第２画像処理コントローラＡＳＩＣ１０２１と記録制御コントローラＡＳＩＣ１０３１の通信路（ここでは、ＰＣＩｅ３と称する）におけるリンク確立処理も、同様に実行される（Ｓ４１２）。さらに、そのリンク確立処理後において、同様に、コンフィグ設定処理が実行される（Ｓ４１６）。

次に、記録制御コントローラＡＳＩＣ１０３１は、ＰＣＩｅ３通信可能フラグを有効化する（Ｓ４１８）。具体的には、ＰＣＩｅ３に関してリンクが確立し（Ｓ４１２）、コンフィグ設定処理を実行すると（Ｓ４１５）、記録制御コントローラＡＳＩＣ１０３１は、第２画像処理コントローラの一部メモリを読み書きすることが可能となる。記録制御コントローラＡＳＩＣ１０３１は、この読み書きが可能なメモリを利用して、ＰＣＩｅ３通信可能フラグを第２画像処理コントローラＡＳＩＣに書き込む。これにより、ＰＣＩｅ３経由でのチップ間通信が可能となったことが証明される（即ち、ＰＣＩｅ３通信可能フラグが有効化される）。

記録制御コントローラＡＳＩＣ１０３１は、ＰＣＩｅ３通信可能フラグを書き込むと、子タスク（即ち、親タスク以外のタスクであって、通信（通信フラグ）が有効化された後においても実行可能なタスク）を起動する（Ｓ４１９）。記録制御コントローラＡＳＩＣ１０３１は、子タスクを起動すると、全てのコントローラに関する情報の同期が開始されることを待機する。

第２画像処理コントローラＡＳＩＣ１０２１に、ＰＣＩｅ３通信可能フラグが所定時間内に書き込まれると（Ｓ４２０ Ｙｅｓ）、第２画像処理コントローラＡＳＩＣ１０２１は、ＰＣＩｅ３と同様に、ＰＣＩｅ２通信可能フラグを有効化する（Ｓ４２１）。そして、第２画像処理コントローラＡＳＩＣ１０２１は、ＰＣＩｅ２通信可能フラグを有効化すると、子タスクを起動し（Ｓ４２２）、全てのコントローラに関する情報の同期が開始されることを待機する。なお、第２画像処理コントローラＡＳＩＣ１０２１は、ＰＣＩｅ３通信可能フラグが所定時間内に書き込まれない場合（Ｓ４２０ Ｎｏ）、タイムアウト（即ち、エラー）と判定する。

第１画像処理コントローラＡＳＩＣ１０１１においても、同様に、ＰＣＩｅ１通信可能フラグを有効化（Ｓ４２４）し、その後に子タスクの起動（Ｓ４２５）を実行し、全てのコントローラに関する情報の同期が開始されることを待機する。

メインコントローラＡＳＩＣ１００１は、ＰＣＩｅ１のリンク確立に関する処理を実行すると（Ｓ４１４）、その後に、第１画像処理コントローラＡＳＩＣ１０１１によりＰＣＩｅ１通信可能フラグが所定時間内に書き込まれるか否かを判定する（Ｓ４２６）。即ち、所定時間内に全てのＰＣＩｅにおいて通信可能フラグが書き込まれるか否かを判定する。

そして、全てのＰＣＩｅにおいて通信可能フラグが書き込まれると（各コントローラにおいて、メモリ情報の一部が読み書きできる状態になると）、メインコントローラＡＳＩＣ１００１は、ファームバージョン情報の同期を実行する（Ｓ４２７）。

なお、上述のように、サブコントローラ（即ち、第１及び第２画像処理コントローラＡＳＩＣ、記録制御コントローラＡＳＩＣ）は、ＰＣＩｅの通信可能フラグを有効化すると、直ぐに子タスクを起動することができる。そのため、記録装置１において、例えば、第１画像処理コントローラＡＳＩＣ１０１１における子タスクの起動と、メインコントローラＡＳＩＣ１００１におけるＰＣＩｅ１通信可能フラグの有効可否を確認（判定）する処理を並列して実行することができる。これにより、記録装置１において、使用可能な状態になるまでの時間（即ち、起動時間）を全体として短縮することができる。

また、本実施形態では、下流側から上流側のメモリに通信可能フラグを書き込み、その通信可能フラグを上流側のコントローラが確認し、これを繰り返すことで、メインコントローラＡＳＩＣ１００１は、チップ間において通信可能となっていることを確認した。但し、メインコントローラＡＳＩＣ１００１が、チップ間において通信が可能となっていることを確認する方法として、必ずしもこれに限定されない。したがって、全てのコントローラＡＳＩＣの各々から書き込み可能であって、通信路毎の通信可能フラグを格納したメモリを実装することで、メインコントローラＡＳＩＣ１００１によりチップ間の通信が可能となっていることを確認してもよい。具体的には、各コントローラＡＳＩＣは、他のコントローラとの通信に関するリンクが確立すると、リンクが確立した通信路のフラグを有効化し、メインコントローラＡＳＩＣ１００１は、全ての通信可能フラグが有効化されているか否かを確認する。なお、通信可能フラグを格納したメモリは、フラグ記憶手段に対応する。

次に、メインコントローラＡＳＩＣ１００１は、ファームバージョン情報に不整合がないか判定する（Ｓ４２８）。メインコントローラＡＳＩＣ１００１は、ファームバージョン情報に整合があると判定すると（Ｓ４２８ Ｙｅｓ）、各コントローラに対して起動要因、時刻設定、動作モデル情報の同期を実行する（Ｓ４２９）。

ここで、起動要因は、メインコントローラＡＳＩＣ１００１を含めた電源オンによる通常起動、又はメインコントローラＡＳＩＣ１００１を除いた省電力状態からの復帰（起動）等の要因を示す。また、時刻設定はメインコントローラＡＳＩＣ１００１において管理される時刻の設定を示し、動作モデル情報はオプション機器の接続有無やハード構成上、有効／無効となる機能に関する情報を示す。

なお、メインコントローラＡＳＩＣ１００１は、不整合がある場合（即ち、各コントローラのファームバージョン情報が予めプログラムに組み込まれたバージョンの組み合わせと異なる場合）（Ｓ４２８ Ｎｏ）、不整合エラーと判定して、起動処理を中断する。このように、メインコントローラＡＳＩＣ１００１は、通信が可能な状態になると、ファームバージョン情報の整合を確認することで、各コントローラに接続されたＲＯＭに書き込まれているファームウェア情報が想定されている組み合わせか否かを判定する。

メインコントローラＡＳＩＣ１００１は、各コントローラに対して起動要因、時刻設定、動作モデル情報の同期を実行すると、各コントローラに対して、記録装置１におけるユーザインタフェース（以下、ＵＩ）表示に必要な情報を同期させる（Ｓ４３０）。ここで、ＵＩ表示に必要な情報とは、例えば、インクの残量、用紙等に関する情報である。

メインコントローラＡＳＩＣ１００１は、次に、プリントエンジンユニット９４０にメカ初期化を指示する（Ｓ４３１）。また、プリントエンジンユニット９４０の各コントローラは、メインコントローラＡＳＩＣ１００１からメカ初期化に関する指示を受けると、上述の起動要因や動作モデル情報に基づいて、必要なメカ初期化処理を実行する（Ｓ４３２）。

このように、メカ初期化までの処理を完了することで、記録装置１は、印刷が可能な状態となる（即ち、図４に示すフローチャートの手順に従って処理を実行することで、記録装置１は、印刷が可能な状態に移行する）。

以上、説明したように、第１画像処理コントローラＡＳＩＣ１０１１、第２画像処理コントローラＡＳＩＣ１０２１には各々ＲＯＭが接続されており、動作用プログラムを転送した後に起動し、初期化を行う必要がないため、高速な起動処理が可能である。即ち、ブート処理、メインファームロード処理、ＯＳ起動等を並列して処理することができるため、その分、高速に起動することができる。そのため、プリントエンジンユニット９４０は、消費電力を低減した上で、電源オフ状態又は省電力状態から復帰するまでの時間を短縮することができる。

また、上述のように、記録装置を起動させる上でタスクを、通信を有効化する上で必要とされるタスク（親タスク）と、それ以外のタスク（子タスク）に分け、親タスクを優先して実行することで、記録装置全体を高速に起動することができる。

さらに、ハードウェア動作で決定されるリセット期間での起動が可能なため（ハードウェア制御で起動することができるため）、ソフトウェア・ウェイトが不要となり、最適な起動時間で起動させることができる。

加えて、メインコントローラＡＳＩＣ１００１と第１画像処理コントローラＡＳＩＣ１０１１、第２画像処理コントローラＡＳＩＣ１０２１は別電源であり、上述したように個別に制御可能である。即ち、第１電源部１０１２、第２電源部１０２２に供給する電源を個別に制御可能な構成とすることで、第１画像処理コントローラユニット９１０、第２画像処理コントローラユニット９２０の電源を個別に制御することができる。具体的には、第２電源部１０２２の前段にＦＥＴを組み込み、そのＦＥＴにおけるスィッチング制御（電源供給の制御）を、メインコントローラＡＳＩＣ１００１又は第１画像処理コントローラＡＳＩＣのいずれかで行うことで、個別に制御することができる。

（その他の実施形態）
上述の実施形態では、画像処理コントローラを２個、実装する構成として説明したが、本実施形態では、画像処理コントローラを１個、実装する構成とする。なお、具体的な処理に関して、上述の実施形態におけるメインコントローラＡＳＩＣ１００１と第１画像処理コントローラＡＳＩＣ１０１１との処理と同様である。

そのため、画像処理コントローラが１個の構成であっても、上述の実施形態と同様に、起動時において、画像処理コントローラＡＳＩＣの動作用プログラムを転送してから起動する必要がなく、高速な起動処理が可能である。即ち、ブート処理、メインファームロード処理、ＯＳ起動等を並列して処理することができるため、その分、高速に起動することができる。

また、上述のように、記録装置を起動させる上でタスクを、通信を有効化する上で必要とされるタスク（親タスク）と、それ以外のタスク（子タスク）に分け、親タスクを優先して実行することで、記録装置全体を高速に起動することができる。

さらに、ハードウェア動作で決定されるリセット期間での起動が可能なため（ハードウェア制御で起動することができるため）、ソフトウェア・ウェイトが不要となり、最適な起動時間で起動させることができる。加えて、実装する画像処理コントローラを１個で構成することで、製造コストを削減することができる。

その他、上述では、画像処理コントローラＡＳＩＣの数を２個、１個とする場合を例に説明したが、画像処理コントローラＡＳＩＣの数は必ずしもこれに限定されず、３個以上でもよい。また、画像処理コントローラＡＳＩＣの数が増加すれば増加するほど、起動時間の短縮をより図ることができる。

なお、上述の実施形態において、メインコントローラＡＳＩＣと接続されるＡＳＩＣを画像処理コントローラＡＳＩＣとして説明したが、必ずしも、画像処理コントローラである必要はない（即ち、画像処理という機能は、必須ではない）。したがって、他の機能、例えば、モータ制御を行うメカトロニクスコントローラＡＳＩＣを用いても、同様の効果を奏することができる。即ち、上述の実施形態では、その一例として、記録装置を例に説明した。しかしながら、少なくとも上述の電源制御構成及びリセット制御構成を有する装置（電子機器）であれば、本発明を適用することができる。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。

９００ コントローラユニット
９１０ 第１画像処理コントローラユニット
９２０ 第２画像処理コントローラユニット

Claims (12)

1. サブコントローラを有するサブユニットと、前記サブコントローラと所定の通信方式で接続され、前記サブコントローラを制御するメインコントローラを有するメインユニットとを備えた電子機器であって、
   前記メインコントローラは、前記メインコントローラと前記サブコントローラとの通信が有効化されたかを判定し、
   前記サブコントローラは、
   前記サブコントローラに接続され、前記メインコントローラと前記サブコントローラとの通信を有効化する上で必要とされる親タスク及び前記親タスク以外の前記電子機器を起動する上で必要な子タスクを含むプログラムを記憶した記憶手段をさらに有し、
   前記サブコントローラにおける電源の遮断状態が解除されると、前記親タスクを前記子タスクよりも優先して実行し、
   前記メインコントローラにおける前記通信が有効化されたかを判定する処理と並列して、前記子タスクを実行することを特徴とする電子機器。
2. 前記メインコントローラは、前記通信が有効化されたと判定すると、前記サブコントローラとのファームバージョン情報の同期を実行することを特徴とする請求項１に記載の電子機器。
3. 前記メインコントローラは、前記サブコントローラのファームバージョン情報に整合がないと判定すると、前記電子機器の起動を中断することを特徴とする請求項２に記載の電子機器。
4. 前記電子機器は、前記メインコントローラが前記サブコントローラのファームバージョン情報に整合があると判定すると、ユーザインタフェースの表示に必要な情報の同期を実行することを特徴とする請求項２に記載の電子機器。
5. 前記サブユニットは第１及び第２のサブユニットを含み、
   前記第１のサブユニットは第１のサブコントローラを有し、
   前記第２のサブユニットは第２のサブコントローラを有し、
   前記メインコントローラ、前記第１のサブコントローラ、及び前記第２のサブコントローラは、前記所定の通信方式により互いに縦列接続され、
   前記第２のサブコントローラは、前記第１のサブコントローラのメモリに第１の通信可能フラグを書き込むことで、前記第１のサブコントローラに、前記第１のサブコントローラと前記第２のサブコントローラとの通信が有効化されたことを通知し、
   前記第１のサブコントローラは、前記第２のサブコントローラとの通信が有効化されたと判定すると、前記メインコントローラのメモリに第２の通信可能フラグを書き込むことで、前記メインコントローラに、前記メインコントローラと前記第１のサブコントローラとの通信が有効化されたことを通知することを特徴とする請求項１から４のいずれか１項に記載の電子機器。
6. 前記サブユニットは第１及び第２のサブユニットを含み、
   前記第１のサブユニットは第１のサブコントローラを有し、
   前記第２のサブユニットは第２のサブコントローラを有し、
   前記メインコントローラ、前記第１のサブコントローラ、及び前記第２のサブコントローラは、前記所定の通信方式により互いに縦列接続され、
   前記メインコントローラと前記第１のサブコントローラとの通信が有効化されたことを示すフラグ、前記第１のサブコントローラと前記第２のサブコントローラとの通信が有効化されたことを示すフラグ、を通信路毎に記憶するフラグ記憶手段をさらに備え、
   前記メインコントローラと前記第１のサブコントローラとの通信に関するリンク、前記第１のサブコントローラと前記第２のサブコントローラとの通信に関するリンク、がそれぞれ確立すると、前記フラグ記憶手段において、当該リンクが確立した通信路のフラグが有効化されることを特徴とする請求項１から４のいずれか１項に記載の電子機器。
7. 前記所定の通信方式は、シリアル通信方式であることを特徴とする請求項１から６のいずれか１項に記載の電子機器。
8. 前記シリアル通信方式は、ＰＣＩ Ｅｘｐｒｅｓｓ規格（登録商標）の通信方式であることを特徴とする請求項７に記載の電子機器。
9. 前記子タスクは、前記通信が有効化された後においても実行可能なタスクであることを特徴とする請求項１から８のいずれか１項に記載の電子機器。
10. 前記電子機器は、記録ヘッドを駆動して画像を記録する記録装置であることを特徴とする請求項１から９のいずれか１項に記載の電子機器。
11. コンピュータを、請求項１から１０のいずれか１項に記載の電子機器の各手段として機能させるためのプログラム。
12. サブコントローラを制御するメインコントローラを有するメインユニットと、
    前記サブコントローラと、前記サブコントローラに接続され、前記メインコントローラと前記サブコントローラとの通信を有効化する上で必要とされる親タスク及び前記親タスク以外の電子機器を起動する上で必要な子タスクを含むプログラムを記憶した記憶手段とを有するサブユニットと
    を備えた電子機器の制御方法であって、
    前記サブコントローラにより、前記サブコントローラにおける電源の遮断状態が解除されると、前記親タスクを前記子タスクよりも優先して実行する第１の実行ステップと、
    前記メインコントローラにより、前記メインコントローラと前記サブコントローラとの通信が有効化されたかを判定する判定ステップと、
    前記サブコントローラにより、前記判定ステップと並列して、前記子タスクを実行する第２の実行ステップと
    を含むことを特徴とする電子機器の制御方法。

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