JP7049186B2 - 半導体発光素子および半導体発光素子の製造方法 - Google Patents

Description

本発明は、半導体発光素子および半導体発光素子の製造方法に関する。

深紫外光用の発光素子は、基板上に順に積層される窒化アルミニウムガリウム（ＡｌＧａＮ）系のｎ型クラッド層、活性層、ｐ型クラッド層を有する。ｎ型クラッド層上には例えばＴｉ／Ａｌ／Ｔｉ／Ａｕの積層構造を有するｎ側電極が形成される。ｎ型クラッド層とｎ側電極のコンタクト接触抵抗は、ｎ型クラッド層のＡｌＮモル分率が大きくなるほど増加し、良好なオーミック接触が困難になる傾向が知られている。出力特性を改善するため、ｎ側電極の接触面積を大きくし、ｎ側電極上にＡｌ／Ｔｉ／Ａｕの反射電極を形成することが提案されている（例えば、特許文献１参照）。

特許第５５９４５３０号公報

本発明者らの知見によれば、発光素子の通電使用によりｎ側電極の反射特性が悪化し、発光素子の出力低下につながることが分かっている。通電使用によるｎ側電極の劣化を抑制できることが好ましい。

本発明はこうした課題に鑑みてなされたものであり、その例示的な目的のひとつは、半導体発光素子の信頼性および出力特性を向上させることにある。

本発明のある態様の半導体発光素子は、ｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）系半導体材料のｎ型半導体層と、ｎ型半導体層上の一部領域に設けられるｎ側電極と、ｎ型半導体層上の一部領域とは異なる領域に設けられるＡｌＧａＮ系半導体材料の活性層と、活性層上に設けられるｐ型ＡｌＧａＮ系半導体材料のｐ型半導体層と、ｐ型半導体層上に設けられるｐ側電極と、を備える。ｎ側電極は、アルミニウム（Ａｌ）層を含むｎ側コンタクト層と、ｎ側コンタクト層上のｎ側インジウム錫酸化物（ＩＴＯ）層と、ｎ側ＩＴＯ層上のｎ側パラジウム（Ｐｄ）層と、ｎ側Ｐｄ層上のｎ側パッド電極層と、を含む。ｐ側電極は、ｐ側インジウム錫酸化物（ＩＴＯ）層と、ｐ側ＩＴＯ層上のｐ側パラジウム（Ｐｄ）層と、ｐ側Ｐｄ層上のｐ側パッド電極層と、を含む。

この態様によると、反射電極として機能するＡｌ層とパッド電極層の間にＩＴＯ層が挿入されるため、パッド電極層に含まれる金属成分が通電使用によりＡｌ層にまで拡散するのをＩＴＯ層により防ぐことができる。これにより、Ａｌ層の反射特性の低下を抑制できる。また、ＩＴＯ層とパッド電極層の間にＰｄ層を挿入することで、ＩＴＯ層とパッド電極層の密着性を高め、ＩＴＯ層に対するパッド電極層の剥がれを好適に防止できる。これにより信頼性および出力特性を向上させた発光素子を提供できる。

ｐ側ＩＴＯ層は、ｐ型半導体層上に接して設けられるｐ型第１インジウム錫酸化物（ＩＴＯ）層と、ｐ型第１ＩＴＯ層上を被覆するようにｐ型第１ＩＴＯ層上およびｐ型半導体層上の双方に接して設けられるｐ型第２インジウム錫酸化物（ＩＴＯ）層と、を有してもよい。

ｎ側ＩＴＯ層は、ｎ型コンタクト層を被覆するようにｎ型コンタクト層上およびｎ側半導体層上の双方に接して設けられてもよい。

ｎ側ＩＴＯ層は、ｎ型コンタクト層のＡｌ層上に接して設けられてもよい。

ｎ型コンタクト層は、金（Ａｕ）を含まなくてもよい。

本発明の別の態様は、半導体発光素子の製造方法である。この方法は、ｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）系半導体材料のｎ型半導体層、ｎ型半導体層上のＡｌＧａＮ系半導体材料の活性層、活性層上のｐ型ＡｌＧａＮ系半導体材料のｐ型半導体層を順に積層する工程と、ｎ型半導体層の一部が露出するようにｐ型半導体層、活性層およびｎ型半導体層の一部を除去する工程と、ｎ型半導体層の露出領域上にアルミニウム（Ａｌ）層を含むｎ型コンタクト層を形成する工程と、ｎ型コンタクト層上にｎ側開口が設けられ、ｐ型半導体層上にｐ側開口が設けられるマスクをｎ型半導体層の露出領域上およびｐ型半導体層上に形成する工程と、マスクのｎ側開口内およびｐ側開口内にインジウム酸化物（ＩＴＯ）層を形成する工程と、マスクのｎ側開口内およびｐ側開口内のＩＴＯ層上にパラジウム（Ｐｄ）層を形成する工程と、Ｐｄ層上にパッド電極層を形成する工程と、を備える。

この態様によると、反射電極として機能するＡｌ層とパッド電極層の間にＩＴＯ層が挿入されるため、パッド電極層に含まれる金属成分が通電使用によりＡｌ層にまで拡散するのをＩＴＯ層により防ぐことができる。これにより、Ａｌ層の反射特性の低下を抑制できる。また、ＩＴＯ層とパッド電極層の間にＰｄ層を挿入することで、ＩＴＯ層とパッド電極層の密着性を高め、ＩＴＯ層に対するパッド電極層の剥がれを好適に防止できる。これにより信頼性および出力特性を向上させた発光素子を提供できる。

ＩＴＯ層を形成する工程は、第１ＩＴＯ層を形成する工程と、第１ＩＴＯ層に比べて高成膜レートの条件で第２ＩＴＯ層を形成する工程と、を含んでもよい。

ＩＴＯ層の形成前にｐ型半導体層上に第１ＩＴＯ層を形成する工程をさらに備えてもよい。ＩＴＯ層を形成する工程は、マスクのｎ側開口内のｎ型コンタクト層上に第２ＩＴＯ層を形成し、かつ、マスクのｐ側開口内の第１ＩＴＯ層上に第２ＩＴＯ層を形成する工程であってもよい。第２ＩＴＯ層は、第１ＩＴＯ層に比べて高成膜レートの条件で形成されてもよい。

第１ＩＴＯ層は、２ｎｍ／分以上５ｎｍ／分以下の成膜レートで形成されてもよい。

マスクの除去後、ＩＴＯ層およびＰｄ層を被覆するようにｎ型半導体層の露出領域上およびｐ型半導体層上に酸化シリコン（ＳｉＯ_２）、酸窒化シリコン（ＳｉＯＮ）または窒化シリコン（ＳｉＮ）で構成される保護層を形成する工程と、保護層の一部を除去してＰｄ層を露出させる工程と、をさらに備えてもよい。パッド電極層は、保護層の一部除去により露出したＰｄ層上に形成されてもよい。

本発明によれば、半導体発光素子の信頼性および出力特性を向上できる。

実施の形態に係る半導体発光素子の構成を概略的に示す断面図である。 Ｔｉ層の厚さと紫外光反射率の関係を示すグラフである。 ＩＴＯ層の成膜レートとコンタクト抵抗の関係を示すグラフである。 半導体発光素子の製造工程を概略的に示す図である。 半導体発光素子の製造工程を概略的に示す図である。 半導体発光素子の製造工程を概略的に示す図である。 半導体発光素子の製造工程を概略的に示す図である。 半導体発光素子の製造工程を概略的に示す図である。 半導体発光素子の製造工程を概略的に示す図である。 半導体発光素子の製造工程を概略的に示す図である。 変形例に係る半導体発光素子の構成を概略的に示す断面図である。 変形例に係る半導体発光素子の製造工程を概略的に示す図である。

以下、図面を参照しながら、本発明を実施するための形態について詳細に説明する。なお、説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。また、説明の理解を助けるため、各図面における各構成要素の寸法比は、必ずしも実際の発光素子の寸法比と一致しない。

図１は、実施の形態に係る半導体発光素子１０の構成を概略的に示す断面図である。半導体発光素子１０は、中心波長λが約３６０ｎｍ以下となる「深紫外光」を発するように構成されるＬＥＤ（Light Emitting Diode）チップである。このような波長の深紫外光を出力するため、半導体発光素子１０は、バンドギャップが約３．４ｅＶ以上となる窒化アルミニウムガリウム（ＡｌＧａＮ）系半導体材料で構成される。本実施の形態では、特に、中心波長λが約２４０ｎｍ～３５０ｎｍの深紫外光を発する場合について示す。

本明細書において、「ＡｌＧａＮ系半導体材料」とは、主に窒化アルミニウム（ＡｌＮ）と窒化ガリウム（ＧａＮ）を含む半導体材料のことをいい、窒化インジウム（ＩｎＮ）などの他の材料を含有する半導体材料を含むものとする。したがって、本明細書にいう「ＡｌＧａＮ系半導体材料」は、例えば、Ｉｎ_{１－ｘ－ｙ}Ａｌ_ｘＧａ_ｙＮ（０≦ｘ＋ｙ≦１、０≦ｘ≦１、０≦ｙ≦１）の組成で表すことができ、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、窒化インジウムアルミニウム（ＩｎＡｌＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）を含むものとする。

また「ＡｌＧａＮ系半導体材料」のうち、ＡｌＮを実質的に含まない材料を区別するために「ＧａＮ系半導体材料」ということがある。「ＧａＮ系半導体材料」には、主にＧａＮやＩｎＧａＮが含まれ、これらに微量のＡｌＮを含有する材料も含まれる。同様に、「ＡｌＧａＮ系半導体材料」のうち、ＧａＮを実質的に含まない材料を区別するために「ＡｌＮ系半導体材料」ということがある。「ＡｌＮ系半導体材料」には、主にＡｌＮやＩｎＡｌＮが含まれ、これらに微量のＧａＮが含有される材料も含まれる。

半導体発光素子１０は、基板２０と、バッファ層２２と、ｎ型クラッド層２４と、活性層２６と、電子ブロック層２８と、ｐ型クラッド層３０と、ｎ側電極４０と、ｐ側電極４２と、保護層５０とを備える。

基板２０は、半導体発光素子１０が発する深紫外光に対して透光性を有する基板であり、例えば、サファイア（Ａｌ_２Ｏ_３）基板である。基板２０は、第１主面２０ａと、第１主面２０ａの反対側の第２主面２０ｂを有する。第１主面２０ａは、バッファ層２２より上の各層を成長させるための結晶成長面となる一主面である。第２主面２０ｂは、活性層２６が発する深紫外光を外部に取り出すための光取出面となる一主面である。変形例において、基板２０は、窒化アルミニウム（ＡｌＮ）基板であってもよいし、窒化アルミニウムガリウム（ＡｌＧａＮ）基板であってもよい。

バッファ層２２は、基板２０の第１主面２０ａの上に形成される。バッファ層２２は、ｎ型クラッド層２４より上の各層を形成するための下地層（テンプレート層）である。バッファ層２２は、例えば、アンドープのＡｌＮ層であり、具体的には高温成長させたＡｌＮ（ＨＴ－ＡｌＮ；High Temperature AlN）層である。バッファ層２２は、ＡｌＮ層上に形成されるアンドープのＡｌＧａＮ層を含んでもよい。変形例において、基板２０がＡｌＮ基板またはＡｌＧａＮ基板である場合、バッファ層２２は、アンドープのＡｌＧａＮ層のみで構成されてもよい。つまり、バッファ層２２は、アンドープのＡｌＮ層およびＡｌＧａＮ層の少なくとも一方を含む。

ｎ型クラッド層２４は、バッファ層２２の上に形成されるｎ型半導体層である。ｎ型クラッド層２４は、ｎ型のＡｌＧａＮ系半導体材料層であり、例えば、ｎ型の不純物としてシリコン（Ｓｉ）がドープされるＡｌＧａＮ層である。ｎ型クラッド層２４は、活性層２６が発する深紫外光を透過するように組成比が選択され、例えば、ＡｌＮのモル分率が２５％以上、好ましくは、４０％以上または５０％以上となるように形成される。ｎ型クラッド層２４は、活性層２６が発する深紫外光の波長よりも大きいバンドギャップを有し、例えば、バンドギャップが４．３ｅＶ以上となるように形成される。ｎ型クラッド層２４は、ＡｌＮのモル分率が８０％以下、つまり、バンドギャップが５．５ｅＶ以下となるように形成されることが好ましく、ＡｌＮのモル分率が７０％以下（つまり、バンドギャップが５．２ｅＶ以下）となるように形成されることがより望ましい。ｎ型クラッド層２４は、１μｍ～３μｍ程度の厚さを有し、例えば、２μｍ程度の厚さを有する。

ｎ型クラッド層２４は、不純物であるシリコン（Ｓｉ）の濃度が１×１０^１８／ｃｍ^３以上５×１０^１９／ｃｍ^３以下となるように形成される。ｎ型クラッド層２４は、Ｓｉ濃度が５×１０^１８／ｃｍ^３以上３×１０^１９／ｃｍ^３以下となるように形成されることが好ましく、７×１０^１８／ｃｍ^３以上２×１０^１９／ｃｍ^３以下となるように形成されることが好ましい。ある実施例において、ｎ型クラッド層２４のＳｉ濃度は、１×１０^１９／ｃｍ^３前後であり、８×１０^１８／ｃｍ^３以上１．５×１０^１９／ｃｍ^３以下の範囲である。

活性層２６は、ＡｌＧａＮ系半導体材料で構成され、ｎ型クラッド層２４と電子ブロック層２８の間に挟まれてダブルへテロ接合構造を形成する。活性層２６は、単層または多層の量子井戸構造を有してもよく、例えば、アンドープのＡｌＧａＮ系半導体材料で形成されるバリア層と、アンドープのＡｌＧａＮ系半導体材料で形成される井戸層の積層体で構成されてもよい。活性層２６は、波長３５５ｎｍ以下の深紫外光を出力するためにバンドギャップが３．４ｅＶ以上となるように構成され、例えば、波長３１０ｎｍ以下の深紫外光を出力できるようにＡｌＮ組成比が選択される。活性層２６は、ｎ型クラッド層２４の第１上面２４ａに形成され、第１上面２４ａの隣の第２上面２４ｂには形成されない。活性層２６は、ｎ型クラッド層２４の全面に形成されず、ｎ型クラッド層２４の一部領域にのみ形成される。

電子ブロック層２８は、活性層２６の上に形成される。電子ブロック層２８は、アンドープのＡｌＧａＮ系半導体材料層であり、例えば、ＡｌＮのモル分率が４０％以上、好ましくは、５０％以上となるように形成される。電子ブロック層２８は、ＡｌＮのモル分率が８０％以上となるように形成されてもよく、実質的にＧａＮを含まないＡｌＮ系半導体材料で形成されてもよい。電子ブロック層は、１ｎｍ～１０ｎｍ程度の厚さを有し、例えば、２ｎｍ～５ｎｍ程度の厚さを有する。電子ブロック層２８は、ｐ型のＡｌＧａＮ系半導体材料層であってもよい。

ｐ型クラッド層３０は、電子ブロック層２８の上に形成されるｐ型半導体層である。ｐ型クラッド層３０は、ｐ型のＡｌＧａＮ系半導体材料層であり、例えば、ｐ型の不純物としてマグネシウム（Ｍｇ）がドープされるＡｌＧａＮ層である。ｐ型クラッド層３０は、３００ｎｍ～７００ｎｍ程度の厚さを有し、例えば、４００ｎｍ～６００ｎｍ程度の厚さを有する。ｐ型クラッド層３０は、実質的にＡｌＮを含まないｐ型ＧａＮ系半導体材料で形成されてもよい。

ｎ側電極４０は、ｎ型クラッド層２４の第２上面２４ｂに形成される。ｎ側電極４０は、ｎ側コンタクト層３２と、ｎ側インジウム錫酸化物（ＩＴＯ；Indium Tin Oxide）層３４と、ｎ側パラジウム（Ｐｄ）層３６と、ｎ側パッド電極層３８とを含む。

ｎ側コンタクト層３２は、チタン（Ｔｉ）層３２ａと、アルミニウム（Ａｌ）層３２ｂとを含む。Ｔｉ層３２ａは、ｎ型クラッド層２４上に接するように設けられ、Ａｌ層３２ｂは、Ｔｉ層３２ａ上に接するように設けられる。Ｔｉ層３２ａの厚みは１ｎｍ～１０ｎｍ程度であり、Ａｌ層３２ｂの厚みは２０ｎｍ～１０００ｎｍ程度である。ｎ側コンタクト層３２には、紫外光反射率の低下の要因となりうる金（Ａｕ）が含まれないことが好ましい。

Ｔｉ層３２ａの厚みは、５ｎｍ以下とすることが好ましく、２ｎｍ以下とすることがより好ましい。Ｔｉ層３２ａの厚みを小さくすることで、ｎ型クラッド層２４から見たときのｎ側コンタクト層３２の紫外光反射率を高めることができる。また、ｎ側コンタクト層３２のアニール温度をアルミニウムの融点（６６０℃）より低い温度、具体的には、６５０℃、６００℃、５５０℃程度とすることにより、ｎ側コンタクト層３２の紫外光反射率を７０％以上または８０％以上とすることができる。

図２は、Ｔｉ層３２ａの厚さと紫外光反射率の関係を示すグラフであり、Ｔｉ層３２ａの厚さとアニール温度を変化させた場合のｎ型クラッド層２４から見たｎ側コンタクト層３２の紫外光反射率の変化を示している。図示されるように、加熱前に比べて加熱後においてｎ側コンタクト層３２の反射率が低下する傾向が見られ、特にＡｌの融点を超える７００℃のアニール後では紫外光反射率が顕著に低下することが分かる。また、Ｔｉ層３２ａの厚さを５ｎｍ以下または２ｎｍ以下とすることにより、紫外光反射率のより高いｎ側コンタクト層３２が得られることが分かる。また、Ｔｉ層３２ａの紫外光反射率が高いほどｎ側コンタクト層３２の平坦性が高まる傾向が見られることから、アニール温度を低くすることにより平坦性の高いｎ側コンタクト層３２を得ることもできる。

図１に戻り、ｎ側ＩＴＯ層３４は、ｎ側第１ＩＴＯ層３４ａと、ｎ側第２ＩＴＯ層３４ｂとを有する。ｎ側第１ＩＴＯ層３４ａは、相対的に低い成膜レートで形成されるＩＴＯ層であり、ｎ側第２ＩＴＯ層３４ｂは、相対的に高い成膜レートで形成されるＩＴＯ層である。ｎ側第１ＩＴＯ層３４ａは、Ａｌ層３２ｂ上に接するように設けられ、ｎ側第２ＩＴＯ層３４ｂは、ｎ側第１ＩＴＯ層３４ａ上に接するように設けられる。ｎ側ＩＴＯ層３４は、ｎ側コンタクト層３２上の全体を被覆するように設けられる。ｎ側ＩＴＯ層３４は、例えば、ｎ側コンタクト層３２の上面および側面を被覆するように設けられる。

ｎ側ＩＴＯ層３４は、半導体発光素子１０の通電使用時に、ｎ側Ｐｄ層３６やｎ側パッド電極層３８に含まれる成分がｎ側コンタクト層３２に拡散するのを防止する遮蔽層として機能する。ｎ側ＩＴＯ層３４を設けることで、通電使用に伴うｎ側コンタクト層３２の劣化を防ぎ、ｎ側コンタクト層３２の高い反射率を維持することができる。ｎ側ＩＴＯ層３４は、遮蔽層として機能するために２０ｎｍ以上の厚みを有し、１００ｎｍ以上の厚みを有することが好ましい。

ｎ側ＩＴＯ層３４は、ｎ側コンタクト層３２が形成される第１領域Ｗ１よりも広い第２領域Ｗ２に設けられ、その一部がｎ型クラッド層２４の第２上面２４ｂ上に接するように設けられる。これにより、ｎ側ＩＴＯ層３４による遮蔽層としての機能を高めることができる。なお、変形例において、第１領域Ｗ１と第２領域Ｗ２が同じとなるようにｎ側ＩＴＯ層３４が形成されてもよい。この場合、ｎ側ＩＴＯ層３４は、ｎ型クラッド層２４の第２上面２４ｂに接しないように形成されてもよい。

ｎ側Ｐｄ層３６は、ｎ側ＩＴＯ層３４の上に接して設けられる。ｎ側Ｐｄ層３６は、ｎ側ＩＴＯ層３４とｎ側パッド電極層３８の間の密着性を高める接着層として機能する。ＩＴＯ層との密着性が高いＰｄ層を設けることで、ｎ側パッド電極層３８の剥がれを防止し、ｎ側電極４０の信頼性を高めることができる。ｎ側Ｐｄ層３６の厚みは、１ｎｍ～１００ｎｍ程度とすることができる。

ｎ側パッド電極層３８は、半導体発光素子１０をパッケージ基板等に実装する際にボンディング接合される部分である。ｎ側パッド電極層３８は、耐腐食性の観点から金（Ａｕ）を含むように構成され、例えば、ニッケル（Ｎｉ）／Ａｕ、チタン（Ｔｉ）／ＡｕまたはＴｉ／白金（Ｐｔ）／Ａｕの積層構造で構成される。Ｐｄ層との接着性を高めるため、例えば、ｎ側Ｐｄ層３６上にＴｉ層が接するようにｎ側パッド電極層３８が構成される。ｎ側パッド電極層３８が金錫（ＡｕＳｎ）で接合される場合、その接合のためのＡｕＳｎ層をｎ側パッド電極層３８が含んでもよい。

ｐ側電極４２は、ｐ型クラッド層３０の上に形成される。ｐ側電極４２は、ｐ側ＩＴＯ層４４と、ｐ側Ｐｄ層４６と、ｐ側パッド電極層４８とを含む。

ｐ側ＩＴＯ層４４は、上述のｎ側ＩＴＯ層３４と同様、ｐ側第１ＩＴＯ層４４ａと、ｐ側第２ＩＴＯ層４４ｂとを有する。ｐ側第１ＩＴＯ層４４ａは、相対的に低い成膜レートで形成されるＩＴＯ層であり、ｐ側第２ＩＴＯ層４４ｂは、相対的に高い成膜レートで形成されるＩＴＯ層である。ｐ側第１ＩＴＯ層４４ａは、ｐ型クラッド層３０上に接するように設けられ、ｐ側コンタクト層として機能する。ｐ側第２ＩＴＯ層４４ｂは、ｐ側第１ＩＴＯ層４４ａの上に接するように設けられる。

図３は、ｐ側第１ＩＴＯ層の成膜レートとコンタクト抵抗の関係を示すグラフである。ｐ側第１ＩＴＯ層４４ａの成膜レートは、１０ｎｍ／分未満とすることが好ましく、２ｎｍ／分以上５ｎｍ／分以下とすることが好ましい。低成膜レートの第１ＩＴＯ層を形成することで、ｐ型クラッド層３０とのコンタクト抵抗を小さくし、１×１０^－２Ω・ｃｍ^２程度のコンタクト抵抗を実現できる。また、高成膜レートのｐ側第２ＩＴＯ層４４ｂを組み合わせることで、ｐ側ＩＴＯ層４４の厚みを大きくする場合に、製造時間が顕著に増えることを防ぎながら、ｐ側ＩＴＯ層４４のコンタクト抵抗の増加を抑制できる。ｐ側ＩＴＯ層４４の厚みは、例えば５０ｎｍ以上であり、１００ｎｍ以上であることが好ましい。

図１に戻り、ｐ側Ｐｄ層４６は、ｐ側ＩＴＯ層４４上に接して設けられる。ｐ側Ｐｄ層４６は、ｎ側Ｐｄ層３６と同様に接着層として機能する。ｐ側Ｐｄ層４６の厚みは、１ｎｍ～１００ｎｍ程度とすることができる。ｐ側パッド電極層４８は、半導体発光素子１０をパッケージ基板等に実装する際にボンディング接合される部分であり、ｎ側パッド電極層３８と同様に構成される。

つづいて、半導体発光素子１０の製造方法について説明する。図４～図１０は、半導体発光素子１０の製造工程を概略的に示す図である。図４において、まず、基板２０の第１主面２０ａの上にバッファ層２２、ｎ型クラッド層２４、活性層２６、電子ブロック層２８、ｐ型クラッド層３０が順に形成される。

基板２０は、サファイア（Ａｌ_２Ｏ_３）基板であり、ＡｌＧａＮ系半導体材料を形成するための成長基板である。例えば、サファイア基板の（０００１）面上にバッファ層２２が形成される。バッファ層２２は、例えば、高温成長させたＡｌＮ（ＨＴ－ＡｌＮ）層と、アンドープのＡｌＧａＮ（ｕ－ＡｌＧａＮ）層とを含む。ｎ型クラッド層２４、活性層２６、電子ブロック層２８およびｐ型クラッド層３０は、ＡｌＧａＮ系半導体材料、ＡｌＮ系半導体材料またはＧａＮ系半導体材料で形成される層であり、有機金属化学気相成長（ＭＯＶＰＥ）法や、分子線エピタキシ（ＭＢＥ）法などの周知のエピタキシャル成長法を用いて形成できる。

次に、ｐ型クラッド層３０の上にマスク１２が形成され、マスク１２が形成されていない露出領域１６のｐ型クラッド層３０、電子ブロック層２８、活性層２６およびｎ型クラッド層２４の一部が除去される。これにより、露出領域１６にｎ型クラッド層２４の第２上面２４ｂ（露出面）が形成される。ｎ型クラッド層２４の露出面を形成する工程では、ドライエッチング１４により各層を除去できる。例えば、エッチングガスのプラズマ化による反応性イオンエッチングを用いることができ、例えば、誘導結合型プラズマ（ＩＣＰ；Inductive Coupled Plasma）エッチングを用いることができる。

次に、図５に示すように、ｎ型クラッド層２４の第２上面２４ｂ（露出面）にＴｉ層３２ａを形成し、次にＡｌ層３２ｂを形成してｎ側コンタクト層３２を形成する。ｎ側コンタクト層３２は、スパッタリング法により形成することが好ましい。これらの層を電子ビーム（ＥＢ）蒸着法で形成することもできるが、スパッタリング法を用いることで膜密度の低い金属層を形成できる。Ａｌ層をスパッタリング法で形成する場合、Ａｌ層の膜密度は２．６ｇ／ｃｍ^３以上２．７ｇ／ｃｍ^３未満となり、例えば２．６１～２．６９ｇ／ｃｍ^３程度となる。一方、Ａｌ層をＥＢ蒸着法で形成する場合、２．７ｇ／ｃｍ^３以上の膜密度となり、例えば２．７１～２．７５ｇ／ｃｍ^３程度となる。Ａｌ層の膜密度を低くすることで、相対的に低いアニール温度で好適なコンタクト抵抗を実現できる。

次に、ｎ側コンタクト層３２にアニール処理を施す。ｎ側コンタクト層３２のアニール処理は、Ａｌの融点（約６６０℃）未満の温度で実行され、５６０℃以上６５０℃以下の温度でアニールすることが好ましい。Ａｌ層の膜密度を２．７ｇ／ｃｍ^３未満とし、アニール温度を５６０℃以上６５０℃以下とすることで、ｎ側電極４０のコンタクト抵抗を０．１Ω・ｃｍ^２以下にすることができる。また、アニール温度を５６０℃以上６５０℃以下とすることで、アニール後のｎ側電極４０の平坦性を高め、紫外光反射率を３０％以上にすることができる。さらに、Ａｌの融点未満の温度でアニールすることにより、１分以上のアニール処理、例えば、５分～３０分程度のアニール処理をしても好適なコンタクト抵抗が得られる。一枚の基板上に複数の素子部分が形成される場合、アニール時間を長く（１分以上に）することでアニール時の基板内の温度均一性を高め、特性のばらつきの少ない半導体発光素子を複数同時形成できる。

つづいて、マスク１２を除去した後、図６に示すように、ｎ側開口６１およびｐ側開口６２を有するマスク６０を形成する。マスク６０は、ｎ型クラッド層２４の第２上面２４ｂおよびｐ型クラッド層３０の上に形成される。ｎ側開口６１は、上述のｎ側ＩＴＯ層３４が形成される領域であり、ｎ側コンタクト層３２が形成される第１領域Ｗ１よりも広範囲の第２領域Ｗ２が開口するように形成される。ｐ側開口６２は、上述のｐ側ＩＴＯ層４４が形成される領域である。

次に、図７に示すように、ｎ側開口６１内およびｐ側開口６２内に第１ＩＴＯ層３４ａ，４４ａを低成膜レートで形成し、第１ＩＴＯ層３４ａ，４４ａの上に第２ＩＴＯ層３４ｂ，４４ｂを高成膜レートで形成する。第１ＩＴＯ層３４ａ，４４ａの成膜レートは、例えば２ｎｍ／分以上５ｎｍ／分以下である。一方、第２ＩＴＯ層３４ｂ，４４ｂの成膜レートは、例えば１０ｎｍ／分以上である。つづいて、ｎ側開口６１内およびｐ側開口６２内の第２ＩＴＯ層３４ｂ，４４ｂの上にＰｄ層３６，４６が形成される。ＩＴＯ層３４，４４およびＰｄ層４４，４６は、スパッタリング法や電子ビーム蒸着法などの周知の方法により形成できる。

ｎ側第１ＩＴＯ層３４ａおよびｐ側第１ＩＴＯ層４４ａは、共通のマスク６０を用いて同時形成することができる。また、ｎ側第２ＩＴＯ層３４ｂおよびｐ側第２ＩＴＯ層４４ｂも共通のマスク６０を用いて同時形成でき、ｎ側Ｐｄ層３６およびｐ側Ｐｄ層４６も共通のマスク６０を用いて同時形成できる。なお、変形例においては、ｎ側ＩＴＯ層３４およびｐ側ＩＴＯ層４４のそれぞれが別工程で形成されてもよい。その場合、ｎ側開口６１のみを有するマスクを用いてｎ側ＩＴＯ層３４を形成し、ｐ側開口６２のみを有する別のマスクを用いてｐ側ＩＴＯ層４４を形成できる。同様に、ｎ側Ｐｄ層３６およびｐ側Ｐｄ層４６のそれぞれが別工程で形成されてもよい。

つづいて、マスク６０を除去した後、図８に示すように、保護層５０が形成される。保護層５０は、素子構造の上面の全体を被覆するように形成される。保護層５０は、ＩＴＯ層３４，４４およびＰｄ層３６，４６の上を被覆し、かつ、ｎ型クラッド層２４の第２上面２４ｂおよびｐ型クラッド層３０の上を被覆する。保護層５０は、酸化シリコン（ＳｉＯ_２）、酸窒化シリコン（ＳｉＯＮ）または窒化シリコン（ＳｉＮ）で構成することができる。

次に、図９に示すように、保護層５０の上にｎ側開口６５およびｐ側開口６６を有するマスク６４を形成する。ｎ側開口６５は、ｎ側パッド電極層３８が形成される領域であり、ｎ側Ｐｄ層３６が形成される第２領域Ｗ２よりも狭い第３領域Ｗ３に設けられる。ｐ側開口６６は、ｐ側パッド電極層４８が形成される領域であり、ｐ側Ｐｄ層４６が形成される第４領域４よりも狭い第５領域Ｗ５に設けられる。

つづいて、図１０に示すように、マスク６４の上からエッチング１８を実行することにより、ｎ側開口６５内およびｐ側開口６６内の保護層５０を除去する。ｎ側開口６５内の保護層５０を除去することでｎ側Ｐｄ層３６が露出する第１開口５１が形成され、ｐ側開口６６内の保護層５０を除去することでｐ側Ｐｄ層４６が露出する第２開口５２が形成される。保護層５０は、ＣＦ系のエッチングガスを用いてドライエッチングすることができ、例えば、六フッ化エタン（Ｃ_２Ｆ_６）を用いることができる。Ｐｄ層３６，４６は、酸化シリコン（ＳｉＯ_２）などで構成される保護層５０に比べてＣＦ系ガスに対するエッチング耐性が高いため、Ｐｄ層３６，４６をエッチング処理のストップ層として機能させることができる。これにより、Ｐｄ層３６，４６およびＩＴＯ層３４，３６へのダメージを防ぎつつ、Ｐｄ層３６，４６を露出させることができる。

つづいて、マスク６４のｎ側開口６５内およびｐ側開口６６内にパッド電極層３８，４８を形成する。パッド電極層３８，４８は、例えば、Ｐｄ層３６，４６上に接するようにＮｉ層またはＴｉ層を堆積し、その上にＡｕ層を堆積することで形成できる。Ａｕ層の上にさらに別の金属層が設けられてもよく、例えば、Ｓｎ層、ＡｕＳｎ層、Ｓｎ／Ａｕの積層構造を形成してもよい。その後、マスク６４を除去することにより、図１の半導体発光素子１０ができあがる。

本実施の形態によれば、ｎ側電極４０にｎ側ＩＴＯ層３４を設けることで、半導体発光素子１０の通電使用に伴うｎ側コンタクト層３２の劣化を防ぐことができる。特に、ｎ側パッド電極層３８からの金（Ａｕ）がｎ側コンタクト層３２にまで拡散してｎ側コンタクト層３２が劣化することを防ぐことができる。これにより、ｎ側コンタクト層３２の紫外光反射率の低下を防ぎ、通電使用に伴う光出力特性の低下を抑制することができる。

本実施の形態によれば、ｎ側電極４０およびｐ側電極４２のそれぞれにおいて、ＩＴＯ層３４，４４とパッド電極層３８，４８の間にＰｄ層３６，４６を挿入することにより、パッド電極層の剥がれを好適に防止できる。比較例として、ＩＴＯ層上に直接パッド電極層（Ｎｉ／Ａｕ層）を形成した場合、５００時間の連続通電による高温高湿試験（温度６０℃、湿度９０％）により１０個中１０個の素子のパッド電極に剥がれが見られた。一方、本実施の形態のようにＩＴＯ層上にＰｄ層を設け、その上にパッド電極層（Ｔｉ／Ａｕ層）を形成した場合、５００時間の連続通電による高温高湿試験（温度６０℃、湿度９０％）において１０個全ての素子のパッド電極に剥がれが見られなかった。したがって、本実施の形態によれば、パッド電極層の剥がれを防止して半導体発光素子１０の信頼性を高めることができる。

本実施の形態によれば、ｎ側電極４０およびｐ側電極４２の接着層としてパラジウム（Ｐｄ）を使うことで、他の材料を用いる場合と比較して電極の電気的特性を向上させることができる。Ｐｄの電気伝導率は１０５ｎΩｍであり、白金（Ｐｔ）と同等でＴｉ（４２７ｎΩｍ）よりも電気伝導率が優れている。したがって、Ｐｄ層を電流分散層として機能させることができ、素子全体での発光効率を向上させることができる。

本実施の形態によれば、ｐ側電極４２のｐ側ＩＴＯ層４４を二層構造とし、低成膜レートのｐ側第１ＩＴＯ層４４ａがｐ型クラッド層３０に接するようにすることで、ｐ側電極４２のコンタクト抵抗を改善することができる。比較例として、高成膜レート（１０ｎｍ／分以上）の第２ＩＴＯ層がｐ型クラッド層３０に接するようにした場合、コンタクト抵抗が１Ω・ｃｍ^２以上となることが分かった。一方、本実施の形態によれば、低成膜レート（２ｎｍ／分以上５ｎｍ／分以下）の第１ＩＴＯ層がｐ型クラッド層３０に接することで、コンタクト抵抗を１×１０^－２Ω・ｃｍ^２程度まで低下させることができる。したがって、本実施の形態によれば、半導体発光素子１０の順方向電圧Ｖ_Ｆを下げて発光効率を高めることができる。

以上、本発明を実施例にもとづいて説明した。本発明は上記実施の形態に限定されず、種々の設計変更が可能であり、様々な変形例が可能であること、またそうした変形例も本発明の範囲にあることは、当業者に理解されるところである。

上述の実施の形態では、ｎ側ＩＴＯ層３４をｎ側第１ＩＴＯ層３４ａとｎ側第２ＩＴＯ層３４ｂの二層構造とする場合について示した。変形例においては、ｎ側ＩＴＯ層３４を高成膜レートのＩＴＯ層のみで構成してもよい。

図１１は、変形例に係る半導体発光素子１１０の構成を概略的に示す断面図である。半導体発光素子１１０は、ｎ側電極１４０およびｐ側電極１４２の構成が上述の実施の形態と相違する。具体的には、ｎ側電極１４０には高成膜レートのｎ側ＩＴＯ層１３４のみが設けられ、上述の実施の形態に係る低成膜レートのｎ側第１ＩＴＯ層３４ａは設けられていない。また、ｐ側電極１４２の低成膜レートのｐ側第１ＩＴＯ層１４４ａが設けられる領域（第６領域Ｗ６）が相対的に狭く、高成膜レートのｐ側第２ＩＴＯ層１４４ｂが設けられる領域（第４領域Ｗ４）が相対的に広い。その結果、ｐ側第２ＩＴＯ層１４４ｂは、部分的にｐ型クラッド層３０上に接している。本変形例によれば、低コンタクト抵抗を実現するｐ側第１ＩＴＯ層１４４ａの全体をｐ側第２ＩＴＯ層１４４ｂにより被覆できるため、ｐ側電極１４２の信頼性を高めることができる。

図１２は、変形例に係る半導体発光素子１１０の製造工程を概略的に示す図であり、上述の図７の製造工程に対応する。本変形例では、上述の図５の工程後に低成膜レートの第１ＩＴＯ層（ｐ側第１ＩＴＯ層１４４ａ）をｐ型クラッド層３０の上にのみ形成し、その後に図６のマスク６０を形成し、マスク６０を介して高成膜レートの第２ＩＴＯ層（ｐ側第２ＩＴＯ層１４４ｂおよびｎ側ＩＴＯ層１３４）をｎ側開口６１内およびｐ側開口６２内の双方に形成する。その後、上述の実施の形態と同様の工程を経ることで、図１１に示す半導体発光素子１１０を形成できる。

上述の実施の形態では、ＩＴＯ層を設けることとしたが、変形例においては、ＩＴＯ層の代わりに酸化亜鉛（ＺｎＯ）や酸化錫（ＩｎＯ_２）などの他の導電性酸化物を用いてもよい。また、ＩＴＯ層単体の代わりに、ＩＴＯ層と他の導電性酸化物層とを組み合わせて用いてもよい。

１０…半導体発光素子、２０…基板、２４…ｎ型クラッド層、２６…活性層、３０…ｐ型クラッド層、３２…ｎ側コンタクト層、３４…ｎ側ＩＴＯ層、３６…ｎ側Ｐｄ層、３８…ｎ側パッド電極層、４０…ｎ側電極、４２…ｐ側電極、４４…ｐ側ＩＴＯ層、４６…ｐ側Ｐｄ層、４８…ｐ側パッド電極層、５０…保護層。

Claims (7)

1. ｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）系半導体材料のｎ型半導体層と、
   前記ｎ型半導体層上の一部領域に設けられるｎ側電極と、
   前記ｎ型半導体層上の前記一部領域とは異なる領域に設けられるＡｌＧａＮ系半導体材料の活性層と、
   前記活性層上に設けられるｐ型ＡｌＧａＮ系半導体材料のｐ型半導体層と、
   前記ｐ型半導体層上に設けられるｐ側電極と、を備え、
   前記ｎ側電極は、アルミニウム（Ａｌ）層を含むｎ側コンタクト層と、前記ｎ側コンタクト層を被覆するように前記ｎ側コンタクト層上および前記ｎ型半導体層上の双方に接して設けられるｎ側インジウム錫酸化物（ＩＴＯ）層と、前記ｎ側ＩＴＯ層上のｎ側パラジウム（Ｐｄ）層と、前記ｎ側Ｐｄ層上のｎ側パッド電極層と、を含み、
   前記ｐ側電極は、前記ｐ型半導体層上に接して設けられるｐ側第１インジウム錫酸化物（ＩＴＯ）層と、前記ｐ側第１ＩＴＯ層上を被覆するように前記ｐ側第１ＩＴＯ層上および前記ｐ型半導体層上の双方に接して設けられるｐ側第２インジウム錫酸化物（ＩＴＯ）層と、前記ｐ側第２ＩＴＯ層上のｐ側パラジウム（Ｐｄ）層と、前記ｐ側Ｐｄ層上のｐ側パッド電極層と、を含むことを特徴とする半導体発光素子。
2. ｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）系半導体材料のｎ型半導体層と、
   前記ｎ型半導体層上の一部領域に設けられるｎ側電極と、
   前記ｎ型半導体層上の前記一部領域とは異なる領域に設けられるＡｌＧａＮ系半導体材料の活性層と、
   前記活性層上に設けられるｐ型ＡｌＧａＮ系半導体材料のｐ型半導体層と、
   前記ｐ型半導体層上に設けられるｐ側電極と、
   酸化シリコン（ＳｉＯ _２ ）、酸窒化シリコン（ＳｉＯＮ）または窒化シリコン（ＳｉＮ）で構成される保護層と、を備え、
   前記ｎ側電極は、アルミニウム（Ａｌ）層を含むｎ側コンタクト層と、前記ｎ側コンタクト層上のｎ側インジウム錫酸化物（ＩＴＯ）層と、前記ｎ側ＩＴＯ層上のｎ側パラジウム（Ｐｄ）層と、前記ｎ側Ｐｄ層上のｎ側パッド電極層と、を含み、
   前記ｐ側電極は、ｐ側インジウム錫酸化物（ＩＴＯ）層と、前記ｐ側ＩＴＯ層上のｐ側パラジウム（Ｐｄ）層と、前記ｐ側Ｐｄ層上のｐ側パッド電極層と、を含み、
   前記保護層は、前記ｎ側Ｐｄ層上に設けられる第１開口と、前記ｐ側Ｐｄ層上に設けられる第２開口とを有し、前記第１開口および前記第２開口とは異なる箇所において、前記ｎ型半導体層、前記ｐ型半導体層、前記ｎ側ＩＴＯ層、前記ｎ側Ｐｄ層、前記ｐ側ＩＴＯ層および前記ｐ側Ｐｄ層を被覆し、
   前記ｎ側パッド電極層は、前記第１開口にて露出する前記ｎ側Ｐｄ層上に設けられ、前記ｐ側パッド電極層は、前記第２開口にて露出する前記ｐ側Ｐｄ層上に設けられることを特徴とする半導体発光素子。
3. 前記ｎ側ＩＴＯ層は、前記ｎ側コンタクト層の前記Ａｌ層上に接して設けられることを特徴とする請求項１または２に記載の半導体発光素子。
4. 前記ｎ側コンタクト層は、金（Ａｕ）を含まないことを特徴とする請求項１から３のいずれか一項に記載の半導体発光素子。
5. ｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）系半導体材料のｎ型半導体層、ｎ型半導体層上のＡｌＧａＮ系半導体材料の活性層、活性層上のｐ型ＡｌＧａＮ系半導体材料のｐ型半導体層を順に積層する工程と、
   前記ｎ型半導体層の一部が露出するように前記ｐ型半導体層、前記活性層および前記ｎ型半導体層の一部を除去する工程と、
   前記ｎ型半導体層の露出領域上にアルミニウム（Ａｌ）層を含むｎ側コンタクト層を形成する工程と、
   前記ｐ型半導体層上に第１インジウム酸化物（ＩＴＯ）層を形成する工程と、
   前記ｎ側コンタクト層上にｎ側開口が設けられ、前記ｐ型半導体層上にｐ側開口が設けられるマスクを前記ｎ型半導体層の露出領域上および前記ｐ型半導体層上に形成する工程と、
   前記マスクの前記ｎ側開口内の前記ｎ側コンタクト層上および前記ｐ側開口内の前記第１ＩＴＯ層上に第２ＩＴＯ層を形成する工程と、
   前記マスクの前記ｎ側開口内および前記ｐ側開口内の前記第２ＩＴＯ層上にパラジウム（Ｐｄ）層を形成する工程と、
   前記Ｐｄ層上にパッド電極層を形成する工程と、を備え、
   前記第２ＩＴＯ層は、前記第１ＩＴＯ層に比べて高成膜レートの条件で形成されることを特徴とする半導体発光素子の製造方法。
6. ｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）系半導体材料のｎ型半導体層、ｎ型半導体層上のＡｌＧａＮ系半導体材料の活性層、活性層上のｐ型ＡｌＧａＮ系半導体材料のｐ型半導体層を順に積層する工程と、
   前記ｎ型半導体層の一部が露出するように前記ｐ型半導体層、前記活性層および前記ｎ型半導体層の一部を除去する工程と、
   前記ｎ型半導体層の露出領域上にアルミニウム（Ａｌ）層を含むｎ側コンタクト層を形成する工程と、
   前記ｎ側コンタクト層上にｎ側開口が設けられ、前記ｐ型半導体層上にｐ側開口が設けられるマスクを前記ｎ型半導体層の露出領域上および前記ｐ型半導体層上に形成する工程と、
   前記マスクの前記ｎ側開口内および前記ｐ側開口内にインジウム酸化物（ＩＴＯ）層を形成する工程と、
   前記マスクの前記ｎ側開口内および前記ｐ側開口内の前記ＩＴＯ層上にパラジウム（Ｐｄ）層を形成する工程と、
   前記Ｐｄ層上にパッド電極層を形成する工程と、を備え、
   前記ＩＴＯ層を形成する工程は、２ｎｍ／分以上５ｎｍ／分以下の成膜レートで第１ＩＴＯ層を形成する工程と、前記第１ＩＴＯ層に比べて高成膜レートの条件で第２ＩＴＯ層を形成する工程と、を含むことを特徴とする半導体発光素子の製造方法。
7. ｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）系半導体材料のｎ型半導体層、ｎ型半導体層上のＡｌＧａＮ系半導体材料の活性層、活性層上のｐ型ＡｌＧａＮ系半導体材料のｐ型半導体層を順に積層する工程と、
   前記ｎ型半導体層の一部が露出するように前記ｐ型半導体層、前記活性層および前記ｎ型半導体層の一部を除去する工程と、
   前記ｎ型半導体層の露出領域上にアルミニウム（Ａｌ）層を含むｎ側コンタクト層を形成する工程と、
   前記ｎ側コンタクト層上にｎ側開口が設けられ、前記ｐ型半導体層上にｐ側開口が設けられるマスクを前記ｎ型半導体層の露出領域上および前記ｐ型半導体層上に形成する工程と、
   前記マスクの前記ｎ側開口内および前記ｐ側開口内にインジウム酸化物（ＩＴＯ）層を形成する工程と、
   前記マスクの前記ｎ側開口内および前記ｐ側開口内の前記ＩＴＯ層上にパラジウム（Ｐｄ）層を形成する工程と、
   前記マスクの除去後、前記ＩＴＯ層および前記Ｐｄ層を被覆するように前記ｎ型半導体層の露出領域上および前記ｐ型半導体層上に酸化シリコン（ＳｉＯ _２ ）、酸窒化シリコン（ＳｉＯＮ）または窒化シリコン（ＳｉＮ）で構成される保護層を形成する工程と、
   前記保護層の一部を除去して前記Ｐｄ層を露出させる工程と、
   前記保護層の一部除去により露出した前記Ｐｄ層上にパッド電極層を形成する工程と、を備えることを特徴とする半導体発光素子の製造方法。

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