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JP6926037B2 - シナプス回路、演算装置およびニューラルネットワーク装置 - Google Patents

シナプス回路、演算装置およびニューラルネットワーク装置 Download PDF

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Description

本発明の実施形態は、シナプス回路、演算装置およびニューラルネットワーク装置に関する。
ニューラルネットワークを用いた技術が知られている。また、ハードウェアを用いてニューラルネットワークを構成する技術も研究されている。ハードウェアを用いて構成されたニューラルネットワークは、シナプスをモデルにした信号伝達をする回路を大量に含む。このため、ハードウェアを用いて構成されたニューラルネットワークでは、シナプスを実現する回路の構成を簡易にする必要があった。
また、近年、スパイクタイミング依存シナプス可塑性（ＳＴＤＰ）を組み込んだシナプスの研究も行われている。ハードウェアを用いて構成されたニューラルネットワークでは、ＳＴＤＰを組み込んだシナプスを実現する回路が要求されている。
米国特許出願公開第２０１５／００７４０２８号明細書 米国特許出願公開第２０１５／０２６２０５８号明細書
本発明が解決しようとする課題は、簡易な構成で、スパイク信号に応じて出力信号のタイミングを制御することにある。
実施形態に係るシナプス回路は、バッファと、調整部と、モード切替部とを備える。バッファは、第１モードでは、出力信号が第１論理値の場合に、入力信号が第１スレッショルドレベルを上回ったタイミングで出力信号を第２論理値に変化させる。バッファは、第２モードでは、出力信号が第１論理値の場合に、入力信号が第１スレッショルドレベルより低い基準レベルを上回ったタイミングで出力信号を第２論理値に変化させる。調整部は、係数を記憶し、第１スレッショルドレベルを係数に応じて調整する。モード切替部は、スパイクが発生したタイミングを示すスパイク信号を取得し、スパイクが発生していない期間において、バッファを第１モードで動作させ、スパイクが発生している期間において、バッファを第２モードで動作させる。
実施形態に係る演算装置の構成を示す図。 シナプス回路の構成を示す図。 スパイクが発生していない場合におけるシナプス回路の入出力特性図。 スパイクが発生した場合におけるシナプス回路の入出力特性図。 シナプス回路の第１回路構成例を示す図。 スパイク発生時におけるスパイク信号の波形を示す図。 シナプス回路の第２回路構成例を示す図。 シナプス回路の第３回路構成例を示す図。 シナプス回路の第４回路構成例を示す図。 シナプス回路の第５回路構成例を示す図。
以下、図面を参照しながら実施形態に係る演算装置１０について詳細に説明する。演算装置１０は、ニューロンを模擬したニューロ演算を簡易な構成で実現する。演算装置１０は、例えば、ハードウェアにより実現されたニューラルネットワークに組み込まれる。
図１は、実施形態に係る演算装置１０の構成を示す図である。演算装置１０は、複数のシナプス回路２０と、演算回路２２と、スパイク発生部２４と、係数設定部２６とを備える。
複数のシナプス回路２０のそれぞれは、前段の他の演算装置１０から出力された信号を、入力信号として取得する。そして、シナプス回路２０は、取得した入力信号のレベルに応じて出力信号の論理値を反転させる。
シナプス回路２０は、スパイク発生部２４から発生されるスパイク信号に応じて、通常モード（第１モード）とスパイクモード（第２モード）とを切り替える。
通常モードでは、シナプス回路２０は、出力信号が第１論理値（例えばＬ論理）の場合に、入力信号が第１スレッショルドレベルを上回ったタイミングで、出力信号を第１論理値から第２論理値（例えばＨ論理）に変化させる。また、通常モードでは、シナプス回路２０は、出力信号が第２論理値の場合に、入力信号が、第１スレッショルドレベルより低い第２スレッショルドレベルを下回ったタイミングで、出力信号を第２論理値から第１論理値に変化させる。
スパイクモードでは、シナプス回路２０は、出力信号が第１論理値の場合に、入力信号が第１スレッショルドレベルより低い基準レベルを上回ったタイミングで、出力信号を第１論理値から第２論理値に変化させる。また、スパイクモードでは、シナプス回路２０は、出力信号が第２論理値の場合に、入力信号が第２スレッショルドレベルより高い基準レベルを下回ったタイミングで、出力信号を第２論理値から第１論理値に変化させる。
また、シナプス回路２０は、内部に係数を記憶する。シナプス回路２０は、記憶している係数の大きさによって、第１スレッショルドレベルおよび第２スレッショルドレベルの少なくとも一方を変える。また、シナプス回路２０は、記憶している係数の大きさによって、第１スレッショルドレベルを変えてもよいし、第２スレッショルドレベルを変えてもよいし、第１スレッショルドレベルおよび第２スレッショルドレベルの両方を変えてもよい。
例えば、シナプス回路２０は、係数が大きいほど、第１スレッショルドレベルを小さくする。これにより、シナプス回路２０は、係数が大きい場合、出力信号を第１論理値から第２論理値に変化させるタイミングを早くすることができる。また、例えば、シナプス回路２０は、係数が大きいほど、第２スレッショルドレベルを大きくする。これにより、シナプス回路２０は、係数が大きい場合、出力信号を第２論理値から第１論理値に変化させるタイミングを早くすることができる。
また、シナプス回路２０は、スパイク発生部２４から、スパイクが発生したタイミングを示すスパイク信号を取得する。シナプス回路２０は、スパイクが発生していない期間において、通常モードで動作する。また、シナプス回路２０は、スパイクが発生している期間において、スパイクモードで動作する。
演算回路２２は、複数のシナプス回路２０から出力された複数の出力信号を取得する。演算回路２２は、取得した複数の出力信号に基づき演算処理を実行する。例えば、演算回路２２は、複数の出力信号の論理値を加算し、加算結果に対して所定の活性関数演算をする。そして、演算回路２２は、活性化関数演算をした結果を表す信号を、後段の演算装置１０の対応するシナプス回路２０へと出力する。
スパイク発生部２４は、複数のシナプス回路２０のそれぞれに対して、スパイクが発生したタイミングを示すスパイク信号を与える。スパイク発生部２４は、演算装置１０の外部の装置からスパイク信号を受け取って、複数のシナプス回路２０のそれぞれに分配してもよい。
係数設定部２６は、複数のシナプス回路２０のそれぞれの内部に記憶されている係数を変更する。例えば、係数設定部２６は、演算装置１０の外部の学習装置等からの指示に基づき、係数を変更する。
図２は、シナプス回路２０の構成を示す図である。シナプス回路２０は、ヒステリシスバッファ４２（バッファの一例）と、調整部４４と、モード切替部４６とを備える。
ヒステリシスバッファ４２は、入力信号を受け取り、受け取った入力信号に応じた論理値の出力信号を出力する。ヒステリシスバッファ４２は、通常モードとスパイクモードとで動作を切り替える。
通常モードでは、ヒステリシスバッファ４２は、出力信号が第１論理値（例えばＬ論理）の場合に、入力信号が第１スレッショルドレベルを上回ったタイミングで、出力信号を第１論理値から第２論理値（例えばＨ論理）に変化させる。すなわち、通常モードでは、ヒステリシスバッファ４２は、入力信号の増加時において、第１スレッショルドレベルで出力信号を第１論理値から第２論理値に切り換える。
また、通常モードでは、ヒステリシスバッファ４２は、出力信号が第２論理値の場合に、入力信号が、第１スレッショルドレベルより低い第２スレッショルドレベルを下回ったタイミングで、出力信号を第２論理値から第１論理値に変化させる。すなわち、通常モードでは、ヒステリシスバッファ４２は、入力信号の減少時において、第２スレッショルドレベルで出力信号を第２論理値から第１論理値に切り換える。
また、スパイクモードでは、ヒステリシスバッファ４２は、出力信号が第１論理値の場合に、入力信号が基準レベルを上回ったタイミングで、出力信号を第１論理値から第２論理値に変化させる。すなわち、スパイクモードでは、ヒステリシスバッファ４２は、入力信号の増加時において、基準レベルで出力信号を第１論理値から第２論理値に切り換える。基準レベルは、第１スレッショルドレベルよりも低い。従って、スパイクモードでは、ヒステリシスバッファ４２は、通常モードと比較して早く、出力信号を第１論理値から第２論理値に切り換えることができる。
また、スパイクモードでは、ヒステリシスバッファ４２は、出力信号が第２論理値の場合に、入力信号が基準レベルを下回ったタイミングで、出力信号を第２論理値から第１論理値に変化させる。すなわち、スパイクモードでは、ヒステリシスバッファ４２は、入力信号の減少時において、基準レベルで出力信号を第２論理値から第１論理値に切り換える。基準レベルは、第２スレッショルドレベルよりも高い。従って、スパイクモードでは、ヒステリシスバッファ４２は、通常モードと比較して早く、出力信号を第２論理値から第１論理値に切り換えることができる。
調整部４４は、係数設定部２６から与えられた係数を内部に記憶する。調整部４４は、記憶している係数の大きさによって、ヒステリシスバッファ４２における第１スレッショルドレベルおよび第２スレッショルドレベルの少なくとも一方を調整する。また、調整部４４は、記憶している係数の大きさによって、第１スレッショルドレベルを調整してもよいし、第２スレッショルドレベルを調整してもよいし、第１スレッショルドレベルおよび第２スレッショルドレベルの両方を調整してもよい。
例えば、調整部４４は、係数が大きいほど、第１スレッショルドレベルを小さくする。従って、ヒステリシスバッファ４２は、係数が大きいほど、出力信号を第１論理値から第２論理値に変化させるタイミングを早くする。また、調整部４４は、係数が大きいほど、第２スレッショルドレベルを大きくする。従って、ヒステリシスバッファ４２は、係数が大きい程、出力信号を第２論理値から第１論理値に変化させるタイミングを早くする。このように、調整部４４は、記憶している係数の大きさに応じて、ヒステリシスバッファ４２から出力される出力信号の変化のタイミングを調整することができる。
モード切替部４６は、スパイク発生部２４から、スパイクが発生したタイミングを示すスパイク信号を取得する。モード切替部４６は、スパイクが発生していない期間において、ヒステリシスバッファ４２を通常モードで動作させる。また、モード切替部４６は、スパイクが発生している期間において、ヒステリシスバッファ４２をスパイクモードで動作させる。これにより、モード切替部４６は、調整部４４に記憶されている係数に関わらず、スパイクが発生している期間において、早いタイミングで出力信号の論理を変化させることができる。
図３は、スパイクが発生していない場合におけるシナプス回路２０の入出力特性を示す図である。図３の（Ａ）は、増加および減少する入力信号の波形を示す。図３の（Ｂ）は、係数としてＷ１が設定されている場合の出力信号の波形を示す。図３の（Ｃ）は、係数としてＷ２が設定されている場合の出力信号の波形を示す。
係数としてＷ１を記憶する場合、調整部４４は、第１スレッショルドレベルをＶＨ１に調整する。また、係数としてＷ２を記憶する場合、調整部４４は、第１スレッショルドレベルをＶＨ２に調整する。この例では、Ｗ１は、Ｗ２より大きい。また、ＶＨ２は、ＶＨ１より大きい。また、ＶＴＨは、基準レベルである。ＶＴＨは、ＶＨ１より小さい。
例えば図３の（Ａ）に示すように入力信号が直線的に増加し、入力信号が、時刻ｔ０において、ＶＴＨに達するとする。さらに、その後、入力信号が、時刻ｔ１においてＶＨ１に達し、時刻ｔ２においてＶＨ２に達するとする。
スパイクが発生しておらず、且つ、入力信号が増加している場合、係数としてＷ１が設定されているヒステリシスバッファ４２は、図３の（Ｂ）に示すように、時刻ｔ１において、出力信号を第１論理値（例えばＬ論理）から第２論理値（例えばＨ論理）に変化させる。時刻ｔ０から時刻ｔ１までの遅延時間は、Δｔ１である。
また、スパイクが発生しておらず、且つ、入力信号が増加している場合、係数としてＷ２が設定されているヒステリシスバッファ４２は、図３の（Ｃ）に示すように、時刻ｔ２において、出力信号を第１論理値から第２論理値に変化させる。時刻ｔ０から時刻ｔ２までの遅延時間は、Δｔ２である。
ここで、Δｔ２は、Δｔ１より長い。従って、係数によって、出力信号が第１論理値から第２論理値に変化するタイミングが異なる。このように、スパイクが発生しておらず、且つ、入力信号が増加している場合、ヒステリシスバッファ４２は、係数によって、出力信号を第１論理値から第２論理値に変化させるタイミングを変えることができる。
なお、ここでは、第１スレッショルドレベルを調整する例を示したが、調整部４４は、第２スレッショルドレベルを係数によって調整してもよい。これにより、スパイクが発生しておらず、且つ、入力信号が減少している場合も、ヒステリシスバッファ４２は、係数によって、出力信号を第２論理値から第１論理値に変化させるタイミングを変えることができる。
図４は、スパイクが発生した場合におけるシナプス回路２０の入出力特性を示す図である。図４の（Ａ）は、増加および減少する場合の入力信号の波形を示す。図４の（Ａ）の波形は、図３の（Ａ）の波形と同一である。図４の（Ｂ）は、スパイク信号の波形の一例を示す。図４の（Ｃ）は、係数としてＷ１が設定されている場合の出力信号の波形を示す。
図４の（Ｂ）の例では、時刻ｔ０において、スパイクが発生している。スパイクが発生し、且つ、入力信号が増加している場合、設定されている係数に関わらず、ヒステリシスバッファ４２は、入力信号がＶＴＨに達した時刻ｔ０において、出力信号を第１論理値（例えばＬ論理）から第２論理値（例えばＨ論理）に変化させる。
このように、ヒステリシスバッファ４２は、入力信号の増加時において、スパイクが発生した場合、設定されている係数に関わらず、入力信号のレベルが基準レベル以上となった場合に、出力信号を第１論理値から第２論理値に変化させる。これにより、ヒステリシスバッファ４２は、スパイクが発生した場合、スパイクが発生していない場合よりも早く出力信号を第１論理値から第２論理値に変化させることができる。
なお、ここでは、入力信号の増加時においてスパイクが発生した場合を示したが、スパイク信号が入力信号の減少時に発生してもよい。ヒステリシスバッファ４２は、入力信号の減少時において、スパイクが発生した場合、設定されている係数に関わらず、入力信号のレベルが基準レベル以下となった場合に、出力信号を第２論理値から第１論理値に変化させる。これにより、ヒステリシスバッファ４２は、スパイクが発生した場合、スパイクが発生していない場合よりも早く出力信号を第２論理値から第１論理値に変化させることができる。
図５は、ＭＯＳ（Metal Oxide Semiconductor）型の電界効果トランジスタ（ＦＥＴ）を用いたシナプス回路２０の第１回路構成例を示す図である。図６は、スパイク発生時におけるスパイク信号の波形を示す図である。
シナプス回路２０は、シュミットトリガ回路５０と、可変抵抗５２とを備える。シュミットトリガ回路５０は、ヒステリシスバッファ４２およびモード切替部４６を実現する回路である。可変抵抗５２は、調整部４４を実現する構成である。
シュミットトリガ回路５０は、入力端子５４と、出力端子５６と、正側電源端子５８と、負側電源端子６０と、スパイク端子６２とを有する。入力端子５４は、入力信号が印加される。出力端子５６は、出力信号を出力する。正側電源端子５８は、正側電源電圧（ＶＤＤ）が印加される。負側電源端子６０は、負側電源電圧（ＶＳＳ）が印加される。スパイク端子６２は、スパイク信号が印加される。
可変抵抗５２は、係数設定部２６により、係数に応じた抵抗値に設定される。可変抵抗５２は、負側電源端子６０と、負側電源電圧（ＶＳＳ）を発生する電圧発生源との間に接続される。従って、負側電源端子６０には、可変抵抗５２を介して負側電源電圧（ＶＳＳ）が印加される。
シュミットトリガ回路５０は、さらに、第１ＦＥＴ７１（第１電界効果トランジスタ）と、第２ＦＥＴ７２（第２電界効果トランジスタ）と、第３ＦＥＴ７３（第３電界効果トランジスタ）と、第４ＦＥＴ７４（第４電界効果トランジスタ）と、第５ＦＥＴ７５（第５電界効果トランジスタ）と、第６ＦＥＴ７６（第６電界効果トランジスタ）とを有する。
第１ＦＥＴ７１は、ｎチャネルＭＯＳＦＥＴであり、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる。第１ＦＥＴ７１は、ゲートが入力端子５４に接続され、ソースが負側電源端子６０に接続される。
第２ＦＥＴ７２は、ｎチャネルＭＯＳＦＥＴであり、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる。第２ＦＥＴ７２は、ゲートが入力端子５４に接続され、ソースが第１ＦＥＴ７１のドレインに接続され、ドレインが出力端子５６に接続される。
第３ＦＥＴ７３は、ｎチャネルＭＯＳＦＥＴであり、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる。第３ＦＥＴ７３は、ゲートが出力端子５６に接続され、ソースが第２ＦＥＴ７２のソースに接続される。
第４ＦＥＴ７４は、ｐチャネルＭＯＳＦＥＴであり、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる。第４ＦＥＴ７４は、ゲートが入力端子５４に接続され、ソースが正側電源端子５８に接続される。
第５ＦＥＴ７５は、ｐチャネルＭＯＳＦＥＴであり、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる。第５ＦＥＴ７５は、ゲートが入力端子５４に接続され、ソースが第４ＦＥＴ７４のドレインに接続され、ドレインが出力端子５６に接続される。
第６ＦＥＴ７６は、ｐチャネルＭＯＳＦＥＴであり、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる。第６ＦＥＴ７６は、ゲートが出力端子５６に接続され、ソースが第５ＦＥＴ７５のソースに接続される。
このようなシナプス回路２０は、図６に示すようなスパイク信号が印加される。図６に示すスパイク信号は、スパイクが発生していない期間には、正側電源電圧（ＶＤＤ）と負側電源電圧（ＶＳＳ）との間の中間電圧（ＶＭ）である。スパイク信号は、スパイクが発生している期間には、中間電圧（ＶＭ）を中心に上下に変動する。例えば、スパイク信号は、スパイクが発生している期間には、負側電源電圧（ＶＳＳ）の負側パルスを発生し、負側パルスを発生した後に続けて正側電源電圧（ＶＤＤ）の正側パルスを発生する。
このような第１回路構成例に係るシナプス回路２０では、スパイクが発生していない期間における第１スレッショルドレベル（入力信号の増加時のスレッショルドレベル）が、可変抵抗５２の抵抗値によって定まる。入力信号の増加時において、スパイクが発生しない場合には、シナプス回路２０は、入力信号のレベルが、可変抵抗５２の抵抗値によって定まるレベル以上となったタイミングで、出力信号をＨレベル（ＶＤＤレベル）からＬレベル（ＶＳＳレベル）に変化させる。このように、第１回路構成例に係るシナプス回路２０によれば、入力信号の増加時において、出力信号をＨレベル（ＶＤＤレベル）からＬレベル（ＶＳＳレベル）に変化させるタイミングを、係数に応じて調整することができる。
また、スパイクが発生した場合、第２ＦＥＴ７２のソースに負側電源電圧（ＶＳＳ）が印加される。これにより、スパイクが発生した場合、第２ＦＥＴ７２は、可変抵抗５２の抵抗値に関わらず、入力信号が閾値電圧以上であれば、オンとなる。従って、入力信号の増加時において、スパイクが発生した場合、シナプス回路２０は、スパイクが発生しており且つ入力信号のレベルが閾値電圧以上となったタイミングで、出力信号をＨレベル（ＶＤＤレベル）からＬレベル（ＶＳＳレベル）に変化させる。
このように、第１回路構成例に係るシナプス回路２０によれば、入力信号の増加時において、スパイクが発生した場合、設定されている係数に関わらず、入力信号のレベルが基準レベル（ＦＥＴの閾値電圧）以上となった場合に、出力信号をＨレベルからＬレベルに変化させることができる。これにより、第１回路構成例に係るシナプス回路２０によれば、スパイクが発生した場合、スパイクが発生していない場合よりも早く出力信号をＨレベルからＬレベルに変化させることができる。
図７は、ＭＯＳ型のＦＥＴを用いたシナプス回路２０の第２回路構成例を示す図である。なお、第２回路構成例は、図５に示した第１回路構成例と略同一の構成であるので、同一の構成要素には同一の符号を付けて相違点について説明をする。
可変抵抗５２は、正側電源端子５８と正側電源電圧（ＶＤＤ）の発生源との間に接続される。従って、正側電源端子５８には、可変抵抗５２を介して正側電源電圧（ＶＳＳ）が印加される。また、負側電源端子６０には、電圧発生源に直接接続される。
このような第２回路構成例に係るシナプス回路２０では、スパイクが発生していない期間における第２スレッショルドレベル（入力信号の減少時のスレッショルドレベル）が、可変抵抗５２の抵抗値によって定まる。入力信号の減少時において、スパイクが発生しない場合には、シナプス回路２０は、入力信号のレベルが、可変抵抗５２の抵抗値によって定まるレベル以下となったタイミングで、出力信号をＬレベル（ＶＳＳレベル）からＨレベル（ＶＤＤレベル）に変化させる。このように、第２回路構成例に係るシナプス回路２０によれば、入力信号の減少時において、出力信号をＬレベル（ＶＳＳレベル）からＨレベル（ＶＤＤレベル）に変化させるタイミングを、係数に応じて調整することができる。
また、スパイクが発生した場合、第５ＦＥＴ７５のソースに正側電源電圧（ＶＤＤ）が印加される。これにより、スパイクが発生した場合、第５ＦＥＴ７５は、可変抵抗５２の抵抗値に関わらず、入力信号が閾値電圧以下であれば、オンとなる。従って、入力信号の減少時において、スパイクが発生した場合、シナプス回路２０は、スパイクが発生しており且つ入力信号のレベルが閾値電圧以下となったタイミングで、出力信号をＬレベル（ＶＳＳレベル）からＨレベル（ＶＤＤレベル）に変化させる。
このように、第２回路構成例に係るシナプス回路２０によれば、入力信号の減少時において、スパイクが発生した場合、設定されている係数に関わらず、入力信号のレベルが基準レベル（ＦＥＴの閾値電圧）以下となった場合に、出力信号をＬレベルからＨレベルに変化させることができる。これにより、第２回路構成例に係るシナプス回路２０によれば、スパイクが発生した場合、スパイクが発生していない場合よりも早く出力信号をＬレベルからＨレベルに変化させることができる。
図８は、ＭＯＳ型のＦＥＴを用いたシナプス回路２０の第３回路構成例を示す図である。なお、第３回路構成例は、図５に示した第１回路構成例と略同一の構成であるので、同一の構成要素には同一の符号を付けて相違点について説明をする。
第３回路構成例に係るシュミットトリガ回路５０は、第６ＦＥＴ７６を備えない。この場合、第４ＦＥＴ７４および第５ＦＥＴ７５は、入力信号が閾値電圧以下となった場合に、オンとなる。また、第４ＦＥＴ７４および第５ＦＥＴ７５は、入力信号が、閾値電圧より大きくなった場合に、オフとなる。
また、第３回路構成例に係るシュミットトリガ回路５０は、第４ＦＥＴ７４および第５ＦＥＴ７５に代えて、入力端子５４と正側電源端子５８との間の電圧が閾値電圧以下の場合にオンとなる１つのスイッチ（例えば、１つのｐチャネルＭＯＳＦＥＴ）を備えてもよい。この場合、このｐチャネルＭＯＳＦＥＴは、ゲートが入力端子５４に接続され、ソースが正側電源端子５８に接続され、ドレインが出力端子５６に接続される。
このような第３回路構成例に係るシナプス回路２０も、入力信号の増加時には、第１回路構成例と同様の動作を実行する。しかし、第３回路構成例に係るシナプス回路２０は、入力信号の減少時には、ヒステリシス動作もしないし、スパイクの発生の有無によってもレベルの変化に変動はない。従って、第３回路構成例に係るシナプス回路２０は、出力信号をＬレベル（ＶＳＳレベル）からＨレベル（ＶＤＤレベル）に変化させるタイミングを、係数およびスパイクの発生の有無に関わらず固定することができる。
図９は、ＭＯＳ型のＦＥＴを用いたシナプス回路２０の第４回路構成例を示す図である。なお、第４回路構成例は、図７に示した第２回路構成例と略同一の構成であるので、同一の構成要素には同一の符号を付けて相違点について説明をする。
第４回路構成例に係るシュミットトリガ回路５０は、第３ＦＥＴ７３を備えない。この場合、第１ＦＥＴ７１および第２ＦＥＴ７２は、入力信号が閾値電圧以上となった場合に、オンとなる。また、第１ＦＥＴ７１および第２ＦＥＴ７２は、入力信号が閾値電圧より小さくなった場合に、オフとなる。
また、第４回路構成例に係るシュミットトリガ回路５０は、第１ＦＥＴ７１および第２ＦＥＴ７２に代えて、入力端子５４と正側電源端子５８との間の電圧が閾値電圧以上の場合にオンとなる１つのスイッチ（例えば、１つのｎチャネルＭＯＳＦＥＴ）を備えてもよい。この場合、このｎチャネルＭＯＳＦＥＴは、ゲートが入力端子５４に接続され、ソースが負側電源端子６０に接続され、ドレインが出力端子５６に接続される。
このような第４回路構成例に係るシナプス回路２０も、入力信号の減少時には、第２回路構成例と同様の動作を実行する。しかし、第４回路構成例に係るシナプス回路２０は、入力信号の増加時には、ヒステリシス動作もしないし、スパイクの発生の有無によってもレベルの変化に変動はない。従って、第４回路構成例に係るシナプス回路２０は、出力信号をＨレベル（ＶＤＤレベル）からＬレベル（ＶＳＳレベル）に変化させるタイミングを、係数およびスパイクの発生の有無に関わらず固定することができる。
図１０は、ＭＯＳ型のＦＥＴを用いたシナプス回路２０の第５回路構成例を示す図である。なお、第５回路構成例は、図５に示した第１回路構成例と略同一の構成であるので、同一の構成要素には同一の符号を付けて相違点について説明をする。
第５回路構成例に係るシナプス回路２０は、可変抵抗５２に代えて、可変容量９０を備える。可変容量９０は、調整部４４を実現する構成である。
可変容量９０は、係数設定部２６により、係数に応じたキャパシタンスに設定される。可変容量９０は、出力端子５６と、負側電源電圧（ＶＳＳ）を発生する電圧発生源との間に接続される。可変容量９０は、負側電源電圧（ＶＳＳ）を発生する電圧発生源に代えて、他の基準となる電圧を発生する電圧源との間に接続されてもよい。なお、負側電源端子６０には、電圧発生源に直接接続される。
このような第５回路構成例に係るシナプス回路２０では、スパイクが発生していない期間における出力信号の波形が、可変容量９０によって遅延する。遅延量は、可変容量９０の遅延量によって定まる。従って、第５回路構成例に係るシナプス回路２０によれば、入力信号の増加時において、出力信号をＨレベル（ＶＤＤレベル）からＬレベル（ＶＳＳレベル）に変化させるタイミングを、係数に応じて調整することができる。また、第５回路構成例に係るシナプス回路２０によれば、入力信号の減少時において、出力信号をＬレベル（ＶＳＳレベル）からＨレベル（ＶＤＤレベル）に変化させるタイミングを、係数に応じて調整することができる。
なお、第５回路構成例において、シュミットトリガ回路５０は、第１回路構成と同一の構成である。従って、シュミットトリガ回路５０は、入力信号の増加時においてスパイクが発生した場合、スパイクが発生していない場合よりも早く出力信号をＨレベルからＬレベルに変化させることができる。また、シュミットトリガ回路５０は、入力信号の減少時においてスパイクが発生した場合、スパイクが発生していない場合よりも早く出力信号をＬレベルからＨレベルに変化させることができる。
なお、シュミットトリガ回路５０は、図８に示した第３回路構成例または図９に示した第４回路構成例であってもよい。第３回路構成例である場合、シュミットトリガ回路５０は、出力信号をＬレベルからＨレベルに変化させるタイミングを、係数およびスパイクの発生の有無に関わらず固定することができる。また、第４回路構成例である場合、シュミットトリガ回路５０は、出力信号をＨレベルからＬレベルに変化させるタイミングを、係数およびスパイクの発生の有無に関わらず固定することができる。
本発明の実施形態および変形例を説明したが、これらの実施形態および変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 演算装置
２０ シナプス回路
２２ 演算回路
２４ スパイク発生部
２６ 係数設定部
４２ ヒステリシスバッファ
４４ 調整部
４６ モード切替部
５０ シュミットトリガ回路
５２ 可変抵抗
５４ 入力端子
５６ 出力端子
５８ 正側電源端子
６０ 負側電源端子
６２ スパイク端子
７１ 第１ＦＥＴ
７２ 第２ＦＥＴ
７３ 第３ＦＥＴ
７４ 第４ＦＥＴ
７５ 第５ＦＥＴ
７６ 第６ＦＥＴ
９０ 可変容量

Claims (16)

  1. 第１モードでは、出力信号が第１論理値の場合に、入力信号が第１スレッショルドレベルを上回ったタイミングで前記出力信号を第２論理値に変化させ、第２モードでは、前記出力信号が前記第１論理値の場合に、前記入力信号が前記第１スレッショルドレベルより低い基準レベルを上回ったタイミングで前記出力信号を前記第２論理値に変化させるバッファと、
    係数を記憶し、前記第１スレッショルドレベルを前記係数に応じて調整する調整部と、
    スパイクが発生したタイミングを示すスパイク信号を取得し、前記スパイクが発生していない期間において、前記バッファを前記第１モードで動作させ、前記スパイクが発生している期間において、前記バッファを前記第２モードで動作させるモード切替部と、
    を備えるシナプス回路。
  2. 前記バッファは、シュミットトリガ回路を含み、
    前記シュミットトリガ回路は
    前記入力信号が印加される入力端子と、
    前記出力信号を出力する出力端子と、
    正側電源電圧が印加される正側電源端子と、
    負側電源電圧が印加される負側電源端子と、
    を有し、
    前記調整部は、前記係数に応じた抵抗値に設定される可変抵抗であり、前記負側電源端子と前記負側電源電圧の発生源との間に接続される
    請求項１に記載のシナプス回路。
  3. 前記シュミットトリガ回路は、
    ゲートが前記入力端子に接続され、ソースが前記負側電源端子に接続され、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる第１電界効果トランジスタと、
    ゲートが前記入力端子に接続され、ソースが前記第１電界効果トランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる第２電界効果トランジスタと、
    ゲートが前記出力端子に接続され、ソースが前記第２電界効果トランジスタのソースに接続され、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる第３電界効果トランジスタと、
    ゲートが前記入力端子に接続され、ソースが前記正側電源端子に接続され、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる第４電界効果トランジスタと、
    ゲートが前記入力端子に接続され、ソースが前記第４電界効果トランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる第５電界効果トランジスタと、
    ゲートが前記出力端子に接続され、ソースが前記第５電界効果トランジスタのソースに接続され、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる第６電界効果トランジスタと、
    を有し、
    前記モード切替部は、前記第３電界効果トランジスタのドレインおよび前記第６電界効果トランジスタのドレインに、前記スパイク信号を印加する
    請求項２に記載のシナプス回路。
  4. 前記シュミットトリガ回路は、
    ゲートが前記入力端子に接続され、ソースが前記負側電源端子に接続され、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる第１電界効果トランジスタと、
    ゲートが前記入力端子に接続され、ソースが前記第１電界効果トランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる第２電界効果トランジスタと、
    ゲートが前記出力端子に接続され、ソースが前記第２電界効果トランジスタのソースに接続され、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる第３電界効果トランジスタと、
    前記入力端子と前記正側電源端子との間の電圧が閾値電圧以下の場合にオンとなるスイッチと、
    を有し、
    前記モード切替部は、前記第３電界効果トランジスタのドレインに、前記スパイク信号を印加する
    請求項２に記載のシナプス回路。
  5. 前記スパイク信号は、前記スパイクが発生していない期間には、前記正側電源電圧と前記負側電源電圧との間の中間電圧であり、前記スパイクが発生している期間には、前記中間電圧を中心に上下に変動する
    請求項２から４の何れか１項に記載のシナプス回路。
  6. 第１モードでは、出力信号が第２論理値の場合に、入力信号が第２スレッショルドレベルを下回ったタイミングで前記出力信号を第１論理値に変化させ、第２モードでは、前記出力信号が前記第２論理値の場合に、前記入力信号が前記第２スレッショルドレベルより高い基準レベルを下回ったタイミングで前記出力信号を前記第１論理値に変化させるバッファと、
    係数を記憶し、前記第２スレッショルドレベルを前記係数に応じて調整する調整部と、
    スパイクが発生したタイミングを示すスパイク信号を取得し、前記スパイクが発生していない期間において、前記バッファを前記第１モードで動作させ、前記スパイクが発生している期間において、前記バッファを前記第２モードで動作させるモード切替部と、
    を備えるシナプス回路。
  7. 前記バッファは、シュミットトリガ回路を含み、
    前記シュミットトリガ回路は
    前記入力信号が印加される入力端子と、
    前記出力信号を出力する出力端子と、
    正側電源電圧が印加される正側電源端子と、
    負側電源電圧が印加される負側電源端子と、
    を有し、
    前記調整部は、前記係数に応じた抵抗値に設定される可変抵抗であり、前記正側電源端子と前記正側電源電圧の発生源との間に接続される
    請求項６に記載のシナプス回路。
  8. 前記シュミットトリガ回路は、
    ゲートが前記入力端子に接続され、ソースが前記負側電源端子に接続され、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる第１電界効果トランジスタと、
    ゲートが前記入力端子に接続され、ソースが前記第１電界効果トランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる第２電界効果トランジスタと、
    ゲートが前記出力端子に接続され、ソースが前記第２電界効果トランジスタのソースに接続され、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる第３電界効果トランジスタと、
    ゲートが前記入力端子に接続され、ソースが前記正側電源端子に接続され、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる第４電界効果トランジスタと、
    ゲートが前記入力端子に接続され、ソースが前記第４電界効果トランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる第５電界効果トランジスタと、
    ゲートが前記出力端子に接続され、ソースが前記第５電界効果トランジスタのソースに接続され、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる第６電界効果トランジスタと、
    を有し、
    前記モード切替部は、前記第３電界効果トランジスタのドレインおよび前記第６電界効果トランジスタのドレインに、前記スパイク信号を印加する
    請求項７に記載のシナプス回路。
  9. 前記シュミットトリガ回路は、
    ゲートが前記入力端子に接続され、ソースが前記正側電源端子に接続され、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる第４電界効果トランジスタと、
    ゲートが前記入力端子に接続され、ソースが前記第４電界効果トランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる第５電界効果トランジスタと、
    ゲートが前記出力端子に接続され、ソースが前記第５電界効果トランジスタのソースに接続され、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる第６電界効果トランジスタと、
    前記入力端子と前記負側電源端子との間の電圧が閾値電圧以上の場合にオンとなるスイッチと、
    を有し、
    前記モード切替部は、前記第６電界効果トランジスタのドレインに、前記スパイク信号を印加する
    請求項７に記載のシナプス回路。
  10. 前記スパイク信号は、前記スパイクが発生していない期間には、前記正側電源電圧と前記負側電源電圧との間の中間電圧であり、前記スパイクが発生している期間には、前記中間電圧を中心に上下に変動する
    請求項７から９の何れか１項に記載のシナプス回路。
  11. 前記バッファは、シュミットトリガ回路を含み、
    前記シュミットトリガ回路は
    前記入力信号が印加される入力端子と、
    前記出力信号を出力する出力端子と、
    正側電源電圧が印加される正側電源端子と、
    負側電源電圧が印加される負側電源端子と、
    を有し、
    前記調整部は、前記係数に応じたキャパシタンスに設定される可変容量であり、前記出力端子と基準となる電圧源との間に接続される
    請求項１または６に記載のシナプス回路。
  12. 前記シュミットトリガ回路は、
    ゲートが前記入力端子に接続され、ソースが前記負側電源端子に接続され、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる第１電界効果トランジスタと、
    ゲートが前記入力端子に接続され、ソースが前記第１電界効果トランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる第２電界効果トランジスタと、
    ゲートが前記出力端子に接続され、ソースが前記第２電界効果トランジスタのソースに接続され、ゲート−ソース間電圧が閾値電圧以上の場合にオンとなる第３電界効果トランジスタと、
    ゲートが前記入力端子に接続され、ソースが前記正側電源端子に接続され、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる第４電界効果トランジスタと、
    ゲートが前記入力端子に接続され、ソースが前記第４電界効果トランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる第５電界効果トランジスタと、
    ゲートが前記出力端子に接続され、ソースが前記第５電界効果トランジスタのソースに接続され、ゲート−ソース間電圧が閾値電圧以下の場合にオンとなる第６電界効果トランジスタと、
    を有し、
    前記モード切替部は、前記第３電界効果トランジスタのドレインおよび前記第６電界効果トランジスタのドレインに、前記スパイク信号を印加する
    請求項１１に記載のシナプス回路。
  13. 前記スパイク信号は、前記スパイクが発生していない期間には、前記正側電源電圧と前記負側電源電圧との間の中間電圧であり、前記スパイクが発生している期間には、前記中間電圧を中心に上下に変動する
    請求項１２に記載のシナプス回路。
  14. 請求項１から１３の何れか１項に記載のシナプス回路と、
    前記シナプス回路から出力された前記出力信号を取得し、取得した前記出力信号に基づき演算処理を実行する演算回路と、
    を備える演算装置。
  15. 請求項１から１３の何れか１項に記載の複数のシナプス回路と、
    前記複数のシナプス回路から出力された複数の出力信号を取得し、取得した前記複数の出力信号に基づき演算処理を実行する演算回路と、
    を備える演算装置。
  16. 第１の演算装置と、第２の演算装置とを備えるニューラルネットワーク装置であって、
    前記第１の演算装置および前記第２の演算装置のそれぞれは、
    請求項１から１３の何れか１項に記載の複数のシナプス回路と、
    前記複数のシナプス回路から出力された複数の出力信号を取得し、取得した前記複数の出力信号に基づき演算処理を実行する演算回路と、
    を有し、
    前記第２の演算装置が備える何れか１つのシナプス回路は、前記第１の演算装置が備える前記演算回路から出力された信号を前記入力信号として取得する
    ニューラルネットワーク装置。
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