JP6996241B2 - 化合物半導体装置及びその製造方法、電源装置、高周波増幅器 - Google Patents
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Description
本発明は、化合物半導体装置及びその製造方法、電源装置、高周波増幅器に関する。
従来から、半導体積層構造上にソース電極、ドレイン電極及びゲート電極が形成された化合物半導体装置がある。
特に、ＧａＮ、ＡｌＮ、ＩｎＮやこれらの混晶に代表される窒化物半導体からなる化合物半導体装置は、その優れた材料特性から高出力電子デバイスや短波長発光デバイスとして非常に注目を浴びている。
特に、ＧａＮ、ＡｌＮ、ＩｎＮやこれらの混晶に代表される窒化物半導体からなる化合物半導体装置は、その優れた材料特性から高出力電子デバイスや短波長発光デバイスとして非常に注目を浴びている。
高出力電子デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）についての報告が数多くなされており、高出力・高効率増幅器や大電力スイッチングデバイス等のアプリケーションが考えられている。
しかしながら、例えば図１２に示すような一般的なＧａＮ－ＨＥＭＴでは、ゲート長の短縮やドレイン電圧の増加に伴い、図中、矢印で示すような経路で電流が半導体積層構造の下側を回り、オフリーク電流が増加するという課題がある。
そこで、オフリーク電流の増加を抑制するために、図１３に示すように、バックバリア層を有するＧａＮ－ＨＥＭＴが提案されている。
そこで、オフリーク電流の増加を抑制するために、図１３に示すように、バックバリア層を有するＧａＮ－ＨＥＭＴが提案されている。
しかしながら、ゲート電極直下のチャネル抵抗の増加によって相互コンダクタンスが低下し、ソース電極とゲート電極の間やゲート電極とドレイン電極の間の２次元電子ガス（２ＤＥＧ：Dimensional electron gas）の減少によるアクセス抵抗の増加によってオン抵抗が増加するという課題がある。
本発明は、オフリーク電流の増加、相互コンダクタンスの低下及びオン抵抗の増加を抑制することを目的とする。
本発明は、オフリーク電流の増加、相互コンダクタンスの低下及びオン抵抗の増加を抑制することを目的とする。
１つの態様では、化合物半導体装置は、キャリア走行層を含む半導体積層構造と、半導体積層構造上に設けられたソース電極及びドレイン電極と、ソース電極とドレイン電極の間の半導体積層構造上に設けられたショットキーゲート電極と、ショットキーゲート電極とドレイン電極の間の半導体積層構造上に絶縁膜、金属層を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造と、ＭＩＳ構造を構成する金属層の直下にその全体が収まるように設けられ、伝導帯の底のエネルギーがキャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域とを備える。
１つの態様では、電源装置は、トランジスタを備え、トランジスタは、キャリア走行層を含む半導体積層構造と、半導体積層構造上に設けられたソース電極及びドレイン電極と、ソース電極とドレイン電極の間の半導体積層構造上に設けられたショットキーゲート電極と、ショットキーゲート電極とドレイン電極の間の半導体積層構造上に絶縁膜、金属層を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造と、ＭＩＳ構造を構成する金属層の直下にその全体が収まるように設けられ、伝導帯の底のエネルギーがキャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域とを備える。
１つの態様では、高周波増幅器は、入力信号を増幅するアンプを備え、アンプは、トランジスタを含み、トランジスタは、キャリア走行層を含む半導体積層構造と、半導体積層構造上に設けられたソース電極及びドレイン電極と、ソース電極とドレイン電極の間の半導体積層構造上に設けられたショットキーゲート電極と、ショットキーゲート電極とドレイン電極の間の半導体積層構造上に絶縁膜、金属層を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造と、ＭＩＳ構造を構成する金属層の直下にその全体が収まるように設けられ、伝導帯の底のエネルギーがキャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域とを備える。
１つの態様では、化合物半導体装置の製造方法は、キャリア走行層を含む半導体積層構造を形成する工程と、半導体積層構造上にソース電極及びドレイン電極を形成する工程と、ソース電極とドレイン電極の間の半導体積層構造上にショットキーゲート電極を形成する工程と、半導体積層構造上に絶縁膜を形成する工程と、絶縁膜上に金属層を積層させてショットキーゲート電極とドレイン電極の間にＭＩＳ（Metal-Insulator-Semiconductor）構造を形成する工程とを含み、半導体積層構造を形成する工程において、伝導帯の底のエネルギーがキャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域を形成し、ＭＩＳ構造を形成する工程において、バックバリア領域の全体がＭＩＳ構造を構成する金属層の直下に収まるように、ＭＩＳ構造を構成する金属層を形成する。
１つの側面として、オフリーク電流の増加、相互コンダクタンスの低下及びオン抵抗の増加を抑制することができるという効果を有する。
以下、図面により、本発明の実施の形態にかかる化合物半導体装置及びその製造方法、電源装置、高周波増幅器について説明する。
［第１実施形態］
まず、第１実施形態にかかる化合物半導体装置及びその製造方法について、図１、図２を参照しながら説明する。
［第１実施形態］
まず、第１実施形態にかかる化合物半導体装置及びその製造方法について、図１、図２を参照しながら説明する。
本実施形態にかかる化合物半導体装置は、例えば窒化物半導体などの化合物半導体を用いた電界効果トランジスタである。
ここでは、窒化物半導体を用いた電界効果トランジスタ、具体的には、ＧａＮ系ＨＥＭＴ（ＧａＮ－ＨＥＭＴ）を例に挙げて説明する。
本実施形態のＧａＮ－ＨＥＭＴは、図１に示すように、半絶縁性ＳｉＣ基板１上に、ｉ－ＧａＮ電子走行層２を含む半導体積層構造３、具体的には、ｉ－ＧａＮ電子走行層２、ｉ－ＡｌＧａＮ電子供給層４を含む半導体積層構造３を備える。なお、図１では２ＤＥＧを点線で示している。
ここでは、窒化物半導体を用いた電界効果トランジスタ、具体的には、ＧａＮ系ＨＥＭＴ（ＧａＮ－ＨＥＭＴ）を例に挙げて説明する。
本実施形態のＧａＮ－ＨＥＭＴは、図１に示すように、半絶縁性ＳｉＣ基板１上に、ｉ－ＧａＮ電子走行層２を含む半導体積層構造３、具体的には、ｉ－ＧａＮ電子走行層２、ｉ－ＡｌＧａＮ電子供給層４を含む半導体積層構造３を備える。なお、図１では２ＤＥＧを点線で示している。
なお、半絶縁性ＳｉＣ基板１を、ＳＩ（Semi-Insulating）－ＳｉＣ基板又は半導体基板という。また、半導体積層構造３を、ＧａＮ系半導体積層構造、窒化物半導体積層構造又は化合物半導体積層構造ともいう。また、ｉ－ＧａＮ電子走行層２を、キャリア走行層ともいう。また、ｉ－ＡｌＧａＮ電子供給層４を、キャリア供給層ともいう。
また、本ＧａＮ－ＨＥＭＴは、半導体積層構造３上に設けられたソース電極５及びドレイン電極６を備える。つまり、ソース電極５及びドレイン電極６は半導体積層構造３上に互いに離れて設けられている。
また、本ＧａＮ－ＨＥＭＴは、半導体積層構造３上に設けられたソース電極５及びドレイン電極６を備える。つまり、ソース電極５及びドレイン電極６は半導体積層構造３上に互いに離れて設けられている。
また、本ＧａＮ－ＨＥＭＴは、ソース電極５とドレイン電極６の間の半導体積層構造３上に設けられたショットキーゲート電極７を備える。
また、本ＧａＮ－ＨＥＭＴは、ショットキーゲート電極７とドレイン電極６の間の半導体積層構造３上に絶縁膜８、金属層９を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造１０を備える。
また、本ＧａＮ－ＨＥＭＴは、ショットキーゲート電極７とドレイン電極６の間の半導体積層構造３上に絶縁膜８、金属層９を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造１０を備える。
本実施形態では、半導体積層構造３の表面を覆うように絶縁膜８としてＳｉＮ膜が設けられており、ショットキーゲート電極７とドレイン電極６の間のＳｉＮ膜８上に、ショットキーゲート電極７を構成する金属材料と同一の金属材料からなる金属層９が設けられている。
つまり、ショットキーゲート電極７とドレイン電極６の間の半導体積層構造３上に、絶縁膜８としてのＳｉＮ膜を介して、ショットキーゲート電極７を構成する金属材料と同一の金属材料からなる金属層９が設けられている。
つまり、ショットキーゲート電極７とドレイン電極６の間の半導体積層構造３上に、絶縁膜８としてのＳｉＮ膜を介して、ショットキーゲート電極７を構成する金属材料と同一の金属材料からなる金属層９が設けられている。
この金属層９を、ショットキーゲート電極７とドレイン電極６との間に設けられたＭＩＳ構造のゲート電極と見ることもできる。この場合、ショットキーゲート電極７を第１ゲート電極（Ｇａｔｅ１）といい、ＭＩＳ構造のゲート電極９を第２ゲート電極（Ｇａｔｅ２）ともいう。
そして、ショットキーゲート電極７と金属層９は電気的に接続されており、同電位になっている。つまり、異なる構成を有するショットキーゲート電極７とＭＩＳ構造のゲート電極９が直列に接続されている。このように、本ＧａＮ－ＨＥＭＴは、同電位のデュアルゲートを有するＧａＮ－ＨＥＭＴである。
そして、ショットキーゲート電極７と金属層９は電気的に接続されており、同電位になっている。つまり、異なる構成を有するショットキーゲート電極７とＭＩＳ構造のゲート電極９が直列に接続されている。このように、本ＧａＮ－ＨＥＭＴは、同電位のデュアルゲートを有するＧａＮ－ＨＥＭＴである。
なお、金属層９は、ショットキーゲート電極７を構成する金属材料と異なる金属材料からなるものとしても良い。また、絶縁膜８としてＳｉＮ膜を用いているが、これに限られるものではなく、例えば、ＳｉＯ２膜、Ａｌ２Ｏ３膜、ＡｌＮ膜などの他の絶縁膜（アモルファス絶縁膜）を用いても良い。
また、本ＧａＮ－ＨＥＭＴは、ＭＩＳ構造１０を構成する金属層９の下方に設けられ、伝導帯の底のエネルギーがｉ－ＧａＮ電子走行層２に沿う方向の両側に隣接する領域よりも高くなっているｉ－ＡｌＧａＮバックバリア領域１１を備える。
また、本ＧａＮ－ＨＥＭＴは、ＭＩＳ構造１０を構成する金属層９の下方に設けられ、伝導帯の底のエネルギーがｉ－ＧａＮ電子走行層２に沿う方向の両側に隣接する領域よりも高くなっているｉ－ＡｌＧａＮバックバリア領域１１を備える。
本実施形態では、ｉ－ＡｌＧａＮバックバリア領域１１は、ｉ－ＧａＮ電子走行層２内に埋め込まれている。
また、本実施形態では、ｉ－ＡｌＧａＮバックバリア領域１１は、ショットキーゲート電極７の下方には設けられておらず、ＭＩＳ構造１０を構成する金属層９の下方にのみ設けられている。つまり、ｉ－ＡｌＧａＮバックバリア領域１１は、ショットキーゲート電極７の下方には設けられておらず、ＭＩＳ構造のゲート電極９の下方には設けられている。
また、本実施形態では、ｉ－ＡｌＧａＮバックバリア領域１１は、ショットキーゲート電極７の下方には設けられておらず、ＭＩＳ構造１０を構成する金属層９の下方にのみ設けられている。つまり、ｉ－ＡｌＧａＮバックバリア領域１１は、ショットキーゲート電極７の下方には設けられておらず、ＭＩＳ構造のゲート電極９の下方には設けられている。
このため、ｉ－ＡｌＧａＮバックバリア領域１１は、伝導帯の底のエネルギーがｉ－ＧａＮ電子走行層２に沿う方向の両側に隣接する領域（ここではｉ－ＧａＮ電子走行層２；キャリア走行層の材料）よりも高くなっている。
なお、ｉ－ＡｌＧａＮバックバリア領域１１の下側部分に連なるように薄いｉ－ＡｌＧａＮ層があっても良い。この場合も、ｉ－ＡｌＧａＮバックバリア領域１１は、伝導帯の底のエネルギーがｉ－ＧａＮ電子走行層２に沿う方向の両側に隣接する領域（ここではｉ－ＧａＮ電子走行層２）よりも高くなる。
なお、ｉ－ＡｌＧａＮバックバリア領域１１の下側部分に連なるように薄いｉ－ＡｌＧａＮ層があっても良い。この場合も、ｉ－ＡｌＧａＮバックバリア領域１１は、伝導帯の底のエネルギーがｉ－ＧａＮ電子走行層２に沿う方向の両側に隣接する領域（ここではｉ－ＧａＮ電子走行層２）よりも高くなる。
このように構成しているため、低いオン抵抗、良好なピンチオフ性能、高い相互コンダクタンス（ｇｍ）を満たすＧａＮ－ＨＥＭＴを実現することが可能となる。
つまり、上述のように、ショットキーゲート電極７とＭＩＳ構造１０（ＭＩＳ構造のゲート電極９）を設け、これらを同電位とし、寄生抵抗・チャネル抵抗低減のため、バックバリア領域１１を必要最低限の場所、即ち、ＭＩＳ構造１０を構成する金属層（ＭＩＳ構造のゲート電極）９の直下にのみ設けている。
つまり、上述のように、ショットキーゲート電極７とＭＩＳ構造１０（ＭＩＳ構造のゲート電極９）を設け、これらを同電位とし、寄生抵抗・チャネル抵抗低減のため、バックバリア領域１１を必要最低限の場所、即ち、ＭＩＳ構造１０を構成する金属層（ＭＩＳ構造のゲート電極）９の直下にのみ設けている。
この場合、ショットキーゲート電極７の閾値電圧は、ＭＩＳ構造のゲート電極９の閾値電圧よりも正側となり、ＭＩＳ構造のゲート電極９は閾値電圧（Ｖｔｈ）がショットキーゲート電極７よりも充分深いため、ショットキーゲート電極７がオフからオンに切り替わるゲート電圧では、ＭＩＳ構造のゲート電極９の直下は充分にオンになっている。
また、ショットキーゲート電極７のオフ時には、ＭＩＳ構造のゲート電極９の直下に設けられたバックバリア領域１１でしっかりとピンチオフされるため、オフ電流（オフ時のリーク電流）も充分低減させることが可能となる。
また、ショットキーゲート電極７のオフ時には、ＭＩＳ構造のゲート電極９の直下に設けられたバックバリア領域１１でしっかりとピンチオフされるため、オフ電流（オフ時のリーク電流）も充分低減させることが可能となる。
このように、ＭＩＳ構造１０を構成する金属層（ＭＩＳ構造のゲート電極）９の直下のみにバックバリア領域１１を設けることで、低いオン抵抗、良好なピンチオフ性能を実現し、オフ時のリーク電流を低減できるとともに、ショットキーゲート電極７の直下にバックバリア領域１１を設けないことで、高い相互コンダクタンスを実現することが可能となる。
この場合、ショットキーゲート電極７によってトランジスタ全体のゲートアクションが行なわれ、ＭＩＳ構造のゲート電極９の部分でオフ時のリーク電流の低減が実現されることになる。
次に、本実施形態にかかるＧａＮ－ＨＥＭＴの製造方法について、図２を参照しながら説明する。
次に、本実施形態にかかるＧａＮ－ＨＥＭＴの製造方法について、図２を参照しながら説明する。
ここでは、半絶縁性ＳｉＣ基板１とｉ－ＧａＮ電子走行層２との間にｉ－ＧａＮバッファ層１２を備える場合［例えば図２（Ｄ）参照］を例に挙げて説明する。
まず、図２（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）法を用いて、ｉ－ＧａＮバッファ層１２、バックバリア領域１１となるｉ－ＡｌＧａＮ層１１Ｘを順次堆積させる。
まず、図２（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）法を用いて、ｉ－ＧａＮバッファ層１２、バックバリア領域１１となるｉ－ＡｌＧａＮ層１１Ｘを順次堆積させる。
次に、図２（Ｂ）に示すように、例えばフォトリソグラフィを用いて、バックバリア領域形成予定領域（ＭＩＳ構造形成予定領域の下方の領域）にレジストを残し、例えば塩素系ガスを用いたドライエッチングによって、ｉ－ＡｌＧａＮ層１１Ｘを除去する。
これにより、ｉ－ＡｌＧａＮバックバリア領域１１が形成される。
なお、この際、下地のｉ－ＧａＮ層１２を少し削っても良いし、ｉ－ＡｌＧａＮ層１１Ｘを少し残しても良い。
これにより、ｉ－ＡｌＧａＮバックバリア領域１１が形成される。
なお、この際、下地のｉ－ＧａＮ層１２を少し削っても良いし、ｉ－ＡｌＧａＮ層１１Ｘを少し残しても良い。
次に、図２（Ｃ）に示すように、再び、ＭＯＶＰＥ法を用いて、ｉ－ＧａＮ電子走行層２、ｉ－ＡｌＧａＮ電子供給層４（例えば厚さ約２０ｎｍ）を順次堆積させる。
なお、ｉ－ＡｌＧａＮ電子供給層４上にｉ－ＧａＮキャップ層（例えば厚さ約５ｎｍ）を堆積させても良い。
これにより、ｉ－ＧａＮ電子走行層２でｉ－ＡｌＧａＮバックバリア領域１１が埋め込まれて、内部にｉ－ＡｌＧａＮバックバリア領域１１を有するｉ－ＧａＮ電子走行層２が形成され、その上にｉ－ＡｌＧａＮ電子供給層４が積層されて、半導体積層構造３が形成される。
なお、ｉ－ＡｌＧａＮ電子供給層４上にｉ－ＧａＮキャップ層（例えば厚さ約５ｎｍ）を堆積させても良い。
これにより、ｉ－ＧａＮ電子走行層２でｉ－ＡｌＧａＮバックバリア領域１１が埋め込まれて、内部にｉ－ＡｌＧａＮバックバリア領域１１を有するｉ－ＧａＮ電子走行層２が形成され、その上にｉ－ＡｌＧａＮ電子供給層４が積層されて、半導体積層構造３が形成される。
また、伝導帯の底のエネルギーがｉ－ＧａＮ電子走行層（キャリア走行層）２に沿う方向の両側に隣接する領域よりも高くなっているｉ－ＡｌＧａＮバックバリア領域１１が形成される。
なお、ここまでの工程を、キャリア走行層２を含む半導体積層構造３を形成する工程という。
なお、ここまでの工程を、キャリア走行層２を含む半導体積層構造３を形成する工程という。
次に、図示していないが、例えばフォトリソグラフィを用いて、素子間分離領域に開口部を設け、例えば塩素系ガスを用いたドライエッチング又はイオン注入法によって、素子間分離を行なう。
なお、ｉ－ＧａＮキャップ層を堆積させた場合には、例えばフォトリソグラフィを用いて、ソース電極・ドレイン電極形成予定領域に開口部を有するレジストマスクを設け、例えば塩素系ガスを用いたドライエッチングによって、ｉ－ＡｌＧａＮ電子供給層４を露出させる。この際、ｉ－ＡｌＧａＮ電子供給層４を少し削っても良い。
なお、ｉ－ＧａＮキャップ層を堆積させた場合には、例えばフォトリソグラフィを用いて、ソース電極・ドレイン電極形成予定領域に開口部を有するレジストマスクを設け、例えば塩素系ガスを用いたドライエッチングによって、ｉ－ＡｌＧａＮ電子供給層４を露出させる。この際、ｉ－ＡｌＧａＮ電子供給層４を少し削っても良い。
次に、図２（Ｄ）に示すように、例えばフォトリソグラフィ及び蒸着・リフトオフの技術を用いて、ソース電極・ドレイン電極形成予定領域のそれぞれのｉ－ＡｌＧａＮ電子供給層４上に、例えばＴｉ（約２０ｎｍ）／Ａｌ（約２００ｎｍ）からなるソース電極５及びドレイン電極６を形成する。この場合、半導体積層構造３（ここではｉ－ＡｌＧａＮ電子供給層４）に近い側にＴｉが位置するようにする。
そして、例えば窒素雰囲気中にて約４００℃から約１０００℃の間、例えば約５５０℃で熱処理を行なって、ソース電極５及びドレイン電極６のオーミック特性を確立する。
なお、この工程を、半導体積層構造３上にソース電極５及びドレイン電極６を形成する工程という。
次に、図２（Ｄ）に示すように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、全面にＳｉＮを約２ｎｍから約１０００ｎｍの間、例えば約１００ｎｍ堆積させてＳｉＮ膜（絶縁膜）８を形成する。
なお、この工程を、半導体積層構造３上にソース電極５及びドレイン電極６を形成する工程という。
次に、図２（Ｄ）に示すように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、全面にＳｉＮを約２ｎｍから約１０００ｎｍの間、例えば約１００ｎｍ堆積させてＳｉＮ膜（絶縁膜）８を形成する。
これにより、半導体積層構造３の表面（ここでは、ｉ－ＡｌＧａＮ電子供給層４の表面）が覆われるように絶縁膜８としてのＳｉＮ膜が形成される。
なお、形成方法は、ＡＬＤ（Atomic Layer Deposition）法やスパッタ法などでも良い。また、この工程を、半導体積層構造３上に絶縁膜８を形成する工程という。
次に、図２（Ｄ）に示すように、例えばフォトリソグラフィを用いて、ショットキーゲート電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成し、例えば弗素系ガスを用いたドライエッチングによって、ショットキーゲート電極形成予定領域のＳｉＮ膜８を除去する。
なお、形成方法は、ＡＬＤ（Atomic Layer Deposition）法やスパッタ法などでも良い。また、この工程を、半導体積層構造３上に絶縁膜８を形成する工程という。
次に、図２（Ｄ）に示すように、例えばフォトリソグラフィを用いて、ショットキーゲート電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成し、例えば弗素系ガスを用いたドライエッチングによって、ショットキーゲート電極形成予定領域のＳｉＮ膜８を除去する。
次に、図２（Ｄ）に示すように、例えばフォトリソグラフィ及び蒸着・リフトオフの技術を用いて、ショットキーゲート電極形成予定領域の半導体積層構造３上（ここではｉ－ＡｌＧａＮ電子供給層４上）、及び、ＭＩＳ構造１０を構成する金属層９の形成予定領域の絶縁膜８上（ここではＳｉＮ膜上）に、例えばＮｉ（約３０ｎｍ）／Ａｕ（約４００ｎｍ）からなるショットキーゲート電極７及びＭＩＳ構造１０を構成する金属層９を形成する。これにより、ｉ－ＡｌＧａＮバックバリア領域１１の上方にＭＩＳ構造１０が形成される。
この場合、半導体積層構造３（ここではｉ－ＡｌＧａＮ電子供給層４）及び絶縁膜８（ＳｉＮ膜）に近い側にＮｉが位置するようにする。また、ショットキーゲート電極７を形成する工程とＭＩＳ構造１０を形成する工程は同一工程で行なわれる。
なお、この工程を、ソース電極５とドレイン電極６の間の半導体積層構造３上にショットキーゲート電極７を形成する工程という。また、この工程を、絶縁膜８上に金属層９を積層させてショットキーゲート電極７とドレイン電極６の間にＭＩＳ構造１０を形成する工程という。
なお、この工程を、ソース電極５とドレイン電極６の間の半導体積層構造３上にショットキーゲート電極７を形成する工程という。また、この工程を、絶縁膜８上に金属層９を積層させてショットキーゲート電極７とドレイン電極６の間にＭＩＳ構造１０を形成する工程という。
このようにして、本実施形態にかかるＧａＮ－ＨＥＭＴを製造することができる。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法は、オフリーク電流の増加、相互コンダクタンスの低下及びオン抵抗の増加を抑制することができるという効果を有する。
特に、上述のように、ＧａＮ－ＨＥＭＴにおいて、バックバリア領域１１を必要最低限の場所（ＭＩＳ構造１０を構成する金属層９の直下）にのみ配置することによって、低いオン抵抗、良好なピンチオフ性能、高い相互コンダクタンスを満たすＧａＮ－ＨＥＭＴデバイスの実現が可能となる。このトランジスタは、例えば高周波増幅器やスイッチング半導体素子に用いることができる。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法は、オフリーク電流の増加、相互コンダクタンスの低下及びオン抵抗の増加を抑制することができるという効果を有する。
特に、上述のように、ＧａＮ－ＨＥＭＴにおいて、バックバリア領域１１を必要最低限の場所（ＭＩＳ構造１０を構成する金属層９の直下）にのみ配置することによって、低いオン抵抗、良好なピンチオフ性能、高い相互コンダクタンスを満たすＧａＮ－ＨＥＭＴデバイスの実現が可能となる。このトランジスタは、例えば高周波増幅器やスイッチング半導体素子に用いることができる。
なお、上述の実施形態の半導体積層構造３は一例であり、他の半導体積層構造であっても良い。例えば、電界効果トランジスタを構成しうる半導体積層構造であれば良い。なお、半導体積層構造３を半導体エピタキシャル構造ともいう。
また、例えば、上述の実施形態では、ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＡｓ基板などの半導体基板等の他の基板を用いても良い。また、上述の実施形態では、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の導電性の基板を用いても良い。
また、例えば、上述の実施形態では、ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＡｓ基板などの半導体基板等の他の基板を用いても良い。また、上述の実施形態では、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の導電性の基板を用いても良い。
また、例えば、上述の実施形態のソース電極５、ドレイン電極６、ショットキーゲート電極７及び金属層９の層構造は一例であり、他の層構造であっても良い。例えば、上述の実施形態のソース電極５、ドレイン電極６、ショットキーゲート電極７及び金属層（ＭＩＳ構造のゲート電極）９の層構造は、単層であっても良いし、多層であっても良い。また、上述の実施形態のソース電極５、ドレイン電極６、ショットキーゲート電極７及び金属層（ＭＩＳ構造のゲート電極）９の形成方法についても、一例にすぎず、他のいかなる方法によって形成しても良い。
［第２実施形態］
次に、第２実施形態にかかる化合物半導体装置及びその製造方法について、図３、図４を参照しながら説明する。
［第２実施形態］
次に、第２実施形態にかかる化合物半導体装置及びその製造方法について、図３、図４を参照しながら説明する。
本実施形態にかかる化合物半導体装置は、上述の第１実施形態（図１参照）のものに対し、図３に示すように、ショットキーゲート電極７とＭＩＳ構造１０を構成する金属層９が一体となっている点が異なる。
つまり、本ＧａＮ－ＨＥＭＴは、図３に示すように、ショットキーゲート電極７のドレイン電極６側の部分７Ｘが、絶縁膜８（ここではＳｉＮ膜）上に設けられており、かつ、ドレイン電極６の側へ向けて延びている。
つまり、本ＧａＮ－ＨＥＭＴは、図３に示すように、ショットキーゲート電極７のドレイン電極６側の部分７Ｘが、絶縁膜８（ここではＳｉＮ膜）上に設けられており、かつ、ドレイン電極６の側へ向けて延びている。
そして、ショットキーゲート電極７のドレイン電極６の側へ向けて延びている部分７Ｘが、ＭＩＳ構造１０を構成する金属層９として機能するようになっている。つまり、半導体積層構造３上に、絶縁膜８、ショットキーゲート電極７のドレイン電極６の側へ向けて延びている部分７Ｘである金属層９が積層されて、ＭＩＳ構造１０が構成されている。
なお、図３ではバッファ層１２を備える場合を例示しているが、バッファ層１２を備えないものとしても良い。
なお、図３ではバッファ層１２を備える場合を例示しているが、バッファ層１２を備えないものとしても良い。
なお、その他の構成については、上述の第１実施形態の場合と同様である。
次に、本実施形態にかかるＧａＮ－ＨＥＭＴの製造方法について、図４を参照しながら説明する。
まず、図４（Ａ）に示すように、上述の第１実施形態の場合と同様に、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ－ＧａＮバッファ層１２、バックバリア領域１１となるｉ－ＡｌＧａＮ層１１Ｘを順次堆積させる。
次に、本実施形態にかかるＧａＮ－ＨＥＭＴの製造方法について、図４を参照しながら説明する。
まず、図４（Ａ）に示すように、上述の第１実施形態の場合と同様に、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ－ＧａＮバッファ層１２、バックバリア領域１１となるｉ－ＡｌＧａＮ層１１Ｘを順次堆積させる。
次に、図４（Ｂ）に示すように、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィを用いて、バックバリア領域形成予定領域（ＭＩＳ構造形成予定領域の下方の領域）にレジストを残し、例えば塩素系ガスを用いたドライエッチングによって、ｉ－ＡｌＧａＮ層１１Ｘを除去する。
これにより、ｉ－ＡｌＧａＮバックバリア領域１１が形成される。
これにより、ｉ－ＡｌＧａＮバックバリア領域１１が形成される。
次に、図４（Ｃ）に示すように、上述の第１実施形態の場合と同様に、再び、ＭＯＶＰＥ法を用いて、ｉ－ＧａＮ電子走行層２、ｉ－ＡｌＧａＮ電子供給層４（例えば厚さ約２０ｎｍ）を順次堆積させる。
これにより、ｉ－ＧａＮ電子走行層２でｉ－ＡｌＧａＮバックバリア領域１１が埋め込まれて、内部にｉ－ＡｌＧａＮバックバリア領域１１を有するｉ－ＧａＮ電子走行層２が形成され、その上にｉ－ＡｌＧａＮ電子供給層４が積層されて、半導体積層構造３が形成される。
これにより、ｉ－ＧａＮ電子走行層２でｉ－ＡｌＧａＮバックバリア領域１１が埋め込まれて、内部にｉ－ＡｌＧａＮバックバリア領域１１を有するｉ－ＧａＮ電子走行層２が形成され、その上にｉ－ＡｌＧａＮ電子供給層４が積層されて、半導体積層構造３が形成される。
また、伝導帯の底のエネルギーがｉ－ＧａＮ電子走行層（キャリア走行層）２に沿う方向の両側に隣接する領域よりも高くなっているｉ－ＡｌＧａＮバックバリア領域１１が形成される。
なお、ここまでの工程を、キャリア走行層２を含む半導体積層構造３を形成する工程という。
なお、ここまでの工程を、キャリア走行層２を含む半導体積層構造３を形成する工程という。
次に、図示していないが、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィを用いて、素子間分離領域に開口部を設け、例えば塩素系ガスを用いたドライエッチング又はイオン注入法によって、素子間分離を行なう。
次に、図４（Ｄ）に示すように、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィ及び蒸着・リフトオフの技術を用いて、ソース電極・ドレイン電極形成予定領域のそれぞれのｉ－ＡｌＧａＮ電子供給層４上に、例えばＴｉ（約２０ｎｍ）／Ａｌ（約２００ｎｍ）からなるソース電極５及びドレイン電極６を形成する。
次に、図４（Ｄ）に示すように、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィ及び蒸着・リフトオフの技術を用いて、ソース電極・ドレイン電極形成予定領域のそれぞれのｉ－ＡｌＧａＮ電子供給層４上に、例えばＴｉ（約２０ｎｍ）／Ａｌ（約２００ｎｍ）からなるソース電極５及びドレイン電極６を形成する。
そして、例えば窒素雰囲気中にて約４００℃から約１０００℃の間、例えば約５５０℃で熱処理を行なって、ソース電極５及びドレイン電極６のオーミック特性を確立する。
なお、この工程を、半導体積層構造３上にソース電極５及びドレイン電極６を形成する工程という。
次に、図４（Ｄ）に示すように、上述の第１実施形態の場合と同様に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、全面にＳｉＮを約２ｎｍから約１０００ｎｍの間、例えば約１００ｎｍ堆積させてＳｉＮ膜（絶縁膜）８を形成する。
なお、この工程を、半導体積層構造３上にソース電極５及びドレイン電極６を形成する工程という。
次に、図４（Ｄ）に示すように、上述の第１実施形態の場合と同様に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、全面にＳｉＮを約２ｎｍから約１０００ｎｍの間、例えば約１００ｎｍ堆積させてＳｉＮ膜（絶縁膜）８を形成する。
これにより、半導体積層構造３の表面（ここでは、ｉ－ＡｌＧａＮ電子供給層４の表面）が覆われるように絶縁膜８としてのＳｉＮ膜が形成される。
なお、この工程を、半導体積層構造３上に絶縁膜８を形成する工程という。
次に、図４（Ｄ）に示すように、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィを用いて、ショットキーゲート電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成し、例えば弗素系ガスを用いたドライエッチングによって、ショットキーゲート電極形成予定領域のＳｉＮ膜８を除去する。
なお、この工程を、半導体積層構造３上に絶縁膜８を形成する工程という。
次に、図４（Ｄ）に示すように、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィを用いて、ショットキーゲート電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成し、例えば弗素系ガスを用いたドライエッチングによって、ショットキーゲート電極形成予定領域のＳｉＮ膜８を除去する。
次に、図４（Ｄ）に示すように、例えばフォトリソグラフィ及び蒸着・リフトオフの技術を用いて、ショットキーゲート電極形成予定領域の半導体積層構造３上（ここではｉ－ＡｌＧａＮ電子供給層４上）に、絶縁膜８（ここではＳｉＮ膜）上に設けられるドレイン電極６側の部分７Ｘがドレイン電極６の側へ向けて延びるように、例えばＮｉ（約３０ｎｍ）／Ａｕ（約４００ｎｍ）からなるショットキーゲート電極７を形成する。この場合、半導体積層構造３（ここではｉ－ＡｌＧａＮ電子供給層４）及び絶縁膜８（ＳｉＮ膜）に近い側にＮｉが位置するようにする。
この場合、ショットキーゲート電極７のドレイン電極６の側へ向けて延びている部分７Ｘが、ＭＩＳ構造１０を構成する金属層９となる。つまり、半導体積層構造３上に、絶縁膜８、ショットキーゲート電極７のドレイン電極６の側へ向けて延びている部分７Ｘである金属層９が積層されてなるＭＩＳ構造１０が、同一工程で、ショットキーゲート電極７と一体形成される。これにより、ｉ－ＡｌＧａＮバックバリア領域１１の上方にＭＩＳ構造１０を構成する金属層９が形成される。
なお、この工程を、ソース電極５とドレイン電極６の間の半導体積層構造３上にショットキーゲート電極７を形成する工程という。また、この工程を、絶縁膜８上に金属層９を積層させてショットキーゲート電極７とドレイン電極６の間にＭＩＳ構造１０を形成する工程という。
このようにして、本実施形態にかかるＧａＮ－ＨＥＭＴを製造することができる。
このようにして、本実施形態にかかるＧａＮ－ＨＥＭＴを製造することができる。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法は、オフリーク電流の増加、相互コンダクタンスの低下及びオン抵抗の増加を抑制することができるという効果を有する。
特に、上述のように、ＧａＮ－ＨＥＭＴにおいて、バックバリア領域１１を必要最低限の場所（ＭＩＳ構造１０を構成する金属層９の直下）にのみ配置することによって、低いオン抵抗、良好なピンチオフ性能、高い相互コンダクタンスを満たすＧａＮ－ＨＥＭＴデバイスの実現が可能となる。このトランジスタは、例えば高周波増幅器やスイッチング半導体素子に用いることができる。
特に、上述のように、ＧａＮ－ＨＥＭＴにおいて、バックバリア領域１１を必要最低限の場所（ＭＩＳ構造１０を構成する金属層９の直下）にのみ配置することによって、低いオン抵抗、良好なピンチオフ性能、高い相互コンダクタンスを満たすＧａＮ－ＨＥＭＴデバイスの実現が可能となる。このトランジスタは、例えば高周波増幅器やスイッチング半導体素子に用いることができる。
なお、上述の実施形態の半導体積層構造３は一例であり、他の半導体積層構造であっても良い。例えば、電界効果トランジスタを構成しうる半導体積層構造であれば良い。なお、半導体積層構造３を半導体エピタキシャル構造ともいう。
また、例えば、上述の実施形態では、ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＡｓ基板などの半導体基板等の他の基板を用いても良い。また、上述の実施形態では、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の導電性の基板を用いても良い。
また、例えば、上述の実施形態では、ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＡｓ基板などの半導体基板等の他の基板を用いても良い。また、上述の実施形態では、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の導電性の基板を用いても良い。
また、例えば、上述の実施形態のソース電極５、ドレイン電極６及びショットキーゲート電極７の層構造は一例であり、他の層構造であっても良い。例えば、上述の実施形態のソース電極５、ドレイン電極６及びショットキーゲート電極７の層構造は、単層であっても良いし、多層であっても良い。また、上述の実施形態のソース電極５、ドレイン電極６及びショットキーゲート電極７の形成方法についても、一例にすぎず、他のいかなる方法によって形成しても良い。
［第３実施形態］
次に、第３実施形態にかかる化合物半導体装置及びその製造方法について、図５、図６を参照しながら説明する。
［第３実施形態］
次に、第３実施形態にかかる化合物半導体装置及びその製造方法について、図５、図６を参照しながら説明する。
本実施形態にかかる化合物半導体装置は、上述の第１実施形態（図１参照）のものに対し、図５に示すように、バックバリア領域を構成する材料が異なる。
つまり、本ＧａＮ－ＨＥＭＴは、図５に示すように、バックバリア領域１１がｉ－ＩｎＧａＮ（ＩｎＧａＮ）からなる。つまり、本ＧａＮ－ＨＥＭＴは、ｉ－ＩｎＧａＮバックバリア領域（ＩｎＧａＮバックバリア領域）１１を備える。
つまり、本ＧａＮ－ＨＥＭＴは、図５に示すように、バックバリア領域１１がｉ－ＩｎＧａＮ（ＩｎＧａＮ）からなる。つまり、本ＧａＮ－ＨＥＭＴは、ｉ－ＩｎＧａＮバックバリア領域（ＩｎＧａＮバックバリア領域）１１を備える。
なお、図５ではバッファ層１２を備える場合を例示しているが、バッファ層１２を備えないものとしても良い。
なお、その他の構成及び製造方法については、上述の第１実施形態の場合と同様である。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法は、オフリーク電流の増加、相互コンダクタンスの低下及びオン抵抗の増加を抑制することができるという効果を有する。
なお、その他の構成及び製造方法については、上述の第１実施形態の場合と同様である。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法は、オフリーク電流の増加、相互コンダクタンスの低下及びオン抵抗の増加を抑制することができるという効果を有する。
特に、上述のように、ＧａＮ－ＨＥＭＴにおいて、バックバリア領域１１を必要最低限の場所（ＭＩＳ構造１０を構成する金属層９の直下）にのみ配置することによって、低いオン抵抗、良好なピンチオフ性能、高い相互コンダクタンスを満たすＧａＮ－ＨＥＭＴデバイスの実現が可能となる。このトランジスタは、例えば高周波増幅器やスイッチング半導体素子に用いることができる。
なお、上述の第１実施形態や本実施形態では、電子走行層（キャリア走行層）２がＧａＮ（ｉ－ＧａＮ）からなり、バックバリア領域１１がＡｌＧａＮ（ｉ－ＡｌＧａＮ）又はＩｎＧａＮ（ｉ－ＩｎＧａＮ）からなるものとしているが、これに限られるものではない。
例えば、電子走行層（キャリア走行層）２がＧａＮからなり、バックバリア領域１１が、ＡｌＧａＮ（ｉ－ＡｌＧａＮ）、ＩｎＧａＮ（ｉ－ＩｎＧａＮ）、ＡｌＮ（ｉ－ＡｌＮ）、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなるものとすれば良い。例えば、図６に示すように、バックバリア領域１１が、ｐ－ＧａＮからなるものとしても良い。つまり、ｐ－ＧａＮバックバリア領域１１を備えるものとしても良い。
例えば、電子走行層（キャリア走行層）２がＧａＮからなり、バックバリア領域１１が、ＡｌＧａＮ（ｉ－ＡｌＧａＮ）、ＩｎＧａＮ（ｉ－ＩｎＧａＮ）、ＡｌＮ（ｉ－ＡｌＮ）、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなるものとすれば良い。例えば、図６に示すように、バックバリア領域１１が、ｐ－ＧａＮからなるものとしても良い。つまり、ｐ－ＧａＮバックバリア領域１１を備えるものとしても良い。
また、例えば、電子走行層（キャリア走行層）２がＩｎＧａＮ（ｉ－ＩｎＧａＮ）からなり、バックバリア領域１１が、ＡｌＧａＮ（ｉ－ＡｌＧａＮ）、ＧａＮ（ｉ－ＧａＮ）、ＡｌＮ（ｉ－ＡｌＮ）、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなるものとしても良い。
また、本実施形態は、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、上述の第２実施形態の構成において、本実施形態及びその変形例のように、バックバリア領域１１を構成する材料を変えても良い。
また、本実施形態は、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、上述の第２実施形態の構成において、本実施形態及びその変形例のように、バックバリア領域１１を構成する材料を変えても良い。
なお、上述の実施形態及びその変形例の半導体積層構造３は一例であり、他の半導体積層構造であっても良い。例えば、電界効果トランジスタを構成しうる半導体積層構造であれば良い。なお、半導体積層構造３を半導体エピタキシャル構造ともいう。
また、例えば、上述の実施形態及びその変形例では、ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＡｓ基板などの半導体基板等の他の基板を用いても良い。また、上述の実施形態及びその変形例では、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の導電性の基板を用いても良い。
また、例えば、上述の実施形態及びその変形例では、ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＡｓ基板などの半導体基板等の他の基板を用いても良い。また、上述の実施形態及びその変形例では、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の導電性の基板を用いても良い。
また、例えば、上述の実施形態のソース電極５、ドレイン電極６、ショットキーゲート電極７及び金属層９の層構造は一例であり、他の層構造であっても良い。例えば、上述の実施形態のソース電極５、ドレイン電極６、ショットキーゲート電極７及び金属層（ＭＩＳ構造のゲート電極）９の層構造は、単層であっても良いし、多層であっても良い。また、上述の実施形態のソース電極５、ドレイン電極６、ショットキーゲート電極７及び金属層（ＭＩＳ構造のゲート電極）９の形成方法についても、一例にすぎず、他のいかなる方法によって形成しても良い。
［第４実施形態］
次に、第４実施形態にかかる化合物半導体装置及びその製造方法について、図７、図８を参照しながら説明する。
［第４実施形態］
次に、第４実施形態にかかる化合物半導体装置及びその製造方法について、図７、図８を参照しながら説明する。
本実施形態にかかる化合物半導体装置は、上述の第１実施形態（図１参照）のものに対し、半導体積層構造の構成、電子走行層（キャリア走行層）を構成する材料が異なる。
つまり、本化合物半導体装置は、ＩｎＧａＮ－ＨＥＭＴであり、図７に示すように、ｉ－ＧａＮバッファ層１２、ｉ－ＩｎＧａＮ電子走行層（キャリア走行層）２、ｉ－ＡｌＧａＮ電子供給層（キャリア供給層）４を含む半導体積層構造３を備え、ｉ－ＧａＮバッファ層１２内にｉ－ＡｌＧａＮバックバリア領域１１が埋め込まれている。
つまり、本化合物半導体装置は、ＩｎＧａＮ－ＨＥＭＴであり、図７に示すように、ｉ－ＧａＮバッファ層１２、ｉ－ＩｎＧａＮ電子走行層（キャリア走行層）２、ｉ－ＡｌＧａＮ電子供給層（キャリア供給層）４を含む半導体積層構造３を備え、ｉ－ＧａＮバッファ層１２内にｉ－ＡｌＧａＮバックバリア領域１１が埋め込まれている。
このように、本ＩｎＧａＮ－ＨＥＭＴでは、キャリア走行層２が、ＩｎＧａＮ（ｉ－ＩｎＧａＮ）からなり、キャリア走行層２の下側にＧａＮ層（ｉ－ＧａＮ層）１２を備え、バックバリア領域１１は、ＧａＮ層１２内に埋め込まれており、ＡｌＧａＮ（ｉ－ＡｌＧａＮ）からなる。
この場合、本化合物半導体装置の製造方法の半導体積層構造を形成する工程において、ｉ－ＩｎＧａＮ電子走行層（キャリア走行層）２の下側にｉ－ＧａＮバッファ層（ＧａＮ層）１２を形成するとともに、ｉ－ＧａＮバッファ層１２内に埋め込まれるようにバックバリア領域１１を形成し、バックバリア領域１１を、ＡｌＧａＮからなるものとすれば良い。
この場合、本化合物半導体装置の製造方法の半導体積層構造を形成する工程において、ｉ－ＩｎＧａＮ電子走行層（キャリア走行層）２の下側にｉ－ＧａＮバッファ層（ＧａＮ層）１２を形成するとともに、ｉ－ＧａＮバッファ層１２内に埋め込まれるようにバックバリア領域１１を形成し、バックバリア領域１１を、ＡｌＧａＮからなるものとすれば良い。
つまり、まず、図８（Ａ）に示すように、上述の第１実施形態の場合と同様に、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ－ＧａＮバッファ層１２の下側部分１２Ａ、バックバリア領域１１となるｉ－ＡｌＧａＮ層１１Ｘを順次堆積させる。
次に、図８（Ｂ）に示すように、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィを用いて、バックバリア領域形成予定領域（ＭＩＳ構造形成予定領域の下方の領域）にレジストを残し、例えば塩素系ガスを用いたドライエッチングによって、ｉ－ＡｌＧａＮ層１１Ｘを除去する。
次に、図８（Ｂ）に示すように、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィを用いて、バックバリア領域形成予定領域（ＭＩＳ構造形成予定領域の下方の領域）にレジストを残し、例えば塩素系ガスを用いたドライエッチングによって、ｉ－ＡｌＧａＮ層１１Ｘを除去する。
これにより、ｉ－ＡｌＧａＮバックバリア領域１１が形成される。
次に、図８（Ｃ）に示すように、再び、ＭＯＶＰＥ法を用いて、ｉ－ＧａＮバッファ層１２の上側部分１２Ｂ、ｉ－ＩｎＧａＮ電子走行層２、ｉ－ＡｌＧａＮ電子供給層４（例えば厚さ約２０ｎｍ）を順次堆積させる。
これにより、ｉ－ＧａＮバッファ層１２でｉ－ＡｌＧａＮバックバリア領域１１が埋め込まれて、内部にｉ－ＡｌＧａＮバックバリア領域１１を有するｉ－ＧａＮバッファ層１２が形成され、その上に、ｉ－ＩｎＧａＮ電子走行層２、ｉ－ＡｌＧａＮ電子供給層４が積層されて、半導体積層構造３が形成される。
次に、図８（Ｃ）に示すように、再び、ＭＯＶＰＥ法を用いて、ｉ－ＧａＮバッファ層１２の上側部分１２Ｂ、ｉ－ＩｎＧａＮ電子走行層２、ｉ－ＡｌＧａＮ電子供給層４（例えば厚さ約２０ｎｍ）を順次堆積させる。
これにより、ｉ－ＧａＮバッファ層１２でｉ－ＡｌＧａＮバックバリア領域１１が埋め込まれて、内部にｉ－ＡｌＧａＮバックバリア領域１１を有するｉ－ＧａＮバッファ層１２が形成され、その上に、ｉ－ＩｎＧａＮ電子走行層２、ｉ－ＡｌＧａＮ電子供給層４が積層されて、半導体積層構造３が形成される。
また、伝導帯の底のエネルギーがｉ－ＧａＮ電子走行層（キャリア走行層）２に沿う方向の両側に隣接する領域よりも高くなっているｉ－ＡｌＧａＮバックバリア領域１１が形成される。
なお、ここまでの工程を、キャリア走行層２を含む半導体積層構造３を形成する工程という。
なお、ここまでの工程を、キャリア走行層２を含む半導体積層構造３を形成する工程という。
次に、図示していないが、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィを用いて、素子間分離領域に開口部を設け、例えば塩素系ガスを用いたドライエッチング又はイオン注入法によって、素子間分離を行なう。
次に、図８（Ｄ）に示すように、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィ及び蒸着・リフトオフの技術を用いて、ソース電極・ドレイン電極形成予定領域のそれぞれのｉ－ＡｌＧａＮ電子供給層４上に、例えばＴｉ（約２０ｎｍ）／Ａｌ（約２００ｎｍ）からなるソース電極５及びドレイン電極６を形成する。
次に、図８（Ｄ）に示すように、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィ及び蒸着・リフトオフの技術を用いて、ソース電極・ドレイン電極形成予定領域のそれぞれのｉ－ＡｌＧａＮ電子供給層４上に、例えばＴｉ（約２０ｎｍ）／Ａｌ（約２００ｎｍ）からなるソース電極５及びドレイン電極６を形成する。
そして、例えば窒素雰囲気中にて約４００℃から約１０００℃の間、例えば約５５０℃で熱処理を行なって、ソース電極５及びドレイン電極６のオーミック特性を確立する。
なお、この工程を、半導体積層構造３上にソース電極５及びドレイン電極６を形成する工程という。
次に、図８（Ｄ）に示すように、上述の第１実施形態の場合と同様に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、全面にＳｉＮを約２ｎｍから約１０００ｎｍの間、例えば約１００ｎｍ堆積させてＳｉＮ膜（絶縁膜）８を形成する。
なお、この工程を、半導体積層構造３上にソース電極５及びドレイン電極６を形成する工程という。
次に、図８（Ｄ）に示すように、上述の第１実施形態の場合と同様に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、全面にＳｉＮを約２ｎｍから約１０００ｎｍの間、例えば約１００ｎｍ堆積させてＳｉＮ膜（絶縁膜）８を形成する。
これにより、半導体積層構造３の表面（ここでは、ｉ－ＡｌＧａＮ電子供給層４の表面）が覆われるように絶縁膜８としてのＳｉＮ膜が形成される。
なお、この工程を、半導体積層構造３上に絶縁膜８を形成する工程という。
次に、図８（Ｄ）に示すように、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィを用いて、ショットキーゲート電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成し、例えば弗素系ガスを用いたドライエッチングによって、ショットキーゲート電極形成予定領域のＳｉＮ膜８を除去する。
なお、この工程を、半導体積層構造３上に絶縁膜８を形成する工程という。
次に、図８（Ｄ）に示すように、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィを用いて、ショットキーゲート電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成し、例えば弗素系ガスを用いたドライエッチングによって、ショットキーゲート電極形成予定領域のＳｉＮ膜８を除去する。
次に、図８（Ｄ）に示すように、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィ及び蒸着・リフトオフの技術を用いて、ショットキーゲート電極形成予定領域の半導体積層構造３上（ここではｉ－ＡｌＧａＮ電子供給層４上）、及び、ＭＩＳ構造１０を構成する金属層９の形成予定領域の絶縁膜８上（ここではＳｉＮ膜上）に、例えばＮｉ（約３０ｎｍ）／Ａｕ（約４００ｎｍ）からなるショットキーゲート電極７及びＭＩＳ構造１０を構成する金属層９を形成する。これにより、ｉ－ＡｌＧａＮバックバリア領域１１の上方にＭＩＳ構造１０が形成される。
この場合、半導体積層構造３（ここではｉ－ＡｌＧａＮ電子供給層４）及び絶縁膜８（ＳｉＮ膜）に近い側にＮｉが位置するようにする。また、ショットキーゲート電極７を形成する工程とＭＩＳ構造１０を形成する工程は同一工程で行なわれる。
なお、この工程を、ソース電極５とドレイン電極６の間の半導体積層構造３上にショットキーゲート電極７を形成する工程という。また、この工程を、絶縁膜８上に金属層９を積層させてショットキーゲート電極７とドレイン電極６の間にＭＩＳ構造１０を形成する工程という。
なお、この工程を、ソース電極５とドレイン電極６の間の半導体積層構造３上にショットキーゲート電極７を形成する工程という。また、この工程を、絶縁膜８上に金属層９を積層させてショットキーゲート電極７とドレイン電極６の間にＭＩＳ構造１０を形成する工程という。
このようにして、本実施形態にかかるＧａＮ－ＨＥＭＴを製造することができる。
なお、その他の構成及び製造方法については、上述の第１実施形態の場合と同様である。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法は、オフリーク電流の増加、相互コンダクタンスの低下及びオン抵抗の増加を抑制することができるという効果を有する。
なお、その他の構成及び製造方法については、上述の第１実施形態の場合と同様である。
したがって、本実施形態にかかる化合物半導体装置及びその製造方法は、オフリーク電流の増加、相互コンダクタンスの低下及びオン抵抗の増加を抑制することができるという効果を有する。
特に、上述のように、ＩｎＧａＮ－ＨＥＭＴにおいて、バックバリア領域１１を必要最低限の場所（ＭＩＳ構造１０を構成する金属層９の直下）にのみ配置することによって、低いオン抵抗、良好なピンチオフ性能、高い相互コンダクタンスを満たすＩｎＧａＮ－ＨＥＭＴデバイスの実現が可能となる。このトランジスタは、例えば高周波増幅器やスイッチング半導体素子に用いることができる。
なお、本実施形態では、バックバリア領域１１は、ＡｌＧａＮからなるものとしているが、これに限られるものではない。例えば、バックバリア領域１１は、ＡｌＧａＮ（ｉ－ＡｌＧａＮ）、ＡｌＮ（ｉ－ＡｌＮ）、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなるものとすれば良い。
つまり、キャリア走行層２が、ＩｎＧａＮ（ｉ－ＩｎＧａＮ）からなり、キャリア走行層２の下側にＧａＮ層（ｉ－ＧａＮ層）１２を備え、バックバリア領域１１が、ＧａＮ層１２内に埋め込まれており、ＡｌＧａＮ（ｉ－ＡｌＧａＮ）、ＡｌＮ（ｉ－ＡｌＮ）、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなるものとすれば良い。
つまり、キャリア走行層２が、ＩｎＧａＮ（ｉ－ＩｎＧａＮ）からなり、キャリア走行層２の下側にＧａＮ層（ｉ－ＧａＮ層）１２を備え、バックバリア領域１１が、ＧａＮ層１２内に埋め込まれており、ＡｌＧａＮ（ｉ－ＡｌＧａＮ）、ＡｌＮ（ｉ－ＡｌＮ）、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなるものとすれば良い。
なお、上述の実施形態及びその変形例の半導体積層構造３は一例であり、他の半導体積層構造であっても良い。例えば、電界効果トランジスタを構成しうる半導体積層構造であれば良い。なお、半導体積層構造３を半導体エピタキシャル構造ともいう。
また、例えば、上述の実施形態及びその変形例では、ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＡｓ基板などの半導体基板等の他の基板を用いても良い。また、上述の実施形態及びその変形例では、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の導電性の基板を用いても良い。
また、例えば、上述の実施形態及びその変形例では、ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＡｓ基板などの半導体基板等の他の基板を用いても良い。また、上述の実施形態及びその変形例では、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の導電性の基板を用いても良い。
また、例えば、上述の実施形態及びその変形例のソース電極５、ドレイン電極６及びゲート電極７の層構造は一例であり、他の層構造であっても良い。例えば、上述の実施形態及びその変形例のソース電極５、ドレイン電極６及びゲート電極７の層構造は、単層であっても良いし、多層であっても良い。また、上述の実施形態及びその変形例のソース電極５、ドレイン電極６及びゲート電極７の形成方法についても、一例にすぎず、他のいかなる方法によって形成しても良い。
［第５実施形態］
次に、第５実施形態にかかる化合物半導体装置及びその製造方法、電源装置について、図９、図１０を参照しながら説明する。
［第５実施形態］
次に、第５実施形態にかかる化合物半導体装置及びその製造方法、電源装置について、図９、図１０を参照しながら説明する。
本実施形態にかかる化合物半導体装置は、上述の各実施形態及び変形例のいずれかの化合物半導体装置（ＨＥＭＴ；ＧａＮ－ＨＥＭＴ又はＩｎＧａＮ－ＨＥＭＴ）を半導体チップとして備える半導体パッケージである。なお、半導体チップをＨＥＭＴチップ又はトランジスタチップともいう。
以下、ディスクリートパッケージを例に挙げて説明する。
以下、ディスクリートパッケージを例に挙げて説明する。
本化合物半導体装置は、図９に示すように、上述の各実施形態及び変形例のいずれかの半導体チップ３４を搭載するステージ３０と、ゲートリード３７と、ソースリード３９と、ドレインリード３８と、ボンディングワイヤ３６（ここではＡｌワイヤ）と、封止樹脂４０とを備える。なお、封止樹脂をモールド樹脂ともいう。
そして、ステージ３０上に搭載された半導体チップ３４のゲートパッド３１、ソースパッド３２及びドレインパッド３３は、それぞれ、ゲートリード３７、ソースリード３９及びドレインリード３８に、Ａｌワイヤ３６によって接続されており、これらが樹脂封止されている。
そして、ステージ３０上に搭載された半導体チップ３４のゲートパッド３１、ソースパッド３２及びドレインパッド３３は、それぞれ、ゲートリード３７、ソースリード３９及びドレインリード３８に、Ａｌワイヤ３６によって接続されており、これらが樹脂封止されている。
ここでは、半導体チップ３４の基板裏面がダイアタッチ剤３５（ここでははんだ）によって固定されたステージ３０は、ドレインリード３８と電気的に接続されている。なお、これに限られるものではなく、ステージ３０がソースリード３９と電気的に接続されるようにしても良い。
次に、本実施形態にかかる化合物半導体装置（ディスクリートパッケージ）の製造方法について説明する。
次に、本実施形態にかかる化合物半導体装置（ディスクリートパッケージ）の製造方法について説明する。
まず、上述の各実施形態及び変形例のいずれかの半導体チップ３４（ＨＥＭＴ）を、例えばダイアタッチ剤３５（ここでははんだ）を用いてリードフレームのステージ３０上に固定する。
次に、例えばＡｌワイヤ３６を用いたボンディングによって、半導体チップ３４のゲートパッド３１をゲートリード３７に接続し、ドレインパッド３３をドレインリード３８に接続し、ソースパッド３２をソースリード３９に接続する。
次に、例えばＡｌワイヤ３６を用いたボンディングによって、半導体チップ３４のゲートパッド３１をゲートリード３７に接続し、ドレインパッド３３をドレインリード３８に接続し、ソースパッド３２をソースリード３９に接続する。
その後、例えばトランスファーモールド法によって樹脂封止を行なった後、リードフレームを切り離す。
このようにして、化合物半導体装置（ディスクリートパッケージ）を作製することができる。
なお、ここでは、半導体チップ３４の各パッド３１～３３を、ワイヤボンディングのためのボンディングパッドとして用いたディスクリートパッケージを例に挙げて説明しているが、これに限られるものではなく、他の半導体パッケージであっても良い。例えば、半導体チップの各パッドを、例えばフリップチップボンディングなどのワイヤレスボンディングのためのボンディングパッドとして用いた半導体パッケージであっても良い。また、ウエハレベルパッケージであっても良い。また、ディスクリートパッケージ以外の半導体パッケージであっても良い。
このようにして、化合物半導体装置（ディスクリートパッケージ）を作製することができる。
なお、ここでは、半導体チップ３４の各パッド３１～３３を、ワイヤボンディングのためのボンディングパッドとして用いたディスクリートパッケージを例に挙げて説明しているが、これに限られるものではなく、他の半導体パッケージであっても良い。例えば、半導体チップの各パッドを、例えばフリップチップボンディングなどのワイヤレスボンディングのためのボンディングパッドとして用いた半導体パッケージであっても良い。また、ウエハレベルパッケージであっても良い。また、ディスクリートパッケージ以外の半導体パッケージであっても良い。
次に、上述のＨＥＭＴを含む半導体パッケージを備える電源装置について、図１０を参照しながら説明する。
以下、サーバに用いられる電源装置に備えられるＰＦＣ（power factor correction）回路に、上述の半導体パッケージに含まれるＨＥＭＴを用いる場合を例に挙げて説明する。
以下、サーバに用いられる電源装置に備えられるＰＦＣ（power factor correction）回路に、上述の半導体パッケージに含まれるＨＥＭＴを用いる場合を例に挙げて説明する。
本ＰＦＣ回路は、図１０に示すように、ダイオードブリッジ５６と、チョークコイル５２と、第１コンデンサ５４と、上述の半導体パッケージに含まれるＨＥＭＴ５１と、ダイオード５３と、第２コンデンサ５５とを備える。
ここでは、本ＰＦＣ回路は、回路基板上に、ダイオードブリッジ５６、チョークコイル５２、第１コンデンサ５４、上述の半導体パッケージに含まれるトランジスタ５１、ダイオード５３、及び、第２コンデンサ５５が実装されて構成されている。
ここでは、本ＰＦＣ回路は、回路基板上に、ダイオードブリッジ５６、チョークコイル５２、第１コンデンサ５４、上述の半導体パッケージに含まれるトランジスタ５１、ダイオード５３、及び、第２コンデンサ５５が実装されて構成されている。
本実施形態では、上述の半導体パッケージのドレインリード３８、ソースリード３９及びゲートリード３７が、それぞれ、回路基板のドレインリード挿入部、ソースリード挿入部及びゲートリード挿入部に挿入され、例えばはんだなどによって固定されている。このようにして、回路基板に形成されたＰＦＣ回路に、上述の半導体パッケージに含まれるトランジスタ５１が接続されている。
そして、本ＰＦＣ回路では、ＨＥＭＴ５１のドレイン電極Ｄに、チョークコイル５２の一方の端子及びダイオード５３のアノード端子が接続されている。また、チョークコイル５２の他方の端子には第１コンデンサ５４の一方の端子が接続され、ダイオード５３のカソード端子には第２コンデンサ５５の一方の端子が接続されている。そして、第１コンデンサ５４の他方の端子、ＨＥＭＴ５１のソース電極Ｓ及び第２コンデンサ５５の他方の端子が接地されている。また、第１コンデンサ５４の両端子には、ダイオードブリッジ５６の一対の端子が接続されており、ダイオードブリッジ５６の他の一対の端子は、交流（ＡＣ）電圧が入力される入力端子に接続されている。また、第２コンデンサ５５の両端子は、直流（ＤＣ）電圧が出力される出力端子に接続されている。また、ＨＥＭＴ５１のゲート電極Ｇには、図示しないゲートドライバが接続されている。そして、本ＰＦＣ回路では、ゲートドライバによってＨＥＭＴ５１を駆動することで、入力端子から入力されたＡＣ電圧を、ＤＣ電圧に変換して、出力端子から出力するようになっている。
したがって、本実施形態にかかる電源装置によれば、信頼性の向上させることができるという利点がある。つまり、上述の各実施形態及び変形例のいずれかの化合物半導体装置（半導体チップ３４）を備えるため、信頼性の高い電源装置を構築することができるという利点がある。
なお、ここでは、上述の化合物半導体装置（ＨＥＭＴを含む半導体パッケージ）を、サーバに用いられる電源装置に備えられるＰＦＣ回路に用いる場合を例に挙げて説明しているが、これに限られるものではない。例えば、上述の化合物半導体装置（ＨＥＭＴを含む半導体パッケージ）を、サーバ以外のコンピュータなどの電子機器（電子装置）に用いても良い。また、上述の化合物半導体装置（半導体パッケージ）を、電源装置に備えられる他の回路（例えばＤＣ－ＤＣコンバータなど）に用いても良い。
［第６実施形態］
次に、第６実施形態にかかる高周波増幅器について、図１１を参照しながら説明する。
なお、ここでは、上述の化合物半導体装置（ＨＥＭＴを含む半導体パッケージ）を、サーバに用いられる電源装置に備えられるＰＦＣ回路に用いる場合を例に挙げて説明しているが、これに限られるものではない。例えば、上述の化合物半導体装置（ＨＥＭＴを含む半導体パッケージ）を、サーバ以外のコンピュータなどの電子機器（電子装置）に用いても良い。また、上述の化合物半導体装置（半導体パッケージ）を、電源装置に備えられる他の回路（例えばＤＣ－ＤＣコンバータなど）に用いても良い。
［第６実施形態］
次に、第６実施形態にかかる高周波増幅器について、図１１を参照しながら説明する。
本実施形態にかかる高周波増幅器は、上述の各実施形態及び変形例の化合物半導体装置のいずれかを備える高周波増幅器（高出力増幅器）である。
本高周波増幅器は、図１１に示すように、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。なお、パワーアンプを、単にアンプともいう。
本高周波増幅器は、図１１に示すように、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。なお、パワーアンプを、単にアンプともいう。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。
ミキサー４２ａ，４２ｂは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。
パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、上述の各実施形態及び変形例のいずれかの化合物半導体装置、即ち、ＨＥＭＴを含む半導体チップを備える。なお、半導体チップをＨＥＭＴチップ又はトランジスタチップともいう。
ミキサー４２ａ，４２ｂは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。
パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、上述の各実施形態及び変形例のいずれかの化合物半導体装置、即ち、ＨＥＭＴを含む半導体チップを備える。なお、半導体チップをＨＥＭＴチップ又はトランジスタチップともいう。
なお、図１１では、例えばスイッチの切り替えによって、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成となっている。
したがって、本実施形態にかかる高周波増幅器によれば、上述の各実施形態及び変形例にかかる化合物半導体装置を、パワーアンプ４３に適用しているため、信頼性の高い高周波増幅器を実現することができるという利点がある。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
したがって、本実施形態にかかる高周波増幅器によれば、上述の各実施形態及び変形例にかかる化合物半導体装置を、パワーアンプ４３に適用しているため、信頼性の高い高周波増幅器を実現することができるという利点がある。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
キャリア走行層を含む半導体積層構造と、
前記半導体積層構造上に設けられたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記半導体積層構造上に設けられたショットキーゲート電極と、
前記ショットキーゲート電極と前記ドレイン電極の間の前記半導体積層構造上に絶縁膜、金属層を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造と、
前記ＭＩＳ構造を構成する前記金属層の下方に設けられ、伝導帯の底のエネルギーが前記キャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域とを備えることを特徴とする化合物半導体装置。
（付記１）
キャリア走行層を含む半導体積層構造と、
前記半導体積層構造上に設けられたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記半導体積層構造上に設けられたショットキーゲート電極と、
前記ショットキーゲート電極と前記ドレイン電極の間の前記半導体積層構造上に絶縁膜、金属層を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造と、
前記ＭＩＳ構造を構成する前記金属層の下方に設けられ、伝導帯の底のエネルギーが前記キャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域とを備えることを特徴とする化合物半導体装置。
（付記２）
前記バックバリア領域は、前記キャリア走行層内に埋め込まれていることを特徴とする、付記１に記載の化合物半導体装置。
（付記３）
前記キャリア走行層は、ＧａＮからなり、
前記バックバリア領域は、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、付記１又は２に記載の化合物半導体装置。
前記バックバリア領域は、前記キャリア走行層内に埋め込まれていることを特徴とする、付記１に記載の化合物半導体装置。
（付記３）
前記キャリア走行層は、ＧａＮからなり、
前記バックバリア領域は、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、付記１又は２に記載の化合物半導体装置。
（付記４）
前記キャリア走行層は、ＩｎＧａＮからなり、
前記バックバリア領域は、ＡｌＧａＮ、ＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、付記１又は２に記載の化合物半導体装置。
前記キャリア走行層は、ＩｎＧａＮからなり、
前記バックバリア領域は、ＡｌＧａＮ、ＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、付記１又は２に記載の化合物半導体装置。
（付記５）
前記キャリア走行層は、ＩｎＧａＮからなり、
前記キャリア走行層の下側にＧａＮ層を備え、
前記バックバリア領域は、前記ＧａＮ層内に埋め込まれており、ＡｌＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、付記１に記載の化合物半導体装置。
前記キャリア走行層は、ＩｎＧａＮからなり、
前記キャリア走行層の下側にＧａＮ層を備え、
前記バックバリア領域は、前記ＧａＮ層内に埋め込まれており、ＡｌＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、付記１に記載の化合物半導体装置。
（付記６）
前記ショットキーゲート電極と前記金属層は電気的に接続されていることを特徴とする、付記１～５のいずれか１項に記載の化合物半導体装置。
（付記７）
前記ショットキーゲート電極と前記金属層は一体となっていることを特徴とする、付記１～５のいずれか１項に記載の化合物半導体装置。
前記ショットキーゲート電極と前記金属層は電気的に接続されていることを特徴とする、付記１～５のいずれか１項に記載の化合物半導体装置。
（付記７）
前記ショットキーゲート電極と前記金属層は一体となっていることを特徴とする、付記１～５のいずれか１項に記載の化合物半導体装置。
（付記８）
トランジスタを備え、
前記トランジスタは、
キャリア走行層を含む半導体積層構造と、
前記半導体積層構造上に設けられたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記半導体積層構造上に設けられたショットキーゲート電極と、
前記ショットキーゲート電極と前記ドレイン電極の間の前記半導体積層構造上に絶縁膜、金属層を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造と、
前記ＭＩＳ構造を構成する前記金属層の下方に設けられ、伝導帯の底のエネルギーが前記キャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域とを備えることを特徴とする電源装置。
トランジスタを備え、
前記トランジスタは、
キャリア走行層を含む半導体積層構造と、
前記半導体積層構造上に設けられたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記半導体積層構造上に設けられたショットキーゲート電極と、
前記ショットキーゲート電極と前記ドレイン電極の間の前記半導体積層構造上に絶縁膜、金属層を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造と、
前記ＭＩＳ構造を構成する前記金属層の下方に設けられ、伝導帯の底のエネルギーが前記キャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域とを備えることを特徴とする電源装置。
（付記９）
入力信号を増幅するアンプを備え、
前記アンプは、トランジスタを含み、
前記トランジスタは、
キャリア走行層を含む半導体積層構造と、
前記半導体積層構造上に設けられたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記半導体積層構造上に設けられたショットキーゲート電極と、
前記ショットキーゲート電極と前記ドレイン電極の間の前記半導体積層構造上に絶縁膜、金属層を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造と、
前記ＭＩＳ構造を構成する前記金属層の下方に設けられ、伝導帯の底のエネルギーが前記キャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域とを備えることを特徴とする高周波増幅器。
入力信号を増幅するアンプを備え、
前記アンプは、トランジスタを含み、
前記トランジスタは、
キャリア走行層を含む半導体積層構造と、
前記半導体積層構造上に設けられたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記半導体積層構造上に設けられたショットキーゲート電極と、
前記ショットキーゲート電極と前記ドレイン電極の間の前記半導体積層構造上に絶縁膜、金属層を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造と、
前記ＭＩＳ構造を構成する前記金属層の下方に設けられ、伝導帯の底のエネルギーが前記キャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域とを備えることを特徴とする高周波増幅器。
（付記１０）
キャリア走行層を含む半導体積層構造を形成する工程と、
前記半導体積層構造上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極の間の前記半導体積層構造上にショットキーゲート電極を形成する工程と、
前記半導体積層構造上に絶縁膜を形成する工程と、
前記絶縁膜上に金属層を積層させて前記ショットキーゲート電極と前記ドレイン電極の間にＭＩＳ（Metal-Insulator-Semiconductor）構造を形成する工程とを含み、
前記半導体積層構造を形成する工程において、伝導帯の底のエネルギーが前記キャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域を形成し、
前記ＭＩＳ構造を形成する工程において、前記バックバリア領域の上方に、前記ＭＩＳ構造を構成する前記金属層を形成することを特徴とする化合物半導体装置の製造方法。
キャリア走行層を含む半導体積層構造を形成する工程と、
前記半導体積層構造上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極の間の前記半導体積層構造上にショットキーゲート電極を形成する工程と、
前記半導体積層構造上に絶縁膜を形成する工程と、
前記絶縁膜上に金属層を積層させて前記ショットキーゲート電極と前記ドレイン電極の間にＭＩＳ（Metal-Insulator-Semiconductor）構造を形成する工程とを含み、
前記半導体積層構造を形成する工程において、伝導帯の底のエネルギーが前記キャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域を形成し、
前記ＭＩＳ構造を形成する工程において、前記バックバリア領域の上方に、前記ＭＩＳ構造を構成する前記金属層を形成することを特徴とする化合物半導体装置の製造方法。
（付記１１）
前記ショットキーゲート電極を形成する工程と前記ＭＩＳ構造を形成する工程を同一工程で行なうことを特徴とする、付記１０に記載の化合物半導体装置の製造方法。
（付記１２）
前記ショットキーゲート電極と前記金属層を一体形成することを特徴とする、付記１１に記載の化合物半導体装置の製造方法。
前記ショットキーゲート電極を形成する工程と前記ＭＩＳ構造を形成する工程を同一工程で行なうことを特徴とする、付記１０に記載の化合物半導体装置の製造方法。
（付記１２）
前記ショットキーゲート電極と前記金属層を一体形成することを特徴とする、付記１１に記載の化合物半導体装置の製造方法。
（付記１３）
前記半導体積層構造を形成する工程において、前記キャリア走行層内に埋め込まれるように前記バックバリア領域を形成することを特徴とする、付記１０～１２のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１４）
前記キャリア走行層は、ＧａＮからなり、
前記バックバリア領域は、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、付記１０～１３のいずれか１項に記載の化合物半導体装置の製造方法。
前記半導体積層構造を形成する工程において、前記キャリア走行層内に埋め込まれるように前記バックバリア領域を形成することを特徴とする、付記１０～１２のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１４）
前記キャリア走行層は、ＧａＮからなり、
前記バックバリア領域は、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、付記１０～１３のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１５）
前記キャリア走行層は、ＩｎＧａＮからなり、
前記バックバリア領域は、ＡｌＧａＮ、ＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、付記１０～１３のいずれか１項に記載の化合物半導体装置の製造方法。
前記キャリア走行層は、ＩｎＧａＮからなり、
前記バックバリア領域は、ＡｌＧａＮ、ＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、付記１０～１３のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１６）
前記キャリア走行層は、ＩｎＧａＮからなり、
前記半導体積層構造を形成する工程において、前記キャリア走行層の下側にＧａＮ層を形成するとともに、前記ＧａＮ層内に埋め込まれるように前記バックバリア領域を形成し、
前記バックバリア領域は、ＡｌＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、付記１０～１２のいずれか１項に記載の化合物半導体装置の製造方法。
前記キャリア走行層は、ＩｎＧａＮからなり、
前記半導体積層構造を形成する工程において、前記キャリア走行層の下側にＧａＮ層を形成するとともに、前記ＧａＮ層内に埋め込まれるように前記バックバリア領域を形成し、
前記バックバリア領域は、ＡｌＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、付記１０～１２のいずれか１項に記載の化合物半導体装置の製造方法。
１ 基板（半絶縁性ＳｉＣ基板）
２ 電子走行層（キャリア走行層；ｉ－ＧａＮ電子走行層；ｉ－ＩｎＧａＮ電子走行層）
３ 半導体積層構造
４ 電子供給層（キャリア供給層；ｉ－ＡｌＧａＮ電子供給層）
５ ソース電極
６ ドレイン電極
７ ショットキーゲート電極
７Ｘ ショットキーゲート電極のドレイン電極側の部分
８ 絶縁膜（ＳｉＮ膜）
９ 金属層
１０ ＭＩＳ構造
１１ バックバリア領域（ｉ－ＡｌＧａＮバックバリア領域；ｉ－ＩｎＧａＮバックバリア領域；ｐ－ＧａＮバックバリア領域）
１１Ｘ ｉ－ＡｌＧａＮ層
１２ バッファ層（ｉ－ＧａＮバッファ層）
１２Ａ ｉ－ＧａＮバッファ層の下側部分
１２Ｂ ｉ－ＧａＮバッファ層の上側部分
３０ ステージ
３１ ゲートパッド
３２ ソースパッド
３３ ドレインパッド
３４ 半導体チップ
３５ ダイアタッチ剤
３６ ボンディングワイヤ
３７ ゲートリード
３８ ドレインリード
３９ ソースリード
４０ 封止樹脂
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
５１ ＨＥＭＴ
５２ チョークコイル
５３ ダイオード
５４ 第１コンデンサ
５５ 第２コンデンサ
５６ ダイオードブリッジ
２ 電子走行層（キャリア走行層；ｉ－ＧａＮ電子走行層；ｉ－ＩｎＧａＮ電子走行層）
３ 半導体積層構造
４ 電子供給層（キャリア供給層；ｉ－ＡｌＧａＮ電子供給層）
５ ソース電極
６ ドレイン電極
７ ショットキーゲート電極
７Ｘ ショットキーゲート電極のドレイン電極側の部分
８ 絶縁膜（ＳｉＮ膜）
９ 金属層
１０ ＭＩＳ構造
１１ バックバリア領域（ｉ－ＡｌＧａＮバックバリア領域；ｉ－ＩｎＧａＮバックバリア領域；ｐ－ＧａＮバックバリア領域）
１１Ｘ ｉ－ＡｌＧａＮ層
１２ バッファ層（ｉ－ＧａＮバッファ層）
１２Ａ ｉ－ＧａＮバッファ層の下側部分
１２Ｂ ｉ－ＧａＮバッファ層の上側部分
３０ ステージ
３１ ゲートパッド
３２ ソースパッド
３３ ドレインパッド
３４ 半導体チップ
３５ ダイアタッチ剤
３６ ボンディングワイヤ
３７ ゲートリード
３８ ドレインリード
３９ ソースリード
４０ 封止樹脂
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
５１ ＨＥＭＴ
５２ チョークコイル
５３ ダイオード
５４ 第１コンデンサ
５５ 第２コンデンサ
５６ ダイオードブリッジ
Claims (10)
- キャリア走行層を含む半導体積層構造と、
前記半導体積層構造上に設けられたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記半導体積層構造上に設けられたショットキーゲート電極と、
前記ショットキーゲート電極と前記ドレイン電極の間の前記半導体積層構造上に絶縁膜、金属層を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造と、
前記ＭＩＳ構造を構成する前記金属層の直下にその全体が収まるように設けられ、伝導帯の底のエネルギーが前記キャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域とを備えることを特徴とする化合物半導体装置。 - 前記バックバリア領域は、前記キャリア走行層内に埋め込まれていることを特徴とする、請求項１に記載の化合物半導体装置。
- 前記キャリア走行層は、ＧａＮからなり、
前記バックバリア領域は、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、請求項１又は２に記載の化合物半導体装置。 - 前記キャリア走行層は、ＩｎＧａＮからなり、
前記バックバリア領域は、ＡｌＧａＮ、ＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、請求項１又は２に記載の化合物半導体装置。 - 前記キャリア走行層は、ＩｎＧａＮからなり、
前記キャリア走行層の下側にＧａＮ層を備え、
前記バックバリア領域は、前記ＧａＮ層内に埋め込まれており、ＡｌＧａＮ、ＡｌＮ、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ又はこれらの積層構造からなることを特徴とする、請求項１に記載の化合物半導体装置。 - 前記ショットキーゲート電極と前記金属層は電気的に接続されていることを特徴とする、請求項１～５のいずれか１項に記載の化合物半導体装置。
- 前記ショットキーゲート電極と前記金属層は一体となっていることを特徴とする、請求項１～５のいずれか１項に記載の化合物半導体装置。
- トランジスタを備え、
前記トランジスタは、
キャリア走行層を含む半導体積層構造と、
前記半導体積層構造上に設けられたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記半導体積層構造上に設けられたショットキーゲート電極と、
前記ショットキーゲート電極と前記ドレイン電極の間の前記半導体積層構造上に絶縁膜、金属層を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造と、
前記ＭＩＳ構造を構成する前記金属層の直下にその全体が収まるように設けられ、伝導帯の底のエネルギーが前記キャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域とを備えることを特徴とする電源装置。 - 入力信号を増幅するアンプを備え、
前記アンプは、トランジスタを含み、
前記トランジスタは、
キャリア走行層を含む半導体積層構造と、
前記半導体積層構造上に設けられたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記半導体積層構造上に設けられたショットキーゲート電極と、
前記ショットキーゲート電極と前記ドレイン電極の間の前記半導体積層構造上に絶縁膜、金属層を積層させてなるＭＩＳ（Metal-Insulator-Semiconductor）構造と、
前記ＭＩＳ構造を構成する前記金属層の直下にその全体が収まるように設けられ、伝導帯の底のエネルギーが前記キャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域とを備えることを特徴とする高周波増幅器。 - キャリア走行層を含む半導体積層構造を形成する工程と、
前記半導体積層構造上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極の間の前記半導体積層構造上にショットキーゲート電極を形成する工程と、
前記半導体積層構造上に絶縁膜を形成する工程と、
前記絶縁膜上に金属層を積層させて前記ショットキーゲート電極と前記ドレイン電極の間にＭＩＳ（Metal-Insulator-Semiconductor）構造を形成する工程とを含み、
前記半導体積層構造を形成する工程において、伝導帯の底のエネルギーが前記キャリア走行層に沿う方向の両側に隣接する領域よりも高くなっているバックバリア領域を形成し、
前記ＭＩＳ構造を形成する工程において、前記バックバリア領域の全体が前記ＭＩＳ構造を構成する前記金属層の直下に収まるように、前記ＭＩＳ構造を構成する前記金属層を形成することを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017218261A JP6996241B2 (ja) | 2017-11-13 | 2017-11-13 | 化合物半導体装置及びその製造方法、電源装置、高周波増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017218261A JP6996241B2 (ja) | 2017-11-13 | 2017-11-13 | 化合物半導体装置及びその製造方法、電源装置、高周波増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019091757A JP2019091757A (ja) | 2019-06-13 |
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Family
ID=66836641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017218261A Active JP6996241B2 (ja) | 2017-11-13 | 2017-11-13 | 化合物半導体装置及びその製造方法、電源装置、高周波増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6996241B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11430882B2 (en) | 2016-06-24 | 2022-08-30 | Wolfspeed, Inc. | Gallium nitride high-electron mobility transistors with p-type layers and process for making the same |
| US10892356B2 (en) | 2016-06-24 | 2021-01-12 | Cree, Inc. | Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same |
| KR20210119511A (ko) * | 2019-01-28 | 2021-10-05 | 크리 인코포레이티드 | 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정 |
| US11929428B2 (en) | 2021-05-17 | 2024-03-12 | Wolfspeed, Inc. | Circuits and group III-nitride high-electron mobility transistors with buried p-type layers improving overload recovery and process for implementing the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012231002A (ja) | 2011-04-26 | 2012-11-22 | Advanced Power Device Research Association | 半導体装置 |
| JP2012248632A (ja) | 2011-05-26 | 2012-12-13 | Advanced Power Device Research Association | 窒化物半導体装置および窒化物半導体装置の製造方法 |
| JP2013211481A (ja) | 2012-03-30 | 2013-10-10 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2017157589A (ja) | 2016-02-29 | 2017-09-07 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
-
2017
- 2017-11-13 JP JP2017218261A patent/JP6996241B2/ja active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012231002A (ja) | 2011-04-26 | 2012-11-22 | Advanced Power Device Research Association | 半導体装置 |
| JP2012248632A (ja) | 2011-05-26 | 2012-12-13 | Advanced Power Device Research Association | 窒化物半導体装置および窒化物半導体装置の製造方法 |
| JP2013211481A (ja) | 2012-03-30 | 2013-10-10 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2017157589A (ja) | 2016-02-29 | 2017-09-07 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2019091757A (ja) | 2019-06-13 |
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| JP2022110730A (ja) | 半導体装置及び半導体装置の製造方法 |
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