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JP6981601B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）を形成する際、積層型のキャパシタが設けられることがある。例えば下記特許文献１には、半導体基板上に設けられる下部電極、誘電体膜、及び上部電極を有するＭＩＭ（ＭＩＭ：Metal Insulator Metal）構造のキャパシタ（ＭＩＭキャパシタ）の製造方法が開示されている。下記特許文献１では、ＭＩＭキャパシタの直下に酸化ケイ素下地膜を形成することによって、ＭＩＭキャパシタにおけるリーク電流の低減等が図られている。酸化ケイ素下地膜においてＭＩＭキャパシタに重ならない部分は、除去されている。
特開２０１４−５６８８７号公報
例えば、基板上にフィールドプレートを備える電界効果トランジスタと、上記特許文献１に記載されるＭＩＭキャパシタとを形成する際、フィールドプレートは、電界効果トランジスタを覆う絶縁膜上に設けられる。この絶縁膜は、酸化ケイ素下地膜から露出するものであり、その膜質は、酸化ケイ素下地膜をフッ酸系溶液にて除去する際に劣化してしまう。このため、ゲートとフィールドプレートとの耐圧が想定よりも低くなり、電界効果トランジスタの寿命が劣化してしまう。
本発明の一側面の目的は、ＭＩＭキャパシタを形成したとしてもトランジスタの寿命劣化を抑制できる半導体装置の製造方法を提供することである。
本発明の一側面に係る半導体装置の製造方法は、基板上に形成されるトランジスタを覆う絶縁膜上に、トランジスタのゲートに絶縁膜を介して電気的に結合するフィールドプレートを形成する工程と、絶縁膜及びフィールドプレートを覆う窒化ケイ素保護膜を形成する工程と、窒化ケイ素保護膜上に酸化ケイ素下地膜を形成する工程と、酸化ケイ素下地膜上に、順に積層される第１の電極、誘電体膜及び第２の電極を有するＭＩＭキャパシタを形成する工程と、を備え、ＭＩＭキャパシタを形成する工程は、誘電体膜を形成した後、フィールドプレート上の酸化ケイ素下地膜をウェットエッチングする工程を有する。
本発明の一側面によれば、ＭＩＭキャパシタを形成したとしてもトランジスタの寿命劣化を抑制できる半導体装置の製造方法を提供できる。
図１は、実施形態に係る製造方法によって製造される半導体装置を示す断面図である。 図２（ａ），（ｂ）は、実施形態に係る半導体装置の製造方法を説明する図である。 図３（ａ），（ｂ）は、実施形態に係る半導体装置の製造方法を説明する図である。 図４（ａ），（ｂ）は、実施形態に係る半導体装置の製造方法を説明する図である。 図５（ａ）〜（ｃ）は、第６ステップを説明するための図である。 図６（ａ）〜（ｃ）は、第６ステップを説明するための図である。 図７（ａ）〜（ｄ）は、従来の半導体装置の製造方法を説明するための図である。
本発明の実施形態に係る半導体装置の製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
図１は、本実施形態に係る製造方法によって製造される半導体装置を示す断面図である。図１に示されるように、基板２上には、トランジスタ１０及びＭＩＭキャパシタ２０を備える半導体装置１が設けられる。半導体装置１に含まれるトランジスタ１０とＭＩＭキャパシタ２０とは、基板２上において互いに異なる箇所に設けられる。本実施形態では、トランジスタ１０は基板２上における第１の領域Ｒ１に形成され、ＭＩＭキャパシタ２０は基板２上における第２の領域Ｒ２に形成される。基板２は、結晶成長用の基板である。基板２として、例えばＳｉＣ基板、ＧａＮ基板、又はサファイア（Ａｌ２Ｏ３）基板、等が挙げられる。本実施形態では、基板２はＳｉＣ基板である。
第１の領域Ｒ１に位置するトランジスタ１０は、半導体積層体１１、パッシベーション膜１２、ソース１３、ドレイン１４、及びゲート１５を備える。また、トランジスタ１０上には、絶縁膜１６と、フィールドプレート１７と、窒化ケイ素保護膜１８とが設けられる。
半導体積層体１１は、基板２上にエピタキシャル成長した半導体層の積層体である。半導体積層体１１は、例えば、基板２の表面から順に、バッファ層、チャネル層、バリア層、及びキャップ層を含む。本実施形態のトランジスタ１０は、高電子移動度トランジスタ（ＨＥＭＴ）であり、チャネル層とバリア層との界面のチャネル層側に２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が生じることにより、チャネル層内にチャネル領域が形成される。バッファ層は例えばＡｌＮ層であり、チャネル層は例えばＧａＮ層であり、バリア層は例えばＡｌＧａＮ層であり、キャップ層は例えばＧａＮ層である。半導体積層体１１は、第１の領域Ｒ１だけでなく第２の領域Ｒ２にも設けられる。以下では、半導体積層体１１に含まれる各層が積層する方向を、単に積層方向と呼称し、当該積層方向に直交する方向を水平方向と呼称する。
パッシベーション膜１２は、半導体積層体の表面を保護する保護膜であり、半導体積層体１１上に設けられる。パッシベーション膜１２は、例えば第１の絶縁膜と第２の絶縁膜とを有してもよい。第１の絶縁膜は、第２の絶縁膜よりもエッチング耐性を高める観点から、減圧ＣＶＤ（Low Pressure Chemical Vapor Deposition；ＬＰＣＶＤ）法によって形成される場合がある。ＬＰＣＶＤ法は、成膜圧力を下げ、成膜温度を高くすることによって、緻密な膜を形成する方法である。第１の絶縁膜の厚さの下限値は例えば１０ｎｍであり、上限値は例えば５０ｎｍである。第２の絶縁膜は、第１の絶縁膜上に設けられる。第２の絶縁膜は、第１の絶縁膜よりもエッチング耐性を低くする観点から、プラズマＣＶＤ法によって形成されてもよい。プラズマＣＶＤ法の成膜温度はＬＰＣＶＤ法の成膜温度よりも低温であるため、第２の絶縁膜の膜質は、第１の絶縁膜よりも疎である。第２の絶縁膜のＳｉ組成は第１の絶縁膜のＳｉ組成よりも小さい。また、第２の絶縁膜の屈折率は、第１の絶縁膜の屈折率よりも小さい。第２の絶縁膜の厚さの下限値は例えば３０ｎｍであり、上限値は例えば５００ｎｍである。
ソース１３及びドレイン１４は、半導体積層体１１上に設けられる。ソース１３及びドレイン１４は、例えば半導体積層体１１のバリア層に接触する。ソース１３及びドレイン１４は、オーミック電極であり、例えばチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層構造を合金化して形成されたものである。ソース１３及びドレイン１４は、Ａｌ層の上に他のＴｉ層をさらに積層化した上で合金化されてもよい。また、タンタル（Ｔａ）層をＴｉ層に代えて採用することもできる。
ゲート１５は、ソース１３とドレイン１４との間に設けられる。ゲート１５は、例えば半導体積層体１１のキャップ層とショットキ接触する材料を含む。ゲート１５は、例えばニッケル（Ｎｉ）層と金（Ａｕ）層との積層構造を有する。この場合、Ｎｉ層がキャップ層にショットキ接触する。
絶縁膜１６は、トランジスタ１０を覆う絶縁膜である。絶縁膜１６の厚さは、例えば１５０ｎｍ以上４００ｎｍ以下である。本実施形態では、絶縁膜１６は、窒化ケイ素膜である。絶縁膜１６は、第１の領域Ｒ１だけでなく第２の領域Ｒ２にも設けられる。第２の領域Ｒ２に設けられる絶縁膜１６は、半導体積層体１１の表面を覆っており、半導体積層体１１とＭＩＭキャパシタ２０との間に位置する。
フィールドプレート１７は、トランジスタ１０のゲート１５に絶縁膜１６を介して電気的に結合する導電層であり、絶縁膜１６上に設けられる。フィールドプレート１７は、単層構造を有してもよいし、多層構造を有してもよい。本実施形態では、フィールドプレート１７は、チタン層（Ｔｉ層）と金層（Ａｕ層）との積層構造を有する。Ｔｉ層の厚さは例えば３ｎｍ以上１０ｎｍ以下であり、Ａｕ層の厚さは例えば２００ｎｍ以上４００ｎｍ以下である。
窒化ケイ素保護膜１８は、絶縁膜１６及びフィールドプレート１７を覆う絶縁膜である。窒化ケイ素保護膜１８の厚さは、例えば２０ｎｍ以上２００ｎｍ以下である。窒化ケイ素保護膜１８は、第１の領域Ｒ１だけでなく第２の領域Ｒ２にも設けられる。第２の領域Ｒ２に設けられる窒化ケイ素保護膜１８は、絶縁膜１６とＭＩＭキャパシタ２０との間に位置する。
第２の領域Ｒ２に位置するＭＩＭキャパシタ２０は、積層方向に沿って順に積層される第１の電極２１、誘電体膜２２及び第２の電極２３を備える。第２の領域Ｒ２において、ＭＩＭキャパシタ２０は、酸化ケイ素下地膜２４上に設けられる。酸化ケイ素下地膜２４は、ＭＩＭキャパシタ２０の下地膜として機能する絶縁膜であり、第２の領域Ｒ２に設けられる。酸化ケイ素下地膜２４が設けられることによって、基板２と第１の電極２１との距離が大きくなるので、第１の電極２１から基板２へのリーク電流を低減できる。酸化ケイ素下地膜２４の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。
第１の電極２１は、ＭＩＭキャパシタ２０における下側（基板２側）に位置する導電層であり、酸化ケイ素下地膜２４上に設けられる。第１の電極２１は、例えば金系の金属層である。第１の電極２１は、単層構造を有してもよいし、多層構造を有してもよい。第１の電極２１の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。
誘電体膜２２は、第１の電極２１と第２の電極２３との間に位置する絶縁層であり、第１の電極２１を覆う。このため、誘電体膜２２は第１の電極２１だけでなく酸化ケイ素下地膜２４にも接触しており、第１の電極２１は誘電体膜２２と酸化ケイ素下地膜２４とによって封止される。誘電体膜２２は、例えば窒化ケイ素膜である。誘電体膜２２の厚さは、例えば５０ｎｍ以上４００ｎｍ以下である。
誘電体膜２２の端部２２ａは、水平方向において酸化ケイ素下地膜２４の側面よりも外側に突出しており、酸化ケイ素下地膜２４の側面を露出している。このため、誘電体膜２２の端部２２ａは、酸化ケイ素下地膜２４に対する庇になり絶縁膜１６，１８と離間している。これにより、絶縁膜１６及び窒化ケイ素保護膜１８を介した誘電体膜２２から基板２へのリーク電流を低減できる。誘電体膜２２の端部２２ａは、例えば０．５μｍ以上２μｍ以下の範囲にて、酸化ケイ素下地膜２４の側面から突出する。この場合、端部２２ａの構造強度を確保しつつ、リーク電流の低減効果が奏される。上記範囲は、０．５μｍ以上１．０μｍ以下であってもよい。
第２の電極２３は、ＭＩＭキャパシタ２０における上側に位置する導電層であり、誘電体膜２２上に設けられる。第２の電極２３は、第１の電極２１の全体に重なってもよいし、第１の電極２１の一部に重なってもよい。第２の電極２３は、例えば金系の金属層である。第２の電極２３は、単層構造を有してもよいし、多層構造を有してもよい。第２の電極２３の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。
次に、図２〜図４を参照しながら本実施形態に係る半導体装置の製造方法の一例を説明する。図２（ａ），（ｂ）、図３（ａ），（ｂ）、及び図４（ａ），（ｂ）は、本実施形態に係る半導体装置１の製造方法を説明する図である。
まず、図２（ａ）に示されるように、基板２上にトランジスタ１０を形成する（第１ステップ）。第１ステップでは、まず、有機金属気相成長法（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）にて、基板２上に半導体積層体１１を成長する。次に、パッシベーション膜１２、ソース１３、ドレイン１４、及びゲート１５を第１の領域Ｒ１に形成することによって、トランジスタ１０を形成する。ソース１３、ドレイン１４、及びゲート１５は、例えば蒸着法及びリフトオフにより形成する。
トランジスタ１０の形成完了前に、半導体積層体１１が成長した基板２を覆うパッシベーション膜１２を形成する。このパッシベーション膜１２の形成にあたっては、ＬＰＣＶＤ法による第１の絶縁膜と、プラズマＣＶＤ法による第２の絶縁膜とを形成してもよい。ＬＰＣＶＤ法を実施する場合、成膜温度は例えば８００℃以上９００℃以下であり、成膜圧力は例えば１０Ｐａ以上１００Ｐａ以下である。プラズマＣＶＤ法を実施する場合、成膜温度は例えば３００℃以上３５０℃以下であり、成膜圧力は例えば５０Ｐａ以上２００Ｐａ以下である。ソース１３及びドレイン１４においては、オーミック電極とするための合金化を実施してもよい。蒸着法は、例えば抵抗加熱蒸着法、スパッタリング蒸着法、電子ビーム蒸着法等である。
次に、図２（ｂ）に示されるように、トランジスタ１０を絶縁膜１６によって覆う（第２ステップ）。第２ステップでは、例えばプラズマＣＶＤ法によって窒化ケイ素膜である絶縁膜１６を形成する。
次に、図３（ａ）に示されるように、第１の領域Ｒ１に位置する絶縁膜１６上に、トランジスタ１０のゲート１５に電気的に結合するフィールドプレート１７を形成する（第３ステップ）。第３ステップでは、例えばレジストパターン（不図示）を用い、蒸着法及びリフトオフによって、５ｎｍの厚さを有するＴｉ層と、２００ｎｍの厚さを有するＡｕ層とを有するフィールドプレート１７を形成する。なお、レジストパターンは、例えばパターン加工されたフォトレジストである。フォトレジストは、例えば紫外線露光用レジスト、もしくは電子線露光用レジストである。
次に、図３（ｂ）に示されるように、絶縁膜１６及びフィールドプレート１７を覆う窒化ケイ素保護膜１８を形成する（第４ステップ）。第４ステップでは、例えばプラズマＣＶＤ法によって１００ｎｍの厚さを有する窒化ケイ素保護膜１８を形成する。
次に、図４（ａ）に示されるように、窒化ケイ素保護膜１８上に酸化ケイ素下地膜３１を形成する（第５ステップ）。第５ステップでは、例えばプラズマＣＶＤ法により２００ｎｍの厚さを有する酸化ケイ素下地膜３１を形成する。酸化ケイ素下地膜３１は、後に酸化ケイ素下地膜２４となる絶縁膜であり、第１の領域Ｒ１及び第２の領域Ｒ２の両方に形成される。
次に、図４（ｂ）に示されるように、酸化ケイ素下地膜３１を加工して得られる酸化ケイ素下地膜２４上に、順に積層される第１の電極２１、誘電体膜２２及び第２の電極２３を有するＭＩＭキャパシタ２０を形成する（第６ステップ）。以上により、基板２上にトランジスタ１０及びＭＩＭキャパシタ２０が設けられた半導体装置１を製造する。
以下では、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）を参照しながら、第６ステップの詳細について説明する。図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、第６ステップを説明するための図である。第６ステップでは、まず図５（ａ）に示されるように、第２の領域Ｒ２に位置する酸化ケイ素下地膜３１上に、第１の電極２１を形成する（第１１ステップ）。第１１ステップでは、レジストパターン（不図示）を用い、蒸着法及びリフトオフによって、パターン化された第１の電極２１を形成する。第１の電極２１は、第２の領域Ｒ２の酸化ケイ素下地膜３１の一部上に形成される。
次に、図５（ｂ）に示されるように、プラズマＣＶＤ法によって第１の電極２１上に窒化ケイ素膜４１を形成する（第１２ステップ）。窒化ケイ素膜４１は、後に誘電体膜２２となる絶縁膜であり、第１の領域Ｒ１及び第２の領域Ｒ２の両方に形成される。
次に、図５（ｃ）に示されるように、誘電体膜２２上に第２の電極２３を形成する（第１３ステップ）。第１３ステップでは、レジストパターン（不図示）を用い、蒸着法及びリフトオフによって、誘電体膜２２上にパターン化された第２の電極２３を形成する。
次に、図６（ａ）に示されるように、ＭＩＭキャパシタ２０が形成される第２の領域Ｒ２以外に位置する窒化ケイ素膜４１を露出するレジストパターン４２を形成する（第１４ステップ）。第１４ステップでは、例えばフォトリソグラフィによってレジストパターン４２を形成する。第１４ステップ後、窒化ケイ素膜４１において第１の領域Ｒ１に位置する部分４１ａは、レジストパターン４２から露出する。一方、窒化ケイ素膜４１において第２の領域Ｒ２に位置する部分４１ｂは、レジストパターン４２にて被覆される。
次に、図６（ｂ）に示されるように、フッ素系ガスを用いたドライエッチングにより、レジストパターン４２から露出する窒化ケイ素膜４１を除去し、誘電体膜２２を形成する（第１５ステップ）。第１５ステップでは、窒化ケイ素膜４１の部分４１ａを、ドライエッチングにより除去する。これにより、残存した窒化ケイ素膜４１の部分４１ｂを誘電体膜２２とする。窒化ケイ素膜４１の直下には、酸化ケイ素下地膜３１が設けられている。ここでフッ素系ガスによる窒化ケイ素のエッチングレートは、酸化ケイ素よりも顕著に大きい。このため、酸化ケイ素下地膜３１は、第１５ステップにおけるドライエッチングのエッチングストッパとして機能する。ドライエッチングは、例えば反応性イオンエッチング（ReactiveIon Etching；ＲＩＥ）である。フッ素系ガスとしては、例えば、ＳＦ６，ＣＦ４，ＣＨＦ３，Ｃ３Ｆ６，及びＣ２Ｆ６からなる群から１つ以上が選択される。ＲＩＥ装置は、誘導結合型（InductiveCoupled Plasma；ＩＣＰ）のものであってもよい。
次に、図６（ｃ）に示されるように、フィールドプレート１７上の酸化ケイ素下地膜３１をウェットエッチングする（第１６ステップ）。第１６ステップでは、レジストパターン４２、及び、誘電体膜２２から露出する酸化ケイ素下地膜３１を、フッ酸系溶液であるバッファードフッ酸によりウェットエッチングする。これにより、第１の領域Ｒ１の酸化ケイ素下地膜３１を選択的に除去する。その後、第２の領域Ｒ２に設けたレジストパターン４２を除去する。
フッ酸系溶液としてバッファードフッ酸を用いた場合、酸化ケイ素膜のエッチングレートは約３００ｎｍ／ｍｉｎであり、窒化ケイ素膜のエッチングレートは約１０ｎｍ／ｍｉｎである。これらのエッチングレートの差から、酸化ケイ素下地膜３１の直下に位置する窒化ケイ素保護膜１８は、第１６ステップ後においても残存する。このため、第１６ステップ後においてもフィールドプレート１７は窒化ケイ素保護膜１８から露出しない。
第１６ステップでは等方性エッチングであるウェットエッチングが実施されることから、酸化ケイ素下地膜３１において第１の領域Ｒ１に位置する部分に加えて、酸化ケイ素下地膜３１において第２の領域Ｒ２に位置する部分がサイドエッチングされる。これにより、酸化ケイ素下地膜２４が形成される。第１６ステップでは、誘電体膜２２も同様にサイドエッチングされる。上述したエッチングレートの差に鑑みると、酸化ケイ素下地膜３１のサイドエッチング量は、誘電体膜２２のサイドエッチング量よりも顕著に大きい。このため、第１６ステップ後、誘電体膜２２の端部２２ａが酸化ケイ素下地膜２４に対する庇となる。
以下では、従来の半導体装置の製造方法と比較しながら、本実施形態に係る半導体装置１の製造方法の作用効果について説明する。まず、図７（ａ）〜（ｄ）を参照しながら従来の半導体装置の製造方法を説明する。
従来の半導体装置の製造方法は、ＭＩＭキャパシタとフィールドプレートとの形成順序の点で、本実施形態に係る半導体装置１の製造方法と異なる。具体的には図７（ａ）に示されるように、従来の半導体装置の製造方法では、トランジスタ１０を絶縁膜１６によって覆った後、酸化ケイ素下地膜１３１を形成する。従来においては、酸化ケイ素下地膜１３１は、絶縁膜１６の直上に設けられる。続いて、図７（ｂ）に示されるように、第２の領域Ｒ２においてＭＩＭキャパシタ２０を形成する。続いて、図７（ｃ）に示されるように、酸化ケイ素下地膜１３１をフッ酸系溶液にてウェットエッチングし、第２の領域Ｒ２に酸化ケイ素下地膜１２４と、端部２２ａを有する誘電体膜２２とを形成する。そして、図７（ｄ）に示されるように、第１の領域Ｒ１にフィールドプレート１１７を形成する。
上述した従来の製造方法によって形成されるフィールドプレート１１７は、酸化ケイ素下地膜１３１がウェットエッチングされることによって露出した絶縁膜１６上に設けられる。第１の領域Ｒ１における絶縁膜１６の表面は、フッ酸系溶液にてエッチングされるので、絶縁膜１６の膜質は劣化してしまう。このような絶縁膜１６上にフィールドプレート１１７を形成することにより、トランジスタ１０のゲート１５と、フィールドプレート１１７との間の耐圧が、想定よりも劣化してしまう。
これに対して本実施形態に係る半導体装置１の製造方法によれば、まず、トランジスタ１０を覆う絶縁膜１６上にフィールドプレート１７を形成する。このため、ウェットエッチング等によって膜質の劣化が発生していない絶縁膜１６上にフィールドプレート１７を形成できる。加えて上記製造方法によれば、窒化ケイ素保護膜１８にて形成されたフィールドプレート１７を覆った後、窒化ケイ素保護膜１８上に酸化ケイ素下地膜３１を形成する。このため、酸化ケイ素下地膜３１をウェットエッチングするとき、窒化ケイ素保護膜１８がフィールドプレート１７を保護する。これにより、例えばＭＩＭキャパシタ２０の形成中等におけるフィールドプレート１７の損傷を防止できる。したがって、トランジスタ１０のゲート１５と、フィールドプレート１７との間の耐圧劣化を防止できるので、ＭＩＭキャパシタ２０を形成したとしてもトランジスタ１０の寿命劣化を抑制できる。
本実施形態では、酸化ケイ素下地膜３１をウェットエッチングする第１６ステップ後、誘電体膜２２の端部２２ａが酸化ケイ素下地膜２４に対する庇となる。この場合、誘電体膜２２のリークパスが長くなるので、ＭＩＭキャパシタ２０のリーク電流を低減できる。
本実施形態では、ＭＩＭキャパシタ２０を形成する第６ステップは、蒸着法及びリフトオフによって、酸化ケイ素下地膜３１上に第１の電極２１を形成する第１１ステップと、プラズマＣＶＤ法によって、第１の電極２１上に窒化ケイ素膜４１を形成する第１２ステップと、ＭＩＭキャパシタ２０が形成される第２の領域Ｒ２以外に位置する窒化ケイ素膜４１を露出するレジストパターン４２を形成する第１４ステップと、フッ素系ガスを用いたドライエッチングにより、レジストパターン４２から露出する窒化ケイ素膜４１を除去し、誘電体膜２２を形成する第１５ステップと、レジストパターン４２、及び、誘電体膜２２から露出する酸化ケイ素下地膜３１を、フッ酸系溶液によりウェットエッチングする第１６ステップと、を有する。加えて本実施形態では、ＭＩＭキャパシタ２０を形成する第６ステップは、第１６ステップ前、蒸着法及びリフトオフによって、第２の電極２３を形成する第１３ステップを有する。このため、フィールドプレート１７にダメージを与えることなくＭＩＭキャパシタ２０を形成できる。
本実施形態に係る半導体装置１の製造方法は、トランジスタ１０の形成完了前に、基板２を覆うパッシベーション膜１２を形成する工程を備える。このため、トランジスタ１０の半導体表面を保護することができる。
本発明による半導体装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では、ＨＥＭＴに本発明を適用した例について説明しているが、本発明の製造方法は、ＨＥＭＴ以外の様々な電界効果トランジスタに適用可能である。
１…半導体装置、２…基板、１０…トランジスタ、１１…半導体積層体、１２…パッシベーション膜、１３…ソース、１４…ドレイン、１５…ゲート、１６…絶縁膜、１７…フィールドプレート、１８…窒化ケイ素保護膜、２０…ＭＩＭキャパシタ、２１…第１の電極、２２…誘電体膜、２２ａ…端部、２３…第２の電極、３１…酸化ケイ素下地膜、４１…窒化ケイ素膜、４１ａ，４１ｂ…部分、４２…レジストパターン、Ｒ１…第１の領域、Ｒ２…第２の領域。

Claims (5)

  1. 基板上に形成されるトランジスタを覆う絶縁膜上に、前記トランジスタのゲートに前記絶縁膜を介して電気的に結合するフィールドプレートを形成する工程と、
    前記絶縁膜及び前記フィールドプレートを覆う窒化ケイ素保護膜を形成する工程と、
    前記窒化ケイ素保護膜上に酸化ケイ素下地膜を形成する工程と、
    前記酸化ケイ素下地膜上に、順に積層される第１の電極、誘電体膜及び第２の電極を有するＭＩＭキャパシタを形成する工程と、
    を備え、
    前記ＭＩＭキャパシタを形成する工程は、前記誘電体膜を形成した後、前記フィールドプレート上の前記酸化ケイ素下地膜をウェットエッチングする工程を有する、
    半導体装置の製造方法。
  2. 前記酸化ケイ素下地膜をウェットエッチングする工程後、前記誘電体膜の端部が、残存する前記酸化ケイ素下地膜に対する庇となる、請求項１に記載の半導体装置の製造方法。
  3. 前記ＭＩＭキャパシタを形成する工程は、
    蒸着法及びリフトオフによって、前記酸化ケイ素下地膜上に第１の電極を形成する工程と、
    プラズマＣＶＤ法によって、前記第１の電極上に窒化ケイ素膜を形成する工程と、
    前記ＭＩＭキャパシタが形成される領域以外に位置する前記窒化ケイ素膜を露出するレジストパターンを形成する工程と、
    フッ素系ガスを用いたドライエッチングにより、前記レジストパターンから露出する前記窒化ケイ素膜を除去し、前記誘電体膜を形成する工程と、
    前記レジストパターン、及び、前記誘電体膜から露出する前記酸化ケイ素下地膜を、フッ酸系溶液によりウェットエッチングする工程と、を有する請求項１又は２に記載の半導体装置の製造方法。
  4. 前記ＭＩＭキャパシタを形成する工程は、前記ウェットエッチング前、蒸着法及びリフトオフによって、前記第２の電極を形成する工程を有する、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記トランジスタの形成完了前に、前記基板を覆うパッシベーション膜を形成する工程をさらに備える、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
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US16/423,977 US10998243B2 (en) 2018-05-29 2019-05-28 Method of manufacturing semiconductor device
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220165726A1 (en) * 2020-11-26 2022-05-26 Innolux Corporation Electronic device
US11869887B2 (en) 2020-12-25 2024-01-09 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and manufacturing method thereof
US12046593B2 (en) 2020-12-25 2024-07-23 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300190B1 (en) * 1998-12-09 2001-10-09 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor integrated circuit device
JP3204316B2 (ja) * 1998-12-28 2001-09-04 日本電気株式会社 半導体装置の製造方法
JP3450242B2 (ja) * 1999-11-26 2003-09-22 Ｎｅｃエレクトロニクス株式会社 化合物半導体集積回路の製造方法
GB0126895D0 (en) * 2001-11-08 2002-01-02 Denselight Semiconductors Pte Fabrication of a heterojunction bipolar transistor with intergrated mim capaci or
JP4034099B2 (ja) * 2002-03-28 2008-01-16 株式会社ルネサステクノロジ 高周波用モノリシック集積回路装置およびその製造方法
US6787836B2 (en) * 2002-08-21 2004-09-07 International Business Machines Corporation Integrated metal-insulator-metal capacitor and metal gate transistor
US7029972B2 (en) * 2004-07-20 2006-04-18 Texas Instruments Incorporated Method of manufacturing a metal-insulator-metal capacitor
JP2006086155A (ja) * 2004-09-14 2006-03-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP5038612B2 (ja) * 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
JP2007305816A (ja) * 2006-05-12 2007-11-22 Matsushita Electric Ind Co Ltd 電界効果トランジスタの製造方法
JP5190250B2 (ja) * 2007-11-02 2013-04-24 パナソニック株式会社 半導体装置
JP2011023498A (ja) * 2009-07-15 2011-02-03 Panasonic Corp 半導体装置及びその製造方法
JP5700501B2 (ja) * 2010-07-23 2015-04-15 住友電工デバイス・イノベーション株式会社 半導体装置
KR101944916B1 (ko) * 2011-08-01 2019-02-08 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
JP5966301B2 (ja) * 2011-09-29 2016-08-10 富士通株式会社 化合物半導体装置及びその製造方法
JP5454543B2 (ja) * 2011-10-06 2014-03-26 富士通セミコンダクター株式会社 半導体装置の製造方法
JP6147973B2 (ja) * 2012-09-11 2017-06-14 住友電工デバイス・イノベーション株式会社 キャパシタの製造方法
US8946779B2 (en) * 2013-02-26 2015-02-03 Freescale Semiconductor, Inc. MISHFET and Schottky device integration
KR102169014B1 (ko) * 2013-10-14 2020-10-23 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그 제조방법
JP2015195288A (ja) * 2014-03-31 2015-11-05 住友電工デバイス・イノベーション株式会社 半導体装置及び半導体装置の製造方法
US20150357206A1 (en) * 2014-06-06 2015-12-10 Raytheon Company Use of an etch stop in the mim capacitor dielectric of a mmic
KR102373434B1 (ko) * 2014-11-07 2022-03-14 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
US10825905B2 (en) * 2016-06-01 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Thin poly field plate design
JP6725109B2 (ja) * 2016-08-30 2020-07-15 住友電工デバイス・イノベーション株式会社 半導体装置
JP6724685B2 (ja) * 2016-09-23 2020-07-15 住友電気工業株式会社 半導体装置
JP2018117066A (ja) * 2017-01-19 2018-07-26 株式会社東芝 半導体装置の製造方法および半導体装置
US10290701B1 (en) * 2018-03-28 2019-05-14 Taiwan Semiconductor Manufacturing Company Ltd. MIM capacitor, semiconductor structure including MIM capacitors and method for manufacturing the same

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