JP6940989B2

JP6940989B2 - Encoder, Decoder, Transmitter and Receiver

Info

Publication number: JP6940989B2
Application number: JP2017126812A
Authority: JP
Inventors: 知明竹内; 鈴木　陽一; 陽一鈴木; 慎悟朝倉; 健一土田; 正寛岡野; 研一村山; 円香本田; 祥次田中; 斎藤　恭一; 恭一斎藤
Original assignee: Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 2017-06-28
Filing date: 2017-06-28
Publication date: 2021-09-29
Anticipated expiration: 2037-06-28
Also published as: JP2019009750A

Description

本発明は、衛星放送及び地上放送並びに固定通信及び移動通信の技術分野に関するものであり、特に、デジタルデータの符号化器、復号器、送信装置及び受信装置に関する。 The present invention relates to the technical fields of satellite broadcasting and terrestrial broadcasting, as well as fixed communication and mobile communication, and more particularly to a digital data encoder, decoder, transmitter and receiver.

デジタル伝送方式では、各サービスで利用可能な周波数帯域幅において、より多くの情報が伝送可能なよう、多値変調方式がよく用いられる。周波数利用効率を高めるには、変調信号１シンボル当たりに割り当てるビット数（変調次数）を高めるのが有効であるが、周波数１Ｈｚあたりに伝送可能な情報速度の上限値と信号対雑音比の関係はシャノン限界で制限される。 In the digital transmission method, a multi-value modulation method is often used so that more information can be transmitted in the frequency bandwidth available for each service. In order to improve the frequency utilization efficiency, it is effective to increase the number of bits (modulation order) allocated to one symbol of the modulated signal, but the relationship between the upper limit of the information speed that can be transmitted per 1 Hz of frequency and the signal-to-noise ratio is Limited by the Shannon limit.

現在利用されている地上デジタル放送では、誤り訂正符号を用いた受信装置における情報訂正が行われている。パリティビットと呼ばれる冗長信号を送るべき情報に付加することで信号の冗長度（符号化率）を制御し、雑音に対する耐性を上げることが可能である。誤り訂正符号と変調方式は密接に関わっており、信号対雑音比に対する周波数利用効率の理論的な上限値はシャノン限界と呼ばれる。シャノン限界に迫る性能を有する強力な誤り訂正符号の一つとしてＬＤＰＣ（Low Density Parity Check）符号が１９６２年にギャラガーによって提案されている（例えば、非特許文献１参照）。 In terrestrial digital broadcasting currently in use, information is corrected in a receiving device using an error correction code. By adding a redundant signal called a parity bit to the information to be sent, it is possible to control the redundancy (coding rate) of the signal and increase the resistance to noise. The error correction code and the modulation method are closely related, and the theoretical upper limit of the frequency utilization efficiency with respect to the signal-to-noise ratio is called the Shannon limit. The LDPC (Low Density Parity Check) code was proposed by Gallagher in 1962 as one of the powerful error correction codes having a performance approaching the Shannon limit (see, for example, Non-Patent Document 1).

ＬＤＰＣ符号は、非常に疎な検査行列Ｈ（検査行列の要素が０と１からなり、且つ１の数が非常に少ない）により定義される線形符号である。 The LDPC code is a linear code defined by a very sparse check matrix H (the check matrix elements consist of 0s and 1s and the number of 1s is very small).

ＬＤＰＣ符号は符号長を大きくし、適切な検査行列を用いることによりシャノン限界に迫る伝送特性が得られる強力な誤り訂正符号であり、次世代の放送サービスである４Ｋ・８Ｋスーパーハイビジョン衛星放送の伝送方式を規定するＡＲＩＢＳＴＤ−Ｂ４４（以下、高度衛星放送方式と呼ぶ。例えば、非特許文献２参照）においてもＬＤＰＣ符号が採用されている。多値変調とＬＤＰＣ符号をはじめとする強力な誤り訂正符号を組み合わせることで、より高い周波数利用効率の伝送が可能となってきている。 The LDPC code is a powerful error correction code that can obtain transmission characteristics approaching the Shannon limit by increasing the code length and using an appropriate inspection matrix, and is the transmission of 4K / 8K Super Hi-Vision satellite broadcasting, which is a next-generation broadcasting service. The LDPC code is also used in ARIB STD-B44 (hereinafter referred to as an advanced satellite broadcasting system; see, for example, Non-Patent Document 2) that defines the system. By combining multi-value modulation and strong error correction codes such as LDPC codes, transmission with higher frequency utilization efficiency has become possible.

高度衛星放送方式を例にした場合、本方式におけるＬＤＰＣ符号の符号長は、前方向誤り訂正方式（ＦＥＣ：Forward Error Correction）フレームで構成され、４４８８０ビットであり、ＢＰＳＫ限界（信号点配置をＢＰＳＫとした場合の信号対雑音比に対する周波数利用効率の理論的な上限値）から約１ｄＢ以内の性能を有することが示されている（例えば、非特許文献３参照）。 Taking the advanced satellite broadcasting system as an example, the code length of the LDPC code in this system is composed of forward error correction (FEC) frames and is 44,880 bits, which is the BPSK limit (the signal point arrangement is BPSK). It has been shown that the performance is within about 1 dB from the (theoretical upper limit of the frequency utilization efficiency with respect to the signal-to-noise ratio) in the case of (see, for example, Non-Patent Document 3).

また、高度衛星放送方式においては、ＬＤＰＣ符号化率として、４１／１２０（≒１／３）、４９／１２０（≒２／５）、６１／１２０（≒１／２）、７３／１２０（≒３／５）、８１／１２０（≒２／３）、８９／１２０（≒３／４）、９３／１２０（≒７／９）、９７／１２０（≒４／５）、１０１／１２０（≒５／６）、１０５／１２０（≒７／８）、及び、１０９／１２０（≒９／１０）の１１種類が定められている。 Further, in the advanced satellite broadcasting system, the LDPC coding rates are 41/120 (≈1/3), 49/120 (≈2 / 5), 61/120 (≈1/2), 73/120 (≈1/2). 3/5), 81/120 (≈2/3), 89/120 (≈3/4), 93/120 (≈7/9), 97/120 (≈4/5), 101/120 (≈) Eleven types of 5/6), 105/120 (≈7 / 8), and 109/120 (≈9 / 10) are defined.

R. G Gallager, “Low Density Parity Check Codes,” in Research Monograph series Cambridge, MIT Press, 1963R. G Gallager, “Low Density Parity Check Codes,” in Research Monograph series Cambridge, MIT Press, 1963 “高度広帯域衛星デジタル放送の伝送方式標準規格 ARIB STD-B44 2.1版、平成28年3月25日改定、一般社団法人電波産業会（ARIB）"Transmission method standard for advanced broadband satellite digital broadcasting ARIB STD-B44 2.1 version, revised on March 25, 2016, Association of Radio Industries and Businesses (ARIB) 鈴木他、“高度ＢＳデジタル放送用ＬＤＰＣ符号の設計”、映像情報メディア学会誌、一般社団法人映像情報メディア学会、映像情報メディア vol.62、No.12、2008年12月1日、pp.1997-2004Suzuki et al., "Design of LDPC Code for Advanced BS Digital Broadcasting", Journal of Video Information Media Society, General Incorporated Association Video Information Media Society, Video Information Media vol.62, No.12, December 1, 2008, pp.1997 -2004

昨今、現行の衛星・地上放送による２Ｋサービスや、衛星放送による４Ｋ・８Ｋスーパーハイビジョンに加え、新たに地上放送による４Ｋ・８Ｋスーパーハイビジョン（以下、次世代地上放送）の提供が期待されている。しかしながら、４Ｋ・８Ｋスーパーハイビジョン（以下、４Ｋ・８Ｋ）は情報量が膨大であり、十分に高いサービス時間率を維持して次世代地上放送網を構築するには、劣悪な伝搬環境による雑音に埋もれない、十分高い送信電力が求められる。また、衛星放送の場合、衛星中継器における非線形歪や、降雨減衰による電力低下が主な信号劣化要因であるが、地上放送においては、マルチパスフェージングや都市雑音など、地上伝搬特有の信号劣化が発生する。よって、次世代地上放送における誤り訂正符号の基本性能としては、符号長が長いＬＤＰＣ符号を適用することで、なるべくシャノン限界に迫る非常に誤り訂正能力が高いことが求められる。さらに、放送事業者によって、放送品質とサービス時間率のバランスのとり方は異なることから、複数の符号化率を適時切り替えることで、情報ビットレートの選択が柔軟に変更でき、少なくとも、上述の高度衛星方式と同等以上の選択肢を用意することが望ましい。 Recently, in addition to the current 2K service by satellite and terrestrial broadcasting and 4K / 8K Super Hi-Vision by satellite broadcasting, it is expected to newly provide 4K / 8K Super Hi-Vision by terrestrial broadcasting (hereinafter, next-generation terrestrial broadcasting). However, 4K / 8K Super Hi-Vision (hereinafter, 4K / 8K) has a huge amount of information, and in order to maintain a sufficiently high service time rate and build a next-generation terrestrial broadcasting network, noise due to a poor propagation environment is required. A sufficiently high transmission power that is not buried is required. In the case of satellite broadcasting, non-linear distortion in satellite repeaters and power reduction due to rainfall attenuation are the main signal deterioration factors, but in terrestrial broadcasting, signal deterioration peculiar to terrestrial propagation such as multipath fading and urban noise occurs. appear. Therefore, as the basic performance of the error correction code in the next-generation terrestrial broadcasting, it is required to have a very high error correction capability that approaches the Shannon limit as much as possible by applying the LDPC code having a long code length. Furthermore, since the balance between broadcast quality and service time rate differs depending on the broadcaster, the selection of information bit rate can be flexibly changed by switching between multiple coding rates in a timely manner. It is desirable to prepare options equal to or better than the method.

次世代地上放送における符号化率の選択肢としては、符号長を６９１２０ビットとし、符号化率は２／１６、３／１６、４／１６、５／１６、６／１６、７／１６、８／１６、９／１６、１０／１６、１１／１６、１２／１６、１３／１６、１４／１６の合計１３種類が検討されている。この符号化率数は、高度衛星放送方式で採用された１１種類よりも十分に広範囲な選択肢である一方、符号化率毎に、シャノン限界に近い性能を有するＬＤＰＣ符号検査行列を設計する必要がある。従って、地上放送における地上伝搬特有の信号劣化が発生することを加味し、尚且つ当該符号化率にとって最適化された検査行列とするための技法が求められる。 As options for the coding rate in next-generation terrestrial broadcasting, the code length is 69120 bits, and the coding rate is 2/16, 3/16, 4/16, 5/16, 6/16, 7/16, 8 /. A total of 13 types of 16, 9/16, 10/16, 11/16, 12/16, 13/16, and 14/16 are being studied. While this code rate number is a sufficiently wider choice than the 11 types adopted in the advanced satellite broadcasting system, it is necessary to design an LDPC code check matrix having performance close to the Shannon limit for each code rate. be. Therefore, there is a need for a technique for making the inspection matrix optimized for the code rate, taking into account the occurrence of signal deterioration peculiar to terrestrial broadcasting in terrestrial broadcasting.

本発明は、ＬＤＰＣ符号化率７／１６に関して、地上放送用の誤り訂正符号としてＬＤＰＣ符号の適用及びその性能改善を図り、耐雑音性に優れたデジタルデータの符号化器、復号器、送信装置及び受信装置を提供することを目的とする。 The present invention applies an LDPC code as an error correction code for terrestrial broadcasting and improves its performance with respect to an LDPC coding rate of 7/16, and is a digital data encoder, decoder, and transmitter having excellent noise resistance. And to provide a receiving device.

本発明に係る送信装置及び受信装置において、本発明に係る符号化器及び復号器はＬＤＰＣ符号率７／１６のＬＤＰＣ符号に関する処理を備え、さらにＬＤＰＣ符号率７／１６の特性を効果的に改善させる検査行列初期値テーブルを用いてＬＤＰＣ符号に関する処理を実行する。また、本発明に係る送信装置及び受信装置は、当該ＬＤＰＣ符号率７／１６の検査行列初期値テーブルを用いたＬＤＰＣ符号の検査行列が、ビットインターリーブ機能を生じさせるためにパリティインターリーブを施した部分行列を含むよう構成する。 In the transmitting device and the receiving device according to the present invention, the encoder and the decoder according to the present invention include processing related to the LDPC code having an LDPC code rate of 7/16, and further effectively improve the characteristics of the LDPC code rate 7/16. The process related to the LDPC code is executed using the check matrix initial value table to be made. Further, in the transmitting device and the receiving device according to the present invention, the LDPC code inspection matrix using the inspection matrix initial value table having the LDPC code ratio of 7/16 is subjected to parity interleaving in order to generate a bit interleaving function. Configure to include a matrix.

また、本発明の符号化器は、符号化率毎に固有の検査行列を用いてデジタルデータをＬＤＰＣ符号化する符号化器であって、６９１２０ビットからなる符号長で符号化率毎に予め定めた検査行列初期値テーブルを初期値として、符号化率７／１６に応じた情報長に対応する部分行列の１の要素を、列方向に複数種類のサイクル数で周期的に配置して構成した部分行列を含む検査行列を用いてＬＤＰＣ符号化を行う手段を備え、前記符号化率７／１６の検査行列初期値テーブルに基づく検査行列は、前記部分行列として、第１のサイクル数で周期的に１の要素を列方向に配置する第１の部分行列と、前記第１のサイクル数とは異なる第２のサイクル数で周期的に１の要素を列方向に配置する第２の部分行列と、前記第１のサイクル数毎に行方向へシフトし前記第２のサイクル数で周期的に１の要素を列方向に配置することでパリティインターリーブを施した第３の部分行列と、を含み、前記第１の部分行列を部分行列Ａ、前記第２の部分行列を部分行列Ｃ、及び前記第３の部分行列を部分行列Ｄとしたときの初期値を示す前記符号化率７／１６の検査行列初期値テーブル（表１）は、以下の表からなることを特徴とする。 Further, the encoder of the present invention is an encoder that LDPC-encodes digital data using an inspection matrix unique to each coding rate, and has a code length of 69120 bits and is predetermined for each coding rate. Using the initial value table of the inspection matrix as the initial value, one element of the sub-matrix corresponding to the information length corresponding to the coding rate of 7/16 is periodically arranged in the column direction with a plurality of types of cycles. An inspection matrix based on the inspection matrix initial value table having a coding rate of 7/16 is provided as a means for performing LDPC coding using an inspection matrix including a submatrix, and the inspection matrix based on the inspection matrix initial value table having a coding rate of 7/16 is periodic as the submatrix with the first number of cycles. A first submatrix in which one element is arranged in the column direction, and a second submatrix in which one element is periodically arranged in the column direction with a second cycle number different from the first cycle number. A third submatrix that is shifted in the row direction for each number of the first cycles and is subjected to parity interleaving by periodically arranging one element in the column direction at the number of the second cycles. Inspection of the coding rate 7/16 showing initial values when the first submatrix is a submatrix A, the second submatrix is a submatrix C, and the third submatrix is a submatrix D. The matrix initial value table (Table 1) is characterized in that it consists of the following table.

また、本発明の復号器は、本発明の符号化器で符号化したデータを、前記検査行列に基づいてＬＤＰＣ復号することを特徴とする。 Further, the decoder of the present invention is characterized in that the data encoded by the encoder of the present invention is LDPC-decoded based on the inspection matrix.

また、本発明の送信装置は、本発明の符号化器を備えることを特徴とする。 Further, the transmitter of the present invention is characterized by including the encoder of the present invention.

また、本発明の受信装置は、本発明の復号器を備えることを特徴とする。 Further, the receiving device of the present invention is characterized by including the decoding device of the present invention.

本発明によれば、地上放送における非常に劣悪な雑音環境においても、ＬＤＰＣ符号の性能を高め周波数利用効率の向上を実現することが可能となる。 According to the present invention, it is possible to improve the performance of the LDPC code and improve the frequency utilization efficiency even in a very poor noise environment in terrestrial broadcasting.

本発明による一実施例のＬＤＰＣ符号化率７／１６の伝送システムにおける送信装置の主要な構成要素のみを概略的に示すブロック図である。It is a block diagram which shows only the main component of the transmission device in the transmission system of the LDPC coding rate 7/16 of one Example by this invention schematicly. 本発明による一実施例のＬＤＰＣ符号化率７／１６の伝送システムにおける受信装置の主要な構成要素のみを概略的に示すブロック図である。It is a block diagram which shows only the main component of the receiving apparatus in the transmission system of the LDPC coding rate 7/16 of one Example by this invention. （ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率７／１６の伝送システムにおける伝送フレームの構成を示す図である。(A) and (b) are diagrams showing the configuration of a transmission frame in a transmission system having an LDPC coding rate of 7/16 according to an embodiment of the present invention, respectively. 本発明に係るＬＤＰＣ符号化率７／１６の検査行列Ｈを示す図である。It is a figure which shows the inspection matrix H of LDPC coding rate 7/16 which concerns on this invention. 本発明に係るＬＤＰＣ符号化率７／１６の部分行列Ｂを示す図である。It is a figure which shows the submatrix B of the LDPC coding rate 7/16 which concerns on this invention. 本発明に係るＬＤＰＣ符号化率７／１６の部分行列Ｉを示す図である。It is a figure which shows the submatrix I of the LDPC coding rate 7/16 which concerns on this invention. 本発明に係るＬＤＰＣ符号化率７／１６の部分行列Ａを示す図である。It is a figure which shows the submatrix A of LDPC coding rate 7/16 which concerns on this invention. 本発明に係るＬＤＰＣ符号化率７／１６の部分行列Ｃを示す図である。It is a figure which shows the submatrix C of LDPC coding rate 7/16 which concerns on this invention. 本発明に係るＬＤＰＣ符号化率７／１６の部分行列Ｄを示す図である。It is a figure which shows the submatrix D of the LDPC coding rate 7/16 which concerns on this invention. 本発明に係るＬＤＰＣ符号化率７／１６のＱＰＳＫ変調適用時のＣ／Ｎ対ＢＥＲ特性を示す図である。It is a figure which shows the C / N vs. BER characteristic at the time of applying QPSK modulation of LDPC coding rate 7/16 which concerns on this invention. 本発明に係るＬＤＰＣ符号化率７／１６のＱＰＳＫ変調適用時のシャノン限界との差を示す図である。It is a figure which shows the difference from the Shannon limit at the time of applying QPSK modulation of LDPC coding rate 7/16 which concerns on this invention.

以下、図面を参照して、本発明による一実施例の伝送システムにおける送信装置１及び受信装置２を説明する。本発明による一実施例の伝送システムは、次世代地上放送伝送方式を想定した図１に示す送信装置１、及び図２に示す受信装置２から構成され、次世代地上放送伝送方式で用いるＬＤＰＣ符号を、前方誤り訂正符号として最適化したものとなっている。 Hereinafter, the transmitting device 1 and the receiving device 2 in the transmission system of one embodiment according to the present invention will be described with reference to the drawings. The transmission system of one embodiment according to the present invention is composed of the transmitting device 1 shown in FIG. 1 and the receiving device 2 shown in FIG. 2 assuming a next-generation terrestrial broadcasting transmission system, and is an LDPC code used in the next-generation terrestrial broadcasting transmission system. Is optimized as a forward error correction code.

まず、図１を参照して、本発明による一実施例の送信装置１について説明する。 First, the transmission device 1 of the embodiment according to the present invention will be described with reference to FIG.

〔送信装置〕
図１は、本発明による一実施例の送信装置１の主要な構成要素のみを概略的に示すブロック図である。この送信装置１は、フレーム生成部１１１、エネルギー拡散部１１２、ＢＣＨ符号化部１１３、ＬＤＰＣ符号化部１１４、変調部１１５を備え、主信号の入力ビット列を送信する場合に、後述する図３に示した伝送フレームの信号を生成してから変調信号を生成するまでの一連の処理を行う。以下、ＬＤＰＣ符号化部１１４は、単に符号化器とも称する。また、送信装置１は、変調方式及び符号化率といった伝送に関するパラメータを含むＴＭＣＣ信号を生成し主信号より前に伝送する手段として、ＴＭＣＣ生成部１２を有する。ＴＭＣＣ生成部１２は、主信号の信号処理を行う主信号処理部１１とは別構成により接続し、伝送フレーム生成部１１１から発生される主信号に対して、ＴＭＣＣ信号を時分割多重により伝送することで、主信号とは独立して、受信装置２に対し伝送に関するパラメータを伝送することが可能である。また、ＴＭＣＣ生成部１２は、後述するＬＤＰＣ符号化部１１４や、変調部１１５に対して、ＴＭＣＣ信号が指定するＬＤＰＣ符号化率（以下、単に「符号化率」とも称する）、及び変調方式を指定する機能を有する。以後、図１に示す送信装置１の各構成要素について説明する。 [Transmission device]
FIG. 1 is a block diagram schematically showing only the main components of the transmitter 1 according to the embodiment of the present invention. The transmission device 1 includes a frame generation unit 111, an energy diffusion unit 112, a BCH coding unit 113, an LDPC coding unit 114, and a modulation unit 115, and when transmitting an input bit string of a main signal, FIG. A series of processing is performed from the generation of the signal of the indicated transmission frame to the generation of the modulated signal. Hereinafter, the LDPC coding unit 114 is also simply referred to as a encoder. Further, the transmission device 1 has a TMCC generation unit 12 as a means for generating a TMCC signal including parameters related to transmission such as a modulation method and a coding rate and transmitting the TMCC signal before the main signal. The TMCC generation unit 12 is connected to the main signal processing unit 11 that performs signal processing of the main signal by a configuration different from that of the main signal processing unit 11, and transmits the TMCC signal to the main signal generated from the transmission frame generation unit 111 by time division multiplexing. Therefore, it is possible to transmit the parameters related to transmission to the receiving device 2 independently of the main signal. Further, the TMCC generation unit 12 provides the LDPC coding unit 114 and the modulation unit 115, which will be described later, with the LDPC coding rate (hereinafter, also simply referred to as “coding rate”) designated by the TMCC signal and the modulation method. Has a function to specify. Hereinafter, each component of the transmission device 1 shown in FIG. 1 will be described.

伝送フレーム生成部１１１は、ＬＤＰＣ符号化率に応じた伝送フレーム構成に基づき、主信号の入力ビット列を、所定の長さに区切り、ＬＤＰＣ符号化を可能とする伝送フレームを生成する。本例では、ＬＤＰＣ符号化率７／１６について、図３に示すように、主信号の入力ビット列は、情報ビット長として３０２４０ビット毎に区切られ、都度、後続する機能ブロックに出力される。 The transmission frame generation unit 111 divides the input bit string of the main signal into a predetermined length based on the transmission frame configuration according to the LDPC coding rate, and generates a transmission frame that enables LDPC coding. In this example, with respect to the LDPC coding rate of 7/16, as shown in FIG. 3, the input bit string of the main signal is divided into 30240 bits as the information bit length, and is output to the subsequent functional block each time.

（ＬＤＰＣ符号化率７／１６の伝送フレーム構成）
図３（ａ），（ｂ）は、それぞれ本発明による一実施例のＬＤＰＣ符号化率７／１６の伝送システムにおける伝送フレームの構成を示している。特に、図３（ａ）は、誤り訂正符号として、ＬＤＰＣ符号化率７／１６のＬＤＰＣ符号のみを用いる場合の伝送フレームの構成を示しており、図３（ｂ）は、誤り訂正符号として、外符号としてのＢＣＨ符号、及び内符号としてのＬＤＰＣ符号化率７／１６のＬＤＰＣ符号よりなる連接符号を用いる場合の伝送フレームの構成を示している。そして、図３（ａ），（ｂ）にそれぞれ示す伝送フレームは、次世代地上放送伝送方式で用いるＬＤＰＣ符号を基本とする伝送フレームを想定している。 (Transmission frame configuration with LDPC coding rate of 7/16)
3 (a) and 3 (b) show the configuration of a transmission frame in a transmission system having an LDPC coding rate of 7/16 according to an embodiment of the present invention, respectively. In particular, FIG. 3A shows the configuration of the transmission frame when only the LDPC code having the LDPC coding rate of 7/16 is used as the error correction code, and FIG. 3B shows the error correction code as the error correction code. The configuration of the transmission frame in the case of using the BCH code as the external code and the concatenated code consisting of the LDPC code having the LDPC coding rate of 7/16 as the internal code is shown. The transmission frames shown in FIGS. 3A and 3B are assumed to be transmission frames based on the LDPC code used in the next-generation terrestrial broadcasting transmission system.

まず、図３（ａ）に示す伝送フレームは、ＬＤＰＣ符号化率７／１６を満たす情報ビット及びＬＤＰＣパリティから構成される。本発明による一実施例の送信装置１は、図３（ａ）に示す伝送フレーム構成を用いることにより、符号化及び変調を行う。そして、本発明による一実施例の受信装置２（図２を参照。詳細については後述する。）は、この伝送フレーム構成に基づいて、復調及び誤り訂正符号の復号を行う。 First, the transmission frame shown in FIG. 3A is composed of an information bit satisfying the LDPC coding rate of 7/16 and LDPC parity. The transmission device 1 of the embodiment according to the present invention encodes and modulates by using the transmission frame configuration shown in FIG. 3 (a). Then, the receiving device 2 of the embodiment according to the present invention (see FIG. 2; details will be described later) performs demodulation and decoding of the error correction code based on this transmission frame configuration.

また、図３（ｂ）に示す伝送フレームは、図３（ａ）の変形として、情報ビット、ＢＣＨパリティ、及びＬＤＰＣパリティから構成され、図３（ａ）に示す伝送フレームと同様に、本発明による一実施例の送信装置１及び受信装置２に適用可能である。図３（ｂ）において、K_bchはＢＣＨ符号のパリティビット長に相当する。外符号の一例として、高度衛星放送方式で利用可能なＢＣＨ符号を適用する場合を示しており、K_bchは１９２ビットである。ＢＣＨパリティは基本的に情報ビットの一部として扱われ、ＬＤＰＣ符号で訂正しきれない軽微なビット誤りを保護する役割を有する。ＬＤＰＣパリティ長が等しい場合、図３（ａ）及び図３（ｂ）は、ＬＤＰＣ符号の訂正能力は同等である。しかしながら、誤り訂正の大部分の能力はＬＤＰＣ符号に依存するため、主として、図３（ａ）に示す伝送フレームを前提に説明する。 Further, the transmission frame shown in FIG. 3B is composed of an information bit, BCH parity, and LDPC parity as a modification of FIG. 3A, and is the same as the transmission frame shown in FIG. 3A, according to the present invention. It is applicable to the transmitting device 1 and the receiving device 2 of the above embodiment. In FIG. 3B, K_bch corresponds to the parity bit length of the BCH code. As an example of the external code, the case where the BCH code that can be used in the advanced satellite broadcasting system is applied is shown, and K_bch is 192 bits. BCH parity is basically treated as a part of information bits, and has a role of protecting minor bit errors that cannot be corrected by the LDPC code. When the LDPC parity lengths are equal, the correction capabilities of the LDPC codes are the same in FIGS. 3 (a) and 3 (b). However, since most of the error correction capability depends on the LDPC code, the transmission frame shown in FIG. 3A will be mainly described as a premise.

図３（ａ）に示すように、ＬＤＰＣ符号化率７／１６の場合、次世代地上放送伝送方式を想定した伝送フレーム長は、ＬＤＰＣ符号長である６９１２０ビットに相当する。６９１２０ビットは３６０の整数倍で構成され、３６０×１９２で分割することが可能である。また、情報ビット長は３０２４０ビットであり、３０２４０／６９１２０＝７／１６であることから、本伝送フレームはＬＤＰＣ符号化率７／１６を満たしている。また、符号長６９１２０ビットは、高度衛星放送方式におけるＬＤＰＣ符号長４４８８０ビットよりも十分長いことから、よりシャノン限界に近い誤り訂正能力が期待できる。 As shown in FIG. 3A, in the case of the LDPC coding rate of 7/16, the transmission frame length assuming the next-generation terrestrial broadcasting transmission method corresponds to 69120 bits, which is the LDPC code length. The 69120 bits are composed of an integral multiple of 360 and can be divided by 360 × 192. Further, since the information bit length is 30240 bits and 30240/69120 = 7/16, this transmission frame satisfies the LDPC coding rate of 7/16. Further, since the code length of 69120 bits is sufficiently longer than the LDPC code length of 44880 bits in the advanced satellite broadcasting system, an error correction capability closer to the Shannon limit can be expected.

図１に示すように、エネルギー拡散部１１２は、伝送フレーム生成部１１１の出力ビット列に対し、エネルギー拡散（ビットランダム化）を行う。これは、擬似ランダムな「１」及び「０」のパターンを、Ｍ系列を使って発生させ、これとスロット内のデータとでＭＯＤ２により加算することにより実現する。これにより、「１」又は「０」が連続することがなくなることから、後述する受信装置２において、同期再生の安定化を図ることができる。 As shown in FIG. 1, the energy diffusion unit 112 performs energy diffusion (bit randomization) on the output bit string of the transmission frame generation unit 111. This is realized by generating pseudo-random "1" and "0" patterns using the M sequence, and adding the pseudo-random "1" and "0" patterns to the data in the slot by MOD2. As a result, "1" or "0" is no longer continuous, so that synchronous reproduction can be stabilized in the receiving device 2 described later.

ＢＣＨ符号化部１１３は、外符号として、必要に応じて設けられる誤り訂正符号化処理であり、所定のデータに対してＢＣＨ符号化を施す。ＢＣＨ符号化の符号化処理は、非特許文献２に規定されているものと同様とすることができ、その詳細は省略する。尚、図３（ａ）に示す伝送フレームの構成を用いる場合、図１に示す送信装置１において、ＢＣＨ符号化部１１３の処理は不要である。 The BCH coding unit 113 is an error correction coding process provided as an external code as needed, and BCH coding is performed on predetermined data. The coding process of BCH coding can be the same as that specified in Non-Patent Document 2, and the details thereof will be omitted. When the configuration of the transmission frame shown in FIG. 3A is used, the processing of the BCH coding unit 113 is unnecessary in the transmission device 1 shown in FIG.

ＬＤＰＣ符号化部１１４は、ＴＭＣＣ生成部１２で生成するＴＭＣＣ信号が指定する所定の符号化率に基づき、エネルギー拡散部１１２を経て入力される所定のデータ（又はＢＣＨ符号化部１１３を経て入力されるＢＣＨ符号化データ）に対して、ＬＤＰＣ符号化を施す。尚、本発明に係る符号化器（ＬＤＰＣ符号化部１１４）のＬＤＰＣ符号化率７／１６におけるＬＤＰＣ符号検査行列を用いたＬＤＰＣ符号化についての詳細は、後述する。 The LDPC coding unit 114 is input via predetermined data (or BCH coding unit 113) input via the energy diffusion unit 112 based on a predetermined coding rate specified by the TMCC signal generated by the TMCC generation unit 12. LDPC coding is applied to the BCH coded data). The details of LDPC coding using the LDPC code check matrix at the LDPC code rate 7/16 of the encoder (LDPC coding unit 114) according to the present invention will be described later.

変調部１１５は、ＴＭＣＣ生成部１２で生成するＴＭＣＣ信号が指定する所定の変調方式に基づき直交変調を施して、変調信号を生成する。変調方式には、例えば、ＢＰＳＫ（π／２シフトＢＰＳＫ（Binary Phase Shift Keying））、ＱＰＳＫ（Quadrature Phase Shift Keying）、８ＰＳＫ、１６ＡＰＳＫ（Amplitude and Phase-Shift Keying）（或いは１６ＱＡＭ（Quadrature Amplitude Modulation））、３２ＡＰＳＫ（３２ＱＡＭ）、６４ＱＡＭ、２５６ＱＡＭ、１０２４ＱＡＭ等が含まれる。 The modulation unit 115 generates a modulation signal by performing quadrature modulation based on a predetermined modulation method specified by the TMCC signal generated by the TMCC generation unit 12. Modulation methods include, for example, BPSK (π / 2 shift BPSK (Binary Phase Shift Keying)), QPSK (Quadrature Phase Shift Keying), 8PSK, 16APSK (Amplitude and Phase-Shift Keying) (or 16QAM (Quadrature Amplitude Modulation)). , 32APSK (32QAM), 64QAM, 256QAM, 1024QAM and the like.

次に、図２を参照して、本発明による一実施例の受信装置２について説明する。 Next, the receiving device 2 of the embodiment according to the present invention will be described with reference to FIG.

〔受信装置〕
図２は、本発明による一実施例の受信装置２の主要な構成要素のみを概略的に示すブロック図である。この受信装置２は、復調部２１１、ＬＤＰＣ復号部２１２、ＢＣＨ復号部２１３、及びエネルギー逆拡散部２１４を含む主信号の信号処理を行う主信号処理部２１と、ＴＭＣＣ復調・復号部２２とを備えている。 [Receiver]
FIG. 2 is a block diagram schematically showing only the main components of the receiving device 2 according to the embodiment of the present invention. The receiving device 2 includes a demodulation unit 211, an LDPC decoding unit 212, a BCH decoding unit 213, a main signal processing unit 21 that performs signal processing of a main signal including an energy reverse diffusion unit 214, and a TMCC demodulation / decoding unit 22. I have.

復調部２１１は、入力された変調信号を直交復調し、ＬＤＰＣ復号部２１２に対し復調したＩＱ信号（同相成分Ｉと直交位相成分Ｑの直交信号）を出力する。尚、ＴＭＣＣ復調・復号部２２は、復調部２１１に先立ちＴＭＣＣ信号の復調・復号を行い、復調部２１１に対して、主信号の変調に適用した変調方式を指定する。また、後述するＬＤＰＣ復号部２１２に対しては、主信号のＬＤＰＣ符号化に適用した符号化率を指定する。本発明に係る符号化器（ＬＤＰＣ符号化部１１４）にてＬＤＰＣ符号化処理を行う際の符号化率は７／１６に相当する。 The demodulation unit 211 demodulates the input modulated signal orthogonally, and outputs the demodulated IQ signal (orthogonal signal of the in-phase component I and the orthogonal phase component Q) to the LDPC decoding unit 212. The TMCC demodulation / decoding unit 22 demodulates / decodes the TMCC signal prior to the demodulation unit 211, and specifies the modulation method applied to the modulation of the main signal to the demodulation unit 211. Further, for the LDPC decoding unit 212 described later, the coding rate applied to the LDPC coding of the main signal is specified. The coding rate when the LDPC coding process is performed by the encoder (LDPC coding unit 114) according to the present invention corresponds to 7/16.

ＬＤＰＣ復号部２１２は、ＬＤＰＣ符号用の復号器として構成され、復調部２１１からＩＱ信号が入力されると共に、ＴＭＣＣ復調・復号部２２により検出された変調方式及びＬＤＰＣ符号化率の情報が入力され、所定の変調方式及びＬＤＰＣ符号化率に合わせた復号を行う。尚、本発明に係る符号化器（ＬＤＰＣ符号化部１１４）の検査行列を用いたＬＤＰＣ復号についての詳細は後述する。 The LDPC decoding unit 212 is configured as a decoder for LDPC coding, and an IQ signal is input from the demodulating unit 211, and information on the modulation method and LDPC coding rate detected by the TMCC demodulating / decoding unit 22 is input. , Decoding according to a predetermined modulation method and LDPC coding rate. The details of LDPC decoding using the inspection matrix of the encoder (LDPC coding unit 114) according to the present invention will be described later.

ＢＣＨ復号部２１３は、送信装置１のＢＣＨ符号化部１１３によりＢＣＨ符号化した信号に対し、復号を行う。尚、図３（ａ）に示す伝送フレームの構成を用いる場合、図２に示す受信装置２において、ＢＣＨ復号部２１３の処理は不要である。 The BCH decoding unit 213 decodes the BCH-encoded signal by the BCH coding unit 113 of the transmission device 1. When the configuration of the transmission frame shown in FIG. 3A is used, the processing of the BCH decoding unit 213 is unnecessary in the receiving device 2 shown in FIG.

エネルギー逆拡散部２１４は、送信装置１のエネルギー拡散部１１２において擬似ランダム符号がＭＯＤ２により加算された処理を元に戻すため、再度同じ擬似ランダム符号をＭＯＤ２により加算し、エネルギー逆拡散処理を行う。これにより、受信装置２における信号処理部２１は、送信装置１から送信された主信号の入力ビット列に対応する出力ビット列を復元して外部に出力する。 In order to restore the process in which the pseudo-random code is added by MOD2 in the energy diffusion unit 112 of the transmission device 1, the energy back-diffusion unit 214 adds the same pseudo-random code again by MOD2 and performs the energy back-diffusion process. As a result, the signal processing unit 21 in the receiving device 2 restores the output bit string corresponding to the input bit string of the main signal transmitted from the transmitting device 1 and outputs the output bit string to the outside.

以上のように、本発明による一実施例の送信装置１及び受信装置２は、長い符号長を持つＬＤＰＣ符号による誤り訂正符号に対応した伝送フレームを用いて、変調方式と符号化率とを自由に組み合わせることができる。従って、主信号として伝送するＭＰＥＧ−２ＴＳ又はその他のデジタルデータストリームを効率良く伝送することが可能である。 As described above, the transmitting device 1 and the receiving device 2 of the embodiment according to the present invention can freely change the modulation method and the coding rate by using a transmission frame corresponding to an error correction code using an LDPC code having a long code length. Can be combined with. Therefore, it is possible to efficiently transmit the MPEG-2 TS or other digital data stream to be transmitted as the main signal.

次に、本発明に係るＬＤＰＣ符号化率７／１６における符号化器（ＬＤＰＣ符号化部１１４）及び復号器（ＬＤＰＣ復号部２１２）の各処理過程を順に説明する。 Next, each processing process of the encoder (LDPC coding unit 114) and the decoder (LDPC decoding unit 212) at the LDPC coding rate 7/16 according to the present invention will be described in order.

まず、一実施例の符号化器（ＬＤＰＣ符号化部１１４）の処理過程について説明する。 First, the processing process of the encoder (LDPC coding unit 114) of one embodiment will be described.

（ＬＤＰＣ符号化率７／１６における符号化器の処理過程）
本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成し、この検査行列Ｈを用いてＬＤＰＣ符号パリティの生成を行う。ＬＤＰＣ符号化率７／１６における検査行列Ｈの基本構成を図４に示す。検査行列Ｈの行方向の長さがＬＤＰＣ符号長に相当し、ＬＤＰＣ符号長Ｎ＝６９１２０と設定する。本検査行列の符号化率は７／１６であることから、検査行列Ｈの列方向の長さがＬＤＰＣパリティ長に相当し、ＬＤＰＣパリティ長Ｐ＝３８８８０ビットである。 (Processing process of the encoder at LDPC coding rate 7/16)
The encoder (LDPC coding unit 114) of this embodiment generates an inspection matrix H divided into six regions by submatrixes A, B, C, D, I, and O, and uses this inspection matrix H as an inspection matrix H. It is used to generate LDPC code parity. FIG. 4 shows the basic configuration of the inspection matrix H at the LDPC coding rate of 7/16. The length of the inspection matrix H in the row direction corresponds to the LDPC code length, and the LDPC code length N = 69120 is set. Since the coding rate of this inspection matrix is 7/16, the length of the inspection matrix H in the column direction corresponds to the LDPC parity length, and the LDPC parity length P = 38880 bits.

図４において、部分行列Ａ，Ｃ，及びＤは、上述の表１に示す検査行列初期値テーブルを用いて構成される部分行列であり、部分行列ＢにはＬＤＧＭ構造（図５）を適用する。ＬＤＧＭ構造の行重み（検査行列の行方向の１の数）は１行目が１で残りの行重みは全て２、列重みは全ての列で２（ただし、最後列のみ１）である階段行列である。部分行列Ｂのサイズは、行方向、列方向ともに４６８０ビットである。また、部分行列Ｉは、対角行列（図６）を適用する。対角行列の行重みは全て１である。部分行列Ｉのサイズは、行方向、列方向ともに３４２００ビットである。部分行列Ｏは、零行列に相当する。 In FIG. 4, the submatrixes A, C, and D are submatrixes constructed by using the inspection matrix initial value table shown in Table 1 above, and the LDGM structure (FIG. 5) is applied to the submatrix B. .. The row weight of the LDGM structure (the number of 1s in the row direction of the inspection matrix) is 1 for the first row, 2 for all the remaining row weights, and 2 for all columns (however, only the last column is 1). It is a matrix. The size of the submatrix B is 4680 bits in both the row direction and the column direction. Further, as the submatrix I, a diagonal matrix (FIG. 6) is applied. The row weights of the diagonal matrices are all 1. The size of the submatrix I is 34,200 bits in both the row direction and the column direction. The submatrix O corresponds to the zero matrix.

部分行列Ａのサイズは、図７に示すように、４６８０ビット（行）×３０２４０ビット（列）で構成される。 As shown in FIG. 7, the size of the submatrix A is composed of 4680 bits (rows) × 30240 bits (columns).

また、部分行列Ｃのサイズは、図８に示すように、３４２００ビット（行）×３０２４０ビット（列）で構成される。 Further, as shown in FIG. 8, the size of the submatrix C is composed of 34200 bits (rows) × 30240 bits (columns).

また、部分行列Ｄのサイズは、図９に示すように、３４２００ビット（行）×４６８０ビット（列）で構成される。 Further, as shown in FIG. 9, the size of the submatrix D is composed of 34200 bits (rows) × 4680 bits (columns).

部分行列Ａ，Ｃ，Ｄのいずれにおいても、これら部分行列のサイズは有限であることから、以下の式（１）に基づき、検査行列の１の位置は算出される。
Ｈ_ｑ−ｊ＝ｍｏｄ｛（ｈ_ｉ−ｊ+ ｍｏｄ((ｑ−１),３６０)) × Ｑ）,Ｐ｝（１）
ここで、ｈ_ｉ−ｊのｉは検査行列初期値テーブルの行番号であり、ｈ_ｉ−ｊのｊは検査行列初期値テーブルの列番号である。Ｈ_ｑ−ｊは検査行列Ｈのｑ列目の１の行番号を示す。Ｈ_ｑ−ｊのｊは列重みの要素数の順番を示す。従って、列重み９の場合、ｊ＝１〜９である。ｑ＝１は検査行列初期値テーブルの１行目を用いることになる。また、ｍｏｄ（ｘ，ｙ）はｘをｙで割った余りを意味する。式（１）のＱは、符号化率毎に定まる値を持つサイクル数であり、Ｑは式（２）で求められる。 Since the size of these submatrixes is finite in any of the submatrixes A, C, and D, the position of 1 in the inspection matrix is calculated based on the following equation (1).
H _q-j = mod {(hi _i-j + mod ((q-1), 360)) x Q), P} (1)
Here, _{i of hii-j} is a row number of the check matrix initial value table, and _j of hii-j is a column number of the check matrix initial value table. H _q-j indicates the row number of 1 in the qth column of the inspection matrix H. J of H _q-j indicates the order of the number of elements of the column weight. Therefore, when the column weight is 9, j = 1 to 9. For q = 1, the first row of the check matrix initial value table is used. Also, mod (x, y) means the remainder of x divided by y. Q in the equation (1) is the number of cycles having a value determined for each coding rate, and Q is obtained by the equation (2).

Ｑ＝各部分行列の行サイズ／３６０（２） Q = row size of each submatrix / 360 (2)

よって、本実施例のＬＤＰＣ符号化率７／１６において、部分行列Ａの場合、Ｑ＝１３（第１のサイクル数Ｑ１）、部分行列Ｃ、及び部分行列Ｄの場合、Ｑ＝９５（第２のサイクル数Ｑ２）となる。 Therefore, in the LDPC coding rate of 7/16 of this embodiment, in the case of the submatrix A, Q = 13 (first cycle number Q1), in the case of the submatrix C, and the submatrix D, Q = 95 (second). The number of cycles Q2).

以下、より具体的に、ＬＤＰＣ符号化率７／１６における部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを生成する方法について説明する。 Hereinafter, a method of generating an inspection matrix H divided into six regions by submatrixes A, B, C, D, I, and O at an LDPC coding rate of 7/16 will be described more specifically.

まず、部分行列Ａ（図７）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ａを形成するために、上述の表１に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ａの領域内の１の位置を周期的に配置する。表１に示す検査行列初期値テーブルは、列方向に９７、行方向に最大１１の数値が記載されている。この数値は、部分行列Ａ，Ｃ及びＤで利用する検査行列の１の最初の位置（初期値）に相当する。即ち、表１中のｉ行目・ｊ列目の数値座標hi-j(数値）により、図４に示す検査行列Ｈ内の部分行列Ａ，Ｃ，Ｄにおける１の最初の位置を指定する。一例として、図７において、h1-1(1433)は、部分行列Ａの１列目の１を１４３３行目に配置することに相当し、h1-2（3551)は、部分行列Ａの１列目の１を３５５１行目に配置することに相当する。また、h2-1(894)は、部分行列Ａの３６１列目の１を８９４行目に配置し、h2-2(2650)は部分行列Ａの３６１列目の１を２６５０行目に配置することに相当する。 First, the submatrix A (FIG. 7) will be described. In order to form the submatrix A, the encoder (LDPC coding unit 114) of the present embodiment reads a numerical value from a part of the inspection matrix initial value table shown in Table 1 described above, and reads a numerical value from a part of the inspection matrix initial value table to form a portion in the inspection matrix H. The position 1 in the region of the matrix A is periodically arranged. In the inspection matrix initial value table shown in Table 1, 97 numerical values are listed in the column direction and 11 numerical values are listed in the row direction. This numerical value corresponds to the first position (initial value) of 1 of the inspection matrix used in the submatrixes A, C and D. That is, the first position of 1 in the submatrix A, C, D in the inspection matrix H shown in FIG. 4 is specified by the numerical coordinates hi-j (numerical value) of the i-th row and the j-th column in Table 1. As an example, in FIG. 7, h1-1 (1433) corresponds to arranging 1 in the first column of the submatrix A in the 1433th row, and h1-2 (3551) corresponds to the first column of the submatrix A. Corresponds to placing eye 1 on line 3551. Further, h2-1 (894) arranges 1 in the 361st column of the submatrix A in the 894th row, and h2-2 (2650) arranges 1 in the 361st column of the submatrix A in the 2650th row. Corresponds to that.

以上の関係に基づき、図７に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表１における検査行列初期値テーブルから、部分行列Ａの３６０列毎の１を配置する行位置を指定するための８４行・ｊ列（最大３列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ａ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第１のサイクル数Ｑ１＝１３（１３ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、検査行列Ｈ内の部分行列Ａを構成する。 Based on the above relationship, as shown in FIG. 7, the encoder (LDPC coding unit 114) of the present embodiment arranges 1 for every 360 columns of the submatrix A from the inspection matrix initial value table in Table 1. Read all of the numerical coordinates hi-j (numerical value) of 84 rows and j columns (maximum 3 columns) for specifying the row position to be performed, and first assign 1 to the position in the specified submatrix A, and this With respect to the position of 1 assigned first, 1 bit is shifted to the right in the row direction, and 1 is assigned to the position shifted downward in the column direction with the first number of cycles Q1 = 13 (13 bits). By repeating this, a sub-matrix A in the inspection matrix H is formed.

〈表１における検査行列初期値テーブルの部分行列Ａ用の数値座標hi-j(数値）〉
１行目：h1-1（1433）からh1-2（3551）
・・・・
４３行目：h43-1（2580）からh1-2（3067）
４４行目：h44-1（878）からh1-3（3513）
・・・・
８４行目：h84-1（1831）からh84-3（4649） <Numerical coordinates hi-j (numerical value) for submatrix A of the inspection matrix initial value table in Table 1>
1st line: h1-1 (1433) to h1-2 (3551)
・・・・
Line 43: h43-1 (2580) to h1-2 (3067)
Line 44: h44-1 (878) to h1-3 (3513)
・・・・
Line 84: h84-1 (1831) to h84-3 (4649)

このように、表１における部分行列Ａ用の数値座標hi-j(数値）における８４行（この８４行の各行が部分行列Ａの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ａの３６０列毎の最初の行位置に相当）に読み出し、図７に示すように、第１のサイクル数Ｑ１＝１３シフトを繰り返すことで、３６０×８４＝３０２４０ビット（列）相当の検査行列Ｈにおける部分行列Ａの１の位置を指定することが可能となる。また、部分行列Ａの行数は３６０×Ｑ１＝４６８０であり、部分行列Ａのサイズは、行方向が３０２４０ビット、列方向が４６８０ビットとなる。 In this way, the numerical value of 84 rows (each row of these 84 rows corresponds to the first column of every 360 columns of the sub-matrix A) in the numerical coordinates hi-j (numerical value) for the sub-matrix A in Table 1 is one column. By reading every (the numerical value of each column corresponds to the first row position of each 360 columns of the submatrix A) and repeating the first cycle number Q1 = 13 shift as shown in FIG. 7, 360 × It is possible to specify the position of 1 of the sub-matrix A in the inspection matrix H corresponding to 84 = 30240 bits (column). The number of rows of the submatrix A is 360 × Q1 = 4680, and the size of the submatrix A is 30240 bits in the row direction and 4680 bits in the column direction.

続いて、部分行列Ｃ（図８）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｃを形成するために、上述の表１に示す検査行列初期値テーブルの一部から数値を読み出して、検査行列Ｈにおける部分行列Ｃの領域内の１の位置を周期的に配置する。表１に示す検査行列初期値テーブルは、列方向に９７、行方向に最大１１の数値が記載されている。部分行列Ｃが部分行列Ａと異なるのは、検査行列初期値テーブルにおける読み出し位置と、サイクル数である。 Subsequently, the submatrix C (FIG. 8) will be described. In order to form the submatrix C, the encoder (LDPC coding unit 114) of the present embodiment reads a numerical value from a part of the inspection matrix initial value table shown in Table 1 above, and reads a numerical value from a part of the inspection matrix initial value table to form a portion in the inspection matrix H. The position 1 in the region of the matrix C is periodically arranged. In the inspection matrix initial value table shown in Table 1, 97 numerical values are listed in the column direction and 11 numerical values are listed in the row direction. The submatrix C differs from the submatrix A in the read position in the check matrix initial value table and the number of cycles.

図８に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表１における検査行列初期値テーブルから、部分行列Ｃの３６０列毎の１を配置する行位置を指定するための８４行・ｊ列（最大９列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｃ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして１ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝９５（９５ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図４における検査行列Ｈ内の部分行列Ｃを構成する。 As shown in FIG. 8, the encoder (LDPC coding unit 114) of the present embodiment specifies a row position for arranging 1 in every 360 columns of the sub-matrix C from the inspection matrix initial value table in Table 1. To read all of the numerical coordinates hi-j (numerical value) of 84 rows and j columns (maximum 9 columns), 1 is first assigned to the position in the specified submatrix C, and this first assigned 1 is assigned. By repeating the process of shifting 1 bit to the right in the row direction with respect to the position and assigning 1 to the position shifted downward in the column direction at the second cycle number Q2 = 95 (95 bits), in FIG. It constitutes a sub-matrix C in the inspection matrix H.

〈表１における検査行列初期値テーブルの部分行列Ｃ用の数値座標hi-j(数値）〉
１行目：h1-3（5930）からh1-11（38303）
・・・・
４３行目：h43-3（14591）からh43-11（38176）
４４行目：h44-4（8792）からh44-5（30097）
・・・・
８４行目：h84-4（4774）からh84-5（24781） <Numerical coordinates hi-j (numerical value) for submatrix C of the inspection matrix initial value table in Table 1>
1st line: h1-3 (5930) to h1-11 (38303)
・・・・
Line 43: h43-3 (14591) to h43-11 (38176)
Line 44: h44-4 (8792) to h44-5 (30097)
・・・・
Line 84: h84-4 (4774) to h84-5 (24781)

このように、表１における部分行列Ｃ用の数値座標hi-j(数値）における８４行（この８４行の各行が部分行列Ｃの３６０列毎の最初の１列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｃの３６０列毎の最初の行位置に相当）に読み出し、図８に示すように、第２のサイクル数Ｑ２＝９５シフトを繰り返すことで、３６０×８４＝３０２４０ビット（列）相当の検査行列Ｈにおける部分行列Ｃの１の位置を指定することが可能となる。また、部分行列Ｃの行数は３６０×Ｑ２＝３４２００であり、部分行列Ｃのサイズは、行方向が３０２４０ビット、列方向が３４２００ビットとなる。 In this way, the numerical value of 84 rows (each row of these 84 rows corresponds to the first column of every 360 columns of the sub-matrix C) in the numerical coordinates hi-j (numerical value) for the sub-matrix C in Table 1 is one column. By reading every (the numerical value of each column corresponds to the first row position of each 360 columns of the submatrix C) and repeating the second cycle number Q2 = 95 shift as shown in FIG. 8, 360 × It is possible to specify the position of 1 of the sub-matrix C in the inspection matrix H corresponding to 84 = 30240 bits (column). The number of rows of the submatrix C is 360 × Q2 = 34200, and the size of the submatrix C is 30240 bits in the row direction and 34200 bits in the column direction.

続いて、部分行列Ｄ（図９）について説明する。本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、部分行列Ｄを形成するために、上述の表１に示す検査行列初期値テーブルの一部（表１のうち、８５行目から９７行目）から数値を読み出して、検査行列Ｈにおける部分行列Ｄの領域内の１の位置を周期的に配置する。ただし、部分行列Ｄは、部分行列Ｃと同じ第２のサイクル数Ｑ２＝９５を適用するが、部分行列Ｃと異なるのは、検査行列初期値テーブルにおける読み出し周期に、第１のサイクル数Ｑ１＝１３に相当する行方向のビットシフトを用いることで、パリティインターリーブを適用する点である。 Subsequently, the submatrix D (FIG. 9) will be described. The encoder (LDPC coding unit 114) of this embodiment is a part of the inspection matrix initial value table shown in Table 1 above (in Table 1, rows 85 to 97) in order to form the submatrix D. The numerical value is read out from the line), and the position 1 in the region of the submatrix D in the inspection matrix H is periodically arranged. However, the submatrix D applies the same second cycle number Q2 = 95 as the submatrix C, but the difference from the submatrix C is that the first cycle number Q1 = is applied to the read cycle in the check matrix initial value table. The point is that parity interleaving is applied by using the bit shift in the row direction corresponding to 13.

図９に示すように、本実施例の符号化器（ＬＤＰＣ符号化部１１４）は、表１における検査行列初期値テーブルから、部分行列Ｄの３６０列毎の１を配置する行位置を指定するための１３行・ｊ列（５列）の数値座標hi-j(数値）のすべてを読み出して当該指定される部分行列Ｄ内の位置に１を最初に割り当て、この最初に割り当てた１の位置を基準にして第１のサイクル数Ｑ１＝１３ビット分を行方向に右方シフトし、且つ第２サイクル数Ｑ２＝９５（９５ビット）で列方向に下方シフトした位置に１を割り当てることを繰り返すことで、図４における検査行列Ｈ内の部分行列Ｄを構成する。 As shown in FIG. 9, the encoder (LDPC coding unit 114) of the present embodiment specifies a row position for arranging 1 in every 360 columns of the sub-matrix D from the inspection matrix initial value table in Table 1. 13 rows and j columns (5 columns) for reading all the numerical coordinates hi-j (numerical values), 1 is first assigned to the position in the specified submatrix D, and this first assigned 1 position The first cycle number Q1 = 13 bits is shifted to the right in the row direction, and 1 is repeatedly assigned to the position shifted downward in the column direction at the second cycle number Q2 = 95 (95 bits). As a result, the sub-matrix D in the inspection matrix H in FIG. 4 is constructed.

〈表１における検査行列初期値テーブルの部分行列Ｄ用の数値座標hi-j(数値）〉
８５行目：h85-1（9157）からh85-5（31607）
・・・・
９７行目：h97-1（5876）からh97-5（35330） <Numerical coordinates hi-j (numerical value) for submatrix D of the inspection matrix initial value table in Table 1>
Line 85: h85-1 (9157) to h85-5 (31607)
・・・・
Line 97: h97-1 (5876) to h97-5 (35330)

このように、パリティインターリーブを適用した検査行列初期値テーブルの読み出し方法は、部分行列Ａ，Ｃとは異なる読み出し方法であり、表１における部分行列Ｄ用の数値座標hi-j(数値）における１３行（この１３行の各行が部分行列Ｄの最初の１３列に相当）の数値を１列毎（この１列毎の数値が部分行列Ｄの最初の１３列毎の行位置に相当）に読み出し、表１における部分行列Ｄ用の数値座標hi-j(数値）の１行分の読み出しを１セットとする。そして、図９に示すように、第１のサイクル数に相当するＱ１＝１３ビット分の右シフトと、第２のサイクル数に相当するＱ２＝９５分の下方シフトを３６０回繰り返すことで、３６０×１３＝４６８０ビット（列）相当の検査行列Ｈにおける部分行列Ｄの１の位置を指定することが可能となる。また、部分行列Ｄの行数は３６０×Ｑ２＝３４２００であり、部分行列Ｄのサイズは、行方向が４６８０ビット、列方向が３４２００ビットとなる。 As described above, the method of reading the check matrix initial value table to which parity interleaving is applied is different from the method of reading the sub-matrix A and C, and is 13 in the numerical coordinates hi-j (numerical value) for the sub-matrix D in Table 1. Read the numerical value of each row (each row of these 13 rows corresponds to the first 13 columns of the submatrix D) column by column (the numerical value of each column corresponds to the row position of the first 13 columns of the submatrix D). , The reading of one row of the numerical coordinates hi-j (numerical value) for the submatrix D in Table 1 is set as one set. Then, as shown in FIG. 9, by repeating the right shift of Q1 = 13 bits corresponding to the number of first cycles and the downward shift of Q2 = 95 minutes corresponding to the number of second cycles 360 times, 360 times. It is possible to specify the position of 1 of the submatrix D in the inspection matrix H corresponding to × 13 = 4680 bits (column). The number of rows of the submatrix D is 360 × Q2 = 34200, and the size of the submatrix D is 4680 bits in the row direction and 34200 bits in the column direction.

つまり、表１に示す部分行列Ｄにおける検査行列初期値テーブルと、検査行列Ｈにおける列番号の関係を以下に示す。
検査行列初期値テーブル８５行目の数値は、検査行列Ｈにおける３０２４１列目（即ち、部分行列Ｄの１列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
検査行列初期値テーブル８６行目の数値は、検査行列Ｈにおける３０２４２列目（即ち、部分行列Ｄの２列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。
以下同様に、
検査行列初期値テーブル９７行目の数値は、検査行列Ｈにおける３０２５３列目（即ち、部分行列Ｄの１３列目）の１の最初の位置（サイクル数Ｑ１，Ｑ２で繰り返す最初の検査行列Ｈにおける行位置）が記載されている。 That is, the relationship between the check matrix initial value table in the submatrix D shown in Table 1 and the column numbers in the check matrix H is shown below.
The numerical value in the 85th row of the check matrix initial value table is the first position of 1 in the 30241th column (that is, the first column of the submatrix D) in the check matrix H (in the first check matrix H repeated in the number of cycles Q1 and Q2). Line position) is described.
The numerical value in the 86th row of the check matrix initial value table is the first position of 1 in the 30242th column (that is, the second column of the submatrix D) in the check matrix H (in the first check matrix H repeated in the number of cycles Q1 and Q2). Line position) is described.
Similarly below
The numerical value in the 97th row of the check matrix initial value table is the first position of 1 in the 30253th column (that is, the 13th column of the submatrix D) in the check matrix H (in the first check matrix H repeated in the number of cycles Q1 and Q2). Line position) is described.

そして、図９において、検査行列初期値テーブル８５行目から読み出された数値は、Ｑ１＝１３ビット毎に、Ｑ２＝９５シフトされる。この操作を３６０回繰り返すことで、合計３６０列分、部分行列Ｄにおける１の位置が確定される。同様に、検査行列初期値テーブル８６行目から読み出された数値も、同じく、Ｑ１＝１３ビット毎に、Ｑ２＝９５シフトされ、合計３６０列分、部分行列Ｄにおける１の位置が確定される。以後、最終行の９７行目まで同じ処理を繰り返すことで、３６０列×１３セット＝４６８０ビット相当の部分行列Ｄにおける１の位置が確定される。よって、部分行列Ｄのサイズは、行方向が４６８０ビット、列方向が３４２００ビットとなる。このように、Ｑ１毎にＱ２シフトするパリティインターリーブを適用した部分行列Ｄを検査行列Ｈに含めることで、この部分行列Ｄに対し上位に連接する部分行列Ｂとの間で発生するサイクル４の発生を回避し、ＬＤＰＣ符号の復号性能を向上することが可能となる。つまり、ＬＤＰＣ符号における伝送特性劣化の要因の１つとしてエラーフロアの発生があり、このエラーフロアの発生要因としては検査行列Ｈに含まれる１の配置が例えばサイクル４の形状配置を多数持つとエラーフロアが発生する可能性が高くなることが分かっている。そこで、この問題を解決する手段として、部分行列Ｄを含む検査行列Ｈとしている。 Then, in FIG. 9, the numerical value read from the 85th row of the inspection matrix initial value table is shifted by Q2 = 95 every 13 bits of Q1. By repeating this operation 360 times, the position of 1 in the submatrix D is determined for a total of 360 columns. Similarly, the numerical value read from the 86th row of the check matrix initial value table is also shifted by Q2 = 95 for every Q1 = 13 bits, and the position of 1 in the submatrix D is determined for a total of 360 columns. .. After that, by repeating the same process up to the 97th row of the last row, the position of 1 in the submatrix D corresponding to 360 columns × 13 sets = 4680 bits is determined. Therefore, the size of the submatrix D is 4680 bits in the row direction and 34200 bits in the column direction. In this way, by including the submatrix D to which the parity interleaving that shifts Q2 for each Q1 is applied in the inspection matrix H, the cycle 4 that occurs with the submatrix B that is connected to the submatrix D higher than the submatrix D occurs. It is possible to avoid the above and improve the decoding performance of the LDPC code. That is, the occurrence of an error floor is one of the causes of the deterioration of the transmission characteristics in the LDPC code, and as the cause of the error floor, an error occurs when the arrangement of 1 included in the inspection matrix H has, for example, many shape arrangements of the cycle 4. It is known that floors are more likely to occur. Therefore, as a means for solving this problem, an inspection matrix H including a submatrix D is used.

以上の処理により求められたＬＤＰＣ符号化率７／１６における部分行列Ａ、Ｂ、Ｃ、Ｄ、Ｉ、Ｏの集合行列である検査行列Ｈを用いて、パリティ検査方程式（３）により、ＬＤＰＣパリティを算出する。尚、符号化率７／１６の場合、情報ビット長は３０２４０ビットであることから、パリティ検査方程式においては、検査行列Ｈの１行目から４６８０行目までは、ＬＤＧＭ構造に基づくパリティ計算が適用され、４６８１行目から３８８８０行目までは、対角構造に基づくパリティ計算が適用される。 LDPC parity is calculated by the parity check equation (3) using the check matrix H, which is a set matrix of submatrixes A, B, C, D, I, and O at the LDPC coding rate of 7/16 obtained by the above processing. Is calculated. Since the information bit length is 30240 bits when the coding rate is 7/16, the parity calculation based on the LDGM structure is applied from the first row to the 4680th row of the check matrix H in the parity check equation. Then, from the 4681th line to the 38880th line, the parity calculation based on the diagonal structure is applied.

Ｈ・Ｃ^Ｔ＝０（３） ^{H · C T = 0 (3} )

本実施例の符号化器（ＬＤＰＣ符号化部１１４）は６９１２０ビットを基本単位としており、また、６９１２０は１，２，３，４，５，６，８，１０，１１，１２，１５，１６等の値で割り切れる値である。よって本実施例の符号化器は、図１に示す送信装置１の機能ブロックとして適用した場合、非常に多様な変調多値数を用いることが可能であり、例えば、ＢＰＳＫ（π／２シフトＢＰＳＫ）、ＱＰＳＫ、８ＰＳＫ、１６ＡＰＳＫ（１６ＱＡＭ）、３２ＡＰＳＫ（３２ＱＡＭ）、６４ＱＡＭ、２５６ＱＡＭ、１０２４ＱＡＭ等、非常に多様な多値変調方式に対応可能である。よって、本実施例の送信装置１により非常に柔軟な変調方式及び符号化率を組み合わせた信号送信が可能となる。尚、ＬＤＰＣ符号化に用いた検査行列のための検査行列初期値テーブルは、補助情報として送信装置１から受信装置２に送信することができ、或いはまた、受信装置２により予め保持させてもよい。或いは、送信装置１から受信装置２に検査行列自体を送信することができ、又は、検査行列自体を受信装置２により予め保持させてもよい。 The encoder (LDPC coding unit 114) of this embodiment uses 69120 bits as a basic unit, and 69120 has 1,2,3,4,5,6,8,10,11,12,15,16. It is a value that is divisible by a value such as. Therefore, when the encoder of this embodiment is applied as a functional block of the transmission device 1 shown in FIG. 1, it is possible to use a very diverse number of modulation multi-values, for example, BPSK (π / 2 shift BPSK). ), QPSK, 8PSK, 16APSK (16QAM), 32APSK (32QAM), 64QAM, 256QAM, 1024QAM, and the like. Therefore, the transmission device 1 of the present embodiment enables signal transmission that combines a very flexible modulation method and coding rate. The check matrix initial value table for the check matrix used for LDPC coding can be transmitted from the transmitting device 1 to the receiving device 2 as auxiliary information, or may be held in advance by the receiving device 2. .. Alternatively, the inspection matrix itself can be transmitted from the transmission device 1 to the reception device 2, or the inspection matrix itself may be held in advance by the reception device 2.

続いて、本実施例のＬＤＰＣ符号化率７／１６における復号器（ＬＤＰＣ復号部２１２）の処理過程について説明する。 Subsequently, the processing process of the decoder (LDPC decoding unit 212) at the LDPC coding rate 7/16 of this embodiment will be described.

（ＬＤＰＣ符号化率７／１６における復号器の処理過程）
本実施例の復号器（ＬＤＰＣ復号部２１２）は、部分行列Ａ，Ｂ，Ｃ，Ｄ，Ｉ，Ｏにより６個の領域に分割された検査行列Ｈを用いて、ＬＤＰＣ符号の復号処理を行う。以下の説明では簡単のため、変調方式はＢＰＳＫとする。 (Processing process of decoder at LDPC coding rate 7/16)
The decoder (LDPC decoding unit 212) of this embodiment performs LDPC code decoding processing using the inspection matrix H divided into six regions by the submatrix A, B, C, D, I, and O. .. For the sake of simplicity in the following description, the modulation method is BPSK.

本実施例の復号器（ＬＤＰＣ復号部２１２）は、まず、送信シンボルｘ_ｎ及び受信シンボルｙ_ｎに基づいて対数尤度比λ_ｎ（ｎ＝１〜６９１２０）を算出する。対数尤度比λ_ｎとは送るビット０と１の確からしさの比の自然対数であり、送信シンボルｘ_ｎ及び受信シンボルｙ_ｎを用いて式（４）で表される。 The decoder (LDPC decoding unit 212) of this embodiment first calculates the log-likelihood ratio λ _n (n = 1 to 69120) _{based on the transmission symbol x n} and the reception symbol y _n. The log-likelihood ratio λ _n is a natural logarithm of the ratio of the certainty of the sending bit 0 and 1, and is expressed by the equation (4) using the _{transmitting symbol x n} and the receiving symbol y _n.

λ_ｎ＝ｌｎ｛Ｐ（ｙ_ｎ｜ｘ_ｎ＝０）／Ｐ（ｙ_ｎ｜ｘ_ｎ＝１）｝（４） λ _n = ln {P (y _n | x _n = 0) / P (y _n | x _n = 1)} (4)

式（４）により取得した対数尤度比、及び上述の符号化率７／１６に相当する検査行列Ｈ（図４に相当）を用いて、sum−product復号法等によるＬＤＰＣ復号法を行う。反復復号回数は任意の値とする。また、ＬＤＰＣ復号においてはsum−product復号法以外にもmin−sum復号法等、多様な手段が提案されているが、検査行列を用いた尤度比を最大化する様々な手法を本発明に係るＬＤＰＣ復号に適用可能である。 The LDPC decoding method by the sum-product decoding method or the like is performed using the log-likelihood ratio obtained by the equation (4) and the inspection matrix H (corresponding to FIG. 4) corresponding to the above-mentioned coding rate 7/16. The number of iterative decodings may be any value. Further, in LDPC decoding, various means such as a min-sum decoding method have been proposed in addition to the sum-product decoding method, and various methods for maximizing the likelihood ratio using a check matrix have been proposed in the present invention. It is applicable to such LDPC decoding.

図１０は、検査行列初期値テーブル（表１）によるＬＤＰＣ符号化率７／１６についてＱＰＳＫ変調におけるＣ／Ｎ対ＢＥＲ特性（計算機シミュレーション）を示している。尚、図１０は、非特許文献２（ＡＲＩＢＳＴＤ−Ｂ４４）に基づくＢＣＨ符号（訂正能力１２ビット）による誤り訂正後の結果であり、復号アルゴリズムは、sum−product復号法（例えば、非特許文献１参照）を利用した。sum−product復号法の復号反復回数は５０回である。図１１に、符号化率７／１６におけるシャノン限界Ｃ／Ｎと、図１０から取得したＢＥＲ＝１×１０^−７点におけるＣ／Ｎの比較結果を示す。図１１より、本検査行列に基づく符号化器、復号器、送信装置１及び受信装置２を構成することで、シャノン限界に迫る復号性能が得られることがわかる。従って、表１に基づく検査行列Ｈの採用により、現行の地上デジタル放送では困難であったシャノン限界に対し１ｄＢ未満となる好ましい伝送性能が得られるようになる。 FIG. 10 shows the C / N vs. BER characteristics (computer simulation) in QPSK modulation for the LDPC coding rate 7/16 according to the inspection matrix initial value table (Table 1). FIG. 10 shows the result after error correction by the BCH code (correction ability 12 bits) based on Non-Patent Document 2 (ARIB STD-B44), and the decoding algorithm is a sum-product decoding method (for example, Non-Patent Document). 1) was used. The number of decoding iterations of the sum-product decoding method is 50. FIG. 11 shows a comparison result of the Shannon limit C / N at the coding rate of 7/16 and the C / N at the BER = 1 × ^{10-7 point obtained from FIG.} From FIG. 11, it can be seen that by configuring the encoder, decoder, transmitter 1 and receiver 2 based on this inspection matrix, decoding performance approaching the Shannon limit can be obtained. Therefore, by adopting the inspection matrix H based on Table 1, it becomes possible to obtain a preferable transmission performance of less than 1 dB with respect to the Shannon limit, which was difficult in the current terrestrial digital broadcasting.

上述した実施例に関して、符号化器及び復号器、並びに送信装置１及び受信装置２として機能するコンピュータを構成し、符号化器及び復号器、並びに送信装置１及び受信装置２の各手段を機能させるためのプログラムを好適に用いることができる。具体的には、各手段を制御するための制御部をコンピュータ内の中央演算処理装置（ＣＰＵ）で構成でき、且つ、各手段を動作させるのに必要となるプログラムを適宜記憶する記憶部を少なくとも１つのメモリで構成させることができる。即ち、そのようなコンピュータに、ＣＰＵによって該プログラムを実行させることにより、上述した各手段の有する機能を実現させることができる。更に、各手段の有する機能を実現させるためのプログラムを、前述の記憶部（メモリ）の所定の領域に格納させることができる。そのような記憶部は、装置内部のＲＡＭ又はＲＯＭなどで構成させることができ、或いは又、外部記憶装置（例えば、ハードディスク）で構成させることもできる。また、そのようなプログラムは、コンピュータで利用されるＯＳ上のソフトウェア（ＲＯＭ又は外部記憶装置に格納される）の一部で構成させることができる。更に、そのようなコンピュータに、各手段として機能させるためのプログラムは、コンピュータ読取り可能な記録媒体に記録することができる。また、上述した各手段をハードウェア又はソフトウェアの一部として構成させ、各々を組み合わせて実現させることもできる。 With respect to the above-described embodiment, a computer that functions as a encoder and a decoder, and a transmitter 1 and a receiver 2 is configured, and each means of the encoder and the decoder, and the transmitter 1 and the receiver 2 is made to function. The program for this can be preferably used. Specifically, at least a storage unit in which a control unit for controlling each means can be configured by a central processing unit (CPU) in a computer and a program necessary for operating each means is appropriately stored is at least. It can be configured with one memory. That is, by causing such a computer to execute the program by the CPU, the functions of the above-mentioned means can be realized. Further, a program for realizing the function of each means can be stored in a predetermined area of the above-mentioned storage unit (memory). Such a storage unit can be configured by a RAM or ROM inside the device, or can be configured by an external storage device (for example, a hard disk). Further, such a program can be configured as a part of software (stored in ROM or an external storage device) on an OS used in a computer. Further, the program for causing such a computer to function as each means can be recorded on a computer-readable recording medium. Further, each of the above-mentioned means may be configured as a part of hardware or software, and each of them may be combined and realized.

上述の実施例については代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換することができることは当業者に明らかである。例えば、ＬＤＰＣ符号化と組み合わされる場合の他の誤り訂正符号化として、ＢＣＨ符号化以外に、リードソロモン符号化などのブロック符号化のみならず、畳込み符号化であってもよく、又は他のＬＤＰＣ符号化を組み合わせても良い。従って、本発明は、上述の実施例によって制限するものと解するべきではなく、特許請求の範囲によってのみ制限される。 Although the above-described embodiment has been described as a representative example, it will be apparent to those skilled in the art that many modifications and substitutions can be made within the spirit and scope of the present invention. For example, as another error correction coding when combined with LDPC coding, other than BCH coding, not only block coding such as Reed-Solomon coding but also convolutional coding may be used, or other coding. LDPC coding may be combined. Therefore, the present invention should not be construed as being limited by the examples described above, but only by the claims.

本発明による符号化器及び復号器、並びに送信装置及び受信装置は、各種伝送方式においてＬＤＰＣ符号の符号長が異なる場合において、複数種類のデジタル変調方式を時分割多重する伝送システムにおいて有用である。 The encoder and decoder, and the transmitter and receiver according to the present invention are useful in a transmission system in which a plurality of types of digital modulation schemes are time-divided and multiplexed when the code lengths of LDPC codes are different in various transmission schemes.

１送信装置
１１主信号処理部
１１１伝送フレーム生成部
１１２エネルギー拡散部
１１３ＢＣＨ符号化部
１１４ＬＤＰＣ符号化部
１１５変調部
１２ＴＭＣＣ生成部
２受信装置
２１主信号処理部
２１１復調部
２１２ＬＤＰＣ復号部
２１３ＢＣＨ復号部
２１４エネルギー逆拡散部
２２ＴＭＣＣ復調・復号部 1 Transmitter 11 Main signal processing unit 111 Transmission frame generator 112 Energy diffusion unit 113 BCH coding unit 114 LDPC coding unit 115 Modulator 12 TMCC generator 2 Receiver 21 Main signal processing unit 211 Demodulation unit 212 LDPC decoding unit 213 BCH decoding unit 214 Energy reverse diffusion unit 22 TMCC demodulation / decoding unit

Claims

An encoder that LDPC-encodes digital data using a check matrix unique to each coding rate.
With a code length of 69120 bits and a predetermined check matrix initial value table for each coding rate as the initial value, one element of the submatrix corresponding to the information length corresponding to the coding rate 7/16 is set in the column direction. A means for performing LDPC coding using an inspection matrix including a sub-matrix formed by periodically arranging and constructing a plurality of types of cycles is provided.
The inspection matrix based on the inspection matrix initial value table having a coding rate of 7/16 includes, as the sub-matrix, a first sub-matrix in which one element is periodically arranged in the column direction with the first number of cycles, and the above-mentioned sub-matrix. A second submatrix in which one element is periodically arranged in the column direction with a second cycle number different from the first cycle number, and the second submatrix shifted in the row direction for each first cycle number. Includes a third submatrix that has been subjected to parity interleaving by arranging elements of 1 periodically in the column direction in terms of the number of cycles.
Inspection of the coding rate 7/16 showing initial values when the first submatrix is the submatrix A, the second submatrix is the submatrix C, and the third submatrix is the submatrix D. The matrix initial value table is

Encoder characterized in that it consists of.

A decoder according to claim 1 , wherein the data encoded by the encoder is LDPC-decoded based on the inspection matrix.

A transmitter according to claim 1 , further comprising the encoder.

A receiving device including the decoder according to claim 2.