JP6833315B2 - 半導体装置、及び電子機器 - Google Patents

Description

本発明の一態様は、半導体装置、及び電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。

シリコン（Ｓｉ）を半導体層に用いたトランジスタ（以下、Ｓｉトランジスタ）と、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタ）と、を組み合わせて、多値のデータに対応する複数の電圧レベル（データ電圧ともいう）の保持を可能にした半導体装置が注目されている（特許文献１参照）。

特開２０１４−１９７４４３号公報

記憶容量の向上を図るために、一つのメモリセルに保持できるデータ電圧の数を増やして、データのビット数を大きくすることが有効である。一方で、データのビット数を増やすと、メモリセルに保持する電圧レベルの数が指数関数的に増加する。データ電圧の数を増加させて記憶容量の向上を図る構成は、読み出した電圧レベルがトランジスタの電気特性のばらつき等の影響を受けることで変動し、データの判別が難しくなるなど、実現の難易度が高い。また、データの信頼性が低下する虞もある。

本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することを課題の一とする。

または、本発明の一態様では、記憶容量を向上させるとともに、データの信頼性に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、メモリセルの回路面積を縮小し、小型化を図ることのできる、新規な構成の半導体装置等を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、メモリセルと、第１の配線と、第２の配線と、を有する半導体装置であって、メモリセルは、第１乃至第４のトランジスタと、第１及び第２の容量素子と、を有し、第１のトランジスタのソース又はドレインの一方は、第１の配線に電気的に接続され、第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、メモリセルは、第２の容量素子と、第２のトランジスタのソース又はドレインの一方と、第４のトランジスタのソース又はドレインの一方と、が電気的に接続された第１のデータ保持部を有し、メモリセルは、第１の容量素子と、第１のトランジスタのゲートと、第２のトランジスタのソース又はドレインの他方と、第３のトランジスタのソース又はドレインの一方と、が電気的に接続された第２のデータ保持部を有し、第１のデータ保持部は、第１の配線から、第１のトランジスタ、第２の配線、及び第４のトランジスタのソース又はドレインの他方を介して第１のデータ電圧が書きこまれる機能を有し、第２のデータ保持部は、第２の配線から、第１のトランジスタ、第１の配線、及び第３のトランジスタのソース又はドレインの他方を介して第２のデータ電圧が書きこまれる機能を有する半導体装置である。

本発明の一態様は、メモリセルと、第１の配線と、第２の配線と、を有する半導体装置であって、メモリセルは、第１乃至第４のトランジスタと、第１及び第２の容量素子と、を有し、第１のトランジスタのソース又はドレインの一方は、第１の配線に電気的に接続され、第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、メモリセルは、第２の容量素子と、第２のトランジスタのソース又はドレインの一方と、第４のトランジスタのソース又はドレインの一方と、が電気的に接続された第１のデータ保持部を有し、メモリセルは、第１の容量素子と、第１のトランジスタのゲートと、第２のトランジスタのソース又はドレインの他方と、第３のトランジスタのソース又はドレインの一方と、が電気的に接続された第２のデータ保持部を有し、第１のデータ保持部は、第１の配線から、第１のトランジスタ、第２の配線、及び第４のトランジスタのソース又はドレインの他方を介して第１のデータ電圧が書きこまれる機能を有し、第２のデータ保持部は、第２の配線から、第１のトランジスタ、第１の配線、及び第３のトランジスタのソース又はドレインの他方を介して第２のデータ電圧が書きこまれる機能を有し、第２のデータ保持部は、第１の配線をプリチャージし、第１のトランジスタを流れる電流に従って第１の配線を放電させて得られる電圧によって、第２のデータ電圧を読み出す機能を有し、第１のデータ保持部は、第３のトランジスタを導通状態として第２のデータ保持部を初期化し、第２のトランジスタを導通状態として第１のデータ保持部の電荷を第２のデータ保持部に分配し、第１の配線をプリチャージし、第１のトランジスタを流れる電流に従って第１の配線を放電させて得られる電圧によって、第１のデータ電圧を読み出す機能を有する半導体装置である。

本発明の一態様において、第１のトランジスタの半導体層と、第２及び第３のトランジスタの半導体層と、第４のトランジスタの半導体層と、は異なる層に設けられる半導体装置が好ましい。

本発明の一態様において、第１のトランジスタの半導体層と、第２及び第４のトランジスタの半導体層と、は異なる層に設けられる半導体装置が好ましい。

本発明の一態様において、第１のトランジスタは、シリコンをチャネル形成領域に有するトランジスタである半導体装置が好ましい。

本発明の一態様において、第２乃至第４のトランジスタは、酸化物半導体をチャネル形成領域に有するトランジスタである半導体装置が好ましい。

本発明の一態様において、第２の容量素子の容量値は、第１の容量素子の容量値よりも大きい半導体装置が好ましい。

本発明の一態様において、第１のデータ保持部で保持する電圧は、第２のデータ保持部で保持する電圧よりも大きい半導体装置が好ましい。

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。

本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することができる。

または、本発明の一態様では、記憶容量を向上させるとともに、データの信頼性に優れた、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、メモリセルの回路面積を縮小し、小型化を図ることのできる、新規な構成の半導体装置等を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための模式図および回路図。 本発明の一態様を説明するための模式図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するためのフローチャート及び斜視図。 本発明の一態様を適用可能な電子機器の図。 本発明の一態様を説明するためのレイアウト図。 本発明の一態様を説明するためのレイアウト図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するためのグラフ。 本発明の一態様を説明するためのグラフ。 本発明の一態様を説明するためのグラフ。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置が有する、メモリセルの構成について説明する。

本実施の形態で説明するメモリセルは、多値のデータを保持することができる。メモリセルは、複数のデータ保持部を有する。複数のデータ保持部では、それぞれ多値のデータに応じた複数の電圧レベル（データ電圧）を保持し、メモリセルあたりの記憶容量の増加を図る構成とする。このデータ電圧の保持は、オフ電流が低いトランジスタを用いて、データ電圧に応じた電荷を保持することで実現する。

例えば、２つのデータ保持部を有するメモリセルで、８ビットのデータを保持する場合、１つのデータ保持部で保持するデータを４ビットずつに分ける。この場合、一つのデータ保持部では、４ビットのデータに対応するデータ電圧、すなわち１６値の電圧レベルを保持することになる。データ電圧は、１６値の大小関係によって、元のデータに変換することになる。従って、データ電圧が変動すると、元の正しいデータを読み出すことが難しくなり、データの信頼性が低下する。

本発明の一態様では、複数のデータ保持部を有するメモリセルの構成において、読み出されるデータ電圧の変動を低減し、正しいデータに変換して読み出すことのできる構成である。具体的には、メモリセルに書きこまれるデータ電圧及びメモリセルから読み出されるデータ電圧において、電圧レベルの変動要因、特にトランジスタの閾値電圧の影響をなくし、データ電圧の変動の影響を低減する。そして、変動の影響が低減されたデータ電圧を、正しいデータに変換して読み出す構成とするものである。

具体的には、第１のデータ保持部には、第１の配線から、データ電圧を読み出すためのトランジスタ、及び第２の配線を介してデータ電圧を書きこむ。そして、第２のデータ保持部には、第２の配線から、データ電圧を読み出すためのトランジスタ、及び第１の配線を介してデータ電圧を書きこむ。このような構成とすることで、第１のデータ保持部への書きこみと、第２のデータ保持部へのデータ電圧の書き込みとで、データ電圧がぶつかることなく書き込みを行うことができる。加えて、データ保持部に書きこまれるデータ電圧を元のデータ電圧（Ｖ_Ｄ）から、データ電圧を読み出すためのトランジスタの閾値電圧分（Ｖｔｈ）を差し引いたデータ電圧（Ｖ_Ｄ−Ｖｔｈ）として書きこむことができる。また、データ保持部から読み出されるデータ電圧は、書きこんだデータ電圧（Ｖ_Ｄ−Ｖｔｈ）に、データ電圧を読み出すためのトランジスタの閾値電圧分（Ｖｔｈ）を加えた電圧（Ｖ_Ｄ）として読み出すことができる。

そのため、メモリセルに書きこまれて、その後読み出されるデータ電圧は、データ電圧を読み出すためのトランジスタの閾値電圧を相殺して読み出す構成とすることができる。その結果、メモリセルあたりの記憶容量を向上させるとともに、読み出されるデータ電圧を変換したデータを正しいデータに近づけることができるため、データの信頼性に優れたものとすることができる。

また、データ保持部は、元のデータより小さいビット数のデータに相当する、データ電圧を保持する構成としている。そのため、元のデータのビット数が大きく、メモリセル内にデータ電圧を保持する場合に正しく読み出すことが難しい場合であっても、分割した小さいビットのデータに相当する、データ電圧を保持させることができる。つまり元のデータが８ビットの場合、２５６値の電圧レベルを保持する必要があるが、２つのデータ保持部で４ビットずつ保持させることで、１６値の電圧レベルの保持ですむ、ということになる。

また、メモリセルが有するデータ保持部を構成するトランジスタは、データ電圧を読み出すためのトランジスタとは別の層に積層して設ける構成とすることが有効である。このようにすることで、複数のデータ保持部を有するメモリセルの構成であっても、回路面積を縮小することができ、半導体装置の小型化を図ることができる。

以下本実施の形態では、図面を用いてメモリセル、続いてメモリセルの書き込み及び読み出しの動作の一例について順に説明していく。

＜メモリセルＭＣについて＞
まず図１に示すメモリセルＭＣの回路図の一例について説明する。

メモリセルＭＣは、トランジスタ１１乃至トランジスタ１４と、容量素子１５、１６と、を有する。なおメモリセルＭＣは、図１では図示を省略したが、マトリクス状に複数設けられる。メモリセルＭＣは、配線ＢＬ、配線ＳＬ、配線ＷＬ１乃至ＷＬ３、配線ＷＣＬ１、配線ＷＣＬ２に与える信号又は電圧に従って、データ電圧の書き込み、読み出しを制御することができる。

トランジスタ１１のソース又はドレインの一方は、配線ＳＬに接続される。トランジスタ１１のソース又はドレインの他方は、配線ＢＬに接続される。なお図１では、トランジスタ１１の導電型をｐチャネル型として示すが、ｎチャネル型でもよい。

トランジスタ１１は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）であることが好ましい。Ｓｉトランジスタは、不純物等の添加により、同一プロセスで作製される際の閾値電圧のばらつきを小さくすることができる。

図１に示すメモリセルＭＣは、２つのデータ保持部を有する。例えば第１のデータ保持部は、ノードＦＮ１に接続されるトランジスタ１４のソース又はドレインの一方、容量素子１６の一方の電極、及びトランジスタ１２のソース又はドレインの一方の間で電荷を保持する。また、第２のデータ保持部は、ノードＦＮ２に接続されるトランジスタ１１のゲート、トランジスタ１２のソース又はドレインの他方、トランジスタ１３のソース又はドレインの一方、及び容量素子１５の一方の電極の間で電荷を保持する。

トランジスタ１３のソース又はドレインの他方は、配線ＳＬに接続される。トランジスタ１４のソース又はドレインの他方は、配線ＢＬに接続される。トランジスタ１４のゲートは、配線ＷＬ１に接続される。トランジスタ１２のゲートは、配線ＷＬ２に接続される。トランジスタ１３のゲートは、配線ＷＬ３に接続される。容量素子１６の他方の電極は、配線ＷＣＬ１に接続される。容量素子１５の他方の電極は、配線ＷＣＬ２に接続される。

トランジスタ１２乃至１４は、データ電圧の書き込みと電荷の保持を制御するスイッチとしての機能を有する。なおトランジスタ１２乃至１４は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流が低い、Ｓｉトランジスタと重ねて作製できる等の利点がある。ＯＳトランジスタについては、後の実施の形態で詳述する。なお図１では、トランジスタ１２乃至１４の導電型をｎチャネル型として示すが、ｐチャネル型でもよい。

トランジスタ１２及び１３と、トランジスタ１４とは、ＯＳトランジスタであっても別層に設けることが好ましい。すなわち本実施の形態で説明するメモリセルＭＣは、図１に示すように、トランジスタ１１を有する第１の層２１と、トランジスタ１２及び１３を有する第２の層２２と、トランジスタ１４を有する第３の層２３と、で構成されることが好ましい。トランジスタを有する層を積層して設けることで、回路面積を縮小することができ、半導体装置の小型化を図ることができる。

配線ＳＬには、ノードＦＮ１に接続されるデータ保持部へ書きこむデータ電圧が与えられる。また配線ＳＬには、配線ＳＬの電圧を初期化するためのグラウンド電圧（Ｖ_ＧＮＤ）が与えられる。また配線ＳＬには、ノードＦＮ１に書きこんだデータ電圧を読み出すためのプリチャージ電圧（Ｖ_ｐｒｅ）が与えられる。また配線ＳＬは、所定の電圧を与えた後、電気的に浮遊状態（フローティング）とすることができる。

配線ＢＬには、ノードＦＮ２に接続されるデータ保持部へ書きこむデータ電圧が与えられる。また配線ＢＬには、配線ＢＬの電圧を初期化、あるいは配線ＳＬに与えたＶ_ｐｒｅを放電するためのＶ_ＧＮＤが与えられる。また配線ＢＬは、所定の電圧を与えた後、電気的に浮遊状態（フローティング）とすることができる。

配線ＷＬ１乃至ＷＬ３には、第１乃至第３のワード信号が与えられる。配線ＷＣＬ２には、読み出しワード信号が与えられる。配線ＷＣＬ１には、固定電圧、例えばＶ_ＧＮＤが与えられる。

＜メモリセルＭＣへのデータ電圧の書き込み動作について＞
次いで、メモリセルＭＣへのデータ電圧の書き込み動作について説明する。

図２は、図１のメモリセルＭＣへのデータ電圧の書き込み動作を説明する、タイミングチャートである。また図２では、ノードＦＮ１に接続されるデータ保持部にデータ電圧を書きこむ期間Ｗ_Ｄ１、及びノードＦＮ２に接続されるデータ保持部にデータ電圧を書きこむ期間Ｗ_Ｄ２を示している。また図４（Ａ）、（Ｂ）は、期間Ｗ_Ｄ１、期間Ｗ_Ｄ２での電流の流れ、トランジスタの導通状態、並びに配線及びノードＦＮ１、ＦＮ２での電圧、について可視化して示した回路図である。なお図４（Ａ）、（Ｂ）では、トランジスタ、及び容量素子への符号を省略しているが、回路構成は図１と同様であり、図１と同じ符号を用いて説明する。

なお図２及び図４（Ａ）、（Ｂ）では、ノードＦＮ１に接続されるデータ保持部に書きこむデータ電圧をＶ_Ｄ１として説明する。また、ノードＦＮ２に接続されるデータ保持部に書きこむデータ電圧をＶ_Ｄ２として説明する。また、トランジスタ１１の閾値電圧をＶｔｈとして説明する。

まず期間Ｗ_Ｄ１では、配線ＳＬをＶ_Ｄ１とし、配線ＢＬをＶ_ＧＮＤとした後に、電気的に浮遊状態とする。また配線ＷＬ１、ＷＬ２をハイレベルにする。また配線ＷＬ３、配線ＷＣＬ１、配線ＷＣＬ２をローレベルにする。すると、電気的に浮遊状態にあるノードＦＮ２の電圧が下降し、トランジスタ１１に電流が流れる。電流が流れることで、配線ＢＬの電圧が上昇する。またトランジスタ１４、トランジスタ１２が導通状態となる。そのため、配線ＢＬの電圧の上昇につれて、ノードＦＮ１、ＦＮ２の電圧が上昇する。ノードＦＮ２の電圧が上昇し、トランジスタ１１でゲートとソースとの間の電圧（Ｖｇｓ）がトランジスタ１１の閾値電圧Ｖｔｈになると、トランジスタ１１を流れる電流が小さくなる。そのため、配線ＢＬ、ノードＦＮ１、ＦＮ２の電圧の上昇は止まり、Ｖ_Ｄ１からＶｔｈだけ下がった「Ｖ_Ｄ１−Ｖｔｈ」で一定となる。以上が、ノードＦＮ１に接続されるデータ保持部へのデータ電圧の書き込み動作である。

また、図４（Ａ）では、期間Ｗ_Ｄ１での動作による電荷の流れ、及びトランジスタの導通状態、配線ＳＬ、及びノードＦＮ１、ＦＮ２の電圧、を示している。電荷の流れは、点線矢印で図示している。トランジスタの導通状態は、非導通状態のトランジスタにバツ印を付して図示している。また、配線の電圧は、ハイレベルを「Ｈ」、ローレベルを「Ｌ」と略記している。なおローレベルは、「Ｖ_ＧＮＤ」とする場合がある。図４（Ａ）に示すように配線ＳＬに与えたＶ_Ｄ１は、トランジスタ１１に電流が流れることで、配線ＢＬに与えられ、ノードＦＮ１、ＦＮ２の電圧が上昇する。電圧の上昇によって、ノードＦＮ２の電圧が「Ｖ_Ｄ１−Ｖｔｈ」となり、トランジスタ１１のＶｇｓがＶｔｈとなるため、電流が止まる。

次いで期間Ｗ_Ｄ２では、配線ＢＬをＶ_Ｄ２とし、配線ＳＬをＶ_ＧＮＤとした後に、電気的に浮遊状態とする。また配線ＷＬ３をハイレベルにする。また配線ＷＬ１、ＷＬ２、配線ＷＣＬ１、配線ＷＣＬ２をローレベルにする。トランジスタ１３を導通状態として配線ＳＬをローレベルにする。すると、配線ＳＬをＶ_ＧＮＤとするとともに、ノードＦＮ２の電圧もローレベルにまで低下し、トランジスタ１１に電流が流れる。電流が流れることで、配線ＳＬの電圧が上昇する。またトランジスタ１３が導通状態となる。そのため、配線ＳＬの電圧の上昇につれて、ノードＦＮ２の電圧が上昇する。ノードＦＮ２の電圧が上昇し、トランジスタ１１でＶｇｓがトランジスタ１１のＶｔｈになると、トランジスタ１１を流れる電流が小さくなる。そのため、配線ＳＬ、ノードＦＮ２の電圧の上昇は止まり、Ｖ_Ｄ２からＶｔｈだけ下がった「Ｖ_Ｄ２−Ｖｔｈ」で一定となる。以上が、ノードＦＮ２に接続されるデータ保持部へのデータ電圧の書き込み動作である。

また、図４（Ｂ）では、図４（Ａ）と同様にして、期間Ｗ_Ｄ２での動作による電荷の流れ、及びトランジスタの導通状態、配線ＢＬ、及びノードＦＮ１、ＦＮ２の電圧、を示している。図４（Ｂ）に示すように配線ＢＬに与えたＶ_Ｄ２は、トランジスタ１１に電流が流れることで、配線ＳＬに与えられ、ノードＦＮ２の電圧が上昇する。電圧の上昇によって、ノードＦＮ２の電圧が「Ｖ_Ｄ２−Ｖｔｈ」となり、トランジスタ１１のＶｇｓがＶｔｈとなるため、電流が止まる。このとき、ノードＦＮ１の電圧は、トランジスタ１２、１４共に非導通状態であり、期間Ｗ_Ｄ１で書きこんだ「Ｖ_Ｄ１−Ｖｔｈ」が保持される。

メモリセルＭＣでは、複数のデータ保持部にデータ電圧を書きこんだのち、配線ＷＣＬ２をハイレベルにして、ノードＦＮ１、ＦＮ２の電圧を上昇させる。そして、各トランジスタを非導通状態として、電荷の移動をなくし、書きこんだデータ電圧を保持する。

以上説明したノードＦＮ１、ＦＮ２へのデータ電圧の書き込み動作によって、複数のデータ保持部にデータ電圧を保持させることができる。そのため、メモリセルあたりの記憶容量の増加を図ることができる。なお書きこまれる電圧として、「Ｖ_Ｄ１−Ｖｔｈ」や「Ｖ_Ｄ２−Ｖｔｈ」を一例として挙げて説明したが、これらは多値のデータに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビットのデータを保持する場合、１６値の「Ｖ_Ｄ１−Ｖｔｈ」や「Ｖ_Ｄ２−Ｖｔｈ」を取り得る。

なお複数のデータ保持部から読み出されるデータ電圧は、Ａ／Ｄ変換される。Ａ／Ｄ変換回路の分解能は、ビット数の大きいデータに依存する。８ビットのデータを２つのデータ保持部に分けて保持する場合、４ビットずつデータを保持する場合が効率がよい。例えば、データ保持部に５ビットと、３ビットでデータを分けて保持する場合、５ビットのＡ／Ｄ変換回路が必要になり、効率が悪い。従って、データ保持部に保持するビット数を同じビット数、あるいは同程度のビット数とすることで、Ａ／Ｄ変換を行うための回路を小型化することができる。

なおデータ保持部で保持するデータは、異なるビットのデータを保持させてもよい。例えば元のデータが８ビットの場合、ノードＦＮ１に４ビット、ノードＦＮ２に４ビットを保持させる他に、ノードＦＮ１に３ビット、ノードＦＮ２に５ビットを保持させる構成としてもよい。なお元のデータを９ビットや１０ビットなど他の多値のデータを取ることも可能である。

＜メモリセルＭＣからのデータ電圧の読み出し動作について＞
次いで、メモリセルＭＣからのデータ電圧の読み出し動作について説明する。なお読み出し動作によって書きこんだデータ電圧は消失する。そのため、データ電圧を読み出した後は、リフレッシュ動作によって、再度データ電圧を書きこむことが好ましい。

図３は、図１のメモリセルＭＣからのデータ電圧の読み出し動作を説明する、タイミングチャートである。また図３では、ノードＦＮ２に接続されるデータ保持部からデータ電圧を読み出す期間Ｒ_Ｄ２、ノードＦＮ１に接続されるデータ保持部からデータ電圧を読み出す準備の期間Ｒ_{Ｄ１ｐｒｅ}、及びノードＦＮ２に接続されるデータ保持部からデータ電圧を読み出す期間Ｒ_Ｄ１を示している。また図５（Ａ）、（Ｂ）、及び図６（Ａ）、（Ｂ）は、期間Ｒ_Ｄ１、期間Ｒ_{Ｄ１ｐｒｅ}の前半、期間Ｒ_{Ｄ１ｐｒｅ}の後半、期間Ｒ_Ｄ２での電流の流れ、トランジスタの導通状態、並びに配線及びノードＦＮ１、ＦＮ２での電圧、について可視化して示した回路図である。

なお図３、図５（Ａ）、（Ｂ）、及び図６（Ａ）、（Ｂ）での、Ｖ_Ｄ１、Ｖ_Ｄ２は、書き込み動作での説明と同様である。

まず期間Ｒ_Ｄ２では、予めＶ_ｐｒｅとして電気的に浮遊状態とした、配線ＳＬを放電させる。配線ＷＬ１、ＷＬ２、ＷＬ３、配線ＷＣＬ１をローレベルにする。また、配線ＷＣＬ２をローレベルとして、電気的に浮遊状態にあるノードＦＮ２の電圧を「Ｖ_Ｄ２−Ｖｔｈ」とする。ノードＦＮ２の電圧が下がることで、トランジスタ１１に電流が流れる。電流が流れることで、電気的に浮遊状態の配線ＳＬの電圧が低下する。配線ＳＬの電圧の低下につれて、トランジスタ１１のＶｇｓが小さくなる。トランジスタ１１のＶｇｓがトランジスタ１１のＶｔｈになると、トランジスタ１１を流れる電流が小さくなる。すなわち、配線ＳＬの電圧が、ノードＦＮ２の電圧「Ｖ_Ｄ２−Ｖｔｈ」からＶｔｈだけ大きい値である「Ｖ_Ｄ２」となる。この配線ＳＬの電圧は、ノードＦＮ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＮ２に接続されるデータ保持部のデータを取得する。以上が、ノードＦＮ２に接続されるデータ保持部へのデータ電圧の読み出し動作である。

また、図５（Ａ）では、図４（Ａ）、（Ｂ）と同様にして、期間Ｒ_Ｄ２での動作による電荷の流れ、及びトランジスタの導通状態、配線ＳＬ、及びノードＦＮ１、ＦＮ２の電圧、を示している。図５（Ａ）に示すように配線ＳＬは、一旦Ｖ_ｐｒｅを与えた後、電気的に浮遊状態とする。そして、配線ＷＣＬ２の電圧をハイレベルからローレベルに切り替えることで、トランジスタ１１に電流Ｉ_Ｄ２が流れる。電流Ｉ_Ｄ２が流れることで、浮遊状態にあった配線ＳＬの電圧は低下する。電圧の低下によって、配線ＳＬの電圧は「Ｖ_Ｄ２」となる。トランジスタ１１では、ノードＦＮ２の「Ｖ_Ｄ２−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流Ｉ_Ｄ２が止まる。そして、配線ＳＬには、期間Ｗ_Ｄ２で書きこんだ「Ｖ_Ｄ２」が読み出される。

次いで期間Ｒ_{Ｄ１ｐｒｅ}は、期間Ｗ_Ｄ１で書きこんだ「Ｖ_Ｄ１」を読み出すための、準備の期間である。この期間は、前半と後半の動作で異なる動作をする。

期間Ｒ_{Ｄ１ｐｒｅ}の前半では、ノードＦＮ２の「Ｖ_Ｄ２−Ｖｔｈ」を放電させる。配線ＳＬ、ＢＬをローレベルとする。配線ＷＬ３をハイレベルにする。また、配線ＷＬ１、ＷＬ２、配線ＷＣＬ１、配線ＷＣＬ２をローレベルにする。トランジスタ１３が導通状態となることで、ノードＦＮ２はローレベルになる。

また、図５（Ｂ）では、図４（Ａ）、（Ｂ）と同様にして、期間Ｒ_{Ｄ１ｐｒｅ}の前半での動作によるトランジスタの導通状態、配線ＳＬ、及びノードＦＮ１、ＦＮ２の電圧、を示している。図５（Ｂ）に示すように配線ＳＬはＶ_ＧＮＤ、すなわちローレベルにする。そしてトランジスタ１３を導通状態とすることで、ノードＦＮ２をＶ_ＧＮＤとすることができる。

期間Ｒ_{Ｄ１ｐｒｅ}の後半では、ノードＦＮ１に保持される電荷をノードＦＮ２に分配し、ノードＦＮ１に接続されるデータ保持部のデータ電圧を、ノードＦＮ２に接続されるデータ保持部に移す。配線ＳＬ、ＢＬをローレベルとする。配線ＷＬ２をハイレベルにする。また、配線ＷＬ１、ＷＬ３、配線ＷＣＬ１、配線ＷＣＬ２をローレベルにする。トランジスタ１２が導通状態となることで、ノードＦＮ１の電荷が、ノードＦＮ２との間で分配される。

なおノードＦＮ１の電荷をノードＦＮ２に分配することで、ノードＦＮ１の電圧「Ｖ_Ｄ１−Ｖｔｈ」を保持するノードの容量が、容量素子１５の分だけ増加する。従って電荷の分配後の電圧は、書きこんだ電圧「Ｖ_Ｄ１−Ｖｔｈ」から低下する。そのため、容量素子１６の容量値は、容量素子１５の容量値よりも大きくしておくことが好ましい。あるいは、ノードＦＮ１に書きこむ電圧「Ｖ_Ｄ１−Ｖｔｈ」は、同じデータを表す電圧「Ｖ_Ｄ２−Ｖｔｈ」よりも大きくすることが好ましい。このように、容量値の比を変えること、予め書きこむ電圧を大きくしておくことで、電荷の分配後の電圧の低下を抑制することができる。電荷の分配による電圧の変動については、後述する。

また、図６（Ａ）では、図４（Ａ）、（Ｂ）と同様にして、期間Ｒ_{Ｄ１ｐｒｅ}の後半での動作によるトランジスタの導通状態、配線ＳＬ、及びノードＦＮ１、ＦＮ２の電圧、を示している。図６（Ａ）に示すようにトランジスタ１２を導通状態とすることで、ノードＦＮ１の電荷を、ノードＦＮ２に分配する。上述したように、ノードＦＮ１に書きこむ電圧「Ｖ_Ｄ１−Ｖｔｈ」は、ノードＦＮ１、ＦＮ２に電荷が分配されることで電圧が低下するものの、ここでは電圧「Ｖ_Ｄ１−Ｖｔｈ」として図示している。

次いで期間Ｒ_Ｄ１では、予めＶ_ｐｒｅとして電気的に浮遊状態とした、配線ＳＬを放電させる。配線ＷＬ１、ＷＬ２、ＷＬ３、配線ＷＣＬ１をローレベルにする。また、配線ＷＣＬ２は、プリチャージ時にハイレベルとして、その後ローレベルとする。配線ＷＣＬ２をローレベルとすることで、電気的に浮遊状態にあるノードＦＮ２を電圧「Ｖ_Ｄ１−Ｖｔｈ」とする。ノードＦＮ２の電圧が下がることで、トランジスタ１１に電流が流れる。電流が流れることで、電気的に浮遊状態の配線ＳＬの電圧が低下する。配線ＳＬの電圧の低下につれて、トランジスタ１１のＶｇｓが小さくなる。トランジスタ１１のＶｇｓがトランジスタ１１のＶｔｈになると、トランジスタ１１を流れる電流が小さくなる。すなわち、配線ＳＬの電圧が、ノードＦＮ２の電圧「Ｖ_Ｄ１−Ｖｔｈ」からＶｔｈだけ大きい値である「Ｖ_Ｄ１」となる。この配線ＳＬの電圧は、ノードＦＮ１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＮ１に接続されるデータ保持部のデータを取得する。以上が、ノードＦＮ１に接続されるデータ保持部へのデータ電圧の読み出し動作である。

また、図６（Ｂ）では、図４（Ａ）、（Ｂ）と同様にして、期間Ｒ_Ｄ１での動作による電荷の流れ、及びトランジスタの導通状態、配線ＳＬ、及びノードＦＮ１、ＦＮ２の電圧、を示している。図６（Ｂ）に示すように配線ＳＬは、一旦Ｖ_ｐｒｅを与えた後、電気的に浮遊状態とする。そして、配線ＷＣＬ２の電圧をハイレベルからローレベルに切り替えることで、トランジスタ１１に電流Ｉ_Ｄ１が流れる。電流Ｉ_Ｄ１が流れることで、浮遊状態にあった配線ＳＬの電圧は低下する。電圧の低下によって、配線ＳＬの電圧は「Ｖ_Ｄ１」となる。トランジスタ１１では、ノードＦＮ２の「Ｖ_Ｄ１−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流Ｉ_Ｄ１が止まる。そして、配線ＳＬには、期間Ｗ_Ｄ１で書きこんだ「Ｖ_Ｄ１」が読み出される。

以上説明したノードＦＮ１、ＦＮ２からのデータ電圧の読み出し動作によって、複数のデータ保持部からデータ電圧を読み出すことができる。そのため、メモリセルあたりの記憶容量の増加を図ることができる。なお読み出される電圧は、書きこんだデータ電圧よりＶｔｈだけ大きい電圧として読み出すことができる。そのため、書き込み動作で書きこんだ「Ｖ_Ｄ１−Ｖｔｈ」や「Ｖ_Ｄ２−Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセルあたりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づけることができるため、データの信頼性に優れたものとすることができる。

＜データ保持部に与える複数の電圧レベルについて＞
次いで、ノードＦＮ１、ＦＮ２に与えるデータ電圧について説明する。

図７（Ａ）は、データに対応した、データ電圧の分布を図示したものである。図７（Ａ）の一例では、メモリセルＭＣに保持させるデータを８ビットとし、２つのデータ保持部に４ビットずつデータ電圧を保持する場合を想定している。

図７（Ａ）に示すように、メモリセルＭＣに書きこまれるデータ電圧をＷ＿Ｖ_Ｄ１、Ｗ＿Ｖ_Ｄ２で表す。Ｗ＿Ｖ_Ｄ１、Ｗ＿Ｖ_Ｄ２は、４ビットのデータに相当し、１６値の電圧レベルで表すことができる。それぞれのＷ＿Ｖ_Ｄ１、Ｗ＿Ｖ_Ｄ２は、図７（Ａ）に図示したように、４ビットのデータ「００００」乃至「１１１１」に対応する。

上述したように、ノードＦＮ１に書きこんだデータ電圧は、ノードＦＮ２との間で電荷を分配して読み出す。図７（Ｂ）は、ノードＦＮ１に書きこんだデータ電圧を読み出す際の容量素子１６（容量値をＣ１）、容量素子１５（容量値をＣ２）、及びスイッチ（ＳＷ）として機能するトランジスタ１２を抜き出した回路図である。図７（Ｂ）において、スイッチがオフの状態でノードＦＮ１側には「Ｖ_Ｄ１−Ｖｔｈ」（Ｖ１）が保持され、ノードＦＮ２側には「ＧＮＤ」（Ｖ２）が保持される。

図７（Ｂ）の状態から、図７（Ｃ）に示すようにスイッチをオンにする状態に切り替えると、電荷の分配が生じる。分配後の電荷が保存されるとすると、分配後の電圧Ｖ３は、「（Ｃ１・Ｖ１）／（Ｃ１＋Ｃ２）」となる。つまり、容量値Ｃ１を容量値Ｃ２より大きくすることで、電荷の分配による電圧の低下を小さくすることができる。言い換えれば、容量素子１６の容量値を、容量素子１５の容量値より大きくすることで、ノードＦＮ１からノードＦＮ２への電荷の分配後のデータ電圧の変動を抑制することができる。

なお電荷の分配によるデータ電圧の低下は、書き込んだ電圧が高いほど、読み出した電圧に表れる。具体的には図７（Ｄ）に示すように、ノードＦＮ１に保持して読み出される電圧をＲ＿Ｖ_Ｄ１（図中、点線で図示）、ノードＦＮ２に保持して読み出される電圧をＲ＿Ｖ_Ｄ２（図中、実線で図示）とする。上述したＷ＿Ｖ_Ｄ１、Ｗ＿Ｖ_Ｄ２を同じデータで同じデータ電圧とした場合、データ「１１１１」の側でノードＦＮ１に保持したデータ電圧Ｖ_Ｄ１と、ノードＦＮ２に保持したデータ電圧Ｖ_Ｄ２とで、電圧の差ΔＶとして表れる。

上述した、容量値Ｃ１を容量値Ｃ２よりも大きくする場合、図７（Ｄ）に示す電圧の差ΔＶが、他のデータと分離できる程度の幅となるように設計すればよい。

あるいはＷ＿Ｖ_Ｄ１とＷ＿Ｖ_Ｄ２とで異ならせてもよい。例えば図８（Ａ）に示すように、先に読み出される、ノードＦＮ２に書き込むＷ＿Ｖ_Ｄ２を基準とする。ノードＦＮ２から読み出されるＲ＿Ｖ_Ｄ２は、Ｗ＿Ｖ_Ｄ２と同じデータ電圧の分布となる。一方で、図８（Ｂ）に示すように、電荷を分配して読み出される、ノードＦＮ１に書きこむＷ＿Ｖ_Ｄ１を、Ｗ＿Ｖ_Ｄ２より高くする。Ｗ＿Ｖ_Ｄ１を、Ｗ＿Ｖ_Ｄ２より高くすることで、電荷の分配後の電圧の低下によって得られる、Ｒ＿Ｖ_Ｄ１をＲ＿Ｖ_Ｄ２と同じデータ電圧の分布となるように調整することができる。したがって、ノードＦＮ１、ＦＮ２から読み出されるデータ電圧の差を縮めることができる。

なお図８（Ａ）、（Ｂ）で説明した構成は、図７（Ａ）乃至（Ｄ）で説明した容量値を設計する構成と組み合わせてもよい。

＜メモリセルＭＣの変形例について＞
図９乃至１３には、図１で説明したメモリセルＭＣが取り得る回路構成の変形例を示す。

図９（Ａ）に示すメモリセルＭＣ＿Ａは、トランジスタ１１＿Ａと、トランジスタ１２乃至１４と、容量素子１５、１６と、を有する。トランジスタ１１＿Ａは、ｎチャネルトランジスタである。図９（Ａ）の構成を図１のメモリセルＭＣに適用可能である。

図９（Ｂ）に示すメモリセルＭＣ＿Ｂは、トランジスタ１１と、トランジスタ１２＿Ａ乃至１４＿Ａと、容量素子１５、１６と、を有する。トランジスタ１２＿Ａ乃至１４＿Ａはバックゲートを有し、配線ＢＧＬよりバックゲートを制御可能な構成としている。当該構成により、トランジスタ１２＿Ａ乃至１４＿Ａの閾値電圧を制御可能な構成とすることができる。図９（Ｂ）の構成を図１のメモリセルＭＣに適用可能である。

図１０に示すメモリセルＭＣ＿Ｃは、図１のメモリセルの構成に加えて、トランジスタ１７と、容量素子１８と、を有する。トランジスタ１７及び容量素子１８は、第１乃至第３の層２１乃至２３とは異なる第４の層２４に設けることができる。トランジスタ１７及び容量素子１８は、配線ＷＬ４，配線ＷＣＬ３によって制御される。図１０の構成は、メモリセルの回路面積を増加させることなく、記憶容量の増大を図ることができる。図１０の構成を図１のメモリセルＭＣに適用可能である。

図１１に示すトランジスタ１７及び容量素子１８は、第３の層２３に設けてもよい。この場合の回路構成を図１１のメモリセルＭＣ＿Ｄとして示す。図１１の構成は、層を増やすことなく、記憶容量の増大を図ることができる。図１１の構成を図１のメモリセルＭＣに適用可能である。

図１２（Ａ）に示すメモリセルＭＣ＿Ｅは、トランジスタ１１乃至１４と、容量素子１５、１６と、を有する。トランジスタ１１は、配線ＢＬ＿Ａに接続され、トランジスタ１４は、配線ＢＬ＿Ｂに接続される。図１２（Ａ）の構成では、例えば、配線ＢＬ＿Ａをデータ電圧の書き込み用、配線ＢＬ＿Ｂをデータ電圧の読み出し用とすることができる。図１２（Ａ）の構成を図１のメモリセルＭＣに適用可能である。

図１２（Ｂ）に示すメモリセルＭＣ＿Ｆは、トランジスタ１１乃至１４と、容量素子１５、１６と、を有する。トランジスタ１１は、配線ＳＬ＿Ａに接続され、トランジスタ１３は、配線ＳＬ＿Ｂに接続される。図１２（Ｂ）の構成では、例えば、配線ＳＬ＿Ａをデータ電圧の書き込み用、配線ＳＬ＿Ｂをデータ電圧の読み出し用とすることができる。図１２（Ｂ）の構成を図１のメモリセルＭＣに適用可能である。

図１３（Ａ）に示すメモリセルＭＣ＿Ｇは、トランジスタ１１乃至１４と、容量素子１５、１６と、トランジスタ１９を有する。トランジスタ１９は、トランジスタ１１と同じｐチャネルトランジスタである。図１３（Ａ）の構成を図１のメモリセルＭＣに適用可能である。

図１３（Ｂ）に示すメモリセルＭＣ＿Ｈは、トランジスタ１１＿Ａと、トランジスタ１２乃至１４と、容量素子１５、１６と、トランジスタ１９＿Ａを有する。トランジスタ１９＿Ａは、トランジスタ１１＿Ａと同じｎチャネルトランジスタである。図１３（Ｂ）の構成を図１のメモリセルＭＣに適用可能である。

図３３（Ａ）に示すメモリセルＭＣ＿Ｉは、トランジスタ１１乃至１４と、容量素子１５、１６と、トランジスタ１９＿Ｃを有する。トランジスタ１９＿Ｃは、トランジスタ１１と同じｐチャネルトランジスタである。図３３（Ａ）の構成を図１のメモリセルＭＣに適用可能である。

図３３（Ｂ）に示すメモリセルＭＣ＿Ｊは、トランジスタ１１＿Ａと、トランジスタ１２乃至１４と、容量素子１５、１６と、トランジスタ１９＿Ｄを有する。トランジスタ１９＿Ｄは、トランジスタ１１＿Ａと同じｎチャネルトランジスタである。図３３（Ｂ）の構成を図１のメモリセルＭＣに適用可能である。

図３４（Ａ）に示すメモリセルＭＣ＿Ｋは、トランジスタ１１乃至１４と、容量素子１５、１６と、トランジスタ１９と、トランジスタ１９＿Ｃを有する。トランジスタ１９、１９＿Ｃは、トランジスタ１１と同じｐチャネルトランジスタである。図３４（Ａ）の構成を図１のメモリセルＭＣに適用可能である。

図３４（Ｂ）に示すメモリセルＭＣ＿Ｌは、トランジスタ１１＿Ａと、トランジスタ１２乃至１４と、容量素子１５、１６と、トランジスタ１９＿Ａ、トランジスタ１９＿Ｄを有する。トランジスタ１９＿Ａ、１９＿Ｄは、トランジスタ１１＿Ａと同じｎチャネルトランジスタである。図３４（Ｂ）の構成を図１のメモリセルＭＣに適用可能である。

以上説明したように、本発明の一態様は、様々な変形例を採用して動作させることができる。

＜まとめ＞
以上説明したように、本実施の形態の構成のメモリセルＭＣを有する半導体装置は、メモリセルに書きこまれて、その後読み出されるデータ電圧において、読み出すトランジスタのＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセルあたりの記憶容量を向上させるとともに、読み出されるデータ電圧を変換したデータを正しいデータに近づけることができるため、データの信頼性に優れたものとすることができる。

また、メモリセルが有するデータ保持部を構成するトランジスタは、データ電圧を読み出すためのトランジスタとは別の層に積層して設ける構成とすることができる。そのため、複数のデータ保持部を有するメモリセルの構成であっても、回路面積を縮小することができ、半導体装置の小型化を図ることができる。

（実施の形態２）
本実施の形態では、実施の形態１とは異なるメモリセルの構成について説明する。なお実施の形態１と重複する説明については上記説明を援用し、繰り返しの説明を省略する。

本実施の形態で説明するメモリセルは、具体的には、第１のデータ保持部には、第１の配線から、データ電圧を読み出すためのトランジスタ、第２の配線、及び第２のデータ保持部を介してデータ電圧を書きこむ。そして、第２のデータ保持部には、第１の配線から、データ電圧を読み出すためのトランジスタ、及び第２の配線を介してデータ電圧を書きこむ。このような構成とすることで、第１のデータ保持部への書きこみと、第２のデータ保持部へのデータ電圧の書き込みとで、データ電圧がぶつかることなく書き込みを行うことができる。加えて、データ保持部に書きこまれるデータ電圧を元のデータ電圧（Ｖ_Ｄ）から、データ電圧を読み出すためのトランジスタの閾値電圧分（Ｖｔｈ）を差し引いたデータ電圧（Ｖ_Ｄ−Ｖｔｈ）として書きこむことができる。また、データ保持部から読み出されるデータ電圧は、書きこんだデータ電圧（Ｖ_Ｄ−Ｖｔｈ）に、データ電圧を読み出すためのトランジスタの閾値電圧分（Ｖｔｈ）を加えた電圧（Ｖ_Ｄ）として読み出すことができる。

以下本実施の形態では、図面を用いてメモリセル、続いてメモリセルの書き込み及び読み出しの動作の一例について順に説明していく。

＜メモリセルＭＣについて＞
まず図３５に示すメモリセルＭＣの回路図の一例について説明する。

メモリセルＭＣは、トランジスタ５１乃至トランジスタ５３と、容量素子５５、５６と、を有する。なおメモリセルＭＣは、図３５では図示を省略したが、マトリクス状に複数設けられる。メモリセルＭＣは、配線ＢＬ、配線ＳＬ、配線ＷＬ１乃至ＷＬ２、配線ＷＣＬ１乃至ＷＣＬ２に与える信号又は電圧に従って、データ電圧の書き込み、読み出しを制御することができる。

トランジスタ５１のソース又はドレインの一方は、配線ＳＬに接続される。トランジスタ５１のソース又はドレインの他方は、配線ＢＬに接続される。なお図３５では、トランジスタ５１の導電型をｐチャネル型として示すが、ｎチャネル型でもよい。

トランジスタ５１は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）であることが好ましい。Ｓｉトランジスタは、不純物等の添加により、同一プロセスで作製される際の閾値電圧のばらつきを小さくすることができる。

図３５に示すメモリセルＭＣは、２つのデータ保持部を有する。例えば第１のデータ保持部は、ノードＦＮ１に接続されるトランジスタ５２のソース又はドレインの一方、及び容量素子５６の一方の電極、の間で電荷を保持する。また、第２のデータ保持部は、ノードＦＮ２に接続されるトランジスタ５１のゲート、トランジスタ５２のソース又はドレインの他方、トランジスタ５３のソース又はドレインの一方、及び容量素子５５の一方の電極の間で電荷を保持する。

トランジスタ５３のソース又はドレインの他方は、配線ＳＬに接続される。トランジスタ５２のゲートは、配線ＷＬ１に接続される。トランジスタ５３のゲートは、配線ＷＬ２に接続される。容量素子５６の他方の電極は、配線ＷＣＬ１に接続される。容量素子５５の他方の電極は、配線ＷＣＬ２に接続される。

トランジスタ５２、５３は、データ電圧の書き込みと電荷の保持を制御するスイッチとしての機能を有する。なおトランジスタ５２、５３は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流が低い、Ｓｉトランジスタと重ねて作製できる等の利点がある。ＯＳトランジスタについては、後の実施の形態で詳述する。なお図３５では、トランジスタ５２、５３の導電型をｎチャネル型として示すが、ｐチャネル型でもよい。

トランジスタ５２と、トランジスタ５３とは、ＯＳトランジスタであっても別層に設けることが好ましい。すなわち本実施の形態で説明するメモリセルＭＣは、図３５に示すように、トランジスタ５１を有する第１の層６１と、トランジスタ５３を有する第２の層６２と、トランジスタ５２を有する第３の層６３と、で構成されることが好ましい。トランジスタを有する層を積層して設けることで、回路面積を縮小することができ、半導体装置の小型化を図ることができる。

配線ＢＬには、ノードＦＮ１、ＦＮ２に接続されるデータ保持部へ書きこむデータ電圧が与えられる。また配線ＢＬには、配線ＳＬに与えたプリチャージ電圧（Ｖ_ｐｒｅ）を放電するためのグラウンド電圧（Ｖ_ＧＮＤ）が与えられる。また配線ＢＬは、所定の電圧を与えた後、電気的に浮遊状態（フローティング）とすることができる。

配線ＳＬには、ノードＦＮ２の電圧を読み出すためのプリチャージ電圧（Ｖ_ｐｒｅ）が与えられる。また配線ＳＬには、配線ＳＬの電圧を初期化するためのグラウンド電圧（Ｖ_ＧＮＤ）が与えられる。また配線ＳＬは、所定の電圧を与えた後、電気的に浮遊状態（フローティング）とすることができる。

配線ＷＬ１、ＷＬ２には、第１のワード信号、第２のワード信号が与えられる。配線ＷＣＬ２には、読み出しワード信号が与えられる。配線ＷＣＬ１には、固定電圧、例えばＶ_ＧＮＤが与えられる。

＜メモリセルＭＣへのデータ電圧の書き込み動作について＞
次いで、メモリセルＭＣへのデータ電圧の書き込み動作について説明する。

図３６は、図３５のメモリセルＭＣへのデータ電圧の書き込み動作を説明する、タイミングチャートである。また図３６では、ノードＦＮ１に接続されるデータ保持部にデータ電圧を書きこむ期間Ｗ_Ｄ１、及びノードＦＮ２に接続されるデータ保持部にデータ電圧を書きこむ期間Ｗ_Ｄ２を示している。また図３８（Ａ）、（Ｂ）は、期間Ｗ_Ｄ１、期間Ｗ_Ｄ２での電流の流れ、トランジスタの導通状態、並びに配線及びノードＦＮ１、ＦＮ２での電圧、について可視化して示した回路図である。なお図３８（Ａ）、（Ｂ）では、トランジスタ、及び容量素子への符号を省略しているが、回路構成は図３５と同様であり、図３５と同じ符号を用いて説明する。

なお図３６及び図３８（Ａ）、（Ｂ）では、ノードＦＮ１に接続されるデータ保持部に書きこむデータ電圧をＶ_Ｄ１として説明する。また、ノードＦＮ２に接続されるデータ保持部に書きこむデータ電圧をＶ_Ｄ２として説明する。また、トランジスタ５１の閾値電圧をＶｔｈとして説明する。

まず期間Ｗ_Ｄ１では、配線ＢＬをＶ_Ｄ１とし、配線ＳＬをＶ_ＧＮＤとした後に、電気的に浮遊状態とする。また配線ＷＬ１、ＷＬ２をハイレベルにする。また、配線ＷＣＬ１、配線ＷＣＬ２をローレベルにする。すると、電気的に浮遊状態にあるノードＦＮ２の電圧が下降し、トランジスタ５１に電流が流れる。電流が流れることで、配線ＳＬの電圧が上昇する。このときトランジスタ５２、５３を導通状態とする。そのため、配線ＳＬの電圧の上昇につれて、ノードＦＮ１、ＦＮ２の電圧が上昇する。ノードＦＮ２の電圧が上昇し、トランジスタ５１でゲートとソースとの間の電圧（Ｖｇｓ）がトランジスタ５１の閾値電圧Ｖｔｈになると、トランジスタ５１を流れる電流が小さくなる。そのため、配線ＳＬ、ノードＦＮ１、ＦＮ２の電圧の上昇は止まり、Ｖ_Ｄ１からＶｔｈだけ下がった「Ｖ_Ｄ１−Ｖｔｈ」で一定となる。以上が、ノードＦＮ１に接続されるデータ保持部へのデータ電圧の書き込み動作である。

また、図３８（Ａ）では、期間Ｗ_Ｄ１での動作による電荷の流れ、及びトランジスタの導通状態、配線ＢＬ、及びノードＦＮ１、ＦＮ２の電圧、を示している。電荷の流れは、点線矢印で図示している。トランジスタの導通状態は、非導通状態のトランジスタにバツ印を付して図示している。また、配線の電圧は、ハイレベルを「Ｈ」、ローレベルを「Ｌ」と略記している。なおローレベルは、「Ｖ_ＧＮＤ」とする場合がある。図３８（Ａ）に示すように配線ＳＬに与えたＶ_Ｄ１は、トランジスタ５１に電流が流れることで、配線ＳＬに与えられ、ノードＦＮ１、ＦＮ２の電圧が上昇する。電圧の上昇によって、ノードＦＮ２の電圧が「Ｖ_Ｄ１−Ｖｔｈ」となると、トランジスタ５１のＶｇｓがＶｔｈとなるため、電流が止まる。

次いで期間Ｗ_Ｄ２では、配線ＢＬをＶ_Ｄ２とし、配線ＳＬをＶ_ＧＮＤとした後に、電気的に浮遊状態とする。また配線ＷＬ２をハイレベルにする。また配線ＷＬ１、配線ＷＣＬ１、配線ＷＣＬ２をローレベルにする。トランジスタ５３を導通状態として配線ＳＬをローレベルにする。すると、配線ＳＬをＶ_ＧＮＤとするとともに、ノードＦＮ２の電圧もローレベルにまで低下し、トランジスタ５１に電流が流れる。電流が流れることで、配線ＳＬの電圧が上昇する。またトランジスタ５３が導通状態となる。そのため、配線ＳＬの電圧の上昇につれて、ノードＦＮ２の電圧が上昇する。ノードＦＮ２の電圧が上昇し、トランジスタ５１でＶｇｓがトランジスタ５１のＶｔｈになると、トランジスタ５１を流れる電流が小さくなる。そのため、配線ＳＬ、ノードＦＮ２の電圧の上昇は止まり、Ｖ_Ｄ２からＶｔｈだけ下がった「Ｖ_Ｄ２−Ｖｔｈ」で一定となる。以上が、ノードＦＮ２に接続されるデータ保持部へのデータ電圧の書き込み動作である。

また、図３８（Ｂ）では、図３８（Ａ）と同様にして、期間Ｗ_Ｄ２での動作による電荷の流れ、及びトランジスタの導通状態、配線ＢＬ、及びノードＦＮ１、ＦＮ２の電圧、を示している。図３８（Ｂ）に示すように配線ＢＬに与えたＶ_Ｄ２は、トランジスタ５１に電流が流れることで、配線ＳＬに与えられ、ノードＦＮ２の電圧が上昇する。電圧の上昇によって、ノードＦＮ２の電圧が「Ｖ_Ｄ２−Ｖｔｈ」となると、トランジスタ５１のＶｇｓがＶｔｈとなるため、電流が止まる。このとき、ノードＦＮ１の電圧は、トランジスタ５２が非導通状態であり、期間Ｗ_Ｄ１で書きこんだ「Ｖ_Ｄ１−Ｖｔｈ」が保持される。

メモリセルＭＣでは、複数のデータ保持部にデータ電圧を書きこんだのち、配線ＷＣＬ２をハイレベルにして、ノードＦＮ２の電圧を上昇させる。そして、各トランジスタを非導通状態として、電荷の移動をなくし、書きこんだデータ電圧を保持する。

以上説明したノードＦＮ１、ＦＮ２へのデータ電圧の書き込み動作によって、複数のデータ保持部にデータ電圧を保持させることができる。そのため、メモリセルあたりの記憶容量の増加を図ることができる。なお書きこまれる電圧として、「Ｖ_Ｄ１−Ｖｔｈ」や「Ｖ_Ｄ２−Ｖｔｈ」を一例として挙げて説明したが、これらは多値のデータに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビットのデータを保持する場合、１６値の「Ｖ_Ｄ１−Ｖｔｈ」や「Ｖ_Ｄ２−Ｖｔｈ」を取り得る。

なお複数のデータ保持部から読み出されるデータ電圧は、Ａ／Ｄ変換される。Ａ／Ｄ変換回路の分解能は、ビット数の大きいデータに依存する。８ビットのデータを２つのデータ保持部に分けて保持する場合、４ビットずつデータを保持する場合が効率がよい。例えば、データ保持部に５ビットと、３ビットでデータを分けて保持する場合、５ビットのＡ／Ｄ変換回路が必要になり、効率が悪い。従って、データ保持部に保持するビット数を同じビット数、あるいは同程度のビット数とすることで、Ａ／Ｄ変換を行うための回路を小型化することができる。

なおデータ保持部で保持するデータは、異なるビットのデータを保持させてもよい。例えば元のデータが８ビットの場合、ノードＦＮ１に４ビット、ノードＦＮ２に４ビットを保持させる他に、ノードＦＮ１に３ビット、ノードＦＮ２に５ビットを保持させる構成としてもよい。なお元のデータを９ビットや１０ビットなど他の多値のデータを取ることも可能である。

＜メモリセルＭＣからのデータ電圧の読み出し動作について＞
次いで、メモリセルＭＣからのデータ電圧の読み出し動作について説明する。なお読み出し動作によって書きこんだデータ電圧は消失する。そのため、データ電圧を読み出した後は、リフレッシュ動作によって、再度データ電圧を書きこむことが好ましい。なお以下では、配線ＳＬをプリチャージして、配線ＢＬを放電させる構成として説明するが、逆でもよい。すなわち、配線ＢＬをプリチャージして、配線ＳＬを放電させる構成としてもよい。

図３７は、図３５のメモリセルＭＣからのデータ電圧の読み出し動作を説明する、タイミングチャートである。また図３７では、ノードＦＮ２に接続されるデータ保持部からデータ電圧を読み出す期間Ｒ_Ｄ２、ノードＦＮ１に接続されるデータ保持部からデータ電圧を読み出す準備の期間Ｒ_{Ｄ１ｐｒｅ}、及びノードＦＮ２に接続されるデータ保持部からデータ電圧を読み出す期間Ｒ_Ｄ１を示している。また図３９（Ａ）、（Ｂ）、及び図４０（Ａ）、（Ｂ）は、期間Ｒ_Ｄ１、期間Ｒ_{Ｄ１ｐｒｅ}の前半、期間Ｒ_{Ｄ１ｐｒｅ}の後半、期間Ｒ_Ｄ２での電流の流れ、トランジスタの導通状態、並びに配線及びノードＦＮ１、ＦＮ２での電圧、について可視化して示した回路図である。

なお図３７、図３９（Ａ）、（Ｂ）、及び図４０（Ａ）、（Ｂ）での、Ｖ_Ｄ１、Ｖ_Ｄ２は、書き込み動作での説明と同様である。

まず期間Ｒ_Ｄ２では、予めＶ_ｐｒｅとして電気的に浮遊状態とした、配線ＳＬを放電させる。配線ＷＬ１、ＷＬ２、配線ＷＣＬ１をローレベルにする。また、配線ＷＣＬ２をローレベルとして、電気的に浮遊状態にあるノードＦＮ２の電圧を「Ｖ_Ｄ２−Ｖｔｈ」とする。ノードＦＮ２の電圧が下がることで、トランジスタ５１に電流が流れる。電流が流れることで、電気的に浮遊状態の配線ＳＬの電圧が低下する。配線ＳＬの電圧の低下につれて、トランジスタ５１のＶｇｓが小さくなる。トランジスタ５１のＶｇｓがトランジスタ５１のＶｔｈになると、トランジスタ５１を流れる電流が小さくなる。すなわち、配線ＳＬの電圧が、ノードＦＮ２の電圧「Ｖ_Ｄ２−Ｖｔｈ」からＶｔｈだけ大きい値である「Ｖ_Ｄ２」となる。この配線ＳＬの電圧は、ノードＦＮ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＮ２に接続されるデータ保持部のデータを取得する。以上が、ノードＦＮ２に接続されるデータ保持部へのデータ電圧の読み出し動作である。

また、図３９（Ａ）では、図３８（Ａ）、（Ｂ）と同様にして、期間Ｒ_Ｄ２での動作による電荷の流れ、及びトランジスタの導通状態、配線ＳＬ、及びノードＦＮ１、ＦＮ２の電圧、を示している。図３９（Ａ）に示すように配線ＳＬは、一旦Ｖ_ｐｒｅを与えた後、電気的に浮遊状態とする。そして、配線ＷＣＬ２の電圧をハイレベルからローレベルに切り替えることで、トランジスタ５１に電流Ｉ_Ｄ２が流れる。電流Ｉ_Ｄ２が流れることで、浮遊状態にあった配線ＳＬの電圧は低下する。電圧の低下によって、配線ＳＬの電圧は「Ｖ_Ｄ２」となる。トランジスタ５１では、ノードＦＮ２の「Ｖ_Ｄ２−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流Ｉ_Ｄ２が止まる。そして、配線ＳＬには、期間Ｗ_Ｄ２で書きこんだ「Ｖ_Ｄ２」が読み出される。

次いで期間Ｒ_{Ｄ１ｐｒｅ}は、期間Ｗ_Ｄ１で書きこんだ「Ｖ_Ｄ１」を読み出すための、準備の期間である。この期間は、前半と後半の動作で異なる動作をする。

期間Ｒ_{Ｄ１ｐｒｅ}の前半では、ノードＦＮ２の「Ｖ_Ｄ２−Ｖｔｈ」を放電させる。配線ＳＬ、ＢＬをローレベルとする。配線ＷＬ２をハイレベルにする。また、配線ＷＬ１、配線ＷＣＬ１、配線ＷＣＬ２をローレベルにする。トランジスタ５３が導通状態となることで、ノードＦＮ２はローレベルになる。

また、図３９（Ｂ）では、図３８（Ａ）、（Ｂ）と同様にして、期間Ｒ_{Ｄ１ｐｒｅ}の前半での動作によるトランジスタの導通状態、配線ＳＬ、及びノードＦＮ１、ＦＮ２の電圧、を示している。図３９（Ｂ）に示すように配線ＳＬはＶ_ＧＮＤ、すなわちローレベルにする。そしてトランジスタ５３を導通状態とすることで、ノードＦＮ２をＶ_ＧＮＤとすることができる。

期間Ｒ_{Ｄ１ｐｒｅ}の後半では、ノードＦＮ１に保持される電荷をノードＦＮ２に分配し、ノードＦＮ１に接続されるデータ保持部のデータ電圧を、ノードＦＮ２に接続されるデータ保持部に移す。配線ＳＬ、ＢＬをローレベルとする。配線ＷＬ１をハイレベルにする。また、配線ＷＬ２、配線ＷＣＬ１、配線ＷＣＬ２をローレベルにする。トランジスタ５２が導通状態となることで、ノードＦＮ１の電荷が、ノードＦＮ２との間で分配される。

なおノードＦＮ１の電荷をノードＦＮ２に分配することで、ノードＦＮ１の電圧「Ｖ_Ｄ１−Ｖｔｈ」を保持するノードの容量が、容量素子５５の分だけ増加する。従って電荷の分配後の電圧は、書きこんだ電圧「Ｖ_Ｄ１−Ｖｔｈ」から低下する。そのため、容量素子５６の容量値は、容量素子５５の容量値よりも大きくしておくことが好ましい。あるいは、ノードＦＮ１に書きこむ電圧「Ｖ_Ｄ１−Ｖｔｈ」は、同じデータを表す電圧「Ｖ_Ｄ２−Ｖｔｈ」よりも大きくすることが好ましい。このように、容量値の比を変えること、予め書きこむ電圧を大きくしておくことで、電荷の分配後の電圧の低下を抑制することができる。

また、図４０（Ａ）では、図３８（Ａ）、（Ｂ）と同様にして、期間Ｒ_{Ｄ１ｐｒｅ}の後半での動作によるトランジスタの導通状態、配線ＳＬ、及びノードＦＮ１、ＦＮ２の電圧、を示している。図４０（Ａ）に示すようにトランジスタ５２を導通状態とすることで、ノードＦＮ１の電荷を、ノードＦＮ２に分配する。上述したように、ノードＦＮ１に書きこむ電圧「Ｖ_Ｄ１−Ｖｔｈ」は、ノードＦＮ１、ＦＮ２に電荷が分配されることで電圧が低下するものの、ここでは電圧「Ｖ_Ｄ１−Ｖｔｈ」として図示している。

次いで期間Ｒ_Ｄ１では、予めＶ_ｐｒｅとして電気的に浮遊状態とした、配線ＳＬを放電させる。配線ＷＬ１、ＷＬ２、配線ＷＣＬ１をローレベルにする。また、配線ＷＣＬ２は、プリチャージ時にハイレベルとして、その後ローレベルとする。配線ＷＣＬ２をローレベルとすることで、電気的に浮遊状態にあるノードＦＮ２を電圧「Ｖ_Ｄ１−Ｖｔｈ」とする。ノードＦＮ２の電圧が下がることで、トランジスタ５１に電流が流れる。電流が流れることで、電気的に浮遊状態の配線ＳＬの電圧が低下する。配線ＳＬの電圧の低下につれて、トランジスタ５１のＶｇｓが小さくなる。トランジスタ５１のＶｇｓがトランジスタ５１のＶｔｈになると、トランジスタ５１を流れる電流が小さくなる。すなわち、配線ＳＬの電圧が、ノードＦＮ２の電圧「Ｖ_Ｄ１−Ｖｔｈ」からＶｔｈだけ大きい値である「Ｖ_Ｄ１」となる。この配線ＳＬの電圧は、ノードＦＮ１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＮ１に接続されるデータ保持部のデータを取得する。以上が、ノードＦＮ１に接続されるデータ保持部へのデータ電圧の読み出し動作である。

また、図４０（Ｂ）では、図３８（Ａ）、（Ｂ）と同様にして、期間Ｒ_Ｄ１での動作による電荷の流れ、及びトランジスタの導通状態、配線ＳＬ、及びノードＦＮ１、ＦＮ２の電圧、を示している。図４０（Ｂ）に示すように配線ＳＬは、一旦Ｖ_ｐｒｅを与えた後、電気的に浮遊状態とする。そして、配線ＷＣＬ２の電圧をハイレベルからローレベルに切り替えることで、トランジスタ５１に電流Ｉ_Ｄ１が流れる。電流Ｉ_Ｄ１が流れることで、浮遊状態にあった配線ＳＬの電圧は低下する。電圧の低下によって、配線ＳＬの電圧は「Ｖ_Ｄ１」となる。トランジスタ５１では、ノードＦＮ２の「Ｖ_Ｄ１−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流Ｉ_Ｄ１が止まる。そして、配線ＳＬには、期間Ｗ_Ｄ１で書きこんだ「Ｖ_Ｄ１」が読み出される。

以上説明したノードＦＮ１、ＦＮ２からのデータ電圧の読み出し動作によって、複数のデータ保持部からデータ電圧を読み出すことができる。そのため、メモリセルあたりの記憶容量の増加を図ることができる。なお読み出される電圧は、書きこんだデータ電圧よりＶｔｈだけ大きい電圧として読み出すことができる。そのため、書き込み動作で書きこんだ「Ｖ_Ｄ１−Ｖｔｈ」や「Ｖ_Ｄ２−Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセルあたりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づけることができるため、データの信頼性に優れたものとすることができる。

＜データ保持部に与える複数の電圧レベルについて＞
ノードＦＮ１、ＦＮ２に与えるデータ電圧については、図７、８で行った説明と同様である。

＜メモリセルＭＣの変形例について＞
図４１乃至４３には、図３５で説明したメモリセルＭＣが取り得る回路構成の変形例を示す。

図４１（Ａ）に示すメモリセルＭＣ＿Ａは、トランジスタ５１＿Ａと、トランジスタ５２、５３と、容量素子５５、５６と、を有する。トランジスタ５１＿Ａは、ｎチャネルトランジスタである。図４１（Ａ）の構成を図３５のメモリセルＭＣに適用可能である。

図４１（Ｂ）に示すメモリセルＭＣ＿Ｂは、トランジスタ５１と、トランジスタ５２＿Ａ、５３＿Ａと、容量素子５５、５６と、を有する。トランジスタ５２＿Ａ、５３＿Ａはバックゲートを有し、配線ＢＧＬによりバックゲートを制御可能な構成としている。当該構成により、トランジスタ５２＿Ａ、５３＿Ａの閾値電圧を制御可能な構成とすることができる。図４１（Ｂ）の構成を図３５のメモリセルＭＣに適用可能である。

図４２に示すメモリセルＭＣ＿Ｃは、図３５のメモリセルの構成に加えて、トランジスタ５７と、容量素子５８と、を有する。トランジスタ５７及び容量素子５８は、第１乃至第３の層６１乃至６３とは異なる第４の層６４に設けることができる。トランジスタ５７及び容量素子５８は、配線ＷＬ３，配線ＷＣＬ３によって制御される。図４２の構成は、メモリセルの回路面積を増加させることなく、記憶容量の増大を図ることができる。図４２の構成を図３５のメモリセルＭＣに適用可能である。

図４２に示すトランジスタ５７及び容量素子５８は、第３の層６３に設けてもよい。この場合の回路構成を図４３のメモリセルＭＣ＿Ｄとして示す。図４３の構成は、層を増やすことなく、記憶容量の増大を図ることができる。図４３の構成を図３５のメモリセルＭＣに適用可能である。

以上説明したように、本発明の一態様は、様々な変形例を採用して動作させることができる。

（実施の形態３）
本実施の形態では、図１で説明したメモリセルを有するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の一例について説明する。また以下では、図１４乃至図１７を参照して説明する。なおＲＡＭは、記憶装置あるいは半導体装置という場合もある。

＜ＲＡＭの構成例＞
図１４は、図１で説明したメモリセルＭＣを有するＲＡＭの構成例を示すブロック図である。

図１４に示すＲＡＭ１１０は、図１で説明したメモリセルＭＣが複数設けられたメモリセルアレイＭＣＡ、行選択ドライバ１１１、列選択ドライバ１１２、及びＡ／Ｄコンバータ１１３を有する。なおＲＡＭ１１０は、ｍ行ｎ列（ｍ、ｎは２以上の自然数）のマトリクス状に設けられたメモリセルＭＣを有する。

また図１４では、配線ＷＬ１［０］乃至［ｍ−１］、配線ＷＣＬ１［０］乃至［ｍ−１］、配線ＷＬ２［０］乃至［ｍ−１］、配線ＷＬ３［０］乃至［ｍ−１］、配線ＷＣＬ２［０］乃至［ｍ−１］、配線ＢＬ［０］乃至［ｎ−１］、及び配線ＳＬ［０］乃至［ｎ−１］を示している。

図１４に示すメモリセルアレイＭＣＡは、図１で説明したメモリセルＭＣが、マトリクス状に設けられている。図１で説明したメモリセルＭＣでは、多値のデータを正しいデータとして読み出すことができる。そのため、ＲＡＭ１１０の記憶容量を向上させるとともに、信頼性に優れた半導体装置とすることができる。

行選択ドライバ１１１は、メモリセルＭＣに接続された配線ＷＬ１［０］乃至［ｍ−１］に第１のワード信号、配線ＷＬ２［０］乃至［ｍ−１］に第２のワード信号、配線ＷＬ３［０］乃至［ｍ−１］に第３のワード信号、配線ＷＣＬ１［０］乃至［ｍ−１］にＶ_ＧＮＤ、配線ＷＣＬ２［０］乃至［ｍ−１］に読み出しワード信号、を与える機能を有する回路である。行選択ドライバ１１１は、各配線に信号を与える回路であり、単に回路という場合がある。

列選択ドライバ１１２は、配線ＳＬ及び配線ＢＬに対して選択的にデータを与える機能、配線ＳＬ及び配線ＢＬに対して選択的にプリチャージする機能、配線ＳＬ及び配線ＢＬに対して選択的にグラウンド電圧とする機能、及び配線ＳＬ及び配線ＢＬに対して選択的に電気的に浮遊状態とする機能、を有する回路である。列選択ドライバ１１２は、各配線に信号あるいは電圧を与える回路であり、単に回路という場合がある。

Ａ／Ｄコンバータ１１３は、アナログ値となる配線ＳＬの電圧を、デジタル値に変換して外部に出力する機能を備えた回路である。

なおＡ／Ｄコンバータ１１３は、フラッシュ型のＡ／Ｄコンバータとして説明を行うが、逐次比較型、マルチスロープ型、デルタシグマ型のＡ／Ｄコンバータを用いてもよい。

＜行選択ドライバの構成例＞
図１５は、図１４で説明した行選択ドライバ１１１の構成例を示すブロック図である。

図１５に示す行選択ドライバ１１１は、デコーダ１１４、及び読み出し書き込み制御回路１１５を有する。読み出し書き込み制御回路１１５は、配線ＷＬ１、配線ＷＬ２、配線ＷＬ３、配線ＷＣＬ１、及び配線ＷＣＬ２の行毎に設けられる。また各行の読み出し書き込み制御回路１１５は、配線ＷＬ１［０］乃至［ｍ−１］、配線ＷＣＬ１［０］乃至［ｍ−１］、配線ＷＬ２［０］乃至［ｍ−１］、配線ＷＬ３［０］乃至［ｍ−１］、及び配線ＷＣＬ２［０］乃至［ｍ−１］に接続される。

デコーダ１１４は配線ＷＬ１、配線ＷＬ２、配線ＷＬ３、配線ＷＣＬ１、及び配線ＷＣＬ２が設けられる行を選択するための信号を出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの行の読み出し書き込み制御回路１１５を選択する回路である。

読み出し書き込み制御回路１１５は、デコーダ１１４で選択された配線ＷＬ１、配線ＷＬ２、配線ＷＬ３、配線ＷＣＬ１、及び配線ＷＣＬ２を有する行の、第１乃至第３のワード信号、読み出しワード信号を選択的に出力する機能、グラウンド電圧を与える機能、を備えた回路である。

読み出し書き込み制御回路１１５は、書き込み制御信号Ｗｒｉｔｅ＿ＣＯＮＴ及び読み出し制御信号Ｒｅａｄ＿ＣＯＮＴが入力され、該信号に従って配線ＷＬ１、配線ＷＬ２、配線ＷＬ３、配線ＷＣＬ１、及び配線ＷＣＬ２に与える信号又は電圧を選択的に出力する回路である。

＜列選択ドライバの構成例＞
図１６は、図１４で説明した列選択ドライバ１１２の構成例を示すブロック図である。

図１６に一例として示す列選択ドライバ１１２は、デコーダ１１６、ラッチ回路１１７、Ｄ／Ａコンバータ１１８、スイッチ回路１１９、トランジスタ１２０、及びトランジスタ１２１を有する。ラッチ回路１１７、Ｄ／Ａコンバータ１１８、スイッチ回路１１９、及びトランジスタ１２１は、配線ＳＬ及び配線ＢＬの列毎に設けられる。トランジスタ１２０は、配線ＳＬの列毎に設けられる。

デコーダ１１６は、配線ＢＬが設けられる列を選択し、入力されるデータを振り分けて出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓ及びデータＤａｔａが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの行のラッチ回路１１７にデータＤａｔａを出力する回路である。

なおデコーダ１１６に入力されるデータＤａｔａは、ｋビットのデジタルデータである。ｋビットのデジタルデータは、ビット毎に’１’又は’０’の２値のデータで表される信号である。具体的には、８ビットのデジタルデータであれば、’００００００００’乃至’１１１１１１１１’で表されるデータである。

ラッチ回路１１７は、入力されるデータＤａｔａを一時的に記憶し、出力する機能を備えた回路である。ラッチ回路１１７は、ラッチ信号Ｗ＿ＬＡＴによって制御される。例えばラッチ回路１１７は、入力されるデータＤａｔａのビット数が８ビットであれば、上位４ビットのデータを配線ＳＬに、下位４ビットのデータを配線ＢＬに与えるため、対応する列のＤ／Ａコンバータ１１８に出力するよう制御する。

Ｄ／Ａコンバータ１１８は、入力されるデータを、アナログ値のデータ電圧Ｖ_Ｄに変換する機能を備えた回路である。具体的にＤ／Ａコンバータ１１８は、入力されるデータが４ビットであれば、複数の電圧Ｖ０乃至Ｖ１５の１６段階の電圧のいずれかに変換してスイッチ回路１１９に出力する。

なおＤ／Ａコンバータ１１８から出力されるデータ電圧Ｖ_Ｄは、例えば、元のデータＤａｔａのビット数が８ビットであれば、分割された４ビットのデータに対応する電圧値である。この電圧値は、上記実施の形態で説明したように、配線ＢＬに与えるデータ電圧と、配線ＳＬに与えるデータ電圧と、で異ならせてもよい。例えば、配線ＢＬに与える４ビットのデータ電圧を０乃至３Ｖの範囲で１６値の電圧値をとるように変換し、配線ＳＬに与える４ビットのデータ電圧を０乃至６Ｖの範囲で１６値の電圧値をとるように変換してもよい。当該構成とすることで、データ電圧Ｖ_Ｄの読み出し時に、別々に読み出される４ビットのデータ電圧が異なることを抑制することができる。

スイッチ回路１１９は、データ電圧Ｖ_Ｄを配線ＢＬ及び配線ＳＬに与える機能、及び配線ＢＬを電気的に浮遊状態とする機能を備えた回路である。スイッチ回路１１９は、スイッチ制御信号Ｗｒｉｔｅ＿ＳＷによる制御により、アナログスイッチをオンにすることでデータ電圧Ｖ_Ｄを配線ＢＬに与え、その後アナログスイッチをオフにすることで配線ＢＬを電気的に浮遊状態とする。

トランジスタ１２０は、Ｖ_ｐｒｅを配線ＳＬに与える機能を備えた回路である。トランジスタ１２０は、プリチャージ制御信号ｐｒｅｃ＿ＥＮによる制御によって、Ｖ_ｐｒｅを配線ＳＬに与える。

トランジスタ１２１は、Ｖ_ＧＮＤを配線ＳＬ及び配線ＢＬに与える機能を備えた回路である。トランジスタ１２１は、ディスチャージ制御信号ｄｉｓｃ＿ＥＮ１、ｄｉｓｃ＿ＥＮ２による制御によって、Ｖ_ＧＮＤを配線ＢＬ又は配線ＳＬに与える。

＜Ａ／Ｄコンバータの構成例＞
図１７は、図１４で説明したＡ／Ｄコンバータ１１３の構成例を示すブロック図である。なお図１７では、一例として、メモリセルＭＣに保持するデータを８ビットとした場合を図示している。

図１７に一例として示すＡ／Ｄコンバータ１１３は、コンパレータ１３１、エンコーダ１３２、ラッチ回路１３３、及びバッファ１３４を有する。コンパレータ１３１、エンコーダ１３２、ラッチ回路１３３、及びバッファ１３４は、列毎に設けられる。また各列のバッファ１３４は、出力信号Ｄｏｕｔを出力する。

図１７に示すＡ／Ｄコンバータ１１３では、メモリセルＭＣに保持したデータ電圧Ｖ_Ｄ１、Ｖ_Ｄ２に対応して配線ＳＬに読み出される電圧と、参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ１４とをコンパレータ１３１で比較する。データ電圧Ｖ_Ｄ１、Ｖ_Ｄ２は、異なるタイミングで出力されるため、上位４ビットと下位４ビットのデータが分割して判定される。

そしてエンコーダ１３２で配線ＳＬの電圧を判定する信号をもとに上位４ビット、下位４ビットのデジタル信号を生成する。得られたデータは、異なるタイミングでラッチ回路１３３に出力され、保持される。ラッチ回路１３３では、上位４ビット、下位４ビットのデジタル信号が合わさって、元の８ビットのデータＤａｔａを得る。８ビットのデータＤａｔａは、ラッチ信号ＬＡＴに従って出力される。そしてデータＤａｔａは出力信号Ｄｏｕｔとして、バッファ１３４を介して外部に出力される。なおバッファ１３４は、省略することができる。

（実施の形態４）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタについて説明する。

＜オフ電流特性について＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、８×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。

真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。

なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、又は８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。

例えばノードＦＮ２に４ビットのデータのデータ電圧を保持させる場合を考える。電源電圧を２Ｖ以上３．５Ｖ以下、保持容量を０．１ｆＦ、保持電圧の分布幅を３０ｍＶ未満、保持電圧の許容変動量を８０ｍＶ未満、とした場合、８５℃１０年間で保持電圧を許容変動量未満とするには、ノードＦＮ２からのリーク電流は０．０２５×１０^−２４Ａ未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼＯＳトランジスタである場合、ＯＳトランジスタのチャネル幅が６０ｎｍのとき、ＯＳトランジスタの単位面積あたりのリーク電流を０．４２３×１０^−２４Ａ／μｍ未満とすることが好ましい。メモリセルＭＣは、上記スペックを満たすことで、８５℃において、１０年間データを保持することが可能になる。

＜温度特性について＞
ＯＳトランジスタは、Ｓｉトランジスタよりも高い温度で使用することができる。具体例を挙げて説明するため、図３０（Ａ）にＯＳトランジスタのゲート電圧Ｖ_Ｇ−ドレイン電流Ｉ_Ｄ特性、及びゲート電圧Ｖ_Ｇ−電界効果移動度μ_ＦＥ特性の温度依存性を、図３０（Ｂ）にＳｉトランジスタのゲート電圧Ｖ_Ｇ−ドレイン電流Ｉ_Ｄ特性、及びゲート電圧Ｖ_Ｇ−電界効果移動度μ_ＦＥ特性の温度依存性を、示す。なお図３０（Ａ）、（Ｂ）においては、−２５℃、５０℃、１５０℃の温度での各電気的特性の測定結果を示している。なおドレイン電圧Ｖ_Ｄは１Ｖとしている。

なお図３０（Ａ）に示すＯＳトランジスタの電気的特性は、チャネル長Ｌ＝０．４５μｍ、チャネル幅Ｗ＝１０μｍ、ゲート絶縁層の酸化膜の膜厚Ｔｏｘ＝２０ｎｍでのグラフである。また図３０（Ｂ）に示すＳｉトランジスタの電気的特性は、Ｌ＝０．３５μｍ、Ｗ＝１０μｍ、Ｔｏｘ＝２０ｎｍでのグラフである。

なおＯＳトランジスタの酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ系酸化物で作製し、Ｓｉトランジスタは、シリコンウエハから作製したものである。

図３０（Ａ）及び（Ｂ）からは、ＯＳトランジスタの立ち上がりゲート電圧の温度依存性は小さいことがわかる。また、ＯＳトランジスタのオフ電流が温度によらず測定下限（Ｉ_０）以下であるが、Ｓｉトランジスタのオフ電流は、温度依存性が大きい。図３０（Ｂ）の測定結果は、１５０℃では、Ｓｉトランジスタはオフ電流が上昇し、電流オン／オフ比が十分に大きくならないことを示している。

図３０（Ａ）及び（Ｂ）のグラフから、ＯＳトランジスタをスイッチとして用いる場合、１５０℃以上の温度下においても、動作させることができる。そのため、蓄電装置の耐熱性を優れたものとすることができる。

＜耐圧について＞
ここでＯＳトランジスタの電圧に対する耐圧について、Ｓｉトランジスタの耐圧と比較し、説明する。

図３１では、ＯＳトランジスタのドレイン耐圧について説明するため、ＳｉトランジスタとＯＳトランジスタとのＶＤ−ＩＤ特性図について示す。図３１では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。なおゲート電圧は、２Ｖとしている。

図３１に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して２６Ｖ程度までアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。

図３２（Ａ）では、ゲート電圧を変化させた際の、ＯＳトランジスタのＶＤ−ＩＤ特性図について示す。また図３２（Ｂ）では、ゲート電圧を変化させた際の、ＳｉトランジスタのＶＤ−ＩＤ特性図について示す。図３２（Ａ）では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。なおゲート電圧は、図３２（Ａ）のＯＳトランジスタでは０．１Ｖ、２．０６Ｖ、４．０２Ｖ、５．９８Ｖ．７．９４Ｖと変化させ、図３２（Ｂ）のＳｉトランジスタでは０．１Ｖ、１．２８Ｖ、２．４６Ｖ、３．６４Ｖ、４．８２Ｖと変化させている。

図３２（Ａ）、（Ｂ）に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４乃至５Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して９Ｖ程度ではアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。

図３１、図３２（Ａ）、（Ｂ）からもわかるようにＯＳトランジスタはＳｉトランジスタと比べて耐圧が高い。そのため高い電圧が印加される箇所にＯＳトランジスタを適用しても、絶縁破壊を引き起こすことなく安定して使用することができる。

＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。

トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従ってトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。

一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０^−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０^−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０^−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０^−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０^−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０^−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０^−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０^−２２Ａ以下である、と言う場合がある。

本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。

トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。

本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。

本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。

＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。

トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が８×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上であることをいう。

＜酸化物半導体の構造＞
酸化物半導体の構造について説明する。

なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。

なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。

（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するトランジスタの断面の構造について、図面を参照して説明する。

＜断面構造の模式図＞
まず発明の一態様に係る半導体装置の断面構造の模式図について、図１８（Ａ）、（Ｂ）で説明する。

本発明の一態様における半導体装置が有するトランジスタは、Ｓｉトランジスタ及びＯＳトランジスタで構成される。半導体装置の断面構造としては、Ｓｉトランジスタを有する層と、ＯＳトランジスタを有する層とを積層して設ける構成を挙げることができる。それぞれの層では、同じ材料の半導体層で構成される、複数のトランジスタを有する。

本発明の一態様における半導体装置は、一例としては、図１８（Ａ）に示すように、Ｓｉトランジスタを有する層３１（図中、Ｓｉ−ＦＥＴ Ｌａｙｅｒと表記）、配線が設けられる層３２（図中、Ｗｉｒｅ Ｌａｙｅｒと表記）、ＯＳトランジスタを有する層３３（図中、ＯＳ−ＦＥＴ Ｌａｙｅｒと表記）の順に積層して設けることができる。

図１８（Ａ）に示す断面構造の模式図でＳｉトランジスタを有する層３１は、単結晶のシリコン基板に形成されるＳｉトランジスタを有する。なおＳｉトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いるトランジスタでもよい。

図１８（Ａ）に示す断面構造の模式図でＯＳトランジスタを有する層３３は、平坦化された絶縁表面上に形成されるＯＳトランジスタを有する。

図１８（Ａ）に示す断面構造の模式図で配線が設けられる層３２は、Ｓｉトランジスタを有する層３１、及び／又はＯＳトランジスタを有する層３３が有するトランジスタ同士を電気的に接続するための配線、あるいはトランジスタに電圧を与えるための配線を有する。配線が設けられる層３２は、図１８（Ａ）では単層で示したが、複数積層して設ける構成としてもよい。

なお図１８（Ａ）に示す断面構造の模式図でＯＳトランジスタを有する層３３は、図１８（Ａ）では単層で示したが、積層して設ける構成としてもよい。積層する場合は、図１８（Ｂ）に示す断面構造の模式図で表すことができる。

図１８（Ｂ）では、ＯＳトランジスタを有する層３３＿１及び３３＿２とする２層構造を例示している。図１８（Ｂ）に示す断面構造の模式図でＯＳトランジスタを有する層３３＿１及び３３＿２は、平坦化された絶縁表面上に形成されるＯＳトランジスタを有する。図１８（Ｂ）では、２層を積層する例を示したが、積層数は限定されない。なおＯＳトランジスタを有する層３３＿１及び３３＿２の間には、配線が設けられる層３２を設ける構成とすることができる。該構成とすることで、ＯＳトランジスタ同士を電気的に接続することができる。

上記実施の形態１の図１で説明したトランジスタ１２乃至１４はＯＳトランジスタであり、トランジスタ１１はＳｉトランジスタである。そのため図１の各トランジスタを図１８（Ａ）、（Ｂ）の各層に適用する場合、Ｓｉトランジスタを有する層３１は、トランジスタ１１を有し、またＯＳトランジスタを有する層３３、３３＿１、３３＿２は、トランジスタ１２乃至１４を有する構成となる。図１８（Ａ）、（Ｂ）に示すようにＯＳトランジスタを有する層をＳｉトランジスタを有する層と積層させることで、メモリセルの回路面積の縮小、すなわち半導体装置のチップ面積を縮小し、小型化を図ることができる。

＜Ｓｉトランジスタを有する層、配線が設けられる層の断面構造＞
次いで図１９では、図１８（Ａ）、（Ｂ）で説明したＳｉトランジスタを有する層３１、配線が設けられる層３２の断面構造の一例について示す。図１９では、Ｓｉトランジスタを有する層３１が有するトランジスタ４１の断面構造について説明する。図１９のトランジスタ４１の断面構造は、例えば、上記実施の形態１の図１で図示したトランジスタ１１に適用することができる。

なお図１９において、破線Ａ１−Ａ２で示す領域では、トランジスタ４１のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ４１のチャネル幅方向における構造を示している。

図１９で、トランジスタ４１が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１９では、単結晶シリコン基板を基板４００として用いる場合を例示している。

また、トランジスタ４１は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１９では、トレンチ分離法を用いてトランジスタ４１を電気的に分離する場合を例示している。具体的に、図１９では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ４１を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ４１の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ４１は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。

トランジスタ４１では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ４１の基板上における専有面積を小さく抑えつつ、トランジスタ４１におけるキャリアの移動量を増加させることができる。その結果、トランジスタ４１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ４１のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ４１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ４１上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。

そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。

なお図１９において、図１８（Ａ）、（Ｂ）で図示した配線が設けられる層３２は、導電膜４１６、４１７、４１８に相当する。なお配線が設けられる層３２は、絶縁膜、該絶縁膜に設けられる開口部、該開口部を含む領域に設けられる導電膜を順に形成することで積層することができる。

＜ＯＳトランジスタを有する層の断面構造＞
次いで図２０（Ａ）、（Ｂ）では、図１８（Ａ）、（Ｂ）で説明したＯＳトランジスタを有する層３３の断面構造の一例について示す。図２０（Ａ）、（Ｂ）では、ＯＳトランジスタを有する層３３が有するトランジスタ４２の断面構造について説明する。図２０のトランジスタ４２の断面構造は、例えば、上記実施の形態１の図１で図示したトランジスタ１２乃至１４に適用することができる。

なお図２０（Ａ）、（Ｂ）において、図１９と同様に、破線Ａ１−Ａ２で示す領域では、トランジスタ４２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ４２のチャネル幅方向における構造を示している。

図１８（Ａ）、（Ｂ）で説明した配線が設けられる層３２の上層に設けられる、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ４２が設けられている。

トランジスタ４２は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。

なお、図２０（Ａ）において、トランジスタ４２は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。

トランジスタ４２が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電圧が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電圧が与えられていても良いし、他方のゲート電極にのみ接地電圧などの固定の電圧が与えられていても良い。他方のゲート電極に与える電圧を制御することで、トランジスタの閾値電圧を制御することができる。

また、図２０（Ａ）では、トランジスタ４２が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ４２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図２０（Ａ）に示すように、トランジスタ４２は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ４２が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。

なお酸化物半導体膜４３０ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４３０ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると_、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_１／ｙ_１を１以上６以下とすることで、酸化物半導体膜４３０ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

なお酸化物半導体膜４３０ａ、４３０ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４３０ａ、４３０ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると_、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_２／ｙ_２を１以上６以下とすることで、酸化物半導体膜４３０ａ、４３０ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等がある。

絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図２０（Ａ）に示すトランジスタ４２は、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図２０（Ａ）に示すトランジスタ４２では、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電圧を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電圧によって制御することができる。このようなトランジスタ４２の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ４２がオフとなるような電圧をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ４２では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタ４２のオフ電流を小さく抑えることができる。よって、トランジスタ４２は、チャネル長を短くすることで、導通状態のときには大きいオン電流を得ることができ、非導通状態のときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ４２が導通状態となるような電圧をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタ４２の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタ４２におけるキャリアの移動量が増加する。この結果、トランジスタ４２のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

なお、図２０（Ａ）の説明では、トランジスタ４２が有する半導体膜４３０が、順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する構造として例示している。半導体膜４３０は、他の構造として図２０（Ｂ）に示すような構造でもよい。図２０（Ｂ）に示すように、半導体膜４３０が有する酸化物半導体膜４３０ｃは、導電膜４３２及び導電膜４３３の上層でゲート絶縁膜４３１と重畳させて設ける構成としてもよい。

＜Ｓｉトランジスタを有する層とＯＳトランジスタを有する層とを積層した断面構造＞
次いで図２１乃至２３では、図１９で説明したＳｉトランジスタを有する層と、配線が設けられた層と、図２０（Ａ）で説明したＯＳトランジスタを有する層３３と、を積層した際の断面構造の一例について示す。

図２１では、図１８（Ａ）に示す模式図の断面構造の一例である。

なお図２１において、図１９、図２０（Ａ）と同様に、破線Ａ１−Ａ２で示す領域では、トランジスタ４１、４２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ４１、４２のチャネル幅方向における構造を示している。

なお本発明の一態様では、図２１に示すように、トランジスタ４１のチャネル長方向とトランジスタ４２のチャネル長方向とが、必ずしも一致していなくともよい。

なお図２１においては、トランジスタ４１とトランジスタ４２とを電気的に接続するために、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられている。開口部に設けられる導電膜４３３は、上記開口部において導電膜４１８に接続されている。

図２１に示す断面構造では、図１８（Ａ）の説明でも述べたように、酸化物半導体膜にチャネル形成領域を有するトランジスタ４２を、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ４１上に形成する。図２１の構成とすることで、トランジスタ４２のチャネル形成領域と、トランジスタ４１のチャネル形成領域と、を互いに重ねて設けることができる。そのため該構成としたメモリセルを有する半導体装置では、レイアウト面積の縮小を図ることができる。

なおＯＳトランジスタを有する層３３に設けられるトランジスタ４２が複数ある場合、それぞれを同じ層に設けてもよいし、異なる層に設けてもよい。

例えば、ＯＳトランジスタを有する層３３に設けられるトランジスタ４２を同じ層に設ける場合、図２２に示す構成とすることができる。また、ＯＳトランジスタを有する層３３に設けられるトランジスタ４２を異なる層に設ける場合、ＯＳトランジスタを有する層３３＿１と層３３＿２を分け、配線が設けられる層３２を間に介して積層する、図２３に示す構成とすることができる。

図２２に示す断面構造とすることで、ＯＳトランジスタ数が増えてもＯＳトランジスタを有する層３３を１層設ければよいため、積層数を削減することができる。例えば図２２ではトランジスタ４２Ａとトランジスタ４２Ｂとを一度に作製することができる。そのため半導体装置を作製するための工程の削減を図ることができる。

なお図２２において、トランジスタ４１、４２Ａ、４２Ｂのチャネル長方向における構造を示している。チャネル幅構造については図２１で示した構造と同様であり、前述の構造を参照すればよい。

図２２の断面構造の構成を実施の形態１の各トランジスタに適用すると、トランジスタ４２Ａ、４２Ｂをトランジスタ１２、１３として、作製することができる。またトランジスタ１４についても同様に作製することができる。そのため、半導体装置の製造コストの低減を図ることができる。

また、図２３に示す断面構造とすることで、ＯＳトランジスタ数が増えても、ＯＳトランジスタを有する層３３＿１、３３＿２を複数の層に設ければよいため、トランジスタ数が増えても回路面積の増大を抑制することができる。そのため、半導体装置のチップ面積を縮小し、小型化を図ることができる。

なお図２３において、トランジスタ４１、４２Ｃ、４２Ｄのチャネル長方向における構造を示している。チャネル幅構造については図２１で示した構造と同様であり、前述の構造を参照すればよい。

図２３に示す断面構造とすることで、異なる層にあるＯＳトランジスタを有する層３３＿１、３３＿２とで膜厚、膜質等を異ならせたＯＳトランジスタとすることができる。そのため異なる特性を有するトランジスタの作り分けを図ることができる。例えば、ゲート絶縁膜を薄膜化してスイッチング特性を高めたトランジスタと、ゲート絶縁膜を厚膜化して耐圧性を高めたトランジスタを積層して設けることができる。そのため、半導体装置の高性能化を図ることができる。

＜作製したＳｉトランジスタを有する層とＯＳトランジスタを有する層とを積層した断面構造＞
図２６及び図２７には、図１で説明したメモリセルＭＣの回路図を基に設計した、レイアウト図を示す。図２６は、ｘ−ｙ軸で示される平面方向の他、ｚ軸で示される垂直方向における、トランジスタが有する半導体層、導電層のレイアウトの一例である。図２７は、ｘ−ｙ軸で示される平面方向でのレイアウト図である。また、図２８には、図２６で示した一点鎖線Ｘ１−Ｘ２での断面模式図の一例である。

なお図２６乃至２８では、図１のメモリセルＭＣで付した配線ＷＬ１乃至ＷＬ３、配線ＷＣＬ１、ＷＣＬ２、トランジスタ１１乃至１４、容量素子１５、１６、ノードＦＮ１、ＦＮ２の位置を図示している。図２６乃至２８では、トランジスタ１２乃至１４にバックゲートＢＧを有する構成を図示している。図２６、図２７において絶縁膜は、視認性を高めるため、省略して図示している。

なお図２７中で図示するように、レイアウトしたメモリセルは、第１の層２１乃至第３の層２３で表すことができる。またメモリセルの大きさは、ｘ方向に０．１５μｍ、ｙ方向に０．６１μｍであり、面積が０．０９１５μｍ^２であった。最少加工寸法を６０ｎｍとすると、ｘ方向に２．５Ｆ、ｙ方向に１０．１７Ｆであり、面積が２５．４２Ｆ^２と見積もられた。

図２６乃至２８に示すメモリセルのレイアウト図及び断面模式図では、トランジスタ１１と、トランジスタ１２及び１３、並びにトランジスタ１４と、を別の層に設け、積層して設ける構成としている。当該構成とすることで、複数のデータ保持部を有するメモリセルの構成であっても、回路面積を縮小することができ、半導体装置の小型化を図ることができる。

なお図２８に示す断面模式図では、容量素子１５，１６を構成する導電層を平行に配置して容量を形成する構成としたが、別の構成でもよい。例えば、図２９に示すようにトレンチ状に導電層を配置し、容量を形成する構成としてもよい。該構成とすることで、同じ専有面積であっても大きい容量値を確保することができる。

（実施の形態６）
上記実施の形態で開示された、導電層や半導体層はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。

熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ_３）_３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ_３）_３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ_３）_２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎＯ_２層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２ガスとＯ_３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ_２層やＩｎＺｎＯ_２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いても良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｇａ（ＣＨ_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｚｎ（ＣＨ_３）_２ガスを用いても良い。

（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図２４、図２５を用いて説明する。

図２４（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態４の図１８乃至２３、図２６乃至２９に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図２４（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、小型化が図られ、及び記憶容量の向上と信頼性の両立が図られた電子部品を実現することができる。

また、完成した電子部品の斜視模式図を図２４（Ｂ）に示す。図２４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２４（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図２４（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図２５（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、小型化が図られ、及び記憶容量の向上と信頼性の両立が図られた携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図２５（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２５（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図２５（Ａ）に示す携帯型の情報端末は、図２５（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図２５（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図２５（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図２５（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図２５（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、半導体装置が設けられている。そのため、小型化が図られ、及び記憶容量の向上と信頼性の両立が図られた電子書籍端末が実現される。

図２５（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置が設けられている。そのため、小型化が図られ、及び記憶容量の向上と信頼性の両立が図られたテレビジョン装置が実現される。

図２５（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置が設けられている。そのため小型化が図られ、及び記憶容量の向上と信頼性の両立が図られたスマートフォンが実現される。

図２５（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、小型化が図られ、及び記憶容量の向上と信頼性の両立が図られたデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。このため、小型化が図られ、及び記憶容量の向上と信頼性の両立が図られた電子機器が実現される。

（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。

＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

また、各実施の形態において本発明の一態様を説明したが、本発明の一態様はこれらに限定されない。例えば、本発明の一態様として実施の形態１では、オフ電流が低いトランジスタとしてＯＳトランジスタを用いる構成について説明したが、本発明の一態様は、オフ電流が低いトランジスタであればよいので、ＯＳトランジスタに限定されない。したがって、状況に応じて、例えばＯＳトランジスタを用いない構成を本発明の一態様としてもよい。

＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧とすると、電圧を電位に言い換えることができる。グラウンド電圧は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。

＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。

なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。

なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

Ａ１−Ａ２ 破線
Ａ３−Ａ４ 破線
Ｃ１ 容量値
Ｃ２ 容量値
ｄｉｓｃ＿ＥＮ１ ディスチャージ制御信号
ＦＮ１ ノード
ＦＮ２ ノード
Ｖｒｅｆ０ 参照電圧
Ｖｒｅｆ１４ 参照電圧
ＢＬ 配線
ＳＬ 配線
ＢＬ＿Ａ 配線
ＳＬ＿Ａ 配線
ＢＬ＿Ｂ 配線
ＳＬ＿Ｂ 配線
ＷＣＬ１ 配線
ＷＣＬ２ 配線
ＷＣＬ３ ，配線
ＷＬ１ 配線
ＷＬ２ 配線
ＷＬ３ 配線
ＷＬ４ 配線
Ｘ１−Ｘ２ 一点鎖線
１１ トランジスタ
１１＿Ａ トランジスタ
１２ トランジスタ
１２＿Ａ トランジスタ
１３ トランジスタ
１４ トランジスタ
１４＿Ａ トランジスタ
１５ 容量素子
１６ 容量素子
１７ トランジスタ
１８ 容量素子
１９ トランジスタ
１９＿Ａ トランジスタ
２１ 層
２２ 層
２３ 層
２４ 層
３１ 層
３２ 層
３３ 層
３３＿１ 層
３３＿２ 層
４１ トランジスタ
４２ トランジスタ
４２Ａ トランジスタ
４２Ｂ トランジスタ
５１ トランジスタ
５１＿Ａ トランジスタ
５２ トランジスタ
５２＿Ａ トランジスタ
５３ トランジスタ
５３＿Ａ トランジスタ
５５ 容量素子
５６ 容量素子
５７ トランジスタ
５８ 容量素子
６１ 層
６２ 層
６３ 層
６４ 層
１１０ ＲＡＭ
１１１ 行選択ドライバ
１１２ 列選択ドライバ
１１３ Ａ／Ｄコンバータ
１１４ デコーダ
１１５ 制御回路
１１６ デコーダ
１１７ ラッチ回路
１１８ Ｄ／Ａコンバータ
１１９ スイッチ回路
１２０ トランジスタ
１２１ トランジスタ
１３１ コンパレータ
１３２ エンコーダ
１３３ ラッチ回路
１３４ バッファ
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｂ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 回路部
７０４ 回路基板
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍端末
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (7)

1. メモリセルと、第１の配線と、第２の配線と、を有する半導体装置であって、
   前記メモリセルは、第１乃至第４のトランジスタと、第１及び第２の容量素子と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線に電気的に接続され、
   前記メモリセルは、前記第２の容量素子と、前記第２のトランジスタのソース又はドレインの一方と、前記第４のトランジスタのソース又はドレインの一方と、が電気的に接続され、前記第４のトランジスタのソース又はドレインの他方が前記第２の配線に電気的に接続された第１のデータ保持部を有し、
   前記メモリセルは、前記第１の容量素子と、前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの他方と、前記第３のトランジスタのソース又はドレインの一方と、が電気的に接続され、前記第３のトランジスタのソース又はドレインの他方が前記第１の配線に電気的に接続された第２のデータ保持部を有し、
   前記第１のデータ保持部には、前記第１の配線から、前記第１のトランジスタ、前記第２の配線、及び前記第４のトランジスタのソース又はドレインの他方を介して第１のデータ電圧が書きこまれ、
   前記第２のデータ保持部には、前記第２の配線から、前記第１のトランジスタ、前記第１の配線、及び前記第３のトランジスタのソース又はドレインの他方を介して第２のデータ電圧が書きこまれる半導体装置。
2. メモリセルと、第１の配線と、第２の配線と、を有する半導体装置であって、
   前記メモリセルは、第１乃至第４のトランジスタと、第１及び第２の容量素子と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線に電気的に接続され、
   前記メモリセルは、前記第２の容量素子と、前記第２のトランジスタのソース又はドレインの一方と、前記第４のトランジスタのソース又はドレインの一方と、が電気的に接続され、前記第４のトランジスタのソース又はドレインの他方が前記第２の配線に電気的に接続された第１のデータ保持部を有し、
   前記メモリセルは、前記第１の容量素子と、前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの他方と、前記第３のトランジスタのソース又はドレインの一方と、が電気的に接続され、前記第３のトランジスタのソース又はドレインの他方が前記第１の配線に電気的に接続された第２のデータ保持部を有し、
   前記第１のデータ保持部には、前記第１の配線から、前記第１のトランジスタ、前記第２の配線、及び前記第４のトランジスタのソース又はドレインの他方を介して第１のデータ電圧が書きこまれ、
   前記第２のデータ保持部には、前記第２の配線から、前記第１のトランジスタ、前記第１の配線、及び前記第３のトランジスタのソース又はドレインの他方を介して第２のデータ電圧が書きこまれ、
   前記第２のデータ保持部では、前記第１の配線をプリチャージし、前記第１のトランジスタを流れる電流に従って前記第１の配線を放電させて得られる電圧によって、前記第２のデータ電圧が読み出され、
   前記第１のデータ保持部では、前記第３のトランジスタを導通状態として前記第２のデータ保持部を初期化し、前記第２のトランジスタを導通状態として前記第１のデータ保持部の電荷を前記第２のデータ保持部に分配し、前記第１の配線をプリチャージし、前記第１のトランジスタを流れる電流に従って前記第１の配線を放電させて得られる電圧によって、前記第１のデータ電圧が読み出される半導体装置。
3. 請求項１又は２において、
   前記第１のトランジスタは、シリコンをチャネル形成領域に有するトランジスタである半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記第２乃至前記第４のトランジスタの各々は、酸化物半導体をチャネル形成領域に有するトランジスタである半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記第２の容量素子の容量値は、前記第１の容量素子の容量値よりも大きい半導体装置。
6. 請求項１乃至５のいずれか一において、
   前記第１のデータ保持部で保持する電圧は、前記第２のデータ保持部で保持する電圧よりも大きい半導体装置。
7. 請求項１乃至６のいずれか一に記載の半導体装置と、表示部と、を有する電子機器。

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