JP6828519B2

JP6828519B2 - Manufacturing method of semiconductor element

Info

Publication number: JP6828519B2
Application number: JP2017040835A
Authority: JP
Inventors: 崇光北村
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2017-03-03
Filing date: 2017-03-03
Publication date: 2021-02-10
Anticipated expiration: 2037-03-03
Also published as: JP2018146729A

Description

本発明は、半導体素子の製造方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor device.

半導体層に形成したメサをベンゾシクロブテン（ＢＣＢ：Benzocyclobutene）で埋め込み、リフトオフ法によりメサ上に電極を形成する技術が知られている（例えば、特許文献１参照）。 A technique is known in which a mesa formed in a semiconductor layer is embedded with benzocyclobutene (BCB) and an electrode is formed on the mesa by a lift-off method (see, for example, Patent Document 1).

特開２００９−２０６１７７号公報JP-A-2009-206177

メサの側面には、メサを保護する保護膜を設ける。しかし、リフトオフ法などに用いるレジストから発生する応力により、保護膜が剥離する恐れがある。 A protective film is provided on the side surface of the mesa to protect the mesa. However, the protective film may be peeled off due to the stress generated from the resist used in the lift-off method or the like.

そこで、応力を低減することが可能な半導体素子の製造方法を提供することを目的とする。 Therefore, it is an object of the present invention to provide a method for manufacturing a semiconductor element capable of reducing stress.

本発明に係る半導体素子の製造方法は、半導体基板上に第１メサを形成する工程と、前記第１メサの側面に第１絶縁膜を形成する工程と、前記第１絶縁膜を形成する工程の後、前記第１メサを埋め込む第１樹脂層を形成する工程と、前記半導体基板および前記第１樹脂層の上面に、前記第１メサの上面が露出する第１開口、および前記第１開口に隣り合う第２開口を有するレジストマスクを形成する工程と、前記第１開口に第１金属層および前記第２開口に第２金属層を形成する工程と、を有するものである。 The method for manufacturing a semiconductor element according to the present invention includes a step of forming a first mesa on a semiconductor substrate, a step of forming a first insulating film on a side surface of the first mesa, and a step of forming the first insulating film. After that, a step of forming a first resin layer in which the first mesa is embedded, a first opening in which the upper surface of the first mesa is exposed on the upper surfaces of the semiconductor substrate and the first resin layer, and the first opening. It has a step of forming a resist mask having a second opening adjacent to the first opening, and a step of forming a first metal layer in the first opening and a second metal layer in the second opening.

上記発明によれば、応力を低減することが可能である。 According to the above invention, it is possible to reduce the stress.

図１は実施例１に係る多値変調器の光導波路部分の平面図である。FIG. 1 is a plan view of an optical waveguide portion of the multi-valued modulator according to the first embodiment. 図２は実施例１に係る多値変調器の平面図である。FIG. 2 is a plan view of the multi-valued modulator according to the first embodiment. 図３（ａ）は図２の線Ａ−Ａに沿った断面図である。図３（ｂ）は図２の線Ｂ−Ｂに沿った断面図である。FIG. 3A is a cross-sectional view taken along the line AA of FIG. FIG. 3B is a cross-sectional view taken along the line BB of FIG. 図４（ａ）から図４（ｄ）は多値変調器の製造方法を例示する断面図である。4 (a) to 4 (d) are cross-sectional views illustrating a method for manufacturing a multi-valued modulator. 図５（ａ）、図５（ｃ）および図５（ｄ）は多値変調器の製造方法を例示する断面図である。図５（ｂ）は多値変調器の製造方法を例示する平面図である。5 (a), 5 (c) and 5 (d) are cross-sectional views illustrating a method for manufacturing a multi-value modulator. FIG. 5B is a plan view illustrating a method for manufacturing a multi-value modulator. 図６（ａ）から図６（ｃ）は多値変調器の製造方法を例示する断面図である。6 (a) to 6 (c) are cross-sectional views illustrating a method for manufacturing a multi-valued modulator. 図７（ａ）および図７（ｂ）は多値変調器の製造方法を例示する断面図である。7 (a) and 7 (b) are cross-sectional views illustrating a method for manufacturing a multi-valued modulator. 図８（ａ）および図８（ｂ）は多値変調器の製造方法を例示する断面図である。8 (a) and 8 (b) are cross-sectional views illustrating a method for manufacturing a multi-valued modulator. 図９は実施例２に係る多値変調器を例示する断面図である。FIG. 9 is a cross-sectional view illustrating the multi-valued modulator according to the second embodiment. 図１０（ａ）および図１０（ｂ）は多値変調器の製造方法を例示する断面図である。図１０（ｃ）は多値変調器の製造方法を例示する平面図である。10 (a) and 10 (b) are cross-sectional views illustrating a method for manufacturing a multi-valued modulator. FIG. 10 (c) is a plan view illustrating a method for manufacturing a multi-value modulator. 図１１（ａ）は実施例３に係る多値変調器の製造方法を例示する平面図である。図１１（ｂ）は実施例３の変形例に係る多値変調器の製造方法を例示する平面図である。FIG. 11A is a plan view illustrating the method for manufacturing the multi-valued modulator according to the third embodiment. FIG. 11B is a plan view illustrating a method of manufacturing a multi-valued modulator according to a modified example of the third embodiment.

[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。 [Explanation of Embodiments of the Invention]
First, the contents of the embodiments of the present invention will be listed and described.

本願発明の一形態は、（１）半導体基板上に第１メサを形成する工程と、前記第１メサの側面に第１絶縁膜を形成する工程と、前記第１絶縁膜を形成する工程の後、前記第１メサを埋め込む第１樹脂層を形成する工程と、前記半導体基板および前記第１樹脂層の上面に、前記第１メサの上面が露出する第１開口、および前記第１開口に隣り合う第２開口を有するレジストマスクを形成する工程と、前記第１開口に第１金属層および前記第２開口に第２金属層を形成する工程と、を有する半導体素子の製造方法である。この構成によれば、応力に寄与するレジストマスクの体積が小さくなり、応力を低減することができる。
（２）前記第１開口および前記第２開口は前記第１メサの延伸方向に沿って延伸してもよい。この構成によれば、延伸するメサの各部分において応力を低減し、保護膜の剥離を抑制することができる。
（３）前記半導体基板上に２つの前記第１メサが形成され、前記レジストマスクは前記２つの第１メサに対応して２つの前記第１開口を有し、前記第２開口は前記２つの第１開口と前記半導体基板の端部との間に位置してもよい。この構成によれば、応力に寄与するレジストマスクの体積が小さくなり、応力を低減することができる。
（４）前記第１メサおよび前記第１樹脂層の上に第２絶縁膜を形成する工程と、前記レジストマスクを用いたエッチングにより、前記第１開口および前記第２開口それぞれから露出する前記第２絶縁膜を除去する工程と、を有し、前記第２絶縁膜を除去する工程の後、前記第２金属層を形成する工程を行ってもよい。この構成によれば、応力に寄与するレジストマスクの体積が小さくなる。したがってエッチングおよび第２金属層を形成する際にレジストマスクが収縮しても、応力を低減することができる。
（５）前記第１開口と前記第２開口との距離は５０μｍ以下でもよい。これにより応力を効果的に低減することができる。
（６）前記第２開口から前記第１樹脂層の上面が露出し、前記第２金属層は前記第１樹脂層に形成され、前記第２金属層および前記第１樹脂層の上に第２樹脂層を形成する工程を有してもよい。この構成によれば、第１金属層と第２金属層とが絶縁される。
（７）前記半導体基板上に第２メサを形成する工程を有し、前記第２開口から前記第２メサの上面が露出し、前記第２金属層は前記第２メサの上面に形成されてもよい。この構成によれば、第２金属層と第２メサとの密着性が高いため、第２金属層の剥離が抑制される。
（８）前記レジストマスクは、前記第１メサの延伸方向に沿って並ぶ複数の前記第２開口を有してもよい。この構成によれば、応力を抑制することができる。
（９）前記第１メサは光導波路メサであり、前記第１金属層は前記光導波路メサを伝搬する光を変調する変調用電極に含まれることとしてもよい。この構成によれば光導波路メサにおいて応力を低減し、保護膜の剥離を抑制することができる。 One embodiment of the present invention includes (1) a step of forming a first mesa on a semiconductor substrate, a step of forming a first insulating film on a side surface of the first mesa, and a step of forming the first insulating film. After that, a step of forming a first resin layer in which the first mesa is embedded, a first opening in which the upper surface of the first mesa is exposed on the upper surface of the semiconductor substrate and the first resin layer, and the first opening. This is a method for manufacturing a semiconductor device, which comprises a step of forming a resist mask having adjacent second openings and a step of forming a first metal layer in the first opening and a second metal layer in the second opening. According to this configuration, the volume of the resist mask that contributes to the stress becomes small, and the stress can be reduced.
(2) The first opening and the second opening may be stretched along the stretching direction of the first mesa. According to this configuration, stress can be reduced at each portion of the stretched mesa and peeling of the protective film can be suppressed.
(3) Two of the first mesas are formed on the semiconductor substrate, the resist mask has two of the first openings corresponding to the two first mesas, and the second openings are the two. It may be located between the first opening and the end of the semiconductor substrate. According to this configuration, the volume of the resist mask that contributes to the stress becomes small, and the stress can be reduced.
(4) The first, which is exposed from each of the first opening and the second opening by a step of forming a second insulating film on the first mesa and the first resin layer and etching using the resist mask. 2. The step of removing the insulating film and the step of forming the second metal layer may be performed after the step of removing the second insulating film. According to this configuration, the volume of the resist mask that contributes to stress becomes small. Therefore, even if the resist mask shrinks during etching and forming the second metal layer, the stress can be reduced.
(5) The distance between the first opening and the second opening may be 50 μm or less. As a result, the stress can be effectively reduced.
(6) The upper surface of the first resin layer is exposed from the second opening, the second metal layer is formed on the first resin layer, and the second metal layer is placed on the second metal layer and the first resin layer. It may have a step of forming a resin layer. According to this configuration, the first metal layer and the second metal layer are insulated.
(7) A step of forming a second mesa on the semiconductor substrate is provided, the upper surface of the second mesa is exposed from the second opening, and the second metal layer is formed on the upper surface of the second mesa. May be good. According to this configuration, since the adhesion between the second metal layer and the second mesa is high, peeling of the second metal layer is suppressed.
(8) The resist mask may have a plurality of the second openings arranged along the stretching direction of the first mesa. According to this configuration, stress can be suppressed.
(9) The first mesa is an optical waveguide mesa, and the first metal layer may be included in a modulation electrode that modulates light propagating through the optical waveguide mesa. According to this configuration, stress can be reduced in the optical waveguide mesa and peeling of the protective film can be suppressed.

［本願発明の実施形態の詳細］
本発明の実施形態に係る半導体素子の製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 [Details of Embodiments of the present invention]
Specific examples of the method for manufacturing a semiconductor device according to the embodiment of the present invention will be described below with reference to the drawings. It should be noted that the present invention is not limited to these examples, and is indicated by the scope of claims, and is intended to include all modifications within the meaning and scope equivalent to the scope of claims.

図１は実施例１に係る多値変調器１００（半導体素子）の光導波路部分の平面図である。図１に示すように、基板１０上に、入力導波路１２、出力導波路１４、光カプラ１６ａ、１６ｂ、及び複数のマッハツェンダ変調器２０が設けられている。入力導波路１２、出力導波路１４、及び光カプラ１６ａ、１６ｂは、メサ状の光導波路からなる。光カプラ１６ａ、１６ｂは、ＭＭＩ（Multimode Interferometer）型の光カプラである。複数のマッハツェンダ変調器２０は、メサ状の光導波路の経路を組み合わせた構成をしている。入力導波路１２から入力された光は、光カプラ１６ａで分岐され、マッハツェンダ変調器２０を経由した後、光カプラ１６ｂで合波されて、出力導波路１４に出力される。多値変調器１００の大きさは、例えば１０ｍｍ×４ｍｍである。 FIG. 1 is a plan view of an optical waveguide portion of the multi-valued modulator 100 (semiconductor element) according to the first embodiment. As shown in FIG. 1, an input waveguide 12, an output waveguide 14, optical couplers 16a and 16b, and a plurality of Machzenda modulators 20 are provided on the substrate 10. The input waveguide 12, the output waveguide 14, and the optical couplers 16a and 16b are composed of a mesa-shaped optical waveguide. The optical couplers 16a and 16b are MMI (Multimode Interferometer) type optical couplers. The plurality of Machzenda modulators 20 are configured by combining the paths of a mesa-shaped optical waveguide. The light input from the input waveguide 12 is branched by the optical coupler 16a, passes through the Machzenda modulator 20, is conjugated by the optical coupler 16b, and is output to the output waveguide 14. The size of the multi-value modulator 100 is, for example, 10 mm × 4 mm.

マッハツェンダ変調器２０は、基板１０上に、２つの光カプラ２２ａ、２２ｂと、２つの光カプラ２２ａ、２２ｂの間に接続された２本のアーム導波路２４ａ、２４ｂと、を備える。光カプラ２２ａ、２２ｂ及びアーム導波路２４ａ、２４ｂは、メサ状の光導波路からなる。光カプラ２２ａは、入力導波路１２から入力された光を分岐する。２本のアーム導波路２４ａ、２４ｂは、光カプラ２２ａで分岐された光を伝搬する。光カプラ２２ｂは、２本のアーム導波路２４ａ、２４ｂを伝搬した光を合波する。光カプラ２２ａ、２２ｂは、ＭＭＩ型の光カプラである。 The Machzenda modulator 20 includes two optical couplers 22a and 22b and two arm waveguides 24a and 24b connected between the two optical couplers 22a and 22b on the substrate 10. The optical couplers 22a and 22b and the arm waveguides 24a and 24b are composed of a mesa-shaped optical waveguide. The optical coupler 22a branches the light input from the input waveguide 12. The two arm waveguides 24a and 24b propagate the light branched by the optical coupler 22a. The optical coupler 22b combines the light propagating through the two arm waveguides 24a and 24b. The optical couplers 22a and 22b are MMI type optical couplers.

図２は実施例１に係る多値変調器１００の平面図である。図２では、図１で説明した光導波路部分を細点線で図示している。図２に示すように、メサ状の光導波路はＢＣＢ（ベンゾシクロブテン）の樹脂層３０によって埋め込まれている。配線パターンは、変調用電極３２、グランド電極３４、及び位相調整用電極３６を含む。変調用電極３２は、マッハツェンダ変調器２０のアーム導波路２４ａ、２４ｂ上に設けられ、シグナル電極パッド３８に接続されている。グランド電極３４は、アーム導波路２４ａとアーム導波路２４ｂとの間上に設けられ、グランド電極パッド４０に接続されている。位相調整用電極３６は、マッハツェンダ変調器２０のアーム導波路２４ａ、２４ｂ上に変調用電極３２とは異なる位置に設けられ、ＤＣ電極パッド４２に接続されている。 FIG. 2 is a plan view of the multi-value modulator 100 according to the first embodiment. In FIG. 2, the optical waveguide portion described with reference to FIG. 1 is illustrated by a fine dotted line. As shown in FIG. 2, the mesa-shaped optical waveguide is embedded by a resin layer 30 of BCB (benzocyclobutene). The wiring pattern includes a modulation electrode 32, a ground electrode 34, and a phase adjustment electrode 36. The modulation electrode 32 is provided on the arm waveguides 24a and 24b of the Machzenda modulator 20 and is connected to the signal electrode pad 38. The ground electrode 34 is provided above between the arm waveguide 24a and the arm waveguide 24b, and is connected to the ground electrode pad 40. The phase adjusting electrode 36 is provided on the arm waveguides 24a and 24b of the Machzenda modulator 20 at a position different from that of the modulation electrode 32, and is connected to the DC electrode pad 42.

変調用電極３２にシグナル電極パッド３８から高周波の電気信号が供給されると、グランド電極３４との間で高周波（例えば２０ＧＨｚ程度）の電気信号が流れる。これにより、アーム導波路２４ａ、２４ｂの屈折率が変化し、アーム導波路２４ａ、２４ｂを伝搬する光の位相が変化する。これにより、アーム導波路２４ａ、２４ｂを伝搬する光は位相変調を受けて、変調された光信号となって出力導波路１４に出力される。 When a high-frequency electric signal is supplied from the signal electrode pad 38 to the modulation electrode 32, a high-frequency (for example, about 20 GHz) electric signal flows between the modulation electrode 32 and the ground electrode 34. As a result, the refractive indexes of the arm waveguides 24a and 24b change, and the phase of the light propagating through the arm waveguides 24a and 24b changes. As a result, the light propagating through the arm waveguides 24a and 24b undergoes phase modulation and becomes a modulated optical signal and is output to the output waveguide 14.

位相調整用電極３６にＤＣ電極パッド４２から直流電圧が供給されると、アーム導波路２４ａ、２４ｂの屈折率が一定値だけシフトする。直流電圧の大きさは、変調用電極３２に供給される電気信号によってアーム導波路２４ａ、２４ｂを伝搬する光の変調が良好に行われるような値（最適値）に設定される。すなわち、アーム導波路２４ａ、２４ｂを伝搬する光が良好に変調されるように、位相調整用電極３６によってアーム導波路２４ａ、２４ｂを伝搬する光の位相が調整される。 When a DC voltage is supplied from the DC electrode pad 42 to the phase adjusting electrode 36, the refractive indexes of the arm waveguides 24a and 24b are shifted by a constant value. The magnitude of the DC voltage is set to a value (optimum value) such that the light propagating in the arm waveguides 24a and 24b is well modulated by the electric signal supplied to the modulation electrode 32. That is, the phase of the light propagating in the arm waveguides 24a and 24b is adjusted by the phase adjusting electrode 36 so that the light propagating in the arm waveguides 24a and 24b is well modulated.

位相調整用電極３６に供給される直流電圧の最適値は、アーム導波路２４ａ、２４ｂ間の光路長差に依存する。アーム導波路２４ａ、２４ｂ間の光路長差は、例えばアーム導波路２４ａ、２４ｂを伝搬する光の波長によって変化する。多値変調器１００は、例えば波長１５３０ｎｍ〜１５７０ｎｍの範囲で、第１の瞬間には第１の波長の光が入射され、別の第２の瞬間には波長が切り替って第２の波長の光が入射される。このため、入射される光の波長と供給する直流電圧の値との関係表を予め作成しておき、動作時にはこの関係表に基づいて直流電圧の値が決定される。また、アーム導波路２４ａ、２４ｂ間の光路長差は、アーム導波路２４ａ、２４ｂ間の温度差によっても変化する。このため、多値変調器１００はＴＥＣ（Thermo-electric Cooler）上に搭載されて一定の温度（例えば７０℃）に保たれて使用される。 The optimum value of the DC voltage supplied to the phase adjusting electrode 36 depends on the optical path length difference between the arm waveguides 24a and 24b. The optical path length difference between the arm waveguides 24a and 24b changes, for example, depending on the wavelength of light propagating through the arm waveguides 24a and 24b. In the multi-value modulator 100, for example, in the wavelength range of 1530 nm to 1570 nm, light of the first wavelength is incident at the first moment, and the wavelength is switched at another second moment to obtain the second wavelength. Light is incident. Therefore, a relationship table between the wavelength of the incident light and the value of the DC voltage to be supplied is prepared in advance, and the value of the DC voltage is determined based on this relationship table during operation. Further, the optical path length difference between the arm waveguides 24a and 24b also changes depending on the temperature difference between the arm waveguides 24a and 24b. Therefore, the multi-value modulator 100 is mounted on a TEC (Thermo-electric Cooler) and maintained at a constant temperature (for example, 70 ° C.) for use.

図３（ａ）は図２の線Ａ−Ａに沿った断面図である。基板１０は半絶縁性のインジウムリン（ＩｎＰ）で形成された半導体基板である。図３（ａ）に示すように、基板１０上にｎ型ＩｎＰ（例えばＳｉが添加されたＩｎＰ）の下部クラッド層５１が設けられている。下部クラッド層５１上に、ＡｌＧａＩｎＡｓ井戸層及びＡｌＩｎＡｓバリア層を含む多重量子井戸構造をしたコア層５２が設けられている。コア層５２上に、ｐ型ＩｎＰ（例えばＺｎを添加したＩｎＰ）の上部クラッド層５４が設けられ、上部クラッド層５４上にｐ型ＩｎＧａＡｓのコンタクト層５５が設けられている。下部クラッド層５１、コア層５２、上部クラッド層５４およびコンタクト層５５によりメサ５０（第１メサ）が形成される。すなわち、基板１０上に、メサ状の光導波路からなり、下部クラッド層５１を共通にして互いに電気的に接続されたアーム導波路２４ａ、２４ｂが形成される。 FIG. 3A is a cross-sectional view taken along the line AA of FIG. The substrate 10 is a semiconductor substrate formed of semi-insulating indium phosphide (InP). As shown in FIG. 3A, a lower clad layer 51 of n-type InP (for example, InP to which Si is added) is provided on the substrate 10. On the lower clad layer 51, a core layer 52 having a multiple quantum well structure including an AlGaInAs well layer and an AlInAs barrier layer is provided. An upper clad layer 54 of p-type InP (for example, InP to which Zn is added) is provided on the core layer 52, and a p-type InGaAs contact layer 55 is provided on the upper clad layer 54. A mesa 50 (first mesa) is formed by the lower clad layer 51, the core layer 52, the upper clad layer 54, and the contact layer 55. That is, arm waveguides 24a and 24b formed of a mesa-shaped optical waveguide and electrically connected to each other with the lower clad layer 51 in common are formed on the substrate 10.

アーム導波路２４ａおよび２４ｂのメサの高さは例えば３μｍであり、メサの幅は例えば１．５μｍである。２つのアーム導波路２４ａとアーム導波路２４ｂとは平行に延伸し、両者の間隔は５０μｍ程度である。また、複数のマッハツェンダ変調器同士の間隔は２５０μｍである。ここで間隔とは、例えば１つのマッハツェンダ変調器２０のアーム導波路２４ｂと、別のマッハツェンダ変調器２０のアーム導波路２４ａとの距離のことである。 The height of the mesas of the arm waveguides 24a and 24b is, for example, 3 μm, and the width of the mesas is, for example, 1.5 μm. The two arm waveguides 24a and the arm waveguides 24b are stretched in parallel, and the distance between them is about 50 μm. The distance between the plurality of Machzenda modulators is 250 μm. Here, the interval is, for example, the distance between the arm waveguide 24b of one Machzenda modulator 20 and the arm waveguide 24a of another Machzenda modulator 20.

基板１０上に、アーム導波路２４ａ、２４ｂを覆って、例えば酸化シリコン（ＳｉＯ_２）などの無機絶縁膜からなる保護膜５６（第１絶縁膜）が設けられている。保護膜５６上に樹脂層３０が設けられている。樹脂層３０は例えばＢＣＢ（ベンゾシクロブテン）樹脂で形成され、第１樹脂層３０ａと第２樹脂層３０ｂとを含む。第１樹脂層３０ａは、アーム導波路２４ａ、２４ｂの側面に設けられ、アーム導波路２４ａ、２４ｂを埋め込む。第１樹脂層３０ａは、例えばアーム導波路２４ａ、２４ｂのメサ５０の側面全面に設けられている。 A protective film 56 (first insulating film) made of an inorganic insulating film such as silicon oxide (SiO ₂ ) is provided on the substrate 10 so as to cover the arm waveguides 24a and 24b. A resin layer 30 is provided on the protective film 56. The resin layer 30 is formed of, for example, a BCB (benzocyclobutene) resin, and includes a first resin layer 30a and a second resin layer 30b. The first resin layer 30a is provided on the side surface of the arm waveguides 24a and 24b, and the arm waveguides 24a and 24b are embedded. The first resin layer 30a is provided on, for example, the entire side surface of the mesa 50 of the arm waveguides 24a and 24b.

第１樹脂層３０ａの上面に例えば酸窒化シリコン（ＳｉＯＮ）膜などの無機絶縁膜からなる保護膜６０（第２絶縁膜）が設けられている。保護膜６０はアーム導波路２４ａおよび２４ｂに重なる位置に開口６０ａを有し、開口６０ａと隣り合う開口６０ｂも有する。保護膜６０の上に第２樹脂層３０ｂが設けられている。第２樹脂層３０ｂの上面にはＳｉＯＮなどの保護膜６４および６６が設けられている。 A protective film 60 (second insulating film) made of an inorganic insulating film such as a silicon oxynitride (SiON) film is provided on the upper surface of the first resin layer 30a. The protective film 60 has an opening 60a at a position overlapping the arm waveguides 24a and 24b, and also has an opening 60b adjacent to the opening 60a. A second resin layer 30b is provided on the protective film 60. Protective films 64 and 66 such as SiON are provided on the upper surface of the second resin layer 30b.

アーム導波路２４ａおよび２４ｂのコンタクト層５５の上面に変調用電極３２が設けられている。変調用電極３２は、コンタクト層５５に近い方から順に、オーミック層３２ａ（第１金属層）、下地層３２ｂ、Ａｕ層３２ｃ、下地層３２ｄ、およびＡｕ層３２ｅを積層したものである。オーミック層３２ａは、保護膜６０の開口６０ａに設けられ、例えばチタン（Ｔｉ）、白金（Ｐｔ）およびＡｕの積層体である。下地層３２ｂおよび下地層３２ｄはＴｉＷで形成されている。保護膜６６およびＡｕ層３２ｅの上に、Ａｕ層３２ｅを覆う保護膜６６が設けられている。保護膜６６は例えばＳｉＯＮ膜と窒化シリコン（ＳｉＮ）膜との積層体である。 A modulation electrode 32 is provided on the upper surface of the contact layer 55 of the arm waveguides 24a and 24b. The modulation electrode 32 is formed by laminating an ohmic layer 32a (first metal layer), a base layer 32b, an Au layer 32c, a base layer 32d, and an Au layer 32e in order from the side closest to the contact layer 55. The ohmic layer 32a is provided in the opening 60a of the protective film 60, and is, for example, a laminate of titanium (Ti), platinum (Pt), and Au. The base layer 32b and the base layer 32d are formed of TiW. A protective film 66 covering the Au layer 32e is provided on the protective film 66 and the Au layer 32e. The protective film 66 is, for example, a laminate of a SiON film and a silicon nitride (SiN) film.

アーム導波路２４ａおよび２４ｂの間であって下部クラッド層５１の上面にグランド電極３４が設けられている。グランド電極３４は下部クラッド層５１に近い方から順に、ｎ電極層３４ａ、下地層３４ｂおよび金（Ａｕ）層３４ｃを積層したものである。ｎ電極層３４ａは、金ゲルマニウムニッケル合金と金との積層体（ＡｕＧｅＮｉ／Ａｕ）である。下地層３４ｂはチタンタングステン合金（ＴｉＷ）で形成されている。グランド電極３４は第２樹脂層３０ｂに覆われる。 A ground electrode 34 is provided on the upper surface of the lower clad layer 51 between the arm waveguides 24a and 24b. The ground electrode 34 is formed by laminating the n electrode layer 34a, the base layer 34b, and the gold (Au) layer 34c in order from the side closest to the lower clad layer 51. The n-electrode layer 34a is a laminate (AuGeNi / Au) of a gold-germanium-nickel alloy and gold. The base layer 34b is made of a titanium-tungsten alloy (TiW). The ground electrode 34 is covered with the second resin layer 30b.

保護膜６０の開口６０ｂに金属層６２（第２金属層）が設けられている。金属層６２は例えばＴｉ、ＰｔおよびＡｕの積層体であり、オーミック層３２ａと同じ金属層で形成される。金属層６２はメサ５０のグランド電極３４側とは反対側に位置し、２つの金属層６２はアーム導波路２４ａおよび２４ｂを挟む。 A metal layer 62 (second metal layer) is provided in the opening 60b of the protective film 60. The metal layer 62 is, for example, a laminated body of Ti, Pt and Au, and is formed of the same metal layer as the ohmic layer 32a. The metal layer 62 is located on the side opposite to the ground electrode 34 side of the mesa 50, and the two metal layers 62 sandwich the arm waveguides 24a and 24b.

図３（ｂ）は図２の線Ｂ−Ｂに沿った断面図である。図３（ｂ）に示すように、シグナル電極パッド３８は、下地層３８ｂ、Ａｕ層３８ｃ、下地層３８ｄ、およびＡｕ層３８ｅを積層したものであり、各層は変調用電極３２の対応する層と同じ金属層である。保護膜６６の開口６６ａからシグナル電極パッド３８の表面が露出する。シグナル電極パッド３８は変調用電極３２と電気的に接続されている。グランド電極パッド４０およびＤＣ電極パッド４２もシグナル電極パッド３８と同じ構成を有する。 FIG. 3B is a cross-sectional view taken along the line BB of FIG. As shown in FIG. 3B, the signal electrode pad 38 is a stack of a base layer 38b, an Au layer 38c, a base layer 38d, and an Au layer 38e, and each layer is a layer corresponding to the modulation electrode 32. It is the same metal layer. The surface of the signal electrode pad 38 is exposed from the opening 66a of the protective film 66. The signal electrode pad 38 is electrically connected to the modulation electrode 32. The ground electrode pad 40 and the DC electrode pad 42 also have the same configuration as the signal electrode pad 38.

（半導体素子の製造方法）
図４（ａ）から図５（ａ）、および図５（ｃ）から図８（ｂ）は多値変調器の製造方法を例示する断面図であり、図２の線Ａ−Ａに対応する断面を示している。図５（ｂ）は多値変調器の製造方法を例示する断面図であり、図５（ａ）と同じ状態を示す。 (Manufacturing method of semiconductor element)
4 (a) to 5 (a) and 5 (c) to 8 (b) are cross-sectional views illustrating a method for manufacturing a multi-value modulator, and correspond to lines AA of FIG. The cross section is shown. FIG. 5B is a cross-sectional view illustrating a method for manufacturing a multi-valued modulator, and shows the same state as in FIG. 5A.

図４（ａ）に示すように、基板１０上に、有機金属気相成長法（ＭＯＶＰＥ法）を用いて、下部クラッド層５１、コア層５２、上部クラッド層５４およびコンタクト層５５を成長する。フォトリソグラフィおよびドライエッチングにより、上面から見てストライプ状に延び、断面から見るとメサ形状を有するアーム導波路２４ａおよび２４ｂを形成する。２本のメサ５０は平行に延在する。２本のメサ５０の間隔は例えば５０μｍである。さらにフォトリソグラフィおよびドライエッチングにより、アーム導波路２４ａ〜２４ｂ間の下部クラッド層５１を残して他の部分の下部クラッド層５１を除去する加工を行う。熱ＣＶＤ（化学気相成長）により、基板１０、アーム導波路２４ａおよび２４ｂ、ならびに下部クラッド層５１を覆う保護膜５６を形成する。 As shown in FIG. 4A, the lower clad layer 51, the core layer 52, the upper clad layer 54, and the contact layer 55 are grown on the substrate 10 by using the organic metal vapor phase growth method (MOVPE method). By photolithography and dry etching, arm waveguides 24a and 24b that extend in stripes when viewed from the top surface and have a mesa shape when viewed from the cross section are formed. The two mesas 50 extend in parallel. The distance between the two mesas 50 is, for example, 50 μm. Further, photolithography and dry etching are performed to remove the lower clad layer 51 of the other portion while leaving the lower clad layer 51 between the arm waveguides 24a to 24b. Thermal CVD (Chemical Vapor Deposition) forms a protective film 56 that covers the substrate 10, arm waveguides 24a and 24b, and the lower clad layer 51.

図４（ｂ）に示すように、開口７０ａを有するレジストマスク７０を保護膜５６上に形成する。バッファードフッ酸（ＢＨＦ）を用いたウェットエッチングにより、開口７０ａに露出した保護膜５６を除去する。金属蒸着により、ＡｕＧｅＮｉ／Ａｕからなるｎ電極層３４ａを下部クラッド層５１上に形成する。その後、溶剤を用いて、レジストマスク７０およびその上に堆積したｎ電極層３４ａもレジストマスクと共に除去（リフトオフ）される。下部クラッド層５１上に堆積したｎ電極層３４ａは除去されずに残る。ｎ電極層３４ａは、２本のアーム導波路２４ａおよび２４ｂに挟まれ、下部クラッド層５１上を、アーム導波路２４ａおよび２４ｂと平行に延在する。ｎ電極層３４ａの幅は１５μｍである。 As shown in FIG. 4B, a resist mask 70 having an opening 70a is formed on the protective film 56. The protective film 56 exposed in the opening 70a is removed by wet etching with buffered hydrofluoric acid (BHF). By metal vapor deposition, an n-electrode layer 34a made of AuGeNi / Au is formed on the lower clad layer 51. Then, using a solvent, the resist mask 70 and the n-electrode layer 34a deposited on the resist mask 70 are also removed (lifted off) together with the resist mask. The n-electrode layer 34a deposited on the lower clad layer 51 remains without being removed. The n-electrode layer 34a is sandwiched between the two arm waveguides 24a and 24b, and extends on the lower clad layer 51 in parallel with the arm waveguides 24a and 24b. The width of the n-electrode layer 34a is 15 μm.

図４（ｃ）に示すように、第１樹脂層３０ａとなるＢＣＢ樹脂の前駆体をスピン塗布する。スピン塗布の回転数を調整して、塗布した時点でメサ５０上部の保護膜５６が露出するようにする。スピン塗布後、前駆体を熱硬化させて第１樹脂層３０ａとする。あるいは、メサ５０の高さよりも厚く第１樹脂層３０ａを形成したあと、ドライエッチングでＢＣＢをエッチバックして、保護膜５６を露出させてもよい。図４（ｄ）に示すように、ＣＶＤ法などにより第１樹脂層３０ａ上に保護膜６０を堆積する。 As shown in FIG. 4C, the precursor of the BCB resin to be the first resin layer 30a is spin-coated. The rotation speed of spin coating is adjusted so that the protective film 56 on the upper part of the mesa 50 is exposed at the time of coating. After spin coating, the precursor is thermoset to form the first resin layer 30a. Alternatively, after forming the first resin layer 30a thicker than the height of the mesa 50, the BCB may be etched back by dry etching to expose the protective film 56. As shown in FIG. 4D, the protective film 60 is deposited on the first resin layer 30a by a CVD method or the like.

図５（ａ）に示すように、保護膜６０上にフォトリソグラフィでレジストマスク７２を形成する。レジストマスク７２の厚さは１．５μｍである。レジストマスク７２は、メサ５０の上に幅０．８μｍの開口７２ａを有する。さらに、レジストマスクは、開口７２ａと隣り合いかつストライプ状に延びる幅０．８μｍの開口７２ｂを有する。図５（ｂ）は図５（ａ）に対応する状態を示す平面図である。図５（ｂ）に示すように、メサ５０、開口７２ａおよび７４ｂは互いに平行に延伸する。 As shown in FIG. 5A, a resist mask 72 is formed on the protective film 60 by photolithography. The thickness of the resist mask 72 is 1.5 μm. The resist mask 72 has an opening 72a having a width of 0.8 μm on the mesa 50. Further, the resist mask has an opening 72b having a width of 0.8 μm adjacent to the opening 72a and extending in a striped pattern. FIG. 5B is a plan view showing a state corresponding to FIG. 5A. As shown in FIG. 5B, the mesas 50, openings 72a and 74b extend parallel to each other.

例えばレジストマスク７２を用いたドライエッチングにより、第１樹脂層３０ａおよびメサ上の保護膜５６を除去する。ドライエッチングは保護膜６０が除去されるまで行う。これにより、保護膜６０に開口７２ａと連続する開口が形成され、開口７２ｂと連続する開口が形成される。図５（ａ）に示すように、ドライエッチング後、開口７２ａからはコンタクト層５５が露出し、開口７２ｂからは第１樹脂層３０ａが露出する。開口７２ｂ内では保護膜６０がないため、開口７２ｂに露出する第１樹脂層３０ａはわずかにエッチングされ、やや窪む。 For example, the first resin layer 30a and the protective film 56 on the mesa are removed by dry etching using a resist mask 72. Dry etching is performed until the protective film 60 is removed. As a result, an opening continuous with the opening 72a is formed in the protective film 60, and an opening continuous with the opening 72b is formed. As shown in FIG. 5A, after dry etching, the contact layer 55 is exposed from the opening 72a, and the first resin layer 30a is exposed from the opening 72b. Since there is no protective film 60 in the opening 72b, the first resin layer 30a exposed in the opening 72b is slightly etched and slightly recessed.

ドライエッチングの間、レジストマスク７２はわずかに収縮する。この収縮により、レジストマスク７２は、開口７２ａおよび７２ｂの下側の端部付近の領域に応力を及ぼす。開口７２ａの端部は、メサ５０とメサ側面を覆う保護膜５６との境界に近接している。このため、レジストマスク７２からの応力は、保護膜５６に対し、メサ５０から剥離させる方向に働く。応力の大きさはレジストマスク７２の体積に比例する。 During dry etching, the resist mask 72 shrinks slightly. This shrinkage causes the resist mask 72 to stress the region near the lower ends of the openings 72a and 72b. The end of the opening 72a is close to the boundary between the mesa 50 and the protective film 56 covering the side surface of the mesa. Therefore, the stress from the resist mask 72 acts on the protective film 56 in the direction of peeling from the mesa 50. The magnitude of stress is proportional to the volume of the resist mask 72.

本実施例では隣接するマッハツェンダ変調器間の距離は２５０μｍであり、開口７２ａと開口７２ｂとの距離（メサ５０と開口７２ｂとの距離）は例えば５０μｍ以下である。２本のアーム導波路２４ａおよび２４ｂの外側におけるレジストマスク７２の体積は、隣接するマッハツェンダ変調器間の距離ではなく、開口７２ａから開口７２ｂまでの距離で制限される。保護膜５６を剥離させる方向の応力は、開口７２ａと開口７２ｂとに挟まれた領域のレジストマスク７２の体積により定まる。実施例１によれば、開口７２ｂを設けることによりメサ５０から開口７４ｂまでのレジストマスク７４の体積を小さくし、保護膜５６にかかる応力を小さくすることができる。これにより、保護膜５６がメサ５０から剥離しにくくなる。 In this embodiment, the distance between adjacent Machzenda modulators is 250 μm, and the distance between the opening 72a and the opening 72b (the distance between the mesa 50 and the opening 72b) is, for example, 50 μm or less. The volume of the resist mask 72 outside the two arm waveguides 24a and 24b is limited by the distance from the opening 72a to the opening 72b, not the distance between the adjacent Machzenda modulators. The stress in the direction of peeling the protective film 56 is determined by the volume of the resist mask 72 in the region sandwiched between the openings 72a and 72b. According to the first embodiment, by providing the opening 72b, the volume of the resist mask 74 from the mesa 50 to the opening 74b can be reduced, and the stress applied to the protective film 56 can be reduced. This makes it difficult for the protective film 56 to peel off from the mesa 50.

図５（ｃ）に示すように、レジストマスク７２を残したまま、例えば蒸着により、開口７２ａ内のコンタクト層５５上、開口７２ｂ内の第１樹脂層３０ａ上、およびレジストマスク７２上にＴｉ／Ｐｔ／Ａｕの金属層７３を形成する。金属層７３のうち、コンタクト層５５上に堆積したものはオーミック層３２ａとなる。開口７２ｂ内の第１樹脂層３０ａ上に堆積したものは金属層６２となる。蒸着の工程においてレジストマスク７２は収縮し、開口７２ａおよび７２ｂの端部が接している位置に応力が加わる。開口７２ａの端部は、メサ５０と保護膜５６との境界に近接している。このため、レジストマスク７２からの応力は、保護膜５６に対し、メサ５０から保護膜５６を剥離させる方向に働く。応力の大きさはレジストマスク７２の体積に比例する。 As shown in FIG. 5C, Ti / on the contact layer 55 in the opening 72a, on the first resin layer 30a in the opening 72b, and on the resist mask 72, for example by vapor deposition, while leaving the resist mask 72. The metal layer 73 of Pt / Au is formed. Of the metal layers 73, those deposited on the contact layer 55 become the ohmic layer 32a. What is deposited on the first resin layer 30a in the opening 72b becomes a metal layer 62. In the vapor deposition process, the resist mask 72 shrinks, and stress is applied to the positions where the ends of the openings 72a and 72b are in contact with each other. The end of the opening 72a is close to the boundary between the mesa 50 and the protective film 56. Therefore, the stress from the resist mask 72 acts on the protective film 56 in the direction of peeling the protective film 56 from the mesa 50. The magnitude of stress is proportional to the volume of the resist mask 72.

前述のように、２本のアーム導波路２４ａおよび２４ｂの外側のレジストマスク７２の体積は、アーム導波路２４ａおよび２４ｂから開口７２ｂまでの距離で制限される。このためレジストマスク７２の体積が小さくなり、応力を低減することができる。したがって保護膜５６のメサからの剥離が起こりにくくなる。また、アーム導波路２４ａおよび２４ｂの間では、レジストマスク７２の体積は２つの開口７２ａ間の距離（例えば５０μｍ）によって決まる。アーム導波路２４ａ〜２４ｂ間においてレジストマスク７２の体積は小さいため、保護膜５６に働く応力は小さく、保護膜５６は剥離しにくい。 As described above, the volume of the resist mask 72 on the outside of the two arm waveguides 24a and 24b is limited by the distance from the arm waveguides 24a and 24b to the opening 72b. Therefore, the volume of the resist mask 72 is reduced, and the stress can be reduced. Therefore, peeling of the protective film 56 from the mesa is less likely to occur. Further, between the arm waveguides 24a and 24b, the volume of the resist mask 72 is determined by the distance between the two openings 72a (for example, 50 μm). Since the volume of the resist mask 72 is small between the arm waveguides 24a to 24b, the stress acting on the protective film 56 is small, and the protective film 56 is difficult to peel off.

図５（ｄ）に示すように、レジストマスク７２を溶剤により除去し、レジストマスク７２上の金属層７３も除去（リフトオフ）する。オーミック層３２ａは保護膜６０の開口６０ａ内に位置し、金属層６２は開口６０ｂ内に位置する。オーミック層３２ａと金属層６２とは互いに離間しており、これらの間の距離は５０μｍ以下である。オーミック層３２ａと金属層６２とは互いに平行に延伸する。 As shown in FIG. 5D, the resist mask 72 is removed with a solvent, and the metal layer 73 on the resist mask 72 is also removed (lifted off). The ohmic layer 32a is located in the opening 60a of the protective film 60, and the metal layer 62 is located in the opening 60b. The ohmic layer 32a and the metal layer 62 are separated from each other, and the distance between them is 50 μm or less. The ohmic layer 32a and the metal layer 62 extend in parallel with each other.

図６（ａ）に示すように、フォトリソグラフィにより、第１樹脂層３０ａ上にレジストマスク７４を形成する。レジストマスク７４は、ｎ電極層３４ａの上部にストライプ状の開口７４ａを有する。開口７４ａの幅はｎ電極層３４ａの幅よりも大きい。ドライエッチングにより開口７４ａ内の保護膜６０を除去し、ｎ電極層３４ａの上部の第１樹脂層３０ａを露出させる。ドライエッチング後、レジストマスク７４は除去する。 As shown in FIG. 6A, a resist mask 74 is formed on the first resin layer 30a by photolithography. The resist mask 74 has a striped opening 74a on top of the n-electrode layer 34a. The width of the opening 74a is larger than the width of the n electrode layer 34a. The protective film 60 in the opening 74a is removed by dry etching to expose the first resin layer 30a above the n-electrode layer 34a. After dry etching, the resist mask 74 is removed.

図６（ｂ）に示すように、フォトリソグラフィにより保護膜６０上に別のレジストマスク７６を形成する。レジストマスク７６はｎ電極層３４ａの上部にストライプ状の開口７６ａを有する。開口７６ａの幅はｎ電極層３４ａの幅よりも大きい。開口７６ａ内の第１樹脂層３０ａをドライエッチングにより除去し、ｎ電極層３４ａの上面を露出させる。ドライエッチング後、レジストマスク７６は除去する。 As shown in FIG. 6B, another resist mask 76 is formed on the protective film 60 by photolithography. The resist mask 76 has a striped opening 76a above the n-electrode layer 34a. The width of the opening 76a is larger than the width of the n electrode layer 34a. The first resin layer 30a in the opening 76a is removed by dry etching to expose the upper surface of the n-electrode layer 34a. After dry etching, the resist mask 76 is removed.

図６（ｃ）に示すように、例えばスパッタリング法により保護膜６０およびオーミック層３２ａの上に下地層３２ｂを形成し、ｎ電極層３４ａの上に下地層３４ｂを形成する。不図示のマスクを用いたメッキにより、下地層３２ｂの上にＡｕ層３２ｃを形成し、下地層３４ｂの上にＡｕ層３４ｃ層を形成する。また、図３（ｂ）に示した下地層３８ｂおよびＡｕ層３８ｃも形成される。 As shown in FIG. 6C, the base layer 32b is formed on the protective film 60 and the ohmic layer 32a by, for example, a sputtering method, and the base layer 34b is formed on the n electrode layer 34a. An Au layer 32c is formed on the base layer 32b and an Au layer 34c layer is formed on the base layer 34b by plating using a mask (not shown). In addition, the base layer 38b and the Au layer 38c shown in FIG. 3B are also formed.

図７（ａ）に示すように、第１樹脂層３０ａの上に第２樹脂層３０ｂを形成する。まず、ＢＣＢ樹脂の前駆体をスピン塗布する。ＢＣＢ樹脂の前駆体は開口６０ｂが埋まり、かつ、塗布後の樹脂上面が平坦になるような粘度のものを用いる。また、スピン塗布の回転数を調整して、オーミック層３２ａの上面から第２樹脂層３０ｂの上面までの厚さが１．３μｍとなるようにする。前駆体を熱硬化させて第２樹脂層３０ｂとする。第２樹脂層３０ｂの上面に、ＣＶＤ法等で保護膜６４を形成する。 As shown in FIG. 7A, the second resin layer 30b is formed on the first resin layer 30a. First, the precursor of BCB resin is spin-coated. As the precursor of the BCB resin, a precursor having a viscosity such that the opening 60b is filled and the upper surface of the resin after coating is flat is used. Further, the rotation speed of the spin coating is adjusted so that the thickness from the upper surface of the ohmic layer 32a to the upper surface of the second resin layer 30b is 1.3 μm. The precursor is thermoset to form the second resin layer 30b. A protective film 64 is formed on the upper surface of the second resin layer 30b by a CVD method or the like.

図７（ｂ）に示すように、保護膜６４および第２樹脂層３０ｂを例えばドライエッチングして、アーム導波路２４ａおよび２４ｂ上のＡｕ層３２ｃが露出する開口３０ｃを形成する。ドライエッチングに用いる不図示のレジストマスクは、ドライエッチング後に除去する。 As shown in FIG. 7B, the protective film 64 and the second resin layer 30b are, for example, dry-etched to form an opening 30c in which the Au layer 32c on the arm waveguides 24a and 24b is exposed. The resist mask (not shown) used for dry etching is removed after dry etching.

図８（ａ）に示すように、例えばスパッタリング法により、Ａｕ層３２ｃから保護膜６４上にかけて下地層３２ｄを形成する。さらに不図示のマスクを用いたメッキ処理により、下地層３２ｄの上にＡｕ層３２ｅを形成する。これにより変調用電極３２が形成される。また、図３（ｂ）に示した下地層３８ｄおよびＡｕ層３８ｅも形成される。 As shown in FIG. 8A, the base layer 32d is formed from the Au layer 32c to the protective film 64 by, for example, a sputtering method. Further, an Au layer 32e is formed on the base layer 32d by a plating process using a mask (not shown). As a result, the modulation electrode 32 is formed. In addition, the base layer 38d and the Au layer 38e shown in FIG. 3B are also formed.

図８（ｂ）に示すように、例えばＣＶＤ法により、Ａｕ層３２ｅ、保護膜６４を覆う保護膜６６を形成する。図３（ｂ）に示したように、フォトリソグラフィおよびエッチングによりパッド上の保護膜６６は除去する。これにより半導体素子が形成される。 As shown in FIG. 8B, for example, the protective film 66 covering the Au layer 32e and the protective film 64 is formed by a CVD method. As shown in FIG. 3B, the protective film 66 on the pad is removed by photolithography and etching. As a result, a semiconductor element is formed.

実施例１によれば、図５（ａ）および図５（ｂ）に示したように、レジストマスク７２はアーム導波路２４ａおよび２４ｂのメサ５０の上に開口７２ａを有し、さらに開口７２ａに隣り合う開口７２ｂを有する。開口７２ａから開口７２ｂまでのレジストマスク７２の体積は小さい。このため、例えばエッチング処理または蒸着法の際にレジストマスク７２が収縮しても、保護膜５６に加わる応力が低減され、保護膜５６の剥離が抑制される。 According to the first embodiment, as shown in FIGS. 5 (a) and 5 (b), the resist mask 72 has an opening 72a on the mesas 50 of the arm waveguides 24a and 24b, and further in the opening 72a. It has adjacent openings 72b. The volume of the resist mask 72 from the opening 72a to the opening 72b is small. Therefore, even if the resist mask 72 shrinks during, for example, an etching process or a thin film deposition method, the stress applied to the protective film 56 is reduced, and peeling of the protective film 56 is suppressed.

図５（ｂ）に示したように、開口７２ａと開口７２ｂとはメサの延伸方向（図５（ｂ）の左右方向）に沿って延伸する。このため、延伸方向の各部分において応力を低減し、保護膜５６の剥離を効果的に抑制することができる。 As shown in FIG. 5B, the opening 72a and the opening 72b are stretched along the stretching direction of the mesa (the left-right direction of FIG. 5B). Therefore, the stress can be reduced at each portion in the stretching direction, and the peeling of the protective film 56 can be effectively suppressed.

基板１０上に２つのメサ５０が形成され、レジストマスク７２にはメサ５０に対応して２つの開口７２ａが設けられている。図５（ａ）および図５（ｂ）に示したように開口７２ｂは開口７２ａと基板１０の端部との間に位置する。このため、応力に寄与するレジストマスク７２の体積が小さくなり、応力が低減される。また、２つのメサ５０の間のレジストマスク７２の体積が小さいため、応力が低減される。これによりマッハツェンダ変調器２０において保護膜５６の剥離を抑制することができる。 Two mesas 50 are formed on the substrate 10, and the resist mask 72 is provided with two openings 72a corresponding to the mesas 50. As shown in FIGS. 5A and 5B, the opening 72b is located between the opening 72a and the end of the substrate 10. Therefore, the volume of the resist mask 72 that contributes to the stress becomes small, and the stress is reduced. Further, since the volume of the resist mask 72 between the two mesas 50 is small, the stress is reduced. As a result, peeling of the protective film 56 can be suppressed in the Mach Zender modulator 20.

図５（ａ）に示したように、レジストマスク７２を用いたエッチングにより開口７２ａおよび７２ｂそれぞれから露出する保護膜６０を除去する。その後、例えば蒸着によりオーミック層３２ａおよび金属層６２を形成する。エッチングおよび蒸着においてレジストマスク７２が収縮することがある。応力に寄与するレジストマスク７２の体積が小さいため、応力を低減することができる。 As shown in FIG. 5A, the protective film 60 exposed from each of the openings 72a and 72b is removed by etching using the resist mask 72. Then, for example, the ohmic layer 32a and the metal layer 62 are formed by vapor deposition. The resist mask 72 may shrink during etching and vapor deposition. Since the volume of the resist mask 72 that contributes to stress is small, stress can be reduced.

開口７２ａと開口７２ｂとの距離は５０μｍ以下であることが好ましい。これにより応力を効果的に低減することができる。距離は例えば６０μｍ以下、４０μｍ以下などでもよい。 The distance between the opening 72a and the opening 72b is preferably 50 μm or less. As a result, the stress can be effectively reduced. The distance may be, for example, 60 μm or less, 40 μm or less, and the like.

開口７２ｂから第１樹脂層３０ａの上面が露出し、金属層６２は第１樹脂層３０ａに形成され、金属層６２および第１樹脂層３０ａの上に第２樹脂層３０ｂが形成される。樹脂層３０によりアーム導波路２４ａおよび２４ｂは保護され、また金属層６２と変調用電極３２とは絶縁される。 The upper surface of the first resin layer 30a is exposed from the opening 72b, the metal layer 62 is formed on the first resin layer 30a, and the second resin layer 30b is formed on the metal layer 62 and the first resin layer 30a. The arm waveguides 24a and 24b are protected by the resin layer 30, and the metal layer 62 and the modulation electrode 32 are insulated from each other.

メサ５０は、光導波路であるアーム導波路２４ａおよび２４ｂを形成し、オーミック層３２ａは変調用電極３２に含まれる。これにより光導波路のメサ５０において応力を低減し、保護膜５６の剥離を抑制することができる。 The mesa 50 forms arm waveguides 24a and 24b, which are optical waveguides, and the ohmic layer 32a is included in the modulation electrode 32. As a result, stress can be reduced in the mesa 50 of the optical waveguide, and peeling of the protective film 56 can be suppressed.

（半導体素子）
図９は実施例２に係る多値変調器２００を例示する断面図である。実施例１と同じ構成については説明を省略する。図９に示すように、２つのメサ８０（第２メサ）が形成され、金属層６２はメサ８０の上面に形成されている。メサ８０は、メサ５０と同様に下部クラッド層５１、コア層５２、上部クラッド層５４およびコンタクト層５５により形成されている。メサ５０の下部クラッド層５１とメサ８０の下部クラッド層５１とは分離しており、メサ５０とメサ８０とは接続されていない。メサ８０の側面は保護膜６０で覆われている。メサ５０とメサ８０とは平行に延伸する。 (Semiconductor element)
FIG. 9 is a cross-sectional view illustrating the multi-valued modulator 200 according to the second embodiment. The description of the same configuration as that of the first embodiment will be omitted. As shown in FIG. 9, two mesas 80 (second mesas) are formed, and the metal layer 62 is formed on the upper surface of the mesas 80. Like the mesa 50, the mesa 80 is formed by a lower clad layer 51, a core layer 52, an upper clad layer 54, and a contact layer 55. The lower clad layer 51 of the mesa 50 and the lower clad layer 51 of the mesa 80 are separated, and the mesa 50 and the mesa 80 are not connected. The side surface of the mesa 80 is covered with a protective film 60. The mesas 50 and mesas 80 are stretched in parallel.

（半導体素子の製造方法）
図１０（ａ）および図１０（ｂ）は多値変調器２００の製造方法を例示する断面図である。図１０（ｃ）は多値変調器２００の製造方法を例示する平面図であり、図１０（ｂ）と同じ状態を示す。図１０（ａ）に示すように、メサ５０とともにメサ８０を形成する。図１０（ｂ）および図１０（ｃ）に示すようにレジストマスク７２はメサ８０と重なる位置に開口７２ｂを有する。金属層６２はメサ８０の上面に形成される。他の工程は実施例１と同じである。 (Manufacturing method of semiconductor element)
10 (a) and 10 (b) are cross-sectional views illustrating a method for manufacturing the multi-value modulator 200. FIG. 10 (c) is a plan view illustrating a method of manufacturing the multi-value modulator 200, and shows the same state as in FIG. 10 (b). As shown in FIG. 10A, the mesa 80 is formed together with the mesa 50. As shown in FIGS. 10B and 10C, the resist mask 72 has an opening 72b at a position overlapping the mesa 80. The metal layer 62 is formed on the upper surface of the mesa 80. Other steps are the same as in Example 1.

実施例２によれば、保護膜６０のメサ５０および８０からの剥離を抑制することができる。また、金属層６２とメサ８０のコンタクト層５５との密着性は、金属層６２と第１樹脂層３０ａとの密着性より高い。このため金属層６２の剥離が抑制される。 According to Example 2, peeling of the protective film 60 from the mesas 50 and 80 can be suppressed. Further, the adhesion between the metal layer 62 and the contact layer 55 of the mesa 80 is higher than the adhesion between the metal layer 62 and the first resin layer 30a. Therefore, peeling of the metal layer 62 is suppressed.

図１１（ａ）は実施例３に係る多値変調器の製造方法を例示する平面図であり、図５（ｂ）に対応する状態を示す。実施例１と同じ構成については説明を省略する。図１１（ａ）に示すように、レジストマスク７２は、開口７２ａと、複数の開口７２ｂとを有する。複数の開口７２ｂは、開口７２ａと同じ方向に延伸し、かつ開口７２ａと平行である。複数の開口７２ｂは延伸方向において周期的に配置されている。開口７２ｂに金属層６２を設ける。このためオーミック層３２ａと平行な、複数の金属層６２が形成される。 FIG. 11A is a plan view illustrating the method for manufacturing the multi-valued modulator according to the third embodiment, and shows a state corresponding to FIG. 5B. The description of the same configuration as that of the first embodiment will be omitted. As shown in FIG. 11A, the resist mask 72 has an opening 72a and a plurality of openings 72b. The plurality of openings 72b extend in the same direction as the openings 72a and are parallel to the openings 72a. The plurality of openings 72b are periodically arranged in the stretching direction. A metal layer 62 is provided in the opening 72b. Therefore, a plurality of metal layers 62 parallel to the ohmic layer 32a are formed.

実施例３によれば、実施例１と同様に、レジストマスク７２から生じる応力を低減し、保護膜５６の剥離を抑制することができる。応力を均等に低減し、応力の集中を抑制するためには、複数の開口７２ｂが延伸方向において周期的に配置されることが好ましい。 According to the third embodiment, the stress generated from the resist mask 72 can be reduced and the peeling of the protective film 56 can be suppressed as in the first embodiment. In order to evenly reduce the stress and suppress the concentration of the stress, it is preferable that the plurality of openings 72b are periodically arranged in the stretching direction.

（変形例）
図１１（ｂ）は実施例３の変形例に係る多値変調器の製造方法を例示する平面図であり、図５（ｂ）に対応する状態を示す。メサ８０および開口７２ｂが周期的に設けられている。他の構成は実施例３と同じである。 (Modification example)
FIG. 11 (b) is a plan view illustrating a method of manufacturing a multi-valued modulator according to a modified example of the third embodiment, and shows a state corresponding to FIG. 5 (b). The mesa 80 and the opening 72b are periodically provided. Other configurations are the same as in Example 3.

なお、実施例１〜３では、多値変調器の場合を例に示したが、マッハツェンダ変調器の光導波路がＢＣＢ樹脂膜で埋め込まれた構成の光半導体素子であれば、その他の半導体素子の場合でもよい。 In Examples 1 to 3, the case of a multi-valued modulator is shown as an example, but if the optical waveguide of the Machzenda modulator is an optical semiconductor element having a configuration in which a BCB resin film is embedded, other semiconductor elements can be used. It may be the case.

１０基板
１２入力導波路
１４出力導波路
１６ａ、１６ｂ光カプラ
２０マッハツェンダ変調器
２２ａ、２２ｂ光カプラ
２４ａ、２４ｂアーム導波路
３０樹脂層
３０ａ第１樹脂層
３０ｂ第２樹脂層
３０ｃ、６０ａ、６０ｂ、６６ａ、７０ａ、７２ａ、７２ｂ、７４ａ、７４ｂ、７６ａ開口
３２変調用電極
３２ａオーミック層
３２ｂ、３２ｄ、３４ｂ、３８ｂ、３８ｄ下地層
３２ｃ、３２ｅ、３４ｃ、３８ｅＡｕ層
３４グランド電極
３４ａｎ電極層
３６位相調整用電極
３８シグナル電極パッド
４０グランド電極パッド
４２ＤＣ電極パッド
５０、８０メサ
５１下部クラッド層
５２コア層
５４上部クラッド層
５５コンタクト層
５６、６０、６４、６６保護膜
６２金属層
７０、７２、７４、７６レジストマスク
１００、２００多値変調器 10 Substrate 12 Input waveguide 14 Output waveguide 16a, 16b Optical coupler 20 Mach Zender modulator 22a, 22b Optical coupler 24a, 24b Arm waveguide 30 Resin layer 30a First resin layer 30b Second resin layer 30c, 60a, 60b, 66a , 70a, 72a, 72b, 74a, 74b, 76a Opening 32 Modulation electrode 32a Ohmic layer 32b, 32d, 34b, 38b, 38d Underlayer layer 32c, 32e, 34c, 38e Au layer 34 Ground electrode 34an Electrode layer 36 Phase adjustment Electrodes for 38 Signal electrode pads 40 Ground electrode pads 42 DC electrode pads 50, 80 Mesa 51 Lower clad layer 52 Core layer 54 Upper clad layer 55 Contact layer 56, 60, 64, 66 Protective film 62 Metal layer 70, 72, 74, 76 Resist mask 100, 200 Multi-level modulator

Claims

The process of forming the first mesa on the semiconductor substrate and
The step of forming the first insulating film on the side surface of the first mesa and
After the step of forming the first insulating film, a step of forming a first resin layer in which the first mesa is embedded and a step of forming the first resin layer,
A step of forming a resist mask having a first opening on which the upper surface of the first mesa is exposed and a second opening adjacent to the first opening on the upper surface of the semiconductor substrate and the first resin layer.
It has a step of forming a first metal layer in the first opening and a second metal layer in the second opening .
The resist mask is a method for manufacturing a semiconductor element having a plurality of the second openings arranged along the stretching direction of the first mesa .

The method for manufacturing a semiconductor device according to claim 1, wherein the first opening and the second opening are stretched along the stretching direction of the first mesa.

Two of the first mesas are formed on the semiconductor substrate,
The resist mask has two said first openings corresponding to the two first mesas.
The method for manufacturing a semiconductor element according to claim 1 or 2, wherein the second opening is located between the two first openings and an end portion of the semiconductor substrate.

A step of forming a second insulating film on the first mesa and the first resin layer, and
It has a step of removing the second insulating film exposed from each of the first opening and the second opening by etching using the resist mask.
The method for manufacturing a semiconductor device according to any one of claims 1 to 3, wherein the step of forming the second metal layer is performed after the step of removing the second insulating film.

The method for manufacturing a semiconductor device according to any one of claims 1 to 4, wherein the distance between the first opening and the second opening is 50 μm or less.

The upper surface of the first resin layer is exposed from the second opening,
The second metal layer is formed on the first resin layer,
The method for manufacturing a semiconductor device according to any one of claims 1 to 5, further comprising a step of forming a second resin layer on the second metal layer and the first resin layer.

It has a step of forming a second mesa on the semiconductor substrate.
The upper surface of the second mesa is exposed from the second opening,
The method for manufacturing a semiconductor element according to any one of claims 1 to 6, wherein the second metal layer is formed on the upper surface of the second mesa.

The first mesa is an optical waveguide mesa.
The method for manufacturing a semiconductor device according to any one of claims 1 to 7 , wherein the first metal layer is included in a modulation electrode that modulates light propagating through the optical waveguide mesa.