JP6808475B2

JP6808475B2 - 半導体記憶装置

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Publication number: JP6808475B2
Application number: JP2016249499A
Authority: JP
Inventors: 絢也小川
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2016-12-22
Filing date: 2016-12-22
Publication date: 2021-01-06
Anticipated expiration: 2036-12-22
Also published as: CN108231118B; US20180182462A1; CN108231118A; JP2018106771A

Description

本発明は、半導体記憶装置に関する。

半導体記憶装置（半導体メモリ）に高速にアクセスするためのインターフェイスの一つとして、パラレルバスを利用するものが知られている。パラレルバスを利用する場合には、周辺デバイスとの接続には少なくとも十数本の信号線を接続する必要があるため、装置の高集積化及びパッケージの小型化を図ることが困難である。一方、シリアルバスを利用する半導体記憶装置は、パラレルバスを利用するものと比較して通信速度は低下するものの、装置の高集積化及びパッケージの小型化を図ることが可能である。近年、シリアル通信方式による半導体記憶装置において高速アクセスを可能とするための様々な開発が進められている。例えば、メモリセルアレイを複数のメモリバンクに分割し、各メモリバンクに同時にコマンドを送信することで、特定の操作を各メモリバンクで同時に実行し、アクセス時間を短縮することが可能である。

複数のメモリバンクを備えた半導体記憶装置に関する技術として、例えば、特許文献１には、同時にアクセス可能な２つのメモリバンクを含むメモリセルアレイと、メモリセルアレイに対するデータの書き込み及び読み出しを制御するコントローラと、を有する半導体記憶装置が記載されている。上記の半導体記憶装置において、データの読み出し動作は、以下のように行われる。

はじめに、コントローラが、コマンドラッチイネーブル信号に応答して受け取った読出しコマンドを解読し、次に、アドレスラッチイネーブル信号に応答して列アドレスおよび行アドレスをアドレスレジスタにセットする。次に、コントローラは、読み出しの列アドレス情報が、メモリバンクの左側ページの列アドレス範囲に属するか否かを判定する。コントローラは、読み出しの列アドレスが左側ページに属すると判定した場合には、フラグ＝０に設定し、読み出しの列アドレスが右側ページに属すると判定した場合には、フラグ＝１を設定する。次に、コントローラは、読出しモードをプリセットする。

次に、コントローラは、コマンドラッチイネーブル信号に応答して読出し開始コマンドを受け取り、当該コマンドが第１の読み出し命令であるか、第２の読み出し命令であるかを判定する。コントローラは、当該コマンドが、第１の読み出し命令である場合、一方のメモリバンクのｎ番目のワード線を選択し且つ他方のメモリバンクのｎ＋１またはｎ−１番目のワード線を選択する第１の読み出し動作を、ワード線選択回路に実行させる。一方、コントローラは、当該コマンドが第２の読み出し命令である場合、一方のメモリバンクのｎ番目のワード線を選択し且つ他方のメモリバンクのｎ番目のワード線を選択する第２の読み出し動作を、ワード線選択回路に実行させる。ワード線の選択により、左右ページの読出しが行われる。ページバッファに転送されたデータは、ページアドレスをインクリメントすることにより順次シーケンシャルにデータレジスタへ転送される。

特開２０１２−１９０５０１号公報

SPI（Serial Peripheral Interface)等のシリアルインターフェースを利用する半導体記憶装置においては、クロック信号に同期して、メモリ領域の連続するアドレスからデータの読み出しを順次行う。このような、シリアル通信方式の半導体記憶装置においては、連続するアドレスのうちの先行するアドレスに対応するメモリ領域の読み出し開始位置が、次のアドレスに対応するメモリ領域の先頭位置と近接している場合には、当該次のアドレスに対応するメモリ領域の先頭位置の読み出しのタイミングが遅れ、データの読み出しをクロック信号に同期させることができなくなるおそれがある。

この問題を回避するために、シリアル通信方式の半導体記憶装置においては、メモリセルアレイを２つのメモリバンクに分割し、一方のメモリバンクにおいて入力アドレスに対応するメモリ領域からデータを読み出し、他方のメモリバンクにおいて入力アドレスの次のアドレスに対応するメモリ領域からデータを読み出すことが行われている。

図１は、上記のように、入力アドレスに連続する次のアドレスからデータの読み出しを行うための従来のプリデコーダの構成の一例を示すブロック図であり、該プリデコーダは、内部アドレス生成回路５０１、プリデコード回路５０２及びバッファ回路５０３を含んでいる。内部アドレス生成回路５０１は、入力されるアドレス信号ＡＤに基づいて内部アドレス信号ＡＤｘを生成し、これをプリデコード回路５０２に供給する。プリデコード回路５０２は、内部アドレス信号ＡＤｘをプリデコードしたプリデコード信号ＰＤを生成し、これをバッファ回路５０３に供給する。バッファ回路５０３は、プリデコード信号ＰＤをバッファリングして、これを出力信号Ｄとして後段のデコーダ（図示せず）に供給する。

上記した従来のプリデコーダによれば、プリデコード回路５０２は、内部アドレス生成回路５０１において生成される内部アドレス信号ＡＤｘの確定を待ってプリデコード処理を開始する。すなわち、内部アドレス信号ＡＤｘの確定が、プリデコード回路５０２における動作のトリガとなるので、プリデコード回路５０２は、内部アドレス信号ＡＤｘが確定するまでプリデコード処理を開始することができない。従って、従来のプリデコーダによれば、内部アドレス生成回路５０１にアドレス信号ＡＤが入力されてからバッファ回路５０３から出力信号Ｄが出力されるまでの時間（すなわち、プリデコード時間）が長くなり、クロック周波数が高くなるに従って短くなるメモリアクセス時間に対し、これを満足するアクセス時間を実現することが困難であった。

本発明は、上記した点に鑑みてなされたものであり、従来よりもプリデコード時間を短縮することを目的とする。

本発明に係る半導体記憶装置は、入力されるアドレス信号をデコードして前記アドレス信号によって示される第１のアドレスに対応する第１のプリデコード信号を生成するプリデコード回路と、前記アドレス信号に基づいて前記第１のアドレスをアクセス対象とするか前記第１のアドレスに連続する次のアドレスである第２のアドレスをアクセス対象とするかを示す制御信号を生成する制御信号生成回路と、前記制御信号に基づいて、前記第１のプリデコード信号または前記第２のアドレスに対応する第２のプリデコード信号を選択的に出力する選択回路と、を含む。前記アドレス信号は、複数のビットからなり、上位ビットから順に前記プリデコード回路に入力され、前記プリデコード回路は、前記アドレス信号の最下位ビットよりも上位のビットが入力された時点で前記第１のプリデコード信号の生成を開始し、前記制御信号生成回路は、前記アドレス信号の最下位ビットよりも上位のビットが入力された時点で前記制御信号を生成する。

本発明によれば、従来よりもプリデコード時間を短縮することができる。

従来のプリデコーダの構成を示すブロックである。本発明の実施形態に係る半導体記憶装置の構成を示すブロック図である。本発明の実施形態に係るプリデコーダの構成を示すブロック図で本発明の実施形態に係る選択回路の機能を示す図である。本発明の実施形態に係る選択回路の構成の一例を示す等価回路図である。本発明のプリデコーダの動作の一例を示すタイミングチャートである。本発明の実施形態に係るキャリー信号生成回路及びプリデコード回路１２のアドレス入力ラインの構成を示す図である。

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

図２は、本発明の実施形態に係る半導体記憶装置１の構成を示すブロック図である。半導体記憶装置１は、SPI(Serial Peripheral Interface)等のシリアルバスを用いたシリアル通信方式によってメモリセルに対してデータの書き込み及び読み出しを行う半導体メモリである。例えば、半導体記憶装置１においてデータの読み出しを行う場合、クロック信号に同期して、メモリ領域の連続するアドレスからデータが連続的に読み出される。

半導体記憶装置１は、データの書き込み及び読み出しが行われるメモリセルアレイ４０を備える。メモリセルアレイ４０は、２つのメモリバンク４０Ａ、４０Ｂを有している。メモリバンク４０Ａ、４０Ｂにそれぞれ対応して、プリデコーダ１０Ａ、１０Ｂ、デコーダ２０Ａ、２０Ｂ、ワード線選択回路３０Ａ、３０Ｂが設けられている。本実施形態に係る半導体記憶装置１によれば、メモリバンク４０Ａ、４０Ｂに独立にアクセスすることが可能であり、例えば、メモリバンク４０Ａ、４０Ｂに同時にコマンドを送信することで、特定の操作をメモリバンク４０Ａ、４０Ｂで同時に実行し、アクセス時間を短縮することが可能である。

また、メモリセルアレイ４０を２つのメモリバンク４０Ａ、４０Ｂに分割し、メモリバンク４０Ａ、４０Ｂに独立にアクセス可能とすることで、連続するアドレスのうちの先行するアドレスに対応するメモリ領域の読み出し開始位置が、次のアドレスに対応するメモリ領域の先頭位置と近接している場合でも、一方のメモリバンク４０Ｂにおいて入力アドレスに対応するメモリ領域からデータを読み出し、他方のメモリバンク４０Ａにおいて入力アドレスに連続する次のアドレスに対応するメモリ領域からデータを読み出すことが可能であり、これにより、当該次のアドレスによって指定されるメモリ領域の先頭位置の読み出しのタイミングの遅れを回避することが可能である。

本実施形態に係る半導体記憶装置１において、メモリバンク４０Ａ及び４０Ｂのうち、メモリバンク４０Ａは、アドレス信号ＡＤによって示されるアドレス（入力アドレス）の次のアドレスに対応するメモリ領域からのデータの読み出しがなされ得るメモリバンクである。

図３は、入力アドレスの次のアドレスに対応するメモリ領域からのデータの読み出しがなされ得るメモリバンク４０Ａに付随するプリデコーダ１０Ａの構成を示すブロック図である。プリデコーダ１０Ａは、キャリー信号生成回路１１、プリデコード回路１２及び選択回路１３を含んで構成されている。キャリー信号生成回路１１及びプリデコード回路１２には、メモリ領域のアクセス位置を指定するアドレス信号ＡＤが入力される。

キャリー信号生成回路１１は、アドレス信号ＡＤに基づいて、キャリー信号ＣＡの信号レベルをハイレベルまたはローレベルに設定する。キャリー信号生成回路１１は、アドレス信号ＡＤによって示される入力アドレスからデータを読み出す場合には、ローレベルのキャリー信号ＣＡを生成し、入力アドレスに連続する次のアドレスからデータを読み出す場合には、ハイレベルのキャリー信号ＣＡを生成する。すなわち、キャリー信号生成回路１１は、入力アドレスに連続する次のアドレスをアクセス対象とするか否かを示すキャリー信号ＣＡを、選択回路１３における選択動作を制御する制御信号として生成する。

プリデコード回路１２は、アドレス信号ＡＤをプリデコードして第１のプリデコード信号ＰＤ１を生成する。第１のプリデコード信号ＰＤ１は、アドレス信号ＡＤによって示される入力アドレスに対応した信号である。プリデコード回路１２は、生成したプリデコード信号ＰＤを選択回路１３に供給する。

図４は、選択回路１３の機能を示す図である。選択回路１３には、ｎビットのビット列からなる第１のプリデコード信号ＰＤ１及びキャリー信号ＣＡが入力される。ここで、プリデコード回路１２から供給される第１のプリデコード信号ＰＤ１の第１ビットの値をＰＤ（０）、第２ビットの値をＰＤ（１）、最上位ビットの値をＰＤ（ｎ−１）とする。また、選択回路１３から出力される出力信号Ｄの第１のビットの値をＤ（０）、第２ビットの値をＤ（１）、最上位ビットの値をＤ（ｎ−１）とする。

選択回路１３は、キャリー信号ＣＡのレベルがローレベルである場合、プリデコード回路１２から供給される第１のプリデコード信号ＰＤ１の各ビットの値を変化させずに、これを出力信号Ｄとして出力する。すなわち、選択回路１３は、キャリー信号ＣＡのレベルがローレベルである場合、第１のプリデコード信号ＰＤ１を選択し、選択回路１３の出力信号の各ビットの値は、Ｄ（０）＝ＰＤ（０）、Ｄ（１）＝ＰＤ（１）、Ｄ（ｎ−２）＝ＰＤ（ｎ−２）、Ｄ（ｎ−１）＝ＰＤ（ｎ−１）となる。

一方、選択回路１３は、キャリー信号ＣＡのレベルがハイレベルである場合、プリデコード回路１２から供給される第１プリデコード信号ＰＤ１の各ビットの値を他のビットにシフトさせた第２のプリデコード信号ＰＤ２を生成し、これを出力信号Ｄとして出力する。すなわち、選択回路１３は、キャリー信号ＣＡのレベルがハイレベルである場合、第２のプリデコード信号ＰＤ２を生成及び選択し、選択回路１３の出力信号Ｄの各ビットの値は、Ｄ（０）＝ＰＤ（１）、Ｄ（１）＝ＰＤ（２）、Ｄ（ｎ−２）＝ＰＤ（ｎ−１）、Ｄ（ｎ−１）＝ＰＤ（０）となる。このように、第１のプリデコード信号ＰＤ１の各ビットの値を１つシフトさせた第２のプリデコード信号ＰＤ２は、入力アドレスの次のアドレスに対応するものとなる。選択回路１３から出力される出力信号Ｄ（第１のプリデコード信号ＰＤ１または第２のプリデコード信号ＰＤ２）は、後段のデコーダ２０Ａに供給される。

このように選択回路１３は、キャリー信号ＣＡに基づいて、入力アドレスに対応する第１のプリデコード信号ＰＤ１または入力アドレスの次のアドレスに対応する第２のプリデコード信号ＰＤ２を選択的に出力する。

図５は、選択回路１３の構成の一例を示す等価回路図である。なお、図５には、選択回路１３に入力される第１のプリデコード信号ＰＤ１および選択回路１３から出力される出力信号Ｄが４ビットである場合の構成が例示されているが、第１のプリデコード信号ＰＤ１及び出力信号Ｄのビット数は、適宜変更することが可能である。

選択回路１３は、キャリー信号ＣＡが入力される制御端子３００、第１のプリデコード信号ＰＤの第１ビットＰＤ（０）〜第４ビットＰＤ（３）の値がそれぞれ入力される入力端子３１０〜３１３、出力信号Ｄの第１ビットＤ（０）〜第４ビットＤ（３）の値がそれぞれ出力される出力端子３２０〜３２３を有する。出力端子３２０〜３２３には、それぞれ、インバータ３４１及び３４２を直列接続して構成されるバッファ回路３３０〜３３３が接続されている。

選択回路１３は、各々がｎチャネル型トランジスタ（以下ｎＭＯＳと称する）及びｐチャネル型トランジスタ（以下ｐＭＯＳと称する）を組み合わせて構成されるトランスファーゲート３５０〜３５７を有する。

トランスファーゲート３５０は、入力端が入力端子３１０に接続され、出力端がバッファ回路３３０を介して出力端子３２０に接続されている。トランスファーゲート３５０において、ｎＭＯＳ３５０ｎのゲートはインバータ３６０を介して制御端子３００に接続され、ｐＭＯＳ３５０ｐのゲートは制御端子３００に直接接続されている。

トランスファーゲート３５１は、入力端が入力端子３１１に接続され、出力端がバッファ回路３３０を介して出力端子３２０に接続されている。トランスファーゲート３５１において、ｎＭＯＳ３５１ｎのゲートは制御端子３００に直接接続され、ｐＭＯＳ３５１ｐのゲートはインバータ３６０を介して制御端子３００に接続されている。

トランスファーゲート３５２は、入力端が入力端子３１１に接続され、出力端がバッファ回路３３１を介して出力端子３２１に接続されている。トランスファーゲート３５２において、ｎＭＯＳ３５２ｎのゲートはインバータ３６０を介して制御端子３００に接続され、ｐＭＯＳ３５２ｐのゲートは制御端子３００に直接接続されている。

トランスファーゲート３５３は、入力端が入力端子３１２に接続され、出力端がバッファ回路３３１を介して出力端子３２１に接続されている。トランスファーゲート３５３において、ｎＭＯＳ３５３ｎのゲートは制御端子３００に直接接続され、ｐＭＯＳ３５３ｐのゲートはインバータ３６０を介して制御端子３００に接続されている。

トランスファーゲート３５４は、入力端が入力端子３１２に接続され、出力端がバッファ回路３３２を介して出力端子３２２に接続されている。トランスファーゲート３５４において、ｎＭＯＳ３５４ｎのゲートはインバータ３６０を介して制御端子３００に接続され、ｐＭＯＳ３５４ｐのゲートは制御端子３００に直接接続されている。

トランスファーゲート３５５は、入力端が入力端子３１３に接続され、出力端がバッファ回路３３２を介して出力端子３２２に接続されている。トランスファーゲート３５５において、ｎＭＯＳ３５５ｎのゲートは制御端子３００に直接接続され、ｐＭＯＳ３５５ｐのゲートはインバータ３６０を介して制御端子３００に接続されている。

トランスファーゲート３５６は、入力端が入力端子３１３に接続され、出力端がバッファ回路３３３を介して出力端子３２３に接続されている。トランスファーゲート３５６において、ｎＭＯＳ３５６ｎのゲートはインバータ３６０を介して制御端子３００に接続され、ｐＭＯＳ３５６ｐのゲートは制御端子３００に直接接続されている。

トランスファーゲート３５７は、入力端が入力端子３１０に接続され、出力端がバッファ回路３３３を介して出力端子３２３に接続されている。トランスファーゲート３５７において、ｎＭＯＳ３５７ｎのゲートは制御端子３００に直接接続され、ｐＭＯＳ３５７ｐのゲートはインバータ３６０を介して制御端子３００に接続されている。

上記の構成を有する選択回路１３において、制御端子３００に入力されるキャリー信号ＣＡのレベルがローレベルである場合、トランスファーゲート３５０、３５２、３５４及び３５６がオン状態となり、トランスファーゲート３５１、３５３、３５５及び３５７がオフ状態となる。これにより、入力端子３１０に入力されたプリデコード信号ＰＤの第１ビットの値ＰＤ（０）が、バッファ回路３３０においてバッファリングされて出力端子３２０に出力される。また、入力端子３１１に入力されたプリデコード信号ＰＤの第２ビットの値ＰＤ（１）が、バッファ回路３３１においてバッファリングされて出力端子３２１に出力される。また、入力端子３１２に入力されたプリデコード信号ＰＤの第３ビットの値ＰＤ（２）が、バッファ回路３３２においてバッファリングされて出力端子３２２に出力される。また、入力端子３１３に入力されたプリデコード信号ＰＤの第４ビットの値ＰＤ（３）が、バッファ回路３３３においてバッファリングされて出力端子３２３に出力される。

一方、制御端子３００に入力されるキャリー信号ＣＡのレベルがハイレベルである場合、トランスファーゲート３５１、３５３、３５５及び３５７がオン状態となり、トランスファーゲート３５０、３５２、３５４及び３５６がオフ状態となる。これにより、入力端子３１０に入力されたプリデコード信号ＰＤの第１ビットの値ＰＤ（０）が、バッファ回路３３３においてバッファリングされて出力端子３２３に出力される。また、入力端子３１１に入力されたプリデコード信号ＰＤの第２ビットの値ＰＤ（１）が、バッファ回路３３０においてバッファリングされて出力端子３２０に出力される。また、入力端子３１２に入力されたプリデコード信号ＰＤの第３ビットの値ＰＤ（２）が、バッファ回路３３１においてバッファリングされて出力端子３２１に出力される。また、入力端子３１３に入力されたプリデコード信号ＰＤの第４ビットの値ＰＤ（３）が、バッファ回路３３２においてバッファリングされて出力端子３２２に出力される。

なおバッファ回路３３０、３３１、３３２及び３３３におけるバッファリングとは、バッファ回路に入力される信号の振幅や駆動能力を、後段のデコーダ２０Ａに適合するように調整する処理を含む。

図６は、プリデコーダ１０Ａの動作の一例を示すタイミングチャートである。ここでは、複数のビットＡ０〜Ａ１１からなるアドレス信号ＡＤが、クロック信号に同期して上位ビットＡ１１から順にプリデコーダ１０Ａに入力され、アクセス対象となるメモリ領域が指定されるものとする。また、図６において、キャリー信号に関し、ハイレベルはキャリー信号のレベルの確定を意味する。また、プリデコード回路に関し、ハイレベルはプリデコード処理の実行を意味する。また、選択回路に関し、ハイレベルは出力信号の出力を意味する。

アドレス信号ＡＤの上位のビットＡ１１〜Ａ８には入力アドレスを示す情報が含まれている。従って、プリデコード回路１２は、アドレス信号ＡＤの上位ビットＡ１１〜Ａ８が入力された時刻ｔ１において、アドレス信号ＡＤをプリデコードして第１のプリデコード信号ＰＤ１を生成することが可能である。

一方、入力アドレスに連続する次のアドレスからのデータの読み出しを行うか否かを示す情報は、アドレス信号ＡＤのビットＡ７〜Ａ４に含まれている。キャリー信号生成回路１１は、アドレス信号ＡＤのビットＡ４までの値が入力された時刻ｔ２において、キャリー信号ＣＡのレベルを確定させる。選択回路１３は、キャリー信号ＣＡのレベルが確定すると、キャリー信号ＣＡのレベルに応じて、入力アドレスに対応する第１のプリデコード信号ＰＤ１、または入力アドレスの次のアドレスに対応する第２のプリデコード信号ＰＤ２を、出力信号Ｄとして出力し、これを後段のデコーダ２０Ａに供給する。

なお、キャリー信号生成回路１１及びプリデコード回路１２は、図７に示すように、アドレス信号ＡＤの各ビットＡ０〜Ａ１１を個別に入力するアドレス入力ラインを有していてもよい。アドレス入力ラインの本数は適宜変更することが可能であり、例えば１本であってもよい。また、本実施形態において、プリデコード回路１２は、ｎビットからなる第１のプリデコード信号ＰＤ１の各ビットの値を同時に出力するｎ本の出力ラインを有している。

以上のように、本発明の実施形態に係る半導体記憶装置１によれば、選択回路１３は、入力アドレスに対応する第１のプリデコード信号ＰＤ１または入力アドレスの次のアドレスに対応する第２のプリデコード信号ＰＤ２を、キャリー信号ＣＡに基づいて選択して出力するので、プリデコード回路１２は、アドレス信号ＡＤをトリガとして動作することが可能である。従って、内部アドレス信号ＡＤｘの確定が、プリデコード回路５０２における動作のトリガとなる、図１に示す構成と比較してプリデコード時間を短縮することが可能である。

なお、キャリー信号生成回路１１は、本発明における制御信号生成回路の一例でありキャリー信号ＣＡは、本発明における制御信号の一例である。プリデコード回路１２は、本発明におけるプリデコード回路の一例である。選択回路１３は、本発明における選択回路の一例である。トランスファーゲート３５０〜３５７は、スイッチ回路の一例である。

１半導体記憶装置
１０Ａプリデコーダ
１１キャリー信号生成回路
１２プリデコード回路
１３選択回路
４０メモリセルアレイ
４０Ａ、４０Ｂメモリバンク
３５０〜３５７トランスファーゲート

Claims

入力されるアドレス信号をデコードして前記アドレス信号によって示される第１のアドレスに対応する第１のプリデコード信号を生成するプリデコード回路と、
前記アドレス信号に基づいて前記第１のアドレスをアクセス対象とするか前記第１のアドレスに連続する次のアドレスである第２のアドレスをアクセス対象とするかを示す制御信号を生成する制御信号生成回路と、
前記制御信号に基づいて、前記第１のプリデコード信号または前記第２のアドレスに対応する第２のプリデコード信号を選択的に出力する選択回路と、
を含み、
前記アドレス信号は、複数のビットからなり、上位ビットから順に前記プリデコード回路に入力され、
前記プリデコード回路は、前記アドレス信号の最下位ビットよりも上位のビットが入力された時点で前記第１のプリデコード信号の生成を開始し、
前記制御信号生成回路は、前記アドレス信号の最下位ビットよりも上位のビットが入力された時点で前記制御信号を生成する
半導体記憶装置。
前記第１のプリデコード信号は、複数のビットからなり、
前記第２のプリデコード信号は、前記第１のプリデコード信号の各ビットの値を他のビットにシフトさせた信号である
請求項１に記載の半導体記憶装置。
前記選択回路は、
前記第１のプリデコード信号の各ビットの値が入力される複数の入力端子と、
前記第１のプリデコード信号または前記第２のプリデコード信号の各ビットの値が出力される複数の出力端子と、
前記複数の入力端子と前記複数の入力端子との接続を、前記制御信号に基づいて切り替える複数のスイッチ回路と、
を含む請求項２に記載の半導体記憶装置。
前記選択回路は、前記複数の出力端子の各々に接続されたバッファ回路を更に含む
請求項３に記載の半導体記憶装置。
複数のメモリバンクを有するメモリセルアレイを含み、
前記プリデコード回路、前記制御信号生成回路及び前記選択回路が前記複数のメモリバンクのうちの１つに対応して設けられている
請求項１から請求項４のいずれか１項に記載の半導体記憶装置。