JP6867896B2 - Transmission state switching circuit, print head and image forming device - Google Patents
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Description
本発明は伝達状態切替回路、プリントヘッド及び画像形成装置に関し、例えば電子写真式プリンタ（以下、これを単にプリンタとも呼ぶ）に適用して好適なものである。 The present invention relates to a transmission state switching circuit, a print head, and an image forming apparatus, and is suitable for being applied to, for example, an electrophotographic printer (hereinafter, this is also simply referred to as a printer).
従来のプリンタとしては、露光装置において、複数のＬＥＤ（Light Emitting Diode）や発光サイリスタ等の発光素子が整列配置された光プリントヘッドから、光を選択的に照射して感光体ドラムの表面に静電潜像を形成し、この静電潜像にトナーを付着させてトナー像を現像することにより、画像の印刷を行うものが広く普及している。 As a conventional printer, in an exposure apparatus, light is selectively irradiated from an optical print head in which light emitting elements such as a plurality of LEDs (Light Emitting Diodes) and light emitting thyristors are arranged in an aligned manner, and the surface of a photoconductor drum is statically irradiated. A device that prints an image by forming an electro-latent image and adhering toner to the electrostatic latent image to develop the toner image is widely used.
この露光装置では、例えば複数の発光素子（以下これを被駆動素子とも呼ぶ）が、複数の素子駆動部によりそれぞれ駆動されている。各素子駆動部は、それぞれに供給される共通の信号線により相互に接続されると共に、各発光素子を個別に駆動させるための信号が供給されており、この信号に従って点灯又は消灯する。各発光素子は、同一の設計によりそれぞれが製造されるものの、製造誤差や経時劣化等により、互いの特性値等が異なっている。 In this exposure apparatus, for example, a plurality of light emitting elements (hereinafter, these are also referred to as driven elements) are each driven by a plurality of element driving units. The element drive units are connected to each other by a common signal line supplied to each other, and a signal for individually driving each light emitting element is supplied, and the light is turned on or off according to this signal. Although each light emitting element is manufactured by the same design, its characteristic values and the like are different from each other due to manufacturing errors, deterioration over time, and the like.
露光装置では、同時に点灯される複数の発光素子が、点灯時に、共通の信号線により相互に接続された状態となる。そうすると露光装置では、特性値の差異等に応じて、発光素子同士の間で共通の信号線を介して電流が回り込む場合がある。このような場合、露光装置では、例えば互いに同等の光量で発光させるべき複数の発光素子において、それぞれの光量が相違し、その結果として静電潜像の品質が低下してしまうため、印刷される画像の画質が低下する恐れがある。 In the exposure apparatus, a plurality of light emitting elements that are lit at the same time are connected to each other by a common signal line at the time of lighting. Then, in the exposure apparatus, a current may wrap around the light emitting elements via a common signal line depending on the difference in characteristic values and the like. In such a case, in the exposure apparatus, for example, in a plurality of light emitting elements that should emit light with the same amount of light, the amount of light is different from each other, and as a result, the quality of the electrostatic latent image is deteriorated, so that printing is performed. The image quality may deteriorate.
そこで露光装置のなかには、例えば発光素子として発光サイリスタを採用し、各発光サイリスタのゲート端子を相互に接続して共通の信号線により点灯又は非点灯とするよう制御する構成とした上で、この共通の信号線を介した電流の回り込みを防止するための回り込み防止回路を設けたものが提案されている（例えば、特許文献１参照）。 Therefore, in the exposure apparatus, for example, a light emitting thyristor is adopted as a light emitting element, and the gate terminals of the respective light emitting thyristors are connected to each other to control lighting or non-lighting by a common signal line. There has been proposed a circuit provided with a wraparound prevention circuit for preventing the wraparound of the current through the signal line of the above (see, for example, Patent Document 1).
ところで、例えば一般のオフィスや家庭に設置されるプリンタでは、その使い方等により、上位のコンピュータ装置から印刷の指示を待ち受ける待機状態となる期間が十分に長いことがある。プリンタが待機状態である場合、露光装置では、発光サイリスタを駆動する素子駆動部等に通電した上で、該発光サイリスタを非点灯とした状態を維持することになる。 By the way, for example, in a printer installed in a general office or home, depending on how it is used, the period of waiting for a printing instruction from a higher-level computer device may be sufficiently long. When the printer is in the standby state, the exposure apparatus maintains the state in which the light emitting thyristor is turned off after energizing the element driving unit or the like that drives the light emitting thyristor.
しかしながら上述した露光装置では、発光素子の非点灯時に、回り込み防止回路から発光サイリスタのゲート端子に電圧が印加されたままの状態となる。一般に発光サイリスタは、Ｐ型半導体及びＮ型半導体が交互に接合された構成となっているが、その接合部分（いわゆるＰＮ接合の部分）に逆電圧がかかり続けた場合、性能の劣化が生じ、具体的にはリーク電流が増加するといった特性の変化が生じる。 However, in the above-mentioned exposure apparatus, when the light emitting element is not lit, the voltage is still applied to the gate terminal of the light emitting thyristor from the wraparound prevention circuit. Generally, a light emitting thyristor has a configuration in which P-type semiconductors and N-type semiconductors are alternately bonded, but if a reverse voltage is continuously applied to the bonded portion (so-called PN junction portion), performance deterioration occurs. Specifically, changes in characteristics such as an increase in leakage current occur.
このため露光装置では、発光サイリスタに対して一定の光量を得る目的で一定の大きさの電流を供給したとしても、リーク電流が増加すると、発光に用いられる電流が相対的に減少し、得られる発光量が減少してしまう。すなわち露光装置では、発光サイリスタの劣化に伴い、供給する電流の大きさに対して得られる発光量が減少し、その結果として感光体ドラムの表面に形成する静電潜像の画質を低下させ、印刷される画像の画質も低下させてしまう、という問題があった。 Therefore, in the exposure apparatus, even if a current of a certain magnitude is supplied to the light emitting thyristor for the purpose of obtaining a certain amount of light, when the leakage current increases, the current used for light emission is relatively reduced and obtained. The amount of light emitted is reduced. That is, in the exposure apparatus, as the light emitting thyristor deteriorates, the amount of light emitted decreases with respect to the magnitude of the supplied current, and as a result, the image quality of the electrostatic latent image formed on the surface of the photoconductor drum deteriorates. There is a problem that the image quality of the printed image is also deteriorated.
本発明は以上の点を考慮してなされたもので、被駆動素子の品質を良好に維持し得る伝達状態切替回路、プリントヘッド及び画像形成装置を提案しようとするものである。 The present invention has been made in consideration of the above points, and an object of the present invention is to propose a transmission state switching circuit, a print head, and an image forming apparatus capable of maintaining good quality of a driven element.
かかる課題を解決するため本発明の伝達状態切替回路においては、駆動の制御を受け付ける制御端子を有する被駆動素子に対し、該被駆動素子の駆動を制御するための制御信号を、該制御端子を介して供給する制御信号供給部と、制御信号供給部と被駆動素子の制御端子との間に接続され、制御信号を制御端子に伝達する伝達状態と、制御信号を制御端子に伝達しない非伝達状態とを切り替え、且つ非伝達状態において制御端子をハイインピーダンスの状態とする切替部と、制御信号供給部と、複数の切替部とを電気的に接続する共通接続線とを設け、切替部は、伝達状態において、被駆動素子の制御端子から共通接続線を介して他の被駆動素子における制御端子に電流が回り込むことを制限するようにした。 In order to solve such a problem, in the transmission state switching circuit of the present invention, a control signal for controlling the drive of the driven element is transmitted to the driven element having a control terminal that accepts the control of the drive. A transmission state in which the control signal supply unit supplied via the control signal supply unit is connected between the control signal supply unit and the control terminal of the driven element to transmit the control signal to the control terminal, and a non-transmission state in which the control signal is not transmitted to the control terminal. A switching unit that switches between states and sets the control terminal to a high impedance state in a non-transmission state, a control signal supply unit, and a common connection line that electrically connects a plurality of switching units are provided , and the switching unit is provided. In the transmission state, the current from the control terminal of the driven element to the control terminal of the other driven element is restricted via the common connection line .
また本発明のプリントヘッドにおいては、上述した複数の伝達状態切替回路と、複数の伝達状態切替回路とそれぞれ接続された複数の被駆動素子とを設けるようにした。 Further, in the print head of the present invention, the above-mentioned plurality of transmission state switching circuits and a plurality of driven elements connected to each of the plurality of transmission state switching circuits are provided.
さらに本発明の画像形成装置では、上述したプリントヘッドにより感光体を露光して静電潜像を生成し、現像剤により該静電潜像に基づいた画像を形成する画像形成部と、画像を所定の媒体に定着させる定着部とを設けるようにした。 Further, in the image forming apparatus of the present invention, an image forming unit that exposes a photoconductor with the above-mentioned print head to generate an electrostatic latent image and forms an image based on the electrostatic latent image with a developing agent, and an image are formed. A fixing portion for fixing to a predetermined medium is provided.
本発明は、伝達状態において制御信号を被駆動素子の制御端子に伝達できる一方、非伝達状態において制御端子をハイインピーダンスの状態とすることにより、該制御端子に電圧が印加され続けることを回避できる。また本発明は、共通接続線によって複数の切替部を接続することにより統括的な制御を実現すると共に、該共通接続線によって電流が各被駆動素子の制御端子の間で回り込むことを該切替部により制限できる。これにより本発明は、被駆動素子の劣化を未然に防止することができる。 INDUSTRIAL APPLICABILITY The present invention can transmit a control signal to the control terminal of the driven element in the transmission state, while it is possible to avoid continuous application of voltage to the control terminal by setting the control terminal in the high impedance state in the non-transmission state. .. Further, the present invention realizes integrated control by connecting a plurality of switching units by a common connection line, and the switching unit prevents a current from wrapping around between the control terminals of each driven element by the common connection line. Can be limited by. Thereby, the present invention can prevent deterioration of the driven element.
本発明によれば、被駆動素子の品質を良好に維持し得る伝達状態切替回路、プリントヘッド及び画像形成装置を実現できる。 According to the present invention, it is possible to realize a transmission state switching circuit, a print head, and an image forming apparatus capable of maintaining good quality of the driven element.
以下、発明を実施するための形態（以下実施の形態とする）について、図面を用いて説明する。 Hereinafter, embodiments for carrying out the invention (hereinafter referred to as embodiments) will be described with reference to the drawings.
［１．第１の実施の形態］
［１−１．画像形成装置の構成］
図１に示すように、第１の実施の形態による画像形成装置１は、いわゆるＭＦＰ（Multi Function Peripheral）となっており、媒体としての用紙に画像を形成する（すなわち印刷する）プリンタ機能の他、画像を読み取るイメージスキャナとしての機能や通信機能を有している。このため画像形成装置１は、これらの機能を組み合わせることにより、プリンタ、複写機（コピー機）及びファクシミリ装置等として動作することができる。この画像形成装置１は、プリンタとして機能する場合、例えばＡ３サイズやＡ４サイズ等の大きさでなる用紙Ｐに対し、所望のカラー画像を印刷できる。
[1. First Embodiment]
[1-1. Configuration of image forming apparatus]
As shown in FIG. 1, the
画像形成装置１は、略箱型に形成されたプリンタ筐体２の内部に種々の部品が配置されている。因みに以下では、図１における右端部分を画像形成装置１の正面とし、この正面と対峙して見た場合の上下方向、左右方向及び前後方向をそれぞれ定義した上で説明する。
In the
画像形成装置１は、制御部３により全体を統括制御するようになっている。この制御部３は、コンピュータ装置等の上位装置（図示せず）と無線又は有線により接続されている。制御部３は、この上位装置から印刷対象の画像を表す画像データが与えられると共に当該画像データの印刷が指示されると、用紙Ｐの表面に印刷画像を形成する印刷処理を実行する。
The
プリンタ筐体２内の最下部には、用紙Ｐを収容する用紙収容カセット４が設けられている。用紙収容カセット４の前上方には、給紙部５が設けられている。給紙部５は、用紙収容カセット４の前上側に配置されたホッピングローラ６、用紙Ｐを搬送路Ｕに沿って上方へ案内する搬送ガイド７、搬送路Ｕを挟んで互いに対向するレジストローラ８及びピンチローラ９等により構成されている。
A
給紙部５は、制御部３の制御に基づいて各ローラを適宜回転させることにより、用紙収容カセット４に集積された状態で収容されている用紙Ｐを１枚ずつ分離しながらピックアップし、搬送ガイド７により搬送路Ｕに沿って前上方へ進行させ、やがて後上方へ折り返してレジストローラ８及びピンチローラ９に当接させる。レジストローラ８は、回転が適宜抑制されており、ピンチローラ９との間で用紙Ｐに摩擦力を作用させることにより、進行方向に対して該用紙Ｐの側辺が傾斜する、いわゆる斜行を修正し、先頭及び末尾の端辺を左右に沿わせた状態としてから、後方へ送り出す。
The
レジストローラ８及びピンチローラ９の後側には、搬送路Ｕがほぼ前後方向に沿って形成されており、その下側に中搬送部１０が配置されている。中搬送部１０は、前側に配置された前ローラ１１と、後側に配置された後ローラ１２と、下側に配置された下ローラ１３との周囲に無端ベルトでなる搬送ベルト１４が張架された構成となっている。また前ローラ１１の上側には、搬送ベルト１４を挟んで対向する位置に吸着ローラ１５が設けられている。
A transport path U is formed on the rear side of the resist
この中搬送部１０は、所定のベルト駆動モータ（図示せず）から後ローラ１２に対し駆動力が伝達されると、この後ローラ１２を矢印Ｒ２方向へ回転させることにより、搬送ベルト１４を走行させる。これにより搬送ベルト１４は、搬送路Ｕに沿った上側部分、すなわち前ローラ１１及び後ローラ１２の間に張架された部分を、後方向へ走行させる。このとき中搬送部１０は、給紙部５から用紙Ｐが引き渡されると、これを吸着ローラ１５及び前ローラ１１の間に搬送ベルト１４と共に挟持し、該搬送ベルト１４上側に用紙Ｐを載置した状態で、該搬送ベルト１４の走行に伴って該用紙Ｐを後方へ進行させる。
When the driving force is transmitted from a predetermined belt drive motor (not shown) to the
中搬送部１０の上側であり、搬送路Ｕを挟んで該中搬送部１０の反対側には、４個の画像形成ユニット１６Ｃ、１６Ｍ、１６Ｙ及び１６Ｋが後側から前側へ向かって順に配置されている。画像形成ユニット１６Ｃ、１６Ｍ、１６Ｙ及び１６Ｋ（以下これらをまとめて画像形成ユニット１６とも呼ぶ）は、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）及びブラック（Ｋ）の各色にそれぞれ対応しているものの、色のみが相違しており、何れも同様に構成されている。
Four
画像形成ユニット１６は、図２に模式的な側面図を示すように、画像形成部３１、トナーカートリッジ３２、プリントヘッド３３により構成されており、その下側に配置された転写ローラ１７との間に搬送ベルト１４を挟んでいる。因みに画像形成ユニット１６及びこれを構成する各部品は、用紙Ｐにおける左右方向の長さに応じて、左右方向に十分な長さを有している。このため多くの部品は、前後方向や上下方向の長さに対して左右方向の長さが比較的長くなっており、左右方向に沿って細長い形状に形成されている。
As shown in a schematic side view in FIG. 2, the
トナーカートリッジ３２は、現像剤としてのトナーを収容しており、画像形成部３１の上側に配置され、当該画像形成部３１の上方に取り付けられている。このトナーカートリッジ３２は、収容しているトナーを画像形成部３１のトナー収容部３４へ供給する。画像形成部３１には、トナー収容部３４の他、供給ローラ３５、現像ローラ３６、規制ブレード３７、感光体ドラム３８及び帯電ローラ３９が組み込まれている。
The
供給ローラ３５は、中心軸を左右方向に沿わせた円柱状に形成されており、その周側面に導電性ウレタンゴム発泡体等でなる弾性層が形成されている。現像ローラ３６は、中心軸を左右方向に沿わせた円柱状に形成されており、その周側面に弾性を有する弾性層や導電性を有する表面層等が形成されている。規制ブレード３７は、例えば所定厚さのステンレス鋼板でなり、僅かに弾性変形させた状態で、その一部を現像ローラ３６の周側面に当接させている。感光体ドラム３８は、中心軸を左右方向に沿わせた円柱状に形成されており、その周側面に薄膜状の電荷発生層及び電荷輸送層が順次形成され、帯電し得るようになっている。帯電ローラ３９は、中心軸を左右方向に沿わせた円柱状に形成され、その周側面に導電性の弾性体が被覆されており、この周側面を感光体ドラム３８の周側面に当接させている。
The
また画像形成部３１の前下側であって、感光体ドラム３８及び搬送ベルト１４の当接箇所よりも上流側となる位置には、除電光源２０が設けられている。この除電光源２０は、感光体ドラム３８に所定の光を照射することにより、帯電している静電気を除去するようになっている。
A static elimination
この画像形成部３１は、図示しないモータから駆動力が供給されることにより、供給ローラ３５、現像ローラ３６及び帯電ローラ３９を矢印Ｒ２方向（図中の反時計回り）へ回転させると共に、感光体ドラム３８を矢印Ｒ１方向（図中の時計回り）へ回転させる。さらに画像形成部３１は、供給ローラ３５、現像ローラ３６、規制ブレード３７及び帯電ローラ３９にそれぞれ所定のバイアス電圧を印加することにより、それぞれ帯電させる。
The
供給ローラ３５は、帯電によりトナー収容部３４内のトナーを周側面に付着させ、回転によりこのトナーを現像ローラ３６の周側面に付着させる。現像ローラ３６は、規制ブレード３７によって周側面から余分なトナーが除去された後、この周側面を感光体ドラム３８の周側面に当接させる。このとき現像ローラ３６の周側面に付着しているトナーは、マイナス電位に帯電している。
The
一方、帯電ローラ３９は、帯電した状態で感光体ドラム３８と当接することにより、当該感光体ドラム３８の周側面を一様にマイナスに帯電させる。プリントヘッド３３には、多数のＬＥＤ（Light Emitting Diode）でなる発光素子が、主走査方向である左右方向に沿って直線状に配置されている。このプリントヘッド３３は、制御部３（図１）から供給される画像データ信号に基づいた発光パターンで発光することにより（詳しくは後述する）、感光体ドラム３８を露光し、光を照射した箇所のみ電位を上昇させる。これにより感光体ドラム３８は、その上端近傍において周側面に静電潜像が形成される。
On the other hand, the charging
続いて感光体ドラム３８は、矢印Ｒ１方向へ回転することにより、この静電潜像を形成した箇所を現像ローラ３６と当接させる。これにより感光体ドラム３８の周側面には、静電潜像に基づいてトナーが付着し、画像データに基づいたトナー画像が現像される。
Subsequently, the
転写ローラ１７は、感光体ドラム３８の真下に位置しており、その周側面における上端近傍と該感光体ドラム３８の下端近傍との間に、搬送ベルト１４の上側部分を挟んでいる。この転写ローラ１７は、所定のバイアス電圧が印加されると共に、図示しないモータから駆動力が供給されて矢印Ｒ２方向へ回転する。これにより画像形成ユニット１６は、搬送路Ｕに沿って用紙Ｐが搬送されていた場合、感光体ドラム３８の周側面に現像されたトナー画像をこの用紙Ｐに転写することができる。
The transfer roller 17 is located directly below the
このようにして各画像形成ユニット１６は、搬送路Ｕに沿って前方から搬送されて来る用紙Ｐに対し、それぞれの色によるトナー画像を順次転写して重ねながら、後方へ進行させていく。
In this way, each
中搬送部１０の後端近傍には、定着部２１が設けられている。定着部２１は、搬送路Ｕを挟んで対向するように配置された加熱ローラ２１Ａ及び加圧ローラ２１Ｂにより構成されている。加熱ローラ２１Ａは、中心軸を左右方向に向けた円筒状に形成されており、内部にヒータが設けられている。加圧ローラ２１Ｂは、加熱ローラ２１Ａと同様の円筒状に形成されており、上側の表面を加熱ローラ２１Ａにおける下側の表面に所定の押圧力で押し付けている。
A fixing
この定着部２１は、制御部３の制御に基づき、加熱ローラ２１Ａを加熱すると共に当該加熱ローラ２１Ａ及び加圧ローラ２１Ｂをそれぞれ所定方向へ回転させる。これにより定着部２１は、中搬送部１０から受け取った用紙Ｐ、すなわち４色のトナー画像が重ねて転写された用紙Ｐに対して熱及び圧力を加えてトナーを定着させ、さらに後方へ引き渡す。
Based on the control of the
定着部２１の後方には、排紙部２２が配置されている。排紙部２２は、給紙部５と同様、用紙Ｐを案内するガイドや複数の搬送ローラ等の組み合わせにより構成されている。この排紙部２２は、制御部３の制御に従って各搬送ローラを適宜回転させることにより、定着部２１から引き渡される用紙Ｐを後上方へ搬送してから前方へ向けて折り返し、プリンタ筐体２の上面に形成された排出トレイ２Ｔへ排出する。
A
さらにプリンタ筐体２内における搬送路Ｕに沿った複数の箇所には、用紙Ｐを検出するための用紙センサ２５、２６、２７及び２８が適宜設けられている。この用紙センサ２５等は、搬送路Ｕ内における用紙Ｐの有無をそれぞれ検出し、得られた検出結果を制御部３へ通知する。これに応じて制御部３は、各搬送ローラの回転や中搬送部１０における搬送ベルト１４の走行等を適宜制御する。
Further,
次に、画像形成装置１のブロック構成について、図３を参照しながら説明する。制御部３は、コンピュータ装置等の上位装置（図示せず）から制御信号Ｓ１を受信し、この制御信号Ｓ１に含まれる印刷指示に基づいて印刷動作を開始する。
Next, the block configuration of the
具体的に制御部３は、まず定着部２１（図１）の内部に設けられている定着器温度センサ２１Ｃ（図３）により、定着部２１が所定の温度範囲内であるか否かを判定する。このとき制御部３は、定着部２１の温度がこの温度範囲未満であれば、加熱ローラ２１Ａ（図１）に通電して加熱させ、該定着部２１の温度をこの温度範囲に合わせる。
Specifically, the
また制御部３は、ドライバ４３を介して現像・転写プロセス用モータ４４を回転させると共に帯電用高圧電源４１を動作させ、これにより画像形成ユニット１６（図２）における帯電ローラ３９等の各ローラを回転させると共に帯電させる。
Further, the
さらに制御部３は、ドライバ４５を介して用紙送りモータ４６を回転させることにより、給紙部５（図１）のホッピングローラ６等を回転させ、これにより用紙収容カセット４内から用紙Ｐを１枚ずつに分離しながら送り出し、搬送路Ｕに沿って搬送させる。また制御部３は、用紙センサ２５〜２８等から得られる検出結果を基に、用紙Ｐの位置や搬送の状態等を認識し、搬送速度の調整等を行う。
Further, the
一方、画像処理部４８は、上位装置から供給される画像データに対して所定の画像処理を施すことにより、１ページ毎の画像形成用データを生成する。制御部３は、用紙センサ２６による検出結果等を基に、用紙Ｐが印刷可能な位置、例えば画像形成装置１６Ｋ（図１）の直前に到達した時点において、画像処理部４８に対しタイミング信号Ｓ３を送信する。このタイミング信号Ｓ３には、主走査同期信号及び副走査同期信号等が含まれている。
On the other hand, the
これに応じて画像処理部４８は、生成した画像形成用データを１ライン分ずつに分離したビデオ信号Ｓ２を生成して制御部３へ送信する。制御部３は、このビデオ信号Ｓ２を基に印刷データ信号ＨＤ−ＤＡＴＡ３、ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１及びＨＤ−ＤＡＴＡ０（以下まとめてＨＤ−ＤＡＴＡとも呼ぶ）を生成し、これらをクロック信号ＨＤ−ＣＬＫと共に画像形成ユニット１６（図２）のプリントヘッド３３へ送信する。すなわち制御部３は、４種類の印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０により、クロック信号ＨＤ−ＣＬＫに基づいた時間間隔ごとに、４画素分の印刷データを並列してプリントヘッド３３へ送信する。
In response to this, the
また制御部３は、プリントヘッド３３へ印刷データ信号ＨＤ−ＤＡＴＡを送信した後、ラッチ信号ＨＤ−ＬＯＡＤを送信することにより、該印刷データ信号ＨＤ−ＤＡＴＡをプリントヘッド３３内に保持させる。さらに制御部３は、発光素子を実際に発光させるべきタイミングを表すストローブ信号ＨＤ−ＳＴＢ−Ｎをプリントヘッド３３へ供給する。
Further, the
因みにストローブ信号ＨＤ−ＳＴＢ−Ｎは、負論理となっており、ローレベルとなっている期間にプリントヘッド３３の発光素子を発光させることになる。また本実施の形態では、各信号を表す符号の末尾が「−Ｎ」である場合、当該信号が負論理であることを意味し、各信号を表す符号の末尾が「−Ｐ」である場合、当該信号が正論理であることを意味する。
Incidentally, the strobe signal HD-STB-N has a negative logic, and the light emitting element of the
かくしてプリントヘッド３３は、画像データに基づいた発光パターンで各発光素子を発光させることにより、感光体ドラム３８の周側面に静電潜像を１ラインずつ形成していくことができる。
Thus, the
［１−２．プリントヘッドの構成］
次に、プリントヘッド３３の構成について、図４を参照しながら説明する。図４は、プリントヘッド３３の模式的な断面図を表している。また図４は、説明の都合上、図２におけるプリントヘッド３３を紙面上で半回転させた状態、すなわち上下方向及び前後方向を何れも反対に向けた状態で表している。以下では、図４における上方向を照射方向とも呼び、下方向を反照射方向とも呼ぶ。
[1-2. Printhead configuration]
Next, the configuration of the
光プリントヘッドとしてのプリントヘッド３３は、ベース部材５１を中心に構成されている。ベース部材５１は、左右方向の長さに対して前後方向の長さが短く、上下方向の長さがさらに短い、全体として扁平な直方体状ないし板状に形成されており、十分な強度を有している。ベース部材５１の照射方向側（すなわち下側）には、プリント配線板５２が設けられている。プリント配線板５２は、ベース部材５１と比較して、左右方向及び前後方向の長さが概ね同等であり、上下方向の長さがやや短く、すなわち薄くなっている。このプリント配線板５２は、例えばガラスエポキシ樹脂でなり、上下それぞれの表面に所定の回路パターンが形成されている。
The
プリント配線板５２の照射方向側には、図５に斜視図を示すように、例えば２６個のように多数の発光素子チップ５３が、左右方向（以下これを主走査方向とも呼ぶ）に沿って１列に整列された状態で、いわゆるダイボンディング技術により取り付けられている。各発光素子チップ５３には、例えば１９２個のように多数の発光素子（例えばＬＥＤ）が左右方向に沿って整列した状態で形成されている。
On the irradiation direction side of the printed wiring board 52, as shown in the perspective view in FIG. 5, a large number of light emitting element chips 53, for example, 26 pieces, are arranged along the left-right direction (hereinafter, this is also referred to as the main scanning direction). They are attached in a row by so-called die bonding technology. Each light emitting
またプリント配線板５２の照射方向側には、各発光素子チップ５３の後側に、例えば２６個のように多数のドライバＩＣ（Integrated Circuit）５４が、やはり左右方向に沿って１列に整列された状態で取り付けられている。駆動回路としての各ドライバＩＣ５４には、発光素子チップ５３に設けられた１９２個の発光素子をそれぞれ駆動する１９２個の素子駆動部等が設けられている。説明の都合上、以下では２６個のドライバＩＣ５４（すなわち駆動回路）をまとめて駆動回路群とも呼び、また発光素子を被駆動素子とも呼ぶ。
Further, on the irradiation direction side of the printed wiring board 52, a large number of driver ICs (Integrated Circuits) 54, such as 26, are arranged in a row along the left-right direction on the rear side of each light emitting
このようにプリント配線板５２には、２６個の発光素子チップ５３が設けられ、各発光素子チップ５３に１９２個の発光素子が設けられているため、合計４９９２個の発光素子が設けられていることになる。またプリントヘッド３３（図２及び図４）は、例えば左右方向の長さがＡ４サイズにおける短辺の長さ（２１０［ｍｍ］）とほぼ同等となっており、この長さの範囲に４９９２個の発光素子が等間隔に配置されている。これによりプリントヘッド３３は、感光体ドラム３８（図２）の周側面上に６００［ｄｐｉ］の解像度でなる静電潜像を生成することができる。
As described above, the printed wiring board 52 is provided with 26 light emitting element chips 53, and each light emitting
因みに各発光素子チップ５３及び各ドライバＩＣ５４は、それぞれプリント配線板５２上に形成された回路パターンとの間で、複数本のボンディングワイヤ（図示せず）により電気的に接続されている。
Incidentally, each light emitting
またプリントヘッド３３（図４）は、上述したベース部材５１及びプリント配線板５２が、ホルダ５６に取り付けられている。ホルダ５６は、全体として、左右方向に沿って形成された中空の四角柱から反照射方向側の側面を取り除いたような形状となっており、その断面が英大文字の「Ｕ」を上下に反転させて反照射方向側を開放させたような形状となっている。
Further, in the print head 33 (FIG. 4), the
ホルダ５６における照射方向側の内側面には、プリント配線板５２を支持する支持部５６Ａが形成されている。プリントヘッド３３は、その製造時に、ホルダ５６内にプリント配線板５２及びベース部材５１が重ねられた状態で挿入され、さらにクランプ部材５７及び５８が取り付けられる。クランプ部材５７及び５８は、何れも金属製でなり、弾性力の作用により、ベース部材５１を介してプリント配線板５２の照射方向面をホルダ５６の支持部５６Ａに当接させた状態で固定する。この結果、プリント配線板５２に取り付けられた発光素子チップ５３の発光素子と、ホルダ５６との位置関係が定められる。
A
またホルダ５６における照射方向側部分の中央付近には、左右方向に沿った細長い長孔でなり上下方向に貫通する取付孔５６Ｈが形成され、この取付孔５６Ｈにロッドレンズアレイ５９が取り付けられる。ロッドレンズアレイ５９は、光軸を上下方向に沿わせた微小なレンズが左右方向に沿って複数並べられた構成となっており、各レンズの焦点を発光素子チップ５３の各発光素子に合わせるよう、その取付位置が調整された状態で固定されている。
Further, in the vicinity of the center of the portion on the irradiation direction side of the
次に、プリントヘッド３３の回路構成について、図６を参照しながら説明する。プリントヘッド３３では、複数のドライバＩＣ５４が、互いにカスケード接続されている。すなわちプリントヘッド３３では、最上段のドライバＩＣ５４から最下段のドライバＩＣ５４まで、直列に接続されている。またプリントヘッド３３では、１個のドライバＩＣ５４に対して１個の発光素子チップ５３が接続されている。
Next, the circuit configuration of the
因みに図６では、プリントヘッド３３の一部として、最上段側から２個のドライバＩＣ５４と、それぞれに対応する２個の発光素子チップ５３のみを表しており、他のドライバＩＣ５４及び発光素子チップ５３を省略している。
Incidentally, in FIG. 6, only the two
各ドライバＩＣ５４は、制御部３（図１及び図３）からラッチ信号ＨＤ−ＬＯＡＤ、クロック信号ＨＤ−ＣＬＫ、ストローブ信号ＨＤ−ＳＴＢ−Ｎ及び主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎがそれぞれ供給され、ラッチ端子ＬＯＡＤ、クロック端子ＣＬＫ、ストローブ端子ＳＴＢ及び主走査同期端子ＨＳＹＮＣにそれぞれ入力される。また各ドライバＩＣ５４は、電源電圧（ＶＤＤ）及び所定の基準電圧（ＶＲＥＦ）がそれぞれ供給されると共に、グランド端子ＧＮＤがそれぞれグランド（ＧＮＤ）に接続されている。
Each
さらに各ドライバＩＣ５４は、印刷データ信号が入力される４個のデータ入力端子ＤＡＴＡＩ（ＤＡＴＡＩ３、ＤＡＴＡＩ２、ＤＡＴＡＩ１及びＤＡＴＡＩ０）と、印刷データ信号を出力する４個のデータ出力端子ＤＡＴＡＯ（ＤＡＴＡＯ３、ＤＡＴＡＯ２、ＤＡＴＡＯ１及びＤＡＴＡＯ０）とを有している。またカスケード接続された２個のドライバＩＣ５４の間では、上段側のドライバＩＣ５４における４個のデータ出力端子ＤＡＴＡＯが、下段側のドライバＩＣ５４における４個のデータ入力端子ＤＡＴＡＩとそれぞれ接続されている。
Further, each
最上段のドライバＩＣ５４は、制御部３（図１及び図３）から４種類の印刷データ信号ＨＤ−ＤＡＴＡ（ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０）が４個のデータ入力端子ＤＡＴＡＩ（ＤＡＴＡＩ３〜ＤＡＴＡＩ０）にそれぞれ入力される。また最上段のドライバＩＣ５４は、４個のデータ出力端子ＤＡＴＡＯ（ＤＡＴＡＯ３〜ＤＡＴＡＯ０）から４種類のデータ信号をそれぞれ出力し、次段のドライバＩＣ５４へ供給する。すなわち２段目以降のドライバＩＣ５４は、上段側のドライバＩＣ５４から各印刷データ信号を取得すると共に、下段側のドライバＩＣ５４へ各印刷データ信号を供給するようになっている。
In the
また各ドライバＩＣ５４は、９６個の出力端子ＤＯ（ＤＯ１〜ＤＯ９６）が設けられており、発光素子チップ５３に設けられた各発光サイリスタＬＨとそれぞれ接続されている。これに加えて各ドライバＩＣ５４は、各出力端子ＤＯと対応する２個１組のゲート駆動端子Ｇ１及びＧ２が９６組設けられている。
Further, each
発光素子チップ５３には、１９２個の発光サイリスタＬＨ１、ＬＨ２、…、ＬＨ１９２（以下これらをまとめて発光サイリスタＬＨと呼ぶ）が主走査方向に沿って配置されている。この発光サイリスタＬＨは、例えば発光サイリスタＬＨ１及びＬＨ２のように、互いに隣接する奇数番目（Ｏｄｄ）及び偶数番目（Ｅｖｅｎ）の２個を１組として構成されている。
On the light emitting
この２個１組を構成する発光サイリスタＬＨは、両者のカソード端子がグランドに接続される一方、両者のアノード端子が何れもドライバＩＣ５４の出力端子ＤＯに接続されている。また奇数番目の各発光サイリスタＬＨにおけるゲート端子は、上述したゲート駆動端子Ｇ１に接続され、偶数番目の各発光サイリスタＬＨにおけるゲート端子は、上述したゲート駆動端子Ｇ２に接続される。
In the light emitting thyristor LH forming a set of two, both cathode terminals are connected to the ground, while both anode terminals are connected to the output terminal DO of the
このようにプリントヘッド３３は、互いにカスケード接続された各ドライバＩＣ５４の間で印刷データ信号を上段側から下段側へ順次受け渡すことにより、この印刷データ信号を全てのドライバＩＣ５４に順次供給した上で、各発光素子チップ５３の各発光サイリスタＬＨをそれぞれ駆動する（すなわち光を発射させる）ようになっている。
In this way, the
例えばプリントヘッド３３では、ゲート駆動端子Ｇ１により奇数番目の発光サイリスタＬＨを動作させる「オン状態」とし、且つゲート駆動端子Ｇ２により偶数番目の発光サイリスタＬＨを動作させない「オフ状態」とすることにより、出力端子ＤＯに基づき奇数番目の発光サイリスタＬＨのみを発光させることができる。
For example, in the
またプリントヘッド３３では、ゲート駆動端子Ｇ１により奇数番目の発光サイリスタＬＨを「オフ状態」とし、且つゲート駆動端子Ｇ２により偶数番目の発光サイリスタＬＨを「オン状態」とすることにより、出力端子ＤＯに基づき偶数番目の発光サイリスタＬＨのみを発光させることができる。
Further, in the
このようにプリントヘッド３３では、ゲート駆動端子Ｇ１及びＧ２により、奇数番目の発光サイリスタＬＨ及び偶数番目の発光サイリスタＬＨを交互に切り替えながら、それぞれを発光させるようになっている。
In this way, in the
［１−３．ドライバＩＣの回路構成］
次に、ドライバＩＣ５４の回路構成について、図７及び図８を参照しながら説明する。ストローブ端子ＳＴＢは、図示しない電源電圧ＶＤＤとの間にプルアップ抵抗６１が接続されると共に、インバータ回路６２の入力端子に接続されている。
[1-3. Driver IC circuit configuration]
Next, the circuit configuration of the
インバータ回路６２は、ストローブ信号ＨＤ−ＳＴＢ−Ｎがストローブ端子ＳＴＢに供給されると、これを論理反転してＳＴＢ−Ｐ信号とし、ＮＡＮＤ回路６４の入力端子、第１制御回路６５（図中に「ＣＴＲＬ１」と表記）及び第２制御回路６６（図中に「ＣＴＲＬ２」と表記）にそれぞれ供給する。
When the strobe signal HD-STB-N is supplied to the strobe terminal STB, the
ラッチ端子ＬＯＡＤは、ラッチ信号ＨＤ−ＬＯＡＤ（以下これをＬＯＡＤ−Ｐ信号とも呼ぶ）が供給されると、これを９６個のラッチ回路ＬＴ（ＬＴＤ１〜ＬＴＤ２４、ＬＴＣ１〜ＬＴＣ２４、ＬＴＢ１〜ＬＴＢ２４及びＬＴＡ１〜ＬＴＡ２４）、インバータ回路６３の入力端子、第１制御回路６５及び第２制御回路６６にそれぞれ供給する。インバータ回路６３は、ＬＯＡＤ−Ｐ信号を論理反転してＮＡＮＤ回路６４の入力端子に供給する。ＮＡＮＤ回路６４は、ＳＴＢ−Ｐ信号と、ＬＯＡＤ−Ｐ信号を論理反転したものとの否定論理積（ＮＡＮＤ）を演算することにより、素子駆動制御信号ＤＲＶＯＮ−Ｎを生成する。この素子駆動制御信号ＤＲＶＯＮ−Ｎは、主に素子駆動回路７０に対して各発光サイリスタＬＨの駆動を許容するか否かを表す信号となっている。
When the latch signal HD-LOAD (hereinafter, this is also referred to as a LOAD-P signal) is supplied to the latch terminal LOAD, 96 latch circuits LT (LTD1 to LTD24, LTC1 to LTC24, LTD1 to LTD24 and LTA1 to 1) are used. LTA24), the input terminal of the
一方、ドライバＩＣ５４は、クロック端子ＣＬＫから供給されるクロック信号ＨＤ−ＣＬＫ（図６）を適宜整形及び増幅させた上で、合計１００個のフリップフロップ回路ＦＦ（ＦＦＡ１〜ＦＦＤ２５）におけるクロック端子へそれぞれ供給する。
On the other hand, the
フリップフロップ回路ＦＦＤ１には、データ入力端子ＤＡＴＡＩ３から印刷データ信号ＨＤ−ＤＡＴＡ３が入力端子（図中に英文字「Ｄ」として表示）に供給される。フリップフロップ回路ＦＦＤ１は、クロック信号ＨＤ−ＣＬＫに合わせたタイミングで、出力端子（図中に英文字「Ｑ」として表示）から印刷データ信号ＨＤ−ＤＡＴＡ３をラッチ回路ＬＴＤ１及び第２記憶回路６７（図中に「ＭＥＭ２」と表記）へ供給すると共に、後段のフリップフロップ回路ＦＦＤ２（図示せず）へ供給する。 In the flip-flop circuit FFD1, the print data signal HD-DATA3 is supplied from the data input terminal DATAI3 to the input terminal (indicated as the letter "D" in the figure). The flip-flop circuit FFD1 shifts the print data signal HD-DATA3 from the output terminal (indicated as the letter "Q" in the figure) to the latch circuit LTD1 and the second storage circuit 67 (FIG. 6) at the timing according to the clock signal HD-CLK. It is supplied to the flip-flop circuit FFD2 (not shown) in the subsequent stage while being supplied to the inside (denoted as "MEM2").
ドライバＩＣ５４では、２５個のフリップフロップ回路ＦＦＤ１〜ＦＦＤ２５がカスケード接続されており、このうち２４段目までのフリップフロップ回路ＦＦＤ１〜ＦＦＤ２４には、ラッチ回路ＬＴＤ１〜ＬＴＤ２４及び第２記憶回路６７がそれぞれ接続されている。
In the
各フリップフロップ回路ＦＦは、クロック信号ＨＤ−ＣＬＫに合わせた周期で、印刷データ信号ＨＤ−ＤＡＴＡ３を次段のフリップフロップ回路ＦＦへ順次供給する。これを換言すれば、各フリップフロップ回路ＦＦは、クロック信号ＨＤ−ＣＬＫと同期して、印刷データ信号ＨＤ−ＤＡＴＡ３を次段のフリップフロップ回路ＦＦへ順次シフトさせる、２５段のシフトレジスタを形成している。説明の都合上、以下ではこれをシフトレジスタＳＲとも呼ぶ。 Each flip-flop circuit FF sequentially supplies the print data signal HD-DATA3 to the next-stage flip-flop circuit FF at a cycle matched to the clock signal HD-CLK. In other words, each flip-flop circuit FF forms a 25-stage shift register that sequentially shifts the print data signal HD-DATA3 to the next-stage flip-flop circuit FF in synchronization with the clock signal HD-CLK. ing. For convenience of explanation, this is also referred to as a shift register SR below.
最下段（すなわち２５段目）のフリップフロップ回路ＦＦＤ２５は、印刷データ信号ＨＤ−ＤＡＴＡ３を第１記憶回路７３（図中に「ＭＥＭ」と表記）及びセレクタ回路７５（図中に「ＳＥＬ」と表記）の入力端子Ｂ３へ供給する。またその上段（すなわち２４段目）のフリップフロップ回路ＦＦＤ２４は、印刷データ信号ＨＤ−ＤＡＴＡ３をセレクタ回路７５の入力端子Ａ３へ供給する。
The flip-flop circuit FFD25 at the bottom (that is, the 25th stage) describes the print data signal HD-DATA3 as the first storage circuit 73 (denoted as “MEM” in the figure) and the selector circuit 75 (denoted as “SEL” in the figure). ) Is supplied to the input terminal B3. Further, the flip-flop circuit FFD24 in the upper stage (that is, the 24th stage) supplies the print data signal HD-DATA3 to the input terminal A3 of the
セレクタ回路７５は、後述する信号Ｅ２に従い、入力端子Ａ３又は入力端子Ｂ３の何れかを出力端子Ｙ３に、すなわちデータ出力端子ＤＡＴＡＯ３に接続するよう切り替える。これによりセレクタ回路７５は、フリップフロップ回路ＦＦＤ２４の印刷データ信号ＨＤ−ＤＡＴＡ３又はフリップフロップ回路ＦＦＤ２５の印刷データ信号ＨＤ−ＤＡＴＡ３の何れかをデータ出力端子ＤＡＴＡＯ３に供給することができる。すなわちドライバＩＣ５４は、セレクタ回路７５によりシフト段数を２４段又は２５段に切り替えることができる。
The
またドライバＩＣ５４には、フリップフロップ回路ＦＦＤ１〜ＦＦＤ２５と同様に構成されたフリップフロップ回路ＦＦＣ１〜ＦＦＣ２５、ＦＦＢ１〜ＦＦＢ２５及びＦＦＡ１〜ＦＦＡ２５とが設けられている。さらに２４段目までのフリップフロップ回路ＦＦＣ１〜ＦＦＣ２４、ＦＦＢ１〜ＦＦＢ２４及びＦＦＡ１〜ＦＦＡ２４には、ラッチ回路ＬＴＣ１〜ＬＴＣ２４、ＬＴＢ１〜ＬＴＢ２４及びＬＴＡ１〜ＬＴＡ２４並びに第２記憶回路６７がそれぞれ接続されている。
Further, the
フリップフロップ回路ＦＦＣ１〜ＦＦＣ２５、ＦＦＢ１〜ＦＦＢ２５及びＦＦＡ１〜ＦＦＡ２５は、フリップフロップ回路ＦＦＤ１〜ＦＦＤ２５と同様に、それぞれ２５段のシフトレジスタとなっており、印刷データ信号ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１及びＨＤ−ＤＡＴＡ０をそれぞれシフトさせる。 Like the flip-flop circuits FFD1 to FFD25, the flip-flop circuits FFC1 to FFC25, FFB1 to FFB25, and FFA1 to FFA25 each have 25 stages of shift registers, and the print data signals HD-DATA2, HD-DATA1 and HD- Shift DATA0 respectively.
各第２記憶回路６７には、各マルチプレクサ回路６８（図中に「ＭＵＸ２」と表記）がそれぞれ接続され、各マルチプレクサ回路６８に各素子駆動回路７０（図中に「ＤＲＶ」と表記）がそれぞれ接続されている。各第２記憶回路６７には、各発光サイリスタＬＨにおける光量のバラツキを補正するための４ビットの補正データ等がそれぞれ格納される。
Each multiplexer circuit 68 (denoted as "MUX2" in the figure) is connected to each
９６段目のフリップフロップ回路ＦＦＡ２４と接続された９６段目の第２記憶回路６７は、第１記憶回路７３と接続されている。第１記憶回路７３は、発光素子チップ５３ごとの光量補正データ、或いはドライバＩＣ５４ごとの固有データ等が格納される。
The 96th stage
最上段のフリップフロップ回路ＦＦＤ１と接続された最上段の第２記憶回路６７は、上述した第１制御回路６５と接続されている。第１制御回路６５、９６段の第２記憶回路６７及び第１記憶回路７３は、６本の信号線によりカスケード接続されており、６種類の書込指令信号Ｅ１、Ｅ２、Ｗ３、Ｗ２、Ｗ１及びＷ０を順次供給するようになっている。第１制御回路６５は、この６種類の書込指令信号を適宜用いることにより、上述した補正データ等を第２記憶回路６７及び第１記憶回路７３に書き込むことができる。
The uppermost
また上述した第２制御回路６６及び９６段のマルチプレクサ回路６８は、２本の信号線によりカスケード接続されており、２種類のデータ切替信号Ｓ１Ｎ及びＳ２Ｎを順次供給するようになっている。このデータ切替信号Ｓ１Ｎ及びＳ２Ｎは、２個１組である発光サイリスタＬＨのうち奇数側及び偶数側の何れを発光させるかを表す信号であり、最下段のマルチプレクサ回路６８からバッファ回路７１及び７２にそれぞれ供給されて増幅され、ゲート駆動信号ＳＧ１及びＳＧ２となる。このゲート駆動信号ＳＧ１及びＳＧ２は、各切替回路７７（詳しくは後述する）を介して各ゲート駆動端子Ｇ１及びＧ２にそれぞれ供給される。各切替回路７７には、ＮＡＮＤ回路６４から素子駆動制御信号ＤＲＶＯＮ−Ｎも供給されている。
Further, the above-mentioned
ところでドライバＩＣ５４では、上述した２個１組の（すなわち奇数番目及び偶数番目の）発光サイリスタＬＨに対して、１個ずつのラッチ回路ＬＴ、第２記憶回路６７、マルチプレクサ回路６８及び素子駆動回路７０を１組として対応させている。このため第２記憶回路６７は、２個の発光サイリスタＬＨそれぞれと対応する２個の補正データを記憶しており、その両方を読み出してマルチプレクサ回路６８に供給する。マルチプレクサ回路６８は、第２制御回路６６から供給されるデータ切替信号Ｓ１Ｎ及びＳ２Ｎに従い、奇数（ＯＤＤ）用の補正データ又は偶数（ＥＶＮ）用の補正データ何れか一方を選択し、これを素子駆動回路７０に供給する。
By the way, in the
またラッチ回路ＬＴは、ラッチ信号ＨＤ−ＬＯＡＤに従い、各フリップフロップ回路ＦＦに格納されている印刷データ信号ＨＤ−ＤＡＴＡ（ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０）をラッチし、素子駆動回路７０へ供給する。
Further, the latch circuit LT latches the print data signals HD-DATA (HD-DATA3 to HD-DATA0) stored in each flip-flop circuit FF according to the latch signal HD-LOAD, and supplies the print data signals HD-DATA (HD-DATA3 to HD-DATA0) to the
一方、第１記憶回路７３は、制御電圧発生回路７４（図中に「ＡＤＪ」と表記）と接続されている。制御電圧発生回路７４は、ＶＲＥＦ端子から基準電圧値ＶＲＥＦが供給されており、これを基に発光サイリスタＬＨを駆動するための制御電圧Ｖを発生して各素子駆動回路７０に供給する。
On the other hand, the
すなわち素子駆動回路７０は、ＮＡＮＤ回路６４から素子駆動制御信号ＤＲＶＯＮ−Ｎが供給され、制御電圧発生回路７４から制御電圧Ｖが供給され、ラッチ回路ＬＴから印刷データ信号ＨＤ−ＤＡＴＡが供給され、さらに第２記憶回路６７からマルチプレクサ回路６８を介して奇数用又は偶数用の補正データが供給される。
That is, in the
素子駆動回路７０は、印刷データ信号ＨＤ−ＤＡＴＡがハイレベルであり、且つ素子駆動制御信号ＤＲＶＯＮ−Ｎもハイレベルである場合、制御電圧Ｖを基準としながら、補正データに基づいた大きさの駆動電流を生成し、これを出力端子ＤＯに供給する。
When the print data signal HD-DATA is at a high level and the element drive control signal DRVON-N is also at a high level, the
ここで、プリントヘッド３３におけるドライバＩＣ５４及び発光素子チップ５３のうち、１個の素子駆動回路７０と、２個の切替回路７７と、２個１組の発光サイリスタＬＨ（例えば発光サイリスタＬＨ１９１及びＬＨ１９２）とに関する部分を抽出すると、図９のように表すことができる。説明の都合上、以下では、第２制御回路６６、バッファ回路７１及び７２、並びに切替回路７７をまとめて伝達状態切替部７８とも呼ぶ。
Here, of the
図６においても上述したように、両発光サイリスタＬＨのカソード端子（Ｋ）は、何れもグランドに接続（すなわち接地）されている。また両発光サイリスタＬＨのアノード端子（Ａ）は、互いに接続された上で、ドライバＩＣ５４の出力端子ＤＯ９６を介して素子駆動回路７０の出力端子ＤＯと接続されている。
As described above in FIG. 6, the cathode terminals (K) of both light emitting thyristors LH are all connected to the ground (that is, grounded). Further, the anode terminals (A) of both light emitting thyristors LH are connected to each other and then connected to the output terminal DO of the
奇数側の発光サイリスタＬＨ１９１におけるゲート端子（Ｇ）は、ドライバＩＣ５４のゲート駆動端子Ｇ１を介して、切替回路７７の２番端子と接続されている。また切替回路７７は、バッファ回路７１と接続された１番端子から、ゲート駆動信号ＳＧ１が供給される。さらに切替回路７７は、素子駆動制御信号ＤＲＶＯＮ−Ｎが３番端子に供給される。
The gate terminal (G) of the odd-numbered light emitting thyristor LH191 is connected to the second terminal of the switching
この切替回路７７は、素子駆動制御信号ＤＲＶＯＮ−Ｎに基づき、１番端子及び２番端子の間でゲート駆動信号ＳＧ１を発光サイリスタＬＨ１９１のゲート端子（Ｇ）に伝達する伝達状態と、両端子を切り離して該ゲート駆動信号ＳＧ１を該ゲート端子（Ｇ）に伝達しない非伝達状態とを切り替えるようになっている。
The switching
偶数側の発光サイリスタＬＨ１９２は、奇数側の発光サイリスタＬＨ１９１と概ね同様に接続されているものの、接続された切替回路７７の１番端子がバッファ回路７２と接続され、該バッファ回路７２からデータ切替信号Ｓ２Ｎが供給される。
Although the even-numbered light-emitting thyristor LH192 is connected to the odd-numbered light-emitting thyristor LH191 in substantially the same manner, the first terminal of the connected switching
かかる構成により、プリントヘッド３３では、素子駆動回路７０から出力端子ＤＯを介して供給される駆動電流を発光サイリスタＬＨ１９１及びＬＨ１９２に供給する。またプリントヘッド３３では、素子駆動制御信号ＤＲＶＯＮ−Ｎにより各切替回路７７が伝達状態となっていれば、ゲート駆動信号ＳＧ１及びＳＧ２に従い、奇数側の発光サイリスタＬＨ１９１又は偶数側の発光サイリスタＬＨ１９２の何れかを、駆動電流に応じて点灯させることができる。説明の都合上、以下では、素子駆動制御信号ＤＲＶＯＮ−Ｎを伝達状態切替信号とも呼ぶ。
With this configuration, the
［１−４．発光サイリスタの構成］
次に、発光サイリスタＬＨの構成及び基本動作について説明する。被駆動素子としての発光サイリスタＬＨは、一般的な発光ダイオード（ＬＥＤ）と類似した構成となっており、電流が供給されると発光する、いわゆる発光素子として機能する。発光サイリスタＬＨは、図１０（Ａ）に回路記号を示すように、アノード（Ａ）、カソード（Ｋ）及びゲート（Ｇ）といった３個の端子を有している。この発光サイリスタＬＨは、閾値電圧若しくは閾値電流が外部から制御可能な制御端子（すなわちゲート端子）を有する三端子スイッチ素子となっている。換言すれば、このゲート端子は、発光サイリスタＬＨを発光させるか否か、すなわち駆動させるか否かの制御を受け付ける制御端子となっている。
[1-4. Luminous thyristor configuration]
Next, the configuration and basic operation of the light emitting thyristor LH will be described. The light emitting thyristor LH as a driven element has a configuration similar to that of a general light emitting diode (LED), and functions as a so-called light emitting element that emits light when a current is supplied. The light emitting thyristor LH has three terminals such as an anode (A), a cathode (K), and a gate (G), as shown by the circuit symbol in FIG. 10 (A). The light emitting thyristor LH is a three-terminal switch element having a control terminal (that is, a gate terminal) whose threshold voltage or threshold current can be controlled from the outside. In other words, this gate terminal is a control terminal that receives control of whether or not the light emitting thyristor LH emits light, that is, whether or not it is driven.
この発光サイリスタＬＨは、図１０（Ｂ）に模式的な断面図を示すように、性質の異なる複数の材料によりそれぞれ構成された複数の層が積層されたような構成となっている。例えば発光サイリスタＬＨは、ＧａＡｓウェハ基材を用い、周知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法によりその上側に所定の結晶をエピタキシャル成長させることにより、製造される。 As shown in FIG. 10 (B), the light emitting thyristor LH has a configuration in which a plurality of layers each composed of a plurality of materials having different properties are laminated. For example, the light emitting thyristor LH is produced by using a GaAs wafer base material and epitaxially growing a predetermined crystal on the upper side thereof by a well-known MO-CVD (Metal Organic-Chemical Vapor Deposition) method.
具体的に発光サイリスタＬＨは、ＧａＡｓウェハ基材に対し、所定のバッファ層や犠牲層（図示せず）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型の不純物を含ませたＮ型層８１と、Ｐ型の不純物を含ませて成層したＰ型層８２と、Ｎ型の不純物を含ませたＮ型層８３とを順次積層させる。これにより発光サイリスタＬＨは、まず「ＮＰＮ」の３層構造でなるウェハとして構成される。
Specifically, the light emitting thyristor LH is an N-
次に発光サイリスタＬＨは、最上層であるＮ型層８３の一部に対し、周知のフォトリソグラフィー法が施されることにより、選択的にＰ型の不純物が含まれるＰ型領域８４が形成される。さらに発光サイリスタＬＨは、周知のドライエッチング法が施されることにより、所定の溝部分が形成され、その結果として素子分離が行われ、各発光サイリスタＬＨに分離される。また発光サイリスタＬＨは、前述したエッチングの過程において、最下層であるＮ型層８１の一部が露出され、この露出された領域に金属配線が形成されてカソード（Ｋ）電極が形成される。さらに発光サイリスタＬＨは、Ｐ型層８２及びＰ型領域８４にも、これと同様にアノード（Ａ）電極及びゲート（Ｇ）電極がそれぞれ形成される。因みに本実施の形態による発光サイリスタＬＨは、ゲート（Ｇ）がＮ型層８３から引き出された、いわゆるＮゲート型となっている。
Next, in the light emitting thyristor LH, a P-
なお発光サイリスタＬＨは、図１０（Ｃ）に示すように、図１０（Ｂ）と一部異なる手法により製造することもできる。具体的に発光サイリスタＬＨは、まず図５（Ｂ）に示した手法と同様に、Ｎ型層８１、Ｐ型層８２及びＮ型層８３が順次積層された「ＮＰＮ」の３層構造でなるウェハとして構成される。さらに発光サイリスタＬＨは、Ｎ型層８３の上側に、Ｐ型の不純物を含ませたＰ型層８５が成層されることにより、上側から「ＰＮＰＮ」の４層構造でなるウェハとして構成される。
As shown in FIG. 10 (C), the luminescent thyristor LH can also be manufactured by a method partially different from that in FIG. 10 (B). Specifically, the light emitting thyristor LH first has a three-layer structure of "NPN" in which an N-
次に発光サイリスタＬＨは、周知のドライエッチング法が施されることにより、所定の溝部分が形成され、その結果として素子分離が行われる。また発光サイリスタＬＨは、前述したエッチングの過程において、最下層であるＮ型層８１の一部が露出され、この露出された領域に金属配線が形成されてカソード電極が形成される。さらに発光サイリスタＬＨは、最上層であるＰ型層８５の一部が露出され、アノード電極が形成されると共に、Ｐ型層８２の一部が露出され、ゲート電極が形成される。
Next, the light emitting thyristor LH is subjected to a well-known dry etching method to form a predetermined groove portion, and as a result, element separation is performed. Further, in the light emitting thyristor LH, a part of the N-
このように製造される発光サイリスタＬＨ（図１０（Ｂ）及び（Ｃ））は、図１０（Ｄ）に示す等価回路８６と同等の電気的特性を有している。等価回路８６は、ＰＮＰトランジスタ８７及びＮＰＮトランジスタ８８が組み合わされた構成となっている。すなわち等価回路８６は、ＰＮＰトランジスタ８７のエミッタ端子が発光サイリスタＬＨのアノード端子に相当し、ＰＮＰトランジスタ８７のベース端子が発光サイリスタＬＨのゲート端子に相当し、ＮＰＮトランジスタ８８のエミッタ端子が発光サイリスタＬＨのカソード端子に相当している。また等価回路８６は、ＰＮＰトランジスタ８７のコレクタ端子がＮＰＮトランジスタ８８のベース端子と接続され、ＰＮＰトランジスタ８７のベース端子がＮＰＮトランジスタ８８のコレクタ端子と接続されている。
The light emitting thyristor LH (FIGS. 10 (B) and (C)) manufactured in this way has the same electrical characteristics as the
かかる構成により発光サイリスタＬＨは、アノード端子に所定の電源電圧が印加され、且つカソード端子の電位が低くゲート端子の電位が高い状態になると、両者の間にトリガ電流が流れ、これを契機としてアノード端子及びカソード端子間に電流が流れ、発光状態となる。また発光サイリスタＬＨは、この発光状態において、カソード端子の電位がアノード端子と同程度に高められて両者の電位差が無くなると、消灯状態となる。さらに発光サイリスタＬＨは、ゲート端子の電位が高い状態であれば、アノード端子及びカソード端子の間に電位差が生じたとしても、トリガ電流が流れないため、発光状態にはならず、消灯状態を維持する。 With this configuration, when a predetermined power supply voltage is applied to the anode terminal and the potential of the cathode terminal is low and the potential of the gate terminal is high, a trigger current flows between the light emitting thyristor LH, which triggers the anode. A current flows between the terminal and the cathode terminal, and the light is emitted. Further, in this light emitting state, the light emitting thyristor LH is turned off when the potential of the cathode terminal is raised to the same level as that of the anode terminal and the potential difference between the two is eliminated. Further, if the potential of the gate terminal is high, the light emitting thyristor LH does not enter the light emitting state and maintains the extinguished state even if a potential difference occurs between the anode terminal and the cathode terminal because the trigger current does not flow. To do.
なお発光サイリスタＬＨは、ＧａＡｓウェハ上にＡｌＧａＡｓ層を形成した構造に限らず、例えばＧａＰ、ＧａＡｓＰやＡｌＧａＩｎＰ等の材料を用いるものであっても良く、さらにはサファイア基板上にＧａＮ、ＡｌＧａＮやＩｎＧａＮ等の材料を成膜したものであっても良い。 The light emitting thyristor LH is not limited to a structure in which an AlGaAs layer is formed on a GaAs wafer, and may be a material such as GaP, GaAsP, or AlGaInP, and further, GaN, AlGaN, InGaN, or the like on a sapphire substrate. It may be a film formed of the above material.
［１−５．切替回路の構成］
次に、切替回路７７の構成について、図１１（Ａ）〜（Ｄ）を参照しながら説明する。切替回路７７は、図９において上述したように、ゲート駆動信号ＳＧ１又はＳＧ２が供給される第１端子、発光サイリスタＬＨのゲート端子と接続される第２端子、及び素子駆動制御信号ＤＲＶＯＮ−Ｎが供給される第３端子を有している。なお図７〜図９では、図１１（Ａ）のように、切替回路７７を正方形でなる簡易な記号により簡略化して表している。
[1-5. Switching circuit configuration]
Next, the configuration of the switching
この切替回路７７は、図１１（Ｂ）に詳細な回路図を示すように、ＰＭＯＳトランジスタ９１により構成されている。すなわちＰＭＯＳトランジスタ９１のソース端子（Ｓ）、ドレイン端子（Ｄ）及びゲート端子（Ｇ）が、それぞれ切替回路７７の第１端子、第２端子及び第３端子となっている。またＰＭＯＳトランジスタ９１は、一般的な性質として、ドレイン端子（Ｄ）及びソース端子（Ｓ）の間に、破線で示す寄生ダイオード９２が寄生的に生じる。
The switching
切替回路７７は、ＰＭＯＳトランジスタ９１の一般的な性質により、ゲート端子（Ｇ）の電位に応じて、ソース端子（Ｓ）及びドレイン端子（Ｄ）の間に電流を流すか否かを切り替える、スイッチとしての役割を有する。
The switching
例えば切替回路７７は、第３端子の電位、すなわちＰＭＯＳトランジスタ９１のゲート端子（Ｇ）の電位が比較的低い場合、このスイッチを「オン」とした状態に切り替わり、第１端子及び第２端子の間に電流を流すことができる。以下、この状態を伝達状態とも呼ぶ。一方、切替回路７７は、第３端子の電位が比較的高い場合、このスイッチを「オフ」とした状態に切り替わり、第１端子及び第２端子の間に電流を流さなくなる。以下、この状態を非伝達状態とも呼ぶ。
For example, when the potential of the third terminal, that is, the potential of the gate terminal (G) of the epitaxial transistor 91 is relatively low, the switching
このＰＭＯＳトランジスタ９１は、図１１（Ｃ）に模式的な断面図を示すように、Ｐ型の不純物を含むチップ基材９３（図中に「Ｐｓｕｂ」と表記）内にＮ型の不純物が注入されてＮウェル領域９４（図中に「Ｎｗｅｌｌ」と表記）が形成される。さらにＰＭＯＳトランジスタ９１は、このＮウェル領域９４にＰ型の不純物が注入されてＰ型領域９５及び９６がそれぞれ形成されると共に、Ｎ型の不純物が拡散されてＮ型領域９７が形成される。そのうえＰＭＯＳトランジスタ９１は、Ｎウェル領域９４の上側におけるＰ型領域９５及び９６の間となる箇所に、ポリシリコンからなるゲート電極９８が設けられる。
As shown in a schematic cross-sectional view of FIG. 11C, the epitaxial transistor 91 has N-type impurities injected into a chip base material 93 (denoted as “Psub” in the drawing) containing P-type impurities. N-well region 94 (denoted as "Nwell" in the figure) is formed. Further, in the epitaxial transistor 91, P-type impurities are injected into the N-
Ｎウェル領域９４と接続されるＮ型領域９７は、ＰＭＯＳトランジスタ９１におけるサブストレート端子となっており、該ＰＭＯＳトランジスタ９１のソース端子（Ｓ）に相当するＰ型領域９５と接続されている。この結果、上述した寄生ダイオード９２（図１１（Ｂ））が形成されることになる。因みに図１１（Ｃ）では、簡略化のため、ゲート酸化膜、コンタクトホール及びパッシベーション保護膜等を省略している。
The N-
次に示す図１１（Ｄ）は、第３端子の電位が低くスイッチを「オン」とした場合、すなわち素子駆動制御信号ＤＲＶＯＮ−Ｎがローレベルであり、伝達状態となっている場合における、切替回路７７の特性をグラフとして表したものである。この図１１（Ｄ）では、横軸が第１端子及び第２端子の間に印加される電圧を表し、縦軸が第１端子及び第２端子の間に流れる電流を表す。
FIG. 11D shown below shows switching when the potential of the third terminal is low and the switch is turned “on”, that is, when the element drive control signal DRVON-N is at a low level and is in a transmission state. The characteristics of the
ただし図１１（Ｄ）では、第１象限の縦軸が第２端子から第１端子へ流れ込む電流Ｉ１（図１１（Ｂ））に対応し、第４象限の縦軸が第１端子から第２端子へ流れる電流Ｉ２に対応している。説明の都合上、以下では、第１象限における電流Ｉ１の特性を表す曲線を特性曲線ＩｏＬと呼び、また第４象限における電流Ｉ２の特性を表す曲線を特性曲線ＩｏＨと呼ぶ。 However, in FIG. 11 (D), the vertical axis of the first quadrant corresponds to the current I1 (FIG. 11 (B)) flowing from the second terminal to the first terminal, and the vertical axis of the fourth quadrant corresponds to the second terminal to the second terminal. It corresponds to the current I2 flowing to the terminal. For convenience of explanation, the curve representing the characteristics of the current I1 in the first quadrant will be referred to as a characteristic curve IoL, and the curve representing the characteristics of the current I2 in the fourth quadrant will be referred to as a characteristic curve IoH.
特性曲線ＩｏＬに着目する場合、横軸は第１端子及び第２端子の間に印加される電圧を表している。この特性曲線ＩｏＬから、切替回路７７では、第１端子及び第２端子の間に印加される電圧が順方向電圧Ｖｆを越えた場合に、電流Ｉ１が流れることが分かる。この順方向電圧Ｖｆは、寄生ダイオード９２の順方向電圧であり、図１１（Ｃ）におけるＮウェル領域９４とＰ型領域９６との境界面に生じるものである。切替回路７７は、ＰＭＯＳトランジスタ９１の基材がシリコンであるため、典型的な設計例において、順方向電圧Ｖｆが約０．６［Ｖ］となる。
When focusing on the characteristic curve IoL, the horizontal axis represents the voltage applied between the first terminal and the second terminal. From this characteristic curve IoL, it can be seen that in the switching
また特性曲線ＩｏＨに着目する場合、横軸は第２端子の電位を表している。この特性曲線ＩｏＨから、切替回路７７では、例えば第１端子をほぼ電源電圧ＶＤＤの電位とし、第２端子もほぼ電源電圧ＶＤＤの電位とした場合、第２端子から流れ出る電流Ｉ２がほぼ０［Ａ］となることが分かる。また切替回路７７では、第２端子の電圧を電源電圧ＶＤＤから降下させていくと、第２端子から流れ出る電流Ｉ２の絶対値がある程度まで増加した後、やがて飽和し、所定の電流値Ｉｄに収束する、といった定電流性の特性となる。
When focusing on the characteristic curve IoH, the horizontal axis represents the potential of the second terminal. From this characteristic curve IoH, in the switching
このように切替回路７７は、第３端子（すなわちＰＭＯＳトランジスタ９１におけるゲート端子）の電位が低い場合には伝達状態に切り替えて、第１端子及び第２端子の間で両者の電位差に応じて電流を流し、該電位が高い場合には非伝達状態に切り替えて、第１端子及び第２端子を切り離す。
In this way, when the potential of the third terminal (that is, the gate terminal in the epitaxial transistor 91) is low, the switching
［１−６．データの転送及び発光］
次に、画像形成装置１（図１）において印刷処理を行う場合に、制御部３（図３）からプリントヘッド３３に対して行われる補正データの転送処理と、その後に行われる印刷データの転送の概要について、図１２のタイミングチャートを参照しながら説明する。
[1-6. Data transfer and light emission]
Next, when the image forming apparatus 1 (FIG. 1) performs the printing process, the correction data transfer process performed from the control unit 3 (FIG. 3) to the
まず制御部３は、補正データの転送開始に先立ち、ラッチ信号ＨＤ−ＬＯＡＤをＬＤ１部においてハイレベルに立ち上げる。これにより、引き続いて転送されるデータが印刷データではなく、補正データであることが示される。
First, the
続いて制御部３は、奇数番目の各発光サイリスタＬＨ（図６）と対応する４ビットの各補正データを、各ビットごとに分け、さらに奇数番目（Ｏｄｄ）及び偶数番目（Ｅｖｅｎ）に分けたグループ単位で、クロック信号ＨＤ−ＣＬＫに同期して印刷データ信号ＨＤ−ＤＡＴＡ（ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０）として順次供給する。すなわち印刷データ信号ＨＤ−ＤＡＴＡは、補正データｂｉｔ３の奇数番目、補正データｂｉｔ３の偶数番目、補正データｂｉｔ２の奇数番目、…、及び補正データｂｉｔ０の偶数番目の各グループ単位で、順次供給される。
Subsequently, the
この補正データは、フリップフロップ回路ＦＦによって構成されるシフトレジスタＳＲ（図７及び図８）により、上段側から下段側へ順次シフトされる。制御部３は、１つのグループについてのシフトを完了する度に、ＳＴＢ１部、ＳＴＢ２部、…、ＳＴＢ８部として示すように、ストローブ信号ＨＤ−ＳＴＢ−Ｎを３パルスずつ入力する。
This correction data is sequentially shifted from the upper stage side to the lower stage side by the shift register SR (FIGS. 7 and 8) configured by the flip-flop circuit FF. Each time the
ドライバＩＣ５４の第１制御回路６５（図７）は、ストローブ信号ＨＤ−ＳＴＢ−Ｎのパルスに応じて、書込指令信号Ｗ３においてＷ３１部及びＷ３２部のように２個のパルスを書込指令として発生させる。また第１制御回路６５は、書込指令信号Ｗ２、Ｗ１及びＷ０においても、同様に２個ずつのパルスを書込指令として順次発生させる。
The first control circuit 65 (FIG. 7) of the
このとき第１制御回路６５は、書込指令信号Ｗ３、Ｗ２、Ｗ１及びＷ０における１パルス目の書込指令を、ストローブ信号ＨＤ−ＳＴＢ−ＮにおけるＳＴＢ１部、ＳＴＢ３部、ＳＴＢ５部及びＳＴＢ７部の各パルスを基にそれぞれ発生させる。また第１制御回路６５は、書込指令信号Ｗ３、Ｗ２、Ｗ１及びＷ０における２パルス目の書込指令を、ストローブ信号ＨＤ−ＳＴＢ−ＮにおけるＳＴＢ２部、ＳＴＢ４部、ＳＴＢ６部及びＳＴＢ８部の各パルスを基にそれぞれ発生させる。
At this time, the
これに応じてドライバＩＣ５４の各第２記憶回路６７（図７及び図８）は、書込指令信号Ｗ３〜Ｗ０にパルスが発生する度に、補正データが書き込まれ、これを記憶する。具体的に第２記憶回路６７では、１個目のパルスに応じて奇数番目の発光サイリスタＬＨ用の補正データが書き込まれ、２個目のパルスに応じて偶数番目の発光サイリスタＬＨ用の補正データが書き込まれる。
In response to this, each second storage circuit 67 (FIGS. 7 and 8) of the
このようにして各第２記憶回路６７に奇数番目及び偶数番目それぞれの発光サイリスタＬＨについての３ビット分の補正データが書き込まれると、制御部３は、ＬＤ２部に示すように、ラッチ信号ＨＤ−ＬＯＡＤをローレベルに立ち下げ、印刷データの転送が可能な状態に遷移する。その後、制御部３は、１ライン分の印刷データを奇数番目のドット（すなわち発光サイリスタＬＨ）及び偶数番目のドット（発光サイリスタＬＨ）に分けて、順次供給していく。
When the correction data for 3 bits for the odd-numbered and even-numbered light emitting thyristors LH are written to each of the
まず制御部３は、ＳＹ１部に示すように、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎに１個のパルスを供給することにより、引き続いて転送される印刷データが奇数番目のドットであることを第２制御回路６６（図７）に通知する。次に制御部３は、ＤＴ１部に示すように、印刷データのうち奇数番目（Ｏｄｄ）のドットを印刷データ信号ＨＤ−ＤＡＴＡとして順次供給し、その後にＬＤ３部に示すように、ラッチ信号ＨＤ−ＬＯＡＤにパルスを発生させる。
First, as shown in the SY1 unit, the
これによりドライバＩＣ５４（図７及び図８）では、シフトレジスタＳＲにより奇数番目の印刷データを順次シフトした後に、各ラッチ回路ＬＴにおいて各ドットの印刷データをそれぞれラッチする（すなわち一時的に保持する）ことができる。さらに制御部３は、ＳＴＢ９部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎをローレベルに立ち下げることにより、奇数番目の各発光サイリスタＬＨをそれぞれの印刷データに応じて点灯（発光）又は消灯させ、所定時間の経過後にストローブ信号ＨＤ−ＳＴＢ−Ｎをハイレベルに戻す。
As a result, in the driver IC 54 (FIGS. 7 and 8), after the odd-numbered print data is sequentially shifted by the shift register SR, the print data of each dot is latched (that is, temporarily held) in each latch circuit LT. be able to. Further, the
続いて制御部３は、ＤＴ２部に示すように、印刷データのうち偶数番目（Ｅｖｅｎ）のドットを印刷データ信号ＨＤ−ＤＡＴＡとして順次供給し、その後にＬＤ４部に示すように、ラッチ信号ＨＤ−ＬＯＡＤにパルスを発生させる。これによりドライバＩＣ５４（図７及び図８）では、シフトレジスタＳＲにより偶数番目の印刷データを順次シフトした後に、各ラッチ回路ＬＴにおいて各ドットの印刷データをそれぞれラッチすることができる。
Subsequently, the
さらに制御部３は、奇数番目の場合と同様に、ＳＴＢ１０部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎをローレベルに立ち下げることにより、偶数番目の各発光サイリスタＬＨをそれぞれの印刷データに応じて点灯（発光）又は消灯させ、所定時間の経過後にストローブ信号ＨＤ−ＳＴＢ−Ｎをハイレベルに戻す。
Further, the
因みにプリントヘッド３３では、第２制御回路６６（図７）から出力されるデータ切替信号Ｓ１Ｎ及びＳ２Ｎがバッファ回路７１及び７２（図８）において増幅され、ゲート駆動信号ＳＧ１及びＳＧ２となる。このゲート駆動信号ＳＧ１及びＳＧ２は、ゲート駆動端子Ｇ１及びＧ２を介して、奇数番目及び偶数番目の発光サイリスタＬＨにおけるゲート端子にそれぞれ供給される（図９）。
Incidentally, in the
次に、プリントヘッド３３において、制御部３からドライバＩＣ５４に補正データが転送された後に、奇数番目及び偶数番目に分けて順次行われる、印刷データの転送及び各発光サイリスタＬＨの発光等について、図１３のタイミングチャートを参照しながら説明する。
Next, in the
まず制御部３は、ＳＹ１部に示すように、負論理の主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎにパルスを発生させる。これにより制御部３は、１ラインのうち奇数番目のドットの印刷を開始することを通知する。次に制御部３は、ＣＫ１部に示すように、クロック信号ＨＤ−ＣＬＫに同期して、奇数番目（Ｏｄｄ）の発光サイリスタＬＨ用の印刷データを印刷データ信号ＨＤ−ＤＡＴＡ（ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０）として順次供給する。
First, the
因みに、プリントヘッド３３においては、上述したように２６個のドライバＩＣ５４がカスケード接続されており、それぞれのドライバＩＣ５４に９６個の出力端子ＤＯ（ＤＯ１〜ＤＯ９６）が設けられている。またプリントヘッド３３では、１パルスのクロック信号ＨＤ−ＣＬＫにより、４ドット（すなわち画素）分の印刷データ信号ＨＤ−ＤＡＴＡが一度に転送される。このためプリントヘッド３３では、一度のデータ転送、すなわち１ラインにおける奇数番目又は偶数番目の何れかの印刷データを転送する場合において、必要となるクロックパルス数が９６／４＊２６＝２４＊２６＝６２４個となる。
Incidentally, in the
その後、制御部３は、１ラインデータのうち奇数番目のドットを表す印刷データの転送が完了すると、ＬＤ３部に示すように、ラッチ信号ＨＤ−ＬＯＡＤにパルスを発生させる。これによりドライバＩＣ５４（図７及び図８）では、シフトレジスタＳＲにより奇数番目の印刷データを順次シフトした後に、各ラッチ回路ＬＴにおいて奇数番目の各ドットの印刷データをそれぞれラッチする。
After that, when the transfer of the print data representing the odd-numbered dots in the one-line data is completed, the
またこのとき第２制御回路６６は、データ切替信号Ｓ１Ｎ及びＳ２Ｎをそれぞれローレベル及びハイレベルとすることにより、ＳＧ１１部のようにゲート駆動信号ＳＧ１をローレベルに切り替え、且つＳＧ２１部のようにゲート駆動信号ＳＧ２をハイレベルに切り替える。
At this time, the
さらに制御部３は、ＳＴＢ１１部のように、ストローブ信号ＨＤ−ＳＴＢ−Ｎをハイレベルからローレベルに遷移させ、発光サイリスタＬＨの駆動を通知する。このときドライバＩＣ５４の各出力端子ＤＯ（ＤＯ１〜ＤＯ９６）は、印刷データ信号ＨＤ−ＤＡＴＡによる各ドットの値に基づき、選択的にオン状態となる。
Further, the
このときプリントヘッド３３では、ドライバＩＣ５４のゲート駆動端子Ｇ１からローレベルのゲート駆動信号ＳＧ１が供給された発光サイリスタＬＨ、すなわち奇数番目の発光サイリスタＬＨは、Ｏｄ１部のように奇数番目（Ｏｄｄ）の発光サイリスタＬＨに流れる駆動電流（以下これをＯｄｄ電流と表記する）が供給されて、駆動される。これによりプリントヘッド３３（図９）では、ドライバＩＣ５４の出力端子ＤＯ９６から出力された駆動電流が、奇数番目の発光サイリスタである発光サイリスタＬＨ１９１のアノード及びカソードを経て、グランド（ＧＮＤ）へと至る電流経路が形成される。
At this time, in the
一方、偶数番目の発光サイリスタＬＨ（例えば発光サイリスタＬＨ１９２）は、ゲート端子に供給されるゲート駆動信号ＳＧ２がハイレベルであるため、オフ状態となっている。このため偶数番目の発光サイリスタＬＨは、ドライバＩＣ５４の出力端子ＤＯ９６から出力された駆動電流が流れず、消灯した状態のままとなる。この結果、画像形成装置１の画像形成ユニット１６（図２）では、プリントヘッド３３において奇数番目の発光サイリスタＬＨが選択的に発光し、感光体ドラム３８上の周側面に静電潜像を形成することができる。
On the other hand, the even-numbered light emitting thyristor LH (for example, the light emitting thyristor LH192) is in the off state because the gate drive signal SG2 supplied to the gate terminal is at a high level. Therefore, the drive current output from the output terminal DO96 of the
やがて制御部３は、ＳＴＢ１２部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎをハイレベルに遷移させる。これによりドライバＩＣ５４は、各出力端子ＤＯからの駆動電流の供給を停止し、Ｏｄ２部のように、奇数番目の発光サイリスタＬＨを全て消灯させる。
Eventually, the
また制御部３は、これと並行して、すなわち奇数番目の発光サイリスタＬＨを選択的に発光させている間に、ＣＫ２部に示すように、クロック信号ＨＤ−ＣＬＫに同期して、偶数番目（Ｅｖｅｎ）の発光サイリスタＬＨ用の印刷データを印刷データ信号ＨＤ−ＤＡＴＡとして順次供給する。その度、制御部３は、１ラインデータのうち偶数番目のドットを表す印刷データの転送が完了すると、ＬＤ４部に示すように、ラッチ信号ＨＤ−ＬＯＡＤにパルスを発生させる。これによりドライバＩＣ５４（図７及び図８）では、シフトレジスタＳＲにより偶数番目の印刷データを順次シフトした後に、各ラッチ回路ＬＴにおいて偶数番目の各ドットの印刷データをそれぞれラッチする。
Further, in parallel with this, that is, while selectively emitting the odd-numbered light emitting thyristor LH, the
またこのとき第２制御回路６６は、データ切替信号Ｓ１Ｎ及びＳ２Ｎをそれぞれハイレベル及びローレベルとすることにより、ＳＧ１２部のようにゲート駆動信号ＳＧ１をハイレベルに切り替え、且つＳＧ２２部のようにゲート駆動信号ＳＧ２をローレベルに切り替える。
At this time, the
さらに制御部３は、ＳＴＢ１３部のように、ストローブ信号ＨＤ−ＳＴＢ−Ｎをハイレベルからローレベルに遷移させ、発光サイリスタＬＨの駆動を通知する。このときドライバＩＣ５４の各出力端子ＤＯ（ＤＯ１〜ＤＯ９６）は、印刷データ信号ＨＤ−ＤＡＴＡによる各ドットの値に基づき、選択的にオン状態となる。
Further, the
このときプリントヘッド３３では、ドライバＩＣ５４のゲート駆動端子Ｇ２からローレベルのゲート駆動信号ＳＧ２が供給された発光サイリスタＬＨ、すなわち偶数番目の発光サイリスタＬＨは、Ｅｖ１部のように偶数番目（Ｅｖｅｎ）の発光サイリスタＬＨに流れる駆動電流（以下これをＥｖｅｎ電流と表記する）が供給されて、駆動される。これによりプリントヘッド３３（図９）では、ドライバＩＣ５４の出力端子ＤＯ９６から出力された駆動電流が、偶数番目の発光サイリスタである発光サイリスタＬＨ１９２のアノード及びカソードを経て、グランド（ＧＮＤ）へと至る電流経路が形成される。
At this time, in the
一方、奇数番目の発光サイリスタＬＨ（例えば発光サイリスタＬＨ１９１）は、ゲート端子に供給されるゲート駆動信号ＳＧ１がハイレベルであるため、オフ状態となっている。このため奇数番目の発光サイリスタＬＨは、ドライバＩＣ５４の出力端子ＤＯ９６から出力された駆動電流が流れず、消灯した状態のままとなる。この結果、画像形成装置１の画像形成ユニット１６（図２）では、プリントヘッド３３において偶数番目の発光サイリスタＬＨが選択的に発光し、感光体ドラム３８上の周側面に静電潜像を形成することができる。
On the other hand, the odd-numbered light emitting thyristor LH (for example, the light emitting thyristor LH191) is in the off state because the gate drive signal SG1 supplied to the gate terminal is at a high level. Therefore, the drive current output from the output terminal DO96 of the
やがて制御部３は、ＳＴＢ１４部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎをハイレベルに遷移させる。これによりドライバＩＣ５４は、各出力端子ＤＯからの駆動電流の供給を停止し、Ｅｖ２部のように、偶数番目の発光サイリスタＬＨを全て消灯させる。
Eventually, the
このようにプリントヘッド３３では、制御部３の制御に基づき、発光素子チップ５４（図６）の発光サイリスタＬＨのうち、奇数番目の発光サイリスタＬＨ１、ＬＨ３、…、ＬＨ１９１と、偶数番目の発光サイリスタＬＨ２、ＬＨ４、…、ＬＨ１９２とを順に時分割で駆動する。これによりプリントヘッド３３は、１ライン分の発光サイリスタＬＨ１、ＬＨ２、…、ＬＨ１９２を駆動することができる。
As described above, in the
ところでプリントヘッド３３では、ＳＹ１部において主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎにパルスを発生させると、ゲート駆動信号ＳＧ１をハイインピーダンス状態（以下これをＨｉ−Ｚ状態と表す）に遷移させ、ゲート駆動信号ＳＧ２をローレベルに遷移させる。またプリントヘッド３３では、ＬＤ３部においてラッチ信号ＨＤ−ＬＯＡＤがハイレベルに立ち上がると、ゲート駆動信号ＳＧ１をローレベルに遷移させ、ゲート駆動信号ＳＧ２をＨｉ−Ｚ状態に遷移させる。
By the way, in the
さらにプリントヘッド３３では、ＳＴＢ１１部においてストローブ信号ＨＤ−ＳＴＢ−Ｎがローレベルとなり発光サイリスタＬＨの駆動が指示されると、素子駆動制御信号ＤＲＶＯＮ−Ｎもローレベルに遷移し、ゲート駆動信号ＳＧ２がＨｉ−Ｚ状態からハイレベルに遷移される。このときゲート駆動信号ＳＧ１はローレベルのままであるため、このゲート駆動信号ＳＧ１が供給される奇数番目の発光サイリスタＬＨは、印刷データ信号ＨＤ−ＤＡＴＡに応じて駆動される。
Further, in the
やがてプリントヘッド３３では、ＳＴＢ１２部においてストローブ信号ＨＤ−ＳＴＢ−Ｎがハイレベルに遷移すると、素子駆動制御信号ＤＲＶＯＮ−Ｎもハイレベルに遷移し、奇数番目の発光サイリスタＬＨを駆動しない状態となる。これによりプリントヘッド３３では、Ｏｄ２部においてＯｄｄ電流がゼロとなり、偶数番目の発光サイリスタＬＨが消灯する。またこのとき、ゲート駆動信号ＳＧ２がＨｉ−Ｚ状態に遷移する。
Eventually, in the
さらにプリントヘッド３３では、ＬＤ４部においてラッチ信号ＨＤ−ＬＯＡＤがハイレベルに立ち上がると、ゲート駆動信号ＳＧ１をローレベルからＨｉ−Ｚ状態に遷移させ、ゲート駆動信号ＳＧ２をＨｉ−Ｚ状態からローレベルに遷移させる。
Further, in the
またプリントヘッド３３では、ＳＴＢ１３部においてストローブ信号ＨＤ−ＳＴＢ−Ｎがローレベルに遷移すると、素子駆動制御信号ＤＲＶＯＮ−Ｎもローレベルに遷移する。このときゲート駆動信号ＳＧ１はＨｉ−Ｚ状態からハイレベルに遷移し、ゲート駆動信号ＳＧ２はローレベルを維持する。この結果、偶数番目の発光サイリスタＬＨでは、Ｅｖ１分のようにＥｖｅｎ電流が供給され、印刷データ信号ＨＤ−ＤＡＴＡに応じて駆動される。
Further, in the
［１−７．発光サイリスタのターンオン動作］
次に、発光サイリスタＬＨにおけるターンオン動作について、詳細に説明する。図１４（Ａ）は、図９の一部と対応する回路図であり、バッファ回路７１並びに１個の切替回路７７及び１個の発光サイリスタＬＨを表している。この発光サイリスタＬＨでは、カソードを基準としたアノード電位Ｖａ及びゲート電位Ｖｇ、アノード端子に流れるアノード電流Ｉａ、ゲート端子に流れるゲート電流Ｉｇをそれぞれ定義する。
[1-7. Luminous thyristor turn-on operation]
Next, the turn-on operation in the light emitting thyristor LH will be described in detail. FIG. 14A is a circuit diagram corresponding to a part of FIG. 9, and represents a
また図１４（Ｂ）は、図１０（Ｄ）と同様、発光サイリスタＬＨを等価回路８６により表した回路図である。この図１４（Ｂ）では、発光サイリスタＬＨのアノード端子、カソード端子及びゲート端子に相当する各端子を、それぞれ単にアノード端子（Ａ）、カソード端子（Ｋ）及びゲート端子（Ｇ）と呼ぶ。このうちアノード端子は、図示しない電源回路から所定の電源電圧ＶＤＤが印加されている。またカソード端子は、グランドに接続されている。
Further, FIG. 14B is a circuit diagram showing the light emitting thyristor LH by the
この等価回路８６では、図１４（Ａ）において定義した各電圧及び電流に加えて、発光サイリスタＬＨにおけるアノード・カソード間の電圧に相当する電圧Ｖｃｅ１及びＰＮＰトランジスタ８７のベース端子に流れるベース電流Ｉｂを定義する。また等価回路８６では、発光サイリスタＬＨのカソード端子に相当するＮＰＮトランジスタ８８のエミッタ端子に流れるカソード電流Ｉｋを定義する。
In this
ここで、図１４（Ａ）の回路において、発光サイリスタＬＨがターンオン（点灯）する過程に着目するものとし、バッファ回路７１の入力端子における電位がローレベルであるものとする。これに伴い、バッファ回路７１は、その出力端子の電位をローレベルとし、これに接続された切替回路７７の第１端子もローレベルとする。また切替回路７７では、第３端子（すなわちＰＭＯＳトランジスタ９１のゲート端子）に供給される素子駆動制御信号ＤＲＶＯＮ−Ｎがローレベル（０［Ｖ］）となっている。これにより切替回路７７は、スイッチを「オン」に切り替えた伝達状態であり、第１端子及び第２端子の間で電流を通過させることができる。
Here, in the circuit of FIG. 14A, attention is paid to the process of turning on (lighting) the light emitting thyristor LH, and it is assumed that the potential at the input terminal of the
発光サイリスタＬＨは、ドライバＩＣ５４の出力端子ＤＯ（図７〜図９等）から駆動電流がアノード端子に供給され、これがアノード電流Ｉａとなっている。ここで発光サイリスタＬＨでは、アノード電流ＩａがＰＮＰトランジスタ８７のエミッタ・ベース間を流れてベース電流Ｉｂとなり、さらにこれがゲート電流Ｉｇとして切替回路７７の第２端子に流れ込む。
In the light emitting thyristor LH, a drive current is supplied to the anode terminal from the output terminal DO (FIGS. 7 to 9, etc.) of the
一方、切替回路７７は、ＰＭＯＳトランジスタ９１のゲート端子に素子駆動制御信号ＤＲＶＯＮ−Ｎの信号線が接続されているものの、このゲート端子には電流が流れない。このため切替回路７７では、第２端子に供給された電流が、寄生ダイオード９２を介して第１端子へ流れる。しかしながら、この第１端子に接続されたバッファ回路７１の出力端子は、その電位がグランドとほぼ等しい０［Ｖ］である。このため切替回路７７では、第２端子の電位が寄生ダイオード９２の順方向電圧Ｖｆを越えるときに、ゲート電流Ｉｇが流れることになる。
On the other hand, in the switching
次に、図１４（Ｂ）の回路に着目すると、前述したゲート電流Ｉｇは、等価回路８６におけるＰＮＰトランジスタ８７のベース電流Ｉｂに相当するものである。ＰＮＰトランジスタ８７は、このベース電流Ｉｂが流れることにより、オン状態への移行を開始し、コレクタ端子にコレクタ電流を発生させる。等価回路８６では、このコレクタ電流がＮＰＮトランジスタ８８のベース電流となるため、該ＮＰＮトランジスタ８８もオン状態へ移行する。このとき生じたコレクタ電流は、ＰＮＰトランジスタ８７のベース電流Ｉｂを増強し、該ＰＮＰトランジスタ８７のオン状態への移行を加速させることになる。
Next, focusing on the circuit of FIG. 14B, the gate current Ig described above corresponds to the base current Ib of the
一方、等価回路８６では、ＮＰＮトランジスタ８８が完全にオン状態へ移行した後に、該ＮＰＮトランジスタ８８におけるコレクタ・エミッタ間の電圧Ｖｃｅ１が低下し、前述した寄生ダイオード９２の順方向電圧Ｖｆよりも小さい電位となる。典型的には、例えば順方向電圧Ｖｆが約０．６［Ｖ］であるのに対し、発光サイリスタＬＨのゲート・カソード間電圧、すなわちＮＰＮトランジスタ８８におけるコレクタ・エミッタ間の電圧Ｖｃｅ１が約０．２［Ｖ］となる。
On the other hand, in the
この結果、発光サイリスタＬＨでは、ゲート端子から切替回路７７の第２端子に流れるゲート電流Ｉｇがほぼゼロとなり、アノード電流Ｉａとほぼ等しい大きさのカソード電流Ｉｋが流れる。この結果、発光サイリスタＬＨは完全にオン状態、すなわち発光した状態となる。
As a result, in the light emitting thyristor LH, the gate current Ig flowing from the gate terminal to the second terminal of the switching
ここで、発光サイリスタＬＨにおけるアノード電流Ｉａとアノード電位Ｖａとの関係をグラフ化すると、図１４（Ｃ）に示すような特性曲線Ｕ１として表すことができる。図１４（Ｃ）において、座標（０，０）である原点は、発光サイリスタＬＨが消灯している状態を表しており、アノード電流Ｉａがほぼ０［Ａ］となっている。 Here, if the relationship between the anode current Ia and the anode potential Va in the light emitting thyristor LH is graphed, it can be represented as a characteristic curve U1 as shown in FIG. 14 (C). In FIG. 14C, the origin at the coordinates (0,0) represents a state in which the light emitting thyristor LH is turned off, and the anode current Ia is substantially 0 [A].
発光サイリスタＬＨがターンオンを開始すると、等価回路８６では、アノード電流Ｉａが増加していき、やがて電流Ｉｐとなる。これと共に等価回路８６では、アノード電位Ｖａが上昇していき、やがて電位Ｖｐに到達する。またこのときの座標（Ｉｐ，Ｖｐ）により表される特性曲線Ｕ１上の点を、特性点Ｕｐとする。すなわち特性曲線Ｕ１は、矢印ｗ１として示したように、発光サイリスタＬＨがターンオンを開始した原点（０，０）から、比較的急峻な傾斜角度の曲線を描きながら、座標（Ｉｐ，Ｖｐ）の特性点Ｕｐに到達する。
When the light emitting thyristor LH starts to turn on, the anode current Ia increases in the
この電位Ｖｐは、ＰＭＯＳトランジスタ９１における寄生ダイオード９２の順方向電圧Ｖｆと、ＰＮＰトランジスタ８７におけるエミッタ・ベース間の電圧Ｖｂｅとの加算値に相当するものである。このため切替回路７７は、第１端子及び第２端子の間にこの電位Ｖｐと同等の大きさでなる順方向の電圧が印加されると、ゲート電流Ｉｇを生じる。また座標（Ｉｐ，Ｖｐ）の特性点Ｕｐは、発光サイリスタＬＨにおけるオフ領域ＴＴ１とオン遷移領域ＴＴ２との境界に位置している。
This potential Vp corresponds to the sum of the forward voltage Vf of the
その後、アノード電流Ｉａが増加すると、アノード電位Ｖａは低下していき、座標（Ｉｖ，Ｖｖ）の特性点Ｕｖに到達する。この特性点Ｕｖは、発光サイリスタＬＨのオン遷移領域ＴＴ２とオン領域ＴＴ３との境界に位置している。また特性点Ｕｖにおいて、ゲート電流Ｉｇはほぼ０［Ａ］まで低下している。すなわちこのとき切替回路７７は、発光サイリスタＬＨから切り離された場合と同等の状態となっている。
After that, when the anode current Ia increases, the anode potential Va decreases and reaches the characteristic point Uv of the coordinates (Iv, Vv). This characteristic point Uv is located at the boundary between the on-transition region TT2 and the on-region TT3 of the light emitting thyristor LH. Further, at the characteristic point Uv, the gate current Ig is reduced to almost 0 [A]. That is, at this time, the switching
さらにアノード電流Ｉａが増加すると、アノード電位Ｖａは増加していき、やがて座標（Ｉｅ，Ｖｅ）の特性点Ｕｅに到達する。この特性点Ｕｅは、発光サイリスタＬＨを発光駆動させる場合における最終的な動作点となっている。このとき発光サイリスタＬＨは、ドライバＩＣ５４の出力端子ＤＯ（図７〜図９等）から供給されるアノード電流Ｉａ応じた光強度で発光する。
When the anode current Ia further increases, the anode potential Va increases and eventually reaches the characteristic point Ue of the coordinates (Ie, Ve). This characteristic point Ue is the final operating point when the light emitting thyristor LH is driven to emit light. At this time, the light emitting thyristor LH emits light with a light intensity corresponding to the anode current Ia supplied from the output terminal DO (FIGS. 7 to 9 and the like) of the
ところで画像形成装置１では、待機状態に遷移している場合のように、電源が投入されているものの印刷処理を行わず、発光サイリスタＬＨを発光させる必要が無い場合、素子駆動制御信号ＤＲＶＯＮ−Ｎがハイレベル（例えば電源電圧ＶＤＤの電位）に切り替わる。
By the way, in the
このように素子駆動制御信号ＤＲＶＯＮ−Ｎがハイレベルである場合、切替回路７７（図１４（Ｂ））は、第３端子（すなわちＰＭＯＳトランジスタ９１のゲート端子）がハイレベルとなり、伝達状態となる。すなわち切替回路７７は、第１端子及び第２端子の間を電気的に分離し、両者の間で電流を通過させない状態となる。
When the element drive control signal DRVON-N is at a high level in this way, the switching circuit 77 (FIG. 14B) has a third terminal (that is, the gate terminal of the epitaxial transistor 91) at a high level and is in a transmission state. .. That is, the switching
このため図１４（Ｂ）の回路では、切替回路７７の第２端子から発光サイリスタＬＨのゲート端子に対して、電圧が印加されない。これを換言すれば、切替回路７７は、素子駆動制御信号ＤＲＶＯＮ−Ｎがハイレベルとなり非伝達状態となることにより、発光サイリスタＬＨのゲート端子に対し、第２端子をハイインピーダンスとすることができる。
Therefore, in the circuit of FIG. 14B, no voltage is applied from the second terminal of the switching
これにより発光サイリスタＬＨは、画像形成装置１が待機状態である場合等にゲート端子に電圧が印加されることを回避でき、電圧ストレスによる素子の劣化を防ぐことができる。
As a result, the light emitting thyristor LH can avoid applying a voltage to the gate terminal when the
［１−８．複数の発光サイリスタにおける同時オンの動作］
次に、プリントヘッド３３において複数の発光サイリスタＬＨが同時に点灯した場合の動作について、図１５を参照しながら説明する。ここでは、１ドット目及び３ドット目に対応する２個の発光サイリスタＬＨＮ１及びＬＨＮ３、並びにそれぞれと対応する２個の切替回路７７Ｎ１及び７７Ｎ３に着目する。説明の都合上、以下では、１ドット目の発光サイリスタＬＨＮ１に関する構成部品の符号の末尾に「Ｎ１」を付加し、また３ドット目の発光サイリスタＬＨＮ３に関する構成部品の符号の末尾に「Ｎ３」を付加することにより、それぞれを区別するものとする。
[1-8. Simultaneous on operation in multiple luminous thyristors]
Next, the operation when a plurality of light emitting thyristors LH are turned on at the same time in the
図１５（Ａ）は、２個の発光サイリスタＬＨＮ１及びＬＨＮ３、２個の切替回路７７Ｎ１及び７７Ｎ３、並びにバッファ回路７１の接続を表している。バッファ回路７１の出力端子は、共通接続線としての共通ゲート配線Ｇを介して、各切替回路７７の第１端子にそれぞれ接続されている。また、各切替回路７７の第２端子は、各発光サイリスタＬＨのゲート端子に接続されている。さらに、各切替回路７７の第３端子は、素子駆動制御信号ＤＲＶＯＮ−Ｎの信号線とそれぞれ接続されている。
FIG. 15A shows the connection of two light emitting thyristors LHN1 and LHN3, two switching circuits 77N1 and 77N3, and a
ここでは、バッファ回路７１から供給されるゲート駆動信号ＳＧ１により、各発光サイリスタＬＨがオン状態に制御されている場合、すなわちゲート駆動信号ＳＧ１がローレベルである場合を想定する。このためバッファ回路７１は、入力端子がグランドに接続されている。また素子駆動制御信号ＤＲＶＯＮ−Ｎは、ローレベル（０［Ｖ］）となっている。これにより各ＰＭＯＳトランジスタ９１は、スイッチが「オン」となり、各切替回路７７を伝達状態として、第１端子及び第２端子の間で電流を通過させ得る状態となる。
Here, it is assumed that each light emitting thyristor LH is controlled to be in the ON state by the gate drive signal SG1 supplied from the
図１５（Ｂ）は、図１５（Ａ）における各発光サイリスタＬＨを等価回路８６（図１０（Ｄ））に置き換えると共に、切替回路７７内のＰＭＯＳトランジスタ９１に寄生ダイオード９２を加えたものである。
FIG. 15 (B) replaces each light emitting thyristor LH in FIG. 15 (A) with an equivalent circuit 86 (FIG. 10 (D)), and adds a
この図１５（Ｂ）は、２個の発光サイリスタＬＨＮ１及びＬＨＮ３が同時に発光している状態、すなわちオンにされた後の状態を表している。このとき各切替回路７７Ｎ１及びＮ３では、上述したように、各発光サイリスタＬＨＮ１及びＬＨＮ３のゲート端子から第２端子に向かって流れる電流をほぼ０［Ａ］とすることができる。このため図１５（Ｂ）の回路では、共通ゲート配線Ｇに接続されているバッファ回路７１の影響を除外することが可能となる。そこで図１５（Ｂ）では、該バッファ回路７１を破線により表している。
FIG. 15B shows a state in which two light emitting thyristors LHN1 and LHN3 are emitting light at the same time, that is, a state after being turned on. At this time, in the switching circuits 77N1 and N3, as described above, the current flowing from the gate terminal of each light emitting thyristor LHN1 and LHN3 toward the second terminal can be set to substantially 0 [A]. Therefore, in the circuit of FIG. 15B, it is possible to exclude the influence of the
次に、この図１５（Ｂ）において発光サイリスタＬＨＮ１のゲート電流Ｉｇが流れる経路を検討する。このゲート電流Ｉｇが流れるものと仮定した場合、該ゲート電流Ｉｇは、図中に破線の矢印で示した経路を流れることが想定される。すなわちゲート電流Ｉｇは、は、ＰＮＰトランジスタ８７Ｎ１のエミッタ・ベース間を通り、切替回路７７における第２端子及び第１端子の間、すなわちＰＭＯＳトランジスタ９１のソース・ドレイン間において寄生ダイオード９２を順方向に通過し、このときに順方向電圧Ｖｆだけ電位を降下させる。
Next, in FIG. 15B, the path through which the gate current Ig of the light emitting thyristor LHN1 flows is examined. Assuming that this gate current Ig flows, it is assumed that the gate current Ig flows along the path indicated by the broken line arrow in the figure. That is, the gate current Ig passes between the emitter and base of the PNP transistor 87N1 and forwards the
続いてゲート電流Ｉｇは、共通ゲート配線Ｇを経由して発光サイリスタＬＨＮ３側へ進行し、切替回路７７Ｎ３における第１端子及び第２端子の間、すなわちＰＭＯＳトランジスタ９１のソース・ドレイン間において寄生ダイオード９２を逆方向に通過し、ＮＰＮトランジスタ８８Ｎ３のコレクタ・エミッタ間を流れてグランドに流出する。
Subsequently, the gate current Ig travels to the light emitting thyristor LHN3 side via the common gate wiring G, and the
そうすると、発光サイリスタＬＨＮ１のゲート端子からゲート電流Ｉｇの流出経路に沿って積算した積算電位Ｖｓは、次の（１）式のように算出することができる。 Then, the integrated potential Vs integrated from the gate terminal of the light emitting thyristor LHN1 along the outflow path of the gate current Ig can be calculated by the following equation (1).
Ｖｓ＝Ｖｆ＋ＶｃｅＮ３ ……（１） Vs = Vf + VceN3 …… (1)
この（１）式において、順方向電圧Ｖｆが約０．６［Ｖ］であるため、積算電位Ｖｓは約０．６［Ｖ］以上と算出される。一方、発光サイリスタＬＨＮ１におけるＮＰＮトランジスタ８８のコレクタ・エミッタ間における電圧Ｖｃｅ１は、上述したように、典型的には約０．２［Ｖ］であり、積算電位Ｖｓよりも小さくなる。
In the equation (1), since the forward voltage Vf is about 0.6 [V], the integrated potential Vs is calculated to be about 0.6 [V] or more. On the other hand, the voltage Vce1 between the collector and the emitter of the
このため発光サイリスタＬＨＮ１では、ＰＮＰトランジスタ８７Ｎ１のベース端子から流れ出る電流が、破線矢印の経路を通ることなく、ＮＰＮトランジスタ８８のコレクタ電流となり、自身のカソード電流Ｉｋの一部となる。
Therefore, in the light emitting thyristor LHN1, the current flowing out from the base terminal of the PNP transistor 87N1 becomes the collector current of the
このようにプリントヘッド３３では、各発光サイリスタＬＨのゲート端子が切替回路７７を介して共通ゲート配線Ｇに接続されているため、該ゲート端子と他の発光サイリスタＬＨにおけるゲート端子との間で電流を流すことがない。すなわちプリントヘッド３３では、共通ゲート配線Ｇにそれぞれ接続された複数の発光サイリスタＬＨの間で、電流が回り込むことを制限できる。
In this way, in the
［１−９．動作及び効果］
以上の構成において、第１の実施の形態による画像形成装置１のプリントヘッド３３では、バッファ回路７１又は７２と発光サイリスタＬＨのゲート端子との間に、切替回路７７を配置した（図９）。またプリントヘッド３３では、この切替回路７７をＰＭＯＳトランジスタ９１により構成した（図１１）。
[1-9. Operation and effect]
In the above configuration, in the
切替回路７７は、第３端子に供給される素子駆動制御信号ＤＲＶＯＮ−Ｎがローレベルである場合、ＰＭＯＳトランジスタ９１のスイッチ機能を「オン」とした伝達状態となり、第１端子及び第２端子の間で電流を流すことができる。このため切替回路７７は、バッファ回路７１又は７２から供給されるゲート駆動信号ＳＧ１又はＳＧ２を発光サイリスタＬＨのゲート端子に供給することができる。
When the element drive control signal DRVON-N supplied to the third terminal is at a low level, the switching
これにより切替回路７７は、該ゲート駆動信号ＳＧ１又はＳＧ２の電位に応じて、各発光サイリスタＬＨの発光を制御させることができる。具体的に切替回路７７は、ゲート駆動信号ＳＧ１又はＳＧ２の電位に応じて、各発光サイリスタＬＨをアノード端子に供給されるアノード電流に基づき発光させること、又は該アノード電流と無関係に発光を禁止することができる。
As a result, the switching
またこのとき切替回路７７は、第１端子及び第２端子の間に発生する寄生ダイオード９２の順方向電圧Ｖｆが、発光サイリスタＬＨにおけるグランドに対するゲート端子の電位、すなわち電圧Ｖｃｅ１（図１４）ＮＰＮトランジスタ８８のコレクタ・エミッタ間における電圧Ｖｃｅ１よりも大きくなる。これにより切替回路７７は、共通ゲート配線Ｇを介して相互に接続された点灯中の複数の発光サイリスタＬＨの間で回り込む電流をほぼゼロに抑えること、すなわち電流の回り込みを良好に抑制することができる（図１５）。
At this time, in the switching
ところで画像形成装置１では、待機状態等のように電源が投入されているものの印刷処理を行わない場合、すなわちプリントヘッド３３を動作させない場合、例えば発光サイリスタＬＨのゲート端子にハイレベルの（例えば電源電圧ＶＤＤと同程度の）電圧を印加することにより、発光を禁止することができる。しかしながら画像形成装置１では、このような待機状態が長期間になる場合が多い。
By the way, in the
そうすると発光サイリスタＬＨでは、ゲート・カソード間にハイレベルの電圧が継続して印加されることになるため、電圧ストレスによる素子の劣化が生じて、リーク電流の増加や発光効率の低下のような不具合を生じる恐れがある。このような場合、各発光サイリスタＬＨから所定の光量を発光させる目的で、該発光サイリスタＬＨのアノード端子に所定の電流を供給したとしても、発光に用いられる電流の割合が減少してしまうため、所望の光量が得られなくなる。この結果、画像形成装置１では、最終的に印刷される画像の品質を低下させる恐れがあった。
Then, in the light emitting thyristor LH, a high level voltage is continuously applied between the gate and the cathode, which causes deterioration of the element due to voltage stress, resulting in problems such as an increase in leakage current and a decrease in luminous efficiency. May occur. In such a case, even if a predetermined current is supplied to the anode terminal of the light emitting thyristor LH for the purpose of emitting a predetermined amount of light from each light emitting thyristor LH, the ratio of the current used for light emission is reduced. The desired amount of light cannot be obtained. As a result, the
この点において、本実施の形態によるプリントヘッド３３の切替回路７７は、第３端子に供給される素子駆動制御信号ＤＲＶＯＮ−Ｎがハイレベルである場合、ＰＭＯＳトランジスタ９１のスイッチ機能を「オフ」とした非伝達状態となり、該第１端子及び第２端子を電気的に分離した（切り離した）状態に切り替えることができる。これを換言すれば、切替回路７７は、第１端子及び第２端子の間で電流を流させない状態、すなわちバッファ回路７１又は７２から供給されるゲート駆動信号ＳＧ１又はＳＧ２を発光サイリスタＬＨのゲート端子に供給しない状態に切り替えることができる。
In this respect, the switching
すなわち切替回路７７は、非伝達状態において、第２端子に接続された発光サイリスタＬＨのゲート端子をハイインピーダンス状態（Ｈｉ−Ｚ状態）とすることができる。これによりプリントヘッド３３では、ゲート駆動信号ＳＧ１又はＳＧ２の電位に拘わらず、切替回路７７から発光サイリスタＬＨのゲート端子に電圧が印加されない状態とすることができ、該発光サイリスタＬＨが電圧ストレスにより劣化することを未然に防止できる。
That is, the switching
またプリントヘッド３３では、複数の発光サイリスタＬＨの間で電流の回り込みを防止する目的で配置する切替回路７７を、寄生ダイオード９２を有すると共にスイッチとして機能するＰＭＯＳトランジスタ９１により構成した（図１１）。このためプリントヘッド３３では、バッファ回路７１又は７２の出力端子と、各発光サイリスタＬＨのゲート端子とを電気的に接続し又は分離するスイッチ回路等を別途設ける必要が無い。
Further, in the
さらにプリントヘッド３３では、切替回路７７をＰＭＯＳトランジスタ９１により構成した。このＰＭＯＳトランジスタ９１では、ゲート端子がローレベルである場合に第１端子及び第２端子の間を電気的に接続し、ハイレベルである場合に両者を電気的に切り離すことができる。一方、プリントヘッド３３では、ドライバＩＣ５４（図７、図８）において生成される素子駆動制御信号ＤＲＶＯＮ−Ｎ（図１３）が、各発光サイリスタＬＨを選択的に発光させる場合にローレベルとなり、該発光サイリスタＬＨの発光を禁止する場合にハイレベルとなる。そこでプリントヘッド３３では、この素子駆動制御信号ＤＲＶＯＮ−ＮをＰＭＯＳトランジスタ９１のゲート端子に供給すれば良く、専用の制御信号を別途生成する必要が無い。
Further, in the
以上の構成によれば、第１の実施の形態による画像形成装置１のプリントヘッド３３では、バッファ回路７１又は７２と発光サイリスタＬＨのゲート端子との間に、ＰＭＯＳトランジスタ９１により構成されスイッチとして機能する切替回路７７を設けた。プリントヘッド３３は、切替回路７７を伝達状態に切り替えた場合、バッファ回路７１又は７２から供給されるゲート駆動信号ＳＧ１又はＳＧ２を発光サイリスタＬＨのゲート端子に供給してその発光を制御でき、且つ点灯中の複数の発光サイリスタＬＨの間で電流が回り込むことを防止できる。またプリントヘッド３３は、切替回路７７を非伝達状態に切り替えた場合、第２端子をハイインピーダンス状態にすることができ、発光サイリスタＬＨのゲート端子に電圧を印加させること無く、該発光サイリスタＬＨの劣化を防止できる。
According to the above configuration, in the
［２．第２の実施の形態］
第２の実施の形態による画像形成装置２０１（図１）は、第１の実施の形態による画像形成装置１と比較して、プリントヘッド３３（図２）に代わるプリントヘッド２３３を有する点において相違するものの、他の点については同様に構成されている。プリントヘッド２３３（図４）は、第１の実施の形態によるプリントヘッド３３と比較して、発光素子チップ５３及びドライバＩＣ５４に代わる発光素子チップ２５３及びドライバＩＣ２５４を有する点において相違するものの、他の点については同様に構成されている。
[2. Second Embodiment]
The image forming apparatus 201 (FIG. 1) according to the second embodiment is different from the
図６と対応する図１６に示すように、プリントヘッド２３３の発光素子チップ２５３及びドライバＩＣ２５４は、第１の実施の形態による発光素子チップ５３及びドライバＩＣ５４と概ね同様に構成され、一部のみが相違している。このうち発光素子チップ２５３には、第１の実施の形態における発光サイリスタＬＨ（ＬＨ１〜ＬＨ１９２）と対応する発光サイリスタＬＨＰ（ＬＨＰ１〜ＬＨＰ１９２）が１９２個設けられている。
As shown in FIG. 16 corresponding to FIG. 6, the light emitting
図１０（Ａ）〜（Ｄ）とそれぞれ対応する図１７（Ａ）〜（Ｄ）に示すように、発光サイリスタＬＨＰは、いわゆるＰゲート型となっており、Ｎゲート型であった発光サイリスタＬＨとは構成が一部相違している。具体的に発光サイリスタＬＨＰは、図１７（Ｂ）及び（Ｃ）に示したように、下から３番目のＮ型層２８３がその下層であるＰ型層２８２よりも小さくなっており、該Ｐ型層２８２からゲート端子（Ｇ）が引き出されている。
As shown in FIGS. 17 (A) to 17 (D) corresponding to FIGS. 10 (A) to 10 (D), the light emitting thyristor LHP is a so-called P gate type, and is an N gate type light emitting thyristor LH. The configuration is partially different from. Specifically, as shown in FIGS. 17 (B) and 17 (C), the light emitting thyristor LHP has an N-
また図１７（Ｄ）に示すように、発光サイリスタＬＨＰの等価回路２８６は、第１の実施の形態における等価回路８６（図１０（Ｄ））と比較して、やはりゲート端子（Ｇ）を引き出す箇所が相違している。すなわち等価回路２８６では、ＰＮＰトランジスタ８７のベース端子では無く、ＮＰＮトランジスタ８８のベース端子からゲート端子（Ｇ）が引き出されている。
Further, as shown in FIG. 17 (D), the equivalent circuit 286 of the light emitting thyristor LHP also draws out the gate terminal (G) as compared with the equivalent circuit 86 (FIG. 10 (D)) in the first embodiment. The parts are different. That is, in the equivalent circuit 286, the gate terminal (G) is drawn out from the base terminal of the
一方、ドライバＩＣ２５４は、第１の実施の形態によるドライバＩＣ５４（図７及び図８）と比較して、切替回路７７に代わる切替回路２７７が設けられている点、及び負論理の素子駆動制御信号ＤＲＶＯＮ−Ｎに代えて正論理の素子駆動制御信号ＤＲＶＯＮ−Ｐが生成される点において相違するものの、他の点については同様に構成されている。
On the other hand, the
切替回路２７７は、図１１（Ａ）〜（Ｄ）と対応する図１８（Ａ）〜（Ｄ）に示すように、第１端子、第２端子及び第３端子を有しており、第１の実施の形態におけるＰＭＯＳトランジスタ９１に代えて、ＮＭＯＳトランジスタ２９１により構成されている。このＮＭＯＳトランジスタ２９１は、第３端子に供給される素子駆動制御信号ＤＲＶＯＮ−Ｐがハイレベルであれば、第１端子及び第２端子の間で電流を流す伝達状態となり、該素子駆動制御信号ＤＲＶＯＮ−Ｐがローレベルであれば、第１端子及び第２端子の間で電流を流さない非伝達状態となる。またＮＭＯＳトランジスタ２９１は、寄生ダイオード９２に代わる寄生ダイオード２９２を寄生的に発生させる。この寄生ダイオード２９２は、寄生ダイオード９２と比較して、アノード端子及びカソード端子が入れ替わった構成となっている。
As shown in FIGS. 18 (A) to 18 (D) corresponding to FIGS. 11 (A) to 11 (D), the switching circuit 277 has a first terminal, a second terminal, and a third terminal, and has a first terminal. Instead of the NMOS transistor 91 in the embodiment of the above, the NMOS transistor 291 is used. If the element drive control signal DRVON-P supplied to the third terminal is at a high level, the NMOS transistor 291 is in a transmission state in which a current flows between the first terminal and the second terminal, and the element drive control signal DRVON If −P is at a low level, a non-transmission state is set in which no current flows between the first terminal and the second terminal. Further, the NMOS transistor 291 parasitically generates a
このＮＭＯＳトランジスタ２９１は、図１８（Ｃ）に模式的な断面図を示したように、Ｐ型の不純物を含むチップ基材２９３（図中に「Ｐｓｕｂ」と表記）内にＮ型の不純物が注入されてＮウェル領域２９４（図中に「Ｎｗｅｌｌ」と表記）が形成される。またＮＭＯＳトランジスタ２９１は、このＮウェル領域２９４内に、Ｐ型の不純物が注入されたＰウェル領域２９５（図中に「Ｐｗｅｌｌ」と表記）が形成される。
As shown in the schematic cross-sectional view of FIG. 18C, the NMOS transistor 291 has N-type impurities in the chip base material 293 (denoted as “Psub” in the drawing) containing P-type impurities. Upon injection, an N-well region 294 (denoted as "Nwell" in the figure) is formed. Further, in the NMOS transistor 291, a P-well region 295 (denoted as “Pwell” in the figure) in which P-type impurities are injected is formed in the N-
さらにＮＭＯＳトランジスタ２９１は、このＰウェル領域２９５にＮ型の不純物が注入されてＮ型領域２９６及び２９７がそれぞれ形成されると共に、Ｐ型の不純物が拡散されてＰ型領域２９８が形成される。またＮＭＯＳトランジスタ２９１は、Ｎウェル領域２９４にＮ型の不純物が拡散されてＮ型領域２９９が形成される。そのうえＮＭＯＳトランジスタ２９１は、Ｐウェル領域２９５の上側におけるＮ型領域２９６及び２９７の間となる箇所に、第１の実施の形態と同様のポリシリコンからなるゲート電極９８が設けられる。
Further, in the NMOS transistor 291, N-type impurities are injected into the P-
Ｐウェル領域２９５と接続されるＰ型領域２９８は、ＮＭＯＳトランジスタ２９１におけるサブストレート端子となっており、該ＮＭＯＳトランジスタ２９１のソース端子（Ｓ）に相当するＮ型領域２９６と接続されている。この結果、上述した寄生ダイオード２９２（図１８（Ｂ））が形成されることになる。
The P-
図１１（Ｄ）と対応する図１８（Ｄ）は、第３端子の電位が高くスイッチを「オン」とした場合、すなわち素子駆動制御信号ＤＲＶＯＮ−Ｐがハイレベルである場合における、切替回路２７７の特性をグラフとして表したものであり、横軸が第１端子及び第２端子の間に印加される電圧を表し、縦軸が第１端子及び第２端子の間に流れる電流を表す。 FIG. 18 (D) corresponding to FIG. 11 (D) shows the switching circuit 277 when the potential of the third terminal is high and the switch is “on”, that is, when the element drive control signal DRVON-P is at a high level. The horizontal axis represents the voltage applied between the first terminal and the second terminal, and the vertical axis represents the current flowing between the first terminal and the second terminal.
ただし図１８（Ｄ）では、図１１（Ｄ）と同様、第１象限の縦軸が第２端子から第１端子へ流れ込む電流Ｉ１（図１８（Ｂ））に対応し、第４象限の縦軸が第１端子から第２端子へ流れる電流Ｉ２に対応している。以下では、第１の実施の形態と同様に、第１象限における電流Ｉ１の特性を表す曲線を特性曲線ＩｏＬと呼び、また第４象限における電流Ｉ２の特性を表す曲線を特性曲線ＩｏＨと呼ぶ。 However, in FIG. 18 (D), as in FIG. 11 (D), the vertical axis of the first quadrant corresponds to the current I1 (FIG. 18 (B)) flowing from the second terminal to the first terminal, and the vertical axis of the fourth quadrant corresponds to the current I1 (FIG. 18 (B)). The shaft corresponds to the current I2 flowing from the first terminal to the second terminal. Hereinafter, as in the first embodiment, the curve representing the characteristics of the current I1 in the first quadrant is referred to as a characteristic curve IoL, and the curve representing the characteristics of the current I2 in the fourth quadrant is referred to as a characteristic curve IoH.
この第２の実施の形態では、切替回路２７７における各部の正負が、第１の実施の形態による切替回路７７と概ね反転している。このため図１８（Ｄ）では、特性曲線ＩｏＬが、第１の実施の形態における特性曲線ＩｏＨ（図１１（Ｄ））を縦軸方向及び横軸方向に反転させたような形状となっている。また図１８（Ｄ）では、特性曲線ＩｏＨが、第１の実施の形態における特性曲線ＩｏＬを縦軸方向及び横軸方向に反転させたような形状となっている。
In this second embodiment, the positive / negative of each part in the switching circuit 277 is substantially reversed from that of the switching
特性曲線ＩｏＬに着目する場合、横軸は第２端子の電位を表している。この特性曲線ＩｏＬから、切替回路２７７では、例えば第１端子の電位をほぼ０［Ｖ］とし、第２端子もほぼ０［Ｖ］とした場合、第２端子から第１端子へ流れ出る電流Ｉ１がほぼ０［Ａ］となることが分かる。また切替回路２７７では、第２端子の電位を０［Ｖ］から上昇させていくと、第２端子から流れ出る電流Ｉ１の絶対値がある程度まで増加した後、やがて飽和し、所定の電流値Ｉｄに収束する、といった定電流性の特性となる。 When focusing on the characteristic curve IoL, the horizontal axis represents the potential of the second terminal. From this characteristic curve IoL, in the switching circuit 277, for example, when the potential of the first terminal is set to approximately 0 [V] and the potential of the second terminal is also set to approximately 0 [V], the current I1 flowing from the second terminal to the first terminal is It can be seen that the value is almost 0 [A]. Further, in the switching circuit 277, when the potential of the second terminal is increased from 0 [V], the absolute value of the current I1 flowing out from the second terminal increases to a certain extent, and then saturates to a predetermined current value Id. It has a constant current characteristic such as convergence.
また特性曲線ＩｏＨに着目する場合、横軸は第１端子及び第２端子の間に印加される電圧を表している。この特性曲線ＩｏＨから、切替回路２７７では、第１端子の電位を電源電圧ＶＤＤと同等とし、第２端子の電位も電源電圧ＶＤＤと同等とした場合、第２端子へ流れ込む電流Ｉ２がほぼ０［Ａ］となる。また切替回路２７７では、第２端子の電位を電源電圧ＶＤＤから下降させていった場合、該電源電圧ＶＤＤからの下降分が順方向電圧Ｖｆを越えた場合に、電流Ｉ２が流れることが分かる。この順方向電圧Ｖｆは、寄生ダイオード２９２の順方向電圧であり、典型的な設計例において約０．６［Ｖ］となる。
When paying attention to the characteristic curve IoH, the horizontal axis represents the voltage applied between the first terminal and the second terminal. From this characteristic curve IoH, in the switching circuit 277, when the potential of the first terminal is equal to the power supply voltage VDD and the potential of the second terminal is also equivalent to the power supply voltage VDD, the current I2 flowing into the second terminal is almost 0 [ A]. Further, in the switching circuit 277, it can be seen that when the potential of the second terminal is lowered from the power supply voltage VDD, the current I2 flows when the amount of the drop from the power supply voltage VDD exceeds the forward voltage Vf. This forward voltage Vf is the forward voltage of the
以上の構成において、第２の実施の形態による画像形成装置２０１のプリントヘッド２３３では、切替回路２７７をＮＭＯＳトランジスタ２９１により構成した（図１８）。
In the above configuration, in the
切替回路２７７は、第３端子に供給される素子駆動制御信号ＤＲＶＯＮ−Ｐがハイレベルである場合、ＮＭＯＳトランジスタ２９１のスイッチ機能が「オン」である伝達状態となり、第１端子及び第２端子の間で電流を流すことができる。このため切替回路２７７は、バッファ回路７１又は７２から供給されるゲート駆動信号ＳＧ１又はＳＧ２（図７及び図８）を発光サイリスタＬＨのゲート端子に供給することができる。これにより切替回路２７７は、第１の実施の形態と同様に、該ゲート駆動信号ＳＧ１又はＳＧ２の電位に応じて、各発光サイリスタＬＨの発光を制御させることができる。
When the element drive control signal DRVON-P supplied to the third terminal is at a high level, the switching circuit 277 is in a transmission state in which the switch function of the NMOS transistor 291 is “on”, and the switching circuit 277 is in a transmission state of the first terminal and the second terminal. Current can flow between them. Therefore, the switching circuit 277 can supply the gate drive signal SG1 or SG2 (FIGS. 7 and 8) supplied from the
またこのとき切替回路２７７は、寄生ダイオード２９２の作用により、第１の実施の形態と同様に、共通ゲート配線Ｇを介して相互に接続された点灯中の複数の発光サイリスタＬＨの間で回り込む電流をほぼゼロに抑えること、すなわち電流の回り込みを良好に抑制することができる。
Further, at this time, due to the action of the
さらに切替回路２７７は、第３端子に供給される素子駆動制御信号ＤＲＶＯＮ−Ｐがローレベルである場合、ＮＭＯＳトランジスタ２９１のスイッチ機能が「オフ」である非伝達状態となり、該第１端子及び第２端子を電気的に分離した（切り離した）状態に切り替えることができる。すなわち切替回路２７７は、第２端子に接続される発光サイリスタＬＨのゲート端子をハイインピーダンス状態（Ｈｉ−Ｚ状態）とすることができる。 Further, when the element drive control signal DRVON-P supplied to the third terminal is at a low level, the switching circuit 277 is in a non-transmission state in which the switch function of the NMOS transistor 291 is “off”, and the first terminal and the first terminal are in a non-transmissive state. The two terminals can be switched to an electrically separated (separated) state. That is, the switching circuit 277 can put the gate terminal of the light emitting thyristor LH connected to the second terminal into a high impedance state (Hi-Z state).
これによりプリントヘッド２３３では、第１の実施の形態と同様、ゲート駆動信号ＳＧ１又はＳＧ２の電位に拘わらず、切替回路２７７から発光サイリスタＬＨのゲート端子に電圧が印加されない状態とすることができ、該発光サイリスタＬＨが電圧ストレスにより劣化することを未然に防止できる。
As a result, the
［３．他の実施の形態］
なお上述した第１の実施の形態においては、切替回路７７をＰＭＯＳトランジスタ９１により構成する場合について述べた。しかしながら本発明はこれに限らず、他の種々の素子やその組合せ等により切替回路７７を構成しても良い。この場合、要は、第１端子及び第２端子に関して伝達状態又は非伝達状態に切り替えるスイッチとしての機能を有し、且つ非伝達状態において第２端子を第１端子と切り離してハイインピーダンスの状態とすることができれば良い。第２の実施の形態についても同様である。
[3. Other embodiments]
In the first embodiment described above, the case where the switching
また上述した第１の実施の形態においては、ドライバＩＣ５４において素子駆動回路７０から発光サイリスタＬＨに駆動電流を供給させるか否かを制御する素子駆動制御信号ＤＲＶＯＮ−Ｎにより、切替回路７７を伝達状態又は非伝達状態に切り替える場合について述べた（図１４）。しかしながら本発明はこれに限らず、例えばラッチ信号ＨＤ−ＬＯＡＤ等、他の種々の信号により、切替回路７７を伝達状態又は非伝達状態に切り替えるようにしても良い。第２の実施の形態についても同様である。
Further, in the first embodiment described above, the switching
さらに上述した第１の実施の形態においては、発光する発光サイリスタＬＨを被駆動素子とし、これをドライバＩＣ５４により駆動する場合について述べた。しかしながら本発明はこれに限らず、例えばサイリスタをスイッチング素子として用い、このサイリスタに著癖列に接続された他の素子、例えば有機ＥＬ（Electro-Luminescence）素子や発熱抵抗素子等への電圧印加制御を行う場合に、該サイリスタを被駆動素子としても良い。この場合、例えば有機ＥＬや発熱抵抗素子をプリントヘッドに設けたプリンタに適用することができる。第２の実施の形態についても同様である。
Further, in the first embodiment described above, a case where a light emitting thyristor LH that emits light is used as a driven element and is driven by the
さらに上述した第１の実施の形態においては、プリントヘッド３３に組み込まれる発光サイリスタＬＨのゲート端子に切替回路７７を接続する場合について述べた。しかしながら本発明はこれに限らず、例えば列状或いはマトリクス状に配列された表示素子に印加する電圧を制御するためのスイッチング素子として用いられるサイリスタ等、種々の用途で用いられる種々の素子に印加する電圧を制御するためのサイリスタのゲート端子に切替回路７７を接続しても良い。第２の実施の形態についても同様である。
Further, in the first embodiment described above, the case where the switching
さらに上述した第１の実施の形態においては、ゲート端子を１個のみ有する発光サイリスタＬＨを被駆動素子とする場合について述べた。しかしながら本発明はこれに限らず、ゲート端子が２個以上設けられた発光サイリスタを被駆動素子としても良い。第２の実施の形態についても同様である。 Further, in the first embodiment described above, a case where a light emitting thyristor LH having only one gate terminal is used as a driven element has been described. However, the present invention is not limited to this, and a light emitting thyristor provided with two or more gate terminals may be used as the driven element. The same applies to the second embodiment.
さらに上述した第１の実施の形態においては、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体及びＮ型半導体を順次接合させた、いわゆる「ＰＮＰＮ型」の構成でなる発光サイリスタＬＨを被駆動素子とし、これをドライバＩＣ５４により駆動する場合について述べた。しかしながら本発明はこれに限らず、例えばＰ型半導体、Ｎ型半導体、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体及びＮ型半導体を順次接合させた「ＰＮＰＮＰＮ型」の構成でなる発光サイリスタ等、ＰＮ接合を有する種々の発光サイリスタを被駆動素子としても良い。
Further, in the first embodiment described above, a light emitting thyristor LH having a so-called "PNPN type" configuration in which a P-type semiconductor, an N-type semiconductor, a P-type semiconductor, and an N-type semiconductor are sequentially bonded is used as a driven element. , The case where this is driven by the
さらに上述した第１の実施の形態においては、ＭＦＰでなる画像形成装置１に本発明を適用する場合について述べた。しかしながら本発明はこれに限らず、例えば複写機やファクシミリ装置等、電子写真方式によりトナー画像を形成して用紙に定着させる機能を有する種々の電子機器に適用しても良い。第２の実施の形態についても同様である。
Further, in the first embodiment described above, the case where the present invention is applied to the
さらに本発明は、上述した各実施の形態及び他の実施の形態に限定されるものではない。すなわち本発明は、上述した各実施の形態と上述した他の実施の形態の一部又は全部を任意に組み合わせた実施の形態や、一部を抽出した実施の形態にもその適用範囲が及ぶものである。 Furthermore, the present invention is not limited to the above-described embodiments and other embodiments. That is, the scope of the present invention extends to an embodiment in which each of the above-described embodiments and a part or all of the above-mentioned other embodiments are arbitrarily combined, and an embodiment in which a part is extracted. Is.
さらに上述した実施の形態においては、制御信号供給部としての第２制御回路６６並びにバッファ回路７１及び７２と、切替部としての切替回路７７とによって伝達状態切替回路としての伝達状態切替部７８を構成する場合について述べた。しかしながら本発明はこれに限らず、その他種々の構成でなる制御信号供給部と、切替部とによって伝達状態切替回路を構成しても良い。
Further, in the above-described embodiment, the transmission state switching unit 78 as the transmission state switching circuit is configured by the
本発明は、例えば電子写真方式によりトナー画像を形成して用紙に定着させることにより印刷するＭＦＰで利用できる。 The present invention can be used in an MFP that prints by forming a toner image by, for example, an electrophotographic method and fixing it on paper.
１、２０１……画像形成装置、３……制御部、１６……画像形成ユニット、３３、２３３……プリントヘッド、５３、２５３……発光素子チップ、５４……ドライバＩＣ、６５……第１制御回路、６６……第２制御回路、６８……マルチプレクサ回路、７０……素子駆動回路、７１、７２……バッファ回路、７７、２７７……切替回路、７８……伝達状態切替部、９１……ＰＭＯＳトランジスタ、９２、２９２……寄生ダイオード、２９１……ＮＭＯＳトランジスタ、ＤＯ……出力端子、ＤＲＶＯＮ−Ｎ、ＤＲＶＯＮ−Ｐ……素子駆動制御信号、Ｅ１、Ｅ２……書込指令信号、Ｇ……共通ゲート配線、Ｇ１、Ｇ２……ゲート駆動端子、ＨＤ−ＳＴＢ−Ｎ……ストローブ信号、Ｉ１……電流、Ｉ２……電流、Ｉａ……アノード電流、Ｉｇ……ゲート電流、Ｉｋ……カソード電流、ＬＨ、ＬＨＰ……発光サイリスタ、Ｓ１Ｎ、Ｓ２Ｎ……データ切替信号、ＳＧ１、ＳＧ２……ゲート駆動信号、ＶＤＤ……電源電圧、Ｖａ……アノード電位、Ｖｃｅ１……電圧、Ｖｆ……順方向電圧、Ｖｇ……ゲート電位、Ｖｓ……積算電位。
1, 201 ... Image forming device, 3 ... Control unit, 16 ... Image forming unit, 33, 233 ... Print head, 53, 253 ... Light emitting element chip, 54 ... Driver IC, 65 ... First Control circuit, 66 ... 2nd control circuit, 68 ... multiplexer circuit, 70 ... element drive circuit, 71, 72 ... buffer circuit, 77, 277 ... switching circuit, 78 ... transmission state switching unit, 91 ... ... epitaxial transistor, 92, 292 ... parasitic diode, 291 ... NMOS transistor, DO ... output terminal, DRVON-N, DRVON-P ... element drive control signal, E1, E2 ... write command signal, G ... ... common gate wiring, G1, G2 ... gate drive terminal, HD-STB-N ... strobe signal, I1 ... current, I2 ... current, Ia ... anode current, Ig ... gate current, Ik ... cathode Current, LH, LHP …… Luminous thyristor, S1N, S2N …… Data switching signal, SG1, SG2 …… Gate drive signal, VDD …… Power supply voltage, Va …… Anonode potential, Vce1 …… Voltage, Vf …… Forward direction Voltage, Vg …… Gate potential, Vs …… Integrated potential.
Claims (9)
前記制御信号供給部と前記被駆動素子の前記制御端子との間に接続され、前記制御信号を前記制御端子に伝達する伝達状態と、前記制御信号を前記制御端子に伝達しない非伝達状態とを切り替え、且つ前記非伝達状態において前記制御端子をハイインピーダンスの状態とする切替部と、
前記制御信号供給部と、複数の前記切替部とを電気的に接続する共通接続線と
を具え、
前記切替部は、前記伝達状態において、前記被駆動素子の前記制御端子から前記共通接続線を介して他の前記被駆動素子における前記制御端子に電流が回り込むことを制限する
ことを特徴とする伝達状態切替回路。 A control signal supply unit that supplies a control signal for controlling the drive of the driven element to a plurality of driven elements having a control terminal that receives drive control via the control terminal.
A transmission state connected between the control signal supply unit and the control terminal of the driven element and transmitting the control signal to the control terminal, and a non-transmission state in which the control signal is not transmitted to the control terminal. switching a switching unit and for the control terminal and the high impedance state in the non-transmission state,
A common connection line for electrically connecting the control signal supply unit and the plurality of switching units is provided .
The switching unit limits current from the control terminal of the driven element to the control terminal of the other driven element via the common connection line in the transmission state.
Transmitting state switching circuit, characterized in that.
ことを特徴とする請求項１に記載の伝達状態切替回路。 The switching unit has a NMOS transistor or an NMOS transistor having a parasitic diode, and a transmission state switching signal for switching to the transmission state or the non-transmission state is sent to the gate terminal of the NMOS transistor or the gate terminal of the NMOS transistor. The transmission state switching circuit according to claim 1, wherein the transmission state is supplied.
をさらに具え、
前記伝達状態切替信号は、前記素子駆動回路による前記被駆動素子の駆動を許容するか否かを切り替える信号である
ことを特徴とする請求項２に記載の伝達状態切替回路。 Further equipped with an element drive circuit for driving the driven element,
The transmission state switching circuit according to claim 2, wherein the transmission state switching signal is a signal for switching whether or not to allow the driven element to be driven by the element driving circuit.
ことを特徴とする請求項１に記載の伝達状態切替回路。 The switching unit is more than the integrated potential when a current wraps around the control terminal of the driven element from the control terminal of the driven element to the control terminal of another driven element via the common connection line in the transmission state. The transmission state switching circuit according to claim 1 , wherein the potential difference in the current flowing in the driven element is smaller.
ことを特徴とする請求項４に記載の伝達状態切替回路。 The fourth aspect of the present invention is characterized in that the switching unit has a NMOS transistor or an NMOS transistor having a parasitic diode, and the control signal supply unit and the control terminal are connected to either a source terminal or a drain terminal, respectively. The described transmission state switching circuit.
ことを特徴とする請求項５に記載の伝達状態切替回路。 The switching unit according to claim 5 in which the potential between the control signal supply unit side and the control terminal side caused by the parasitic diode, and wherein the higher than the potential with respect to the ground of the control terminal of the driven element The transmission state switching circuit described in.
前記制御端子は、ゲート端子である
ことを特徴とする請求項１に記載の伝達状態切替回路。 The driven element is a light emitting thyristor.
The transmission state switching circuit according to claim 1, wherein the control terminal is a gate terminal.
複数の前記伝達状態切替回路とそれぞれ接続された複数の前記被駆動素子と
を具えることを特徴とするプリントヘッド。 The plurality of transmission state switching circuits according to any one of claims 1 to 7 and the transmission state switching circuit.
A print head including a plurality of the above-mentioned driven elements connected to each of the plurality of the transmission state switching circuits.
前記画像を所定の媒体に定着させる定着部と
を具えることを特徴とする画像形成装置。 An image forming unit that exposes a photoconductor with the print head according to claim 8 to generate an electrostatic latent image and forms an image based on the electrostatic latent image with a developing agent.
An image forming apparatus including a fixing portion for fixing the image on a predetermined medium.
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