JP6861914B1 - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

半導体装置の耐圧性を高めつつ、半導体装置の寄生抵抗を低減可能な技術を提供することを目的とする。第２半導体層のうち第１半導体層から露出された部分は、積層構造の凹部に対応し、第１半導体層、または、第１半導体層及び第２半導体層の隣接部分は、積層構造の凸部に対応する。凸部の側壁には、第２導電型の第１ガードリングが配設され、凹部には、第２導電型のガードリングが配設されていない、または、第１ガードリングよりも厚さが薄い第２導電型の第２ガードリングが配設されている。

Description

本開示は、半導体装置及び半導体装置の製造方法に関する。

モノポーラ素子であるショットキーバリアダイオードは、高速動作が可能であるため、整流回路の効率を定める整流ダイオードとして有用である。一方、ショットキーバリアダイオードでは、半導体と金属との界面のショットキーバリアを障壁として用いるため、逆方向動作時のリーク電流が大きく、逆方向耐圧も低い。

逆方向特性を改善するための手法として様々な工夫がなされており、例えば特許文献１にはフィールドプレートを用いた高耐圧素子構造が提案され、例えば特許文献２にはガードリングを用いた高耐圧素子構造が提案されている。また、例えば特許文献３には、２種類のショットキー電極を用いて周縁部からピンチオフさせることで寄生抵抗の増加を抑制し、かつ、耐圧を向上する技術が提案されている。

特開昭５６−８３０７６号公報 特開昭５２−７２５８１号公報 特表２００９−５１６３９１号公報

従来のショットキーバリアダイオードでは、材料物性から予測される耐圧よりも低い電圧によって半導体装置の破壊などの不具合が、検査時などに生じることが知られている。この不具合は、加工や成膜に起因した欠陥により空乏化が十分に進まないことや、その加工形状によりパターンエッジに高い電界が印加されることに由来しており、これを避けるためにガードリング及びフィールドプレートなどの構造を配設することが考えられる。しかしながら、これらの構造ではアクセス層へのドーパント侵入による寄生抵抗増加、電極面積増大、接合形成による寄生容量増加により素子特性が劣化する。また、特許文献３の技術では、ピニングの影響により、２種類の電極間で十分な障壁及び空乏層幅の差を得ることは難しい。

そこで、本開示は、上記のような問題点を鑑みてなされたものであり、半導体装置の耐圧性を高めつつ、半導体装置の寄生抵抗を低減可能な技術を提供することを目的とする。

本開示に係る半導体装置は、第１導電型の第１半導体層と、前記第１半導体層に覆われた部分であって、前記第１半導体層と隣接する部分である隣接部分を有し、前記第１半導体層よりも第１導電型の不純物濃度が高い第１導電型の第２半導体層とを備え、前記第２半導体層のうち前記第１半導体層から露出された部分は、前記第１半導体層及び前記第２半導体層の積層構造の凹部に対応し、前記第１半導体層、または、前記第１半導体層及び前記第２半導体層の前記隣接部分は、前記積層構造の凸部に対応し、前記凸部の側壁には、第２導電型の第１ガードリングが配設され、前記凹部には、前記第１ガードリングよりも厚さが薄い第２導電型の第２ガードリングが配設されている。

本開示によれば、凸部の側壁には第１ガードリングが配設され、凹部にはガードリングが配設されていない、または、第１ガードリングよりも厚さが薄い第２ガードリングが配設されている。このような構成によれば、半導体装置の耐圧性を高めつつ、半導体装置の寄生抵抗を低減することができる。

本開示の目的、特徴、局面及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。

実施の形態１に係る半導体装置の構成を示す断面模式図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。 実施の形態２に係る半導体装置の構成を示す断面模式図である。 実施の形態２に係る半導体装置の製造方法を説明するための断面模式図である。 実施の形態２に係る半導体装置の製造方法を説明するための断面模式図である。 実施の形態３に係る半導体装置の構成を示す断面模式図である。 実施の形態３に係る半導体装置の製造方法を説明するための断面模式図である。 実施の形態４に係る半導体装置の構成を示す平面模式図である。 実施の形態６に係る半導体装置の構成を示す断面模式図である。 実施の形態６に係る半導体装置の製造方法を説明するための断面模式図である。 実施の形態６に係る半導体装置の製造方法を説明するための断面模式図である。 実施の形態６に係る半導体装置の製造方法を説明するための断面模式図である。 実施の形態６に係る半導体装置の製造方法を説明するための断面模式図である。 実施の形態６に係る半導体装置の製造方法を説明するための断面模式図である。 実施の形態６に係る半導体装置の製造方法を説明するための断面模式図である。

以下、実施の形態について図面を参照しながら説明する。なお、この実施の形態により本開示が限定されるものではなく、その趣旨を逸脱しない範囲において適宜変更可能であり、請求の範囲に一致して広く解釈されるべきである。また、以下に示す図面においては、理解を容易にするため各層または各部材の一部は省略されており、各層または各部材の縮尺が現実と異なる場合があり、図面によって本開示の範囲は限定されるものではない。

＜実施の形態１＞
図１は、本実施の形態１に係る半導体装置の構成を示す断面模式図である。なお以下では、半導体装置はショットキーバリアダイオードであるものとして説明するが、これに限ったものではなく、例えばｐｎダイオードなどであってもよい。また以下では、半導体装置と半導体素子とは実質的に同じであるものして説明する。また以下では、第１導電型及び第２導電型はそれぞれｎ型及びｐ型であるものとして説明するが、第１導電型及び第２導電型はそれぞれｐ型及びｎ型であってもよい。

半導体基板１０１上に、ｎ型の導電型のアクセス層１０３が配設され、アクセス層１０３上にアクセス層１０３と同じ導電型であるｎ型のドリフト層１０２が配設されている。つまり、アクセス層１０３のうちドリフト層１０２と逆側の部分には半導体基板１０１が配設され、アクセス層１０３は、半導体基板１０１とドリフト層１０２との間に配設されている。

第２半導体層であるアクセス層１０３のｎ型の不純物濃度は、第１半導体層であるドリフト層１０２のｎ型の不純物濃度よりも高い。アクセス層１０３は、ドリフト層１０２に覆われた部分であって、ドリフト層１０２と隣接する部分である隣接部分１０３ａを有する。

アクセス層１０３のうちドリフト層１０２から露出された部分は、ドリフト層１０２及びアクセス層１０３の積層構造の凹部に対応する。ドリフト層１０２、または、ドリフト層１０２及びアクセス層１０３の隣接部分１０３ａは、ドリフト層１０２及びアクセス層１０３の積層構造の凸部に対応する。

以下の説明では、上記凹部を平坦部１１と記すが、当該凹部は必ずしも平坦部でなく多少の凹凸がある部分であってもよい。また以下の説明では、上記凸部をメサ部１２と記すが、当該凸部は必ずしもメサ形状でなくてもよい。

第１電極であるアノード電極１０５は、メサ部１２上、つまりドリフト層１０２の上面に配設されている。アノード電極１０５とドリフト層１０２との接続はショットキー性接触であることが好ましく、アノード電極１０５の材料として例えばＮｉ（ニッケル）、Ｔｉ（チタン）、及び、Ｐｔ（白金）などが用いられることが多い。ここではアノード電極１０５の材料はＰｔであるものとして説明する。なお、アノード電極１０５の材料がＰｔである場合、ドリフト層１０２の濃度が４．８×１０^１７ｃｍ^−３であれば、ショットキー性接触が得られる。

第２電極であるカソード電極１０６は、半導体基板１０１の下面に配設されている。カソード電極１０６と半導体基板１０１との接続はオーミック性接触であることが好ましい。なお、カソード電極１０６は、半導体基板１０１を加工してアクセス層１０３の下面に配設されてもよいし、他の実施の形態で説明するように、アクセス層１０３の上面、つまり平坦部１１上に配設されてもよい。

上記構成によれば、高い電圧が半導体装置に印加されてもドリフト層１０２表面から空乏化が進んで電界が低減されるため、電界（電圧）による半導体装置の不具合を抑制可能である。ここで、ドリフト層１０２に印加される電界を低減するには、空乏層がより延伸される必要がある。空乏層が延伸されるには、ドリフト層１０２の濃度を低減することが効果的であり、当該濃度は、半導体装置の必要な耐圧によって設定されるべきである。例えば破壊電圧を６０Ｖとするならば、ドリフト層１０２の濃度は、４．８×１０^１７ｃｍ^−３以下のキャリア濃度であることが好ましい。

しかしながら上記構成では、加工及び成膜に起因する欠陥により空乏化が十分に進まないこと、または、その加工形状に含まれるパターンエッジに高い電界が印加されることによって、半導体装置の不具合が生じることがある。

その対策として、半導体層表面にガードリングを配設し、半導体層表面に印加される電界を低減する試みがされている。ガードリングは、ｎ型のドリフト層１０２などの半導体層と異なる高濃度のｐ型不純物からなるｐ型半導体を含むことによって、半導体層と接合を形成する。

ここで、加工損傷により生成されるキャリアを失活するような工夫がガードリングに施されてもよく、この工夫が施される場合には、ガードリングの濃度は例えば５．０×１０^１７ｃｍ^−３以下のキャリア濃度であることが好ましい。このような構成により電圧が半導体装置に印加された際には、低濃度である半導体層側へ空乏層が延伸することにより電界低減の効果が得られる。その結果、半導体装置内の電界が材料破壊電界に到達することを抑制することができ、半導体装置の不具合を抑制することができる。

実際の駆動においては、加工損傷の影響が比較的大きく、構造上の特異点となる部分は、パターンエッジを有するメサ部１２の側壁である。この結果、駆動中に空乏化すべきメサ部１２の側壁において空乏化が阻害され、半導体装置に高電界が印加されると不具合が起きると考えられる。

そこで本実施の形態１では、メサ部１２の側壁に、ｐ型の第１ガードリング１０４ａが配設されることで、上記のような半導体装置の不具合を抑制することができる。

一方、加工損傷が実質的に存在せず、特異点も存在しない平坦部１１において、深いガードリングを配設することは、電流パスを狭幅化し、寄生抵抗を増加させてしまう。つまり、ガードリングを平坦部１１に配設することは、ガードリングの種類やフィールドプレートの種類にもよるが寄生容量を増加させてしまうことになる。しかしながら、メサ部１２の側壁に第１ガードリング１０４ａを形成する場合、一定の工夫を施さない限り、ガードリングはメサ部１２の上面及び側壁のみならず、パターニング精度の制限によって、アクセス層１０３の平坦部１１にも形成されてしまう。

そこで本実施の形態１では、メサ部１２の側壁の第１ガードリング１０４ａよりも厚さが薄いｐ型の第２ガードリング１０４ｂが、平坦部１１に配設されている。つまり、メサ部１２の側壁の第１ガードリング１０４ａの表面から深い部分までの長さは、平坦部１１の第２ガードリング１０４ｂの表面から深い部分までの長さよりも大きくなっている。このように、メサ部１２の側壁の第１ガードリング１０４ａは、比較的深くまで配設されているので、加工損傷があり、構造上の特異点となるメサ部１２の側壁の保護効果を増強することができ、それによって半導体装置の電界緩和及び耐圧性を高めことができる。一方、平坦部１１の第２ガードリング１０４ｂは比較的浅くまでしか配設されないので、高濃度及び低抵抗なアクセス層１０３への第２ガードリング１０４ｂへの侵入を抑制することができ、半導体装置の寄生抵抗及び寄生容量の増加を抑制することができる。

＜製造方法＞
図２〜図６は、本実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。次に本実施の形態１に係る半導体装置の製造方法について説明する。ここでは半導体基板１０１などの材料は窒化物半導体である例を説明するが、窒化物半導体に限るものではなく、ワイドバンドギャップ半導体などのその他の半導体材料であってもよい。また以下で説明する例は、あくまで本開示の理解を助けるための例であり、製造方法や製造工程の順番などを限定するものではない。また、説明を簡便にするためパッシベーション膜や配線、フィールドプレートなどの構成の説明は省略したが、その有無により本開示の趣旨が変わるものではない。

まず図２に示すように、半導体基板１０１上に、例えばｎ^＋−ＧａＮ層などのアクセス層１０３をエピタキシャル成長により形成する。ここで、半導体基板１０１とアクセス層１０３との間にはその後の結晶成長を容易にし、かつ、結晶品質を確保するための緩衝層が配設されてもよい。エピタキシャル成長装置としては、例えばＭＯＣＶＤ（Ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）装置、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）装置、ＨＶＰＥ（Ｈｙｄｒｉｄｅ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）装置が知られており、これらのいずれかが用いられてもよい。ＭＯＣＶＤによりｎ^＋−ＧａＮ層を形成する際には、例えば、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）またはＴＥＧ（トリエチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ_３（アンモニア）が用いられ、ドープされるＳｉの原料ガスにはＳｉＨ_４（モノシラン）が用いられる。

なお、半導体基板１０１としてｎ^＋−ＧａＮ基板を用いる場合には、アクセス層１０３の成膜工程を省略してもよい。この場合、半導体基板１０１は、アクセス層１０３として用いられる。

また、アクセス層１０３上に、例えばｎ⁻−ＧａＮ層などのドリフト層１０２をエピタキシャル成長により形成する。なお、アクセス層１０３及びドリフト層１０２は、半導体装置の耐圧を決める層となるため、それらの不純物濃度及び膜厚は精密に制御される必要がある。

それから図３に示すように、アクセス層１０３をドリフト層１０２から部分的に露出させることによって、メサ部１２及び平坦部１１を形成する。アクセス層１０３を露出するためのパターニング方法として、例えばフォトリソグラフィ、電子線リソグラフィ、レーザ描画、インプリントなどが用いられる。なお図３では、フォトマスク及びフォトリソグラフィを用いてフォトレジスト１０７をパターニングし、パターニングされたフォトレジスト１０７をマスクとしてドリフト層１０２を選択的にエッチングすることで、メサ部１２及び平坦部１１が形成されている。

次に図４に示すように、半導体基板１０１の下面上にカソード電極１０６を形成する。カソード電極１０６と半導体基板１０１との接続はオーミック性接触であることが好ましい。例示する窒化物半導体においてオーミック性接触を得るために、事前に、半導体基板１０１の下面にイオン注入及び活性化アニール処理を施してもよいし、カソード電極１０６などの電極の形成後にアロイ処理を施してもよい。これらの活性化アニール処理や、アロイ処理は例えば窒化物半導体では高温となることが多く、ガードリング形成後であると、その際の熱履歴によりガードリングの特性が変化する場合がある。この変化を抑制するために、以下で説明するように、カソード電極１０６形成後にガードリングを形成することが好ましい。

それから図５に示すように、フォトマスク及びフォトリソグラフィを用いて、メサ部１２が露出されたフォトレジスト１０７をパターニングする。このときにメサ部１２のイオン非注入としたい非注入領域をフォトマスクの非露光領域としておくことで、非注入領域にフォトレジスト１０７を残存させることができる。図５の例では、メサ部１２の上面は、フォトレジスト１０７が残存する非注入上面領域と、フォトレジスト１０７が残存しない注入上面領域とを含む。また図５の例では、フォトレジスト１０７のパターニング精度の影響により、メサ部１２の側壁と、平坦部１１上のフォトレジスト１０７との間において、平坦部１１の一部が意図せずに露出されている。

次に、ｐ型不純物であるイオンを注入する。本実施の形態１では、断面視において、イオン注入の方向と、ドリフト層１０２の面外方向とがなすチルト角θは、３０°以上である。

メサ部１２のうち、上述したフォトレジスト１０７に覆われずに露出した領域にのみイオンは注入され、イオン源方向から見た時に阻止能以上の厚さとなるフォトレジスト１０７で遮蔽された領域ではイオンは注入されない。この結果、メサ部１２の側壁及び注入上面領域などにイオンが注入され、第１ガードリング１０４ａが形成される。

アクセス層１０３の平坦部１１では、メサ部１２のイオン注入と同じイオン源からイオン注入されるが、メサ部１２の側壁と平坦部１１とでは注入角、面密度、及び、面間隔が異なるため、メサ部１２の側壁と平坦部１１とでは、表面からのイオン侵入深さが異なる。また、平坦部１１におけるイオンの侵入深さは、チルト角θの影響を受け、その一方で、メサ部１２の側壁におけるイオンの侵入深さは、チルト角θと、側壁の傾斜角であるメサテーパ角との影響を受ける。このため、メサテーパ角とチルト角θとを適切に制御することで、メサ部１２の側壁及び平坦部１１のイオン侵入深さを個別に設定することが可能となり、メサ部１２の側壁の第１ガードリング１０４ａよりも、平坦部１１の第２ガードリング１０４ｂの厚さを薄くすることが可能となる。以上のことは、メサ部１２の側壁と注入上面領域とについても同様に成り立つ。

なお、ウェハ回転角であるローテーション角を単一に設定し、一方向からのみのイオン注入を行うと、チルト角θによっては、メサ部１２やフォトレジスト１０７がイオン注入の障害となるシェーディングが生じることがある。このため、メサ部１２の長手方向を基準に、少なくとも２種類以上のローテーション角でイオン注入を行うか、ウェハを回転させながらのイオン注入を行うことが好ましい。

また、チルト角θが９０°である場合、イオン注入の方向が、ドリフト層１０２の上面などと平行となるため、ドリフト層１０２の上面などにイオンを注入できなくなる。このため、チルト角θは６０°以下であることが好ましい。

以上では、イオン注入によってガードリングを形成する製造方法について説明したが、これに限ったものではない。例えば、ドーピング制御した結晶を成膜することによってガードリングを形成してもよい。また以上では、メサ部１２の側壁を露出し、かつ、斜めイオン注入を行うことによって、メサ部１２の側壁に平坦部１１よりも深いガードリングを形成する製造方法について説明したが、これに限ったものではない。例えば、結晶成長時の面方位とマストランスポートとを用いてメサ部１２の側壁に平坦部１１よりも深いガードリングを形成してもよい。

それから図６に示すように、ドリフト層１０２の非注入上面領域上にアノード電極１０５を形成する。アノード電極１０５とドリフト層１０２との接続はショットキー性接触であることが好ましい。なお、図６ではリフトオフによってアノード電極１０５が形成されている。このリフトオフでは、フォトレジスト１０７、またはＳｉＮ、ＳｉＯなどの誘電体をマスクとして、その上に蒸着やスパッタでメタル１０５ａが成膜される。そして、このマスクを除去する際にマスク上のメタル１０５ａを同時に除去することで、マスクのない領域のメタル１０５ａがアノード電極１０５としてパターニングされる。電極のパターニング形成は、このリフトオフに限ったものではなく、例えばイオンミリング、ドライ加工、ウェット加工などの周知の方法も用いることができる。

＜実施の形態１のまとめ＞
以上のような本実施の形態１によれば、メサ部１２の側壁の第１ガードリング１０４ａは比較的深くまで配設されているので、半導体装置の電界緩和及び耐圧性を高めことができる。一方、平坦部１１の第２ガードリング１０４ｂは比較的浅くまでしか配設されないので、半導体装置の寄生抵抗及び寄生容量の増加を抑制することができる。

また本実施の形態１では、チルト角θが３０°以上であるため、第１ガードリング１０４ａ及び第２ガードリング１０４ｂの深さ、並びに、メサ部１２の側壁及び注入上面領域の深さを適切に制御することを可能とする。

＜実施の形態２＞
図７は、本実施の形態２に係る半導体装置の構成を示す断面模式図である。本実施の形態２は、実施の形態１の構成のうちガードリングの構成を変更したものであり、以下その変更点について主に説明する。

本実施の形態２では、アクセス層１０３の平坦部１１にガードリングが配設されていない。このため、順方向に電圧をかけた際の半導体装置の抵抗の増加を抑制することができるとともに、アクセス層１０３の寄生容量の増加も抑制することができる。ただし、実施の形態１で記載したように、メサ部１２の側壁に第１ガードリング１０４ａを形成する場合、一定の工夫を施さない限り、パターニング精度の制限によりアクセス層１０３の平坦部１１にもガードリングが形成されることになる。そこで、本実施の形態２では、実施の形態１で説明した製造方法に、一定の工夫が加えられている。

＜製造方法＞
図８及び図９は、本実施の形態２に係る半導体装置の製造方法を説明するための断面模式図である。次に本実施の形態２に係る半導体装置の製造方法について説明する。

まず、実施の形態１の図２〜図４の工程と同様の工程を行う。それから、フォトレジスト１０７をスピンオン塗布することでメサ部１２を覆い、フォトレジスト１０７の上面を平坦にする。次に、露光量で現像深さを制御する。具体的には、メサ部１２の上面であるテーブルトップが十分に露光されて、平坦部１１が露光されないようにするため、露光量が通常よりも低く調整されるアンダー露光を行う。

現像後、図８に示すように、メサ部１２の上部だけがフォトレジスト１０７から露出された状態となり、その一方で、平坦部１１上のフォトレジスト１０７は、露光量で制御された残膜厚を有することになる。このときにメサ部１２のイオン非注入としたい非注入領域をフォトマスクの非露光領域としておくことで、非注入領域にフォトレジスト１０７を残存させることができる。図８の例では図５の例と同様に、メサ部１２の上面は、フォトレジスト１０７が残存する非注入上面領域と、フォトレジスト１０７が残存しない注入上面領域とを含む。

次に、ｐ型不純物であるイオンを注入する。本実施の形態２に係るチルト角θは、実施の形態１と同様に３０°以上である。

メサ部１２のうち、上述したフォトレジスト１０７に覆われずに露出した領域にのみイオンは注入され、イオン源方向から見た時に阻止能以上の厚さとなるフォトレジスト１０７で遮蔽された領域ではイオンは注入されない。この結果、メサ部１２の側壁及び注入上面領域などにイオンが注入され、第１ガードリング１０４ａが形成される。

アクセス層１０３の平坦部１１では、平坦部１１上のフォトレジスト１０７によってイオン注入が抑制される。このため、平坦部１１には第２ガードリング１０４ｂは形成されない。

なお本実施の形態２でも、メサ部１２の長手方向を基準に、少なくとも２種類以上のローテーション角でイオン注入を行うか、ウェハを回転させながらのイオン注入を行うことが好ましい。また、チルト角θは６０°以下であることが好ましい。

なお本実施の形態２では、マスク材、イオン種、加速電圧、マスクのパターンによっては、メサ部１２などの半導体層の表面からのガードリングのプロファイルを連続的に浅くすることができる。このため、特異点が低減された高耐圧な構造の実現化が期待できる。

なお、図８のようなメサ部１２の上部だけを露出するフォトレジスト１０７を形成する方法は上記に限ったものではなく、例えば、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）、エッチバックなどの周知の方法を用いることができる。

それから図９に示すように、ドリフト層１０２の非注入上面領域上にアノード電極１０５を形成する。アノード電極１０５とドリフト層１０２との接続はショットキー性接触であることが好ましい。なお、図９ではリフトオフによってアノード電極１０５が形成されているが、電極のパターニング形成は、リフトオフに限ったものではなく、例えばイオンミリング、ドライ加工、ウェット加工などの周知の方法も用いることができる。

＜実施の形態２のまとめ＞
以上のような本実施の形態２によれば、メサ部１２の側壁の第１ガードリング１０４ａは比較的深くまで配設されているので、半導体装置の電界緩和及び耐圧性を高めことができる。一方、平坦部１１にはガードリングが配設されていないので、半導体装置の寄生抵抗及び寄生容量の増加を抑制することができる。

＜実施の形態３＞
図１０は、本実施の形態３に係る半導体装置の構成を示す断面模式図である。本実施の形態３は、実施の形態２の構成のうちカソード電極の構成を変更したものであり、以下その変更点について主に説明する。なお、実施の形態２の構成に限らず、実施の形態１の構成においても、以下と同様にカソード電極の構成を変更してもよい。

本実施の形態３では、カソード電極１０６は、半導体基板１０１上ではなく、アクセス層１０３の平坦部１１上に配設されている。つまり本実施の形態３に係る半導体装置は、アノード電極１０５及びカソード電極１０６が、アクセス層１０３に対して同一側に配設された横型構造を有している。

なお、平坦部１１が窒化物半導体を含み、かつ、平坦部１１の上面からコンタクトをとる場合には、エッチングなどの加工によりアクセス層１０３をドリフト層１０２から露出し、露出したアクセス層１０３に対して電極をオーミック性接触させる。この際に好ましくは、アクセス層１０３の濃度、または少なくともアクセス層１０３の表面の濃度を、５．０×１０^１８ｃｍ^−３以上とすることで、容易に実用的なオーミック性接触が得られる。

＜製造方法＞
図１１は、本実施の形態３に係る半導体装置の製造方法を説明するための断面模式図である。次に本実施の形態３に係る半導体装置の製造方法について説明する。

まず、実施の形態１の図２及び図３の工程と同様の工程を行う。それから、図１１に示すように、アクセス層１０３の平坦部１１上にカソード電極１０６を形成する。なお、図１１ではリフトオフによってメタル１０６ａからカソード電極１０６が形成されているが、電極のパターニング形成は、リフトオフに限ったものではなく、例えばイオンミリング、ドライ加工、ウェット加工などの周知の方法も用いることができる。

なお、例示する窒化物半導体においてオーミック性接触を得るため、事前に、平坦部１１の上面にイオン注入及び活性化アニール処理を施してもよいし、カソード電極１０６などの電極の形成後にアロイ処理を施してもよい。また、ガードリングの特性の変化を抑制するために、実施の形態１と同様に、カソード電極１０６形成後にガードリングを形成することが好ましい。

＜実施の形態３のまとめ＞
以上のような本実施の形態３によれば、アノード電極１０５及びカソード電極１０６が、アクセス層１０３に対して同一側に配設されている。このため、アクセス層１０３の抵抗及び寄生容量を低減することができる。また、フォトリソグラフィの精度でアクティブ領域の寸法を定めることができるため、精密な耐圧及び抵抗の設計が可能となる。

＜実施の形態４＞
図１２は、本実施の形態４に係る半導体装置の構成を示す平面模式図である。本実施の形態４は、実施の形態３の横型構造のダイオードのうちアノード電極１０５及びカソード電極１０６のレイアウトに関するものであり、以下そのレイアウトについて主に説明する。

図１２に示すように、チップ上面から見た平面視において、アノード電極１０５及びカソード電極１０６は、互いに噛合する櫛形状のフィンガ構造を有している。そして、アノード電極１０５の櫛形状の櫛歯と、カソード電極１０６の櫛形状の櫛歯とが、平行かつ互いに対向するようにレイアウトされている。また、半導体アクティブ領域となるメサ部１２と、トレンチの底面である平坦部１１とが、平行かつ互いに対向するようにレイアウトされており、メサ部１２の長手方向と、平坦部１１の延在方向とは互いに対応している。

アノード電極１０５の一部または全てはメサ部１２に配設されており、カソード電極１０６の一部または全ては平坦部１１に配設されている。図１２ではアノード電極１０５の全てがメサ部１２に配設されており、カソード電極１０６の一部が平坦部１１に配設された構造が示されている。

＜実施の形態４のまとめ＞
以上のような本実施の形態４によれば、対向するアノード電極１０５及びカソード電極１０６のフィンガ長手方向の長さであるアノード幅を大きくすることができる。このため、半導体装置の抵抗を低減し、チップ面積当たりの電流を増加させることができる。

＜実施の形態５＞
本実施の形態５は、以上で説明した半導体装置の製造方法のうち、ガードリングの形成に関するものであり、以下その形成について主に説明する。

チルト角θが大きすぎると、メサ部１２の側壁の形状、マスク厚さ、及び、マスク形状によっては、それらがマスクとなり、メサ部１２及び平坦部１１のイオン注入されるべき部分に、イオン注入できない場合がある。このため、メサ部１２の長手方向からのイオン注入が好ましく、面チャネリングを起こさない適切なローテーション角、つまり適切なウェハ回転角を選択することが好ましい。

そこで本実施の形態５では、一般的な阻止能を有する３μｍのフォトレジストに対して、チルト角θが３０°以上である。そして、平面視において、イオン注入の方向と、メサ部１２の長手方向とがなすローテーション角が−３５°以上３５°以下である。なお、メサ部１２の長手方向を基準に、少なくとも２種類以上のローテーション角でイオン注入を行うか、ウェハを回転させながらのイオン注入を行うことが好ましい。

＜実施の形態５のまとめ＞
以上のような本実施の形態５によれば、メサ部１２の側壁及び平坦部１１の半導体層表面からのイオン注入の深さを制御するために、比較的大きなチルト角θでイオン注入を実施したとしても、メサ部１２などの形状やマスク厚さの影響を抑制することが可能である。例えば、イオン注入の方向と、メサ部１２の長手方向とがなすローテーション角が−３５°以上３５°以下であれば、シェーディングを１μｍ程度まで抑えることができる。

＜実施の形態６＞
図１３は、本実施の形態６に係る半導体装置の構成を示す断面模式図である。本実施の形態６では実施の形態３の構成のうちメサ部１２の側壁を変更したものであり、以下その変更点について主に説明する。

図１３に示すように、本実施の形態６に係るメサ部１２の側壁は、傾斜面１２ａと、テラス面１２ｂとを含む。傾斜面１２ａは、メサ部１２の先に向かってメサ部１２の内側に傾斜する。テラス面１２ｂは、ドリフト層１０２の面内方向に対応する方向に延在する。なお、ドリフト層１０２の面内方向に対応する方向は、ドリフト層１０２の面内方向に平行な方向、及び、ドリフト層１０２の面内方向に実質的に平行な方向を含む。以下の説明では、テラス面１２ｂは平坦面であるものとして説明するが、多少の凹凸がある面であってもよい。

メサ部１２の上面からテラス面１２ｂにかけては、第１ガードリング１０４ａが配設されているが、テラス面１２ｂからアクセス層１０３の平坦部１１までの間には、ガードリングは配設されていない。

ここで一般的に、十分なアライメントマージンを得るためにアノード電極１０５とカソード電極１０６とを離していくと、寄生容量及び寄生抵抗が増加する。これに対して本実施の形態６であれば、実施の形態１などと同等の効果を得ることができ、かつ、アノード電極１０５とカソード電極１０６とを必要以上に離さなくても、テラス面１２ｂによってフォトリソグラフィのアライメントマージンを確保することができる。このため、寄生容量及び寄生抵抗の増加を抑制することができる。

本実施の形態６は、耐圧向上のためのフィールドプレート形成においても有意である。フィールドプレートは電界緩和に効果があるが寄生容量が増加する。この寄生容量の増加は動作帯域の低下をもたらすため好ましくない。不要な寄生容量の増加を避け、適切な領域に適切な長さのフィールドプレートを配設するにはフォトリソグラフィのアライメントを高める必要がある。これに対して、本実施の形態６によれば、テラス面１２ｂによってフォトリソグラフィのアライメントマージンを確保できるので、メサ部１２の側壁に適切な長さでフィールドプレートを配設することができる。また、メサ部１２の側壁に、複数段のテラス面１２ｂを設けることによって、それぞれ最適な長さを有するガードリング及びフィールドプレートを配設することもできる。

＜製造方法＞
本実施の形態６の製造方法では、実施の形態１の製造方法のうちドリフト層１０２を形成する工程が複数の工程に分けられる。具体的にはフォトレジスト、またはＳｉＮ、ＳｉＯなどの誘電体を加工用のマスクとしてパターニングし、ドライ加工、ウェット加工、リフトオフなどでドリフト層１０２の一部を加工してメサ部１２のベース部を形成する。次にメサ部１２のベース部の形成に用いたマスクの幅よりも細い幅のマスクを用いて、メサ部１２のベース部の一部をパターニングする加工を行うことで、傾斜面１２ａ及びテラス面１２ｂを有するメサ部１２を形成する。なお以下で説明するように、既存のフォトマスクをウェット加工などの等方的な加工で細くすることで幅の細い加工用のマスクを形成してもよい。

図１４〜図１９は、本実施の形態６に係る半導体装置の製造方法を説明するための断面模式図である。なお、以下の説明では、本実施の形態６に係る製造方法のうち上述した製造方法と異なる部分について主に説明する。

まず、実施の形態１の図２の工程と同様の工程を行う。次に図１４に示すように、アクセス層１０３をドリフト層１０２から部分的に露出させてメサ部１２のベース部１２ｃを形成する。なお、ベース部１２ｃの側壁は、ベース部１２ｃの先に向かってベース部１２ｃの内側に傾斜する。

それから図１５に示すように、ベース部１２ｃの形成に用いたフォトレジスト１０７にウェット加工などの等方的な加工を行うことで、狭幅化されたフォトレジスト１０７ａを形成する。

次に図１６に示すように、フォトレジスト１０７ａをマスクとして用いて、ドリフト層１０２の一部をパターニングする。これにより、傾斜面１２ａ及びテラス面１２ｂを有するメサ部１２が、ベース部１２ｃから形成される。なお、図１６の例では、メサ部１２のパターニングとともに、平坦部１１のパターニングも行われる。

それから図１７に示すように、実施の形態３の図１１の工程と同様の工程を行うことにより、アクセス層１０３の平坦部１１上にカソード電極１０６を形成する。

次に図１８に示すように、実施の形態２の図８の工程と同様の工程を行うことにより、メサ部１２のテラス面１２ｂから上側の部分だけがフォトレジスト１０７から露出される。そして、その露出された部分にｐ型不純物であるイオンを注入する。これにより、メサ部１２の上面からテラス面１２ｂにかけて、第１ガードリング１０４ａが形成される。

それから図１９に示すように、実施の形態１の図６の工程と同様の工程を行うことにより、ドリフト層１０２の非注入上面領域上にアノード電極１０５を形成する。

＜実施の形態６のまとめ＞
以上のような本実施の形態８によれば、メサ部１２の側壁は、傾斜面１２ａと、テラス面１２ｂとを含む。このような構成によれば、アノード電極１０５とカソード電極１０６とを必要以上に離さなくても、テラス面１２ｂによってフォトリソグラフィのアライメントマージンを確保することができるため、寄生容量及び寄生抵抗の増加を抑制することができる。

＜実施の形態７＞
本実施の形態７では実施の形態６の構成のうち傾斜面１２ａ及びテラス面１２ｂを変更したものであり、以下その変更点について主に説明する。

メサ部１２の側壁及び平坦部１１のイオン注入の深さと同様に、傾斜面１２ａ及びテラス面１２ｂのイオン注入の深さも、チルト角θと傾斜面１２ａとがなす角、及び、チルト角θとテラス面１２ｂとがなす角でそれぞれ制御することができる。本実施の形態７では、シェーディングを避けつつ、傾斜面１２ａに深くイオンが注入され、テラス面１２ｂに浅くイオンが注入されるようにするために、傾斜面１２ａとテラス面１２ｂとがなす角が６０°よりも大きく９０°よりも小さい。なお本実施の形態７においても、上述したように、メサ部１２及びマスクによるシェーディングを抑制するために、ローテーション角に留意する必要がある。

＜実施の形態７のまとめ＞
以上のような本実施の形態７によれば、傾斜面１２ａとテラス面１２ｂとがなす角が６０°よりも大きく９０°よりも小さい。このため、チルト角θを適切に制御すれば、テラス面１２ｂの第１ガードリング１０４ａの深さよりも、傾斜面１２ａの第１ガードリング１０４ａの深さを深くすることができる。また、メサ部１２の深さを適切な深さに設定しつつ、アノード電極１０５とカソード電極１０６との距離を適切化することができるので、アクセス層１０３の抵抗の増加を抑制することができる。

＜実施の形態８＞
本実施の形態８では実施の形態６及び実施の形態７の構成のうちテラス面１２ｂを変更したものであり、以下その変更点について主に説明する。

上述したテラス面１２ｂがあまりに広いと、アノード電極１０５とカソード電極１０６とを電気的に接続するアクセス層１０３のキャリアが流れる距離が長くなるため、寄生抵抗が高くなり、寄生容量も高くなる。そこで本実施の形態８では、メサ部１２の短手方向における、テラス面１２ｂの長さが０．２μｍ以上１．０μｍ以下である。

＜実施の形態８のまとめ＞
以上のような本実施の形態８によれば、フォトリソグラフィのアライメントマージンが低下することを抑制しつつ、寄生抵抗の増加を抑制することができる。

＜実施の形態９＞
本実施の形態９では、半導体基板１０１は半絶縁性を有する。このような半絶縁性の半導体基板１０１を用いることで寄生容量を低減でき、また集積素子を作製した際には素子間の絶縁分離を図ることができる。特に本実施の形態９では、半導体基板１０１の比抵抗は１ｋΩｃｍ以上である。このような構成によれば、実施の形態３に示す横型構造であっても、パッド容量を十分に低減して十分な絶縁抵抗を得ることができるため、実施の形態３に係る半導体装置の、高周波デバイス及びパワーデバイスへの応用が可能となる。

なお、半絶縁性の半導体基板１０１を異種基板とした場合には、格子定数、熱膨張係数の差異により、ドリフト層１０２及びアクセス層１０３の成膜可能な膜厚に制限がある。また、ドリフト層１０２及びアクセス層１０３の不純物濃度によっても成膜可能な膜厚の上限は変化する。

＜変形例＞
本開示が適用される範囲は特に限定されず、例えば、電力が必要な機器（ＰＣ、家電製品、照明機器、ルータ、レーダ、アンテナなど）、建造物（戸建て住宅、マンション、ビル、駅舎、データセンタ、無線基地局など）、移動体（自動車、自動二輪車、自転車、電車、列車、船舶、航空機など）への電源供給システム、電力伝送システム、及び電力変換システムに用いることができる。

なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。

上記した説明は、すべての局面において、例示であって、限定的なものではない。例示されていない無数の変形例が、想定され得るものと解される。

１１ 平坦部、１２ メサ部、１２ａ 傾斜面、１２ｂ テラス面、１０１ 半導体基板、１０２ ドリフト層、１０３ アクセス層、１０３ａ 隣接部分、１０４ａ 第１ガードリング、１０４ｂ 第２ガードリング、１０５ アノード電極、１０６ カソード電極。

Claims (9)

1. 第１導電型の第１半導体層と、
   前記第１半導体層に覆われた部分であって、前記第１半導体層と隣接する部分である隣接部分を有し、前記第１半導体層よりも第１導電型の不純物濃度が高い第１導電型の第２半導体層と
   を備え、
   前記第２半導体層のうち前記第１半導体層から露出された部分は、前記第１半導体層及び前記第２半導体層の積層構造の凹部に対応し、
   前記第１半導体層、または、前記第１半導体層及び前記第２半導体層の前記隣接部分は、前記積層構造の凸部に対応し、
   前記凸部の側壁には、第２導電型の第１ガードリングが配設され、
   前記凹部には、前記第１ガードリングよりも厚さが薄い第２導電型の第２ガードリングが配設されている、半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記凸部上に配設され、前記凸部とショットキー性接触する第１電極と、
   前記凹部上に配設され、前記凹部とオーミック性接触する第２電極と
   をさらに備える、半導体装置。
3. 請求項２に記載の半導体装置であって、
   平面視において前記第１電極及び前記第２電極は、互いに噛合する櫛形状を有し、
   前記第１電極の櫛形状の櫛歯と、前記第２電極の櫛形状の櫛歯とが、平行かつ互いに対向する、半導体装置。
4. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
   前記凸部の前記側壁は、
   前記凸部の先に向かって前記凸部の内側に傾斜する傾斜面と、
   前記第２半導体層の面内方向に対応する方向に延在するテラス面と
   を含む、半導体装置。
5. 請求項４に記載の半導体装置であって、
   前記傾斜面と前記テラス面とのなす角が６０°よりも大きく９０°よりも小さい、半導体装置。
6. 請求項４または請求項５に記載の半導体装置であって、
   前記凸部の短手方向における、前記テラス面の長さが０．２μｍ以上１．０μｍ以下である、半導体装置。
7. 請求項１から請求項６のうちのいずれか１項に記載の半導体装置であって、
   前記第２半導体層のうち前記第１半導体層と逆側の部分に配設され、比抵抗が１ｋΩｃｍ以上である半導体基板をさらに備える、半導体装置。
8. 半導体装置の製造方法であって、
   前記半導体装置は、
   第１導電型の第１半導体層と、
   前記第１半導体層に覆われた部分であって、前記第１半導体層と隣接する部分である隣接部分を有し、前記第１半導体層よりも第１導電型の不純物濃度が高い第１導電型の第２半導体層と
   を備え、
   前記第２半導体層のうち前記第１半導体層から露出された部分は、前記第１半導体層及び前記第２半導体層の積層構造の凹部に対応し、
   前記第１半導体層、または、前記第１半導体層及び前記第２半導体層の前記隣接部分は、前記積層構造の凸部に対応し、
   前記凸部の側壁には、第２導電型の第１ガードリングが配設され、
   前記凹部には、第２導電型のガードリングが配設されていない、または、前記第１ガードリングよりも厚さが薄い第２導電型の第２ガードリングが配設され、
   前記製造方法において、
   前記第１ガードリングはイオン注入によって形成され、
   断面視において、前記イオン注入の方向と、前記第１半導体層の面外方向とがなすチルト角が３０°以上である、半導体装置の製造方法。
9. 半導体装置の製造方法であって、
   前記半導体装置は、
   第１導電型の第１半導体層と、
   前記第１半導体層に覆われた部分であって、前記第１半導体層と隣接する部分である隣接部分を有し、前記第１半導体層よりも第１導電型の不純物濃度が高い第１導電型の第２半導体層と
   を備え、
   前記第２半導体層のうち前記第１半導体層から露出された部分は、前記第１半導体層及び前記第２半導体層の積層構造の凹部に対応し、
   前記第１半導体層、または、前記第１半導体層及び前記第２半導体層の前記隣接部分は、前記積層構造の凸部に対応し、
   前記凸部の側壁には、第２導電型の第１ガードリングが配設され、
   前記凹部には、第２導電型のガードリングが配設されていない、または、前記第１ガードリングよりも厚さが薄い第２導電型の第２ガードリングが配設され、
   前記製造方法において、
   前記第１ガードリングはイオン注入によって形成され、
   平面視において、前記イオン注入の方向と、前記凸部の長手方向とがなすローテーション角が−３５°以上３５°以下である、半導体装置の製造方法。

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