JP6732713B2

JP6732713B2 - Semiconductor device and display device

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Publication number: JP6732713B2
Application number: JP2017194109A
Authority: JP
Inventors: 直城浅野
Original assignee: Joled Inc
Current assignee: Joled Inc
Priority date: 2017-10-04
Filing date: 2017-10-04
Publication date: 2020-07-29
Anticipated expiration: 2037-10-04
Also published as: JP2019067985A

Description

本技術は、例えば薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）と保持容量とを接続するためのコンタクト部を有する半導体装置および表示装置に関する。 The present technology relates to a semiconductor device and a display device having a contact part for connecting, for example, a thin film transistor (TFT) and a storage capacitor.

近年、アクティブマトリクス駆動方式のディスプレイの大画面化および高速駆動化に伴い、酸化物半導体膜をチャネルに用いた薄膜トランジスタの開発が活発に行われている（例えば、特許文献１）。例えば、表示装置等を駆動するための半導体装置には、このような薄膜トランジスタとともに、保持容量が設けられ、薄膜トランジスタと保持容量とが電気的に接続される。 2. Description of the Related Art In recent years, with the increase in screen size and the increase in speed of active matrix drive type displays, thin film transistors using an oxide semiconductor film as a channel have been actively developed (for example, Patent Document 1). For example, a semiconductor device for driving a display device or the like is provided with a storage capacitor together with such a thin film transistor, and the thin film transistor and the storage capacitor are electrically connected.

特開２０１５−１０８７３１号公報JP, 2005-108731, A

半導体装置では、このようなコンタクト（接続）の安定性を高めるとともに、薄膜トランジスタの特性を維持することが望まれている。 In semiconductor devices, it is desired to improve the stability of such contacts and maintain the characteristics of thin film transistors.

したがって、コンタクトの安定性を高めるとともに、薄膜トランジスタの特性を維持することが可能な半導体装置および、この半導体装置を用いた表示装置を提供することが望ましい。 Therefore, it is desirable to provide a semiconductor device capable of improving the stability of contacts and maintaining the characteristics of a thin film transistor, and a display device using this semiconductor device.

本技術の一実施の形態に係る半導体装置は、所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、基板上の第１領域、第２領域および第３領域に設けられた第１配線と、トランジスタのチャネル領域と、チャネル領域と第１領域との間に設けられた低抵抗領域とを有し、かつ、第１領域では、第１配線と基板との間に設けられるとともに、第２領域では、第１配線に接する半導体膜と、半導体膜よりも、基板に近い位置に設けられ、第３領域で第１配線に接する第２配線と、第１領域の第１配線と半導体膜との間に設けられた絶縁膜とを備え、半導体膜では、低抵抗領域の厚みが第２領域の厚みよりも小さくなっているものである。 A semiconductor device according to an embodiment of the present technology includes a substrate in which a first region, a second region, and a third region are adjacently provided in this order along a predetermined direction, a first region on the substrate, It has a first wiring provided in the second region and the third region, a channel region of the transistor, and a low resistance region provided between the channel region and the first region, and in the first region, A semiconductor film that is provided between the first wiring and the substrate and is in contact with the first wiring in the second region, and a semiconductor film that is provided closer to the substrate than the semiconductor film and is in contact with the first wiring in the third region. Two wirings and an insulating film provided between the first wiring in the first region and the semiconductor film are provided, and in the semiconductor film, the thickness of the low resistance region is smaller than the thickness of the second region. is there.

本技術の一実施の形態に係る表示装置は、表示素子および表示素子を駆動する半導体装置を備え、半導体装置は、所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、基板上の第１領域、第２領域および第３領域に設けられた第１配線と、トランジスタのチャネル領域と、チャネル領域と第１領域との間に設けられた低抵抗領域とを有し、かつ、第１領域では、第１配線と基板との間に設けられるとともに、第２領域では、第１配線に接する半導体膜と、半導体膜よりも、基板に近い位置に設けられ、第３領域で第１配線に接する第２配線と、第１領域の第１配線と半導体膜との間に設けられた絶縁膜とを備え、半導体膜では、低抵抗領域の厚みが第２領域の厚みよりも小さくなっているものである。 A display device according to an embodiment of the present technology includes a display element and a semiconductor device that drives the display element. The semiconductor device has a first region, a second region, and a third region along a predetermined direction. Substrates provided adjacent to each other in sequence, first wirings provided in the first region, the second region and the third region on the substrate, a channel region of a transistor, and provided between the channel region and the first region. And a semiconductor film which is provided between the first wiring and the substrate in the first region and is in contact with the first wiring in the second region, A second wiring provided in a position near the first wiring in the third region and in contact with the first wiring, and an insulating film provided between the first wiring in the first region and the semiconductor film, and the semiconductor film has a low resistance. The thickness of the area is smaller than the thickness of the second area.

本技術の一実施の形態に係る半導体装置および表示装置では、第２領域および第３領域の第１配線を介して、半導体膜と第２配線とのコンタクトが形成される。ここで、半導体膜では、低抵抗領域の厚みが第２領域の厚みよりも小さくなっているので、低抵抗領域からのキャリアの拡散距離は、第２領域からのキャリアの拡散距離よりも短くなる。 In the semiconductor device and the display device according to the embodiment of the present technology, a contact between the semiconductor film and the second wiring is formed via the first wiring in the second region and the third region. Here, in the semiconductor film, since the thickness of the low resistance region is smaller than the thickness of the second region, the diffusion distance of carriers from the low resistance region is shorter than the diffusion distance of carriers from the second region. ..

本技術の一実施の形態に係る半導体装置、表示装置および電子機器によれば、低抵抗領域の半導体膜の厚みを、第２領域の半導体膜の厚みに比べて小さくするようにしたので、第２領域から第１領域へはキャリアを十分に拡散させるとともに、低抵抗領域からチャネル領域へのキャリアの拡散を抑えることができる。よって、コンタクトの安定性を高めるとともに、薄膜トランジスタの特性を維持することが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。 According to the semiconductor device, the display device, and the electronic device according to the embodiment of the present technology, the thickness of the semiconductor film in the low resistance region is made smaller than the thickness of the semiconductor film in the second region. It is possible to sufficiently diffuse the carriers from the second region to the first region and suppress the diffusion of carriers from the low resistance region to the channel region. Therefore, it is possible to improve the stability of the contact and maintain the characteristics of the thin film transistor. Note that the effects described here are not necessarily limited, and may be any effects described in the present disclosure.

本技術の一実施の形態に係る半導体装置の概略構成を表す断面模式図である。It is a cross section showing the schematic structure of the semiconductor device concerning one embodiment of this art. （Ａ）は図１に示したトランジスタおよびコンタクト部の構成を表す平面図、（Ｂ）はその断面図である。1A is a plan view showing a configuration of a transistor and a contact portion shown in FIG. 1, and FIG. 1B is a sectional view thereof. （Ａ）は図２に示したコンタクト部の他の構成を表す平面図、（Ｂ）はその断面図である。(A) is a plan view showing another configuration of the contact portion shown in FIG. 2, and (B) is a sectional view thereof. 図１に示した半導体装置の製造の一工程を表す断面模式図である。FIG. 3 is a schematic cross-sectional view showing a step of manufacturing the semiconductor device shown in FIG. 1. 図４Ａに続く工程を表す断面模式図である。It is a cross-sectional schematic diagram showing the process of following FIG. 4A. 図４Ｂに続く工程を表す断面模式図である。It is a cross-sectional schematic diagram showing the process of following FIG. 4B. 図４Ｃに続く工程を表す断面模式図である。It is a cross-sectional schematic diagram showing the process of following FIG. 4C. 図５Ａに続く工程を表す断面模式図である。It is a cross-sectional schematic diagram showing the process of following FIG. 5A. 比較例１に係る半導体装置の概略構成を表す断面模式図である。6 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device according to Comparative Example 1. FIG. 図６に示した半導体装置の製造の一工程を表す断面模式図である。FIG. 7 is a schematic cross-sectional view showing a step of manufacturing the semiconductor device shown in FIG. 6. 図７Ａに続く工程を表す断面模式図である。It is a cross-sectional schematic diagram showing the process of following FIG. 7A. 図７Ｂに続く工程を表す断面模式図である。It is a cross-sectional schematic diagram showing the process of following FIG. 7B. （Ａ）は図７Ａ〜７Ｃを経て形成されたコンタクト部の構成を表す平面図、（Ｂ）はその断面図である。7A is a plan view showing the structure of a contact portion formed through FIGS. 7A to 7C, and FIG. 図２に示した接続孔の大きさについて説明するための断面模式図である。FIG. 3 is a schematic cross-sectional view for explaining the size of the connection hole shown in FIG. 2. 図８に示した接続孔の大きさについて説明するための断面模式図である。FIG. 9 is a schematic cross-sectional view for explaining the size of the connection hole shown in FIG. 8. 比較例２に係る半導体装置の概略構成を表す断面模式図である。9 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device according to Comparative Example 2. FIG. 図１０に示した半導体装置の製造の一工程を表す断面模式図である。FIG. 11 is a schematic sectional view showing a step of manufacturing the semiconductor device shown in FIG. 10. 図２に示した半導体膜のキャリアの拡散距離について説明するための断面模式図である。FIG. 3 is a schematic sectional view for explaining a carrier diffusion distance of the semiconductor film shown in FIG. 2. 変形例に係るコンタクト部の概略構成を表す断面模式図である。It is a cross-sectional schematic diagram showing the schematic structure of the contact part which concerns on a modification. 図１等に示した半導体装置を適用した表示装置の機能構成を表すブロック図である。FIG. 3 is a block diagram showing a functional configuration of a display device to which the semiconductor device shown in FIG. 1 or the like is applied. 図１等に示した半導体装置を適用した撮像装置の構成を表すブロック図である。It is a block diagram showing the structure of the imaging device to which the semiconductor device shown in FIG. 電子機器の構成を表すブロック図である。It is a block diagram showing the structure of an electronic device.

以下、本技術の実施の形態について、図面を参照して詳細に説明する。 Hereinafter, embodiments of the present technology will be described in detail with reference to the drawings.

＜実施の形態＞
［構成］
図１は、本技術の一実施の形態に係る半導体装置（半導体装置１）の断面構成を模式的に表したものである。半導体装置１は、例えば表示装置および撮像装置（後述の図１４の表示装置２Ａおよび図１５の撮像装置２Ｂ）等の駆動回路に用いられるものである。この半導体装置１には、トップゲート型の薄膜トランジスタ（トランジスタＴｒ）および保持容量（保持容量Ｃｓ）が設けられ、トランジスタＴｒと保持容量Ｃｓとはコンタクト部１０により電気的に接続されている。 <Embodiment>
[Constitution]
FIG. 1 schematically illustrates a cross-sectional configuration of a semiconductor device (semiconductor device 1) according to an embodiment of the present technology. The semiconductor device 1 is used, for example, in a drive circuit of a display device, an imaging device (a display device 2A of FIG. 14 and an imaging device 2B of FIG. 15 described later), and the like. The semiconductor device 1 is provided with a top-gate thin film transistor (transistor Tr) and a holding capacitor (holding capacitor Cs), and the transistor Tr and the holding capacitor Cs are electrically connected by a contact portion 10.

トランジスタＴｒは、基板１１上に、ＵＣ（Under Coat）膜１２および第１絶縁膜１４を介して半導体膜１５（第１半導体膜）、第２絶縁膜１６およびゲート電極１７をこの順に有している。半導体膜１５（後述の低抵抗領域１５ｂ）にはソース・ドレイン電極２１が電気的に接続されている。 The transistor Tr has a semiconductor film 15 (first semiconductor film), a second insulating film 16 and a gate electrode 17 in this order on a substrate 11 with a UC (Under Coat) film 12 and a first insulating film 14 interposed therebetween. There is. A source/drain electrode 21 is electrically connected to the semiconductor film 15 (a low resistance region 15b described later).

保持容量Ｃｓは、基板１１上に、ＵＣ膜１２を介して下部電極１３（第２配線）および上部電極１５Ｃを有しており、下部電極１３と上部電極１５Ｃとの間には第１絶縁膜１４が設けられている。コンタクト部１０には、ゲート配線１７Ｗが設けられており、このゲート配線１７Ｗ（第１配線）を介して、半導体膜１５と下部電極１３とが電気的に接続されている。半導体装置１は、ゲート電極１７およびゲート配線１７Ｗ上に、金属酸化膜１８および層間絶縁膜１９をこの順に有している。ソース・ドレイン電極２１は、層間絶縁膜１９上に設けられており、層間絶縁膜１９および金属酸化膜１８を貫通する接続孔を介して半導体膜１５に接続されている。 The storage capacitor Cs has a lower electrode 13 (second wiring) and an upper electrode 15C on the substrate 11 via a UC film 12, and a first insulating film is provided between the lower electrode 13 and the upper electrode 15C. 14 are provided. A gate wiring 17W is provided in the contact portion 10, and the semiconductor film 15 and the lower electrode 13 are electrically connected via the gate wiring 17W (first wiring). The semiconductor device 1 has the metal oxide film 18 and the interlayer insulating film 19 in this order on the gate electrode 17 and the gate wiring 17W. The source/drain electrodes 21 are provided on the interlayer insulating film 19, and are connected to the semiconductor film 15 via connection holes penetrating the interlayer insulating film 19 and the metal oxide film 18.

半導体膜１５のうち、ゲート電極１７と対向する領域は、トランジスタＴｒのチャネル領域１５ａであり、このチャネル領域１５ａに隣接してチャネル領域１５ａよりも電気抵抗の低い低抵抗領域１５ｂが設けられている。 A region of the semiconductor film 15 facing the gate electrode 17 is a channel region 15a of the transistor Tr, and a low resistance region 15b having an electric resistance lower than that of the channel region 15a is provided adjacent to the channel region 15a. ..

基板１１は、例えば、ガラス，石英およびシリコンなどから構成されている。あるいは、基板１１は、例えば、ＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＣ（ポリカーボネート）またはＰＥＮ（ポリエチレンナフタレート）などの樹脂材料から構成されていてもよい。この他にも、ステンレス鋼（ＳＵＳ）などの金属板に絶縁材料を成膜したものを基板１１に用いることもできる。 The substrate 11 is made of, for example, glass, quartz, silicon, or the like. Alternatively, the substrate 11 may be made of a resin material such as PET (polyethylene terephthalate), PI (polyimide), PC (polycarbonate) or PEN (polyethylene naphthalate). In addition to this, a metal plate such as stainless steel (SUS) on which an insulating material is deposited may be used as the substrate 11.

ＵＣ膜１２は、基板１１から、上層に例えばナトリウムイオン等の物質が移動するのを防ぐためのものであり、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ）膜等の絶縁材料により構成されている。例えば、ＵＣ膜１２では、基板１１に近い位置から順にＵＣ膜１２ＡおよびＵＣ膜１２Ｂがこの順に積層されていてもよい。例えば、ＵＣ膜１２Ａは窒化シリコン（ＳｉＮ）膜、ＵＣ膜１２Ｂは酸化シリコン（ＳｉＯ）膜により構成されている。ＵＣ膜１２は、基板１１全面にわたって設けられている。 The UC film 12 is for preventing substances such as sodium ions from moving from the substrate 11 to the upper layer, and is made of an insulating material such as a silicon nitride (SiN) film and a silicon oxide (SiO) film. There is. For example, in the UC film 12, the UC film 12A and the UC film 12B may be sequentially stacked in this order from the position close to the substrate 11. For example, the UC film 12A is composed of a silicon nitride (SiN) film, and the UC film 12B is composed of a silicon oxide (SiO) film. The UC film 12 is provided over the entire surface of the substrate 11.

（保持容量Ｃｓ）
下部電極１３は、ＵＣ膜１２上の選択的な領域に設けられている。下部電極１３の一部は、上部電極１５Ｃから露出してコンタクト部１０に延在している。下部電極１３は、例えば、モリブデン（Ｍｏ），タングステン（Ｗ），アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ）およびチタン（Ｔｉ）等の金属を含んで構成されている。下部電極１３は、合金により構成されていてもよく、複数の金属膜を含む積層膜により構成されていてもよい。下部電極１３は、金属以外の導電性材料により構成されていてもよい。 (Retention capacity Cs)
The lower electrode 13 is provided in a selective region on the UC film 12. A part of the lower electrode 13 is exposed from the upper electrode 15C and extends to the contact portion 10. The lower electrode 13 is configured to include a metal such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), silver (Ag), and titanium (Ti). The lower electrode 13 may be made of an alloy, or may be made of a laminated film including a plurality of metal films. The lower electrode 13 may be made of a conductive material other than metal.

第１絶縁膜１４は、下部電極１３と上部電極１５Ｃとの間に介在している。この第１絶縁膜１４は、例えばシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、酸窒化シリコン（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯｘ）等の無機絶縁膜により構成されている。 The first insulating film 14 is interposed between the lower electrode 13 and the upper electrode 15C. The first insulating film 14 is composed of an inorganic insulating film such as a silicon oxide film (SiOx), a silicon nitride film (SiNx), a silicon oxynitride (SiON), and an aluminum oxide film (AlOx).

上部電極１５Ｃは、第１絶縁膜１４を間にして下部電極１３に対向している。後述するように、この上部電極１５Ｃは、例えば半導体膜１５と同一工程で形成されるものであり、半導体膜１５と同一の構成材料を含むとともに、半導体膜１５の低抵抗領域１５ｂと同一の厚みを有している。上部電極１５Ｃには、例えば低抵抗化された酸化物半導体材料を用いることができる。 The upper electrode 15C faces the lower electrode 13 with the first insulating film 14 in between. As described later, the upper electrode 15C is formed in the same step as the semiconductor film 15, for example, contains the same constituent material as the semiconductor film 15, and has the same thickness as the low resistance region 15b of the semiconductor film 15. have. For the upper electrode 15C, for example, a low resistance oxide semiconductor material can be used.

（トランジスタＴｒ）
半導体膜１５は、第１絶縁膜１４上の選択的な領域に設けられている。半導体膜１５は、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、半導体膜１５に酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ：ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）および酸化インジウム（ＩｎＯ）等を用いることができる。半導体膜１５は、アモルファスシリコン，微結晶シリコン，多結晶シリコンまたは有機半導体等の他の半導体材料を用いて構成するようにしてもよい。半導体膜１５の厚みは、例えば１０ｎｍ〜３００ｎｍであり、６０ｎｍ以下であることが好ましい。半導体膜１５の厚みを薄くすることにより、半導体中に含まれる欠陥の絶対量が減少し、しきい値電圧の負シフトが抑えられる。したがって、オンオフ比の高い、優れたトランジスタ特性を実現することができる。また、半導体膜１５の成膜に要する時間が短縮されるので、生産性を向上させることができる。 (Transistor Tr)
The semiconductor film 15 is provided in a selective region on the first insulating film 14. The semiconductor film 15 contains, for example, an oxide of at least one element selected from indium (In), gallium (Ga), zinc (Zn), tin (Sn), titanium (Ti), and niobium (Nb) as a main component. Is included as an oxide semiconductor. Specifically, on the semiconductor film 15, indium tin zinc oxide (ITZO), indium gallium zinc oxide (IGZO:InGaZnO), zinc oxide (ZnO), indium zinc oxide (IZO), indium gallium oxide (IGO), indium tin oxide. (ITO), indium oxide (InO), or the like can be used. The semiconductor film 15 may be made of another semiconductor material such as amorphous silicon, microcrystalline silicon, polycrystalline silicon, or an organic semiconductor. The semiconductor film 15 has a thickness of, for example, 10 nm to 300 nm, and preferably 60 nm or less. By reducing the thickness of the semiconductor film 15, the absolute amount of defects contained in the semiconductor is reduced, and the negative shift of the threshold voltage is suppressed. Therefore, excellent transistor characteristics with a high on/off ratio can be realized. Moreover, since the time required for forming the semiconductor film 15 is shortened, the productivity can be improved.

半導体膜１５の低抵抗領域１５ｂは、チャネル領域１５ａの両側に設けられている。一方の低抵抗領域１５ｂには、ソース・ドレイン電極２１が接続されている。他方の低抵抗領域１５ｂ（後述の図２の低抵抗領域１５ｂ−１，１５ｂ−２）は、コンタクト部１０に延在し、ゲート配線１７Ｗを介して保持容量Ｃｓの下部電極１３に接続されている。 The low resistance region 15b of the semiconductor film 15 is provided on both sides of the channel region 15a. The source/drain electrodes 21 are connected to one of the low resistance regions 15b. The other low resistance region 15b (low resistance regions 15b-1 and 15b-2 in FIG. 2 described later) extends to the contact portion 10 and is connected to the lower electrode 13 of the storage capacitor Cs via the gate wiring 17W. There is.

半導体膜１５とゲート電極１７との間に設けられた第２絶縁膜１６は、ゲート絶縁膜として機能するものである。この第２絶縁膜１６は、平面視でゲート電極１７と同一形状を有している。即ち、トランジスタＴｒは、セルフアライン構造を有する薄膜トランジスタである。第２絶縁膜１６は、例えばシリコン酸化膜（ＳｉＯ_x）、シリコン窒化膜（ＳｉＮ_x）、シリコン窒化酸化膜（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯ_x）のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜により構成されている。 The second insulating film 16 provided between the semiconductor film 15 and the gate electrode 17 functions as a gate insulating film. The second insulating film 16 has the same shape as the gate electrode 17 in plan view. That is, the transistor Tr is a thin film transistor having a self-aligned structure. The second insulating film 16 is, for example, a single layer film made of one of a silicon oxide film (SiO _x ), a silicon nitride film (SiN _x ), a silicon oxynitride film (SiON), and an aluminum oxide film (AlO _x ). Alternatively, it is composed of a laminated film composed of two or more of them.

第２絶縁膜１６上のゲート電極１７は、印加されるゲート電圧（Ｖｇ）によってチャネル領域１５ａ中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極１７の構成材料は、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも１種を含む化合物および２種以上を含む積層膜であってもよい。また、例えばＩＴＯ等の透明導電膜が用いられても構わない。 The gate electrode 17 on the second insulating film 16 controls the carrier density in the channel region 15a by the applied gate voltage (Vg) and has a function as a wiring for supplying a potential. The constituent material of the gate electrode 17 is, for example, titanium (Ti), tungsten (W), tantalum (Ta), aluminum (Al), molybdenum (Mo), silver (Ag), neodymium (Nd) and copper (Cu). Examples include simple substances and alloys containing one of the above. Alternatively, it may be a compound film containing at least one of them and a laminated film containing two or more thereof. Further, for example, a transparent conductive film such as ITO may be used.

金属酸化膜１８は、例えば基板１１の全面に設けられ、ゲート電極１７およびゲート配線１７Ｗを覆うとともに、半導体膜１５の低抵抗領域１５ｂに接している。この金属酸化膜１８としては、例えば、酸化アルミニウム（Ａｌ₂Ｏ₃）膜を用いることができる。このような低抵抗領域１５ｂに接する金属酸化膜１８を設けることにより、低抵抗領域１５ｂの電気抵抗を安定して維持することができる。 The metal oxide film 18 is provided, for example, on the entire surface of the substrate 11, covers the gate electrode 17 and the gate wiring 17W, and is in contact with the low resistance region 15b of the semiconductor film 15. As the metal oxide film 18, for example, an aluminum oxide (Al ₂ O ₃ ) film can be used. By providing the metal oxide film 18 in contact with the low resistance region 15b, the electric resistance of the low resistance region 15b can be stably maintained.

層間絶縁膜１９は、例えば基板１１の全面に設けられている。層間絶縁膜１９は、例えば、金属酸化膜１８に近い位置から順に、層間絶縁膜１９Ａ，層間絶縁膜１９Ｂおよび層間絶縁膜１９Ｃがこの順に積層された積層膜により構成されている。層間絶縁膜１９Ａには、例えばの酸化シリコン（ＳｉＯ₂）膜を用いることができる。層間絶縁膜１９Ａには、窒化シリコン（ＳｉＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜等を用いるようにしてもよい。層間絶縁膜１９Ｂには、例えば酸化アルミニウム（Ａｌ₂Ｏ₃）膜を用いることができる。層間絶縁膜１９Ｃには、例えば感光性を有する樹脂膜を用いることができる。具体的には、層間絶縁膜１９Ｃは、例えばポリイミド樹脂膜により構成されている。層間絶縁膜１９Ｃには、ノボラック樹脂またはアクリル樹脂等を用いるようにしてもよい。 The interlayer insulating film 19 is provided on the entire surface of the substrate 11, for example. The interlayer insulating film 19 is formed of, for example, a stacked film in which an interlayer insulating film 19A, an interlayer insulating film 19B, and an interlayer insulating film 19C are sequentially stacked in this order from a position close to the metal oxide film 18. For the interlayer insulating film 19A, for example, a silicon oxide (SiO ₂ ) film can be used. A silicon nitride (SiN) film, a silicon oxynitride (SiON) film, or the like may be used for the interlayer insulating film 19A. As the interlayer insulating film 19B, for example, an aluminum oxide (Al ₂ O ₃ ) film can be used. As the interlayer insulating film 19C, for example, a resin film having photosensitivity can be used. Specifically, the interlayer insulating film 19C is made of, for example, a polyimide resin film. The interlayer insulating film 19C may be made of novolac resin, acrylic resin, or the like.

ソース・ドレイン電極２１は、トランジスタＴｒのソースまたはドレインとして機能するものであり、例えば、上記ゲート電極１７の構成材料として列挙したものと同様の金属または透明導電膜を含んで構成されている。このソース・ドレイン電極としては、電気伝導性の良い材料が選択されることが望ましい。 The source/drain electrode 21 functions as a source or a drain of the transistor Tr, and is configured to include, for example, the same metal or transparent conductive film as those listed as the constituent material of the gate electrode 17. For the source/drain electrodes, it is desirable to select a material having good electrical conductivity.

（コンタクト部１０）
図２を用いてコンタクト部１０の構成を説明する。図２（Ａ）はコンタクト部１０の平面構成、図２（Ｂ）はコンタクト部１０の断面構成をそれぞれトランジスタＴｒとともに表している。コンタクト部１０には、配線の延在方向（トランジスタＴｒおよび保持容量Ｃｓの配列方向、図２ではＸ方向）に沿って、トランジスタＴｒに近い位置から順に、第１領域１０−１、第２領域１０−２および第３領域１０−３が互いに隣接して設けられている。第２領域１０−２および第３領域１０−３に接続孔Ｈが設けられている。第２領域１０−２で半導体膜１５とゲート配線１７Ｗとが接し、第３領域１０−３で下部電極１３とゲート配線１７Ｗとが接している。図２では、ＵＣ膜１２の図示を省略している。 (Contact part 10)
The structure of the contact portion 10 will be described with reference to FIG. 2A shows a plan configuration of the contact portion 10, and FIG. 2B shows a sectional configuration of the contact portion 10 together with the transistor Tr. In the contact portion 10, the first region 10-1 and the second region are arranged in order from the position closer to the transistor Tr along the wiring extending direction (the arrangement direction of the transistor Tr and the storage capacitor Cs, the X direction in FIG. 2). 10-2 and the third region 10-3 are provided adjacent to each other. The connection hole H is provided in the second region 10-2 and the third region 10-3. The semiconductor film 15 and the gate wiring 17W are in contact with each other in the second region 10-2, and the lower electrode 13 and the gate wiring 17W are in contact with each other in the third region 10-3. In FIG. 2, the UC film 12 is not shown.

第１領域１０−１は、基板１１上に、ＵＣ膜１２、第１絶縁膜１４、半導体膜１５、第２絶縁膜１６およびゲート配線１７Ｗがこの順に設けられた領域である。即ち、第１領域１０−１では、半導体膜１５が第２絶縁膜１６に覆われている。詳細は後述するが、本実施の形態では、このような第１領域１０−１を設けることにより、半導体膜１５よりも上の層を形成する際の半導体膜１５への影響を抑え、コンタクトの安定性を高めることができる。 The first region 10-1 is a region in which the UC film 12, the first insulating film 14, the semiconductor film 15, the second insulating film 16 and the gate wiring 17W are provided in this order on the substrate 11. That is, in the first region 10-1, the semiconductor film 15 is covered with the second insulating film 16. Although details will be described later, in the present embodiment, by providing such a first region 10-1, it is possible to suppress the influence on the semiconductor film 15 when forming a layer above the semiconductor film 15 and to prevent contact. The stability can be increased.

第１領域１０−１では、半導体膜１５上に第２絶縁膜１６およびゲート配線１７Ｗが設けられており、トランジスタに類似した特性を示すようにも思えるが、この第１領域１０−１の半導体膜１５は、導体として機能するようになっている。これは、半導体膜１５には、第１領域１０−１の両側に隣接する低抵抗領域（低抵抗領域１５ｂ−１，１５ｂ−２）が設けられており、この低抵抗領域１５ｂ−１，１５ｂ−２の高濃度キャリアが第１領域１０−１に拡散するためである（後述の図１２の拡散距離ΔＬ１，ΔＬ２）。低抵抗領域１５ｂ−１は、チャネル領域１５ａと第１領域１０−１との間、即ち第１領域１０−１に対してトランジスタＴｒ側に配置されている。低抵抗領域１５ｂ−２は、第２領域１０−２に配置されている。低抵抗領域１５ｂ−１，１５ｂ−２は、第２絶縁膜１６から露出されている。 In the first region 10-1, the second insulating film 16 and the gate wiring 17W are provided on the semiconductor film 15, and it seems that the semiconductor device has characteristics similar to those of a transistor. Membrane 15 is adapted to function as a conductor. This is because the semiconductor film 15 is provided with low resistance regions (low resistance regions 15b-1 and 15b-2) adjacent to both sides of the first region 10-1, and these low resistance regions 15b-1 and 15b are provided. This is because the high-concentration carrier of −2 diffuses into the first region 10-1 (diffusion distances ΔL1 and ΔL2 in FIG. 12 described later). The low resistance region 15b-1 is arranged between the channel region 15a and the first region 10-1, that is, on the transistor Tr side with respect to the first region 10-1. The low resistance region 15b-2 is arranged in the second region 10-2. The low resistance regions 15b-1 and 15b-2 are exposed from the second insulating film 16.

ここで、半導体膜１５では、トランジスタＴｒ側の低抵抗領域１５ｂ−１の厚み（厚みｔ１）が、第２領域１０−２（低抵抗領域１５ｂ−２）の厚み（厚みｔ２）よりも小さくなっている。詳細は後述するが、これにより、低抵抗領域１５ｂ−２からのキャリアの拡散距離（拡散距離ΔＬ２）が維持されつつ、低抵抗領域１５ｂ−１からのキャリアの拡散距離（拡散距離ΔＬ１）が短くなる。半導体膜１５は、トランジスタＴｒから延在して、トランジスタＴｒとコンタクト部１０（第１領域１０−１）との間の低抵抗領域１５ｂ−１を有し、コンタクト部１０の第１領域１０−１および第２領域１０−２に配置されている。低抵抗領域１５ｂ−１の半導体膜１５の厚みｔ１は、例えば１０ｎｍ〜４０ｎｍであり、第２領域１０−２の半導体膜１５の厚みｔ２は、例えば２０ｎｍ〜６０ｎｍである。 Here, in the semiconductor film 15, the thickness (thickness t1) of the low resistance region 15b-1 on the transistor Tr side is smaller than the thickness (thickness t2) of the second region 10-2 (low resistance region 15b-2). ing. As will be described later in detail, this allows the carrier diffusion distance (diffusion distance ΔL2) from the low resistance region 15b-2 to be maintained while maintaining the carrier diffusion distance (diffusion distance ΔL2) from the low resistance region 15b-2. Become. The semiconductor film 15 extends from the transistor Tr and has a low resistance region 15b-1 between the transistor Tr and the contact portion 10 (first region 10-1), and the first region 10- of the contact portion 10- 1 and the second region 10-2. The thickness t1 of the semiconductor film 15 in the low resistance region 15b-1 is, for example, 10 nm to 40 nm, and the thickness t2 of the semiconductor film 15 in the second region 10-2 is, for example, 20 nm to 60 nm.

第２絶縁膜１６は、コンタクト部１０のうち、第１領域１０−１のみに設けられている。換言すれば、この第２絶縁膜１６が設けられた領域が第１領域１０−１である。第１領域１０−１の第２絶縁膜１６は、トランジスタＴｒの第２絶縁膜１６と同一工程で形成されるものである。即ち、トランジスタＴｒの第２絶縁膜１６（ゲート絶縁膜）と同一材料により構成され、同一の厚みを有している。第１領域１０−１の半導体膜１５の導電性を高めるため、第１領域１０−１のＸ方向の長さＬ１、即ち第２絶縁膜１６のＸ方向の長さは、２μｍ以下であることが好ましい。 The second insulating film 16 is provided only in the first region 10-1 of the contact portion 10. In other words, the region where the second insulating film 16 is provided is the first region 10-1. The second insulating film 16 in the first region 10-1 is formed in the same step as the second insulating film 16 of the transistor Tr. That is, it is made of the same material as the second insulating film 16 (gate insulating film) of the transistor Tr and has the same thickness. In order to enhance the conductivity of the semiconductor film 15 in the first region 10-1, the length L1 of the first region 10-1 in the X direction, that is, the length of the second insulating film 16 in the X direction should be 2 μm or less. Is preferred.

ゲート配線１７Ｗは、コンタクト部１０の第１領域１０−１、第２領域１０−２および第３領域１０−３にわたって設けられており、第１領域１０−１のゲート配線１７Ｗの端面は、第２絶縁膜１６の端面と、平面視で同じ位置に設けられている。ゲート配線１７Ｗは、トランジスタＴｒのゲート電極１７と同一工程で形成されるものである。即ち、トランジスタＴｒのゲート電極１７と同一材料により構成され、同一の厚みを有している。 The gate wiring 17W is provided over the first region 10-1, the second region 10-2, and the third region 10-3 of the contact portion 10, and the end face of the gate wiring 17W in the first region 10-1 is It is provided at the same position as the end surface of the 2 insulating film 16 in plan view. The gate wiring 17W is formed in the same process as the gate electrode 17 of the transistor Tr. That is, it is made of the same material as the gate electrode 17 of the transistor Tr and has the same thickness.

第２領域１０−２は、基板１１上に、ＵＣ膜１２、第１絶縁膜１４、半導体膜１５およびゲート配線１７Ｗがこの順に設けられた領域である。即ち、第２領域１０−２では、第２絶縁膜１６に設けられた接続孔Ｈにより、半導体膜１５とゲート配線１７Ｗとが接している。 The second region 10-2 is a region in which the UC film 12, the first insulating film 14, the semiconductor film 15, and the gate wiring 17W are provided in this order on the substrate 11. That is, in the second region 10-2, the semiconductor film 15 and the gate wiring 17W are in contact with each other through the connection hole H provided in the second insulating film 16.

第３領域１０−３は、基板１１上に、ＵＣ膜１２、下部電極１３およびゲート配線１７Ｗがこの順に設けられた領域である。即ち、第３領域１０−３では、第１絶縁膜１４および第２絶縁膜１６に設けられた接続孔Ｈにより、下部電極１３とゲート配線１７Ｗとが接している。下部電極１３は、例えば第３領域１０−３から第２領域１０−２の一部に延在しているが、第２領域１０−２では、下部電極１３と半導体膜１５との間に第１絶縁膜１４が設けられている。下部電極１３は、半導体膜１５よりも基板１１に近い位置に配置されている。 The third region 10-3 is a region in which the UC film 12, the lower electrode 13, and the gate wiring 17W are provided in this order on the substrate 11. That is, in the third region 10-3, the lower electrode 13 and the gate wiring 17W are in contact with each other through the connection hole H provided in the first insulating film 14 and the second insulating film 16. The lower electrode 13 extends, for example, from the third region 10-3 to a part of the second region 10-2, but in the second region 10-2, it is located between the lower electrode 13 and the semiconductor film 15. 1 insulating film 14 is provided. The lower electrode 13 is arranged closer to the substrate 11 than the semiconductor film 15.

下部電極１３、半導体膜１５およびゲート配線１７Ｗの幅（Ｙ方向の大きさ、配線幅Ｗ₁₀）は、例えば５μｍ以下である。配線幅Ｗ₁₀は、電流の流れに直交する方向の下部電極１３、半導体膜１５およびゲート配線１７Ｗの大きさを表す。接続孔Ｈの幅（Ｙ方向の大きさ、幅Ｗ_H）は、例えば３μｍである。接続孔Ｈの長さ（Ｘ方向の大きさ、長さＬ₂₊₃）は、例えば４μｍである。幅Ｗ_Hは、電流の流れに直交する方向の接続孔Ｈの大きさ、長さＬ₂₊₃は、電流の流れに平行な方向の接続孔Ｈの大きさをそれぞれ表す。 The width (size in the Y direction, wiring width W ₁₀ ) of the lower electrode 13, the semiconductor film 15, and the gate wiring 17W is, for example, 5 μm or less. The wiring width W ₁₀ represents the sizes of the lower electrode 13, the semiconductor film 15, and the gate wiring 17W in the direction orthogonal to the current flow. The width (size in the Y direction, width W _H ) of the connection hole H is, for example, 3 μm. The length of the connection hole H (size in the X direction, length L ₂₊₃ ) is, for example, 4 μm. The width W _H represents the size of the connection hole H in the direction orthogonal to the current flow, and the length L ₂₊₃ represents the size of the connection hole H in the direction parallel to the current flow.

図３に示したように、接続孔Ｈの幅Ｗ_Hが、配線幅Ｗ₁₀よりも大きくなっていてもよい。後述するように、半導体装置１では、コンタクト部１０において半導体膜１５の膜減りが抑えられるので、接続孔Ｈの幅Ｗ_Hが、配線幅Ｗ₁₀よりも大きくなっていても、安定的に半導体膜１５と下部電極１３とを接続することができる。したがって、本技術は、小さい配線幅Ｗ₁₀を有する高精細な半導体装置に好適に用いることができる。 As shown in FIG. 3, the width W _H of the connection hole H may be larger than the wiring width W ₁₀ . As described later, in the semiconductor device 1, since the film reduction of the semiconductor film 15 is suppressed at the contact portion 10, the width W _H of the connection holes H is, be larger than the wire width W _10, stably semiconductor The film 15 and the lower electrode 13 can be connected. Therefore, the present technology can be suitably used for a high-definition semiconductor device having a small wiring width W ₁₀ .

例えば、コンタクト部１０以外の領域にもゲート配線１７Ｗが設けられていてもよい。このゲート配線１７Ｗと第１絶縁膜１４との間には、平面視でゲート配線１７Ｗと同一形状の第２絶縁膜１６が設けられている。 For example, the gate wiring 17W may be provided in a region other than the contact portion 10. A second insulating film 16 having the same shape as the gate wiring 17W in plan view is provided between the gate wiring 17W and the first insulating film 14.

［製造方法］
上記のような半導体装置１は、例えば次のようにして製造することができる（図４Ａ〜図５Ｂ）。 [Production method]
The semiconductor device 1 as described above can be manufactured, for example, as follows (FIGS. 4A to 5B).

まず、図４Ａに示したように、基板１１上に、ＵＣ膜１２、下部電極１３、第１絶縁膜１４、半導体膜１５および第２絶縁膜１６をこの順に形成する。具体的には、例えば以下のようにして形成する。まず、基板１１の全面にＵＣ膜１２を形成する。次いで、このＵＣ膜１２上に、例えば金属膜を成膜し、この金属膜をドライエッチングにより所定の形状にパターニングして下部電極１３を形成する。続いて、下部電極１３を覆うようにして、基板１１の全面に第１絶縁膜１４を形成する。次に、第１絶縁膜１４上に、例えば酸化物半導体材料を例えばスパッタ法等により成膜した後、例えばフォトリソグラフィおよびエッチングにより、所定の形状にパターニングして半導体膜１５を形成する。その後、半導体膜１５を覆うように、基板１１の全面に第２絶縁膜１６を成膜する。 First, as shown in FIG. 4A, the UC film 12, the lower electrode 13, the first insulating film 14, the semiconductor film 15, and the second insulating film 16 are formed in this order on the substrate 11. Specifically, for example, it is formed as follows. First, the UC film 12 is formed on the entire surface of the substrate 11. Then, for example, a metal film is formed on the UC film 12, and the metal film is patterned into a predetermined shape by dry etching to form the lower electrode 13. Then, the first insulating film 14 is formed on the entire surface of the substrate 11 so as to cover the lower electrode 13. Next, after depositing, for example, an oxide semiconductor material on the first insulating film 14 by, for example, a sputtering method or the like, the semiconductor film 15 is formed by patterning into a predetermined shape by, for example, photolithography and etching. After that, a second insulating film 16 is formed on the entire surface of the substrate 11 so as to cover the semiconductor film 15.

第２絶縁膜１６を形成した後、図４Ｂに示したように、第２領域１０−２および第３領域１０−３の第２絶縁膜１６と、第３領域１０−３の第１絶縁膜１４とを選択的に除去し、接続孔Ｈを形成する。接続孔Ｈは、例えばドライエッチングを用いて形成する。このとき、第２領域１０−２の半導体膜１５がドライエッチングに晒され、第２領域１０−２に低抵抗領域１５ｂ−２が形成される。低抵抗領域１５ｂ−２の半導体膜１５は、厚みｔ２で形成される。 After forming the second insulating film 16, as shown in FIG. 4B, the second insulating film 16 in the second region 10-2 and the third region 10-3 and the first insulating film in the third region 10-3. 14 and 13 are selectively removed to form a connection hole H. The connection hole H is formed by using, for example, dry etching. At this time, the semiconductor film 15 in the second region 10-2 is exposed to dry etching, and the low resistance region 15b-2 is formed in the second region 10-2. The semiconductor film 15 in the low resistance region 15b-2 is formed with a thickness t2.

接続孔Ｈを形成した後、基板１１の全面に例えば金属材料からなる導電膜１７Ａを成膜する。続いて、この導電膜１７Ａ上に所定のパターンを有するフォトレジストＰｒ１，Ｐｒ２，Ｐｒ３を形成する（図４Ｃ）。フォトレジストＰｒ１は、トランジスタＴｒのゲート電極１７および第２絶縁膜１６を形成するためのものである。フォトレジストＰｒ２は、コンタクト部１０のゲート配線１７Ｗおよび第２絶縁膜１６（第１領域１０−１）を形成するためのものである。フォトレジストＰｒ３は、コンタクト部１０以外の領域のゲート配線１７Ｗおよび第２絶縁膜１６を形成するためのものである。 After forming the connection hole H, a conductive film 17A made of, for example, a metal material is formed on the entire surface of the substrate 11. Subsequently, photoresists Pr1, Pr2 and Pr3 having a predetermined pattern are formed on the conductive film 17A (FIG. 4C). The photoresist Pr1 is for forming the gate electrode 17 and the second insulating film 16 of the transistor Tr. The photoresist Pr2 is for forming the gate wiring 17W of the contact portion 10 and the second insulating film 16 (first region 10-1). The photoresist Pr3 is for forming the gate wiring 17W and the second insulating film 16 in the region other than the contact portion 10.

このフォトレジストＰｒ１，Ｐｒ２，Ｐｒ３を用いて、導電膜１７Ａおよび第２絶縁膜１６のパターニングを連続して行う（図５Ａ，５Ｂ）。図５Ａに示したように、まず、導電膜１７Ａを、ドライエッチングを用いてパターニングし、ゲート電極１７およびゲート配線１７Ｗを形成する。本実施の形態では、このとき、第１領域１０−１の半導体膜１５が第２絶縁膜１６により覆われているので、半導体膜１５がドライエッチングに晒されない。したがって、第１領域１０−１の半導体膜１５は膜減りせず、所定の厚みで存在する。 Using the photoresists Pr1, Pr2 and Pr3, the conductive film 17A and the second insulating film 16 are continuously patterned (FIGS. 5A and 5B). As shown in FIG. 5A, first, the conductive film 17A is patterned by dry etching to form the gate electrode 17 and the gate wiring 17W. In this embodiment, since the semiconductor film 15 in the first region 10-1 is covered with the second insulating film 16 at this time, the semiconductor film 15 is not exposed to dry etching. Therefore, the semiconductor film 15 in the first region 10-1 is not reduced in thickness and exists with a predetermined thickness.

ゲート電極１７およびゲート配線１７Ｗを形成した後、続けて第２絶縁膜１６のパターニングを行う（図５Ｂ）。これにより、平面視でゲート電極１７と同一形状の第２絶縁膜１６と、第１領域１０−１の第２絶縁膜１６と、平面視でゲート配線１７Ｗと同一形状の第２絶縁膜１６とが形成される。このとき、半導体膜１５の第２絶縁膜１６から露出した領域が、ドライエッチングにより低抵抗化され、低抵抗領域１５ｂ−１および保持容量Ｃｓの上部電極１５Ｃが形成される。このドライエッチングでは、オーバーエッチングを行い、低抵抗領域１５ｂ−１の半導体膜１５の厚みｔ１が、低抵抗領域１５ｂ−２の半導体膜１５の厚みｔ２よりも小さくなるようにする。ドライエッチングに代えてウェットッチングを行うようにしてもよい。 After forming the gate electrode 17 and the gate wiring 17W, the second insulating film 16 is continuously patterned (FIG. 5B). Thereby, the second insulating film 16 having the same shape as the gate electrode 17 in plan view, the second insulating film 16 in the first region 10-1, and the second insulating film 16 having the same shape as the gate wiring 17W in plan view. Is formed. At this time, the region of the semiconductor film 15 exposed from the second insulating film 16 is reduced in resistance by dry etching, and the low resistance region 15b-1 and the upper electrode 15C of the storage capacitor Cs are formed. In this dry etching, overetching is performed so that the thickness t1 of the semiconductor film 15 in the low resistance region 15b-1 is smaller than the thickness t2 of the semiconductor film 15 in the low resistance region 15b-2. Instead of dry etching, wet etching may be performed.

この後、基板１１の全面に、金属酸化膜１８および層間絶縁膜１９を形成する。最後に層間絶縁膜１９上に、ソース・ドレイン電極２１を形成することにより、図１に示した半導体装置１が完成する。 After that, the metal oxide film 18 and the interlayer insulating film 19 are formed on the entire surface of the substrate 11. Finally, the source/drain electrodes 21 are formed on the interlayer insulating film 19, whereby the semiconductor device 1 shown in FIG. 1 is completed.

［作用、効果］
本実施の形態の半導体装置１では、ゲート電極１７に閾値電圧以上のオン電圧が印加されると、半導体膜１５のチャネル領域１５ａが活性化される。これにより、一対の低抵抗領域１５ｂ間に電流が流れる。これに応じて、コンタクト部１０では、ゲート配線１７Ｗを介して、半導体膜１５から下部電極１３に電流が流れ保持容量Ｃｓに電荷が保持される。 [Action, effect]
In the semiconductor device 1 of the present embodiment, when the ON voltage equal to or higher than the threshold voltage is applied to the gate electrode 17, the channel region 15a of the semiconductor film 15 is activated. As a result, a current flows between the pair of low resistance regions 15b. Accordingly, in the contact portion 10, a current flows from the semiconductor film 15 to the lower electrode 13 via the gate wiring 17W, and charges are held in the holding capacitor Cs.

本実施の形態の半導体装置１では、コンタクト部１０に、半導体膜１５上に第２絶縁膜１６を有する第１領域１０−１が設けられているので、半導体膜１５よりも上層を形成する際の半導体膜１５への影響が抑えられる。以下、これについて比較例１を用いて説明する。 In the semiconductor device 1 of the present embodiment, since the contact region 10 is provided with the first region 10-1 having the second insulating film 16 on the semiconductor film 15, when forming a layer above the semiconductor film 15. Influence on the semiconductor film 15 is suppressed. Hereinafter, this will be described using Comparative Example 1.

図６は、比較例１にかかる半導体装置（半導体装置１０１）の模式的な断面構成を表したものである。この半導体装置１０１のコンタクト部（コンタクト部１００）は、隣接して第２領域（第２領域１００−２）と第３領域（第３領域１００−３）とを有している。第２領域１００−２ではゲート配線１７Ｗと半導体膜１５とが接し、第３領域１００−３ではゲート配線１７Ｗと下部電極１３とが接している。第２領域１００−２とゲート電極１７との間の領域では、半導体膜１５上の第２絶縁膜１６が除去されている。即ち、コンタクト部１００には第１領域（例えば図２の第１領域１０−１）が設けられていない。 FIG. 6 shows a schematic cross-sectional structure of a semiconductor device (semiconductor device 101) according to Comparative Example 1. The contact portion (contact portion 100) of the semiconductor device 101 has a second region (second region 100-2) and a third region (third region 100-3) adjacent to each other. The gate wiring 17W and the semiconductor film 15 are in contact with each other in the second region 100-2, and the gate wiring 17W and the lower electrode 13 are in contact with each other in the third region 100-3. The second insulating film 16 on the semiconductor film 15 is removed in the region between the second region 100-2 and the gate electrode 17. That is, the contact portion 100 is not provided with the first region (for example, the first region 10-1 in FIG. 2).

このような半導体装置１０１は、例えば以下のようにして形成する（図７Ａ〜図７Ｃ）。 Such a semiconductor device 101 is formed, for example, as follows (FIGS. 7A to 7C).

まず、半導体装置１で説明したのと同様にして、基板１１上にＵＣ膜１２、下部電極１３、第１絶縁膜１４、半導体膜１５、第２絶縁膜１６および導電膜１７Ａを形成する。 First, as in the case of the semiconductor device 1, the UC film 12, the lower electrode 13, the first insulating film 14, the semiconductor film 15, the second insulating film 16 and the conductive film 17A are formed on the substrate 11.

次いで、導電膜１７Ａ上に、所定のパターンを有するフォトレジストＰｒ１，Ｐｒ１０２，Ｐｒ３を形成する（図７Ａ）。フォトレジストＰｒ１０２は、コンタクト部１００のゲート配線１７Ｗを形成するためのものである。このフォトレジストＰｒ１，Ｐｒ１０２，Ｐｒ３を用いて、導電膜１７Ａおよび第２絶縁膜１６のパターニングを行う（図７Ｂ，図７Ｃ）。 Then, photoresists Pr1, Pr102, Pr3 having a predetermined pattern are formed on the conductive film 17A (FIG. 7A). The photoresist Pr102 is for forming the gate wiring 17W of the contact portion 100. The conductive film 17A and the second insulating film 16 are patterned by using the photoresists Pr1, Pr102, Pr3 (FIGS. 7B and 7C).

導電膜１７Ａのエッチングを行う際に、第１領域の設けられていない半導体装置１０１では、図７Ｂに示したように、第２領域１００−２に隣接する領域（第３領域１００−３と反対側に隣接する領域）の半導体膜１５が第２絶縁膜１６から露出する（露出領域１５ｄ）。この露出領域１５ｄの半導体膜１５は、第２絶縁膜１６に保護されず、エッチングに晒される。 When the conductive film 17A is etched, in the semiconductor device 101 not provided with the first region, as shown in FIG. 7B, a region adjacent to the second region 100-2 (opposite to the third region 100-3). The semiconductor film 15 in the region adjacent to the side is exposed from the second insulating film 16 (exposed region 15d). The semiconductor film 15 in the exposed region 15d is not protected by the second insulating film 16 and is exposed to etching.

図８は、このようにして形成されたコンタクト部１００近傍の構成を表している。図８（Ａ）は、コンタクト部１００と露出領域１５ｄの平面構成、図８（Ｂ）はその断面構成をそれぞれ表している。このように、露出領域１５ｄの半導体膜１５は、膜減りし、消失するおそれがある。露出領域１５ｄの半導体膜１５が膜減り、あるいは消失すると、この露出領域１５ｄを避けて電流が流れるので、半導体膜１５の抵抗が上昇し、半導体膜１５と下部電極１３との接続が不安定になる。 FIG. 8 shows a structure in the vicinity of the contact portion 100 thus formed. FIG. 8A shows a planar configuration of the contact portion 100 and the exposed region 15d, and FIG. 8B shows a sectional configuration thereof. As described above, the semiconductor film 15 in the exposed region 15d may be thinned and disappear. When the semiconductor film 15 in the exposed region 15d is reduced or disappears, a current flows while avoiding the exposed region 15d, so that the resistance of the semiconductor film 15 increases and the connection between the semiconductor film 15 and the lower electrode 13 becomes unstable. Become.

これに対し、半導体装置１ではコンタクト部１０に、第１領域１０−１が設けられているので、半導体膜１５に露出領域（例えば、図８の露出領域１５ｄ）が形成されず、半導体膜１５は第２絶縁膜１６に保護される。これにより、半導体膜１５の膜減りや消失が抑えられ、半導体膜１５の面内均一性が維持される。ひいては、電気的に安定して半導体膜１５と下部電極１３とが接続される。したがって、薄い半導体膜１５により、優れたトランジスタ特性および高い生産性を実現するとともに、半導体膜１５と下部電極１３とを電気的に安定して接続することができる。 On the other hand, in the semiconductor device 1, since the contact region 10 is provided with the first region 10-1, the exposed region (for example, the exposed region 15d in FIG. 8) is not formed in the semiconductor film 15, and the semiconductor film 15 is not formed. Are protected by the second insulating film 16. As a result, the reduction or disappearance of the semiconductor film 15 is suppressed, and the in-plane uniformity of the semiconductor film 15 is maintained. As a result, the semiconductor film 15 and the lower electrode 13 are electrically and stably connected. Therefore, the thin semiconductor film 15 can realize excellent transistor characteristics and high productivity, and the semiconductor film 15 and the lower electrode 13 can be electrically and stably connected.

また、コンタクト部１０に第１領域１０−１を設けることにより、接続孔Ｈを小さくすることができる。以下、これについて説明する。 Further, by providing the contact region 10 with the first region 10-1, the connection hole H can be reduced. This will be described below.

図９Ａは、半導体装置１を製造する際の一工程を表したものであり（図５Ａの工程）、図９Ｂは、半導体装置１０１を製造する際の図９Ａに対応する工程を表したものである（図７Ｂの工程）。この工程で、フォトレジストＰｒ１０２の端Ｅ１００（トランジスタＴｒ側の端）は、第２絶縁膜１６の端Ｅ１６（保持容量Ｃｓ側の端）から離間するように配置される（図９Ｂ）。このため、第２絶縁膜１６の端Ｅ１６とフォトレジストＰｒ１０２の端Ｅ１００との間の距離をある程度確保しなければならず、接続孔Ｈの長さＬ₂₊₃を小さくすることが困難である。 FIG. 9A shows one step in manufacturing the semiconductor device 1 (step in FIG. 5A), and FIG. 9B shows a step corresponding to FIG. 9A in manufacturing the semiconductor device 101. Yes (step of FIG. 7B). In this step, the end E100 of the photoresist Pr102 (end on the transistor Tr side) is arranged so as to be separated from the end E16 of the second insulating film 16 (end on the storage capacitor Cs side) (FIG. 9B). Therefore, it is necessary to secure a certain distance between the end E16 of the second insulating film 16 and the end E100 of the photoresist Pr102, and it is difficult to reduce the length L ₂₊₃ of the connection hole H. ..

これに対し、フォトレジストＰｒ２の端Ｅは、平面視で第２絶縁膜１６に重なる位置に設けられるので、フォトレジストＰｒ２の端Ｅと第２絶縁膜１６の端との間の距離を確保する必要がない。よって、長さＬ₂₊₃を小さくして、接続孔Ｈを狭めることができる。これにより、コンタクト部１０の占有面積を小さくし、精細度を高めることが可能となる。 On the other hand, since the end E of the photoresist Pr2 is provided at a position overlapping the second insulating film 16 in a plan view, a distance between the end E of the photoresist Pr2 and the end of the second insulating film 16 is secured. No need. Therefore, the length L ₂₊₃ can be reduced and the connection hole H can be narrowed. This makes it possible to reduce the occupied area of the contact portion 10 and increase the definition.

更に、半導体装置１の半導体膜１５では、低抵抗領域１５ｂ−１の厚みｔ１が、第２領域１０−２（低抵抗領域１５ｂ−２）の厚みｔ２よりも小さくなっているので、第２領域１０−２から第１領域１０−１へはキャリアを十分に拡散させるとともに、低抵抗領域１５ｂ−１からチャネル領域１５ａへのキャリアの拡散を抑えることができる。以下、これについて比較例２を用いて説明する。 Further, in the semiconductor film 15 of the semiconductor device 1, since the thickness t1 of the low resistance region 15b-1 is smaller than the thickness t2 of the second region 10-2 (low resistance region 15b-2), the second region It is possible to sufficiently diffuse the carriers from 10-2 to the first region 10-1, and to suppress the diffusion of carriers from the low resistance region 15b-1 to the channel region 15a. Hereinafter, this will be described using Comparative Example 2.

図１０は、比較例２に係る半導体装置（半導体装置１０２）の要部の断面構成を模式的に表したものである。この半導体装置１０２には第１領域１０−１が設けられているので、半導体膜１５の膜減りや消失等が抑えられる。半導体膜１５は、チャネル領域１５ａと第１領域１０−１との間の低抵抗領域１５ｂ−１および、第２領域１０−２に配置された低抵抗領域１５ｂ−２を有しており、低抵抗領域１５ｂ−１，１５ｂ−２は、互いに同一の厚み（厚みｔ）を有している。 FIG. 10 schematically shows a cross-sectional structure of a main part of a semiconductor device (semiconductor device 102) according to Comparative Example 2. Since the semiconductor device 102 is provided with the first region 10-1, it is possible to prevent the semiconductor film 15 from being reduced or lost. The semiconductor film 15 has a low resistance region 15b-1 between the channel region 15a and the first region 10-1 and a low resistance region 15b-2 arranged in the second region 10-2. The resistance regions 15b-1 and 15b-2 have the same thickness (thickness t).

図１１は、半導体装置１０２を製造する一工程を表している。半導体装置１０２の製造方法では、フォトレジストＰｒ１，Ｐｒ２，Ｐｒ３を用いて、第２絶縁膜１６のパターニングを行う際に半導体膜１５（低抵抗領域１５ｂ−１）のエッチングを調整すればよい。過剰なエッチングがなされないようにすることで、低抵抗領域１５ｂ−１の半導体膜１５が、第２領域１０−２（低抵抗領域１５ｂ−２）の半導体膜１５と同じ厚みｔで形成される。

FIG. 11 shows one process of manufacturing the semiconductor device 102. In the method of manufacturing the semiconductor device 102, the photoresists Pr1, Pr2 and Pr3 may be used to adjust the etching of the semiconductor film 15 (low resistance region 15b-1) when patterning the second insulating film 16. By preventing excessive etching, the semiconductor film 15 in the low resistance region 15b-1 is formed with the same thickness t as the semiconductor film 15 in the second region 10-2 (low resistance region 15b-2). ..

第１領域１０−１の半導体膜１５は、隣接する低抵抗領域１５ｂ―１および第２領域１０−２からのキャリア拡散により、導体として機能するようになっている。この半導体装置１０２では、上述のように、低抵抗領域１５ｂ−１および第２領域１０−２の半導体膜１５が、互いに同じ厚みｔで形成されている。このため、第２領域１０−２から隣接する第１領域１０−１へキャリアが拡散距離ΔＬで拡がるとすると、低抵抗領域１５ｂ−１から隣接する第１領域１０−１およびチャネル領域１５ａへも、同じ拡散距離（拡散距離ΔＬ）でキャリアが拡がる（図１０）。 The semiconductor film 15 in the first region 10-1 functions as a conductor due to carrier diffusion from the adjacent low resistance region 15b-1 and second region 10-2. In the semiconductor device 102, as described above, the semiconductor films 15 in the low resistance region 15b-1 and the second region 10-2 are formed with the same thickness t. Therefore, if carriers spread from the second region 10-2 to the adjacent first region 10-1 by the diffusion distance ΔL, the low resistance region 15b-1 also extends to the adjacent first region 10-1 and channel region 15a. , Carriers spread at the same diffusion distance (diffusion distance ΔL) (FIG. 10).

キャリアの拡散距離ΔＬが大きいほど、低抵抗領域１５ｂ−１および第２領域１０−２から十分にキャリアが拡がり、第１領域１０−１の半導体膜１５が安定して導体として機能する。しかし、低抵抗領域１５ｂ−１からはチャネル領域１５ａにもキャリアが拡散するため、キャリアの拡散距離ΔＬが大きいと、トランジスタＴｒのＴＦＴ特性に影響を及ぼすおそれがある。例えば、ＴＦＴ特性が不安定になりやすい。 The larger the carrier diffusion distance ΔL, the more the carriers spread from the low resistance region 15b-1 and the second region 10-2, and the semiconductor film 15 in the first region 10-1 stably functions as a conductor. However, since carriers diffuse from the low resistance region 15b-1 to the channel region 15a as well, a large carrier diffusion distance ΔL may affect the TFT characteristics of the transistor Tr. For example, the TFT characteristics are likely to be unstable.

これに対し、本実施の形態では、低抵抗領域１５ｂ−１の半導体膜１５の厚みｔ１が、第２領域１０−２（低抵抗領域１５ｂ−２）の半導体膜１５の厚みｔ２よりも小さくなっている。このため、図１２に示したように、第２領域１０−２から第１領域１０−１へのキャリアの拡散距離ΔＬ２よりも、低抵抗領域１５ｂ−１から第１領域１０−１およびチャネル領域１５ａへのキャリアの拡散距離（拡散距離ΔＬ１）が短くなる。したがって、第２領域１０−２からのキャリアの拡散（拡散距離ΔＬ２）により、第１領域１０−１の半導体膜１５の導電性を十分に確保しつつ、低抵抗領域１５ｂ−１からチャネル領域１５ａへのキャリアの拡散（拡散距離ΔＬ１）が抑えられる。よって、コンタクト部１０の安定性を高めるとともに、トランジスタＴｒのＴＦＴ特性を安定して維持することが可能となる。 On the other hand, in the present embodiment, the thickness t1 of the semiconductor film 15 in the low resistance region 15b-1 is smaller than the thickness t2 of the semiconductor film 15 in the second region 10-2 (low resistance region 15b-2). ing. Therefore, as shown in FIG. 12, as compared with the carrier diffusion distance ΔL2 from the second region 10-2 to the first region 10-1, the low resistance region 15b-1 to the first region 10-1 and the channel region. The diffusion distance of carriers to 15a (diffusion distance ΔL1) becomes short. Therefore, by diffusing carriers (diffusion distance ΔL2) from the second region 10-2, the conductivity of the semiconductor film 15 in the first region 10-1 is sufficiently ensured, while the low resistance region 15b-1 to the channel region 15a. Diffusion of carriers (diffusion distance ΔL1) is suppressed. Therefore, it is possible to improve the stability of the contact portion 10 and stably maintain the TFT characteristics of the transistor Tr.

また、チャネル領域１５ａへのキャリアの拡散を抑えることにより、トランジスタＴｒのチャネル長を短くしても、ＴＦＴ特性が安定して維持される。したがって、精細度を高めることが可能となる。 Further, by suppressing the diffusion of carriers into the channel region 15a, the TFT characteristics are stably maintained even if the channel length of the transistor Tr is shortened. Therefore, it is possible to increase the definition.

以上説明したように本実施の形態では、第１領域１０−１のゲート配線１７Ｗと半導体膜１５との間に第２絶縁膜１６を設けるようにしたので、半導体膜１５の膜減り等を抑え、半導体膜１５と下部電極１３とを安定的に接続することができる。よって、コンタクト部１０の安定性を高めることができる。 As described above, in the present embodiment, since the second insulating film 16 is provided between the gate wiring 17W in the first region 10-1 and the semiconductor film 15, the reduction of the semiconductor film 15 is suppressed. The semiconductor film 15 and the lower electrode 13 can be stably connected. Therefore, the stability of the contact portion 10 can be improved.

例えば、半導体装置１を表示装置（後述の図１４の表示装置２Ａ）に適用すると、コンタクト部１０の抵抗上昇が抑えられるので、電圧降下、画素への信号書き込み不良および階調不良等を防ぐことができる。よって、表示装置の表示品質を向上させることが可能となる。 For example, when the semiconductor device 1 is applied to a display device (display device 2A of FIG. 14 described later), the resistance increase of the contact portion 10 is suppressed, and therefore voltage drop, defective signal writing to pixels, defective gradation, and the like are prevented. You can Therefore, it is possible to improve the display quality of the display device.

また、コンタクト部１０に第１領域１０−１を設けることにより、接続孔Ｈを小さくすることができる。これにより、コンタクト部１０の占有面積を小さくし、精細度を高めることが可能となる。 Further, by providing the contact region 10 with the first region 10-1, the connection hole H can be reduced. This makes it possible to reduce the occupied area of the contact portion 10 and increase the definition.

更に、低抵抗領域１５ｂ−１の半導体膜１５の厚みｔ１を、第２領域１０−２の半導体膜１５の厚みｔ２に比べて小さくするようにしたので、第２領域１０−２から第１領域１０−１はキャリアを十分に拡散させるとともに、低抵抗領域１５ｂ−１からチャネル領域１５ａへのキャリアの拡散を抑えることができる。よって、コンタクト部１０の安定性を高めるとともに、トランジスタＴｒの特性を維持することが可能となる。 Further, since the thickness t1 of the semiconductor film 15 in the low resistance region 15b-1 is made smaller than the thickness t2 of the semiconductor film 15 in the second region 10-2, the second region 10-2 to the first region 10-1 is capable of sufficiently diffusing carriers and suppressing the diffusion of carriers from the low resistance region 15b-1 to the channel region 15a. Therefore, it is possible to improve the stability of the contact portion 10 and maintain the characteristics of the transistor Tr.

また、低抵抗領域１５ｂ−１からチャネル領域１５ａへのキャリアの拡散を抑えることにより、トランジスタＴｒのチャネル長を短くすることができる。これにより、より精細度を高めることが可能となる。 Further, the channel length of the transistor Tr can be shortened by suppressing the diffusion of carriers from the low resistance region 15b-1 to the channel region 15a. Thereby, it becomes possible to further increase the definition.

＜変形例＞
図１３は、上記実施の形態の変形例に係るコンタクト部１０の断面構成を模式的に表している。このように、第１領域１０−１，第２領域１０−２の半導体膜１５と、第１絶縁膜１４との間に、別の半導体膜（半導体膜２５，第２半導体膜）を設けるようにしてもよい。即ち、第１領域１０−１，第２領域１０−２には、積層構造を有する半導体膜１５，２５が設けられていてもよい。第２領域１０−２の半導体膜（半導体膜１５，２５）の厚みｔ２は、半導体膜１５の厚みと半導体膜２５の厚みの和である。 <Modification>
FIG. 13 schematically shows a cross-sectional structure of the contact portion 10 according to the modified example of the above embodiment. In this way, another semiconductor film (semiconductor film 25, second semiconductor film) is provided between the semiconductor film 15 in the first region 10-1 and the second region 10-2 and the first insulating film 14. You may That is, the semiconductor films 15 and 25 having a laminated structure may be provided in the first region 10-1 and the second region 10-2. The thickness t2 of the semiconductor film (semiconductor films 15 and 25) in the second region 10-2 is the sum of the thickness of the semiconductor film 15 and the thickness of the semiconductor film 25.

半導体膜２５は、低抵抗領域１５ｂ−１の半導体膜１５の一部に積層されていてもよい。半導体膜２５には、半導体膜１５と同様の材料を用いることができる。例えば、半導体膜２５は、第１領域１０−１の半導体膜１５の酸素濃度よりも低い酸素濃度を有しており、半導体膜２５の電気抵抗は、第１領域１０−１の半導体膜１５の電気抵抗よりも低くなっている。あるいは、半導体膜２５の電気抵抗は、第１領域１０−１の半導体膜１５の電気抵抗と同程度であってもよい。 The semiconductor film 25 may be laminated on a part of the semiconductor film 15 in the low resistance region 15b-1. The same material as the semiconductor film 15 can be used for the semiconductor film 25. For example, the semiconductor film 25 has an oxygen concentration lower than that of the semiconductor film 15 in the first region 10-1, and the electric resistance of the semiconductor film 25 is equal to that of the semiconductor film 15 in the first region 10-1. It is lower than the electric resistance. Alternatively, the electric resistance of the semiconductor film 25 may be about the same as the electric resistance of the semiconductor film 15 in the first region 10-1.

第１領域１０−１に積層構造の半導体膜１５，２５を設けることにより、第１領域１０−１の半導体膜１５，２５の電気抵抗を低下させることができる。よって、コンタクト部１０の安定性をより高めることができる。 By providing the semiconductor films 15 and 25 having the laminated structure in the first region 10-1, the electric resistance of the semiconductor films 15 and 25 in the first region 10-1 can be reduced. Therefore, the stability of the contact portion 10 can be further enhanced.

＜適用例１＞
上記実施の形態および変形例において説明した半導体装置１は、例えば表示装置（後述の図１４の表示装置２Ａ）および撮像装置（後述の図１５の撮像装置２Ｂ）等の駆動回路に用いることができる。 <Application example 1>
The semiconductor device 1 described in the above-described embodiments and modifications can be used, for example, in a drive circuit of a display device (display device 2A of FIG. 14 described later) and an imaging device (imaging device 2B of FIG. 15 described later). ..

図１４は、表示装置２Ａの機能ブロック構成を示したものである。表示装置２Ａは、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ＥＬディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置２Ａは、例えばタイミング制御部３１と、信号処理部３２と、駆動部３３と、表示画素部３４とを備えている。 FIG. 14 shows a functional block configuration of the display device 2A. The display device 2A displays a video signal input from the outside or a video signal generated inside as a video, and is applied to, for example, a liquid crystal display as well as the above-mentioned organic EL display. The display device 2A includes, for example, a timing control unit 31, a signal processing unit 32, a driving unit 33, and a display pixel unit 34.

タイミング制御部３１は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部３２等の駆動制御を行うものである。信号処理部３２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部３３に出力するものである。駆動部３３は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部３４の各画素を駆動するものである。表示画素部３４は、例えば有機ＥＬ素子または液晶表示素子等の表示素子と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部３３または表示画素部３４の一部を構成する各種回路に、上述の半導体装置１が用いられる。 The timing control unit 31 has a timing generator that generates various timing signals (control signals), and controls the drive of the signal processing unit 32 and the like based on these various timing signals. The signal processing unit 32 performs, for example, a predetermined correction on a digital video signal input from the outside, and outputs the video signal thus obtained to the drive unit 33. The driving unit 33 is configured to include, for example, a scanning line driving circuit and a signal line driving circuit, and drives each pixel of the display pixel unit 34 via various control lines. The display pixel section 34 is configured to include a display element such as an organic EL element or a liquid crystal display element, and a pixel circuit for driving the display element for each pixel. Among these, for example, the above-described semiconductor device 1 is used for various circuits that form a part of the driving unit 33 or the display pixel unit 34.

図１５は、撮像装置２Ｂの機能ブロック構成を示したものである。撮像装置２Ｂは、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置２Ｂは、例えばタイミング制御部３５と、駆動部３６と、撮像画素部３７と、信号処理部３８とを備えている。 FIG. 15 shows a functional block configuration of the image pickup apparatus 2B. The image pickup device 2B is, for example, a solid-state image pickup device that acquires an image as an electric signal, and is composed of, for example, a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor) image sensor. The imaging device 2B includes, for example, a timing control unit 35, a driving unit 36, an imaging pixel unit 37, and a signal processing unit 38.

タイミング制御部３５は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部３６の駆動制御を行うものである。駆動部３６は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部３７の各画素から信号を読み出す駆動を行うものである。撮像画素部３７は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部３８は、撮像画素部３７から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部３６または撮像画素部３７の一部を構成する各種回路に、上述の半導体装置１が用いられる。 The timing control unit 35 has a timing generator that generates various timing signals (control signals), and controls the drive of the drive unit 36 based on these various timing signals. The drive unit 36 is configured to include, for example, a row selection circuit, an AD conversion circuit, a horizontal transfer scanning circuit, and the like, and drives to read out a signal from each pixel of the image pickup pixel unit 37 via various control lines. The image pickup pixel section 37 is configured to include an image pickup element (photoelectric conversion element) such as a photodiode, and a pixel circuit for signal reading. The signal processing unit 38 performs various signal processing on the signal obtained from the imaging pixel unit 37. Among these, for example, the above-described semiconductor device 1 is used in various circuits that form a part of the driving unit 36 or the imaging pixel unit 37.

＜電子機器の例＞
上記表示装置２Ａおよび撮像装置２Ｂ等は、様々なタイプの電子機器に用いることができる。図１６に、電子機器３の機能ブロック構成を示す。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。 <Examples of electronic devices>
The display device 2A, the imaging device 2B, and the like can be used in various types of electronic devices. FIG. 16 shows a functional block configuration of the electronic device 3. Examples of the electronic device 3 include a television device, a personal computer (PC), a smartphone, a tablet PC, a mobile phone, a digital still camera, a digital video camera, and the like.

電子機器３は、例えば上述の表示装置２Ａ（または撮像装置２Ｂ）と、インターフェース部４０とを有している。インターフェース部４０は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部４０は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。 The electronic device 3 includes, for example, the display device 2A (or the imaging device 2B) described above and the interface unit 40. The interface unit 40 is an input unit to which various signals, power supplies, and the like are input from the outside. The interface unit 40 may also include a user interface such as a touch panel, a keyboard or operation buttons.

以上、実施の形態を挙げて説明したが、本技術は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。 Although the embodiments have been described above, the present technology is not limited to the above embodiments, and various modifications can be made. For example, the material and thickness of each layer described in the above-described embodiment are not limited to those listed, and other materials and thicknesses may be used.

また、上記実施の形態では、コンタクト部１０が、トランジスタＴｒと保持容量Ｃｓとを接続する場合を例に挙げて説明したが、コンタクト部１０は、その他の素子間に適用させることも可能である。 In the above embodiment, the case where the contact portion 10 connects the transistor Tr and the storage capacitor Cs has been described as an example, but the contact portion 10 may be applied between other elements. ..

更に、図２等では、低抵抗領域１５ｂ−１および第２領域１０−２の半導体膜１５の厚みｔ１，ｔ２が一定である場合を示したが、低抵抗領域１５ｂ−１および第２領域１０−２の半導体膜１５の厚みｔ１，ｔ２は変化していてもよい。例えば、低抵抗領域１５ｂ−１の半導体膜１５の厚みｔ１は、中央よりも両端が大きくなっている。少なくとも低抵抗領域１５ｂ−１の半導体膜１５の一部の厚みが、第２領域１０−２の半導体膜１５の厚みよりも小さくなっていればよい。 Further, although FIG. 2 and the like show the case where the thicknesses t1 and t2 of the semiconductor films 15 in the low resistance region 15b-1 and the second region 10-2 are constant, the low resistance region 15b-1 and the second region 10 are shown. The thicknesses t1 and t2 of the semiconductor film 15 of −2 may be changed. For example, the thickness t1 of the semiconductor film 15 in the low resistance region 15b-1 is larger at both ends than at the center. It is sufficient that at least a part of the semiconductor film 15 in the low resistance region 15b-1 has a thickness smaller than that of the semiconductor film 15 in the second region 10-2.

上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。 The effects described in the above-described embodiments and the like are examples, and the effects of the present disclosure may be other effects or may further include other effects.

尚、本技術は以下のような構成を取ることも可能である。
（１）
所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
前記基板上の前記第１領域、前記第２領域および前記第３領域に設けられた第１配線と、
トランジスタのチャネル領域と、前記チャネル領域と前記第１領域との間に設けられた低抵抗領域とを有し、かつ、前記第１領域では、前記第１配線と前記基板との間に設けられるとともに、前記第２領域では、前記第１配線に接する半導体膜と、
前記半導体膜よりも、前記基板に近い位置に設けられ、前記第３領域で前記第１配線に接する第２配線と、
前記第１領域の前記第１配線と前記半導体膜との間に設けられた絶縁膜とを備え、
前記半導体膜では、前記低抵抗領域の厚みが前記第２領域の厚みよりも小さくなっている
半導体装置。
（２）
前記トランジスタは、前記基板上に、前記半導体膜、ゲート絶縁膜およびゲート電極をこの順に有している
前記（１）記載の半導体装置。
（３）
前記ゲート絶縁膜は、前記絶縁膜と同一の構成材料を含むとともに、前記絶縁膜と同一の厚みを有し、
前記ゲート電極は、前記第１配線と同一の構成材料を含むとともに、前記第１配線と同一の厚みを有する
前記（２）記載の半導体装置。
（４）
前記半導体膜の前記低抵抗領域および前記第２領域は、前記絶縁膜および前記ゲート絶縁膜から露出されている
前記（３）記載の半導体装置。
（５）
更に、保持容量を有し、
前記第２配線は、前記保持容量の一方の電極を構成する
前記（１）ないし（４）のうちいずれか１つに記載の半導体装置。
（６）
前記所定の方向に沿った前記第１領域の長さは、２μｍ以下である
前記（１）ないし（５）のうちいずれか１つに記載の半導体装置。
（７）
前記半導体膜は酸化物半導体材料を含む
前記（１）ないし（６）のうちいずれか１つに記載の半導体装置。
（８）
前記半導体膜の厚みは６０ｎｍ以下である
前記（１）ないし（７）のうちいずれか１つに記載の半導体装置。
（９）
前記半導体膜は、前記第１領域に隣接する領域に前記低抵抗領域を有している
前記（１）ないし（８）のうちいずれか１つに記載の半導体装置。
（１０）
前記第１領域および前記第２領域では、前記半導体膜が積層構造を有する
前記（１）ないし（９）のうちいずれか１つに記載の半導体装置。
（１１）
表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
前記基板上の前記第１領域、前記第２領域および前記第３領域に設けられた第１配線と、
トランジスタのチャネル領域と、前記チャネル領域と前記第１領域との間に設けられた低抵抗領域とを有し、かつ、前記第１領域では、前記第１配線と前記基板との間に設けられるとともに、前記第２領域では、前記第１配線に接する半導体膜と、
前記半導体膜よりも、前記基板に近い位置に設けられ、前記第３領域で前記第１配線に接する第２配線と、
前記第１領域の前記第１配線と前記半導体膜との間に設けられた絶縁膜とを備え、
前記半導体膜では、前記低抵抗領域の厚みが前記第２領域の厚みよりも小さくなっている
表示装置。 Note that the present technology may also be configured as below.
(1)
A substrate in which a first region, a second region, and a third region are adjacently provided in this order along a predetermined direction;
First wiring provided in the first region, the second region, and the third region on the substrate;
A transistor has a channel region and a low resistance region provided between the channel region and the first region, and is provided between the first wiring and the substrate in the first region. At the same time, in the second region, a semiconductor film in contact with the first wiring,
A second wiring which is provided closer to the substrate than the semiconductor film and is in contact with the first wiring in the third region;
An insulating film provided between the first wiring and the semiconductor film in the first region,
In the semiconductor film, the thickness of the low resistance region is smaller than the thickness of the second region.
(2)
The semiconductor device according to (1), wherein the transistor has the semiconductor film, a gate insulating film, and a gate electrode in this order on the substrate.
(3)
The gate insulating film contains the same constituent material as the insulating film, and has the same thickness as the insulating film,
The semiconductor device according to (2), wherein the gate electrode contains the same constituent material as the first wiring and has the same thickness as the first wiring.
(4)
The semiconductor device according to (3), wherein the low resistance region and the second region of the semiconductor film are exposed from the insulating film and the gate insulating film.
(5)
Furthermore, it has a holding capacity,
The semiconductor device according to any one of (1) to (4), wherein the second wiring constitutes one electrode of the storage capacitor.
(6)
The semiconductor device according to any one of (1) to (5), wherein the length of the first region along the predetermined direction is 2 μm or less.
(7)
The semiconductor device according to any one of (1) to (6), wherein the semiconductor film contains an oxide semiconductor material.
(8)
The thickness of the semiconductor film is 60 nm or less. The semiconductor device according to any one of (1) to (7).
(9)
The semiconductor device according to any one of (1) to (8), wherein the semiconductor film has the low resistance region in a region adjacent to the first region.
(10)
In the first region and the second region, the semiconductor device according to any one of (1) to (9), wherein the semiconductor film has a laminated structure.
(11)
A display device and a semiconductor device for driving the display device,
The semiconductor device is
A substrate in which a first region, a second region, and a third region are adjacently provided in this order along a predetermined direction;
First wiring provided in the first region, the second region, and the third region on the substrate;
A transistor has a channel region and a low resistance region provided between the channel region and the first region, and is provided between the first wiring and the substrate in the first region. At the same time, in the second region, a semiconductor film in contact with the first wiring,
A second wiring which is provided closer to the substrate than the semiconductor film and is in contact with the first wiring in the third region;
An insulating film provided between the first wiring and the semiconductor film in the first region,
In the semiconductor film, the thickness of the low resistance region is smaller than the thickness of the second region.

１…半導体装置、Ｔｒ…トランジスタ、Ｃｓ…保持容量、１０…コンタクト部、１０−１…第１領域、１０−２…第２領域、１０−３…第３領域、１１…基板、１２，１２Ａ，１２Ｂ…ＵＣ膜、１３…下部電極、１４…第１絶縁膜、１５…半導体膜、１５ａ…チャネル領域、１５ｂ，１５ｂ−１，１５ｂ−２…低抵抗領域、１５Ｃ…上部電極、１６…第２絶縁膜、１７…ゲート電極、１７Ｗ…ゲート配線、１８…金属酸化膜、１９，１９Ａ，１９Ｂ，１９Ｃ…層間絶縁膜、２１…ソース・ドレイン電極、２Ａ…表示装置、２Ｂ…撮像装置、３…電子機器、３１，３５…タイミング制御部、３２，３８…信号処理部、３３，３６…駆動部、３４…表示画素部、３７…撮像画素部、４０…インターフェース部、ｔ１，ｔ２…厚み。 DESCRIPTION OF SYMBOLS 1... Semiconductor device, Tr... Transistor, Cs... Storage capacitor, 10... Contact part, 10-1... 1st area|region, 10-2... 2nd area|region, 10-3... 3rd area|region, 11... Substrate, 12, 12A , 12B... UC film, 13... Lower electrode, 14... First insulating film, 15... Semiconductor film, 15a... Channel region, 15b, 15b-1, 15b-2... Low resistance region, 15C... Upper electrode, 16... 2 insulating film, 17... Gate electrode, 17W... Gate wiring, 18... Metal oxide film, 19, 19A, 19B, 19C... Interlayer insulating film, 21... Source/drain electrode, 2A... Display device, 2B... Imaging device, 3 ... electronic equipment, 31, 35 ... timing control section, 32, 38 ... signal processing section, 33, 36 ... drive section, 34 ... display pixel section, 37 ... imaging pixel section, 40 ... interface section, t1, t2 ... thickness.

Claims

A substrate in which a first region, a second region, and a third region are adjacently provided in this order along a predetermined direction;
First wiring provided in the first region, the second region, and the third region on the substrate;
A transistor has a channel region and a low resistance region provided between the channel region and the first region, and is provided between the first wiring and the substrate in the first region. At the same time, in the second region, a semiconductor film in contact with the first wiring,
A second wiring which is provided closer to the substrate than the semiconductor film and is in contact with the first wiring in the third region;
An insulating film provided between the first wiring and the semiconductor film in the first region,
In the semiconductor film, the thickness of the low resistance region is smaller than the thickness of the second region.

The semiconductor device according to claim 1, wherein the transistor has the semiconductor film, a gate insulating film, and a gate electrode in this order on the substrate.

The gate insulating film contains the same constituent material as the insulating film, and has the same thickness as the insulating film,
The semiconductor device according to claim 2, wherein the gate electrode contains the same constituent material as the first wiring and has the same thickness as the first wiring.

The semiconductor device according to claim 3, wherein the low resistance region and the second region of the semiconductor film are exposed from the insulating film and the gate insulating film.

Furthermore, it has a holding capacity,
The semiconductor device according to claim 1, wherein the second wiring constitutes one electrode of the storage capacitor.

The semiconductor device according to claim 1, wherein a length of the first region along the predetermined direction is 2 μm or less.

The semiconductor device according to claim 1, wherein the semiconductor film contains an oxide semiconductor material.

The semiconductor device according to claim 1, wherein the semiconductor film has a thickness of 60 nm or less.

The semiconductor device according to claim 1, wherein the semiconductor film has the low resistance region in a region adjacent to the first region.

The semiconductor device according to claim 1, wherein the semiconductor film has a laminated structure in the first region and the second region.

A display device and a semiconductor device for driving the display device,
The semiconductor device is
A substrate in which a first region, a second region, and a third region are adjacently provided in this order along a predetermined direction;
First wiring provided in the first region, the second region, and the third region on the substrate;
A transistor has a channel region and a low resistance region provided between the channel region and the first region, and is provided between the first wiring and the substrate in the first region. At the same time, in the second region, a semiconductor film in contact with the first wiring,
A second wiring which is provided closer to the substrate than the semiconductor film and is in contact with the first wiring in the third region;
An insulating film provided between the first wiring and the semiconductor film in the first region,
In the semiconductor film, the thickness of the low resistance region is smaller than the thickness of the second region.