[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6730604B2 - 制御回路、半導体記憶装置、及び半導体記憶装置の制御方法 - Google Patents

制御回路、半導体記憶装置、及び半導体記憶装置の制御方法 Download PDF

Info

Publication number
JP6730604B2
JP6730604B2 JP2016214455A JP2016214455A JP6730604B2 JP 6730604 B2 JP6730604 B2 JP 6730604B2 JP 2016214455 A JP2016214455 A JP 2016214455A JP 2016214455 A JP2016214455 A JP 2016214455A JP 6730604 B2 JP6730604 B2 JP 6730604B2
Authority
JP
Japan
Prior art keywords
block
data
storage
storage method
stored
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016214455A
Other languages
English (en)
Other versions
JP2018073240A (ja
Inventor
正純 前田
正純 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2016214455A priority Critical patent/JP6730604B2/ja
Priority to US15/718,029 priority patent/US10249371B2/en
Publication of JP2018073240A publication Critical patent/JP2018073240A/ja
Application granted granted Critical
Publication of JP6730604B2 publication Critical patent/JP6730604B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/107—Programming all cells in an array, sector or block to the same state prior to flash erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7206—Reconfiguration of flash memory system
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/24—Nonvolatile memory in which programming can be carried out in one memory bank or array whilst a word or sector in another bank or array is being erased simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G11C29/765—Masking faults in memories by using spares or by reconfiguring using address translation or modifications in solid state disks

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Memory System (AREA)
  • Read Only Memory (AREA)

Description

本発明は、制御回路、半導体記憶装置、及び半導体記憶装置の制御方法に関する。
不揮発性メモリは、サーバ装置、パーソナルコンピュータ、モバイル機器やＳＳＤ（Solid State Drive）等に代表されるストレージ機器等で使用されている。不揮発性メモリには、フラッシュメモリ、強誘電体メモリ（Ferroelectric Random Access Memory：ＦｅＲＡＭ）、磁気抵抗メモリ（Magnetoresistive Random Access Memory：ＭＲＡＭ）等があり、例えばフラッシュメモリは、ＳＳＤ内部に実装され電気的にデータの記録や読み出しを行っている。フラッシュメモリを用いたＳＳＤは、消費電力が少なく耐衝撃性に優れ、装置を小型、薄型、軽量にすることが可能であるため、ストレージシステムとして近年多くの装置で採用されている。
不揮発性メモリ素子の一例として、フラッシュメモリのメモリ素子の構成例を図７（Ａ）に示す。基板７０１にソース７０２及びドレイン７０３が形成され、その上方に絶縁層７０４を介してフローティングゲート７０５が形成されている。また、フローティングゲート７０５上に絶縁層７０４を介して制御ゲート７０６が形成されている。このようにフラッシュメモリのメモリ素子は、フローティングゲートを有するトランジスタにより構成され、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、及びゲート電圧Ｖｇを制御してフローティングゲート７０５に対する電子の注入若しくは引き抜きを行いトランジスタのしきい値電圧を制御することにより、データの記憶が実現される。
フラッシュメモリのメモリ素子におけるしきい値電圧Ｖｔｈの分布例を図７（Ｂ）に示す。図７（Ｂ）において、横軸はしきい値電圧であり、縦軸は素子数である。フラッシュメモリのメモリ素子は、データの書き込み及び消去を繰り返す毎に絶縁層７０４の破壊が進み、しきい値電圧Ｖｔｈのばらつきが大きくなる。実線７１０Ａ、７１１Ａに示すように、データの書き込み回数が少なく、絶縁層７０４がほとんど破壊されていない状態では、しきい値電圧Ｖｔｈのばらつきは小さい。
その後、データの書き込み及び消去が繰り返されて絶縁層７０４の破壊が進むと、破線７１０Ｂ、７１１Ｂに示すようにしきい値電圧Ｖｔｈのばらつきが大きくなる。そして、異なるデータのしきい値電圧Ｖｔｈに重なり（７１２）が生じると、正確なデータの判定ができなくなり不良となる。このようにフラッシュメモリはデータの書き込みを行う毎にメモリ素子が劣化するため、磁気ディスクと比較すると書き換え寿命が短い。そのため、ＳＳＤ等では、各メモリ素子の書き込み回数が平均分散化するように、ＳＳＤに搭載されたコントローラがウェアレベリングと呼ばれる制御を行っている。
また、一つのメモリ素子に２値（１ビット）のデータを格納するＳＬＣ（Single Level Cell）方式と比較して同一の素子数でより大きい記憶容量を得られるコストメリットの観点から、一つのメモリ素子に３値以上の多ビットのデータを格納するＭＬＣ（Multiple Level Cell）方式が適用されるケースが増えている。以下、本明細書においては便宜的に、一つのメモリ素子に、２値（１ビット）のデータを格納する方式をＳＬＣ方式と称し、４値（２ビット）のデータを格納する方式をＭＬＣ方式と称し、８値（３ビット）のデータを格納する方式をＴＬＣ（Triple Level Cell）方式と称する。例えば、ＴＬＣ方式を適用することで、同一の素子数でＳＬＣ方式を適用した場合と比較して４倍（情報量換算）の容量を実現することが可能となる。
ここで、メモリ素子が微細化され、さらに一つのメモリ素子当たりに格納するデータのビット数が増加すると、メモリ素子に対して許容される書き込み回数が少なくなる。例えば、ある１つの製造プロセスでのメモリ素子に対する書き換え許容回数は、ＳＬＣ方式が最も多く、ＭＬＣ方式、ＴＬＣ方式の順に少なくなる。また、メモリ素子に対するデータの書き込み速度は、しきい値電圧をより細かく制御するためにＴＬＣ方式ではＳＬＣ方式よりも遅い。このように、信頼性や書き込み速度の点ではＳＬＣ方式の方が優れているが、コストメリットの点ではＴＬＣ方式の方が優れているため、近年ではＴＬＣ方式が採用される場合が多い。そして、信頼性や書き込み速度を改善する方法として、前述した書き込み回数の平均分散化処理の他、ガベージコレクションや並列書き換え方式等が採用されている。また、外部からのデータをメモリ内の２値領域に書き込み、その後、メモリ内部でデータを２値領域から多値領域に転送することで外部から見た書き込み速度を改善する技術が提案されている（例えば、特許文献１参照）。
ＳＳＤ等では、各メモリ素子に対する書き込み回数を平均分散化する制御に加え、図８に示すように主記憶領域８０１の他に冗長領域８０２を持たせて、主記憶領域８０１のメモリ素子が寿命を迎える前に冗長領域８０２のメモリ素子と論理的に入れ替える制御を行うものもある。主記憶領域８０１のブロックＢＬＫ１〜ＢＬＫｎの各ブロックと、冗長領域８０２の冗長ブロックＲＢＬＫ１〜ＲＢＬＫ３の各ブロックとの記憶容量は同じであり、この入れ替え制御は通常はブロック単位で行われる。例えば、主記憶領域８０１のブロックＢＬＫ２において、メモリ素子に対する書き込み回数が所定の回数を超えたり、エラー発生回数が増加してきたりした場合に、冗長領域８０２の１つの冗長ブロック（この例では冗長ブロックＲＢＬＫ１）をブロックＢＬＫ２として使用するように制御する。この入れ替え制御を実施した後、主記憶領域８０１のブロックＢＬＫ２は不良ブロックとし、アクセスされることはない。
一つのメモリ素子にｎビットのデータの記憶を行うメモリチップの動作モードを、後天的に不良とされたブロック数が所定のしきい値を超えたときに、全体的に一つのメモリ素子にｎビットのデータを記憶する動作モードからｍビット（ｍ＜ｎ）のデータを記憶する動作モードに切り替える半導体記憶装置が提案されている（例えば、特許文献２参照）。しかし、このように動作モードを切り替えるとメモリチップにおける実記憶容量が（ｍ／ｎ）に低減してしまう。
特開２０１１−２８７９３号公報 特開２００８−１２３３３０号公報
前述したように記憶領域として主記憶領域の他に冗長領域を有し、主記憶領域のあるブロックが不良ブロックとなった場合、冗長領域における同じサイズの冗長ブロックとの入れ替え制御が行われるが、入れ替えられた主記憶領域の不良ブロックは、入れ替え後に使用されることはない。１つの側面では、本発明の目的は、記憶領域として主記憶領域と冗長領域とを有する半導体記憶装置において、あるブロックが不良ブロックとなった場合、不良ブロックとされたブロックを再活用できるようにすることにある。
制御回路の一態様は、検出部と制御部とを有し、記憶領域と冗長領域とを有するメモリ部の制御を行う。検出部がメモリ部における不良ブロックを検出した場合、制御部が、不良ブロックとして検出した第１のブロックにおけるデータの格納方式を第１の格納方式から一つのメモリ素子当たりに格納するデータのビット数が少ない第２の格納方式に切り替えて、第１のブロックに格納されていたデータの内の一部のデータを第２の格納方式で第１のブロックに格納し、データの残りを冗長領域の第２のブロックに格納する。
発明の一態様においては、不良ブロックとして検出したブロックであっても、異なるデータの格納方式に切り替えてデータを格納することが可能となり、不良ブロックとされたブロックを破棄せずに再活用することができる。
本発明の実施形態における半導体記憶装置の構成例を示す図である。 本実施形態におけるコントローラＩＣの構成例を示す図である。 本実施形態における半導体記憶装置の救済方法の例を説明する図である。 本実施形態における半導体記憶装置の動作例を示すフローチャートである。 本実施形態における半導体記憶装置の救済方法の例を説明する図である。 本実施形態における半導体記憶装置の動作例を示すフローチャートである。 不揮発性メモリ素子を説明する図である。 従来の半導体記憶装置の救済方法を説明する図である。 不揮発性メモリ素子のしきい値電圧分布の例を示す図である。
本発明の実施形態を図面に基づいて説明する。以下では、本発明の一実施形態における半導体記憶装置として、不揮発性メモリの一つであるフラッシュメモリを用いたＳＳＤ（Solid State Drive）を例に説明するが、本発明はＳＳＤに限定されるものではなく、不揮発性メモリを用いた半導体記憶装置に適用可能である。
図９（Ａ）〜図９（Ｃ）は、不揮発性メモリ素子のしきい値電圧分布の例を示す図であり、横軸はしきい値電圧Ｖｔｈを示し、縦軸は素子数を示している。ＳＬＣ方式（Single Level Cell）でのしきい値電圧Ｖｔｈの分布例を図９（Ａ）に示し、ＭＬＣ方式（Multiple Level Cell）でのしきい値電圧Ｖｔｈの分布例を図９（Ｂ）に示し、ＴＬＣ（Triple Level Cell）方式でのしきい値電圧Ｖｔｈの分布例を図９（Ｃ）に示している。ＳＬＣ方式は一つのメモリ素子に２値（１ビット）のデータを格納する方式であり、ＭＬＣ方式は一つのメモリ素子に４値（２ビット）のデータを格納する方式であり、ＴＬＣ方式は一つのメモリ素子に８値（３ビット）のデータを格納する方式である。
図９（Ｃ）に示したＴＬＣ方式において、実線９０１Ａ、９０２Ａに示すように、メモリ素子に対するデータの書き込み回数が少ないときには、しきい値電圧Ｖｔｈのばらつきが小さく、それぞれのデータ値は判定可能である。しかし、その後にデータの書き込み及び消去が繰り返されて、点線９０１Ｂ、９０２Ｂに示すようにしきい値電圧Ｖｔｈのばらつきが大きくなると、正確にデータ値を判定することができなくなってしまう。
また、図９（Ｂ）に示したＭＬＣ方式において、実線９１１Ａ、９１２Ａに示すように、メモリ素子に対するデータの書き込み回数が少ないときには、しきい値電圧Ｖｔｈのばらつきが小さく、それぞれのデータ値は判定可能である。その後にデータの書き込み及び消去が繰り返されて、点線９１１Ｂ、９１２Ｂに示すように、図９（Ｃ）に示した点線９０１Ｂ、９０２Ｂと同じ程度にしきい値電圧Ｖｔｈのばらつきが大きくなっても重なることなく、ＭＬＣ方式ではそれぞれのデータ値は判定可能である。さらに、データの書き込み及び消去が繰り返されて、破線９１１Ｃ、９１２Ｃに示すようにしきい値電圧Ｖｔｈのばらつきが大きくなると、正確にデータ値を判定することができなくなってしまう。
また、図９（Ａ）に示したＳＬＣ方式において、実線９２１Ａ、９２２Ａに示すように、メモリ素子に対するデータの書き込み回数が少ないときには、しきい値電圧Ｖｔｈのばらつきが小さく、それぞれのデータ値は判定可能である。その後にデータの書き込み及び消去が繰り返されて、破線９２１Ｂ、９２２Ｂに示すように、図９（Ｂ）に示した破線９１１Ｃ、９１２Ｃと同じ程度にしきい値電圧Ｖｔｈのばらつきが大きくなっても重なることなく、ＳＬＣ方式ではそれぞれのデータ値は判定可能である。
このようにデータを格納する方式がＴＬＣ方式でデータ値が判定できなくなったとしてもＭＬＣ方式ではデータ値が判定可能な場合があり、さらにＭＬＣ方式でデータ値が判定できなくなったとしてもＳＬＣ方式ではデータ値が判定可能な場合がある。そこで本実施形態では、ＴＬＣ方式でデータを格納しているブロックが不良ブロックとなった場合、そのブロックを破棄せずにＭＬＣ方式でデータを格納するように切り替えて再活用する。また、ＭＬＣ方式でデータを格納しているブロックが不良ブロックとなった場合、そのブロックを破棄せずにＳＬＣ方式でデータを格納するように切り替えて再活用する。つまり、主記憶領域のブロックが不良ブロックとなった場合、そのブロックを破棄せずに一つのメモリ素子当たりに格納するデータのビット数を減らす制御を行うことで使用可能にする。
図１は、本実施形態における半導体記憶装置としてのＳＳＤの構成例を示すブロック図である。本実施形態におけるＳＳＤ１１０は、本実施形態における制御回路としてのコントローラＩＣ１１１とメモリ部１１２とを有する。コントローラＩＣ１１１は、プロセッサ１２０と、例えばＳＡＴＡ（Serial AT Attachment、シリアルＡＴＡ）、ＰＣＩｅ（Peripheral Component Interconnect Express、ＰＣＩエクスプレス）、ＮＶＭｅ（Non-Volatile Memory Express）等の接続インタフェース１３０を介して通信可能に接続されている。コントローラＩＣ１１１は、プロセッサ１２０等からの指示に応じてメモリ部１１２に対するアクセスを実行し、データの書き込み、読み出し、及び消去等を行う。
メモリ部１１２は、複数の不揮発性メモリ素子１１３を有する。メモリ部１１２は、それぞれ複数のブロックで構成される主記憶領域と冗長領域とを記憶領域として有する。メモリ部１１２におけるデータの消去は、ブロック単位で実行される。なお、プロセッサ１２０は、ＳＳＤ１１０に対してアクセスを行うホスト装置の一例として示したものであり、ＳＳＤ１１０が他の装置とインタフェース１３０を介して通信可能に接続されていてもよい。
図２は、本実施形態におけるコントローラＩＣ１１１の構成例を示すブロック図である。コントローラＩＣ１１１は、ホストインタフェース部２０１、メモリ制御部２０２、アドレス変換部２０３、信頼性管理部２０４、エラー訂正・管理部２０５、不良ブロック管理部２０６、データ格納方式管理部２０７、及びバッファメモリコントローラ部２０８を有する。
ホストインタフェース部２０１は、接続インタフェース１３０を介してプロセッサ１２０等のホスト装置とデータ（信号）等をやり取りするインタフェース部である。メモリ制御部２０２は、メモリ部１１２が有する不揮発性メモリ素子１１３とデータ（信号）等をやり取りし、不揮発性メモリ素子１１３に係る制御を行う。
アドレス変換部２０３は、ホストインタフェース部２０１を介して入力される論理アドレスを、メモリ部１１２が有する不揮発性メモリ素子１１３に割り当てた物理アドレスに変換する。つまり、アドレス変換部２０３は、プロセッサ１２０等のホスト装置が出力するアドレスをＳＳＤ１１０内の内部アドレスに変換する。信頼性管理部２０４は、メモリ部１１２に対するアクセスの履歴等に基づいて、メモリ部１１２におけるブロック毎にデータの消去回数（書き換え回数）を管理する。また、信頼性管理部２０４は、メモリ部１１２の各メモリ素子に対する書き込み回数を平均分散化するためのウェアレベリング制御等を行う。
エラー訂正・管理部２０５は、メモリ部１１２から読み出したデータに係るエラー訂正処理を行うとともに、データのエラーが検出されたアドレスやエラーの種類や検出回数等を管理する。なお、エラー訂正処理の内容は、特に限定するものではなく、公知のエラー検出・訂正の方法を適用すればよい。
不良ブロック管理部２０６は、メモリ部１１２における不良ブロックの検出処理を行うとともに、不良ブロック化したブロックを示す情報を管理する。例えば不良ブロック管理部２０６は、不良ブロックとなったブロックであるか否かを示す情報をメモリ部１１２におけるブロック毎に保持する。不良ブロック管理部２０６は、例えば、信頼性管理部２０４が管理しているブロックＢＬＫ１〜ＢＬＫｎの消去回数やエラー訂正・管理部２０５が管理しているエラーの種類や検出回数などのエラー訂正状況等に基づいて、不良ブロックの検出を行う。また、不良ブロックの検出は、これに限らず、例えば不良ブロックになるだろうと判断するための推定論理等を組み込んで行うようにしてもよい。
データ格納方式管理部２０７は、メモリ部１１２におけるブロック毎に、不揮発性メモリ素子１１３に対するデータの格納方式の制御や管理を行う。データ格納方式管理部２０７は、例えば不良ブロックとなったブロックについてデータ格納方式の切り替えやデータ格納方式の切り替えに伴うデータの書き出し及び書き戻しを制御する。バッファメモリコントローラ部２０８は、メモリ部１１２が有する不揮発性メモリ素子１１３に係る書き込みデータや読み出しデータを保持するための図示しないバッファメモリを制御する。
次に、本実施形態におけるＳＳＤ１１０での救済方法の第１の例について、図３及び図４を参照し説明する。図３は、本実施形態におけるＳＳＤ１１０での救済方法の第１の例を説明する図であり、図４は、本実施形態におけるＳＳＤ１１０での救済方法に係る動作例を示すフローチャートである。以下に説明する第１の例は、ＭＬＣ方式でデータを格納しているブロックが不良ブロックとなった場合、そのブロックのデータ格納方式をＭＬＣ方式からＳＬＣ方式に切り替えて使用する例である。
メモリ部１１２は、記憶領域として図３（Ａ）に示すように主記憶領域３０１及び冗長領域３０２を有する。主記憶領域３０１はブロックＢＬＫ１〜ＢＬＫｎを有し、冗長領域３０２は冗長ブロックＲＢＬＫ１〜ＲＢＬＫ６を有するものとする。初期状態において、ブロックＢＬＫ１〜ＢＬＫｎ及び冗長ブロックＲＢＬＫ１〜ＲＢＬＫ６におけるデータの格納方式はＭＬＣ方式であり、一つの不揮発性メモリ素子に４値（２ビット）のデータを格納する。冗長ブロックＲＢＬＫ１〜ＲＢＬＫ６の１つのブロックのサイズ（記憶容量）は、少なくともブロックＢＬＫ１〜ＢＬＫｎの１つのブロックのサイズの１／２以上であり、好ましくはブロックＢＬＫ１〜ＢＬＫｎの１つのブロックのサイズの１／２である。
本実施形態におけるＳＳＤ１１０が動作を開始すると、コントローラＩＣ１１１は、プロセッサ１２０等のホスト装置からの指示に応じてメモリ部１１２に対するアクセスを実行する。また、第１の例では、ＳＳＤ１１０の動作開始に伴って、コントローラＩＣ１１１は、図４に示す救済方法に係る動作を開始する。
ステップＳ４０１にて、コントローラＩＣ１１１は、メモリ部１１２の主記憶領域３０１における不良ブロックの検出の有無を判定し、不良ブロックが検出されたと判定するとステップＳ４０２へ進む。ステップＳ４０２にて、コントローラＩＣ１１１は、不良ブロックとして検出された対象ブロックのデータ格納方式を判定する。この例では、コントローラＩＣ１１１は、対象ブロックのデータ格納方式がＭＬＣ方式であるかＳＬＣ方式であるかを判定する。
ステップＳ４０２において対象ブロックのデータ格納方式がＭＬＣ方式であるとコントローラＩＣ１１１が判定した場合、ステップＳ４０３にて、コントローラＩＣ１１１は、冗長領域３０２の未使用ブロックに対象ブロックのすべてのデータを書き出す。すなわち、コントローラＩＣ１１１は、冗長領域３０２の未使用ブロックの内から２つの冗長ブロックを選択し、不良ブロックとして検出された主記憶領域３０１の対象ブロックに格納されている全データを、選択した冗長ブロックに書き込む。
次に、ステップＳ４０４にて、コントローラＩＣ１１１は、不良ブロックとして検出された対象ブロックのデータを消去し、対象ブロックにおけるデータの格納方式をＭＬＣ方式から、一つの不揮発性メモリ素子に２値（１ビット）のデータを格納するＳＬＣ方式に変更する。続いて、ステップＳ４０５にて、コントローラＩＣ１１１は、ステップＳ４０３において冗長ブロックに書き出した対象ブロックのデータの内の（１／２）のデータを対象ブロックに書き戻す。すなわち、コントローラＩＣ１１１は、ステップＳ４０３においてデータの書き込みを行った２つの冗長ブロックの内の１つの冗長ブロックから対象ブロックへデータを書き戻して、その冗長ブロックを未使用状態にする。そして、ステップＳ４０１へ戻る。
また、ステップＳ４０２において対象ブロックのデータ格納方式がＳＬＣ方式であるとコントローラＩＣ１１１が判定した場合、ステップＳ４０６にて、コントローラＩＣ１１１は、冗長領域３０２の未使用ブロックに対象ブロックのすべてのデータを書き出す。すなわち、コントローラＩＣ１１１は、冗長領域３０２の未使用ブロックの内から１つの冗長ブロックを選択し、主記憶領域３０１において不良ブロックとして検出された対象ブロックに格納されている全データを、選択した冗長ブロックに書き込む。次に、ステップＳ４０７にて、コントローラＩＣ１１１は、不良ブロックとして検出された主記憶領域３０１の対象ブロックを不良ブロック化して、以後の使用を不可とする。そして、ステップＳ４０１へ戻る。
例えば、データ格納方式がＭＬＣ方式である図３（Ａ）に示した主記憶装置３０１のブロックＢＬＫ２が不良ブロックとなったとする。このとき、図３（Ｂ）に示すようにコントローラＩＣ１１１は、主記憶装置３０１のブロックＢＬＫ２に格納されているデータを、例えば冗長領域３０２の冗長ブロックＲＢＬＫ１及びＲＢＬＫ２に書き出し、主記憶装置３０１のブロックＢＬＫ２におけるデータの格納方式をＳＬＣ方式に変更する。その後、コントローラＩＣ１１１は、冗長領域３０２の冗長ブロックＲＢＬＫ２に書き出したデータを主記憶装置３０１のブロックＢＬＫ２に書き戻す。
このようにＳＳＤ１１０のコントローラＩＣ１１１は、不良ブロックとなったブロックにおけるデータ格納方式をＭＬＣ方式からＳＬＣ方式に切り替えて、不良ブロックとなったブロックに格納されていたデータの内の一部のデータをそのブロックにＳＬＣ方式で格納し、残りのデータを冗長領域３０２の冗長ブロックにＭＬＣ方式で格納する。したがって、不良ブロックとして検出されたブロックであっても、ブロックを破棄せずに再活用することができ、主記憶領域のメモリ素子を有効に使用することができるとともにＳＳＤ１１０の寿命を延ばすことが可能となる。また、不良ブロックとなったブロックに格納されていたデータのうち、ＭＬＣ方式からＳＬＣ方式に切り替えることによってあふれたデータだけを冗長領域の冗長ブロックに格納すればよいので、従来と比較して救済に係る冗長領域の使用量を低減することができる。
次に、本実施形態におけるＳＳＤ１１０での救済方法の第２の例について、図５及び図６を参照し説明する。図５は、本実施形態におけるＳＳＤ１１０での救済方法の第２の例を説明する図であり、図６は、本実施形態におけるＳＳＤ１１０での救済方法に係る動作例を示すフローチャートである。以下に説明する第２の例は、ＴＬＣ方式でデータを格納しているブロックが不良ブロックとなった場合、そのブロックのデータ格納方式をＴＬＣ方式からＭＬＣ方式に切り替え、さらにＭＬＣ方式に切り替えたブロックが不良ブロックとなった場合、そのブロックのデータ格納方式をＭＬＣ方式からＳＬＣ方式に切り替えて使用する例である。
メモリ部１１２は、記憶領域として図５（Ａ）に示すように主記憶領域５０１及び冗長領域５０２を有する。主記憶領域５０１はブロックＢＬＫ１〜ＢＬＫｎを有し、冗長領域５０２は冗長ブロックＲＢＬＫ１〜ＲＢＬＫ１２を有するものとする。初期状態において、ブロックＢＬＫ１〜ＢＬＫｎ及び冗長ブロックＲＢＬＫ１〜ＲＢＬＫ１２におけるデータの格納方式はＴＬＣ方式であり、一つの不揮発性メモリ素子に８値（３ビット）のデータを格納する。冗長ブロックＲＢＬＫ１〜ＲＢＬＫ１２の１つのブロックのサイズ（記憶容量）は、少なくともブロックＢＬＫ１〜ＢＬＫｎの１つのブロックのサイズの１／４以上であり、好ましくはブロックＢＬＫ１〜ＢＬＫｎの１つのブロックのサイズの１／４である。
本実施形態におけるＳＳＤ１１０が動作を開始すると、コントローラＩＣ１１１は、プロセッサ１２０等のホスト装置からの指示に応じてメモリ部１１２に対するアクセスを実行する。また、第２の例では、ＳＳＤ１１０の動作開始に伴って、コントローラＩＣ１１１は、図６に示す救済方法に係る動作を開始する。
ステップＳ６０１にて、コントローラＩＣ１１１は、メモリ部１１２の主記憶領域５０１における不良ブロックの検出の有無を判定し、不良ブロックが検出されたと判定するとステップＳ６０２へ進む。ステップＳ６０２にて、コントローラＩＣ１１１は、不良ブロックとして検出された対象ブロックのデータ格納方式を判定する。この例では、コントローラＩＣ１１１は、対象ブロックのデータ格納方式が、ＴＬＣ方式、ＭＬＣ方式、及びＳＬＣ方式の何れであるかを判定する。
ステップＳ６０２において対象ブロックのデータ格納方式がＴＬＣ方式であるとコントローラＩＣ１１１が判定した場合、ステップＳ６０３にて、コントローラＩＣ１１１は、冗長領域５０２の未使用ブロックに対象ブロックのすべてのデータを書き出す。すなわち、コントローラＩＣ１１１は、冗長領域５０２の未使用ブロックの内から４つの冗長ブロックを選択し、不良ブロックとして検出された主記憶領域５０１の対象ブロックに格納されている全データを、選択した冗長ブロックに書き込む。
次に、ステップＳ６０４にて、コントローラＩＣ１１１は、不良ブロックとして検出された対象ブロックのデータを消去し、対象ブロックにおけるデータの格納方式をＴＬＣ方式から、一つの不揮発性メモリ素子に４値（２ビット）のデータを格納するＭＬＣ方式に変更する。続いて、ステップＳ６０５にて、コントローラＩＣ１１１は、ステップＳ６０３において冗長ブロックに書き出した対象ブロックのデータの内の（１／２）のデータを対象ブロックに書き戻す。すなわち、コントローラＩＣ１１１は、ステップＳ６０３においてデータの書き込みを行った４つの冗長ブロックの内の２つの冗長ブロックから対象ブロックへデータを書き戻して、それらの冗長ブロックを未使用状態にする。そして、ステップＳ６０１へ戻る。
また、ステップＳ６０２において対象ブロックのデータ格納方式がＭＬＣ方式であるとコントローラＩＣ１１１が判定した場合、ステップＳ６０６にて、コントローラＩＣ１１１は、冗長領域５０２の未使用ブロックに対象ブロックのすべてのデータを書き出す。すなわち、コントローラＩＣ１１１は、冗長領域５０２の未使用ブロックの内から２つの冗長ブロックを選択し、不良ブロックとして検出された主記憶領域５０１の対象ブロックに格納されている全データを、選択した冗長ブロックに書き込む。
次に、ステップＳ６０７にて、コントローラＩＣ１１１は、不良ブロックとして検出された対象ブロックのデータを消去し、対象ブロックにおけるデータの格納方式をＭＬＣ方式から、一つの不揮発性メモリ素子に２値（１ビット）のデータを格納するＳＬＣ方式に変更する。続いて、ステップＳ６０８にて、コントローラＩＣ１１１は、ステップＳ６０６において冗長ブロックに書き出した対象ブロックのデータの内の（１／２）のデータを対象ブロックに書き戻す。すなわち、コントローラＩＣ１１１は、ステップＳ６０６においてデータの書き込みを行った２つの冗長ブロックの内の１つの冗長ブロックから対象ブロックへデータを書き戻して、その冗長ブロックを未使用状態にする。そして、ステップＳ６０１へ戻る。
また、ステップＳ６０２において対象ブロックのデータ格納方式がＳＬＣ方式であるとコントローラＩＣ１１１が判定した場合、ステップＳ６０９にて、コントローラＩＣ１１１は、冗長領域５０２の未使用ブロックに対象ブロックのすべてのデータを書き出す。すなわち、コントローラＩＣ１１１は、冗長領域５０２の未使用ブロックの内から１つの冗長ブロックを選択し、主記憶領域５０１において不良ブロックとして検出された対象ブロックに格納されている全データを、選択した冗長ブロックに書き込む。次に、ステップＳ６１０にて、コントローラＩＣ１１１は、不良ブロックとして検出された主記憶領域５０１の対象ブロックを不良ブロック化して、以後の使用を不可とする。そして、ステップＳ６０１へ戻る。
例えば、データ格納方式がＴＬＣ方式である図５（Ａ）に示した主記憶装置５０１のブロックＢＬＫ２が不良ブロックとなったとする。このとき、図５（Ｂ）に示すようにコントローラＩＣ１１１は、主記憶装置５０１のブロックＢＬＫ２に格納されているデータを、例えば冗長領域５０２の冗長ブロックＲＢＬＫ１〜ＲＢＬＫ４に書き出し、主記憶装置５０１のブロックＢＬＫ２におけるデータの格納方式をＭＬＣ方式に変更する。その後、コントローラＩＣ１１１は、冗長領域５０２の冗長ブロックＲＢＬＫ３〜ＲＢＬＫ４に書き出したデータを主記憶装置５０１のブロックＢＬＫ２に書き戻す。
さらに、データ格納方式をＭＬＣ方式に切り替えた図５（Ｂ）に示した主記憶装置５０１のブロックＢＬＫ２が不良ブロックとなったとする。このとき、図５（Ｃ）に示すようにコントローラＩＣ１１１は、主記憶装置５０１のブロックＢＬＫ２に格納されているデータを、例えば冗長領域５０２の冗長ブロックＲＢＬＫ３及びＲＢＬＫ４に書き出し、主記憶装置５０１のブロックＢＬＫ２におけるデータの格納方式をＳＬＣ方式に変更する。その後、コントローラＩＣ１１１は、冗長領域５０２の冗長ブロックＲＢＬＫ４に書き出したデータを主記憶装置５０１のブロックＢＬＫ２に書き戻す。
このようにＳＳＤ１１０のコントローラＩＣ１１１は、不良ブロックとなったブロックにおけるデータ格納方式をＴＬＣ方式からＭＬＣ方式に切り替えて、不良ブロックとなったブロックに格納されていたデータの内の一部のデータをそのブロックにＭＬＣ方式で格納し、残りのデータを冗長領域５０２の冗長ブロックにＴＬＣ方式で格納する。さらに、データ格納方式をＭＬＣ方式に切り替えたブロックが不良ブロックとなると、そのブロックにおけるデータ格納方式をＭＬＣ方式からＳＬＣ方式に切り替えて、不良ブロックとなったブロックに格納されていたデータの内の一部のデータをそのブロックにＳＬＣ方式で格納し、残りのデータを冗長領域５０２の冗長ブロックにＴＬＣ方式で格納する。
したがって、第２の例においても、不良ブロックとして検出されたブロックであっても、ブロックを破棄せずに再活用することができ、主記憶領域のメモリ素子を有効に使用することができるとともにＳＳＤ１１０の寿命を延ばすことが可能となる。また、不良ブロックとなったブロックに格納されていたデータのうち、データの格納方式を切り替えることによってあふれたデータだけを冗長領域の冗長ブロックに格納すればよいので、従来と比較して救済に係る冗長領域の使用量を低減することができる。
なお、前述した実施形態では、メモリ素子にデータを格納する方式としてＳＬＣ方式、ＭＬＣ方式、ＴＬＣ方式を例に説明したが、これに限定されるものではない。例えば、一つのメモリ素子に１６値（４ビット）のデータを格納するＱＬＣ（Quadruple Level Cell）方式を採用し、データを格納する方式をＱＬＣ方式→ＴＬＣ方式→ＭＬＣ方式→ＳＬＣ方式と切り替えるようにしてもよい。また、前述した例に限らず、あるブロックが不良ブロックとなった場合に、そのブロックを破棄せずに一つのメモリ素子当たりに格納するデータのビット数を減らして再び使用するように制御を行うことで、不良ブロックとなったブロックを再活用することが可能となる。
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
（付記１）
記憶領域と冗長領域とを有するメモリ部の制御を行う制御回路であって、
前記メモリ部における不良ブロックを検出する検出部と、
前記検出部が前記不良ブロックを検出した場合、前記不良ブロックとして検出した第１のブロックにおけるデータの格納方式を第１の格納方式から前記第１の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第２の格納方式に切り替えて、前記第１の格納方式で前記第１のブロックに格納されていたデータの内の一部のデータを前記第２の格納方式で前記第１のブロックに格納し、前記第１の格納方式で前記第１のブロックに格納されていたデータの残りを前記冗長領域の第２のブロックに格納する制御部とを有することを特徴とする制御回路。
（付記２）
前記制御部は、前記第１の格納方式で前記第１のブロックに格納されていたすべてのデータを前記冗長領域の前記第２のブロック及び第３のブロックに書き出し、前記第１のブロックにおけるデータの格納方式を前記第１の格納方式から前記第２の格納方式に切り替えた後に、前記冗長領域の前記第３のブロックに書き出したデータを前記第２の格納方式で前記第１のブロックに書き戻すことを特徴とする付記１記載の制御回路。
（付記３）
前記第２の格納方式は、前記第１の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が１ビット少ない格納方式であることを特徴とする付記１記載の制御回路。
（付記４）
前記第１の格納方式は、一つのメモリ素子に２ビットのデータを格納する方式であり、前記第２の格納方式は、一つのメモリ素子に１ビットのデータを格納する方式であることを特徴とする付記１記載の制御回路。
（付記５）
前記第１の格納方式は、一つのメモリ素子に３ビットのデータを格納する方式であり、前記第２の格納方式は、一つのメモリ素子に２ビットのデータを格納する方式であることを特徴とする付記１記載の制御回路。
（付記６）
前記第１の格納方式での前記冗長領域の１つのブロックの記憶容量が、前記第１の格納方式での前記記憶領域の１つのブロックの記憶容量の１／２であり、
前記制御部は、前記冗長領域のブロックには前記第１の格納方式でデータを格納することを特徴とする付記１記載の制御回路。
（付記７）
前記メモリ部のメモリ素子が不揮発性メモリ素子であることを特徴とする付記１記載の制御回路。
（付記８）
データの格納方式を前記第２の格納方式に切り替えた前記第１のブロックを前記検出部が前記不良ブロックとして検出した場合、前記制御部は、前記第１のブロックに格納されていたすべてのデータを前記冗長領域のブロックに格納し、前記第１のブロックを使用不可のブロックにすることを特徴とする付記１記載の制御回路。
（付記９）
データの格納方式を前記第２の格納方式に切り替えた前記第１のブロックを前記検出部が前記不良ブロックとして検出した場合、前記制御部は、前記第１のブロックにおけるデータの格納方式を前記第２の格納方式から前記第２の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第３の格納方式に切り替えて、前記第２の格納方式で前記第１のブロックに格納されていたデータの一部のデータを前記第３の格納方式で前記第１のブロックに格納し、前記第２の格納方式で前記第１のブロックに格納されていたデータの残りを前記冗長領域の第３のブロックに格納することを特徴とする付記１記載の制御回路。
（付記１０）
前記第１の格納方式は、一つのメモリ素子に３ビットのデータを格納する方式であり、前記第２の格納方式は、一つのメモリ素子に２ビットのデータを格納する方式であり、前記第３の格納方式は、一つのメモリ素子に１ビットのデータを格納する方式であることを特徴とする付記９記載の制御回路。
（付記１１）
前記第１の格納方式での前記冗長領域の１つのブロックの記憶容量が、前記第１の格納方式での前記記憶領域の１つのブロックの記憶容量の１／４であることを特徴とする付記９記載の制御回路。
（付記１２）
データの格納方式を前記第３の格納方式に切り替えた前記第１のブロックを前記検出部が前記不良ブロックとして検出した場合、前記制御部は、前記第１のブロックに格納されていたすべてのデータを前記冗長領域のブロックに格納し、前記第１のブロックを使用不可のブロックにすることを特徴とする付記９記載の制御回路。
（付記１３）
記憶領域と冗長領域とを有するメモリ部と、
前記メモリ部の制御を行う制御回路とを有し、
前記制御回路は、
前記メモリ部における不良ブロックを検出する検出部と、
前記検出部が前記不良ブロックを検出した場合、前記不良ブロックとして検出した第１のブロックにおけるデータの格納方式を第１の格納方式から前記第１の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第２の格納方式に切り替えて、前記第１の格納方式で前記第１のブロックに格納されていたデータの内の一部のデータを前記第２の格納方式で前記第１のブロックに格納し、前記第１の格納方式で前記第１のブロックに格納されていたデータの残りを前記冗長領域の第２のブロックに格納する制御部とを有することを特徴とする半導体記憶装置。
（付記１４）
記憶領域と冗長領域とを有するメモリ部を備えた半導体記憶装置の制御方法であって、
前記半導体記憶装置の制御回路が、前記メモリ部における不良ブロックの検出を行い、
前記不良ブロックを検出した場合、前記制御回路が、前記不良ブロックとして検出した第１のブロックにおけるデータの格納方式を第１の格納方式から前記第１の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第２の格納方式に切り替えて、前記第１の格納方式で前記第１のブロックに格納されていたデータの内の一部のデータを前記第２の格納方式で前記第１のブロックに格納し、前記第１の格納方式で前記第１のブロックに格納されていたデータの残りを前記冗長領域の第２のブロックに格納することを特徴とする半導体記憶装置の制御方法。
（付記１５）
前記不良ブロックを検出した場合、前記制御回路が、前記第１の格納方式で前記第１のブロックに格納されていたすべてのデータを前記冗長領域の前記第２のブロック及び第３のブロックに書き出し、
前記書き出しを行った後、前記制御回路が、前記第１のブロックにおけるデータの格納方式を前記第１の格納方式から前記第２の格納方式に切り替え、
前記データの格納方式の切り替えを行った後に、前記制御回路が、前記冗長領域の前記第３のブロックに書き出したデータを前記第２の格納方式で前記第１のブロックに書き戻すことを特徴とする付記１４記載の半導体記憶装置の制御方法。
１１０ ＳＳＤ
１１１ コントローラＩＣ
１１２ メモリ部
１１３ 不揮発性メモリ素子
１２０ プロセッサ
１３０ インタフェース
２０１ ホストインタフェース部
２０２ メモリ制御部
２０３ アドレス変換部
２０４ 信頼性管理部
２０５ エラー訂正・管理部
２０６ 不良ブロック管理部
２０７ データ格納方式管理部
２０８ バッファメモリコントローラ部

Claims (10)

  1. 記憶領域と冗長領域とを有するメモリ部の制御を行う制御回路であって、
    前記メモリ部における不良ブロックを検出する検出部と、
    前記検出部が前記不良ブロックを検出した場合、前記不良ブロックとして検出した第１のブロックにおけるデータの格納方式を第１の格納方式から前記第１の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第２の格納方式に切り替えて、前記第１の格納方式で前記第１のブロックに格納されていたデータの内の一部のデータを前記第２の格納方式で前記第１のブロックに格納し、前記第１の格納方式で前記第１のブロックに格納されていたデータの残りを前記冗長領域の第２のブロックに格納する制御部とを有することを特徴とする制御回路。
  2. 前記制御部は、前記第１の格納方式で前記第１のブロックに格納されていたすべてのデータを前記冗長領域の前記第２のブロック及び第３のブロックに書き出し、前記第１のブロックにおけるデータの格納方式を前記第１の格納方式から前記第２の格納方式に切り替えた後に、前記冗長領域の前記第３のブロックに書き出したデータを前記第２の格納方式で前記第１のブロックに書き戻すことを特徴とする請求項１記載の制御回路。
  3. 前記第２の格納方式は、前記第１の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が１ビット少ない格納方式であることを特徴とする請求項１又は２記載の制御回路。
  4. 前記第１の格納方式での前記冗長領域の１つのブロックの記憶容量が、前記第１の格納方式での前記記憶領域の１つのブロックの記憶容量の１／２であり、
    前記制御部は、前記冗長領域のブロックには前記第１の格納方式でデータを格納することを特徴とする請求項１〜３の何れか１項に記載の制御回路。
  5. データの格納方式を前記第２の格納方式に切り替えた前記第１のブロックを前記検出部が前記不良ブロックとして検出した場合、前記制御部は、前記第１のブロックに格納されていたすべてのデータを前記冗長領域のブロックに格納し、前記第１のブロックを使用不可のブロックにすることを特徴とする請求項１〜４の何れか１項に記載の制御回路。
  6. データの格納方式を前記第２の格納方式に切り替えた前記第１のブロックを前記検出部が前記不良ブロックとして検出した場合、前記制御部は、前記第１のブロックにおけるデータの格納方式を前記第２の格納方式から前記第２の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第３の格納方式に切り替えて、前記第２の格納方式で前記第１のブロックに格納されていたデータの一部のデータを前記第３の格納方式で前記第１のブロックに格納し、前記第２の格納方式で前記第１のブロックに格納されていたデータの残りを前記冗長領域の第３のブロックに格納することを特徴とする請求項１記載の制御回路。
  7. 前記第１の格納方式での前記冗長領域の１つのブロックの記憶容量が、前記第１の格納方式での前記記憶領域の１つのブロックの記憶容量の１／４であることを特徴とする請求項６記載の制御回路。
  8. 記憶領域と冗長領域とを有するメモリ部と、
    前記メモリ部の制御を行う制御回路とを有し、
    前記制御回路は、
    前記メモリ部における不良ブロックを検出する検出部と、
    前記検出部が前記不良ブロックを検出した場合、前記不良ブロックとして検出した第１のブロックにおけるデータの格納方式を第１の格納方式から前記第１の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第２の格納方式に切り替えて、前記第１の格納方式で前記第１のブロックに格納されていたデータの内の一部のデータを前記第２の格納方式で前記第１のブロックに格納し、前記第１の格納方式で前記第１のブロックに格納されていたデータの残りを前記冗長領域の第２のブロックに格納する制御部とを有することを特徴とする半導体記憶装置。
  9. 記憶領域と冗長領域とを有するメモリ部を備えた半導体記憶装置の制御方法であって、
    前記半導体記憶装置の制御回路が、前記メモリ部における不良ブロックの検出を行い、
    前記不良ブロックを検出した場合、前記制御回路が、前記不良ブロックとして検出した第１のブロックにおけるデータの格納方式を第１の格納方式から前記第１の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第２の格納方式に切り替えて、前記第１の格納方式で前記第１のブロックに格納されていたデータの内の一部のデータを前記第２の格納方式で前記第１のブロックに格納し、前記第１の格納方式で前記第１のブロックに格納されていたデータの残りを前記冗長領域の第２のブロックに格納することを特徴とする半導体記憶装置の制御方法。
  10. 前記不良ブロックを検出した場合、前記制御回路が、前記第１の格納方式で前記第１のブロックに格納されていたすべてのデータを前記冗長領域の前記第２のブロック及び第３のブロックに書き出し、
    前記書き出しを行った後、前記制御回路が、前記第１のブロックにおけるデータの格納方式を前記第１の格納方式から前記第２の格納方式に切り替え、
    前記データの格納方式の切り替えを行った後に、前記制御回路が、前記冗長領域の前記第３のブロックに書き出したデータを前記第２の格納方式で前記第１のブロックに書き戻すことを特徴とする請求項９記載の半導体記憶装置の制御方法。
JP2016214455A 2016-11-01 2016-11-01 制御回路、半導体記憶装置、及び半導体記憶装置の制御方法 Expired - Fee Related JP6730604B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016214455A JP6730604B2 (ja) 2016-11-01 2016-11-01 制御回路、半導体記憶装置、及び半導体記憶装置の制御方法
US15/718,029 US10249371B2 (en) 2016-11-01 2017-09-28 Control circuit, semiconductor storage device, and method of controlling semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016214455A JP6730604B2 (ja) 2016-11-01 2016-11-01 制御回路、半導体記憶装置、及び半導体記憶装置の制御方法

Publications (2)

Publication Number Publication Date
JP2018073240A JP2018073240A (ja) 2018-05-10
JP6730604B2 true JP6730604B2 (ja) 2020-07-29

Family

ID=62021751

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016214455A Expired - Fee Related JP6730604B2 (ja) 2016-11-01 2016-11-01 制御回路、半導体記憶装置、及び半導体記憶装置の制御方法

Country Status (2)

Country Link
US (1) US10249371B2 (ja)
JP (1) JP6730604B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180261281A1 (en) * 2017-03-10 2018-09-13 Micron Technology, Inc. Methods for mitigating power loss events during operation of memory devices and memory devices employing the same
US10777295B2 (en) * 2018-04-12 2020-09-15 Micron Technology, Inc. Defective memory unit screening in a memory system
CN111240578B (zh) * 2018-11-28 2023-10-10 深圳市江波龙电子股份有限公司 一种多比特存储装置以及电子设备
US20230053269A1 (en) * 2021-08-16 2023-02-16 Sandisk Technologies Llc Memory device with improved endurance

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008123330A (ja) * 2006-11-14 2008-05-29 Toshiba Corp 不揮発性半導体記憶装置
US20100332922A1 (en) * 2009-06-30 2010-12-30 Mediatek Inc. Method for managing device and solid state disk drive utilizing the same
JP5330136B2 (ja) 2009-07-22 2013-10-30 株式会社東芝 半導体記憶装置
JP2011159138A (ja) * 2010-02-02 2011-08-18 Hitachi Ltd 記憶装置及び記憶装置の制御方法
US8886990B2 (en) * 2011-01-27 2014-11-11 Apple Inc. Block management schemes in hybrid SLC/MLC memory

Also Published As

Publication number Publication date
US20180122480A1 (en) 2018-05-03
US10249371B2 (en) 2019-04-02
JP2018073240A (ja) 2018-05-10

Similar Documents

Publication Publication Date Title
US9323666B2 (en) Techniques for controlling recycling of blocks of memory
US9448868B2 (en) Data storing method, memory control circuit unit and memory storage apparatus
TWI523017B (zh) 執行平均抹寫的非揮發性記憶體設備及控制該設備的方法
US9292428B2 (en) Memory system
US9092320B2 (en) Storage system which includes non-volatile semiconductor storage medium, and storage control method of storage system
US9665481B2 (en) Wear leveling method based on timestamps and erase counts, memory storage device and memory control circuit unit
WO2015057458A1 (en) Biasing for wear leveling in storage systems
TWI672588B (zh) 操作一記憶體陣列之方法及記憶體裝置
US10481809B2 (en) Read disturb compensation using weighted programming patterns
US10283196B2 (en) Data writing method, memory control circuit unit and memory storage apparatus
JP6730604B2 (ja) 制御回路、半導体記憶装置、及び半導体記憶装置の制御方法
US11543990B2 (en) Data storage apparatus with extended lifespan and operation method thereof
US20160019127A1 (en) Methods and Systems for Die Failure Testing
US20200152274A1 (en) Data storage apparatus, operating method thereof, and storage system including data storage apparatus
US20170052704A1 (en) Memory management method, memory control circuit unit and memory storage device
JP5612508B2 (ja) 不揮発性メモリコントローラ及び不揮発性記憶装置
US11972149B2 (en) Storage system and method for optimizing host-activated defragmentation and proactive garbage collection processes
US20240370364A1 (en) Selection of erase policy in a memory device
CN111949208B (zh) 数据存储装置的存储器的虚拟物理擦除
KR20240051659A (ko) 스토리지 장치 및 컨트롤러의 동작 방법
CN115641899A (zh) 用于监测混合模式块的存储器子系统

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190709

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200520

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200615

R150 Certificate of patent or registration of utility model

Ref document number: 6730604

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees