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JP6709825B2 - Ｄｒａｍ及びその操作方法 - Google Patents

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Description

本発明はメモリに関し、特にＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ， ＤＲＡＭ）及びその操作方法に関する。
最近、狭帯域のモノのインターネット（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ，ＮＢ−ＩｏＴ、例えば、ウェアラブルデバイス、モバイルデバイス等）の製品は、約百万ビットのメモリ容量を有する低電力メモリを必要とする。したがって、擬似ＳＲＡＭ（ｐｓｅｕｄｏ ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ，ｐＳＲＡＭ）のような低電力ＤＲＡＭは、ＮＢ−ＩｏＴに広く用いられている。しかしながら、このようなメモリは、セルフリフレッシュモード（ｓｅｌｆ−ｒｅｆｒｅｓｈ ｍｏｄｅ）において、消費する電流を無視することはできない。
本発明は、セルフリフレッシュモード（ｓｅｌｆ−ｒｅｆｒｅｓｈ）において、ＤＲＡＭの電力をさらに低減するＤＲＡＭを提供することを目的とする。
本発明の実施例は、ＤＲＡＭを提供する。前記ＤＲＡＭは、温度センサと、ダイナミックメモリアレイと、制御回路と、複数の電力供給回路と、電力制御回路と、を含む。温度センサは、ＤＲＡＭの操作温度を検出する。制御回路は、ダイナミックメモリアレイに結合され、ダイナミックメモリアレイをアクセス及び管理する。複数の電力供給回路は、ダイナミックメモリアレイ及び制御回路に給電する。電力制御回路は、前記複数の電力供給回路の供給出力を制御する。ＤＲＡＭがセルフリフレッシュモードに入る時、電力制御回路は、ＤＲＡＭの操作温度に基づき、低電力制御状態及び通常電力制御状態の間において選択的に切り換える。
本発明の実施例は、ＤＲＡＭを提供する。前記ＤＲＡＭは、ダイナミックメモリアレイと、制御回路と、複数の電力供給回路と、電力制御回路と、を含む。制御回路は、ダイナミックメモリアレイに結合され、ダイナミックメモリアレイをアクセス及び管理する。電力供給回路は、適切な駆動電圧をダイナミックメモリアレイ及び制御回路に供給する。前記複数の電力供給回路は、第一グループを含む複数のグループに分けられる。電力制御回路は、前記複数の電力供給回路の供給出力を制御する。ＤＲＡＭがセルフリフレッシュモードに入る時、電力制御回路は、低電力制御状態及び通常電力制御状態の間において選択的に切り換える。電力制御回路は、低電力制御状態において操作される時、且つ、内部セルフリフレッシュコマンド送信周期において、電力制御回路は、第一グループの前記電力供給回路の給電出力をフローティング状態からアクティブ状態に切り換えることを制御する。電力制御回路は、低電力制御状態において操作される時、且つ、前記内部セルフリフレッシュコマンド送信周期終了後、電力制御回路は、第一グループの前記電力供給回路の給電出力をアクティブ状態からフローティング状態に戻すことを制御する。
上述に基づき、本発明の諸実施例に記載のＤＲＡＭは、温度センサによってＤＲＡＭの操作温度を検出する。ＤＲＡＭがセルフリフレッシュモードに入る時、電力制御回路は、ＤＲＡＭの操作温度に基づき、低電力制御状態及び通常電力制御状態の間において選択的に切り換えることができる。このように、本発明の諸実施例に記載のＤＲＡＭは、セルフリフレッシュモードにおいて、ＤＲＡＭの電力をさらに管理して、ＤＲＡＭのセルフリフレッシュモードにおいて消費する電流を低減させる。モノのインターネットのセンサノード（ＩｏＴ ｓｅｎｓｏｒ ｎｏｄｅ、例えば、ウェアラブルデバイス及びモバイルデバイス）にとって、さらに長いバッテリ操作時間を実現することから、その特性は非常に魅力的である。
詳細には、セルフリフレッシュモードを有する半導体メモリにとって、このセルフリフレッシュモードは、マイクロコントロールユニット又はシステムオンチップ内のメモリコントローラが送信する外部コマンドによって有効にされる。セルフリフレッシュモードモードに入った後、電力制御回路は、温度センサによって半導体メモリの操作温度を検出できる。操作温度に基づき、温度センサは、半導体メモリの電力をさらに管理できる。したがって、半導体メモリは、セルフリフレッシュモードにおいて、最適な消費電力を実現できる。
本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。
本発明の実施例に基づき、メインメモリとしてＤＲＡＭを有する電子システムを説明する回路ブロック模式図である。 本発明の実施例に基づき、図１に記載のｐＳＲＡＭを説明する操作モード模式図である。 本発明の実施例に基づき、図１に記載のｐＳＲＡＭを説明する回路ブロック模式図である。 本発明の実施例に基づき、ｐＳＲＡＭの操作方法を説明するフローチャート模式図である。 本発明の実施例に基づき、第一のグループに属する電力供給回路を説明する電力模式図である。 本発明の実施例に基づき、低電力制御状態において、図３に記載の電圧ＶＨＬＦを説明する波形模式図である。 本発明の実施例に基づき、第二のグループに属する電力供給回路を説明する電力模式図である。 本発明の実施例に基づき、第三のグループに属する電力供給回路を説明する電力模式図である。
本願明細書全文（特許請求の範囲を含む）で使用される「結合する（又は接続する）」という語句は、直接又は間接的な任意の接続手段を指すことができる。例えば、文言に、第一のデバイスが第二のデバイスに結合する（又は接続する）と記述されている場合、前記第一のデバイスは、前記第二のデバイスに直接接続されている、又は、前記第一のデバイスは、その他のデバイス又はある接続手段によって前記第二のデバイスに間接的に接続されていると解釈されるはずである。また、可能であれば、図面及び実施方式において同じ符号の大規模集積回路素子／構成要素／ステップを用いて同じ又は類似の部分を表す。異なる実施例において、同じ符号、又は同じ用語の素子／構成要素／ステップを用いて、関連する説明を相互に参照してもよい。
以下は、ｐＳＲＡＭをＤＲＡＭの一つの実施例とする。注意すべきこととして、以下の諸実施例は、諸実施例はｐＳＲＡＭを例として説明しているが、下記諸実施例に関する説明は、セルフリフレッシュモードを有する他の種類のＤＲＡＭに用いてもよい。
図１は、本発明の実施例に基づき、メインメモリとしてＤＲＡＭを有する電子システム１００を説明する回路ブロック（ｃｉｒｃｕｉｔ ｂｌｏｃｋ）模式図である。図１に示す実施例は、擬似ＳＲＡＭ（ｐＳＲＡＭ）をＤＲＡＭの一つの実施例とする。図１に示す実施例に関する説明は、他の種類のＤＲＡＭに用いてもよい。ｐＳＲＡＭ１１０は、ピンＣＭＤ及びピンＤＱによって外部デバイス１２０と接続されている。設計要求に基づき、前記外部デバイス１２０は、ＭＣＵ、ＳｏＣ又はその他の演算回路／素子であってもよい。外部デバイス１２０内のメモリコントローラ（不図示）は、ｐＳＲＡＭ１１０に外部コマンド（例えば、アクセスコマンド、管理コマンド）を送信できる。例えば、外部デバイス１２０は、システムトランザクション（ｓｙｓｔｅｍ ｔｒａｎｓａｃｔｉｏｎ）に基づき、ｐＳＲＡＭ１１０に外部コマンドを送信してもよい。ｐＳＲＡＭ１１０は、各外部コマンドに基づき、対応する操作を実行する。
図２は、本発明の実施例に基づき、図１に記載のｐＳＲＡＭ１１０を説明する操作モード模式図である。電源オン（ｐｏｗｅｒ ｏｎ）後、ｐＳＲＡＭ１１０は、待機モード（ｓｔａｎｄｂｙ ｍｏｄｅ）に入る。待機モードにおいて、ｐＳＲＡＭ１１０は、外部デバイス１２０からの外部コマンドを受信して、外部コマンドに基づき、対応する操作モードを実行する。例えば、ｐＳＲＡＭ１１０は、外部デバイス１２０からのリードコマンドを受信する時、ｐＳＲＡＭ１１０は、待機モードからリードモード（ｒｅａｄ ｍｏｄｅ）に入ることができる。前記リードコマンド完了後、ｐＳＲＡＭ１１０は、リードモードから待機モードに戻ることができる。ｐＳＲＡＭ１１０は、外部デバイス１２０からのライトコマンドを受信する時、ｐＳＲＡＭ１１０は、待機モードからライトモード（ｗｒｉｔｅ ｍｏｄｅ）に入ることができる。前記ライトモード完了後、ｐＳＲＡＭ１１０は、ライトモードから待機モードに戻ることができる。ｐＳＲＡＭ１１０は、外部デバイス１２０からのディープパワーダウンコマンドを受信する時、ｐＳＲＡＭ１１０は、待機モードからディープパワーダウンモード（ｄｅｅｐ ｐｏｗｅｒ ｄｏｗｎ ｍｏｄｅ）に入ることができる。ｐＳＲＡＭ１１０は、外部デバイス１２０からのウェイクアップコマンドを受信する時、ｐＳＲＡＭ１１０は、ディープパワーダウンモードから待機モードに戻ることができる。
ｐＳＲＡＭ１１０内のダイナミックメモリセルアレイの管理に基づき、ｐＳＲＡＭ１１０内の制御回路は、適切なタイミングでセルフリフレッシュに入る（ｓｅｌｆ−ｒｅｆｒｅｓｈ ｅｎｔｒｙ）コマンドＥＬＰＥＮ及びセ低電力ルフリフレッシュから出る（ｓｅｌｆ−ｒｅｆｒｅｓｈ ｅｘｉｔ）コマンドＥＬＰＥＸＩＴを送信できる。ｐＳＲＡＭ１１０内の制御回路は、セルフリフレッシュに入るコマンドＥＬＰＥＮを送信する時、ｐＳＲＡＭ１１０は、待機モードからセルフリフレッシュモード（ｓｅｌｆ−ｒｅｆｒｅｓｈ ｍｏｄｅ）に入ることができる。ｐＳＲＡＭ１１０内の制御回路は、セルフリフレッシュから出るコマンドＥＬＰＥＸＩＴを送信する時、ｐＳＲＡＭ１１０は、セルフリフレッシュモードから待機モードに戻ることができる。
又は、外部デバイス１２０は、ｐＳＲＡＭ１１０内のダイナミックメモリセルアレイの管理に基づき、ｐＳＲＡＭ１１０がセルフリフレッシュモードに入ることを要求できる。外部デバイス１２０からの入るコマンドを受信した後、ｐＳＲＡＭ１１０内部は、セルフリフレッシュに入るコマンドＥＬＰＥＮを対応して生成することができる。セルフリフレッシュに入るコマンドＥＬＰＥＮは、ｐＳＲＡＭ１１０内部の関連する回路をセルフリフレッシュモードに入らせることができる。ｐＳＲＡＭ１１０は、外部デバイス１２０からの出る要求を受信する時、ｐＳＲＡＭ１１０内部は、セルフリフレッシュから出るコマンドＥＬＰＥＸＩＴを対応して生成して、ｐＳＲＡＭ１１０は待機モードに戻ることができる。
図３は、本発明の実施例に基づき、図１に記載のｐＳＲＡＭ１１０を説明する回路ブロック模式図である。図３に示すｐＳＲＡＭ１１０は、制御回路１１１と、ダイナミックメモリアレイ１１２と、温度センサ１１３と、電力制御回路１１４と、複数の電力供給回路と、を含む。電力制御回路１１４は、前記複数の電力供給回路の給電出力を制御でき、前記複数の電力供給回路は、ダイナミックメモリアレイ１１２及び制御回路１１１に給電できる。図３に示す実施例において、前記複数の電力供給回路は、入力出力電力供給回路１１５ａと、周辺電力供給回路１１５ｂと、センス増幅器電力供給回路１１５ｃと、センス増幅器電力供給回路１１５ｄと、センス増幅器電力供給回路１１５ｅと、メモリセル電力供給回路１１５ｆと、メモリセル電力供給回路１１５ｇと、メモリセル電力供給回路１１５ｈと、を含む。
制御回路１１１は、ダイナミックメモリアレイ１１２に結合される。制御回路１１１は、ダイナミックメモリアレイ１１２をアクセス及び管理できる。ダイナミックメモリアレイ１１２は、メモリセルアレイと、センス増幅器と、Ｘデコーダと、Ｙデコーダと、を含んでもよい。温度センサ１１３は、ｐＳＲＡＭ１１０の操作温度を検出する。幾つかの実施例において、ダイナミックメモリアレイ１１２は、周知のダイナミックメモリアレイであってもよく、ここでは繰り返し説明しない。
外部デバイス１２０は、ｐＳＲＡＭ１１０がセルフリフレッシュモードに入ることを要求する時、制御回路１１１は、ｐＳＲＡＭ１１０の操作温度に基づき、ｐＳＲＡＭ１１０を通常電力制御状態において操作するか、低電力制御状態において操作するか決定できる。例えば、ｐＳＲＡＭ１１０の操作温度が閾値温度（ｔｈｒｅｓｈｏｌｄ ｔｅｍｐｅｒａｔｕｒｅ）よりも高い場合、制御回路１１１は、まず、ｐＳＲＡＭ１１０を通常電力制御状態において操作する。前記閾値温度は、設計要求に基づき決定できる。ｐＳＲＡＭ１１０の操作温度が一旦閾値温度より低くなると、制御回路１１１は、ｐＳＲＡＭ１１０を低電力制御状態において操作して、消費電力を低減させる。
ｐＳＲＡＭ１１０は、セルフリフレッシュモードに入った後、且つ、外部デバイス１２０は、ｐＳＲＡＭ１１０がセルフリフレッシュモードから離れることを要求する前に、制御回路１１１は、ｐＳＲＡＭ１１０の操作温度に基づき、ｐＳＲＡＭ１１０を通常電力制御状態及び低電力制御状態の間において選択的に切り換える。例えば、ｐＳＲＡＭ１１０は、セルフリフレッシュモードに入った後、、ｐＳＲＡＭ１１０は、通常電力制御状態において操作される時、ｐＳＲＡＭ１１０の操作温度が閾値温度より低いと検出される時、制御回路１１１はｐＳＲＡＭ１１０を低電力制御状態に切り換える。同様に、ｐＳＲＡＭ１１０は低電力制御状態において操作される時、ｐＳＲＡＭ１１０の操作温度が閾値温度より高いと検出される時、制御回路１１１は、ｐＳＲＡＭ１１０を通常電力制御状態に切り換える。
外部デバイス１２０は、ｐＳＲＡＭ１１０がセルフリフレッシュモードから離れることを要求する時、制御回路１１１は、ｐＳＲＡＭ１１０が通常電力制御状態において操作されることを制御した後、ｐＳＲＡＭ１１０を待機モードに戻す。具体的には、外部デバイス１２０は、ｐＳＲＡＭ１１０がセルフリフレッシュモードから出ることを要求する時、ｐＳＲＡＭ１１０は、通常電力制御状態において操作される場合、ｐＳＲＡＭ１１０は、すぐに待機モードに戻る。しかしながら、ｐＳＲＡＭ１１０が低電力制御状態において操作される場合、制御回路１１１は、まず、ｐＳＲＡＭ１１０は、通常電力制御状態に切り換えることを制御し、それから、ｐＳＲＡＭ１１０を待機モードに戻す。
ｐＳＲＡＭ１１０は、外部デバイス１２０からの外部コマンドを受信する。図３に示す実施例において、制御回路１１１は、入力出力回路１１１ａと、周辺回路１１１ｂと、受信回路１１１ｃと、を含む。周辺回路１１１ｂは、入力出力回路１１１ａ及びダイナミックメモリアレイ１１２の間に結合され、受信回路１１１ｃ及びダイナミックメモリアレイ１１２の間に結合される。システム電圧ＶＤＤは、受信回路１１１ｃに給電できる。低電力制御状態の下、システム電圧ＶＤＤは、受信回路１１１ｃの給電（アクティブ）を持続できる。したがって、受信回路１１１ｃは、低電力モードにおける受信器とすることができる。入力出力電力供給回路１１５ａは、入力出力回路１１１ａに給電できる。電力制御回路１１４は、低電力制御状態において操作される時、入力出力電力供給回路１１５ａの給電出力は、フローティング状態に保持する（電圧ＶＩＯの供給を停止する）。電力制御回路１１４は、通常電力制御状態において操作される時、入力出力電力供給回路１１５ａの給電出力は、フローティング状態からアクティブ状態に切り換える（入力出力回路１１１ａへの電圧ＶＩＯの供給を回復する）。周辺電力供給回路１１５ｂは、周辺回路１１１ｂに給電する。電力制御回路１１４は、低電力制御状態及び通常電力制御状態において操作される時、周辺電力供給回路１１５ｂの給電出力はいずれもアクティブ状態に保持する（周辺回路１１１ｂへの電圧ＶＩＮＴを供給し続ける）。
入力出力回路１１１ａは、外部デバイス１２０にアクセスインターフェースを提供できる。入力出力回路１１１ａは、外部デバイス１２０の外部コマンドをキャッシュして、前記外部コマンドを周辺回路１１１ｂに伝送できる。周辺回路１１１ｂにおいて、このような外部コマンドは、デコードされて、（図２に示すように）ｐＳＲＡＭ１１０を対応するモードに入らせる。周辺回路１１１ｂは、少なくとも一つの内部コマンドを送信することで、電力制御回路１１４及びその他の回路を管理する。前記少なくとも一つの内部コマンドは、内部セルフリフレッシュコマンドＡＲＥＦと、セルフリフレッシュに入るコマンドＥＬＰＥＮと、セルフリフレッシュから出るコマンドＥＬＰＥＸＩＴと、を含む。外部コマンドは、セルフリフレッシュモードに入ることを要求する時、セルフリフレッシュモードにおいて、ｐＳＲＡＭ１１０の電力をさらに管理するために、周辺回路１１１ｂは、電力制御回路１１４を対応して制御できる。
図４は、本発明の実施例に基づき、ｐＳＲＡＭ１１０の操作方法を説明するフローチャート模式図である。待機モードにおいて、ｐＳＲＡＭ１１０は、外部デバイス１２０からのセルフリフレッシュモードに入るコマンドを受信した後、電力制御回路１１４は、温度センサ１１３によってｐＳＲＡＭ１１０の操作温度を検出し、ｐＳＲＡＭ１１０の操作温度に基づき、電力制御状態を決定できる。ｐＳＲＡＭ１１０がセルフリフレッシュモード（ステップＳ４１０）に入る時、電力制御回路１１４は、ｐＳＲＡＭ１１０の操作温度に基づき、低電力制御状態（ｌｏｗ ｐｏｗｅｒ ｃｏｎｔｒｏｌ ｓｔａｔｅ）（ステップＳ４３０）及び通常電力制御状態（ｎｏｒｍａｌ ｐｏｗｅｒ ｃｏｎｔｒｏｌ ｓｔａｔｅ）（ステップＳ４４０）の間において選択的に切り換えることができる。
例えば、ｐＳＲＡＭ１１０は、セルフリフレッシュモードである状況下で、ステップＳ４２０において、ｐＳＲＡＭ１１０の操作温度が閾値温度より低いと判断する時、電力制御回路１１４は、低電力制御状態（ステップＳ４３０）において操作される。電力制御回路１１４は、低電力制御状態において操作される状況下で、電力制御回路１１４は、ｐＳＲＡＭ１１０の操作温度（ステップＳ４２０）を検出し続け、ｐＳＲＡＭ１１０の操作温度に基づき、低電力制御状態から離れて通常電力制御状態（ステップＳ４４０）に入るか否か決定することができる。ステップＳ４２０において、ｐＳＲＡＭ１１０の操作温度が閾値温度より高いと判断する時、電力制御回路１１４は、通常電力制御状態（ステップＳ４４０）において操作される。
電力制御回路１１４は、通常電力制御状態において操作される状況下で、電力制御回路１１４は、ｐＳＲＡＭ１１０の操作温度を検出し続け（ステップＳ４２０）、ｐＳＲＡＭ１１０の操作温度に基づき、通常電力制御状態（ステップＳ４４０）から離れて低電力制御状態（ステップＳ４３０）に入るか否か決定することができる。ステップＳ４２０は、ｐＳＲＡＭ１１０の操作温度が閾値温度より低いと判断する時、電力制御回路１１４は、低電力制御状態（ステップＳ４３０）において操作される。
即ち、ｐＳＲＡＭ１１０は低電力制御状態（ステップＳ４３０）において操作されるか、通常電力制御状態（ステップＳ４４０）において操作されるかによらず、ｐＳＲＡＭ１１０は、温度センサ１１３によってｐＳＲＡＭ１１０の操作温度を検出し続けて、ｐＳＲＡＭ１１０は、通常電力制御状態（ステップＳ４４０）において操作するか、又は低電力制御状態（ステップＳ４３０）において操作するか、を切り換えるべきか判断する。
通常電力制御状態（ステップＳ４４０）及び低電力制御状態（ステップＳ４３０）において、制御回路１１１は、外部デバイス１２０から受信される出るコマンド（ステップＳ４５０及びステップＳ４６０）を待つことができる。外部デバイス１２０は、ｐＳＲＡＭ１１０がセルフリフレッシュモードから離れることを要求する時、ｐＳＲＡＭ１１０は、まず電力制御状態を検出する。ｐＳＲＡＭ１１０は、通常電力制御状態（ステップＳ４４０）にある時、ｐＳＲＡＭ１１０は、外部デバイス１２０からの出るコマンドを受信する（ステップＳ４６０「有」）場合、ｐＳＲＡＭ１１０は、直接セルフリフレッシュモードから出て、待機モード（ステップＳ４７０）に戻る。低電力制御状態（ステップＳ４３０）において、ｐＳＲＡＭ１１０は、外部デバイス１２０からの出るコマンドを受信する（ステップＳ４５０「有」）場合、電力制御回路１１４は、まず低電力制御状態（ステップＳ４３０）から離れて、通常電力制御状態（ステップＳ４８０）に入る。通常電力制御状態に入った後、ｐＳＲＡＭ１１０は、セルフリフレッシュモードから自動で出て待機モード（ステップＳ４７０）に戻る。
設計要求に基づき、ｐＳＲＡＭ１１０の前記複数の電力供給回路は、複数のグループに分けられてもよい。例えば、図３に示す実施例において、電圧ＶＨＬＦを供給するセンス増幅器電力供給回路１１５ｅ及び電圧ＶＰＰを供給するメモリセル電力供給回路１１５ｆは、第一グループに属し、電圧ＶＩＯを供給する入力出力電力供給回路１１５ａ及び電圧ＶＯＤを供給するセンス増幅器電力供給回路１１５ｃは、第二グループに属し、電圧ＶＮＷＬを供給するメモリセル電力供給回路１１５ｇ及び電圧ＶＢＢを供給するメモリセル電力供給回路１１５ｈは、第三グループに属し、電圧ＶＩＮＴを供給する周辺電力供給回路１１５ｂ及び電圧ＶＢＬＨを供給するセンス増幅器電力供給回路１１５ｄは、第四グループに属する。電力制御回路１１４は、制御信号Ｃｏｎｔ１によって第一グループの電力供給回路を制御し、制御信号Ｃｏｎｔ２によって第二グループの電力供給回路を制御し、制御信号Ｃｏｎｔ３によって第三グループの電力供給回路を制御する。下記表１は、グループ分けされたこれらの電力供給回路が、通常電力制御状態及び低電力制御状態の制御方針において操作されることを説明する。
この表１において、電圧ＶＰＰ及び電圧ＶＮＷＬは、ダイナミックメモリアレイ１１２中のメモリセル（を制御するのに用いられる。電圧ＶＰＰは、メモリセルのターンオンに用いられ、電圧ＶＮＷＬは、メモリセルのターンオフに用いられる。電圧ＶＯＤ、電圧ＶＢＬＨ及び電圧ＶＨＬＦは、ダイナミックメモリアレイ１１２において制御されるセンス増幅器を管理するのに用いられる。電圧ＶＯＤ及び電圧ＶＢＬＨは、データのハイ論理レベルを保証するのに用いられる。電圧ＶＨＬＦは、待機状態において、ビット線レベルをＶＢＬＨ／２にクランプすることができ、これは、ｐＳＲＡＭ１１０は、待機モードにある時、ビット線の電圧をＶＢＬＨの１／２にする必要があることを指す。換言すると、ＶＨＬＦ＝ＶＢＬＨ／２である。電圧ＶＩＮＴは、周辺回路１１１ｂを管理するのに用いられ、電圧ＶＩＯは、入力出力回路１１１ａを管理するのに用いられる。電圧ＶＢＢは、ダイナミックメモリアレイ１１２中のメモリセルのバックバイアスレベル（ｂａｃｋ ｂｉａｓ ｌｅｖｅｌ）を供給するのに用いられる。図３及び表１に記載のこれらの電圧のレベルは、設計要求に基づき、決定できる（これに制限されない）。例えば（これに制限されない）、ＶＰＰ＝２．８５Ｖ、ＶＯＤ＝１．８Ｖ、ＶＩＮＴ＝１．１Ｖ、ＶＩＯ＝１．１Ｖ、ＶＢＬＨ＝１．１Ｖ、ＶＨＬＦ＝０．５５Ｖ、ＶＮＷＬ＝−０．１５Ｖ、ＶＢＢ＝−０．５Ｖ。ＶＤＤ＝１．８Ｖ、ＶＳＳ＝０Ｖ。
図４の関連説明に基づき、温度センサ１１３の操作温度の検出結果に基づき、電力制御回路１１４は、低電力制御状態及び通常電力制御状態の間において選択的に切り換えることができる。通常電力制御状態において、電力制御回路１１４は、入力出力電力供給回路１１５ａと、センス増幅器電力供給回路１１５ｃと、センス増幅器電力供給回路１１５ｅと、メモリセル電力供給回路１１５ｆと、メモリセル電力供給回路１１５ｇと、メモリセル電力供給回路１１５ｈと、をアクティブ（ａｃｔｉｖｅ）にできる。アクティブ状態において、入力出力電力供給回路１１５ａは、電圧ＶＩＯを供給し（この時、電圧ＶＩＯのレベルは電圧ＶＩＮＴに同じ）、周辺電力供給回路１１５ｂは、電圧ＶＩＮＴを供給し、センス増幅器電力供給回路１１５ｃは、電圧ＶＯＤを供給し、センス増幅器電力供給回路１１５ｄは、電圧ＶＢＬＨを供給し、センス増幅器電力供給回路１１５ｅは、電圧ＶＨＬＦを供給し、メモリセル電力供給回路１１５ｆは、電圧ＶＰＰを供給し、メモリセル電力供給回路１１５ｇは、電圧ＶＮＷＬを供給し、メモリセル電力供給回路１１５ｈは、電圧ＶＢＢを供給する。
図５Ａは、本発明の実施例に基づき、第一のグループに属する電力供給回路を説明する電力模式図である。図５Ａにおいて、横軸は時間を表し、縦軸は電力を表す。電力制御回路１１４は、通常電力制御状態において操作される時、電力制御回路１１４は、第一グループに属する電力供給回路の給電出力をアクティブ状態に保持することを制御する。図４の関連説明に基づき、電力制御回路１１４は、第一グループに属する電力供給回路を通常電力制御状態（アクティブ状態）から低電力制御状態に切り換えることができる。低電力制御状態において、第一グループに属する電力供給回路の給電出力は、内部セルフリフレッシュコマンドＡＲＥＦに基づき、フローティング（ｆｌｏａｔｉｎｇ）状態又はアクティブ状態において操作される。したがって、電力制御回路１１４は、セルフリフレッシュモードにおいて、第一グループに属する電力供給回路の電力をさらに管理して、（図５Ａに示すように）これらの電力供給回路の電力を低減させることができる。
図５Ｂは、本発明の実施例に基づき、低電力制御状態において、図３に記載のセンス増幅器電力供給回路１１５ｅの電圧ＶＨＬＦを説明する波形模式図である。第一グループに属するその他の電力供給回路（例えば、メモリセル電力供給回路１１５ｆ）は、センス増幅器電力供給回路１１５ｅの関連説明を参照して、類推できることから、繰り返し説明しない。図５Ｂにおいて、横軸は時間を表し、縦軸は電圧レベルを表す。低電力制御状態において、センス増幅器電力供給回路１１５ｅの給電出力は、フローティング状態（内部セルフリフレッシュコマンド送信周期ＰＡＲＥＦは除く）に保持する。前記内部セルフリフレッシュコマンド送信周期ＰＡＲＥＦの時間の長さは、設計要求に基づき、決定できる。例えば、図５Ｂに示す実施例において、内部セルフリフレッシュコマンドＡＲＥＦ前の１．５μ秒（μｓｅｃ）から内部セルフリフレッシュコマンドＡＲＥＦ後の０．５μ秒の間は、前記内部セルフリフレッシュコマンド送信周期ＰＡＲＥＦと定義される。この内部セルフリフレッシュコマンド送信周期ＰＡＲＥＦにおいて、電力制御回路１１４は、制御信号Ｃｏｎｔ１によってセンス増幅器電力供給回路１１５ｅを制御できる。制御信号Ｃｏｎｔ１に基づき、センス増幅器電力供給回路１１５ｅの給電出力は、内部セルフリフレッシュコマンド送信周期ＰＡＲＥＦにおいて、フローティング状態からアクティブ状態に切り換えて、ｐＳＲＡＭ１１０のダイナミックメモリアレイ１１２は、セルフリフレッシュ操作を行うことができる。セルフリフレッシュ回路の電流の消費及び漏れ電流は相対的に大きいことから、セルフリフレッシュ操作終了後に、セルフリフレッシュ回路は、停止操作に管理される（即ち、セルフリフレッシュ操作完了後、セルフリフレッシュ回路の電源の給電出力はフローティングになる）。したがって、内部セルフリフレッシュコマンド送信周期ＰＡＲＥＦ終了後、電力制御回路１１４は、制御信号Ｃｏｎｔ１がセンス増幅器電力供給回路１１５ｅの給電出力を制御することで第三のセンス増幅器電力供給回路１１５ｅの給電出力をアクティブ状態からフローティング状態に切り換える。したがって、電力制御回路１１４は、セルフリフレッシュモードにおいて、センス増幅器電力供給回路１１５ｅの電力をさらに管理して、センス増幅器電力供給回路１１５ｅの電力を低減させることができる。
図６は、本発明の実施例に基づき、第二のグループに属する電力供給回路を説明する電力模式図である。図６において、横軸は時間を表し、縦軸は電力を表す。電力制御回路１１４は、通常電力制御状態において操作される時、電力制御回路１１４は、第二グループに属する電力供給回路の給電出力をアクティブ状態に保持することを制御する。セルフリフレッシュモードにおいて、第二グループに属する電力供給回路の給電出力は必要なものではない。図４の関連説明に基づき、電力制御回路１１４は、第二グループに属する電力供給回路を通常電力制御状態（アクティブ状態）から低電力制御状態に切り換えることができる。低電力制御状態において、第二グループに属する電力供給回路の給電出力は、フローティング状態において操作され、漏れ電流を減らすことができる。電力制御回路１１４は、通常電力制御状態において操作される時、電力制御回路１１４は、第二グループに属する電力供給回路の給電出力をフローティング状態からアクティブ状態に切り換えることを制御する。したがって、電力制御回路１１４は、セルフリフレッシュモードにおいて、第二グループに属する電力供給回路の電力をさらに管理して、（図６に示すように）これらの電力供給回路の電力を低減させることができる。
図７は、本発明の実施例に基づき、第三のグループに属する電力供給回路を説明する電力模式図である。図７において、横軸は時間を表し、縦軸は電力を表す。電力制御回路１１４は、通常電力制御状態において操作される時、電力制御回路１１４は、第三グループに属する電力供給回路の給電出力をアクティブ状態に保持することを制御する。図４の関連説明に基づき、電力制御回路１１４は、第三グループに属する電力供給回路を通常電力制御状態（アクティブ状態）から低電力制御状態に切り換えることができる。低電力制御状態において、第三グループに属する電力供給回路の給電出力は、接地電圧ＶＳＳにクランプ（ｃｌａｍｐ）される。例えば、電圧ＶＢＢ及び電圧ＶＮＷＬは、高温下でメモリセルデータ（ｃｅｌｌ ｄａｔａ）を保持するのに用いられるが、実質上、室温下で用いる必要は無い。したがって、ｐＳＲＡＭ１１０の操作温度が閾値温度より低い場合、電圧ＶＢＢ及び電圧ＶＮＷＬは、接地電圧ＶＳＳにクランプされてもよい。図１に示すように、電力制御回路１１４は、通常電力制御状態において操作される時、前記電力制御回路１１４は、第三グループに属する電力供給回路の給電出力をアクティブ状態に回復することを制御する。したがって、電力制御回路１１４は、セルフリフレッシュモードにおいて、第三グループに属する電力供給回路の電力をさらに管理して、（図７に示すように）これらの電力供給回路の電力を低減させることができる。
図１、図３及び図４を参照すると、電力制御回路１１４は、低電力制御状態及び通常電力制御状態において操作される時、電力制御回路１１４は、第四グループに属する電力供給回路の給電出力をアクティブ状態に保持することを制御する。例えば、周辺回路１１１ｂは、内部セルフリフレッシュコマンドを定期的に送信するために、電圧ＶＩＮＴを必要とする。セルフリフレッシュモードにあっても、周辺電力供給回路１１５ｂは、周辺回路１１１ｂに、電圧ＶＩＮＴを途切れることなく供給し続けるために、アクティブ状態を保持しなければならない。一方、電圧ＶＢＬＨの電流の消費は非常に低いことから、センス増幅器電力供給回路１１５ｄもアクティブ状態に保持することができる。
本文は以上の実施例のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものを基準とする。
本発明の諸実施例に記載のｐＳＲＡＭ及びその操作方法は、温度センサによってｐＳＲＡＭの操作温度を検出できる。ｐＳＲＡＭがセルフリフレッシュモードに入る時、電力制御回路は、ｐＳＲＡＭの操作温度に基づき、低電力制御状態及び通常電力制御状態の間において選択的に切り換えることができる。このように、セルフリフレッシュモードにおいて、ｐＳＲＡＭの電力をさらに管理して、ｐＳＲＡＭのセルフリフレッシュモードにおいて消費する電流を低減させる。注意すべきこととして、本発明の諸実施例は、ｐＳＲＡＭを例として説明しているが、本発明の諸実施例は、セルフリフレッシュモードを有するＤＲＡＭに用いてもよい。
１００：電子システム
１１０：擬似ＳＲＡＭ（ｐＳＲＡＭ）
１１１：制御回路
１１１ａ：入力出力回路
１１１ｂ：周辺回路
１１１ｃ：受信回路
１１２：ダイナミックメモリアレイ
１１３：温度センサ
１１４：電力制御回路
１１５ａ：入力出力電力供給回路
１１５ｂ：周辺電力供給回路
１１５ｃ、１１５ｄ、１１５ｅ：センス増幅器電力供給回路
１１５ｆ、１１５ｇ、１１５ｈ：メモリセル電力供給回路
１２０：外部デバイス
ＡＲＥＦ：内部セルフリフレッシュコマンド
ＣＭＤ、ＤＱ：ピン
Ｃｏｎｔ１、Ｃｏｎｔ２、Ｃｏｎｔ３：制御信号
ＥＬＰＥＮ：セルフリフレッシュに入るコマンド
ＥＬＰＥＸＩＴ：セルフリフレッシュから出るコマンド
ＶＢＢ、ＶＢＬＨ、ＶＨＬＦ、ＶＩＮＴ、ＶＩＯ、ＶＮＷＬ、ＶＯＤ、ＶＰＰ：電圧
ＶＤＤ：システム電圧
ＶＳＳ：接地電圧
Ｓ４１０〜Ｓ４８０：ステップ

Claims (14)

  1. ＤＲＡＭであって、
    前記ＤＲＡＭの操作温度を検出する温度センサと、
    ダイナミックメモリアレイと、
    前記ダイナミックメモリアレイに結合され、前記ダイナミックメモリアレイをアクセス及び管理する制御回路と、
    前記ダイナミックメモリアレイ及び前記制御回路に給電する複数の電力供給回路と、
    前記複数の電力供給回路の供給出力を制御する電力制御回路と、を含み、
    前記ＤＲＡＭがセルフリフレッシュモードに入る時、前記電力制御回路は、前記ＤＲＡＭの前記操作温度に基づき、低電力制御状態及び通常電力制御状態の間において選択的に切り換え、
    前記複数の電力供給回路は、第一グループを含む複数のグループに分けられ、
    前記電力制御回路は、前記低電力制御状態において操作される時、且つ、内部セルフリフレッシュコマンド送信周期において、前記電力制御回路は、前記第一グループの前記電力供給回路の給電出力をフローティング状態からアクティブ状態に切り換えることを制御し、
    前記電力制御回路は、前記低電力制御状態において操作される時、且つ、前記内部セルフリフレッシュコマンド送信周期終了後、前記電力制御回路は、前記第一グループの前記電力供給回路の給電出力を前記アクティブ状態から前記フローティング状態に戻すことを制御するＤＲＡＭ。
  2. 前記ＤＲＡＭは、前記セルフリフレッシュモードである状況下で、前記ＤＲＡＭの前記操作温度が閾値温度より高い時、前記電力制御回路は、前記通常電力制御状態において操作され、前記ＤＲＡＭの前記操作温度が前記閾値温度より低い時、前記電力制御回路は、前記低電力制御状態において操作される請求項１に記載のＤＲＡＭ。
  3. 前記電力制御回路は、前記低電力制御状態において操作される状況下で、前記電力制御回路は、前記ＤＲＡＭの前記操作温度に基づき、前記低電力制御状態から離れて前記通常電力制御状態に入るか否か決定する請求項１に記載のＤＲＡＭ。
  4. 前記電力制御回路は、前記通常電力制御状態において操作される状況下で、前記電力制御回路は、前記ＤＲＡＭの前記操作温度に基づき、前記通常電力制御状態から離れて前記低電力制御状態に入るか否か決定する請求項１に記載のＤＲＡＭ。
  5. 前記電力制御回路は、前記通常電力制御状態において操作される時、前記電力制御回路は、前記第一グループの前記電力供給回路の給電出力を前記アクティブ状態に保持することを制御する請求項１に記載のＤＲＡＭ。
  6. 前記複数のグループは、第二グループを含み、
    前記電力制御回路は、前記低電力制御状態において操作される時、前記電力制御回路は、前記第二グループの前記電力供給回路の給電出力を前記アクティブ状態から前記フローティング状態に切り換えることを制御し、
    前記電力制御回路は、前記通常電力制御状態において操作される時、前記電力制御回路は、前記第二グループの前記電力供給回路の給電出力を前記フローティング状態から前記アクティブ状態に戻すことを制御する請求項１に記載のＤＲＡＭ。
  7. 前記複数のグループは、第三グループを含み、
    前記電力制御回路は、前記低電力制御状態において操作される時、前記電力制御回路は、前記第三グループの前記電力供給回路の給電出力を接地電圧にクランプすることを制御し、
    前記電力制御回路は、前記通常電力制御状態において操作される時、前記電力制御回路は、前記第三グループの前記電力供給回路の給電出力を前記アクティブ状態に回復することを制御する請求項６に記載のＤＲＡＭ。
  8. 前記複数のグループは、第四グループを含み、
    前記電力制御回路は、前記低電力制御状態において操作される時、前記電力制御回路は、前記第四グループの前記電力供給回路の給電出力を前記アクティブ状態に保持することを制御し、
    前記電力制御回路は、前記通常電力制御状態において操作される時、前記電力制御回路は、前記第四グループの前記電力供給回路の給電出力を前記アクティブ状態に保持することを制御する請求項７に記載のＤＲＡＭ。
  9. 前記制御回路は、
    外部デバイスにアクセスインターフェースを提供するのに用いられる入力出力回路と、
    前記入力出力回路及び前記ダイナミックメモリアレイの間に結合され、内部セルフリフレッシュコマンド、セルフリフレッシュに入るコマンド、又はセルフリフレッシュから出るコマンドを含む少なくとも一つの内部コマンドを送信することで、前記電力制御回路を管理する周辺回路と、を含み、
    前記複数の電力供給回路は、前記入力出力回路に給電する入力出力電力供給回路を含み、前記電力制御回路が前記低電力制御状態において操作される時、前記入力出力電力供給回路の供給出力は、フローティング状態に保持し、前記電力制御回路が前記通常電力制御状態において操作される時、前記入力出力電力供給回路の供給出力は、前記フローティング状態からアクティブ状態に切り換え、
    前記複数の電力供給回路は、前記周辺回路に給電する周辺電力供給回路をさらに含み、前記電力制御回路が前記低電力制御状態及び前記通常電力制御状態において操作される時、前記周辺電力供給回路の供給出力は、いずれも前記アクティブ状態に保持する請求項１に記載のＤＲＡＭ。
  10. ダイナミックメモリアレイと、
    前記ダイナミックメモリアレイに結合され、前記ダイナミックメモリアレイをアクセス及び管理する制御回路と、
    前記ダイナミックメモリアレイ及び前記制御回路に給電する、第一グループを含む複数のグループに分けられる複数の電力供給回路と、
    前記複数の電力供給回路の供給出力を制御する電力制御回路と、を含み、
    ＤＲＡＭがセルフリフレッシュモードに入る時、前記電力制御回路は、低電力制御状態及び通常電力制御状態の間において選択的に切り換え、
    前記電力制御回路は、前記低電力制御状態において操作される時、且つ、内部セルフリフレッシュコマンド送信周期において、前記電力制御回路は、前記第一グループの前記電力供給回路の給電出力をフローティング状態からアクティブ状態に切り換えることを制御し、
    前記電力制御回路は、前記低電力制御状態において操作される時、且つ、前記内部セルフリフレッシュコマンド送信周期終了後、前記電力制御回路は、前記第一グループの前記電力供給回路の給電出力を前記アクティブ状態から前記フローティング状態に戻すことを制御するＤＲＡＭ。
  11. 前記制御回路は、
    外部デバイスにアクセスインターフェースを提供するのに用いられる入力出力回路と、
    前記入力出力回路及び前記ダイナミックメモリアレイの間に結合され、内部セルフリフレッシュコマンド、セルフリフレッシュに入るコマンド、又はセルフリフレッシュから出るコマンドを含む少なくとも一つの内部コマンドを送信することで、前記電力制御回路を管理する周辺回路と、を含み、
    前記複数の電力供給回路は、前記入力出力回路に給電する入力出力電力供給回路を含み、前記電力制御回路が前記低電力制御状態において操作される時、前記入力出力電力供給回路の供給出力は、フローティング状態に保持し、前記電力制御回路が前記通常電力制御状態において操作される時、前記入力出力電力供給回路の供給出力は、前記フローティング状態からアクティブ状態に切り換え、
    前記複数の電力供給回路は、前記周辺回路に給電する周辺電力供給回路をさらに含み、
    前記電力制御回路が前記低電力制御状態及び前記通常電力制御状態において操作される時、前記周辺電力供給回路の供給出力は、いずれも前記アクティブ状態に保持する請求項１０に記載のＤＲＡＭ。
  12. 前記複数の電力供給回路は、前記ダイナミックメモリアレイに給電するのに用いられる、第一のメモリセル電力供給回路と、第二のメモリセル電力供給回路と、第三のメモリセル電力供給回路と、第一のセンス増幅器電力供給回路と、第二のセンス増幅器電力供給回路と、第三のセンス増幅器電力供給回路と、を含み、
    前記第一のメモリセル電力供給回路及び前記第三のセンス増幅器電力供給回路は、前記第一グループに属し、
    前記電力制御回路は、前記低電力制御状態において操作される時、前記第一のセンス増幅器電力供給回路の供給出力は、フローティング状態に切り換え、前記第二のメモリセル電力供給回路及び前記第三のメモリセル電力供給回路の供給出力は、接地電圧にクランプされ、前記第二のセンス増幅器電力供給回路の供給出力は、前記アクティブ状態に保持し、
    前記電力制御回路は、前記通常電力制御状態において操作される時、前記第一のセンス増幅器電力供給回路、前記第二のメモリセル電力供給回路及び前記第三のメモリセル電力供給回路の供給出力は、前記アクティブ状態に回復する請求項１０に記載のＤＲＡＭ。
  13. 前記ＤＲＡＭの操作温度を検出する温度センサと、をさらに含み、
    外部デバイスは、前記ＤＲＡＭが前記セルフリフレッシュモードに入ることを要求する時、前記制御回路は、前記ＤＲＡＭの前記操作温度に基づき、前記セルフリフレッシュモードに入るか否か決定する請求項１０に記載のＤＲＡＭ。
  14. 前記ＤＲＡＭは、前記セルフリフレッシュモードにおいて操作される時、前記制御回路は、前記ＤＲＡＭの前記操作温度に基づき、前記セルフリフレッシュモードから離れるか否か決定する請求項１３に記載のＤＲＡＭ。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
CN112106138B (zh) 2018-05-24 2024-02-27 美光科技公司 用于行锤击刷新采样的纯时间自适应采样的设备和方法
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
US10749566B2 (en) * 2018-11-13 2020-08-18 Qualcomm Incorporated Dynamically adjustable radio-frequency (RF) front-end
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN111354393B (zh) 2018-12-21 2023-10-20 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11450355B1 (en) 2021-05-03 2022-09-20 Powerchip Semiconductor Manufacturing Corporation Semiconductor memory with temperature dependence
FR3127053B1 (fr) * 2021-09-14 2024-06-14 St Microelectronics Rousset Systéme electronique comprenant une unité de contrôle configurée pour communiquer avec une mémoire
US12125514B2 (en) 2022-04-28 2024-10-22 Micron Technology, Inc. Apparatuses and methods for access based refresh operations
US12112787B2 (en) 2022-04-28 2024-10-08 Micron Technology, Inc. Apparatuses and methods for access based targeted refresh operations

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4710903A (en) 1986-03-31 1987-12-01 Wang Laboratories, Inc. Pseudo-static memory subsystem
KR0129197B1 (ko) * 1994-04-21 1998-10-01 문정환 메모리셀어레이의 리플레쉬 제어회로
JP2003068075A (ja) * 2001-08-28 2003-03-07 Mitsubishi Electric Corp 半導体記憶装置
US7266031B2 (en) * 2003-11-19 2007-09-04 Infineon Technologies Ag Internal voltage generator with temperature control
US7009904B2 (en) * 2003-11-19 2006-03-07 Infineon Technologies Ag Back-bias voltage generator with temperature control
DE102004005667B4 (de) * 2004-02-05 2006-02-09 Infineon Technologies Ag Integrierter Halbleiterspeicher mit temperaturabhängiger Spannungserzeugung und Verfahren zum Betrieb
US7583551B2 (en) * 2004-03-10 2009-09-01 Micron Technology, Inc. Power management control and controlling memory refresh operations
US7035157B2 (en) * 2004-08-27 2006-04-25 Elite Semiconductor Memory Technology, Inc. Temperature-dependent DRAM self-refresh circuit
KR100614200B1 (ko) 2004-11-03 2006-08-21 삼성전자주식회사 리얼 억세스 타임 측정을 위한 의사 스태틱 램의 셀프리프레쉬 회로 및 이를 위한 셀프 리프레쉬 회로의 동작방법
US20060236027A1 (en) * 2005-03-30 2006-10-19 Sandeep Jain Variable memory array self-refresh rates in suspend and standby modes
WO2009008081A1 (ja) * 2007-07-12 2009-01-15 Fujitsu Microelectronics Limited 半導体装置
JP5599984B2 (ja) * 2009-04-06 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8787105B2 (en) * 2012-05-10 2014-07-22 Nanya Technology Corporation Dynamic random access memory with multiple thermal sensors disposed therein and control method thereof
TWI498890B (zh) 2012-08-10 2015-09-01 Etron Technology Inc 偽靜態隨機存取記憶體之運作方法及相關記憶裝置
JP2014075002A (ja) * 2012-10-03 2014-04-24 Canon Inc 情報処理装置及びその制御方法、並びにプログラム
US9959921B2 (en) * 2016-04-01 2018-05-01 Micron Technology, Inc. Apparatuses and methods for refresh control
GB201609704D0 (en) * 2016-06-03 2016-07-20 Surecore Ltd Memory unit
US10354714B2 (en) * 2016-08-23 2019-07-16 Micron Technology, Inc. Temperature-dependent refresh circuit configured to increase or decrease a count value of a refresh timer according to a self-refresh signal

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