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JP6791723B2 - 半導体装置 - Google Patents

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JP6791723B2
JP6791723B2 JP2016217291A JP2016217291A JP6791723B2 JP 6791723 B2 JP6791723 B2 JP 6791723B2 JP 2016217291 A JP2016217291 A JP 2016217291A JP 2016217291 A JP2016217291 A JP 2016217291A JP 6791723 B2 JP6791723 B2 JP 6791723B2
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泰範 舘野
泰範 舘野
上野　昌紀
昌紀 上野
政也 岡田
政也 岡田
史典 三橋
史典 三橋
眞希 末光
眞希 末光
博一 吹留
博一 吹留
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Description

本発明は、半導体装置に関し、例えばグラフェン層を用いた半導体装置に関する。
グラフェンは、炭素が形成する六員環をシート状にしたカーボン材料である。グラフェンの電子移動度は非常に高い。そこで、グラフェンをチャネルに用いたＦＥＴ（Field Effect Transistor）等のトランジスタが開発されている。グラフェン層上のソース電極とドレイン電極との間に第１ゲート電極と第２ゲート電極とを設けることが知られている（例えば特許文献１）。
特開２０１６−５８４４９号公報
特許文献１では、第２ゲート電極によりドレイン電極から第１ゲート電極下のチャネルにホールが注入されることを抑制する。これにより、ドレインコンダクタンスを抑制することができ、最大発振周波数等のトランジスタ特性を向上させることができる。しかしながら、トランジスタ特性の向上は十分ではない。
本半導体装置は、上記課題に鑑みなされたものであり、性能の高い半導体装置を提供することを目的とする。
本発明の一実施形態は、基板上に設けられたグラフェン層と、前記グラフェン層上に設けられたソース電極およびドレイン電極と、前記グラフェン層上に設けられたゲート絶縁膜と、前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜上に設けられた第１ゲート電極および第２ゲート電極と、を具備し、前記第１ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ソース電極側に設けられ、前記第２ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ドレイン電極側に設けられ、前記第２ゲート電極のゲート長は前記第１ゲート電極のゲート長より小さい半導体装置である。
本半導体装置によれば、性能の高い半導体装置を提供することができる。
図１は、実施例１に係るＦＥＴの断面図である。 図２は、実施例１に係るＦＥＴの等価回路図である。 図３（ａ）および図３（ｂ）は、比較例１および比較例２に係るＦＥＴの断面図である。 図４（ａ）および図４（ｂ）は、比較例１および２に係るトランジスタのゲート長に対するｆＴおよびｆｍａｘを示す図である。 図５は、実施例１および比較例２におけるＬｇ２＋Ｌｇｇに対するｆＴおよびｆｍａｘを示す図である。 図６（ａ）から図６（ｃ）は、実施例１に係るＦＥＴの製造方法を示す断面図（その１）である。 図７（ａ）から図７（ｃ）は、実施例１に係るＦＥＴの製造方法を示す断面図（その２）である。
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
本願発明は、基板上に設けられたグラフェン層と、前記グラフェン層上に設けられたソース電極およびドレイン電極と、前記グラフェン層上に設けられたゲート絶縁膜と、前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜上に設けられた第１ゲート電極および第２ゲート電極と、を具備し、前記第１ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ソース電極側に設けられ、前記第２ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ドレイン電極側に設けられ、前記第２ゲート電極のゲート長は前記第１ゲート電極のゲート長より小さい半導体装置である。
これにより、第１ゲート電極下のグラフェン層とドレイン電極との間の直列抵抗が小さくなる。よって、ｆｍａｘ等のトランジスタ特性が向上する。
前記第１ゲート電極と前記第２ゲート電極との間の距離と、前記第２ゲート電極のゲート長と、の和は、前記第１ゲート電極のゲート長以下であることが好ましい。これにより、トランジスタ特性をより向上できる。
前記第１ゲート電極と前記第２ゲート電極との間に前記グラフェン層に接触するオーミック電極を具備することが好ましい。これにより、直列抵抗が高くなることを抑制でき、トランジスタ特性をより向上できる。
前記第２ゲート電極には、基準電位が供給されることが好ましい。これにより、トランジスタ特性をより向上できる。
前記第１ゲート電極のゲート長は１μｍ以下であることが好ましい。これにより、トランジスタ特性をより向上できる。
［本願発明の実施形態の詳細］
本発明の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
図１は、実施例１に係るＦＥＴの断面図である。図１に示すように、基板１０上にグラフェン層１２が形成されている。活性領域以外のグラフェン層１２は除去されている。グラフェン層１２上にソース電極２４およびドレイン電極２６が設けられている。グラフェン層１２上のソース電極２４とドレイン電極２６との間に第１ゲート電極２０と第２ゲート電極２２が形成されている。グラフェン層１２と第１ゲート電極２０および第２ゲート電極２２との間にゲート絶縁膜１４が設けられている。ゲート絶縁膜１４は、グラフェン層１２上に形成された酸化アルミニウム膜１６と酸化アルミニウム膜１６上に形成された酸化シリコン膜１８とを有している。第１ゲート電極２０と第２ゲート電極２２との間のグラフェン層１２上に接触するオーミック電極２８が形成されている。非活性領域からソース電極２４およびドレイン電極２６上に配線３０が設けられている。
第１ゲート電極２０および第２ゲート電極２２のゲート長をそれぞれＬｇ１およびＬｇ２とする。第１ゲート電極２０と第２ゲート電極２２との間の距離をＬｇｇとする。第１ゲート電極２０とソース電極２４との距離および第２ゲート電極２２とドレイン電極２６との距離をＬｇｏとする。ゲート長Ｌｇ１、Ｌｇ２、距離ＬｇｇおよびＬｇｏは、第１ゲート電極２０、第２ゲート電極２２、ソース電極２４およびドレイン電極２６の下面（すなわち、ゲート絶縁膜１４またはグラフェン層１２に接する面）における距離で定義される。実施例１では、第２ゲート電極２２のゲート長Ｌｇ２は第１ゲート電極２０のゲート長Ｌｇ１より小さい。
図２は、実施例１に係るＦＥＴの等価回路図である。図２に示すように、ソース電極２４とドレイン電極２６の間に第１ゲート電極２０および第２ゲート電極２２が設けられている。第１ゲート電極２０には、ゲート電圧Ｖｇが印加され、第２ゲート電極２２には基準電圧Ｖｒｅｆが印加される。基準電圧Ｖｒｅｆを適切に設定することにより、ドレイン電極２６から第１ゲート電極２０下のチャネルにホールが注入されることを抑制できる。これにより、高いドレイン電圧におけるチャネル内のホール濃度の増加を抑制できる。このため、ドレイン電流が飽和し、ドレインコンダクタンスを抑制できる。よって、最大発振周波数ｆｍａｘ等のＦＥＴ性能を向上させることができる。チャネルへのホールの供給を抑制するため、基準電位Ｖｒｅｆは第１ゲート電極２０に印加されるバイアス電圧より高いことが好ましい。例えば、第２ゲート電極２２は、ソース電極２４に電気的に接続され、同電位となっていることが好ましい。
［比較例］
実施例１の効果について説明するため、比較例１および比較例２についてシミュレーションを行った。図３（ａ）および図３（ｂ）は、比較例１および比較例２に係るＦＥＴの断面図である。図３（ａ）に示すように、比較例１は、ソース電極２４とドレイン電極２６との間に第１ゲート電極２０が１本のみのシングルゲート構造である。図３（ｂ）に示すように、比較例２は、実施例１と同様にソース電極２４とドレイン電極２６との間に第１ゲート電極２０および第２ゲート電極２２が設けられたデュアルゲート構造であるが、ゲート長Ｌｇ１＝Ｌｇ２である。その他の構成は実施例１と同じであり説明を省略する。
シミュレーションは各材料および膜厚を実施例１の製造方法で例示する材料および膜厚とし、グラフェン層１２の抵抗等は、グラフェン層１２に印加される電界等により算出した。グラフェン層１２の膜厚は０．３ｎｍとした。なお、グラフェン層１２の膜厚は０．２ｎｍから０．５ｎｍの範囲が好ましい。比較例１のシミュレーションではＬｇｏ＝０．０１μｍとした。比較例２のシミュレーションではＬｇ１＝Ｌｇ２、Ｌｇｇ＝０．０２μｍおよびＬｇｏ＝０．０１μｍとした。ゲート幅（ゲートフィンガの長さ）を５０μｍとした。ゲート直列抵抗Ｒｇ（ゲート電極２０および２２の抵抗）は、ゲート幅５０μｍのとき、１１Ω／Ｌｇ１（またはＬｇ２）とした。すなわち、Ｌｇ１＝１μｍのときＲｇ＝０．５５Ωｍｍ、Ｌｇ１＝２μｍのときＲｇ＝０．２７５Ωｍｍである。ドレイン電圧ＶＤ＝２Ｖとし、ゲート電圧ＶＧを−３Ｖから＋３Ｖまで０．５Ｖステップで計算し、遮断周波数ｆＴおよび最大発振周波数ｆｍａｘの最大値をｆＴおよびｆｍａｘとした。
図４（ａ）および図４（ｂ）は、比較例１および２に係るトランジスタのゲート長Ｌｇに対するｆＴおよびｆｍａｘを示す図である。図４（ａ）および図４（ｂ）において、ドットはシミュレーション結果を示し、直線はドットをつなぐ線である。破線は、グラフェン層を用いた理想的なトランジスタのゲート長Ｌｇに対するｆＴおよびｆｍａｘを示す。
図４（ａ）に示すように、比較例１と比較例２とでは、ｆＴの差は小さい。また、比較例１および２とも理想的なｆＴに近い値である。図４（ｂ）に示すように、比較例２は比較例１に比べｆｍａｘが大きくなる。これは、特許文献１に記載されているように以下の理由による。すなわち、比較例１のようなシングルゲート構造では、第１ゲート電極２０下のグラフェン層１２（チャネル）にドレイン電極２６からホールが注入される。これにより、ドレイン電圧に対しドレイン電流が飽和しない。これにより、ドレインコンダクタンスが大きくなる。よってｆｍａｘが小さくなる。これに対し比較例２では、第２ゲート電極２２によりドレイン電極２６から第１ゲート電極２０下のグラフェン層１２へのホールの注入が抑制される。これにより、ドレイン電圧に対しドレイン電流は飽和しドレインコンダクタンスが抑制される。よって、ｆｍａｘが向上する。
理想的には、ゲート長Ｌｇが小さくなるとｆｍａｘは大きくなる。しかしながら、図４（ｂ）では、ゲート長Ｌｇが小さくなると、比較例１と比較例２とのｆａｍｘの差が小さくなっている。この理由は以下のように考えらえる。すなわち、第２ゲート電極２２下のグラフェン層１２と、第１ゲート電極２０と第２ゲート電極２２との間のグラフェン層１２と、が第１ゲート電極２０下のグラフェン層１２とドレイン電極２６との間の直列抵抗となる。ゲート長Ｌｇ１が小さくなると、この直列抵抗による寄生抵抗の影響がより大きくなる。このため、ゲート長Ｌｇが小さくなると、比較例１と比較例２とのｆｍａｘの差が小さくなると考えられる。
そこで、第１ゲート電極２０のゲート長Ｌｇ１を一定とし、第２ゲート電極２２のゲート長Ｌｇ２を変え遮断周波数ｆＴおよびｆｍａｘをシミュレーションした。
シミュレーションではＬｇ１＝１μｍ、Ｌｇｇ＝０．０２μｍとした。ゲート直列抵抗Ｒｇは理想的な状態として０Ωとした。その他のシミュレーション条件は比較例１および２と同じである。
図５は、実施例１および比較例２におけるＬｇ２＋Ｌｇｇに対するｆＴおよびｆｍａｘを示す図である。図５に示すように、Ｌｇ２＋Ｌｇｇが小さくなるとｆＴおよびｆｍａｘが大きくなる。特に、ｆｍａｘはＬｇ２＋ＬｇｇがＬｇ１より小さくなると急激に大きくなる。このように、Ｌｇ２＋Ｌｇｇが小さくなると、第１ゲート電極２０下のグラフェン層１２とドレイン電極２６との間の直列抵抗が小さくなる。よって、ｆｍａｘ等のトランジスタ特性が向上する。
［実施例１の製造方法］
次に、実施例１に係るＦＥＴを製造する一例を説明する。図６（ａ）から図７（ｃ）は、実施例１に係るＦＥＴの製造方法を示す断面図である。図６（ａ）に示すように、６Ｈ−ＳｉＣ基板１０の表面を洗浄する。洗浄の条件は、アセトン処理を５分、エタノール処理を５分、および水洗を５分である。基板１０の洗浄として、例えばＲＣＡ処理を行なってもよい。基板１０としては、ＳｉＣ層が形成されたＳｉ基板でもよい。ＳｉＣ熱昇華法を用いグラフェン層１２を形成する場合、基板１０の最上面はＳｉＣ層である。例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いグラフェン層１２を形成する場合、基板１０の最表面はＳｉＣ以外の材料層でもよい。
基板１０上に熱昇華法を用いグラフェン層１２を形成する。ＳｉＣ基板１０を、Ａｒ雰囲気中において、１６００℃で１分熱処理する。これにより、基板１０上に膜厚が０．３５ｎｍから０．７ｎｍのグラフェン層１２が形成される。このように、ＳｉＣを熱処理することにより、ＳｉＣ基板１０内のＳｉ原子が昇華し、Ｃ原子同士がＳＰ２結合する。これにより、ＳｉＣよりグラフェン層１２が形成される。熱処理雰囲気、熱処理温度および熱処理時間は、グラフェン層１２の膜厚および膜質に応じ適宜設定することができる。例えば熱処理雰囲気を真空とすることもできる。グラフェン層１２を薄くするためには、成長速度が遅くなる不活性ガス中の熱処理が好ましい。グラフェン層１２の形成には例えばＣＶＤ法を用いることもできる。
図６（ｂ）に示すように、グラフェン層１２上に蒸着法を用い、膜厚が５ｎｍのＡｌ（アルミニウム）膜を形成する。Ａｌ膜の形成は、例えばスパッタリング法を用いることもできる。Ａｌ膜を例えば２４時間大気に曝す。これにより、Ａｌ膜が自然酸化し、グラフェン層１２上に酸化アルミニウム（Ａｌ２Ｏ３）膜１６が形成される。酸化アルミニウム膜１６はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い形成してもよい。
図６（ｃ）に示すように、フォトレジスト等のマスク層を用い、非活性領域の酸化アルミニウム膜１６およびグラフェン層１２を除去する。酸化アルミニウム膜１６を、例えばフォトレジストを現像するときのアルカリ系の現像液により除去する。さらに、グラフェン層１２を、例えば酸素プラズマを用い除去する。
図７（ａ）に示すように、フォトレジスト等のマスク層を用い、酸化アルミニウム膜１６の一部を、例えばフォトレジストを現像するときのアルカリ系の現像液により除去する。ソース電極２４、ドレイン電極２６およびオーミック電極２８を例えば蒸着法およびリフトオフ法を用い形成する。ソース電極２４、ドレイン電極２６およびオーミック電極２８は、例えば膜厚が１５ｎｍのＮｉ（ニッケル）膜である。
図７（ｂ）に示すように、酸化アルミニウム膜１６、ソース電極２４、ドレイン電極２６およびオーミック電極２８を覆うように酸化シリコン膜１８を形成する。酸化シリコン膜１８は、例えば膜厚が３０ｎｍでありＣＶＤ法を用い形成される。酸化シリコン膜１８は、ゲート絶縁膜１４を厚くするための膜である。酸化アルミニウム膜１６と酸化シリコン膜１８によりゲート絶縁膜１４が形成される。ゲート絶縁膜１４は、酸化アルミニウム膜１６および酸化シリコン膜１８以外の絶縁膜でもよい。
図７（ｃ）に示すように、ゲート絶縁膜１４上に第１ゲート電極２０および第２ゲート電極２２を形成する。第１ゲート電極２０および第２ゲート電極２２は、例えばゲート絶縁膜１４側から膜厚が１０ｎｍのＴｉ（チタン）膜および膜厚が１００ｎｍのＡｕ(金)膜である。第１ゲート電極２０および第２ゲート電極２２は、例えば蒸着法およびリフトオフ法を用い形成する。第１ゲート電極２０および第２ゲート電極２２としては、Ａｕ膜以外の膜を用いてもよい。ゲート抵抗の抑制の観点から抵抗率の低い材料が好ましい。第１ゲート電極２０と第２ゲート電極２２とは別々に形成してもよい。製造工程簡略化の観点から第１ゲート電極２０と第２ゲート電極２２を同時に形成することが好ましい。
その後、ソース電極２４およびドレイン電極２６上の酸化シリコン膜１８を例えばドライエッチング法を用い除去する。ソース電極２４およびドレイン電極２６上に、例えば蒸着法およびリフトオフ法を用い配線３０を形成する。配線３０は、例えばソース電極２４およびドレイン電極２６側から膜厚が１０ｎｍのＴｉ膜および膜厚が１００ｎｍのＡｕ膜である。これにより、図１のＦＥＴが完成する。
図６（ａ）から図７（ｃ）では、ソース電極２４、ドレイン電極２６およびオーミック電極２８を形成した後に第１ゲート電極２０および第２ゲート電極２２を形成する例を説明した。第１ゲート電極２０および第２ゲート電極２２を形成した後にソース電極２４、ドレイン電極２６およびオーミック電極２８を形成してもよい。
実施例１によれば、第１ゲート電極２０はソース電極２４とドレイン電極２６との間のソース電極２４側に設けられ、第２ゲート電極２２はソース電極２４とドレイン電極２６との間のドレイン電極２６側に設けられている。第２ゲート電極２２のゲート長Ｌｇ２は第１ゲート電極２０のゲート長Ｌｇ１より小さい。これにより、第１ゲート電極２０下のグラフェン層１２とドレイン電極２６との間の直列抵抗が小さくなる。よって、ｆｍａｘ等のトランジスタ特性が向上する。
第１ゲート電極２０下のグラフェン層１２とドレイン電極２６との間の直列抵抗を小さくするため、第２ゲート電極２２のゲート長Ｌｇ２は第１ゲート電極２０のゲート長Ｌｇ１の１／２以下が好ましく、１／３以下がより好ましい。第２ゲート電極２２を加工するため、ゲート長Ｌｇ２はゲート長Ｌｇ１の１／１０以上が好ましく、１／５以上がより好ましい。
また、第１ゲート電極２０と第２ゲート電極２２との間の距離Ｌｇｇと、第２ゲート電極２２のゲート長Ｌｇ２との和Ｌｇｇ＋Ｌｇ２は、第１ゲート電極２０のゲート長Ｌｇ１以下である。これにより、第１ゲート電極２０下のグラフェン層１２とドレイン電極２６との間の直列抵抗をより小さくできる。よって、ｆｍａｘ等のトランジスタ特性がより向上する。Ｌｇｇ＋Ｌｇ２は、ゲート長Ｌｇ１の４／５以下が好ましく、２／３以下がより好ましく、１／２以下がさらに好ましい。第２ゲート電極２２を加工するため、Ｌｇｇ＋Ｌｇ２はゲート長Ｌｇ１の１／５以上が好ましく、１／３以上がより好ましい。
ゲート長Ｌｇ１が小さくなると、直列抵抗の影響が大きくなる。よって、ゲート長Ｌｇは１μｍ以下が好ましく、０．８μｍ以下がより好ましく、０．５μｍ以下がさらに好ましい。第１ゲート電極２０を加工するため、ゲート長Ｌｇ１は０．１μｍ以上が好ましい。
第１ゲート電極２０と第２ゲート電極２２との間にグラフェン層１２に接触するオーミック電極２８が設けられている。これにより、第１ゲート電極２０と第２ゲート電極２２との間のグラフェン層１２の表面が露出することを抑制できる。よって、グラフェン層１２が空乏化し、直列抵抗が高くなることを抑制できる。
第２ゲート電極２２に、基準電位が供給される。これにより、ドレイン電極２６からチャネルに供給されるホールを抑制できる。よって、トランジスタ特性をより向上できる。チャネルへのホールの供給を抑制するため、基準電位は第１ゲート電極２０に印加されるバイアス電圧より高いことが好ましい。例えば、第２ゲート電極２２には、ソース電極２４に供給される電位が供給されることが好ましい。
グラフェン層１２と第１ゲート電極２０および第２ゲート電極２２との間にゲート絶縁膜１４が設けられている。これにより、グラフェン層１２と第１ゲート電極２０および第２ゲート電極２２との電気的接触を抑制できる。ゲート絶縁膜１４は、酸化アルミニウム膜１６を含むことが好ましい。これにより、トランジスタ特性を向上できる。酸化アルミニウム膜１６はグラフェン層１２に接触していることが好ましい。
ゲート絶縁膜１４は酸化アルミニウム膜１６に設けられた酸化シリコン膜１８を含むことが好ましい。これにより、ゲート絶縁膜１４を厚くできる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（付記１）
基板上に設けられたグラフェン層と、
前記グラフェン層上に設けられたソース電極およびドレイン電極と、
前記グラフェン層上に設けられたゲート絶縁膜と、
前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜上に設けられた第１ゲート電極および第２ゲート電極と、
を具備し、
前記第１ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ソース電極側に設けられ、前記第２ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ドレイン電極側に設けられ、
前記第２ゲート電極のゲート長は前記第１ゲート電極のゲート長より小さい半導体装置。
（付記２）
前記第１ゲート電極と前記第２ゲート電極との間の距離と、前記第２ゲート電極のゲート長と、の和は、前記第１ゲート電極のゲート長以下である付記１に記載の半導体装置。
（付記３）
前記第１ゲート電極と前記第２ゲート電極との間に前記グラフェン層に接触するオーミック電極を具備する付記１に記載の半導体装置。
（付記４）
前記第２ゲート電極には、基準電位が供給される付記１から３のいずれか一項に記載の半導体装置。
（付記５）
前記第１ゲート電極のゲート長は１μｍ以下である付記1に記載の半導体装置。
（付記６）
前記第２ゲート電極には、前記ソース電極に供給される電位が供給される付記１に記載の半導体装置。
（付記７）
前記ゲート絶縁膜は、酸化アルミニウム膜を含む付記１に記載の半導体装置。
（付記８）
前記ゲート絶縁膜は、前記酸化アルミニウム膜上に設けられた酸化シリコン膜を含む付記７に記載の半導体装置。
（付記９）
前記第２ゲート電極のゲート長は前記第１ゲート電極のゲート長の１／２以下である付記１に記載の半導体装置。
（付記１０）
前記基板はＳｉＣ基板である付記１に記載の半導体装置。
１０ 基板
１２ グラフェン層
１４ ゲート絶縁膜
１５ Ａｌ膜
１６ 酸化アルミニウム膜
１８ 酸化シリコン膜
２０ 第１ゲート電極
２２ 第２ゲート電極
２４ ソース電極
２６ ドレイン電極
２８ オーミック電極
３０ 配線

Claims (5)

  1. 基板上に設けられたグラフェン層と、
    前記グラフェン層上に設けられたソース電極およびドレイン電極と、
    前記グラフェン層上に設けられたゲート絶縁膜と、
    前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜上に設けられた第１ゲート電極および第２ゲート電極と、
    を具備し、
    前記第１ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ソース電極側に設けられ、前記第２ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ドレイン電極側に設けられ、
    前記第２ゲート電極のゲート長は前記第１ゲート電極のゲート長より小さく、
    前記第１ゲート電極と前記第２ゲート電極との間に前記グラフェン層に接触するオーミック電極を具備する半導体装置。
  2. 前記第２ゲート電極には、基準電位が供給される請求項１に記載の半導体装置。
  3. 基板上に設けられたグラフェン層と、
    前記グラフェン層上に設けられたソース電極およびドレイン電極と、
    前記グラフェン層上に設けられたゲート絶縁膜と、
    前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜上に設けられた第１ゲート電極および第２ゲート電極と、
    を具備し、
    前記第１ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ソース電極側に設けられ、前記第２ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ドレイン電極側に設けられ、
    前記第２ゲート電極のゲート長は前記第１ゲート電極のゲート長より小さく、
    前記第２ゲート電極には、基準電位が供給される半導体装置。
  4. 前記第１ゲート電極と前記第２ゲート電極との間の距離と、前記第２ゲート電極のゲート長と、の和は、前記第１ゲート電極のゲート長以下である請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記第１ゲート電極のゲート長は１μｍ以下である請求項１から４のいずれか一項に記載の半導体装置。
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