JP6789709B2 - 撮像装置 - Google Patents

Description

本発明は撮像素子を備える撮像装置に関し、特に撮像素子内にＡＤ回路を有する撮像装置に関するものである。

近年、撮像装置に搭載される撮像素子には高画素化、高フレームレート化に対応することが求められている。

高画素化・高フレームレート化は記録する１フレームあたりの画素数の増加、１秒あたりの取得フレーム数の増加を示しており、これらに対応していくためには読み出し速度の高速化を進めていく必要があった。

特許文献１には、ＡＤ回路が搭載された撮像素子において、アナログ信号読み出し動作とＡＤ変換動作を並列に行うことで、高速読み出しを行う技術が示されている。

特願２００８−２８３９６６

特許文献１に記載の技術はアナログ信号読み出しとＡＤ変換を並列に行っているが、ＡＤ変換動作が並列で読み出しているアナログ信号に影響を与えノイズになる懸念があった。また、逆にアナログ信号の読み出し動作が並列しているＡＤ変換動作に影響を与え、同じくノイズとなる懸念があった。

上記課題を鑑みて、本発明はＡＤ変換動作とアナログ信号読み出し動作を適切なタイミングで行い、高速読み出しを可能とする撮像装置の提供を目的とする。

上記目的を達成するために、本発明に係る撮像素子は、行列状に複数の画素を有する撮像素子であって、前記複数の画素の読み出す駆動モードを設定するモード設定手段と、前記複数の画素の信号を出力するために列毎に設けられた複数の出力線と、前記複数の出力線ごとに設けられ、前記出力線に出力された信号を保持するための複数の保持手段と、前記複数の保持手段に保持された信号をＡＤ変換するための複数のＡＤ変換手段と、前記複数の出力線に前記複数の画素から出力された複数の第１の信号及び複数の第２の信号をそれぞれ加算する加算手段と、前記加算手段にて加算された前記第１の信号及び前記第２の信号をそれぞれ保持するための保持手段を切り替えるためのスイッチ手段と、を備え、前記第１の信号はリセット信号を含み、前記第２の信号は前記画素で発生する電荷に基づく信号を含み、前記モード設定手段により設定される駆動モードとして、前記スイッチ手段が前記加算手段にて加算された前記第１の信号及び前記第２の信号を異なる保持手段にそれぞれ保持するように切り替え、且つ前記複数のＡＤ変換手段が前記異なる保持手段にそれぞれ保持されている加算された前記第１の信号及び前記第２の信号を並列にＡＤ変換する駆動モードを含むことを特徴とする。

ＡＤ変換動作とアナログ信号読み出し動作を適切なタイミングで行い、高速読み出しを可能とする撮像装置の提供することができる。

本発明に係わる撮像装置のブロック図である。 第１の実施形態に係わる撮像素子の等価回路図である。 第１の実施形態に係わる単位画素の等価回路図である。 第１の実施形態に係わる静止画駆動のタイミングチャートである。 第１の実施形態に係わる動画駆動のタイミングチャートである。 第１の実施形態に係わる従来駆動と本発明駆動の簡易タイミングチャートである。 第２の実施形態に係わる撮像素子の等価回路図である。 第２の実施形態に係わる単位画素の等価回路図である。 第２の実施形態に係わる動画駆動のタイミングチャートである。 第２の実施形態に係わる従来駆動と本発明駆動の簡易タイミングチャートである。 第３の実施形態に係わる撮像素子の等価回路図である。 第３の実施形態に係わる動画駆動のタイミングチャートである。 第３の実施形態に係わる撮像素子の等価回路図である。

以下、本発明の実施形態について図面を参照しながら説明する。なお、本実施形態の撮像装置は、例えば動画機能付き電子スチルカメラやカメラ機能付きの携帯電話などに応用可能である。また、本実施形態の内容に限定されず、各種の変形を行ってもよい。

（第１の実施形態）
図１は本実施形態における撮像装置の一例を示すブロック図である。図１において、１０１は被写体の光学像を撮像素子１０５に結像させるレンズ部である。レンズ部１０１は不図示の焦点距離を変更するためのズーム機構、焦点位置を変更するためのフォーカス機構、入射光量を調整するための絞り機構等が含まれる。また、各機構はレンズ駆動装置１０２によってズーム制御、フォーカス制御、絞り制御などがおこなわれる。

１０３はメカニカルシャッタでシャッタ駆動装置１０４によって制御される。なお、本実施形態のようにメカニカルシャッタ１０３を設けずに、後述する撮像素子１０５が備える電子シャッタを用いてもよい。

１０５はレンズ部１０１により結像された被写体を画像信号として取り込むための撮像素子、１０６は撮像素子１０５より出力される画像信号に各種の補正を行ったり、画像信号より生成される画像データを圧縮したりする撮像信号処理回路である。なお、本実施形態において、撮像素子１０５はＡＤ変換部や各種補正回路を含むＣＭＯＳセンサ等の固体撮像素子であってもよいし、導電性有機薄膜を利用した光電変換膜型の撮像素子であってもよい。また、撮像信号処理回路１０６には、撮像素子１０５より出力される画像信号の欠陥や不均一等を補正する欠陥補正処理回路のみならず、画像信号のカラーバランスを調整するためのホワイトバランス処理や現像処理等の画像処理回路等を含むようにしてもよい。

１０７は撮像素子１０５及び撮像信号処理回路１０６に、各種タイミング信号を出力する駆動手段であるタイミング発生回路である。タイミング発生回路１０７は撮像素子１０５及び撮像信号処理回路１０６に対して周期的な同期信号や各種回路を駆動するための制御信号を送信する。また、タイミング発生回路１０７は制御信号としてシリアル通信等を用いて動作モード等を示すう設定パラメータ等を送信するようにしてもよいし、各動作状態を動作情報として受信するようにしてもよい。また、タイミング発生回路１０７は撮像素子１０５または後述する制御回路１０９に含めるようにしてもよい。

１０８は各種データを一次的に記憶する為のメモリであり、撮像信号処理回路１０６から出力される画像データや所定の処理における中間的なデータ等を一次的に記憶可能である。

１０９は各種演算と撮像装置１００全体を制御する制御回路である。例えば、ＣＰＵ、ＲＯＭ、ＲＡＭなどから構成されるマイクロコントローラであり、当該ＲＯＭなどに記憶されたプログラムを実行することにより、この撮像装置１００の各部を統括的に制御する。また、当該ＲＯＭは、一例としてＣＰＵにて処理された画像データ等を記録する不揮発性メモリあるいはメモリカード等の記録媒体であってもよい。ＣＰＵはこれに記憶されたプログラムに含まれる各種命令を実行し処理結果を出力する。なお、ＲＯＭ及びＲＡＭは、ＣＰＵが実行するプログラム格納領域、プログラム実行中のワーク領域、データの格納領域等として使用される。

１１０は記録媒体に記録または読み出しを行うためのインターフェース（Ｉ／Ｆ）であり、１１１は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。

１１２は各種情報や撮像画像を表示する表示部である。更には、タッチパネル等を含みユーザからの操作指示を受け付けるようにしてもよい。

１１３はレンズ部１０１の光軸方向における被写体の明るさを計測するための測光装置である。測光装置１１３による測光結果は制御回路１０９に入力され、レンズ駆動装置１０２やシャッタ駆動装置１０４の制御に用いられる。

１１４はレンズ部１０１の光軸方向における被写体までの距離を計測するための測距装置である。測距装置１１４による測距結果は制御回路１０９に入力され、レンズ駆動装置１０２におけるフォーカス制御に用いられる。

なお、本実施形態の撮像装置１００において、測光装置１１３及び測距装置１１４をそれぞれ個別に設ける例を示したが、これに限定されるものではない。例えば、各機能を撮像素子１０５に備え、撮像素子１０５から出力される画像信号に基づいて測光及び測距を行うようにしてもよい。

また、本実施形態における撮像装置１００は上記構成以外の回路構成を備えるようにしてもよい。例えば、撮像装置１００を制御するためのＰＣ等の外部装置と通信を行う通信装置を設けてもよい。本通信装置を用いて、撮像装置１００は取得した各種データを外部へ送信したり、制御用の制御コマンドを受信したりすることが可能となる。

次に第１の実施形態における撮像素子１０５の構成について図２を用いて詳細な説明を行う。図２は撮像素子１０５の等価回路図を示している。ここでは動画駆動時に動画フォーマットに合わせて低画素化する際に、列ＡＤ変換部の前段に色毎に３画素の水平加算を行う回路を設けることで水平加算が可能な撮像素子を想定している。しかし、加算回路２０７は必ずしも必要ではなく、水平方向に水平画素を間引いて読む水平間引きモードを備える場合には省略してよい。より具体的には水平方向に間引く列にある列メモリ２１１及びＡＤ変換部を用いることによって、同様の効果を得ることができる。

２０１は単位画素を表しており、マイクロレンズ（以下、ＭＬ）やフォトダイオード（以下、ＰＤ）、フローティングディフュージョン（以下、ＦＤ）などから成る。なお、単位画素の詳細な構成については後述する。

単位画素２０１に記したＲ、Ｇ、ＢはそれぞれＲｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅのカラーフィルタを表しており、図２に示すようにベイヤ配列で二次元的に行列状で配置されている。

垂直走査回路２０２は行単位に共通して各画素に駆動信号（ＰＲＥＳ、ＰＴＸ、ＰＳＥＬ等）を供給する。各信号の末尾の数字、及びｎ（３以上の整数）は行番号を示しており、例えばｎはｎ行目の各画素に供給する信号を示している。尚、特に行数を指定する必要がない場合は末尾の行数を示す文字は省略する。駆動信号については単位画素の構成と合わせて後述する。

各画素の信号は列単位に共通して配置される垂直信号線２０３を介して、後段の回路へ伝達され、各垂直信号線２０３には定電流回路２０４が図２に示すように接続される。

垂直信号線２０３はさらに加算切替スイッチ２０５、２０６が接続されている。なお、信号ＰＨＡＤＤは撮像素子１０５に含まれる不図示のモード設定回路から供給される信号であり、外部より設定されたモード設定に基づいて信号が出力される。加算切替スイッチ２０５の他端には読み出す画素列に対応して配置される列メモリ２１１が接続されており、列毎に単位画素２０１から出力される信号を保持することが可能である。なお、本実施形態において列メモリ２１１は各信号を保持するための保持部に相当する。一方で、加算切替スイッチ２０６の他端には加算回路２０７が接続される。加算回路２０７は前述したように同色のカラーフィルタが配置された画素毎に（本実施形態においては３画素）水平加算を行う回路であり、加算する周期に１つ設けられる。本実施形態の加算回路２０７は１以上の容量素子を含んでおり、入力される複数の信号を加算して平均化することが可能である。また、各垂直信号性２０３より接続される端子毎に容量素子を設け、当該容量素子の容量を異ならせることによって、加算比率を異ならせることも可能である。なお、モード設定回路は各単位画素２０１から信号を読み出す駆動モードを設定するモード設定部に相当する。なお、モード設定回路には撮像素子１０５外部から通信によって設定可能なレジスタを設け、当該レジスタに所定のパラメータを設定することによって所望の駆動モードで撮像素子１０５を動作させることが可能となる。当該レジスタへはタイミング発生回路１０７経由で制御回路１０９が設定を行ってもよいし、制御回路１０９が直接的に設定を行うようにしてもよい。また、撮像素子１０５内に制御回路を設け被写体等に応じて適応的にレジスタを書き変えて駆動モードを自律的に制御するようにしてもよい。

なお、加算切替スイッチ２０５、２０６は信号ＰＨＡＤＤにより駆動され、信号ＰＨＡＤＤの極性に応じて加算切替スイッチ２０５及び２０６のいずれかのスイッチが導通状態となる。より詳細には、加算切替スイッチ２０５はｐＭＯＳスイッチ、２０６はｎＭＯＳスイッチで構成されている。そして、信号ＰＨＡＤＤが“Ｌ”の時には加算切替スイッチ２０５がオン、加算切替スイッチ２０６がオフされ、画素信号は垂直信号線２０３に対応する列メモリ２１１に書き込まれる。信号ＰＨＡＤＤが“Ｈ”の時には加算切替スイッチ２０５がオフ、加算切替スイッチ２０６がオンとなり、垂直信号線２０３の信号は加算回路２０７に入力される。

本実施形態におけるそれぞれの加算回路２０７は加算した画素信号を出力を複数の垂直信号線２０３へ出力可能な構成を備えている。より詳細には、水平加算される列の中心に位置する列をｍ列目（列番号をｍ）とすると、加算回路２０７の出力は列切替スイッチ２０９、２１０を介して、それぞれｍ−２、ｍ列目に対応する列メモリ２１１に接続する。ここで、加算回路の出力はｍ−２、ｍ列目に限定して出力する必要はなく、ｍ−２とｍ＋２列やｍとｍ＋２列など加算する列回路の内、２つを選ぶことが可能であればよい。また、スイッチは３列分用意してもよい。なお、列切替スイッチ２０９、２１０はそれぞれモード設定回路から供給される信号ＰＭＯＶ＿Ｎ、ＰＭＯＶ＿Ｓによって駆動される。なお、加算回路２０７は各信号をそれぞれ加算する加算部に相当する。また、列切替スイッチ２０９、２１０は各信号を保持するための列メモリ２１１を選択するためのスイッチ部に相当する。

２１２は各列に対応して設けられる比較器であり、列メモリ２１１に保持した信号とＤＡＣ回路２１３より供給されるランプ信号ＶＲＡＭＰが入力され、この２信号を比較する。比較器２１２は入力される２信号が一致するタイミングで出力信号が反転する。なお、本実施形態におけるＤＡＣ回路２１３はランプ信号を発生するための信号発生部に相当する。

２１４はカウンタであり、基準クロックＣＬＫと比較器２１２の出力が入力される。カウンタ２１４は２入力の比較が始まってから比較器２１２の出力が反転されるまでの比較期間に基準クロックＣＬＫを基にしてカウントを行い、カウント値を保持する。カウンタ２１４にはさらに水平走査回路２１５より信号ＰＨが入力され、信号ＰＨに同期して、保持したカウント値を出力線２１６に出力する。出力線２１６は図１で示した撮像信号処理回路１０６に接続される。ここで、比較器２１２、ＤＡＣ回路２１３、カウンタ２１４は本実施形態において撮像素子１０５内に含まれるシングルスロープ型の列ＡＤ変換部に相当する。ここで、例示したＡＤ変換部は一例であり異なる方式の列ＡＤ変換部を用いるようにしてもよい。

次に、図３を用いて第１の実施形態における単位画素２０１の詳細な説明を行う。単位画素２０１は図示しない１つのＭＬと、１つのＰＤ、１つのＦＤ、４つのトランジスタから構成される。なお、上記の構成に加え、ＰＤで発生した信号をＦＤに転送する前に一次的に保持するためのメモリを設けるようにしてもよい。

３０１はＰＤを示しており、撮像素子１０５が受光した光を電荷に変換する光電変換を行う。ＰＤ３０１は転送スイッチ３０２とＦＤ３０３を介して、垂直信号線２０３に接続される定電流源と共にソースフォロワアンプを形成するトランジスタ３０４のゲートに接続される。転送スイッチ３０２は信号ＰＴＸによって駆動される。ＦＤ３０３はＰＤに蓄積された電荷を電圧に変換する役割を果たす。また、ＦＤ３０３は信号ＰＲＥＳによって駆動するトランジスタ３０６を介して電位ＶＤＤに接続され、ＰＲＥＳが“Ｈ”になることで、ＦＤは電位ＶＤＤにリセットされる。トランジスタ３０５は信号ＰＳＥＬによって駆動され、トランジスタ３０４の出力を垂直信号線に伝達するスイッチの役割を果たす。なお、信号ＰＲＥＳ、信号ＰＴＸ、信号ＰＳＥＬは各行ごとに共通して垂直走査回路２０２より供給される。

次に、本実施形態の撮像素子１０５の駆動モードに関して説明する。まず、低画素化を行わず（各列の信号を水平加算することなく）各列の信号を読み出す際の駆動モードを説明する。この駆動モードは例えば、より解像度が高く、フレームレートが低速でも構わない静止画撮像時等に用いられる。この駆動は、アナログ信号読み出しとＡＤ変換動作を順次行い読み出す駆動である。より詳細には、順次出力される信号を列メモリ２１１に保持し、順次保持された信号をＡＤ変換する駆動モードである。

図４は各単位画素２０１から信号を非加算で読み出す（第１の駆動モード）際のタイミングチャートを示している。さらに、同様の時間軸上で列メモリ２１１の電位ＶＣとＤＡＣ回路２１３から出力される電位ＶＲＡＭＰを示すグラフ及びカウンタのカウント値を示すグラフをそれぞれ示している。第１の駆動モードでは、信号ＰＨＡＤＤ、ＰＭＯＶ＿Ｎ、ＰＭＯＶ＿Ｓは常に“Ｌ”に制御される。なお、図４においては代表的に第１行目における読み出し動作に関して示している。それ以降の行においても同様のタイミングで制御が順次行われる。

まず全画素を同時期に一括してリセットを行い、所定の期間蓄積を行う。その後、時刻ｔ４０１で１行目に対応するＰＳＥＬ１を“Ｈ”とし、１行目の信号が出力される状態とする。また、時刻ｔ４０１でＰＲＥＳ１を“Ｈ”とすることでＦＤは電位ＶＤＤによってリセットされる。電位ＶＤＤによってリセットされた信号（以下、リセット信号）はＰＨＡＤＤが“Ｌ”となっているので、読み出す画素に対応する列に配置された列メモリ２１１へと伝達される。リセット信号が列メモリ２１１に伝達され安定した時刻ｔ４０２でＤＡＣ回路２１３はＲＡＭＰ信号を出力し、リセット信号のＡＤ変換を開始する。カウンタ２１４はＡＤ変換を開始したタイミングからＶＣとＶＲＡＭＰが一致し、比較器から出力される反転信号を受け取るまでの間カウントを行い、カウント値を保持する。ＡＤ変換期間が終了する時刻ｔ４０３でＰＲＥＳ１が“Ｌ”となり、カウンタは水平走査回路２１５から出力される信号ＰＨを受け取り保持したカウント値を列順次に出力線２１７へと出力する。また、カウンタはリセット信号を出力線に出力した後、初期値にリセットされる。

次いで、時刻ｔ４０４で信号ＰＴＸ１が“Ｈ”となり、リセット信号が保持されているＦＤに加えてＰＤの蓄積電荷が転送される。受光した光量に応じた信号（以下、光信号）はリセット信号同様に読み出す画素に対応する列に配置された列メモリ２１１へと伝達される。光信号が列メモリ２１１に伝達され安定した時刻ｔ４０５でＤＡＣ回路２１３はＲＡＭＰ信号を出力し、光信号のＡＤ変換を開始する。カウンタ２１４はＡＤ変換を開始したタイミングからＶＣとＶＲＡＭＰが一致し、比較器から出力される反転信号を受け取るまでの間カウントを行い、カウント値を保持する。ＡＤ変換期間が終了する時刻ｔ４０６でＰＳＥＬ１が“Ｌ”となる。また、カウンタは水平走査回路２１５から出力される信号ＰＨを受け取り保持したカウント値を列順次に出力線２１６へと出力する。カウンタ２１４は光信号を出力線に出力した後、初期値にリセットされる。

以上の動作をｎ行目まで行順次に行い、読み出し動作を終了する。撮像素子１０５より出力されたリセット信号、光信号は後段の撮像信号処理回路１０６で演算処理され、リセットノイズが取り除かれた光信号を得る。なお、光信号からリセット信号を減算する処理はカウンタ２１４または水平走査回路２１５等の撮像素子１０５内で行うようにしてもよい。このように撮像素子１０５内で処理を行うことで、撮像信号処理回路１０６へ転送するデータ量を低減することが可能となる。

次に、水平加算することで低画素化を行って読み出す際の駆動モードを説明する。この駆動モードは例えば、高速フレームレートを必要とする代わりに低画素化して（各列の信号を水平加算して）も構わない動画撮像時等に用いられる。前述したように本実施形態の撮像素子１０５は列ＡＤ変換部の前段で同色３列の加算を行う加算回路２０７を設けている。そして、本発明は余剰であるＡＤ変換部を活用することを特徴とする。

図５は各単位画素２０１から信号を加算で読み出す（第２の駆動モード）際のタイミングチャートを示している。さらに、図４と同様に時間軸上で列メモリ２１１の電位ＶＣとＤＡＣ回路２１３から出力される電位ＶＲＡＭＰを示すグラフ及びカウンタのカウント値を示すグラフをそれぞれ示している。また、電位ＶＣの末尾に付記している文字ｍ−２、ｍは前述した時と同様にそれぞれ水平加算される列の中心に位置する列番号をｍとした時の列を示している。第２の駆動モードでは信号ＰＨＡＤＤは常に“Ｈ”に制御される。なお、図５においても代表的に第１行目における読み出し動作に関して示している。それ以降の行においても同様のタイミングで制御が順次行われる。

まず全画素を同時期に一括してリセットを行い、所定の期間蓄積を行う。その後、時刻ｔ５０１で１行目に対応するＰＳＥＬ１を“Ｈ”とし、１行目の信号が出力される状態とする。また、時刻ｔ５０１でＰＲＥＳ１を“Ｈ”とすることでＦＤは電位ＶＤＤによってリセットされる。リセット信号はＰＨＡＤＤが“Ｈ”となっていることから、読み出す列に対応した加算回路２０７へと伝達される。また、時刻ｔ５０１で信号ＰＭＯＶ＿Ｎが“Ｈ”となり、加算回路２０７で同色３列のリセット信号が加算された信号がｍ−２列目の列メモリ２１１に伝達される。

加算したリセット信号がｍ−２列目の列メモリ２１１に書き込み終わった後、時刻ｔ５０２で信号ＰＲＥＳ１、ＰＭＯＶ＿Ｎが“Ｌ”となる。

次いで、時刻ｔ５０３で信号ＰＴＸ１が“Ｈ”となり、リセット信号が保持されているＦＤに加えてＰＤの蓄積電荷が転送される。光信号はリセット信号同様に、読み出す列に対応する加算回路２０７へと伝達され、同色３列の光信号が加算される。また、時刻ｔ５０３で信号ＰＭＯＶ＿Ｓが“Ｈ”となることで、加算された光信号はｍ列目の列メモリ２１１に伝達される。

加算した光信号がｍ列目の列メモリ２１１に書き込み終わった後、時刻ｔ５０４で信号ＰＴＸ１、ＰＭＯＶ＿Ｓが“Ｌ”となる。

ここで、時刻ｔ５０４ではリセット信号と光信号はそれぞれｍ−２列目とｍ列目の列メモリ２１１に保持されている状態となっている。そして、この２つの信号を並列にＡＤ変換を行う。具体的には時刻ｔ５０４でＤＡＣ回路２１３はＲＡＭＰ信号を出力し、上記２つの信号のＡＤ変換を開始する。カウンタ２１４はＡＤ変換を開始したタイミングからそれぞれのＶＣとＶＲＡＭＰが一致し、比較器から出力される反転信号を受け取るまでの間カウントを行い、カウント値を保持する。ＡＤ変換期間が終了する時刻ｔ５０５でカウンタ２１４は水平走査回路２１５から出力される信号ＰＨを受け取り保持したカウント値を列順次に出力線２１６へと出力する。カウンタは信号を出力線に出力した後、初期値にリセットされる。

以上の動作をｎ行目まで行順次に行い、読み出し動作を終了する。撮像素子１０５より出力されたリセット信号、光信号は後段の撮像信号処理回路１０６で演算処理され、リセットノイズが取り除かれた撮像信号を得る。

図６はリセット信号のアナログ信号読み出しとＡＤ変換と光信号のアナログ信号読み出しとＡＤ変換を順次行う従来の駆動と本発明の駆動のタイミングを簡易的に示した図である。図６で示すように本発明は余剰の列メモリを用いて、リセット信号と光信号を保持した後、２つの信号を並列にＡＤ変換を行うことで、読み出しの高速化が可能となる。

また、上記説明では水平方向に同色３列加算した例を示し、２列分の列回路を用いて信号を読み出している。その為１列余剰となるが、この余剰の列回路はパワーセーブをすることで省電力化してもよい。

また、水平方向に同色３列加算する構成に限らず、水平同色２列加算としてもよいし、水平方向に同色４列以上加算、異色列加算などとしてもよい。

また、異なる列回路を用いて同じ画素の信号を読み出している為、列回路のバラツキにより正しい信号を得られない懸念がある。但し列回路のバラツキは固定ノイズとして発生する。これを除去するために例えば撮像素子１０５の一部にＰＤの上部をアルミなどで遮光したＯＢ（オプティカル・ブラック）画素を設け、開口画素から対応するＯＢ画素の信号を減算する。これによって列回路バラツキを除去する駆動を行うなど、列回路の固定ノイズ成分を補正するような機構もしくは機能を別に備えるような構成としてもよい。

（第２の実施形態）
ここでは、撮像レンズの異なる瞳領域を通過した光を受光可能な画素を有し、撮像素子１０５から出力される信号を用いて焦点検出を行うことが可能な構成における本発明の適用例を説明する。

第２の実施形態における撮像素子１０５の構成について図７を用いて詳細な説明を行う。図７は撮像素子１０５の等価回路図を示している。図２で示した第１の実施形態と同じ構成のものは同一の番号で記しており、変更や追加のものは新たな番号を付している。ここでは第１の実施形態との差分のみを説明する。

７０１は第２の実施形態における単位画素を示しており、詳細は後述する。単位画素７０１の構成の変更に伴い、垂直走査回路より供給される信号ＰＴＸがＰＴＸ＿ＡとＰＴＸ＿Ｂの２種類になっている。

また、列切替スイッチ２０９、２１０に加えて、列切替スイッチ７０２が追加される。列切替スイッチ２１０を駆動させる信号はＰＭＯＶ＿ＳからＰＭＯＶ＿Ａに変更されており、列切替スイッチ７０２は追加される信号ＰＭＯＶ＿ＡＢによって駆動され、加算回路２０７の出力がｍ＋２列目に接続される。

次に、図８を用いて第２の実施形態における単位画素７０１の詳細な説明を行う。単位画素７０１は図示しない１つのＭＬと、２つのＰＤ、１つのＦＤ、５つのトランジスタから構成される。本実施形態の２つのＰＤは単位画素７０１の光電変換領域を分割するように配置される。そして、撮像レンズの射出瞳において異なる領域を通過した光を受光することが可能な構成となっている。なお、上記の構成に加え、各ＰＤで発生した信号をＦＤに転送する前に一次的に保持するためのメモリを設けるようにしてもよい。

８０１、８０２はＰＤを示しており、光電変換を行う。ＰＤ８０１、ＰＤ８０２はそれぞれ対応する転送スイッチ８０３、８０４と共通のＦＤ８０５を介して、垂直信号線２０３に接続される定電流源と共にソースフォロワアンプを形成するトランジスタ８０６のゲートに接続される。転送スイッチ８０３、８０４はそれぞれ信号ＰＴＸ＿Ａ、ＰＴＸ＿Ｂによって駆動される。ＦＤ８０５はＰＤに蓄積された電荷を電圧に変換する役割を果たす。また、ＦＤ８０５は信号ＰＲＥＳによって駆動されるトランジスタ８０８を介して電位ＶＤＤに接続され、ＰＲＥＳが“Ｈ”になることで、ＦＤは電位ＶＤＤにリセットされる。トランジスタ８０７は信号ＰＳＥＬによって駆動され、トランジスタ８０６の出力を垂直信号線２０３に伝達するスイッチの役割を果たす。なお、信号ＰＲＥＳ、信号ＰＴＸ＿Ａ、信号ＰＴＸ＿Ｂ、信号ＰＳＥＬは各行ごとに共通して垂直走査回路２０２より供給される。

次に、本実施形態の撮像素子１０５の駆動モードに関して説明する。まず、低画素化を行わず（各列の信号を水平加算することなく）各列の信号を読み出す際の第１の駆動モードを説明する。

具体的には図４を用いて説明したタイミングチャートにおけるＰＴＸ１と同様の駆動でＰＴＸ＿Ａ１、ＰＴＸ＿Ｂ１を駆動し、２つのＰＤに蓄積された電荷を共有するＦＤに同時に転送することで、２つのＰＤが加算された信号を読み出す。また、信号ＰＭＯＶ＿Ａ、信号ＰＭＯＶ＿ＡＢは常に“Ｌ”とする。その他の動作は第１の実施形態と同様の為、ここでは省略する。

なお、ここではＰＤ８０１及びＰＤ８０２で発生した電荷による撮像信号をそれぞれ独立で読むことはせず、２つの転送スイッチ８０３、８０４を同時に駆動し、ＦＤ８０５にて加算した撮像信号を読み出す駆動モードを説明した。しかし、上記例には限られずそれぞれ独立で読み出すようにしてもよい。

次に、水平加算することで低画素化を行って読み出す際の第２の駆動モードを説明する。本駆動モードにおいては、ＰＤ８０１及びＰＤ８０２で発生した電荷による信号を独立して読み出す。そのため、瞳分割を用いた撮像素子１０５による位相差方式の焦点検出を用いて撮像中でもフォーカス制御を行うことが可能となる。そして、本発明は余剰であるＡＤ変換部を活用することを特徴とする。

図９は各単位画素７０１から加算した信号を読み出す（第２の駆動モード）際のタイミングチャートを示している。また、図４と同様に図の下部に示すグラフは時間軸上で列メモリ２１１の電位ＶＣとＤＡＣ回路２１３から出力される電位ＶＲＡＭＰを示し、下部のグラフはカウンタのカウント値を示している。また、電位ＶＣの末尾に付記している文字ｍ−２、ｍ、ｍ＋２は前述した時と同様にそれぞれ水平加算される列の中心に位置する列番号をｍとした時の列を示している。第２の駆動モードでは信号ＰＨＡＤＤは常に“Ｈ”に制御される。なお、図８においても代表的に第１行目における読み出し動作に関して示している。それ以降の行においても同様のタイミングで制御が順次行われる。

まず全画素を同時期に一括してリセットを行い、所定の期間蓄積を行う。その後、時刻ｔ９０１で１行目に対応するＰＳＥＬ１を“Ｈ”とし、１行目の信号が出力される状態とする。また、時刻ｔ９０１でＰＲＥＳ１を“Ｈ”とすることでＦＤは電位ＶＤＤによってリセットされ、リセット信号はＰＨＡＤＤが“Ｈ”となっていることから、読み出す列に対応した加算回路２０７へと伝達される。また、時刻ｔ９０１で信号ＰＭＯＶ＿Ｎが“Ｈ”となり、加算回路２０７で同色３列のリセット信号が加算された信号がｍ−２列目の列メモリ２１１に伝達される。

加算したリセット信号がｍ−２列目の列メモリ２１１に書き込み終わった後、時刻ｔ９０２で信号ＰＲＥＳ１、ＰＭＯＶ＿Ｎが“Ｌ”となる。

次いで、時刻ｔ９０３で信号ＰＴＸ＿Ａ１が“Ｈ”となり、瞳分割された一方のＰＤ８０１の蓄積電荷がＦＤへ読み出される。この時の信号を光信号Ａとし、他方の光信号を光信号Ｂとする。光信号Ａはリセット信号同様に、読み出す列に対応した加算回路２０７へと伝達され、同色３列の光信号Ａが加算される。また、時刻ｔ９０３で信号ＰＭＯＶ＿Ａが“Ｈ”となることで、加算された光信号Ａはｍ列目の列メモリ２１１に伝達される。

加算した光信号Ａがｍ列目の列メモリ２１１に書き込み終わった後、時刻ｔ９０４で信号ＰＴＸ＿Ａ１、ＰＭＯＶ＿Ａが“Ｌ”となる。

次いで、時刻ｔ９０５で信号ＰＴＸ＿Ａ１、ＰＴＸ＿Ｂ１が“Ｈ”となり、対応する瞳分割された両方のＰＤ８０１及びＰＤ８０２の蓄積電荷が同時にＦＤへ読み出さる。両方のＰＤの信号はＦＤにて加算される。この時の信号を光信号ＡＢとする。光信号ＡＢは前述した２つの信号同様に、読み出す列に対応した加算回路２０７へと伝達され、同色３列の光信号ＡＢが加算される。また、時刻ｔ９０５で信号ＰＭＯＶ＿ＡＢが“Ｈ”となることで、加算された光信号ＡＢはｍ＋２列目の列メモリ２１１に伝達される。

光信号ＡＢがｍ＋２列目の列メモリ２１１に書き込み終わった後、時刻ｔ９０６で信号ＰＳＥＬ１、ＰＴＸ＿Ａ１、ＰＴＸ＿Ｂ１、ＰＭＯＶ＿ＡＢが“Ｌ”となる。

ここで、時刻ｔ９０６ではリセット信号、光信号Ａ、光信号ＡＢはそれぞれｍ−２列目、ｍ列目、ｍ＋２列目の列メモリ２１１に保持されている状態となっている。そして、この３つの信号を並列にＡＤ変換を行う。具体的には時刻ｔ９０６でＤＡＣ回路２１３はＲＡＭＰ信号を出力し、上記３つの信号のＡＤ変換を開始する。カウンタ２１４はＡＤ変換を開始したタイミングからそれぞれのＶＣとＶＲＡＭＰが一致し、比較器から出力される反転信号を受け取るまでの間カウントを行い、カウント値を保持する。ＡＤ変換期間が終了する時刻ｔ９０７でカウンタ２１４は水平走査回路２１５から出力される信号ＰＨを受け取り保持したカウント値を列順次に出力線２１６へと出力する。カウンタは信号を出力線に出力した後、初期値にリセットされる。

以上の動作をｎ行目まで行順次に行い、読み出し動作を終了する。撮像素子１０５より出力されたリセット信号、光信号Ａ、光信号ＡＢは後段の撮像信号処理回路１０６で演算処理され、リセットノイズが取り除かれた焦点検出信号と撮像信号を得る。

図１０はリセット信号のアナログ信号読み出しとＡＤ変換と光信号Ａ及び光信号ＡＢのアナログ信号読み出しとＡＤ変換を順次行う従来の駆動と本発明の駆動のタイミングを簡易的に示した図である。図１０で示すように本発明は余剰の列メモリを用いて、リセット信号と光信号を保持した後、２つの信号を並列にＡＤ変換を行うことで、読み出しの高速化が可能となる。なお、本実施形態において単位画素に２つの光電変換部を備える例を示したが、これに限られるものではない。２つ以上の光電変換部を備える場合においても、単一の光電変換部からの信号と全ての光電変換部からの信号とを用いることによって、同様の効果を得ることが可能となる。

このように本発明は撮像素子による位相差方式の焦点検出が可能な構成においても適用可能である。

（第３の実施形態）
第１の実施形態及び第２の実施形態ではリセット信号と光信号（光信号Ａ、光信号ＡＢ）のＡＤ変換を並列に行う駆動を説明した。この駆動モードは余剰な列回路を活用することで、回路規模の増大を行うことなく高速化が可能な技術だが、その反面冗長な動作が発生している。例えば、光信号Ａはリセット信号が含まれる信号である為、一部同じ信号を同時にＡＤ変換していることになる。本実施形態は列ＡＤ変換部のカウンタ２１４の動作を変えることで、最小限のＡＤ変換動作を行うことが可能な動作の説明を行う。なお、第３の実施形態の説明は第２の実施形態の構成を基に行う。

図１１は第３の実施形態における撮像素子１０５の列メモリ２１１以降の回路図である。説明の簡略化の為、水平加算単位であるｍ−２列目、ｍ列目、ｍ＋２列目の回路のみ示している。また、省略している回路は図７と同様である。

ここで、図１１では図７に加えて、ｍ−２列目の比較器２１２の出力信号をｍ列目のカウンタに入力可能な信号線１１０１と、ｍ列目の比較器２１２の出力信号をｍ＋２列目のカウンタに入力可能な信号線１１０２が追加されている。なお、本実施形態において比較器の出力信号はＡＤ変換部の動作信号に相当する。なお、本実施形態においては動作信号として比較器の出力信号を用いたが、カウンタのカウント値等を用いるようにしてもよい。

第２の実施形態ではＡＤ変換が開始するタイミングでカウントを開始し、比較器の反転信号を受け取ることでカウント停止をした。しかし、第３の実施形態のカウンタ２１４はこれに加え、信号線１１０１、１１０２の反転信号を受け取ることでカウントを開始し、カウンタに対応する比較器の反転信号を受け取ることでカウント停止を行うモードを更に有する。ここで、第２の実施形態で用いたカウンタ動作を第１のカウンタモード、第３の実施形態で追加したモードを第２のカウンタモードとする。尚、第２のカウンタモードを行う際にはｍ−２列目のカウンタは使用しない為、パワーセーブを行ってもよい。

低画素化を行わず各列の信号を水平加算することなく各列の信号を読み出す第１の駆動モードの際は第２の実施形態と同様であり、カウンタ２１４は第１のカウンタモードで動作する。

一方で、第３の実施形態における水平加算することで低画素化を行って読み出す第２の駆動モードの際のカウンタ２１４は第２のカウンタモードで動作する。その際の動作を図１２のタイミングチャートを用いて説明する。

第２の実施形態における上記駆動はカウンタの動作以外は第２の実施形態の図９で説明した動作と同様の為、その説明を省略する。

本実施形態の特徴として、時刻ｔ１２０１でＤＡＣ回路２１３はＲＡＭＰ信号を出力し、ＡＤ変換を開始する。この時、ｍ列目のカウンタ、及びｍ＋２列目のカウンタは動作しない。

次いで、時刻ｔ１２０２でリセット信号であるｍ−２列目の列メモリ２１１に保持されたＶＣ＿ｍ−２がＶＲＡＭＰと一致したタイミングでｍ−２列目の比較器は反転信号を出力する。この反転信号は信号線１１０１を介してｍ列目のカウンタに入力され、ｍ列目のカウンタはカウントを開始する。

次いで、時刻ｔ１２０３で光信号Ａであるｍ列目の列メモリ２１１に保持されたＶＣ＿ｍがＶＲＡＭＰと一致したタイミングでｍ列目の比較器は反転信号を出力すると同時にｍ列目のカウンタはカウントの停止をする。また、この反転信号は信号線１１０２を介してｍ＋２列目のカウンタに入力され、ｍ＋２列目のカウンタはカウントを開始する。

次いで、時刻ｔ１２０４で光信号ＡＢであるｍ＋２列目の列メモリ２１１に保持されたＶＣ＿ｍ＋２がＶＲＡＭＰと一致したタイミングでｍ＋２列目の比較器は反転信号を出力すると同時にｍ＋２列目のカウンタはカウントの停止をする。

この時、ｍ列目のカウンタのカウント値は光信号Ａからリセット信号が減算された値であるリセットノイズを含まない光信号Ａの値を保持する。そして、ｍ＋２列目のカウンタのカウント値は光信号ＡＢからリセット信号を含む光信号Ａが減算された光信号Ｂの値を保持している。すなわちＡＤ変換部はリセットノイズを含まない光信号Ａ、光信号Ｂの信号分だけ動作していることになり、最小限の動作が可能となる。焦点検出を行う場合は得られた光信号Ａと光信号Ｂをそのまま用いればよく、撮像信号として用いるときには得られた光信号Ａと光信号Ｂを加算処理するだけで良い。

このようにカウンタを第２のカウンタモードで動作させることにより、カウンタが動作する期間が短くなる為、省電効果を見込むことが出来る。

この動作は位相差方式の焦点検出は必ずしも必須ではなく、例えば第１の実施形態で示すような通常の画素構成に適用してもよい。

また、例えば遮光画像を取得する場合を考えた時、遮光画像では光信号がないため、理想的にはリセット信号と光信号Ａと光信号ＡＢはすべて同じレベルとなる。この時、比較器の反転信号の遅延バラつきなどが発生すると、例えばｍ−２列目の比較器の反転信号より先にｍ列目の比較器の反転信号がｍ列目のカウンタに入力されてしまい、ｍ列目のカウンタが動作しないという不具合が発生する懸念がある。

上記の場合でも正しく第２のカウンタモードが動作できるよう、図１３に示すようにＤＡＣ回路２１３よりｍ−２列目、ｍ列目、ｍ＋２列目の比較器に入力するランプ信号をそれぞれ持つ。そして、各々のランプ信号間に比較器の遅延バラつきやその他ノイズを考慮した所定のレベル分をオフセットさせてもよい。具体的にはｍ−２列目、ｍ列目、ｍ＋２列目の比較器に入力するランプ信号をそれぞれＶＲＡＭＰＮ、ＶＲＡＭＰＡ、ＶＲＡＭＰＢとする。そして、オフセットレベルをσとした時の電位の関係はＶＲＡＭＰＮ＋２σ＝ＶＲＡＭＰＡ＋σ＝ＶＲＡＭＰＢの関係となるように設定する。

このようにランプ信号を設定することで、上記のような場合でもｍ−２列目の比較器の出力が先に反転するため、正しい信号を得ることが可能となる。また、得られるカウント値は所定のオフセットずれた値となるので、後段の撮像信号処理回路１０６で減算するものとする。

２０３ 垂直信号線
２０５、２０６ 加算切替スイッチ
２０７ 加算回路
２０９、２１０ 列切替スイッチ
２１１ 列メモリ

Claims (8)

1. 行列状に複数の画素を有する撮像素子であって、
   前記複数の画素の読み出す駆動モードを設定するモード設定手段と、
   前記複数の画素の信号を出力するために列毎に設けられた複数の出力線と、
   前記複数の出力線ごとに設けられ、前記出力線に出力された信号を保持するための複数の保持手段と、
   前記複数の保持手段に保持された信号をＡＤ変換するための複数のＡＤ変換手段と、
   前記複数の出力線に前記複数の画素から出力された複数の第１の信号及び複数の第２の信号をそれぞれ加算する加算手段と、
   前記加算手段にて加算された前記第１の信号及び前記第２の信号をそれぞれ保持するための保持手段を切り替えるためのスイッチ手段と、
   を備え、
   前記第１の信号はリセット信号を含み、前記第２の信号は前記画素で発生する電荷に基づく信号を含み、
   前記モード設定手段により設定される駆動モードとして、前記スイッチ手段が前記加算手段にて加算された前記第１の信号及び前記第２の信号を異なる保持手段にそれぞれ保持するように切り替え、且つ前記複数のＡＤ変換手段が前記異なる保持手段にそれぞれ保持されている加算された前記第１の信号及び前記第２の信号を並列にＡＤ変換する駆動モードを含むことを特徴とする撮像素子。
2. 前記モード設定手段により設定される駆動モードとして、前記複数の保持手段の各々が前記第１の信号及び前記第２の信号を順次保持し、前記ＡＤ変換手段が前記複数の保持手段の各々に順次保持された前記第１の信号及び前記第２の信号を保持された順にＡＤ変換する駆動モードを含むことを特徴とする請求項１に記載の撮像素子。
3. 前記画素は複数の光電変換手段を含むことを特徴とする請求項１又は２に記載の撮像素子。
4. 前記複数のＡＤ変換手段は、他のＡＤ変換手段から出力される動作信号を入力可能な入力手段を含むことと特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
5. 前記複数のＡＤ変換手段は、ランプ信号を発生する信号発生手段と、前記ランプ信号と前記第１の信号及び第２の信号を比較する比較手段と、前記比較手段の比較期間をカウントするカウント手段とを含み、
   前記動作信号は前記比較手段の出力信号であることを特徴とする請求項４に記載の撮像素子。
6. 前記モード設定手段が設定する駆動モードを指定するためのレジスタを更に含み、
   前記モード設定手段は前記レジスタに設定されたパラメータに基づいて前記駆動モードを設定することを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
7. 前記加算手段は加算する列数に応じた周期で設けられていることを特徴とする請求項１乃至６のいずれか１項に記載の撮像素子。
8. 請求項１乃至７のいずれか１項に記載の撮像素子を含む撮像装置。

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